特許 7417801 ＤＲＡＭチップ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-11

(45)【発行日】2024-01-19

(54)【発明の名称】ＤＲＡＭチップ

(51)【国際特許分類】

   G11C 11/4091 20060101AFI20240112BHJP

【ＦＩ】

G11C11/4091 140

G11C11/4091 124

【請求項の数】 9

【外国語出願】

(21)【出願番号】P 2021090466

(22)【出願日】2021-05-28

(65)【公開番号】P2022033693

(43)【公開日】2022-03-02

【審査請求日】2021-08-12

(31)【優先権主張番号】109127930

(32)【優先日】2020-08-17

(33)【優先権主張国・地域又は機関】TW

(73)【特許権者】

【識別番号】508059915

【氏名又は名称】エトロン テクノロジー，インコーポレイテッド

【氏名又は名称原語表記】Ｅｔｒｏｎ Ｔｅｃｈｎｏｌｏｇｙ，Ｉｎｃ．

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(73)【特許権者】

【識別番号】521531148

【氏名又は名称】インベンション アンド コラボレーション ラボラトリー プロプライエタリー リミテッド

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(72)【発明者】

【氏名】ル チャオ－チュン

(72)【発明者】

【氏名】ロン ボル－ドゥ

(72)【発明者】

【氏名】シアー チュン

【審査官】後藤 彰

(56)【参考文献】

【文献】米国特許出願公開第２０２０／０１８５０２２（ＵＳ，Ａ１）

【文献】特開２０１１－０７６６９６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０３６４１６６（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１６／０２８４３９１（ＵＳ，Ａ１）

【文献】特開２００８－０１６１４５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １１／４０９１

(57)【特許請求の範囲】

【請求項1】

ＤＲＡＭチップであって、
アクセストランジスタおよびストレージコンデンサを備えるＤＲＡＭセルであり、前記アクセストランジスタにビット線が連結されている、ＤＲＡＭセルと、
前記ビット線に連結されたセンス増幅器と、
第１スイッチを介して前記センス増幅器に電気的に連結される第１の持続電圧発生器であり、当該第１の持続電圧発生器は、前記ＤＲＡＭセルの前記アクセストランジスタがターンオフされる期間の間、前記第１スイッチ、前記センス増幅器、および前記ビット線を介して前記ＤＲＡＭセルの前記ストレージコンデンサに電気的に連結され、当該第１の持続電圧発生器は、当該ＤＲＡＭチップで利用する信号ＯＮＥの電圧レベルよりも高い第１の電圧レベルを生成し、前記信号ＯＮＥの前記電圧レベルは、通常の電圧源によって生成されるものである、第１の持続電圧発生器と、
を備え、
当該ＤＲＡＭチップのアクティブコマンドフェーズからリストアフェーズまでの期間内において、所定のフェーズ中、前記第１の持続電圧発生器が前記ビット線に適用され、前記所定のフェーズ以外の期間中、前記通常の電圧源が前記ビット線に適用され、前記所定のフェーズは、前記アクティブコマンドフェーズおよび前記リストアフェーズを含み、当該ＤＲＡＭチップの前記アクティブコマンドフェーズ中および前記リストアフェーズ中、前記ビット線の電圧レベルが前記信号ＯＮＥの前記電圧レベル以上である、
ＤＲＡＭチップ。

【請求項2】

前記アクセストランジスタのゲート端子に連結されたワード線をさらに備え、前記ワード線は、第１の期間および該第１の期間の後である第２の期間に前記アクセストランジスタをＯＮにするように選択され、前記第２の期間中に前記第１の持続電圧発生器が前記ＤＲＡＭセルの前記ストレージコンデンサに電気的に連結される、請求項１に記載のＤＲＡＭチップ。

【請求項3】

前記第１の期間は、前記アクティブコマンドフェーズを含むアクセス動作期間を有し、前記第２の期間は前記リストアフェーズを有する、請求項２に記載のＤＲＡＭチップ。

【請求項4】

前記センス増幅器は、前記ビット線を介して前記ＤＲＡＭセルに電気的に連結され、前記第１の持続電圧発生器は、前記アクティブコマンドフェーズ中および前記リストアフェーズ中に前記センス増幅器および前記ビット線に電気的に連結される、請求項２または３に記載のＤＲＡＭチップ。

【請求項5】

前記センス増幅器は、前記ビット線を介して前記ＤＲＡＭセルに電気的に連結され、前記第１の持続電圧発生器は、前記第２の期間中に前記センス増幅器に電気的に連結され、前記第１の持続電圧発生器は、前記センス増幅器および前記ビット線を介して前記ＤＲＡＭセルの前記ストレージコンデンサに電気的に連結される、請求項２または３に記載のＤＲＡＭチップ。

【請求項6】

前記アクセス動作期間は、読み出しコマンドフェーズをさらに有し、前記アクセス動作期間の前記読み出しコマンドフェーズの間、前記第１の持続電圧発生器が当該ＤＲＡＭチップの前記ビット線に電気的に連結される、請求項３に記載のＤＲＡＭチップ。

【請求項7】

ＤＲＡＭチップであって、
アクセストランジスタおよびストレージコンデンサを備えるＤＲＡＭセルであり、前記アクセストランジスタにビット線が連結されている、ＤＲＡＭセルと、
前記アクセストランジスタのゲート端子に連結されたワード線と、
ビット線を介して前記ＤＲＡＭセルに電気的に連結されたセンス増幅器と、
第１スイッチを介して前記センス増幅器に電気的に連結される第１の持続電圧発生器であり、前記ＤＲＡＭセルの前記アクセストランジスタのターンオフ期間の間、前記第１スイッチ、前記センス増幅器、および前記ビット線を介して前記ＤＲＡＭセルの前記ストレージコンデンサに電気的に連結される第１の持続電圧発生器と、
を備え、
第１の電圧レベルは、当該ＤＲＡＭチップで利用される信号ＯＮＥに対応する電圧レベルよりも高く、前記第１の電圧レベルは、前記第１の持続電圧発生器によって生成されるものであり、あるいは、第２の電圧レベルは、当該ＤＲＡＭチップで利用される信号ＺＥＲＯに対応する電圧レベルよりも低く、前記第２の電圧レベルは、第２の持続電圧発生器によって生成されるものであり、前記信号ＯＮＥの前記電圧レベルは、第１の通常の電圧源によって生成されるものであり、
当該ＤＲＡＭチップのアクティブコマンドフェーズからリストアフェーズまでの期間内において、所定のフェーズ中、前記第１の持続電圧発生器が前記ビット線に適用され、前記所定のフェーズ以外の期間中、前記第１の通常の電圧源が前記ビット線に適用され、前記所定のフェーズは、前記アクティブコマンドフェーズおよび前記リストアフェーズを含み、当該ＤＲＡＭチップの前記アクティブコマンドフェーズ中および前記リストアフェーズ中、前記ビット線の電圧レベルが前記信号ＯＮＥの前記電圧レベル以上である、
ＤＲＡＭチップ。

【請求項8】

第１の期間がアクセス動作期間を有し、第２の期間が前記リストアフェーズを有する、請求項７に記載のＤＲＡＭチップ。

【請求項9】

当該ＤＲＡＭチップの前記アクティブコマンドフェーズから前記リストアフェーズまでの前記期間内において、前記所定のフェーズ以外の前記期間中、当該ＤＲＡＭチップで利用される前記信号ＺＥＲＯに対応する前記電圧レベルを生成する第２の通常の電圧源が、前記ビット線に適用され、前記所定のフェーズ中、前記第２の持続電圧発生器が前記ビット線に適用され、当該ＤＲＡＭチップの前記アクティブコマンドフェーズ中および前記リストアフェーズ中、前記ビット線の電圧レベルが前記信号ＺＥＲＯの前記電圧レベル以下である、請求項８に記載のＤＲＡＭチップ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はＤＲＡＭチップに関する。

【背景技術】

【0002】

最も広く使用されているＤＲＡＭセルは、そのソースがストレージコンデンサに接続され、そのドレインがビット線に接続された１つのアクセストランジスタを有する。ビット線は、セルアレイからカラムスイッチを介して読み出される信号を、（データラインとしても知られる）Ｉ／Ｏラインに接続される２段目のセンス増幅器に伝達する初段のクロスカップリング方式のセンス増幅器に接続されている。書き込み（ＷＲＩＴＥ）動作中は、Ｉ／Ｏバッファで駆動された信号が、データライン上で安定化され、これにより、初段のセンス増幅器上でデータがさらに安定化され、アクセストランジスタを介してストレージコンデンサに正しい信号が書き込まれる。アクセストランジスタは、アクティブモード（アクセストランジスタがＯＮの状態）では、正しいデータのストレージコンデンサに対する読み出し動作や書き込み動作を行い、インアクティブモード（アクセストランジスタがＯＦＦの状態）中は、蓄積された信号の損失を回避する役割を担っている

【0003】

アクセストランジスタは、トランジスタを流れるリーク電流を最小限に抑えるために高いしきい電圧を持つように設計されている。しかし、アクセストランジスタがＯＮにされるときの性能が落ちてしまうという欠点があった。そのため、ワード線をブートストラップしたり、（通常はワード線の電圧源からの）高いＶＰＰに接続したりして、アクセストランジスタがストレージコンデンサに信号を書き込むための高い駆動性を得られるようにする必要がある。このような高いＶＰＰは、ワード線ドライバを通り、ワード線またはアクセストランジスタのゲート上にロードされる。ＶＰＰはアクセストランジスタにかかる高電圧の負荷であるため、トランジスタの誘電体材料（例えば、酸化膜やＨｉｇｈ－Ｋ材料など）は、ＤＲＡＭの他のサポート回路や周辺回路（コマンドデコーダ、アドレスデコーダ、その他のＩ／Ｏ回路など）において使用されるトランジスタに使用される誘電材料よりも厚く設計しなければならない。そのため、アクセストランジスタの設計は、高性能と高い信頼性のどちらかを維持するという課題に直面するとともに、信頼性と性能の間で難しいトレードオフが存在する。広く使用されているアクセストランジスタの設計は、高い信頼性を達成することに重点を置いているが、アクセストランジスタの性能を犠牲にしなければならない。

【0004】

簡単にまとめると、従来のアクセストランジスタの設計では、リーク電流を減らしてストレージコンデンサに電荷を保持する保持時間を長くするために高いしきい電圧を持つとともに、ＶＰＰのような高いワード線電圧に耐えるために厚いゲート誘電材料を持ち、アクセストランジスタの性能を犠牲にしていた。その結果、通常ＶＣＣレベルを参照する信号ＯＮＥの書き込みまたは読み出しに時間がかかったり、信号ＯＮＥを完全にリストアできなかったりする。つまり、全信号ＶＣＣを満足いくまで完全にストレージコンデンサに書き込むためには、書き込む時間が長くなる。

【0005】

一般的に使用されているＤＲＡＭセルの設計を図１Ａに示す。ＤＲＡＭセルは、アクセストランジスタ１１とコンデンサ１２を含む。アクセストランジスタ１１のゲートはワード線（ＷＬ）に連結され、クロスカップリング方式のセンス増幅器２０はビット線（ＢＬ）を介してアクセストランジスタ１１に連結されている。ＤＲＡＭセルは、アクセストランジスタ１１をスイッチとして使用して、ＷＲＩＴＥモードではビット線（ＢＬ）からコンデンサに蓄積されるあるいはＲＥＡＤモードではビット線に転送される電荷を制御し、複数のＤＲＡＭセルは、それぞれ、ビット線に接続されている。この例では、ＲＥＡＤモードでは、クロスカップリング方式のセンス増幅器がビット線上のセル信号から転送された信号を増幅してラッチする信号ＯＮＥ（１．２Ｖとされ、信号ＯＮＥは通常、クロスカップリング方式のセンス増幅器２０から提供されるＶＣＣＳＡのレベル電圧である）とＺＥＲＯ（０Ｖとされ、信号ＺＥＲＯは通常、クロスカップリング方式のセンス増幅器２０から提供されるＶＳＳのレベル電圧である）があり、ＷＲＩＴＥモードでは、これらの信号ＯＮＥとＺＥＲＯが外部から書き込まれてセンス増幅器をひねり、セルに正しい信号を蓄積する。

【0006】

図１Ｂは、現在のほとんどのＤＲＡＭのアクセス（ＲＥＡＤまたはＷＲＩＴＥ）動作中の関連信号波形を示す。例えば、２５ナノメートルのＤＲＡＭセルには、共通して以下のようなアレイ設計に関連した（囲まれた）パラメータがある。ビット線のＯＮＥ信号電圧は１．２Ｖであり、ワード線ＯＮの電圧は２．７Ｖに達するＶＰＰ、ワード線ＯＦＦの電圧は約－０．３Ｖであり、セルのしきい電圧は約０．７～０．９Ｖの範囲にあり、アクセストランジスタの誘電体は、２．７Ｖ以下の電界強度を維持しなければならず（バーンイン負荷下では、信頼性マージンを確保するために、この数値は３．４Ｖまで上昇する）、そのため、ワード線ドライバデバイスも厚いゲート絶縁膜を使用しなければならず、性能を犠牲にしなければならない。

【0007】

図１Ｂに示すように、当初、ＤＲＡＭのストレージコンデンサはスタンバイまたはインアクティブモード（つまり、アクセストランジスタはＯＦＦ）であり、アクセストランジスタのゲートに連結されたワード線の電圧レベルはスタンバイ時の負電圧（－０．３Ｖ）となっている。ビット線とビット線バーは、ＶＣＣＳＡ＝１．２ＶのＯＮＥレベルと０ＶのＺＥＲＯレベルの間の半ＶＣＣＳＡの電圧レベルで均等化されている。ストレージコンデンサがアクティブモード（つまり、アクセストランジスタがＯＮ）になると、ワード線の電圧レベルはスタンバイ時の負電圧（－０．３Ｖ）から上昇し、ＶＣＣＳＡ（１．２Ｖ）に加えてアクセストランジスタのしきい電圧ＶＴ（０．７Ｖまたは０．８Ｖ）よりもはるかに高いハイレベルＶＰＰ（２．７Ｖなど）に引き上げられ、アクセストランジスタのゲート～ソース間電圧（例えば、２．７Ｖ－１．２Ｖ－０．８Ｖ＝０．７Ｖ）を十分に大きく駆動することができる。ビット線はストレージコンデンサに連結されている。ワード線は、アクセス動作（ＲＥＡＤやＷＲＩＴＥなど）のために、このような高い電圧ＶＰＰで継続的にＯＮになる。アクセス動作の後にはリストアフェーズが続く。リストアフェーズ中は、クロスカップリング方式のセンス増幅器は、ストレージコンデンサ内の信号ＯＮＥまたはＺＥＲＯに基づいて、ストレージコンデンサを再充電する。リストアフェーズの後、ワード線はＶＰＰからスタンバイモード時のワード線の電圧（－０．３Ｖ）に引き下げられ、アクセストランジスタはインアクティブモードになる。

【発明の概要】

【発明が解決しようとする課題】

【0008】

この高いＶＰＰ電圧の負荷により、アクセストランジスタは周辺回路のトランジスタに使用するものよりも厚いゲート酸化膜やゲート絶縁膜で設計されることになり、これにより、ショートチャンネル効果の悪化、トランジスタ電流のＯＮ－ＯＦＦ比、スイングスロープなどのようなアクセストランジスタの性能が低下する。また、周辺回路のトランジスタに使用されているものよりも高いしきい電圧に設計されているが、スタンバイモードやインアクティブモード中のアクセストランジスタのリーク電流は依然として大きく、センシングのための蓄積電荷量を低下させてしまう。１２ｎｍや７ｎｍのＦｉｎＦＥＴプロセスでＶＣＣＳＡを低くすると（例えば０．６Ｖ）、スタンバイモードやインアクティブモードでのリーク問題が悪化するかもしれない。

【課題を解決するための手段】

【0009】

そこで本発明は、持続可能なストレージアーキテクチャを有するＤＲＡＭを提供する。本発明の一態様によれば、ＤＲＡＭは、ＤＲＡＭチップで利用される信号ＯＮＥの電圧レベルよりも高い第１の電圧レベルを生成する第１の持続電圧発生器と、アクセストランジスタとストレージコンデンサを含むＤＲＡＭセルとを備える。第１の持続電圧発生器は、ＤＲＡＭセルのアクセストランジスタのＯＦＦ期間中、ＤＲＡＭセルのストレージコンデンサに電気的に連結されている。

【0010】

本発明の別の目的によれば、ＤＲＡＭは、ＤＲＡＭチップで利用される信号ＯＮＥに対応する電圧レベルを生成する第１の供給電圧源と、アクセストランジスタとストレージコンデンサを含むＤＲＡＭセルとを備える。第１の電圧レベルは、信号ＯＮＥに対応する電圧レベルよりも高く、第１の電圧レベルは、第１の持続電圧発生器によって生成されるものである。第１の持続電圧発生器は、ＤＲＡＭセルのアクセストランジスタをＯＦＦにしている期間中に、ＤＲＡＭセルのストレージコンデンサに電気的に連結される。

【0011】

本発明の一態様によれば、ＤＲＡＭは、アクセストランジスタのゲート端子に連結されたワード線をさらに備え、ワード線は、第１の期間および第１の期間の後にある第２の期間にアクセストランジスタをＯＮにするように選択され、第１の持続電圧発生器は、第２の期間中にＤＲＡＭセルのストレージコンデンサに電気的に連結されている。

【0012】

本発明の一態様によれば、第１の期間はアクセス動作期間であり、第２の期間はリストアフェーズ期間である。さらに、別の態様では、アクセス動作期間中、キックチャージ源がＤＲＡＭチップのビット線に電気的に連結される。ビット線の信号は、アクセス動作期間中にキックチャージ源によってキック電圧レベルに引き上げられ、キック電圧レベルは、第１の電圧レベルよりも低く、信号ＯＮＥに対応する電圧レベルよりも高い。

【0013】

本発明の一態様によれば、第１の期間はキック期間を含み、第１の持続電圧発生器は、キック期間中にＤＲＡＭセルのストレージコンデンサに電気的に連結される。

【0014】

本発明の一態様によれば、ＤＲＡＭは、ビット線を介してＤＲＡＭセルに電気的に連結されたセンス増幅器をさらに備え、第１の持続電圧発生器は、第２の期間中にセンス増幅器に電気的に連結され、第１の持続電圧発生器は、センス増幅器およびビット線を介してＤＲＡＭセルのストレージコンデンサに電気的に連結されている。

【0015】

本発明のもう一つの目的は、持続可能なストレージアーキテクチャを有するＤＲＡＭチップを提供することである。このＤＲＡＭは、アクセストランジスタとストレージコンデンサを備えるＤＲＡＭセルと、アクセストランジスタのゲート端子に連結されたワード線と、ビット線を介してＤＲＡＭセルに電気的に連結されたセンス増幅器とを備える。第１の電圧レベルは、ＤＲＡＭチップで利用される信号ＯＮＥに対応する電圧レベルよりも高く、第１の電圧レベルは、第１の持続電圧発生器によって生成されるものである。ワード線は、第１の期間および第１の期間の後にある第２の期間にアクセストランジスタをＯＮにするように選択され、第１の持続電圧発生器または第２の持続電圧発生器は、第２の期間中にＤＲＡＭセルのストレージコンデンサに連結されている。

【0016】

本発明の一態様によれば、第１の期間はアクセス動作期間であり、第２の期間はリストアフェーズ期間である。さらに、アクセス動作期間はキック期間を含み、キック期間中にはキックチャージ源がビット線に連結されている。

【0017】

本発明の別の態様によれば、ＤＲＡＭチップで利用される信号ＯＮＥに対応する電圧レベルを生成する第１の供給電圧源が、アクセス動作期間中にビット線に連結され、第１の持続電圧発生器が、リストアフェーズ期間中にビット線に連結される。

【0018】

本発明の別の態様によれば、ＤＲＡＭチップで利用される信号ＺＥＲＯに対応する電圧レベルを生成する第２の供給電圧源が、アクセス動作期間中にビット線に連結され、第２の持続電圧発生器が、リストアフェーズ期間中にビット線に連結される。

【0019】

本発明のもう一つの目的は、持続可能なストレージアーキテクチャを有するＤＲＡＭを提供することであり得る。本発明の一態様によれば、ＤＲＡＭは、アクセストランジスタとストレージコンデンサを含むＤＲＡＭセルと、アクセストランジスタのゲート端子に連結され、プリチャージ動作、リフレッシュ動作、またはオートプリチャージ動作中にアクセストランジスタをＯＮにするように構成されたワード線とを備えている。第１の電圧レベルは、ＤＲＡＭチップで利用される信号ＯＮＥに対応する電圧レベルよりも高く、第１の電圧レベルは、第１の持続電圧発生器によって生成されるものである。第１の持続電圧発生器は、プリチャージ動作、リフレッシュ動作、またはオートプリチャージ動作中に、ＤＲＡＭセルのストレージコンデンサに電気的に連結されている。

【0020】

本発明の一態様によれば、リフレッシュ動作中、ワード線は、第１の期間と、第１の期間の後にある第２の期間、アクセストランジスタをＯＮにするように選択される。第１の電圧レベルがＤＲＡＭセルのストレージコンデンサに実質的に蓄積されるように、第１の持続電圧発生器が第２の期間、ＤＲＡＭチップのビット線に電気的に連結される。

【0021】

本発明の一態様によれば、リフレッシュ動作中、ワード線は、少なくともキック期間、第１の期間、および第１の期間の後にある第２の期間に、アクセストランジスタをＯＮにするように選択される。第１の期間より前のキック期間では、キックチャージ源がＤＲＡＭチップのビット線に電気的に連結され、第１の期間では、ＤＲＡＭチップで利用される信号ＯＮＥに対応する電圧レベルを生成する第１の供給電圧源がＤＲＡＭチップのビット線に電気的に連結され、第２の期間では、第１の持続電圧発生器がＤＲＡＭチップのビット線に電気的に連結される。本発明の一態様によれば、第２の期間は、キック期間、第１の期間および第２の期間の合計の少なくとも２０％または５０％である。

【0022】

さらに、本発明の一態様によれば、キックチャージ源が生成するキック電圧レベルは、第１の電圧レベルよりも低く、信号ＯＮＥに対応する電圧レベルよりも高い。本発明の一態様によれば、キックチャージ源が生成するキック電圧レベルは、第１の電圧レベルと同じである。

【0023】

本発明のもう一つの目的は、持続可能なストレージを有するＤＲＡＭチップを提供することであり得る。本発明の一態様によれば、ＤＲＡＭチップは、ＤＲＡＭチップで利用される信号ＯＮＥに対応する電圧レベルを生成する第１の供給電圧源と、アクセストランジスタとストレージコンデンサを含むＤＲＡＭセルと、ビット線を通してＤＲＡＭセルに電気的に連結されたセンス増幅器を備える。第１の電圧レベルは、信号ＯＮＥに対応する電圧レベルよりも高く、第１の電圧レベルは、第１の持続電圧発生器によって生成されるものである。アクセストランジスタが完全にＯＮになった後、アクセストランジスタが完全にＯＦＦになる前に、第１の持続電圧発生器は少なくとも２回、ビット線に電気的に連結される。

【0024】

本発明の別の態様によれば、第１の持続電圧発生器は、ＤＲＡＭセルにアクティブコマンドが実行されると、第１のキック期間にセンス増幅器に電気的に連結され、さらに、ＤＲＡＭセルにリストア動作またはプリチャージ動作が実行されると、第２のキック期間にセンス増幅器に電気的に連結される。さらに、第２のキック期間は第１のキック期間よりも長い。

【0025】

本発明の別の態様によれば、第１の持続電圧発生器は、ＤＲＡＭセルに読み出しコマンドが実行されると、第１のキック期間にセンス増幅器に電気的に連結され、さらに、ＤＲＡＭセルにリストア動作またはプリチャージ動作が実行されると、第２のキック期間にセンス増幅器に電気的に連結される。

【0026】

本発明のこれらおよびその他の目的は、様々な図および図面に示されている好ましい実施形態の以下の詳細な説明を読めば、当業者にとって明らかになることは間違いない。

【図面の簡単な説明】

【0027】

【図1A】一般的に使用されているＤＲＡＭセルの設計を示す。

【図1B】現在のほとんどのＤＲＡＭのアクセス（ＲＥＡＤまたはＷＲＩＴＥ）動作中の関連信号波形を示す。

【図2】本発明の一実施形態によるＤＲＡＭセルのアクセス（ＲＥＡＤまたはＷＲＩＴＥ）動作中の関連信号波形を示す。

【図3A】ＶＣＣＳＡよりも高い第１の持続電圧源に選択的に連結されたセンス増幅器の概略回路を示す。

【図3B】ＶＳＳより低い第２の持続電圧源に選択的に連結されたセンス増幅器の概略回路を示す。

【図4】本発明の別の実施形態によるＤＲＡＭセルの関連信号波形を示す。

【図5】本発明の一実施形態によるプリチャージ動作に関する機能ブロック図を示す。

【図6】本発明によるプリチャージ動作時のセンス増幅器の動作を示す。

【図7】本発明の別の実施形態によるＤＲＡＭセルの動作中の関連信号波形を示す。

【図8A】本発明の別の実施形態によるＤＲＡＭセルの動作中の関連信号波形を示す。

【図8B】本発明の別の実施形態によるＤＲＡＭセルの動作中の関連信号波形を示す。

【図8C】本発明の別の実施形態によるＤＲＡＭセルの動作中の関連信号波形を示す。

【図8D】本発明の別の実施形態によるＤＲＡＭセルの動作中の関連信号波形を示す。

【図9】本発明の一実施形態によるＤＲＡＭセルの動作中の、キック期間とビット線の信号の関係を示す。

【図10A】本発明の別の実施形態によるＤＲＡＭセルの動作中の関連信号波形を示す。

【図10B】本発明の別の実施形態によるＤＲＡＭセルの動作中の関連信号波形を示す。

【図11A】本発明の別の実施形態によるＤＲＡＭセルのリフレッシュ動作中の関連信号波形を示す。

【図11B】本発明の別の実施形態によるＤＲＡＭセルのリフレッシュ動作中の関連信号波形であり、タイミング３で早期リストアキックが開始される状態を示す。

【図11C】本発明の別の実施形態によるＤＲＡＭセルのリフレッシュ動作中の関連信号波形であり、タイミング２で早期リストアキックが開始される状態を示す。

【図11D】本発明の別の実施形態によるＤＲＡＭセルのリフレッシュ動作中の関連信号波形であり、タイミング１で早期リストアキックが開始される態様を示す。

【発明を実施するための形態】

【0028】

以下に図を参照して説明する開示された装置および方法の実施形態の詳細な説明は、例示のために本明細書に提示されるものであり、限定を意図するものではない。特定の実施形態が詳細に示され、説明されているが、添付の請求項の範囲から逸脱することなく、様々な変更および修正が可能であることを理解すべきである。本発明の範囲は、構成する部品の数、その材料、その形状、その相対的な配置などに決して限定されるものではなく、単に本発明の実施形態の一例として開示されるものである。

【0029】

本発明は、アクセストランジスタをＯＦＦにする前に、持続電圧源がＤＲＡＭセルのストレージコンデンサに電気的に連結され、持続電圧源の電圧レベルが正規の信号ＯＮＥよりも高い、または、持続電圧源の電圧レベルが通常の信号ＺＥＲＯよりも低い、持続可能なストレージアーキテクチャを有するＤＲＡＭを開示するものである。ＤＲＡＭの動作（オートプリチャージ動作、リストアフェーズ、リフレッシュフェーズ、プリチャージフェーズなど）は、選択されたＤＲＡＭセルのアクセストランジスタをＯＮにする。このように、アクセストランジスタをＯＮにする段階で前述の持続電圧源をＤＲＡＭセルのストレージコンデンサに接続することで、アクセストランジスタをＯＦＦにする段階の後にアクセストランジスタを介したリーク電流があったとしても、従来のＤＲＡＭ構造に比べてストレージコンデンサを長く持続させることができる。

【実施例1】

【0030】

図２は、本発明の一実施形態によるＤＲＡＭセルのアクセス（ＲＥＡＤまたはＷＲＩＴＥ）動作に対する関連信号波形を示す。ＤＲＡＭのスタンバイモードからスタートすることで、アクセストランジスタ１１を完全にＯＦＦにするために、ワード線ＷＬは－０．３Ｖに付勢される。本実施形態では、ＶＣＣＳＡを１．２Ｖに、ＶＳＳを０Ｖに設定している。この実施例では、信号ＯＮＥのレベルは１．２Ｖ、信号ＺＥＲＯのレベルは０Ｖ（ＧＮＤ）となっている。ビット線（ＢＬおよびＢＬＢ）は、ＶＣＣＳＡ＝１．２Ｖの信号ＯＮＥレベルとＶＳＳ＝０Ｖの信号ＺＥＲＯレベルの間の０．６Ｖの電圧レベルで均等化されている。

【0031】

Ｔ０では、ワード線電圧は、ＶＣＣＳＳＡの１．２Ｖとアクセストランジスタのしきい電圧０．８Ｖよりもはるかに高い－０．３Ｖから２．７Ｖに上がり、ＯＮにしたアクセストランジスタ１１が信号ＯＮＥまたは信号ＺＥＲＯをビット線に転送するのに十分な駆動力となっている。信号が一定の大きさになるまで、センス増幅器２０が作動して、ビット線（ＢＬ）とビット線バー（ＢＬＢ）の間で信号を増幅する。Ｔ１の後、読み出し動作（ビット線上のセル信号によって搬送された信号を増幅することによる）または書き込み動作（これらの信号ＯＮＥとＺＥＲＯを外部から書き込んで、センス増幅器２０をひねり、ＤＲＡＭセルに正しい信号を蓄積する）のいずれかを行うことができる。もちろん、読み出しや書き込み以外にも、Ｔ１の後に他のＤＲＡＭ動作を行っても構わない。つまり、Ｔ１からＴ２の間の期間中、ＤＲＡＭセルはアクセス可能となる。

【0032】

リストアフェーズ中のＴ２の後、アクセストランジスタ１１の誘電体は、適度に短いリストア時間の間、ワード線（ＷＬ）からのＶＰＰによってまだロードされている。このリストアフェーズ中、第１の持続電圧源が意図的にＤＲＡＭセルのコンデンサに連結される。第１の持続電圧源の電圧レベルは、ＶＣＣＳＡの１．２Ｖ（または信号ＯＮＥの電圧レベル）よりも高い。これは、第１の持続電圧源に選択的に連結されたセンス増幅器２０の概略回路を示す図３Ａに示すように、第１の持続電圧源（ＶＣＣＳＡ＋Ｍ１）をセンス増幅器２０に接続または連結することによって（例えば、スイッチ１３をＯＮにすることによって）行うこともできる。このリストアフェーズ中は、元のＶＣＣＳＡ電圧源がセンス増幅器から切り離され（例えば、スイッチ１４をＯＦＦにすることによって）、図３Ａに示すように、第１の持続電圧源（ＶＣＣＳＡ＋Ｍ１）がセンス増幅器２０に接続されることになる。Ｍ１は、第１の持続電圧源（ＶＣＣＳＡ＋Ｍ１）がＶＣＣＳＡよりも高くなるような正の数であり得る。一例として、Ｍ１は１／３ＶＣＣＳＡから２／３ＶＣＣＳＡの範囲、例えば０．６Ｖとすることができる。例えば、もともと信号ＯＮＥがストレージコンデンサにある場合、このリストアフェーズ中は、次に第１の持続電圧源から１．２Ｖ＋０．６Ｖの電圧レベルがセンス増幅器２０を介してストレージコンデンサ１２に供給される。すなわち、図２のＴ３におけるアクセストランジスタ１１をＯＦＦにする（つまり、ワード線ＷＬがＶＰＰの２．７Ｖからスタンバイモード時のワード線の電圧－０．３Ｖに引き下げられる）前に、ストレージコンデンサ１２には、通常の信号ＯＮＥの電圧レベルよりも高い第１の持続電圧源の電圧レベル（ＶＣＣＳＡ）が供給される。そのため、アクセストランジスタ１１をＯＦＦにした後は、アクセストランジスタ１１を介したリーク電流があっても、ストレージコンデンサ１２は従来のＤＲＡＭ構造と比較して長時間維持することができる。一実施形態では、アクセストランジスタ１１をＯＦＦにした後、またはリストアフェーズの後、第１の持続電圧源（ＶＣＣＳＡ＋Ｍ１）は、センス増幅器２０から切り離すことができる。さらに、ビット線（ＢＬ）は、電圧レベルがＶｂｌのビット線電圧源に連結されて、図２に示すように、ビット線（ＢＬ）の電圧レベルがＶｂｌにリセットされる。

【0033】

別の実施形態では、このリストアフェーズ中のＴ２の後、リストアフェーズ中に、第２の持続電圧源が意図的にＤＲＡＭセルのコンデンサに連結される。第２の持続電圧源の電圧レベルは、ＶＳＳの電圧源（０Ｖまたは信号ＺＥＲＯの電圧レベル）よりも低い。これは、図３Ｂに示すように、第２の持続電圧源（ＶＳＳ－Ｍ２）をセンス増幅器に接続することで（例えば、スイッチ２３をＯＮにすることで）可能となる。図３Ｂは、ＶＳＳより低い第２の持続電圧源（ＶＳＳ－Ｍ２）に選択的に連結されたセンス増幅器の概略回路を示し、Ｍ２は、正の数であり得る。一例として、Ｍ２は０．４Ｖ～０．８Ｖの範囲、例えば０．６Ｖとすることができる。もちろん、このリストアフェーズ中に第２の持続電圧源がセンス増幅器２０に連結されると、電圧源ＶＳＳは、（例えば、スイッチ２４をＯＦＦにすることによって）センス増幅器２０から切り離される。このリストアフェーズ中、もともとストレージコンデンサ１２に信号ＺＥＲＯが入っていると、次に－０．６Ｖの電圧レベルがストレージコンデンサに供給される。すなわち、図２のＴ３におけるアクセストランジスタ１１をＯＦＦにする（つまり、ワード線ＷＬがＶＰＰからスタンバイモード時のワード線の電圧に引き下げられる）前に、ストレージコンデンサ１２には、通常の信号ＺＥＲＯの電圧レベルよりも低い第２の持続電圧源の電圧レベル（ＶＳＳ）が供給される。一実施形態では、アクセストランジスタ１１をＯＦＦにした後、またはリストアフェーズの後、第２の持続電圧源（ＶＳＳ－Ｍ２）は、センス増幅器２０から切り離すことができる。

【0034】

もちろん、別の実施形態では、第１と第２の持続電圧源は、共に、リストアフェーズ中に、意図的にＤＲＡＭセルのコンデンサに連結され得る。したがって、ワード線ＷＬがＶＰＰからスタンバイモード時のワード線の電圧に引き下げられる前に、信号ＯＮＥが元々ストレージコンデンサにある場合は１．２Ｖ＋０．６Ｖの電圧レベルがストレージコンデンサに蓄積され、信号ＺＥＲＯが元々ストレージコンデンサにある場合は－０．６Ｖの電圧レベルがストレージコンデンサに蓄積されることになる。

【実施例2】

【0035】

リーク電流を減らして、蓄積された電荷をアクセストランジスタから漏らさずに維持するため、通常、アクセストランジスタのしきい電圧を非常に高くする設計が行われる。ＶＣＣＳＡを０．６Ｖに下げた場合、ＤＲＡＭ設計の周辺回路には７ｎｍもしくは５ｎｍプロセスのトライゲート、またはＦｉｎＦＥＴトランジスタが採用されており、その分、これらのトランジスタのしきい電圧は、０．３Ｖに下げるなど、スケーリングすることができる。この実施形態では、アクセストランジスタのしきい電圧を意図的に０．５～０．６Ｖまで上げることができる。そのため、ストレージコンデンサからのリーク電流は、少なくとも３０～４０年分だけ大幅に低減され得る（＝０．６－０．３～０．３Ｖ、Ｓ－要素が６８ｍＶ／１０年であれば、漏れは、周辺のトライゲートデバイスよりも４０年分、つまり、しきい電圧が０．５Ｖに上がれば、リーク電流は２０～３０年分となる）。しきい電圧をＶＣＣＳＡに近づけるか、少なくとも０．６Ｖの８０％以上にすることが提案されている。本実施形態では、アクセストランジスタ（フィンフェットトランジスタやトライゲートトランジスタなど）のゲート絶縁膜厚は、周辺トランジスタのゲート絶縁膜厚を厚くすることなく、そのまま維持され、次に、トライゲート構造を用いることによる高性能化のメリットを維持することができる。

【0036】

図４は、本発明の別の実施形態によるＤＲＡＭセルの関連信号波形を示す。この例では、信号ＯＮＥのレベルは０．６Ｖであり、信号ＺＥＲＯのレベルは０Ｖ（ＧＮＤ）となっている。このリストアフェーズ中のＴ２の後、リストアフェーズ中に、第１の持続電圧源が意図的にＤＲＡＭセルのコンデンサに連結される。第１の持続電圧源の電圧レベルは、ＶＣＣＳＡの０．６Ｖ（または信号ＯＮＥの電圧レベル）よりも高い。これは、第１の持続電圧源（ＶＣＣＳＡ＋Ｋ）をセンス増幅器に接続することで行うことができ、ここでＫは正の数の場合もある。一例では、Ｋは、例えば０．３Ｖまたは０．４Ｖなど、１／３ＶＣＣＳＡから２／３ＶＣＣＳＡの範囲内であり得る。したがって、０．６Ｖの信号ＯＮＥがもともとストレージコンデンサにある場合、このリストアフェーズ中は、０．６Ｖ＋０．４Ｖの電圧レベルがストレージコンデンサに供給されることになる。すなわち、図４のＴ３におけるアクセストランジスタをＯＦＦにする（つまり、ワード線ＷＬがＶＰＰからスタンバイモード時のワード線の電圧に引き下げられる）前に、ストレージコンデンサには、通常の信号ＯＮＥの電圧レベル（０．６ＶのＶＣＣＳＡ）よりも高い第１の持続電圧源の電圧レベルが供給される。したがって、ワード線ＷＬがＶＰＰに引き上げられた後、ワード線がスタンバイモードまたはインアクティブモードに引き下げられる前に、もともと信号ＯＮＥがストレージコンデンサにある場合には、その後に、１Ｖの電圧レベルがストレージコンデンサに蓄積されることになる。一実施形態では、リストアフェーズの後、ビット線（ＢＬ）とビット線バー（ＢＬＢ）は、電圧レベルがＶｂｌのビット線電圧源に連結されて、図４に示すように、ビット線（ＢＬ）の電圧レベルとビット線バー（ＢＬＢ）の電圧レベルがＶｂｌにリセットされる。

【0037】

もちろん、前述したように、ワード線ＷＬがＶＰＰからスタンバイモード時のワード線の電圧に引き下げられる前に、もともと信号ＺＥＲＯがストレージコンデンサにある場合、次に第２の持続電圧源の電圧レベルがストレージコンデンサに蓄積される場合があり、その際、第２の持続電圧源の電圧レベルは信号ＺＥＲＯよりも低く、例えば－０．４Ｖである。

【実施例3】

【0038】

図５は、プリチャージ動作の回路図と機能ブロック図に関する別の実施形態を示す。本実施形態では、ＶＣＣＳＡを０．６Ｖに、ＶＳＳを０Ｖに設定している。プリチャージ動作では、メモリセクション５（「Ｓｅｃ５」）の選択されたワード線（単数または複数）に接続された全てのＤＲＡＭセルがプリチャージされ、他のメモリセクション（「Ｓｅｃ４」や「Ｓｅｃ６」など）の選択されていないワード線に接続されたＤＲＡＭセルはアイドル状態になる。

【0039】

選択されたワード線（単数または複数）に接続されたＤＲＡＭセルに連結されたセンス増幅器４１および４２は、プリチャージキッカー３０によって第３の持続電圧源ＶＨＳＡ（０．６Ｖ＋Ｋ）にキックされるため、より強いドレインソース間電界によってセルにリストアされる信号を加速することができる。第３の持続電圧源ＶＨＳＡは、ＶＣＣＳＡ（０．６Ｖ）よりも数百ｍＶ程度高く、例えば０．３Ｖや０．４Ｖなどである。さらに、選択されたワード線（単数または複数）がＯＦＦになる（すなわち、選択されたワード線（単数または複数）に連結されたＤＲＡＭセルのアクセストランジスタがＯＦＦになる）前に、元の信号ＯＮＥの電圧レベルよりも高い０．６Ｖ＋０．４Ｖの電圧レベルがストレージコンデンサに蓄積される可能性がある。一方、非選択ワード線（単数または複数）に接続されたＤＲＡＭセルに連結されているセンス増幅器はキックアップされず、ＶＣＣＳＡに連結されたままとなる。

【0040】

図６は、プリチャージフェーズのセンス増幅器の動作を説明したもので、図６で使用している記号の意味は以下の通りである。
ＶＣＣＳＡ：ビット線センス増幅器の電圧
ＶＨＳＡ：第３の持続電圧源
ＬＳＬＰ：選択されたビット線のセンス増幅器が高電圧
ＬＳＬＮ：選択されたビット線のセンス増幅器が低電圧
Ｖｐｌ：プレート電圧
ＳＮ：ストレージノード
ＷＬ：ワード線
ＢＬ：ビット線
Ｖｓｇ１、２：Ｐ１、Ｐ２のソースゲート間電圧
Ｖｇｓ３、４：Ｎ３、Ｎ４のゲートソース間電圧
Ｖｓｇ５、６：Ｐ５、Ｐ６のソースゲート間電圧
Ｖｇｓ７、８：Ｎ７、Ｎ８のゲートソース間電圧

【0041】

図６を参照すると、ワード線ＷＬ１００は、ＳＮ１およびＳＮ９などの複数のストレージノードに連結されている。ワード線ＷＬ１００に接続されているストレージノードＳＮ１に信号ＯＮＥ（０．６Ｖ）が蓄積されている場合、プリチャージコマンドが発行されてワード線ＷＬ１００が選択された後（つまりワード線がＯＮの状態）、センス増幅器のＬＳＬＰはＶＨＳＡ（１．０Ｖ）に連結されているため、ＬＳＬＰは０．６Ｖから１．０Ｖにキックされ、ＬＳＬＮは０Ｖのままとなる。このため、センス増幅器のトランジスタＰ１はＯＦＦとなり、Ｖｓｇ１＝０Ｖとなる。また、センス増幅器のトランジスタＰ２がＯＮとなり、Ｖｓｇ２が０．６Ｖから１．０Ｖにキックされ、１．０Ｖがビット線ＢＬ１を通ってストレージノードＳＮ１にフル充電される。一方、センス増幅器のトランジスタＮ３がＯＮとなり、Ｖｇｓ３も０．６Ｖから１．０Ｖにキックされる。さらに、センス増幅器のトランジスタＮ４はＯＦＦで、Ｖｇｓ４は０Ｖである。

【0042】

ワード線ＷＬ１００に接続されているストレージノードＳＮ９に信号ＺＥＲＯ（０Ｖ）が蓄積されている場合、プリチャージコマンドが発行されてワード線ＷＬ１００が選択された後、センス増幅器はＶＨＳＡ（１．０Ｖ）に連結されているため、ＬＳＬＰは０．６Ｖから１．０Ｖにキックされ、ＬＳＬＮは０Ｖのままとなる。このため、センス増幅器のトランジスタＰ５がＯＮとなり、Ｖｓｇ５は０．６Ｖから１．０Ｖにキックされる。また、センス増幅器のトランジスタＰ６はＯＦＦで、Ｖｓｇ２は０Ｖである。一方、センス増幅器のトランジスタＮ７はＯＦＦで、Ｖｇｓ７は０Ｖである。さらに、センス増幅器のトランジスタＮ８がＯＮとなり、Ｖｇｓ８が０．６Ｖから１．０Ｖにキックされ、ビット線ＢＬ９を介して０ＶがストレージノードＳＮ９に強くリストアされる。もちろん、前述したように、もともと信号ＺＥＲＯがストレージコンデンサにある場合、プリチャージフェーズ中にＬＳＬＮを別の持続電圧源ＶＬＳＮ（０Ｖ－Ｋ）に連結することも可能である。ＶＬＳＮは信号ＺＥＲＯの電圧レベルよりも低く、この場合、ＶＬＳＮは－０．４Ｖになる可能性がある。そして、－０．４Ｖは、プリチャージフェーズ中に、ビット線ＢＬ９を介してストレージノードＳＮ９に強くリストアされる。

【0043】

別の実施形態では、信号ＯＮＥの電圧レベルよりも高い第１の持続電圧源をセンス増幅器（またはＤＲＡＭストレージセル）に連結することは、ＤＲＡＭストレージセルに連結されたワード線がＯＦＦになる前に第１の持続電圧源がセンス増幅器（またはＤＲＡＭストレージセル）に連結されていれば、リフレッシュ動作やその他の動作（オートプリチャージ動作を伴うＲＥＡＤ／ＷＲＩＴＥなど）にも適用可能であると考えられる。また、信号ＺＥＲＯの電圧レベルよりも低い第２の持続電圧源をセンス増幅器（またはＤＲＡＭストレージセル）に連結することは、ＤＲＡＭストレージセルに連結されたワード線がＯＦＦになる前に第２の持続電圧源がセンス増幅器（またはＤＲＡＭストレージセル）に連結されていれば、リフレッシュ動作やその他の動作にも適用可能であると考えられる。

【実施例4】

【0044】

図７は、本発明の別の実施形態によるＤＲＡＭセルの動作に対する関連信号波形を示す。当初、ＤＲＡＭセルのアクセストランジスタを完全にＯＦＦにするために、ワード線ＷＬは付勢される。本実施形態では、ＶＣＣＳＡを１．１Ｖに、ＶＳＳを０Ｖに設定している。この例では、信号ＯＮＥのレベルは１．１Ｖ、信号ＺＥＲＯのレベルは０Ｖ（ＧＮＤ）となっている。ビット線（ＢＬ）およびビット線バー（ＢＬＢ）は、ＶＣＣＳＡ＝１．１Ｖのときの信号ＯＮＥレベルとＶＳＳ＝０Ｖのときの信号ＺＥＲＯレベルの間で均等化される。Ｔ０後は、ＤＲＲＡＭセルのアクセストランジスタをＯＮにするために、ワード線電圧が上昇していく。Ｔ１とＴ２の間の期間には、実行されるべきアクティブコマンドがあり、そのアクティブコマンド中に、（図３Ａに示すように、スイッチ１４をＯＦＦにし、スイッチ１３をＯＮにすることによって）対応する第１の持続電圧源（ＶＣＣＳＡ＋Ｍ１）がセンス増幅器に接続してもよい。したがって、アクティブコマンド中は、ビット線の信号は少なくともＶＣＣＳＡ＋Ｍ１にポンピング（またはキック）されることになる。アクティブコマンドの実行後、通常の電圧源ＶＣＣＳＡがセンス増幅器に接続され（図３Ａに示すように、スイッチ１３をＯＦＦにし、スイッチ１４をＯＮにすることで）、その後、ビット線の信号がＶＣＣＳＡに戻ることになる。このようなビット線のキックがあれば、信号の感知が早くなる。

【0045】

同様に、リストア（またはプリチャージ）フェーズ中のＴ２の後、このリストアフェーズにおいて、第１の持続電圧源ＶＣＣＳＡ＋Ｍ１（またはＶＣＣＳＡよりも高い別の持続電圧）がＤＲＡＭセルのコンデンサに意図的に連結される。すなわち、このリストア（またはプリチャージ）フェーズ中、元のＶＣＣＳＡ電圧源がセンス増幅器から切り離され（例えば、図３Ａに示すように、スイッチ１４をＯＦＦにすることによって）、第１の持続電圧源ＶＣＣＳＡ＋Ｍ１がセンス増幅器２０に（例えば、図３Ａに示すようなスイッチ１３をＯＮにすることによって）接続されることになる。ビット線の信号は、少なくともＶＣＣＳＡ＋Ｍ１にポンピング（またはキック）されることになる。このように、ワード線ＷＬが引き下げられてＤＲＡＭセルのアクセストランジスタが完全にＯＦＦになる前に、ＤＲＡＭセルのストレージコンデンサに供給される第１の持続電圧源の電圧レベルは、通常の信号ＯＮＥ（ＶＣＣＳＡ）の電圧レベルよりも高くなり、アクセストランジスタにリーク電流があっても、従来のＤＲＡＭ構造に比べて、ＤＲＡＭセルのストレージコンデンサを長時間維持することができる。

【実施例5】

【0046】

図８Ａは、本発明の別の実施形態によるＤＲＡＭセルの動作に対する関連信号波形を示す。実施例４と同様に、Ｔ１とＴ２の間の期間には、実行されるべきアクティブコマンドがあり、対応する第１の持続電圧源（ＶＣＣＳＡ＋Ｍ１）は、アクティブ動作中に、センス増幅器に接続されてもよい。したがって、アクティブコマンド中は、ビット線の信号は少なくともＶＣＣＳＡ＋Ｍ１にポンピング（またはキック）されることになる。アクティブコマンドの実行後、通常の電圧源ＶＣＣＳＡがセンス増幅器に接続され、その後、ビット線の信号がＶＣＣＳＡに戻ることになる。

【0047】

アクティブコマンドの後、Ｔ２の前に１つ（または複数）の読み出しコマンドが実行され、読み出しコマンドの間に第１の持続電圧源（ＶＣＣＳＡ＋Ｍ１）がセンス増幅器に再び接続され、読み出しコマンド中にビット線の信号が少なくともＶＣＣＳＡ＋Ｍ１にポンピング（またはキック）されてもよい。読み出しコマンドの実行後、通常の電圧源ＶＣＣＳＡがセンス増幅器に再度接続され（図３Ａに示すように、スイッチ１３をＯＦＦにし、スイッチ１４をＯＮにすることで）、その後、ビット線の信号がＶＣＣＳＡに戻ることになる。このように、読み出しコマンド中にビット線をキックすることで、信号の展開時間を改善することができる。例えば、ＶＣＣＳＡが１．１Ｖであり、Ｍ１が０．２Ｖである場合、読み出しコマンド中にキックがあると、キックがない場合に比べて信号展開時間が約２０％～３０％速くなる。

【0048】

同様に、このリストアフェーズ中のＴ２の後は、元のＶＣＣＳＡ電圧源がセンス増幅器から切り離され、第１の持続電圧源（ＶＣＣＳＡ＋Ｍ１）がセンス増幅器２０に接続され、ビット線の信号は少なくともＶＣＣＳＡ＋Ｍ１にポンピング（またはキック）されることになる。このように、ＤＲＡＭセルのストレージコンデンサに供給される第１の持続電圧源の電圧レベルは、通常の信号ＯＮＥ（ＶＣＣＳＡ）の電圧レベルよりも高い。しかし、別の実施形態では、リストアフェーズ中のＴ２の後、図８Ｂに示すように、元のＶＣＣＳＡ電圧源（ＶＣＣＳＡ＋Ｍ１ではなく）がまだセンス増幅器に接続されている。

【0049】

さらに、他の実施形態では、アクティブコマンド中にはビット線の信号がＶＣＣＳＡ＋Ｍ１にキックされず、読み出しコマンド中にはビット線の信号がＶＣＣＳＡ＋Ｍ１にキックされる。このリストアフェーズ中のＴ２の後は、第１の持続電圧源（ＶＣＣＳＡ＋Ｍ１）がセンス増幅器に接続され、ビット線の信号は、図８Ｃに示すように、少なくともＶＣＣＳＡ＋Ｍ１にポンピング（またはキック）されることになる。

【実施例6】

【0050】

図８Ｄは、本発明の別の実施形態によるＤＲＡＭセルの動作に対する関連信号波形を示す。図８Ａと同様に、Ｔ１とＴ２の間の期間中、実行されるべきアクティブコマンドと、少なくともそのアクティブコマンドに続く読み出しコマンドがあり、そのアクティブ動作中および読み出しコマンド中に、（図３Ａに示すように、スイッチ１３をＯＮにすることによって）対応する第１の持続電圧源（ＶＣＣＳＡ＋Ｍ１）がセンス増幅器に接続してもよい。さらに、対応する第２の持続電圧源（ＶＳＳ－Ｍ２）を、アクティブ動作中および読み出しコマンド中に（図４Ａに示すようにスイッチ２３をＯＮにすることで）センス増幅器に接続することも可能である。したがって、アクティブコマンド中および読み出しコマンド中は、ビット線（ＢＬ）の信号が少なくともＶＣＣＳＡ＋Ｍ１にポンピング（またはキック）され、ビット線バー（ＢＬＢ）の信号が少なくともＶＳＳ－Ｍ２にポンピング（またはキック）されることになる。アクティブコマンドと読み出しコマンドの実行後、正規の電圧源ＶＣＣＳＡをセンス増幅器に接続し（図３Ａに示すように、スイッチ１３をＯＦＦにし、スイッチ１４をＯＮにする）、通常の電圧源ＶＳＳもセンス増幅器に接続する（図３Ｂに示すように、スイッチ２３をＯＦＦにし、スイッチ２４をＯＮにする）と、ビット線の信号がＶＣＣＳＡに戻り、ビット線バーの信号がＶＳＳに戻ることになる。

【0051】

同様に、リストアフェーズ中のＴ２の後、元のＶＣＣＳＡおよびＶＳＳ電圧源が、（例えば、図３Ａおよび図３Ｂのスイッチ１４およびスイッチ２４をそれぞれＯＦＦにすることによって）センス増幅器から切り離され、第１の持続電圧源ＶＣＣＳＡ＋Ｍ１が、（図３Ａのスイッチ１３をＯＮにすることによって）センス増幅器２０に接続され、第２の持続電圧源ＶＳＳ－Ｍ２が、（図３Ｂのスイッチ２３をＯＮにすることによって）センス増幅器２０に接続され、ビット線の信号が少なくともＶＣＣＳＡ＋Ｍ１にポンピング（またはキック）され、ビット線バーの信号が少なくともＶＳＳ－Ｍ２にポンピング（またはキック）されることになる。

【0052】

図９は、ＤＲＡＭセルの動作中の、キック期間とビット線の信号の関係を示す。リストアフェーズ（またはプリチャージ）Ｋ４に対応するビット線の信号のキック期間は、アクティブコマンドＫ１に対応する期間よりも長く、または読み出しコマンドＫ２やＫ３に対応する期間よりも長くすることができる。さらに、アクティブコマンドＫ１に対応するビット線の信号のキック期間は、読み出しコマンドＫ２またはＫ３に対応するキック期間と等しくなる。もちろん、Ｋ１～Ｋ３期間中に、ビット線の信号を電圧レベルＶＣＣＳＡ＋Ｍ１またはその他の電圧レベル（ＶＣＣＳＡ＋ΔＮなど、但しΔＮ＜Ｍ１）まで上昇させるには、ブーストラップ回路のコンデンサの電荷をビット線に連結させるブーストラップ回路を使用すればよい。電圧源やブーストラップ回路がどのようなものであっても、それは電荷源とみなすことができ、したがって、ビット線の信号は、電荷源によって電圧レベルＶＣＣＳＡ＋Ｍ１またはＶＣＣＳＡ＋ΔＮにキックまたはポンピングすることができる。ＶＳＳ－Ｍ２（または、ΔＮ＜Ｍ２の場合はＶＳＳ－ΔＮ）にキックされたビット線の信号も同様である。

【実施例7】

【0053】

別の実施形態では、図１０Ａに示すように、Ｔ０の後、ＤＲＡＭセルのアクセストランジスタをＯＮにするために、ワード線電圧がランプアップしている。そして、通常のＤＲＡＭの読み出し／書き込みアクセスでは、実行すべきアクティブコマンドがある。ＪＥＤＥＣで定義されたｔＲＣＤを低減するためのアクティブコマンドの実行中に、（図３Ａに示すように、スイッチ１４をＯＦＦにし、スイッチ１３をＯＮにすることにより）ＶＣＣＳＡよりも少し高い対応する電圧（ＶＣＣＳＡ＋ΔＮなど）をセンス増幅器に接続することができる。このような電圧レベルまたは電圧源は、Ｔ１とＴ２の間の期間（すなわち、アクセス動作期間）中にビット線に連結される。したがって、アクティブコマンドに応じて、対応する電圧源（ＶＣＣＳＡ＋ΔＮ）をセンス増幅器に接続することができる。そのため、アクティブコマンドの実行中は、ビット線の信号は少なくともＶＣＣＳＡ＋ΔＮにポンピング（またはキック）されることになる。このようなビット線信号のポンピングやキックは、アクティブキックと呼ぶことができる。このようなビット線のアクティブキックがあれば、信号の感知が早くなる。ここでも、ビット線を電圧レベルＶＣＣＳＡ＋ΔＮまで上昇させるには、コンデンサの電荷がビット線に連結されているブーストラップ回路によって可能となる。電圧源やブーストラップ回路に関わらず、それは電荷源とみなすことができ、したがって、ビット線は、電荷源によって電圧レベルＶＣＣＳＡ＋ΔＮにキックまたはポンピングすることができる。

【0054】

アクティブコマンドまたはアクティブキックの実行後、通常の電圧源ＶＣＣＳＡがセンス増幅器に接続され、その後、ビット線の信号が後続の読み出しまたは書き込み動作中にＶＣＣＳＡに戻ることになる。同様に、リストア（またはプリチャージ）フェーズ中のＴ２の後、このリストアフェーズ中に、第１の持続電圧源ＶＣＣＳＡ＋Ｍ１（またはＶＣＣＳＡよりも高い別の持続電圧）がＤＲＡＭセルのコンデンサに再び連結される。すなわち、このリストア（またはプリチャージ）フェーズ中、元のＶＣＣＳＡ電圧源がセンス増幅器から切り離され（例えば、図３Ａに示すように、スイッチ１４をＯＦＦにすることによって）、第１の持続電圧源ＶＣＣＳＡ＋Ｍ１がセンス増幅器２０に（例えば、図３Ａに示すようなスイッチ１３をＯＮにすることによって）接続されることになる。ビット線の信号は、少なくともＶＣＣＳＡ＋Ｍ１にポンピング（またはキック）されることになる。このようなビット線信号のポンピングやキックは、リストアキックと呼ぶことができる。このように、ワード線ＷＬが引き下げられてＤＲＡＭセルのアクセストランジスタが完全にＯＦＦになる前に、ＤＲＡＭセルのストレージコンデンサに供給される第１の持続電圧源の電圧レベルは、通常の信号ＯＮＥ（ＶＣＣＳＡ）の電圧レベルよりも高くなり、アクセストランジスタにリーク電流があっても、従来のＤＲＡＭ構造に比べて、ＤＲＡＭセルのストレージコンデンサを長時間維持することができる。

【0055】

一実施形態では、アクティブキックで使用される対応電圧（ＶＣＣＳＡ＋ΔＮ）は、リストアキックで使用される第１の持続電圧（ＶＣＣＳＡ＋Ｍ１）よりも低い。対応する電圧（ＶＣＣＳＡ＋ΔＮ）と第１持続電圧（ＶＣＣＳＡ＋Ｍ１）は、それぞれ２つの異なる電圧源から生成することができる。あるいは、ビット線の電圧をキックするためにアクティブキックで使用される対応する電圧（ＶＣＣＳＡ＋ΔＮ）は、第１の持続電圧源（ＶＣＣＳＡ＋Ｍ１）から生成されてもよいが、第１の持続電圧源（ＶＣＣＳＡ＋Ｍ１）をビット線に接続する期間は、ビット線が（ＶＣＣＳＡ＋Ｍ１）ではなく、対応する電圧（ＶＣＣＳＡ＋ΔＮ）にポンピングまたはキックされるだけになるように調整される。もちろん、本発明において、電圧（ＶＣＣＳＡ＋Ｍ１）、電圧（ＶＣＣＳＡ＋ΔＮ）、および電圧（ＶＣＣＳＡ）は、ＤＲＡＭの内部で生成または変換することも可能であるし、ＤＲＡＭチップの外部にある他の電圧源から供給または変換することも可能である。

【0056】

しかし、図１０Ｂに示すように、リストアキック中に、ＤＲＡＭアレイ内部の電源メッシュやビット線が不完全であるなどの遅延原因によりＲＣ遅延が発生した場合、第１の持続電圧源ＶＣＣＳＡ＋Ｍ１がビット線の電圧レベルを迅速に引き上げられない可能性がある。すなわち、リストアキックによって、第１の持続電圧源ＶＣＣＳＡ＋Ｍ１の電圧レベルがビット線を介してＤＲＡＭストレージノードまたはセルに完全に蓄積されない可能性があり、おそらく（ＶＣＣＳＡ＋Ｍ１－ΔＶ）の電圧レベルのみがＤＲＡＭストレージノードまたはセルに蓄積されることになる。また、図１０Ｂに示すように、ＤＲＡＭの通常のアクセスコマンドでは、アクティブキックとリストアキックの間に実行されるべき読み出しまたは書き込み動作があるため、ＲＣ遅延の問題を解決するために、先にリストアキックを行うことは適切ではない。

【0057】

しかし、図１１Ａに示すように、ＤＲＡＭにおけるリフレッシュコマンドの性能については、リフレッシュコマンドに含まれる読み出しや書き込み動作はない。したがって、ＲＣ遅延の問題を克服するために、リストアキックを事前に（以下、タイミング１、タイミング２、またはタイミング３などの「早期リストアキック」）実行するのが適切であるので、早期リストアキックによって、図１０Ｂでのみ説明した前の「リストアキック」に基づく「ＶＣＣＳＡ＋Ｍ１－ΔＶ」の電圧レベルではなく、第１の持続電圧源ＶＣＣＳＡ＋Ｍ１の電圧レベルが、ビット線を介してＤＲＡＭストレージノードまたはセルに完全にまたは実質的に蓄積される可能性がある。そのため、ストレージコンデンサはより長い保持時間を維持することができる。

【0058】

ＶＣＣＳＡ＋Ｍ１が高すぎると信頼性に不安がある（例えば、ＶＣＣＳＡが１．１Ｖの場合、ＶＣＣＳＡ＋Ｍ１の値が１．５Ｖまたは１．６Ｖでは高すぎる可能性がある）。そのため、電圧の最適化とキックタイミングの早期化が不可欠である。リフレッシュ中の内部タイミング制御により、早期リストアキックに対して異なるタイミングを発生させることができる。図１１Ｂ（タイミング３の早期リストアキック）は、アクティブキックと早期リストアキックの間の期間Ｐａが、Ｔ１’とＴ３の間の期間Ｐｂの５０％または６０％未満であることを示しており、ここで、Ｔ１’は、ビット線とビット線バーの間の電圧差が、センス増幅器が感知できる程度に別々になった時であり、Ｔ３は、ワード線の電圧レベルが引き下げられ始めた時である。したがって、期間Ｐｂは、アクティブキックのためのキック期間、ＶＣＣＳＡ電圧源がビット線に連結される別の期間（または第１の期間）、およびＶＣＣＳＡ＋Ｍ１電圧源がビット線に連結される別の期間（または第２の期間）を含む。ＶＣＣＳＡ＋Ｍ１電圧は、期間Ｐｂの約２０％または３０％以上、ビット線（ＤＲＡＭセルのストレージコンデンサも同様）に印加される可能性がある。別の例では、リフレッシュ動作中にアクティブキックを必要としない場合がある。つまり、リフレッシュ中のビット線の波形は、リストアキックのみとなる。

【0059】

図１１Ｃ（タイミング２の早期リストアキック）によると、アクティブキックから早期リストアキックまでの期間Ｐａは、Ｔ１’からＴ３までの期間Ｐｂの３０％以下であることがわかる。したがって、ＶＣＣＳＡ＋Ｍ１電圧は、期間Ｐｂの約５０％以上または６０％以上にビット線に印加してもよい。図１１Ｄ（タイミング１の早期リストアキック）は、期間Ｐａが０であることを示している。つまり、早期リストアキックがアクティブキックの代わりに使用され、ワード線の電圧レベルが引き下げられるまで持続するということである。そのため、ＶＣＣＳＡ＋Ｍ１電圧は、期間Ｐｂの約９０％以上にわたってビット線に印加してもよい。ただし、センス増幅器やＤＲＡＭセルに高いキック電圧が継続的に印加されることによる信頼性の懸念がある場合、図１１Ｄ（タイミング１での早期リストアキック）で利用されるキック電圧ＶＣＣＳＡ＋Ｍ１は、図８Ｃ（タイミング２での早期リストアキック）で利用されるキック電圧よりも小さくしてもよい。例えば、ＶＣＣＳＡ＝１．１Ｖの場合、図１１Ｄ（タイミング１での早期リストアキック）で利用されるキック電圧ＶＣＣＳＡ＋Ｍ１は１．３Ｖ、図１１Ｃ（タイミング２での早期リストアキック）で利用されるキック電圧ＶＣＣＳＡ＋Ｍ１は１．３１～１．３５Ｖ、図１１Ｂ（タイミング３での早期リストアキック）で利用されるキック電圧ＶＣＣＳＡ＋Ｍ１は１．３６～１．４Ｖとなる可能性がある。

【0060】

上述の記述を要約すると、本発明は持続可能なストレージアーキテクチャを持つＤＲＡＭを開示するものである。信号ＯＮＥの電圧レベルよりも高い第１の持続電圧が、ＤＲＡＭストレージセルのアクセストランジスタがＯＦＦになる（または、ＤＲＡＭストレージセルに連結されたワード線がＯＦＦになる）前に、ＤＲＡＭストレージセルにリストアまたは蓄積され得る。また、信号ＺＥＲＯの電圧レベルよりも低い第２の持続電圧源が、ＤＲＡＭストレージセルのアクセストランジスタがＯＦＦになる（または、ＤＲＡＭストレージセルに連結されたワード線がＯＦＦになる）前に、ＤＲＡＭストレージセルにリストアまたは蓄積され得る。そのため、アクセストランジスタをＯＦＦにした後に、アクセストランジスタを介したリーク電流があっても、ストレージコンデンサは従来のＤＲＡＭ構造と比較して長時間維持することができる。

【0061】

当業者であれば、本発明の教示を維持しつつ、装置や方法に多数の修正や変更を加えることができることを容易に理解できるであろう。したがって、上記の開示は、添付の特許請求の範囲によってのみ限定されるものと解釈されるべきである。

【符号の説明】

【0062】

１１ アクセストランジスタ
１２ ストレージコンデンサ
１３、１４、２３、２４ スイッチ
２０ センス増幅器
３０ プリチャージキッカー
ＷＬ ワード線
ＢＬ ビット線
ＢＬＢ ビット線バー
Ｐ１ トランジスタ

【図1A】

【図1B】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図8C】

【図8D】

【図9】

【図10A】

【図10B】

【図11A】

【図11B】

【図11C】

【図11D】