特許 7417906 ＡＤコンバータ、センサ処理回路、及びセンサシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-11

(45)【発行日】2024-01-19

(54)【発明の名称】ＡＤコンバータ、センサ処理回路、及びセンサシステム

(51)【国際特許分類】

   H03M 3/02 20060101AFI20240112BHJP

   H03M 1/14 20060101ALI20240112BHJP

   H03M 1/38 20060101ALI20240112BHJP

   H03M 1/12 20060101ALI20240112BHJP

【ＦＩ】

H03M3/02

H03M1/14 A

H03M1/38

H03M1/12 C

【請求項の数】 10

(21)【出願番号】P 2021508862

(86)(22)【出願日】2020-02-28

(86)【国際出願番号】 JP2020008267

(87)【国際公開番号】W WO2020195534

(87)【国際公開日】2020-10-01

【審査請求日】2022-09-02

(31)【優先権主張番号】P 2019065091

(32)【優先日】2019-03-28

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】314012076

【氏名又は名称】パナソニックＩＰマネジメント株式会社

(74)【代理人】

【識別番号】110002527

【氏名又は名称】弁理士法人北斗特許事務所

(72)【発明者】

【氏名】中塚 淳二

(72)【発明者】

【氏名】芳野 大樹

(72)【発明者】

【氏名】中 順一

(72)【発明者】

【氏名】小畑 幸嗣

(72)【発明者】

【氏名】永井 正昭

【審査官】北村 智彦

(56)【参考文献】

【文献】特開２０１８－１５２８３９（ＪＰ，Ａ）

【文献】国際公開第２０１６／１４７５２３（ＷＯ，Ａ１）

【文献】特開平０２－０６２１２４（ＪＰ，Ａ）

【文献】CHAE Youngcheol et al.，A 2.1M Pixels, 120 Frame/s CMOS Image Sensor With Column-Parallel ΔΣ ADC Architecture，IEEE JOUNAL OF SOLID-STATE CIRCUITS，2011年01月，VOL.46,NO.1，pp.236-247

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ ３／００－９／００

Ｈ０３Ｍ １／１２

Ｈ０３Ｍ １／１４

Ｈ０３Ｍ １／３８

ＩＥＥＥ Ｘｐｌｏｒｅ

(57)【特許請求の範囲】

【請求項1】

逐次比較型ＡＤ変換器を含み、第１ビット数の第１デジタルデータ、及び前記第１ビット数よりも小さい第２ビット数の第２デジタルデータを生成するＡＤ変換部と、
前記第１デジタルデータである第１出力情報、及び前記第２デジタルデータに基づいた第２出力情報、を出力する出力部と、を備え、
前記出力部は、前記第１出力情報を出力する前に、前記第２出力情報を出力し、
前記第２出力情報は、前記第２デジタルデータに対する所定条件の判定結果を含み、
前記所定条件は、前記第２デジタルデータが閾値以上である回数が、所定回数以上である、という条件である、
ＡＤコンバータ。

【請求項2】

前記第２デジタルデータは、前記第１デジタルデータの上位ビットである、
請求項１に記載のＡＤコンバータ。

【請求項3】

前記出力部は、前記所定条件が満たされた場合、前記第２出力情報として、前記第２デジタルデータを出力する、
請求項１又は２に記載のＡＤコンバータ。

【請求項4】

前記所定条件は、前記所定回数以上連続して、前記第２デジタルデータが前記閾値以上である、という条件である、
請求項１～３のいずれか１項に記載のＡＤコンバータ。

【請求項5】

前記ＡＤ変換部は、前記逐次比較型ＡＤ変換器と、前記逐次比較型ＡＤ変換器の後段に設けられたΔΣ型ＡＤ変換器と、を含む、
請求項１～４のいずれか１項に記載のＡＤコンバータ。

【請求項6】

前記ＡＤ変換部は、前記ΔΣ型ＡＤ変換器の出力をフィルタ処理するデジタルフィルタを更に備え、
前記デジタルフィルタは、
前記ΔΣ型ＡＤ変換器の出力をフィルタ処理することにより、前記第１デジタルデータを出力する第１フィルタと、
前記ΔΣ型ＡＤ変換器の出力をフィルタ処理することにより、前記第２デジタルデータを出力する第２フィルタと、を有する、
請求項５に記載のＡＤコンバータ。

【請求項7】

前記第２デジタルデータは、前記逐次比較型ＡＤ変換器が生成するデジタルデータの上位ビットである、
請求項５に記載のＡＤコンバータ。

【請求項8】

逐次比較型ＡＤ変換器を含み、第１ビット数の第１デジタルデータ、及び前記第１ビット数よりも小さい第２ビット数の第２デジタルデータを生成するＡＤ変換部と、
前記第１デジタルデータである第１出力情報、及び前記第２デジタルデータに基づいた第２出力情報、を出力する出力部と、を備え、
前記出力部は、前記第１出力情報を出力する前に、前記第２出力情報を出力し、
前記ＡＤ変換部は、前記逐次比較型ＡＤ変換器と、前記逐次比較型ＡＤ変換器の後段に設けられたΔΣ型ＡＤ変換器と、を含み、
前記第２デジタルデータは、前記逐次比較型ＡＤ変換器が生成するデジタルデータの上位ビットである、
ＡＤコンバータ。

【請求項9】

請求項１～８のいずれか１項に記載のＡＤコンバータを備えたセンサ処理回路であって、
前記ＡＤコンバータは、センサからのアナログ信号をデジタル変換して制御回路に出力する、
センサ処理回路。

【請求項10】

請求項９に記載のセンサ処理回路と、
前記センサと、を備える、
センサシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般にＡＤコンバータ、センサ処理回路、及びセンサシステムに関し、より詳細にはアナログ信号をデジタル変換するＡＤコンバータ、センサ処理回路、及びセンサシステムに関する。

【背景技術】

【0002】

従来、逐次比較型ＡＤ変換器の低消費電力を維持しながら、ΔΣ型ＡＤ変換器のような高分解能化を図るノイズシェーピング型逐次比較ＡＤ変換器（ＡＤコンバータ）が開示されている（例えば、特許文献１参照）。

【0003】

特許文献１のノイズシェーピング型逐次比較ＡＤ変換器は、通常の逐次比較型ＡＤ変換器に、積分回路を追加した構成である。特許文献１のノイズシェーピング型逐次比較ＡＤ変換器では、逐次比較動作をＬＳＢ（最下位ビット）まで行った後の容量ＤＡＣ（デジタルアナログコンバータ）の残差電圧を積分し、次のサンプリングにフィードバックすることで、出力データにノイズシェーピング特性が得られる。

【0004】

ＡＤコンバータにおいて、出力データの高分解能化を図るためには、デジタル変換処理に時間を要するためレイテンシが大きくなる。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０１７－１４７７１２号公報

【発明の概要】

【0006】

本開示は、上記事由に鑑みてなされており、その目的は、高分解能化と低レイテンシ化との両立を図ることができるＡＤコンバータ、センサ処理回路、及びセンサシステムを提供することにある。

【0007】

本開示の一態様に係るＡＤコンバータは、ＡＤ変換部と、出力部と、を備える。前記ＡＤ変換部は、逐次比較型ＡＤ変換器を含み、第１ビット数の第１デジタルデータ、及び前記第１ビット数よりも小さい第２ビット数の第２デジタルデータを生成する。前記出力部は、前記第１デジタルデータである第１出力情報、及び前記第２デジタルデータに基づいた第２出力情報、を出力する。前記出力部は、前記第１出力情報を出力する前に、前記第２出力情報を出力する。前記第２出力情報は、前記第２デジタルデータに対する所定条件の判定結果を含む。前記所定条件は、前記第２デジタルデータが閾値以上である回数が、所定回数以上である、という条件である。
本開示の別の一態様に係るＡＤコンバータは、ＡＤ変換部と、出力部と、を備える。前記ＡＤ変換部は、逐次比較型ＡＤ変換器を含み、第１ビット数の第１デジタルデータ、及び前記第１ビット数よりも小さい第２ビット数の第２デジタルデータを生成する。前記出力部は、前記第１デジタルデータである第１出力情報、及び前記第２デジタルデータに基づいた第２出力情報、を出力する。前記出力部は、前記第１出力情報を出力する前に、前記第２出力情報を出力する。前記ＡＤ変換部は、前記逐次比較型ＡＤ変換器と、前記逐次比較型ＡＤ変換器の後段に設けられたΔΣ型ＡＤ変換器と、を含む。前記第２デジタルデータは、前記逐次比較型ＡＤ変換器が生成するデジタルデータの上位ビットである。

【0008】

本開示の一態様に係るセンサ処理回路は、前記ＡＤコンバータを備えたセンサ処理回路であって、前記ＡＤコンバータは、センサからのアナログ信号をデジタル変換して制御回路に出力する。

【0009】

本開示の一態様に係るセンサシステムは、前記センサ処理回路と、センサと、を備える。

【図面の簡単な説明】

【0010】

【図1】図１は、本開示の一実施形態に係るＡＤコンバータを含むセンサシステムのブロック図である。

【図2】図２は、同上のセンサシステムにおけるセンサが出力するアナログ信号の波形図である。

【図3】図３は、同上のＡＤコンバータの動作説明図である。

【図4】図４は、本開示の一実施形態の第３変形例に係るＡＤコンバータを含むセンサシステムのブロック図である。

【図5】図５は、本開示の一実施形態の第４変形例に係るＡＤコンバータを含むセンサシステムのブロック図である。

【発明を実施するための形態】

【0011】

以下に説明する実施形態及び変形例は、本開示の一例に過ぎず、本開示は、実施形態及び変形例に限定されない。この実施形態及び変形例以外であっても、本開示の技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能である。

【0012】

（実施形態）
（１）構成
図１に、本実施形態に係るＡＤコンバータ１（ＡＤ：Analogto Digital）を備えるセンサシステム１００のブロック図を示す。

【0013】

本実施形態のＡＤコンバータ１は、センサシステム１００のアナログフロントエンド（センサ処理回路１０）に用いられ、センサ１０１からのアナログ信号をデジタル変換するように構成されている。

【0014】

センサ処理回路１０は、ＡＤコンバータ１と、アンプ１１と、を備えており、センサ１０１からの信号を信号処理して制御回路２００に出力する。

【0015】

センサシステム１００は、センサ１０１と、センサ処理回路１０と、を備えている。

【0016】

センサ１０１は、測定対象の物理量、又はその変化量を検出するように構成されている。センサ１０１は、検出結果に応じた電圧値を振幅とするアナログ信号（図２参照）をセンサ処理回路１０に出力する。つまり、センサ１０１は、アナログ信号を出力する信号出力部として機能する。センサ処理回路１０は、センサ１０１から出力されたアナログ信号をデジタル変換して制御回路２００に出力する。

【0017】

本実施形態では、一例として、センサシステム１００は、自動車等の移動体に適用される。センサ１０１は、測定対象として移動体の加速度を検出する加速度センサである。センサ１０１の検出結果を受け取る制御回路２００は、自動車に搭載されるＥＣＵ（Electronic Control Unit）である。なお、これらは一例であって、センサ１０１は、加速度センサに限らず、ジャイロセンサ、圧力センサ、又はモーションセンサ等であってもよい。また、センサシステム１００は、自動車等の移動体とは異なる装置に適用されてもよい。

【0018】

センサ処理回路１０は、センサ１０１からのアナログ信号を信号処理して制御回路２００に出力するアナログフロントエンドである。

【0019】

センサ処理回路１０は、ＡＤコンバータ１と、アンプ１１と、を備えている。

【0020】

アンプ１１は、センサ１０１からのアナログ信号を増幅するように構成されている。アンプ１１には、センサ１０１が出力するアナログ信号が入力される。アンプ１１は、入力されたアナログ信号の振幅を、所定の増幅率で増幅し、後段に接続されたＡＤコンバータ１に出力する。

【0021】

ＡＤコンバータ１は、ＡＤ変換部２と、判定部３と、入力部４１と、出力部４２と、を備えている。ＡＤコンバータ１は、アナログ信号の振幅を所定ビット数のデジタルデータに変換して制御回路２００に出力する。本実施形態では、一例として、ＡＤコンバータ１は、２１ビットのデジタルデータを出力するように構成されている。なお、ＡＤコンバータ１が出力するデジタルデータのビット数は、２１ビットに限らない。

【0022】

入力部４１は、アンプ１１と電気的に接続されている。入力部４１には、センサ１０１から出力されたアナログ信号が、アンプ１１を介して入力される。

【0023】

ＡＤ変換部２は、第１ＡＤ変換器２１と、第２ＡＤ変換器２２と、デジタルフィルタ２３と、を備える。第１ＡＤ変換器２１と第２ＡＤ変換器２２とは、互いに異なるＡＤ変換アーキテクチャであって、縦続接続（直列接続）されている。第２ＡＤ変換器２２は、第１ＡＤ変換器２１の前段に設けられている。つまり、本実施形態のＡＤコンバータ１は、複数のＡＤ変換アーキテクチャを有するハイブリッド型ＡＤコンバータである。

【0024】

第２ＡＤ変換器２２は、逐次比較型ＡＤ変換器（ＳＡＲ：Successive Approximation Register）である。第２ＡＤ変換器２２は、容量ＤＡコンバータ（ＤＡ：Digital to Analog）を備える。容量ＤＡコンバータは、複数のコンデンサ（容量素子）を有する。各コンデンサは、一端が入力部４１と電気的に接続され、他端が第１電圧源と第２電圧源とのいずれか一方に選択的に電気的に接続される。第１電圧源と第２電圧源とは、互いに出力電圧が異なる。

【0025】

第２ＡＤ変換器２２は、アナログ信号の振幅電圧と、容量ＤＡコンバータで生成した電圧との比較動作を逐次的に繰り返すことで、多ビットのデジタルデータを生成する。具体的には、ＡＤ変換部２は、比較器及び逐次比較制御回路を有している。比較器が、入力部４１に入力された入力電圧（アナログ信号の振幅）と、容量ＤＡコンバータで生成した電圧（比較参照電圧）とを比較する。そして、逐次比較制御回路が、比較器の比較結果に基づいて次ビットの逐次比較制御信号を生成して容量ＤＡコンバータに出力する。容量ＤＡコンバータの各コンデンサは、逐次比較制御信号に応じて、他端が第１電圧源と第２電圧源とのいずれか一方に選択的に電気的に接続される。第２ＡＤ変換器２２は、この逐次比較動作を繰り返し行うことにより、多ビットのデジタルデータを生成する。本実施形態では、一例として、第２ＡＤ変換器２２は、９ビットのデジタルデータを生成する。

【0026】

第１ＡＤ変換器２１は、ΔΣ型ＡＤ変換器である。第１ＡＤ変換器２１は、減算器、積分器、量子化器、及びＤＡコンバータを有しており、ΔΣ変調を行う。減算器は、差動アンプであり、第２ＡＤ変換器２２における逐次比較動作を行った後の容量ＤＡコンバータの残差電圧（量子化ノイズに相当）と、基準信号と、が入力される。減算器は、残差電圧から基準信号を減算する。積分器は、減算器での演算結果を累積加算する。量子化器は、積分器の演算結果と基準信号とを比較して１ビットのデジタル値を決定する。この量子化器の結果は、後段のデジタルフィルタ２３、及びＤＡコンバータに出力される。ＤＡコンバータは、１ビットＤＡコンバータであって、量子化器の結果に基づいて減算器にフィードバック出力する基準信号を決定する。

【0027】

なお、第１ＡＤ変換器２１は、減算器及び積分器を複数備える高次のΔΣ型ＡＤ変換器であってもよい。高次になるほど量子化ノイズを高周波側に移すことができ、変換精度を向上することができる。

【0028】

デジタルフィルタ２３は、第１ＡＤ変換器２１の出力をフィルタ処理する。デジタルフィルタ２３は、フィルタ処理として、帯域制限機能と、デシメーション（間引き）機能と、を有する。ΔΣＡＤ変換器である第１ＡＤ変換器２１の出力は、量子化ノイズのノイズシェーピングによる高周波ノイズを含み、オーバーサンプリングにより本来のサンプリング周波数よりもデータレートが高い。そこで、デジタルフィルタ２３は、帯域制限機能により高周波ノイズを低減し、デシメーション機能によりデータレートを低減する。デジタルフィルタ２３は、第１ＡＤ変換器２１の１ビットの出力をフィルタ処理することにより、多ビットのデジタルデータを生成する。本実施形態では、一例として、デジタルフィルタ２３は、第１ＡＤ変換器２１の出力をフィルタ処理することにより、１２ビットのデジタルデータを生成する。

【0029】

ＡＤ変換部２は、第２ＡＤ変換器２２で生成される９ビットのデジタルデータを上位ビット、第１ＡＤ変換器２１及びデジタルフィルタ２３で生成される１２ビットのデジタルデータを下位ビットとする２１ビット（第１ビット数）のデジタルデータ（第１デジタルデータ）を生成する。

【0030】

判定部３は、ＡＤ変換部２が出力するデジタルデータにおける上位ビットのデジタルデータ（第２デジタルデータ）が所定条件を満たしているか否かを判定する。所定条件とは、第２デジタルデータが閾値Ｔｈ１（図２参照）以上である、という条件である。第２デジタルデータは、第２ＡＤ変換器２２が生成する９ビットのデジタルデータにおける上位３ビット（第２ビット数）のデジタルデータである。つまり、第２デジタルデータは、第２ＡＤ変換器２２が生成するデジタルデータの上位ビットである。閾値Ｔｈ１は、３ビットのデジタルデータで表される。

【0031】

本実施形態では、センサ１０１は、自動車に搭載される加速度センサである。閾値Ｔｈ１は、自動車が衝突した際に発生する加速度に基づいて設定されている。そのため、センサ１０１が検知した加速度が閾値Ｔｈ１以上である場合、自動車が衝突したと判断することができる。

【0032】

判定部３は、ＡＤ変換部２から第２デジタルデータを取得する。言い換えれば、第２ＡＤ変換器２２は、上位３ビットのデジタルデータ（第２デジタルデータ）を判定部３に出力する。ここで、第２ＡＤ変換器２２は、逐次比較動作を行うごとに最上位ビット（ＭＳＢ：Most Significant Bit）から１ビットずつ値を決定する。第２ＡＤ変換器２２は、逐次比較動作を３回行うと、生成した３ビットの第２デジタルデータを判定部３に出力する。つまり、第２ＡＤ変換器２２は、９ビットのデジタルデータの生成が完了する前に、第２デジタルデータを判定部３に出力する。

【0033】

判定部３は、所定条件を満たしているか否かの判定結果を示す１ビットのデジタルデータ（第２出力情報）を生成する。つまり、判定部３は、第２デジタルデータと閾値Ｔｈ１との比較結果に基づいた１ビットのデジタルデータを生成する。例えば、判定部３は、第２デジタルデータが閾値Ｔｈ１以上である場合、出力値を“１”とし、第２デジタルデータが閾値Ｔｈ１未満である場合、出力値を“０”とする。つまり、判定部３は、第２デジタルデータよりもビット数が小さいデータを第２出力情報として生成する。

【0034】

出力部４２は、複数の出力ポートを有しており、第１出力情報及び第２出力情報を制御回路２００に出力する。第１出力情報とは、ＡＤ変換部２が生成した２１ビット（第１ビット数）の第１デジタルデータである。第２出力情報とは、ＡＤ変換部２が生成した３ビット（第２ビット数）の第２デジタルデータに基づいた情報である。本実施形態では、第２出力情報は、判定部３が生成した１ビットのデジタルデータである。つまり、第２出力情報は、第２デジタルデータに対する所定条件の判定結果を含んでいる。

【0035】

出力部４２は、２１ビットの第１出力情報（第１デジタルデータ）と、１ビットの第２出力情報と、を制御回路２００に出力する。出力部４２は、２１ビットの第１出力情報と、１ビットの第２出力情報と、に対応する２２の出力ポートを有している。

【0036】

ここで、第２出力情報の基となる第２デジタルデータは、第２ＡＤ変換器２２が生成する９ビットのデジタルデータの上位３ビットであって、第２ＡＤ変換器２２が９ビットのデジタルデータの生成を完了する前に判定部３に出力される。また、第１デジタルデータは、第２ＡＤ変換器２２が９ビットのデジタルデータの生成を完了した後に、第１ＡＤ変換器２１によるΔΣ変調、及びデジタルフィルタ２３によるフィルタ処理で生成される。第１ＡＤ変換器２１によるΔΣ変調、及びデジタルフィルタ２３によるフィルタ処理は、判定部３による第２デジタルデータの判定処理よりも時間を要する。したがって、第２出力情報は、第１出力情報に先行して生成される。出力部４２は、第１出力情報を出力する前に、第２出力情報を出力する。つまり、第２出力情報のレイテンシ（遅延時間）は、第１出力情報のレイテンシよりも小さい。

【0037】

（動作例）
本実施形態のＡＤコンバータ１の動作例について、図３を参照して説明する。

【0038】

ここでは、時点ｔ０において、振幅が閾値Ｔｈ１を超えるアナログ信号が入力部４１に入力されたとする。

【0039】

ＡＤ変換部２の第２ＡＤ変換器２２は、逐次比較動作を繰り返すことにより、多ビットのデジタルデータを生成する。

【0040】

時点ｔ１において、第２ＡＤ変換器２２は、３ビットのデジタルデータ（第２デジタルデータ）の生成が完了して判定部３に出力する。本動作例では、アナログ信号をデジタル変換した第２デジタルデータは、閾値Ｔｈ１を超えている。したがって、判定部３は、第２デジタルデータが所定条件を満たしている、と判定する。出力部４２は、判定部３の判定結果（１ビットのデジタルデータ）を第２出力情報として、制御回路２００に出力する。なお、厳密には、第２ＡＤ変換器２２が第２デジタルデータを生成してから、出力部４２が第２出力情報を出力するまでの間には、判定部３の判定処理、出力部４２の信号処理等による時間差が生じるが、当該時間差は僅かであるので、ここでは無視している。

【0041】

時点ｔ２において、第２ＡＤ変換器２２は、逐次比較動作が完了して、９ビットのデジタルデータを生成する。そして、第１ＡＤ変換器２１は、ΔΣ変調を開始する。また、デジタルフィルタ２３は、第１ＡＤ変換器２１の出力のフィルタ処理を開始する。

【0042】

時点ｔ３において、デジタルフィルタ２３はフィルタ処理が完了する。つまり、第２ＡＤ変換器２２で生成される９ビットのデジタルデータを上位ビット、第１ＡＤ変換器２１及びデジタルフィルタ２３で生成される１２ビットのデジタルデータを下位ビットとする２１ビットの第１デジタルデータの生成が完了する。出力部４２は、第１デジタルデータを第１出力情報として、制御回路２００に出力する。なお、厳密には、デジタルフィルタ２３がフィルタ処理を完了してから、出力部４２が第１出力情報を出力するまでの間には、出力部４２の信号処理等による時間差が生じるが、当該時間差はわずかであるので、ここでは無視している。

【0043】

一例として、ＡＤ変換部２の動作クロックが１ＭＨｚであるとする。この場合、第２ＡＤ変換器２２が３ビットの第２デジタルデータを生成するためには、３クロック必要となる。したがって、時点ｔ０から、第２出力情報が出力される時点ｔ１までの期間Ｔ１は、約３μｓとなる。

【0044】

また、第２ＡＤ変換器２２が９ビットのデジタルデータを生成するためには、９クロック必要となる。したがって、時点ｔ０から、第２ＡＤ変換器２２が９ビットのデジタルデータを生成する時点ｔ２までの期間Ｔ２は、約９μｓとなる。

【0045】

また、デジタルフィルタ２３が第１ＡＤ変換器２１の出力のフィルタ処理を行うために、１０２４クロック必要となる。したがって、時点ｔ０から、第１出力情報が出力される時点ｔ３までの期間Ｔ３は、約１ｍｓとなる。

【0046】

このように、本実施形態のＡＤコンバータ１は、第１出力情報に先行して、第２出力情報を出力する。第１出力情報である第１デジタルデータは、第２出力情報の基となる第２デジタルデータに比べて、分解能（ビット数）が高いが、レイテンシが大きい。言い換えれば、第２デジタルデータは、第１デジタルデータに比べて、分解能が低いが、レイテンシが小さい。したがって、本実施形態のＡＤコンバータ１では、分解能が高い第１出力情報と、レイテンシが小さい第２出力情報とを出力することができるので、出力データの高分解能化と低レイテンシ化との両立を図ることができる。

【0047】

また、制御回路２００は、高分解能である第１デジタルデータ（第１出力情報）を受け取る前に、低分解能である第２デジタルデータに基づいた第２出力情報を受け取ることができる。本実施形態では、第２出力情報は、第２デジタルデータに対する所定条件の判定結果、つまり第２デジタルデータが閾値Ｔｈ１以上であるか否かの判定結果を含んでいる。したがって、制御回路２００は、第１出力情報（第１デジタルデータ）を受け取る前に、アナログ信号の振幅が閾値Ｔｈ１以上となる異常状態を検知することができる。そのため、制御回路２００は、異常状態の発生時に行う動作をより早く実行することができる。つまり、異常状態の発生から、制御回路２００における異常発生に応じた動作開始までの応答性の向上を図ることができる。

【0048】

また、制御回路２００は、第２出力情報とは別に、高分解能である第１デジタルデータ（第１出力情報）を受け取ることができるので、当該第１デジタルデータに基づいて制御対象を精度よく制御することができる。

【0049】

（変形例）
以下、本実施形態のＡＤコンバータ１の変形例について説明する。

【0050】

（第１変形例）
上述した例では、出力部４２は、第２出力情報として、判定部３の判定結果を示す１ビットのデジタルデータを出力するように構成されていたが、これに限らない。出力部４２は、第２出力情報として、第２デジタルデータを出力するように構成されていてもよい。

【0051】

本変形例では、判定部３は、第２ＡＤ変換器２２から出力された第２デジタルデータと閾値Ｔｈ１とを比較する。そして、判定部３は、第２デジタルデータが閾値Ｔｈ１以上である場合、つまり、所定条件が満たされた場合、第２デジタルデータを出力部４２に出力する。

【0052】

出力部４２は、判定部３からの第２デジタルデータを受け取った場合、この第２デジタルデータを制御回路２００に出力する。つまり、出力部４２は、所定条件が満たされた場合、第２出力情報として第２デジタルデータを出力する。

【0053】

出力部４２は、２１ビットの第１デジタルデータのうち上位３ビットに対応する３つの出力ポートを用いて、３ビットの第２デジタルデータ（第２出力情報）を出力する。つまり、出力部４２は、第１デジタルデータの上位３ビットである第２デジタルデータ（第２出力情報）のみを先行して出力する。したがって、第１出力情報（第１デジタルデータ）を出力する２１の出力ポートの一部が、第２出力情報を出力する出力ポートを兼用する。そのため、第２出力情報のみを出力する専用の出力ポートが不要となるので、構成の簡略化を図ることができる。

【0054】

また、出力部４２は、所定条件が満たされた場合、第２出力情報として第２デジタルデータを出力しているが、これに限らない。

【0055】

出力部４２は、所定条件が満たされているか否かに関わらず、第２デジタルデータを第２ＡＤ変換器２２から取得し、第２出力情報として出力してもよい。つまり、出力部４２は、所定のサンプリング周期に応じて、第２デジタルデータである第２出力情報と、第１デジタルデータである第１出力情報と、を交互に繰り返し出力する。この構成では、判定部３が不要となるので、構成の簡略化を図ることができる。

【0056】

（第２変形例）
上述した例では、所定条件は、第２デジタルデータが閾値Ｔｈ１以上である、という条件であった。つまり、第２デジタルデータが閾値Ｔｈ１を１回でも超えると、所定条件が満たされていると判定されていた。しかし、所定条件は、上記の条件に限らない。

【0057】

所定条件は、所定回数以上連続して、第２デジタルデータが閾値Ｔｈ１以上である、という条件であってもよい。所定回数は、例えば３回、５回等の複数回数である。

【0058】

判定部３は、第２デジタルデータと閾値Ｔｈ１とを比較し、第２デジタルデータが閾値Ｔｈ１以上である場合、カウンタのカウント値を増加させる。また、ＡＤ変換部２は、判定部３が、第２デジタルデータが閾値Ｔｈ１以上であると判定し、かつ、カウンタのカウント値が所定回数未満である場合、ＡＤ変換処理を途中でキャンセルする。つまり、ＡＤ変換部２は、第１デジタルデータの生成をキャンセルする。そして、ＡＤ変換部２は、新たに入力されたアナログ信号の振幅のデジタル変換処理を行い、第２デジタルデータを生成する。なお、判定部３は、第２デジタルデータが閾値Ｔｈ１未満である場合、カウンタのカウント値をリセットする。

【0059】

そして、判定部３は、第２デジタルデータと閾値Ｔｈ１とを比較して、第２デジタルデータが閾値Ｔｈ１以上であって、カウンタのカウント値が所定回数に達した場合、比較結果を示す１ビットのデジタルデータ又は第２デジタルデータを、出力部４２を介して制御回路２００に出力する。つまり、第２デジタルデータが閾値Ｔｈ１以上である回数が、連続して所定回数以上である場合、出力部４２は、第２出力情報を制御回路２００に出力する。また、ＡＤ変換部２は、ＡＤ変換部２は、判定部３が、第２デジタルデータが閾値Ｔｈ１以上であると判定し、かつ、カウンタのカウント値が所定回数に達した場合、ＡＤ変換処理を途中でキャンセルすることなく、第１デジタルデータを生成して、出力部４２を介して制御回路２００に出力する。

【0060】

これにより、ノイズ等によって第２デジタルデータが突発的に閾値Ｔｈ１以上となった場合であっても、第２出力情報が出力されない。したがって、制御回路２００は、アナログ信号の振幅が閾値Ｔｈ１以上となる異常状態の誤検知を抑制することができる。

【0061】

なお、所定条件において、第２デジタルデータが閾値Ｔｈ１以上である回数は、必ずしも連続していなくてもよい。つまり、所定条件は、第２デジタルデータが閾値Ｔｈ１以上である回数が、所定回数以上である、という条件であってもよい。例えば、所定条件は、所定期間において、第２デジタルデータが閾値Ｔｈ１以上である回数が、所定回数以上である、という条件であってもよい。また、所定条件は、一定回数のうち、第２デジタルデータが閾値Ｔｈ１以上である回数が、所定回数以上である、という条件であってもよい。

【0062】

（第３変形例）
第３変形例に係るＡＤコンバータ１について、図４を参照して説明する。

【0063】

なお、上述した実施形態のＡＤコンバータ１と同様の構成には、同一の符号を付して説明を適宜省略する。

【0064】

本変形例のＡＤコンバータ１では、デジタルフィルタ２３Ａは、第１フィルタ２３１Ａと、第２フィルタ２３２Ａと、を有する。

【0065】

第１フィルタ２３１Ａ、及び第２フィルタ２３２Ａは、並列接続されている。第１フィルタ２３１Ａ及び第２フィルタ２３２Ａは、それぞれ、第１ＡＤ変換器２１から出力される１ビットのデジタルデータが入力される。

【0066】

第１フィルタ２３１Ａ及び第２フィルタ２３２Ａは、それぞれ、第１ＡＤ変換器２１の出力をフィルタ処理する。第１フィルタ２３１Ａ及び第２フィルタ２３２Ａは、それぞれ、フィルタ処理として、帯域制限機能と、デシメーション（間引き）機能と、を有する。言い換えれば、第１フィルタ２３１Ａ及び第２フィルタ２３２Ａは、それぞれ、ローパスフィルタ、及びデシメーションフィルタを含む。

【0067】

第１フィルタ２３１Ａ及び第２フィルタ２３２Ａは、それぞれ、第１ＡＤ変換器２１の出力をフィルタ処理することにより、多ビットのデジタルデータを生成する。第２フィルタ２３２Ａは、第１フィルタ２３１Ａに比べて、低分解能である。本変形例では、第１フィルタ２３１Ａは、第１ＡＤ変換器２１の出力をフィルタ処理することにより、１２ビットのデジタルデータを生成する。また、第２フィルタ２３２Ａは、第１ＡＤ変換器２１の出力をフィルタ処理することにより、３ビットのデジタルデータを生成する。

【0068】

出力部４２は、第２ＡＤ変換器２２で生成される９ビットのデジタルデータを上位ビット、第１ＡＤ変換器２１及び第１フィルタ２３１Ａで生成される１２ビットのデジタルデータを下位ビットとする２１ビット（第１ビット数）のデジタルデータ（第１デジタルデータ）を第１出力情報として出力する。さらに、出力部４２は、第２ＡＤ変換器２２で生成される９ビットのデジタルデータを上位ビット、第１ＡＤ変換器２１及び第２フィルタ２３２Ａで生成される３ビットのデジタルデータを下位ビットとする１２ビット（第２ビット数）のデジタルデータ（第２デジタルデータ）を第２出力情報として出力する。第２デジタルデータは、第１デジタルデータの上位ビットである。

【0069】

ここで、第２フィルタ２３２Ａは、第１フィルタ２３１Ａよりも生成するデジタルデータの分解能が低い。そのため、第２フィルタ２３２Ａによるフィルタ処理の時間は、第１フィルタ２３１Ａによるフィルタ処理の時間よりも短い。したがって、第２デジタルデータ（第２出力情報）は、第１デジタルデータ（第１出力情報）よりも先に生成され、制御回路２００に出力される。つまり、第２出力情報のレイテンシは、第１出力情報のレイテンシよりも小さい。

【0070】

なお、第１フィルタ２３１Ａ及び第２フィルタ２３２Ａは、第２フィルタ２３２Ａが生成するデジタルデータが、第１フィルタ２３１Ａが生成するデジタルデータよりも有効ビット数が小さくなるように構成されていてもよい。有効ビット数とは、ΔΣ型ＡＤ変換器である第１ＡＤ変換器２１のオーバーサンプリングレートと、第１フィルタ２３１Ａ又は第２フィルタ２３２Ａの出力データレートとの比率、すなわちデシメーション比によって求まる。第２フィルタ２３２Ａは、第１フィルタ２３１Ａよりも生成するデジタルデータの有効ビット数が小さい。そのため、第２フィルタ２３２Ａによるフィルタ処理の時間は、第１フィルタ２３１Ａによるフィルタ処理の時間よりも短い。したがって、第２デジタルデータ（第２出力情報）は、第１デジタルデータ（第１出力情報）よりも先に生成され、制御回路２００に出力される。つまり、第２出力情報のレイテンシは、第１出力情報のレイテンシよりも小さい。

【0071】

（第４変形例）
第４変形例に係るＡＤコンバータ１について、図５を参照して説明する。

【0072】

なお、上述した実施形態又は変形例のＡＤコンバータ１と同様の構成については、同一の符号を付して説明を適宜省略する。

【0073】

本変形例のＡＤコンバータ１では、デジタルフィルタ２３Ｂは、第１フィルタ２３１Ｂと、第２フィルタ２３２Ｂと、を有する。

【0074】

第１フィルタ２３１Ｂと第２フィルタ２３２Ｂとは、直列接続されている。第２フィルタ２３２Ｂは、第１フィルタ２３１Ｂの前段に設けられており、第１ＡＤ変換器２１から出力される１ビットのデジタルデータが入力される。

【0075】

第２フィルタ２３２Ｂは、第１ＡＤ変換器２１の出力をフィルタ処理することにより、３ビットのデジタルデータを生成する。第２フィルタ２３２Ｂは、３ビットのデジタルデータを第１フィルタ２３１Ｂ及び出力部４２に出力する。

【0076】

第１フィルタ２３１Ｂは、第２フィルタ２３２Ｂから出力された３ビットのデジタルデータをフィルタ処理することにより、１２ビットのデジタルデータを生成する。つまり、本変形例では、第２フィルタ２３２Ｂが、第１ＡＤ変換器２１の出力の一次フィルタ処理を行い、第１フィルタ２３１Ｂが、第１ＡＤ変換器２１の出力の二次フィルタ処理を行う。第２フィルタ２３２Ｂによる一次フィルタ処理では、上位３ビットのデジタルデータが生成され、第１フィルタ２３１Ｂによる二次フィルタ処理では、下位９ビットのデジタルデータが生成される。第１フィルタ２３１Ｂは、一次フィルタ処理で生成される上位３ビットのデジタルデータと、二次フィルタ処理で生成される下位９ビットのデジタルデータとを足し合わせた１２ビットのデジタルデータを出力部４２に出力する。

【0077】

出力部４２は、第２ＡＤ変換器２２で生成される９ビットのデジタルデータを上位ビット、第１ＡＤ変換器２１及び第１フィルタ２３１Ｂで生成される１２ビットのデジタルデータを下位ビットとする２１ビット（第１ビット数）のデジタルデータ（第１デジタルデータ）を第１出力情報として出力する。さらに、出力部４２は、第２ＡＤ変換器２２で生成される９ビットのデジタルデータを上位ビット、第１ＡＤ変換器２１及び第２フィルタ２３２Ｂで生成される３ビットのデジタルデータを下位ビットとする１２ビット（第２ビット数）のデジタルデータ（第２デジタルデータ）を第２出力情報として出力する。第２デジタルデータは、第１デジタルデータの上位ビットである。

【0078】

ここで、ＡＤ変換部２の第１ＡＤ変換器２１の出力は、第２フィルタ２３２Ｂによって一次フィルタ処理が行われ、第１フィルタ２３１Ｂによって二次フィルタ処理が行われる。したがって、第２デジタルデータ（第２出力情報）は、第１デジタルデータ（第１出力情報）よりも先に生成され、制御回路２００に出力される。つまり、第２出力情報のレイテンシは、第１出力情報のレイテンシよりも小さい。

【0079】

（その他の変形例）
上述した例では、第１ＡＤ変換器２１は、ΔΣ型ＡＤ変換器であったが、これに限らず、他のＡＤ変換アーキテクチャのＡＤ変換器（例えば、フラッシュ型ＡＤ変換器等）であってもよい。

【0080】

また、上述した例では、ＡＤコンバータ１は、複数のＡＤ変換アーキテクチャを有するハイブリッド型ＡＤコンバータであったが、１つのＡＤ変換アーキテクチャ（逐次比較型ＡＤ変換器）のみを有するＡＤコンバータ１であってもよい。

【0081】

（まとめ）
第１態様に係るＡＤコンバータ（１）は、ＡＤ変換部（２）と、出力部（４２）と、を備える。ＡＤ変換部（２）は、逐次比較型ＡＤ変換器（第２ＡＤ変換器２２）を含み、第１ビット数の第１デジタルデータ、及び第１ビット数よりも小さい第２ビット数の第２デジタルデータを生成する。出力部（４２）は、第１デジタルデータである第１出力情報、及び第２デジタルデータに基づいた第２出力情報、を出力する。出力部（４２）は、第１出力情報を出力する前に、第２出力情報を出力する。

【0082】

この態様によれば、分解能が高い第１出力情報と、レイテンシが小さい第２出力情報とを出力することができるので、出力データの高分解能化と低レイテンシ化との両立を図ることができる。

【0083】

第２態様に係るＡＤコンバータ（１）では、第１態様において、第２デジタルデータは、第１デジタルデータの上位ビットである。

【0084】

この態様によれば、第１デジタルデータを生成するための処理と、第２デジタルデータを生成するための処理と、の一部を共通化することができる。

【0085】

第３態様に係るＡＤコンバータ（１）では、第１又は第２態様において、第２出力情報は、第２デジタルデータに対する所定条件の判定結果を含む。

【0086】

この態様によれば、第２出力情報の低ビット数化を図ることができる。

【0087】

第４態様に係るＡＤコンバータ（１）では、第３態様において、出力部（４２）は、所定条件が満たされた場合、第２出力情報として、第２デジタルデータを出力する。

【0088】

この態様によれば、第２出力情報の出力有無に応じて、所定条件が満たされているか否かを判断することができる。

【0089】

第５態様に係るＡＤコンバータ（１）では、第３又は第４態様において、所定条件は、第２デジタルデータが閾値（Ｔｈ１）以上である回数が、所定回数以上である、という条件である。

【0090】

この態様によれば、所定条件が満たされているか否かの誤判断を抑制することができる。

【0091】

第６態様に係るＡＤコンバータ（１）では、第５態様において、所定条件は、第２デジタルデータが閾値（Ｔｈ１）以上である回数が、連続して所定回数以上である、という条件である。

【0092】

この態様によれば、所定条件が満たされているか否かの誤判断を抑制することができる。

【0093】

第７態様に係るＡＤコンバータ（１）では、第１又は第２態様において、出力部（４２）は、第２出力情報として第２デジタルデータを出力する。

【0094】

この態様によれば、分解能が高い第１デジタルデータと、レイテンシが小さい第２デジタルデータと、を交互に出力することができる。

【0095】

第８態様に係るＡＤコンバータ（１）では、第１～第７態様のいずれかにおいて、ＡＤ変換部（２）は、逐次比較型ＡＤ変換器と、逐次比較型ＡＤ変換器の後段に設けられたΔΣ型ＡＤ変換器（第１ＡＤ変換器２１）と、を含む。

【0096】

この態様によれば、出力データのより高分解能化を図ることができる。

【0097】

第９態様に係るＡＤコンバータ（１）では、第８態様において、ＡＤ変換部（２）は、ΔΣ型ＡＤ変換器の出力をフィルタ処理するデジタルフィルタ（２３Ａ，２３Ｂ）を更に備える。デジタルフィルタ（２３Ａ，２３Ｂ）は、第１フィルタ（２３１Ａ，２３１Ｂ）と、第２フィルタ（２３２Ａ，２３２Ｂ）と、を有する。第１フィルタ（２３１Ａ，２３１Ｂ）は、ΔΣ型ＡＤ変換器の出力をフィルタ処理することにより、第１デジタルデータを出力する。第２フィルタ（２３２Ａ，２３２Ｂ）は、ΔΣ型ＡＤ変換器の出力をフィルタ処理することにより、第２デジタルデータを出力する。

【0098】

この態様によれば、デジタルフィルタ（２３Ａ，２３Ｂ）のフィルタ処理により、分解能が高い第１デジタルデータと、レイテンシが小さい第２デジタルデータと、を生成することができる。

【0099】

第１０態様に係るＡＤコンバータ（１）では、第８態様において、第２デジタルデータは、逐次比較型ＡＤ変換器が生成するデジタルデータの上位ビットである。

【0100】

この態様によれば、第２出力情報の低レイテンシ化を図ることができる。

【0101】

第１１態様に係るセンサ処理回路（１０）は、第１～第１０態様のいずれかのＡＤコンバータ（１）を備えたセンサ処理回路であって、ＡＤコンバータ（１）は、センサ（１０１）からのアナログ信号をデジタル変換して制御回路（２００）に出力する。

【0102】

この態様によれば、ＡＤコンバータ（１）において、分解能が高い第１出力情報と、レイテンシが小さい第２出力情報とを出力することができるので、出力データの高分解能化と低レイテンシ化との両立を図ることができる。

【0103】

第１２態様に係るセンサシステム（１００）は、第１１態様のセンサ処理回路（１０）と、センサ（１０１）と、を備える。

【0104】

この態様によれば、センサ処理回路（１０）のＡＤコンバータ（１）において、分解能が高い第１出力情報と、レイテンシが小さい第２出力情報とを出力することができるので、出力データの高分解能化と低レイテンシ化との両立を図ることができる。

【符号の説明】

【0105】

１ ＡＤコンバータ
２ ＡＤ変換部
２１ 第１ＡＤ変換器（ΔΣ型ＡＤ変換器）
２２ 第２ＡＤ変換器（逐次比較型ＡＤ変換器）
２３Ａ，２３Ｂ デジタルフィルタ
２３１Ａ，２３１Ｂ 第１フィルタ
２３２Ａ，２３２Ｂ 第２フィルタ
４２ 出力部
１０ センサ処理回路
１００ センサシステム
１０１ センサ
２００ 制御回路

【図1】

【図2】

【図3】

【図4】

【図5】