特許 7418432 拡張ソース線ＦｉｎＦＥＴを備えたＦｉｎＦＥＴベースのスプリットゲート不揮発性フラッシュメモリ、及び製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-11

(45)【発行日】2024-01-19

(54)【発明の名称】拡張ソース線ＦｉｎＦＥＴを備えたＦｉｎＦＥＴベースのスプリットゲート不揮発性フラッシュメモリ、及び製造方法

(51)【国際特許分類】

   H10B 41/35 20230101AFI20240112BHJP

   H01L 21/336 20060101ALI20240112BHJP

   H01L 29/788 20060101ALI20240112BHJP

   H01L 29/792 20060101ALI20240112BHJP

   H01L 29/78 20060101ALI20240112BHJP

【ＦＩ】

H10B41/35

H01L29/78 371

H01L29/78 301M

【請求項の数】 22

(21)【出願番号】P 2021531651

(86)(22)【出願日】2019-08-13

(65)【公表番号】

(43)【公表日】2022-02-02

(86)【国際出願番号】 US2019046306

(87)【国際公開番号】W WO2020117330

(87)【国際公開日】2020-06-11

【審査請求日】2022-05-09

(31)【優先権主張番号】16/208,288

(32)【優先日】2018-12-03

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】ジョルバ、セルゲイ

(72)【発明者】

【氏名】デコベルト、キャサリン

(72)【発明者】

【氏名】ゾウ、フェン

(72)【発明者】

【氏名】キム、ジンホ

(72)【発明者】

【氏名】リウ、シアン

(72)【発明者】

【氏名】ドー、ナン

【審査官】宮本 博司

(56)【参考文献】

【文献】米国特許出願公開第２０１６／００６４３９８（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００８／０３０３０７９（ＵＳ，Ａ１）

【文献】特表２０１８－５３３２２８（ＪＰ，Ａ）

【文献】特表２０１８－５１７２２３（ＪＰ，Ａ）

【文献】国際公開第２０１６／２０９２８０（ＷＯ，Ａ１）

【文献】特表２００９－５１０７２０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４１／３５

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

メモリデバイスであって、該メモリデバイスは、
複数の上向きに延在するフィンを備えた上面を有する半導体基板であって、前記フィンの各々は、互いに対向し、かつ頂面で終端する第１の側面及び第２の側面を含み、
前記複数のフィンのうちの第１のフィンは、第１の方向に延在する長さを有し、
前記複数のフィンのうちの第２のフィンは、前記第１の方向に延在する長さを有し、
前記複数のフィンのうちの第３のフィンは、前記第１の方向に対して垂直である第２の方向に延在する長さを有する、半導体基板と、
メモリセルであって、
前記第１のフィンの離間された第１のソース領域及び第１のドレイン領域であって、前記第１のフィンの第１のチャネル領域は、前記第１のソース領域と前記第１のドレイン領域との間を、前記第１のフィンの前記頂面及び対向する前記側面に沿って延在し、前記第１のソース領域は、前記第１のフィンと前記第３のフィンとの交点に配設される、第１のソース領域及び第１のドレイン領域と、
前記第２のフィンの離間された第２のソース領域及び第２のドレイン領域であって、前記第２のフィンの第２のチャネル領域は、前記第２のソース領域と前記第２のドレイン領域との間を、前記第２のフィンの前記頂面及び対向する前記側面に沿って延在し、前記第２のソース領域は、前記第２のフィンと前記第３のフィンとの交点に配設される、第２のソース領域及び第２のドレイン領域と、
前記第１のフィンと前記第２のフィンとの間に横方向に配設され、かつ前記第１のフィン及び前記第２のフィンから絶縁され、前記第３のフィンに横方向に隣接し、かつ前記第３のフィンから絶縁されている浮遊ゲートであって、前記浮遊ゲートは、前記第１のチャネル領域の第１の部分及び前記第２のチャネル領域の第１の部分に沿って延在し、かつ前記第１のチャネル領域の前記第１の部分及び前記第２のチャネル領域の前記第１の部分から絶縁されており、前記浮遊ゲートは、第１の厚さを有する第１の絶縁体によって前記第１のフィンの前記第２の側面から絶縁され、第２の厚さを有する第２の絶縁体によって前記第２のフィンの前記第１の側面から絶縁され、第３の厚さを有する第３の絶縁体によって前記第３のフィンの前記第１の側面から絶縁され、前記第１の厚さ、前記第２の厚さ、及び前記第３の厚さは互いに等しい、浮遊ゲートと、
前記第１のチャネル領域の第２の部分及び前記第２のチャネル領域の第２の部分に沿って延在し、かつ前記第１のチャネル領域の前記第２の部分及び前記第２のチャネル領域の前記第２の部分から絶縁されているワード線ゲートと、
前記浮遊ゲートの上方に配設され、かつ前記浮遊ゲートから絶縁されている制御ゲートと、
前記第１のソース領域及び前記第２のソース領域の上方に配設され、かつ前記第１のソース領域及び前記第２のソース領域から絶縁されている第１の部分、並びに前記浮遊ゲートの上方に配設され、かつ前記浮遊ゲートから絶縁されている第２の部分を含む消去ゲートと、を備えるメモリセルと、を備えるメモリデバイス。

【請求項2】

前記ワード線ゲートは、前記第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面に沿って延在し、かつ前記第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面から絶縁され、前記第２のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面に沿って延在し、かつ前記第２のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面から絶縁されている、請求項１に記載のメモリデバイス。

【請求項3】

前記第１のドレイン領域及び前記第２のドレイン領域に電気的に接続された導電コンタクトを更に備える、請求項１に記載のメモリデバイス。

【請求項4】

前記消去ゲートは、前記浮遊ゲートの上縁に面するノッチを含む、請求項１に記載のメモリデバイス。

【請求項5】

前記ワード線ゲートは金属材料で形成され、高Ｋ誘電材料によって前記第１のチャネル領域及び前記第２のチャネル領域から絶縁されている、請求項１に記載のメモリデバイス。

【請求項6】

メモリデバイスであって、該メモリデバイスは、
複数の上向きに延在するフィンを備えた上面を有する半導体基板であって、前記フィンの各々は、互いに対向し、かつ頂面で終端する第１の側面及び第２の側面を含み、
前記複数のフィンのうちの第１のフィンは、列方向に延在する長さを各々有し、
前記複数のフィンのうちの第２のフィンは、前記列方向に対して垂直である行方向に延在する長さを各々有する、半導体基板と、
前記基板に行及び列に配置された複数のメモリセルであって、前記メモリセルの各々は、
前記第１のフィンのうちの１つにおける、離間された第１のソース領域及び第１のドレイン領域であって、前記１つの第１のフィンの第１のチャネル領域は、前記第１のソース領域と前記第１のドレイン領域との間を、前記１つの第１のフィンの前記頂面及び対向する前記側面に沿って延在し、前記第１のソース領域は、前記１つの第１のフィンと前記第２のフィンのうちの１つとの交点に配設される、第１のソース領域及び第１のドレイン領域と、
前記第１のフィンのうちの別の１つにおける、離間された第２のソース領域及び第２のドレイン領域であって、前記別の１つの第１のフィンの第２のチャネル領域は、前記第２のソース領域と前記第２のドレイン領域との間を、前記別の１つの第１のフィンの前記頂面及び対向する前記側面に沿って延在し、前記第２のソース領域は、前記別の１つの第１のフィンと前記１つの第２のフィンとの交点に配設される、第２のソース領域及び第２のドレイン領域と、
前記１つの第１のフィンと前記別の１つの第１のフィンとの間に横方向に配設され、かつ前記１つの第１のフィン及び前記別の１つの第１のフィンから絶縁され、前記１つの第２のフィンに横方向に隣接して配設され、かつ前記１つの第２のフィンから絶縁されている浮遊ゲートであって、前記浮遊ゲートは、前記第１のチャネル領域の第１の部分及び前記第２のチャネル領域の第１の部分に沿って延在し、かつ前記第１のチャネル領域の前記第１の部分及び前記第２のチャネル領域の前記第１の部分から絶縁されている、浮遊ゲートと、
前記第１のチャネル領域の第２の部分及び前記第２のチャネル領域の第２の部分に沿って延在し、かつ前記第１のチャネル領域の前記第２の部分及び前記第２のチャネル領域の前記第２の部分から絶縁されているワード線ゲートと、
前記浮遊ゲートの上方に配設され、かつ前記浮遊ゲートから絶縁されている制御ゲートと、
前記第１のソース領域及び前記第２のソース領域の上方に配設され、かつ前記第１のソース領域及び前記第２のソース領域から絶縁されている第１の部分、並びに前記浮遊ゲートの上方に配設され、かつ前記浮遊ゲートから絶縁されている第２の部分を含む消去ゲートと、を備えるメモリセルと、を備え、
前記メモリセルの各々について、前記浮遊ゲートは、第１の厚さを有する第１の絶縁体によって前記１つの第１のフィンの前記第２の側面から絶縁され、第２の厚さを有する第２の絶縁体によって前記別の１つのフィンの前記第１の側面から絶縁され、第３の厚さを有する第３の絶縁体によって前記１つの第２のフィンの前記第１の側面から絶縁され、前記第１の厚さ、前記第２の厚さ、及び前記第３の厚さは互いに等しい、メモリデバイス。

【請求項7】

前記メモリセルの各々について、前記ワード線ゲートは、前記１つの第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面に沿って延在し、かつ前記１つの第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面から絶縁され、前記別の１つの第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面に沿って延在し、かつ前記別の１つの第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面から絶縁されている、請求項６に記載のメモリデバイス。

【請求項8】

各メモリセルは、
前記第１のドレイン領域及び前記第２のドレイン領域に電気的に接続された導電コンタクトを更に備える、請求項６に記載のメモリデバイス。

【請求項9】

前記メモリセルの各々について、前記消去ゲートは、前記浮遊ゲートの上縁に面するノッチを含む、請求項６に記載のメモリデバイス。

【請求項10】

前記メモリセルの各々について、前記ワード線ゲートは金属材料で形成され、高Ｋ誘電材料によって前記第１のチャネル領域及び前記第２のチャネル領域から絶縁されている、請求項６に記載のメモリデバイス。

【請求項11】

前記メモリセルの行の前記ワード線ゲートに各々電気的に接続された複数のワード線と、
前記メモリセルの行の前記制御ゲートに各々電気的に接続された複数の制御ゲート線と、
前記メモリセルの行の前記消去ゲートの全てではなく、一部に各々電気的に接続された複数の消去ゲート線と、を更に備える、請求項６に記載のメモリデバイス。

【請求項12】

メモリデバイスを形成する方法であって、該方法は、
半導体基板の上面に、複数の上向きに延在するフィンを形成するステップであって、
前記フィンの各々は、互いに対向し、かつ頂面で終端する第１の側面及び第２の側面を含み、
前記複数のフィンのうちの第１のフィンは、第１の方向に延在する長さを有し、
前記複数のフィンのうちの第２のフィンは、前記第１の方向に延在する長さを有し、
前記複数のフィンのうちの第３のフィンは、前記第１の方向に対して垂直である第２の方向に延在する長さを有する、ステップと、
メモリセルを形成するステップであって、
前記第１のフィンに、離間された第１のソース領域及び第１のドレイン領域を形成することであって、前記第１のフィンの第１のチャネル領域は、前記第１のソース領域と前記第１のドレイン領域との間を、前記第１のフィンの前記頂面及び対向する前記側面に沿って延在し、前記第１のソース領域は、前記第１のフィンと前記第３のフィンとの交点に配設される、こと、
前記第２のフィンに、離間された第２のソース領域及び第２のドレイン領域を形成することであって、前記第２のフィンの第２のチャネル領域は、前記第２のソース領域と前記第２のドレイン領域との間を、前記第２のフィンの前記頂面及び対向する前記側面に沿って延在し、前記第２のソース領域は、前記第２のフィンと前記第３のフィンとの交点に配設される、こと、
前記第１のフィンと前記第２のフィンとの間に横方向に、前記第１のフィン及び前記第２のフィンから絶縁され、前記第３のフィンに横方向に隣接し、かつ前記第３のフィンから絶縁されている浮遊ゲートを形成することであって、前記浮遊ゲートは、前記第１のチャネル領域の第１の部分及び前記第２のチャネル領域の第１の部分に沿って延在し、かつ前記第１のチャネル領域の前記第１の部分及び前記第２のチャネル領域の前記第１の部分から絶縁されており、前記浮遊ゲートは、第１の厚さを有する第１の絶縁体によって前記第１のフィンの前記第２の側面から絶縁され、第２の厚さを有する第２の絶縁体によって前記第２のフィンの前記第１の側面から絶縁され、第３の厚さを有する第３の絶縁体によって前記第３のフィンの前記第１の側面から絶縁され、前記第１の厚さ、前記第２の厚さ、及び前記第３の厚さは互いに等しい、こと、
前記第１のチャネル領域の第２の部分及び前記第２のチャネル領域の第２の部分に沿って延在し、かつ前記第１のチャネル領域の前記第２の部分及び前記第２のチャネル領域の前記第２の部分から絶縁されているワード線ゲートを形成すること、
前記浮遊ゲートの上方に、前記浮遊ゲートから絶縁されている制御ゲートを形成すること、並びに
前記第１のソース領域及び前記第２のソース領域の上方に配設され、かつ前記第１のソース領域及び前記第２のソース領域から絶縁されている第１の部分と、前記浮遊ゲートの上方に配設され、かつ前記浮遊ゲートから絶縁されている第２の部分とを含む消去ゲートを形成すること、によりメモリセルを形成するステップと、を含む方法。

【請求項13】

前記ワード線ゲートは、前記第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面に沿って延在し、かつ前記第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面から絶縁され、前記第２のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面に沿って延在し、かつ前記第２のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面から絶縁されている、請求項１２に記載の方法。

【請求項14】

前記第１のドレイン領域及び前記第２のドレイン領域に電気的に接続された導電コンタクトを形成するステップを更に含む、請求項１２に記載の方法。

【請求項15】

前記消去ゲートを形成することは、前記浮遊ゲートの上縁に面するノッチを前記消去ゲートに形成することを含む、請求項１２に記載の方法。

【請求項16】

前記ワード線ゲートは金属材料で形成され、高Ｋ誘電材料によって前記第１のチャネル領域及び前記第２のチャネル領域から絶縁されている、請求項１２に記載の方法。

【請求項17】

メモリデバイスを形成する方法であって、該方法は、
半導体基板の上面に、複数の上向きに延在するフィンを形成するステップであって、
前記フィンの各々は、互いに対向し、かつ頂面で終端する第１の側面及び第２の側面を含み、
前記複数のフィンのうちの第１のフィンは、列方向に延在する長さを各々有し、
前記複数のフィンのうちの第２のフィンは、前記列方向に対して垂直である行方向に延在する長さを各々有する、ステップと、
前記基板に、行及び列に配置された複数のメモリセルを形成するステップであって、前記メモリセルの各々は、
前記第１のフィンのうちの１つにおいて、離間された第１のソース領域及び第１のドレイン領域を形成することであって、前記１つの第１のフィンの第１のチャネル領域は、前記第１のソース領域と前記第１のドレイン領域との間を、前記１つの第１のフィンの前記頂面及び対向する前記側面に沿って延在し、前記第１のソース領域は、前記１つの第１のフィンと前記第２のフィンのうちの１つとの交点に配設される、こと、
前記第１のフィンのうちの別の１つにおいて、離間された第２のソース領域及び第２のドレイン領域を形成することであって、前記別の１つの第１のフィンの第２のチャネル領域は、前記第２のソース領域と前記第２のドレイン領域との間を、前記別の１つの第１のフィンの前記頂面及び対向する前記側面に沿って延在し、前記第２のソース領域は、前記別の１つの第１のフィンと前記１つの第２のフィンとの交点に配設される、こと、
前記１つの第１のフィン及び前記別の１つの第１のフィンとの間の横方向に、前記１つの第１のフィン及び前記別の１つの第１のフィンから絶縁され、前記１つの第２のフィンに横方向に隣接し、かつ前記１つの第２のフィンから絶縁されている浮遊ゲートを形成することであって、前記浮遊ゲートは、前記第１のチャネル領域の第１の部分及び前記第２のチャネル領域の第１の部分に沿って延在し、かつ前記第１のチャネル領域の前記第１の部分及び前記第２のチャネル領域の前記第１の部分から絶縁されている、こと、
前記第１のチャネル領域の第２の部分及び前記第２のチャネル領域の第２の部分に沿って延在し、かつ前記第１のチャネル領域の前記第２の部分及び前記第２のチャネル領域の前記第２の部分から絶縁されているワード線ゲートを形成すること、
前記浮遊ゲートの上方に、前記浮遊ゲートから絶縁されている制御ゲートを形成すること、並びに
前記第１のソース領域及び前記第２のソース領域の上方に配設され、かつ前記第１のソース領域及び前記第２のソース領域から絶縁されている第１の部分と、前記浮遊ゲートの上方に配設され、かつ前記浮遊ゲートから絶縁されている第２の部分とを含む消去ゲートを形成すること、により形成される、ステップと、を含み、
前記メモリセルの各々について、前記浮遊ゲートは、第１の厚さを有する第１の絶縁体によって前記１つの第１のフィンの前記第２の側面から絶縁され、第２の厚さを有する第２の絶縁体によって前記別の１つのフィンの前記第１の側面から絶縁され、第３の厚さを有する第３の絶縁体によって前記１つの第２のフィンの前記第１の側面から絶縁され、前記第１の厚さ、前記第２の厚さ、及び前記第３の厚さは互いに等しい、方法。

【請求項18】

前記メモリセルの各々について、前記ワード線ゲートは、前記１つの第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面に沿って延在し、かつ前記１つの第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面から絶縁され、前記別の１つの第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面に沿って延在し、かつ前記別の１つの第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面から絶縁されている、請求項１７に記載の方法。

【請求項19】

前記メモリセルの各々について、前記方法は、
前記第１のドレイン領域及び前記第２のドレイン領域に電気的に接続された導電コンタクトを形成するステップを更に含む、請求項１７に記載の方法。

【請求項20】

前記メモリセルの各々について、前記消去ゲートを形成することは、前記浮遊ゲートの上縁に面するノッチを前記消去ゲートに形成することを含む、請求項１７に記載の方法。

【請求項21】

前記メモリセルの各々について、前記ワード線ゲートは金属材料で形成され、高Ｋ誘電材料によって前記第１のチャネル領域及び前記第２のチャネル領域から絶縁されている、請求項１７に記載の方法。

【請求項22】

前記メモリセルの行の前記ワード線ゲートに各々電気的に接続された複数のワード線を形成するステップと、
前記メモリセルの行の前記制御ゲートに各々電気的に接続された複数の制御ゲート線を形成するステップと、
前記メモリセルの行の前記消去ゲートの全てではなく、一部に各々電気的に接続された複数の消去ゲート線を形成するステップと、を更に含む、請求項１７に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

（優先権の主張）
本出願は、２０１８年１２月３日出願の「ＦＩＮＦＥＴ－Ｂａｓｅｄ Ｓｐｌｉｔ Ｇａｔｅ Ｎｏｎ－ｖｏｌａｔｉｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｗｉｔｈ Ｅｘｔｅｎｄｅｄ Ｓｏｕｒｃｅ Ｌｉｎｅ ＦＩＮＦＥＴ，ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｆａｂｒｉｃａｔｉｏｎ」と題する米国特許出願第１６／２０８，２８８号に対する優先権を主張する。

【0002】

（発明の分野）
本発明は、不揮発性フラッシュメモリセルアレイに関する。

【背景技術】

【0003】

不揮発性メモリデバイスは、当該技術分野において周知である。例えば、スプリットゲートメモリセルが、米国特許第５，０２９，１３０号に開示されている。このメモリセルは、浮遊ゲートと、制御ゲートと、を有し、これらのゲートは、ソース領域とドレイン領域との間に延在する基板のチャネル領域の上方に配設されて、この領域の導電率を制御する。電圧の様々な組み合わせが、制御ゲート、ソース、及びドレインに印加されて、（浮遊ゲートに電子を注入することにより）メモリセルをプログラムし、（浮遊ゲートから電子を除去することにより）メモリセルを消去し、（浮遊ゲートの下のチャネル領域の伝導率を測定又は検出して、浮遊ゲートのプログラミング状態を決定することにより）メモリセルを読み出す。

【0004】

不揮発性メモリセルの構成及び数は変化し得る。例えば、米国特許第７，３１５，０５６号は、ソース領域上方にプログラム／消去ゲートを更に含むメモリセルを開示する。米国特許第７，８６８，３７５号は、ソース領域上方に消去ゲート、及び浮遊ゲート上方にカップリングゲートを更に含むメモリセルを開示する。米国特許第６，７４７，３１０号、同第７，８６８，３７５号、同第９，２７６，００５号、及び同第９，２７６，００６号も参照されたい。

【0005】

リソグラフィ・サイズが縮小し、それによってチャネル幅が狭くなるという問題は、全ての半導体デバイスに影響を与えるので、Ｆｉｎ－ＦＥＴ型の構造体が提案された。Ｆｉｎ－ＦＥＴ型の構造体において、半導体基板材料のフィン形部材が、ソース領域をドレイン領域に接続する。フィン形部材は、頂面と、２つの対向する側面とを有する。その結果、ソース領域からドレイン領域への電流は、頂面及び２つの側面に沿って流れることができる。したがって、チャネル領域を２つの側面に「折り畳み」、これによりチャネル領域の「フットプリント」を小さくすることによって、より多くの半導体の占有面積を犠牲にすることなく、チャネル領域の表面幅が増大し、これにより電流を増加させる。そうしたＦｉｎ－ＦＥＴを用いた不揮発性メモリセルが開示されている。従来技術のＦｉｎ－ＦＥＴ不揮発性メモリ構造体のいくつかの例としては、米国特許第７，４２３，３１０号、同第７，４１０，９１３号、同第８，４６１，６４０号、及び同第９，６３４，０１８号が挙げられる。しかしながら、これらの従来技術のＦｉｎ－ＦＥＴ構造体は、浮遊ゲートをスタックゲートデバイスとして使用して、又はトラッピング材料を使用して、又はＳＲＯ（シリコンリッチ酸化物）を使用して、又はナノ結晶シリコンを使用して電荷を蓄積して、又は２個超のゲートを有するメモリセルに対して過度に単純である、若しくは問題となるゲート数に対して過度に複雑である、のいずれかである他のメモリセル構成を使用して開示した。

【0006】

本発明者らは、メモリセルのサイズを縮小する際に多数の問題を発見した。極薄ポリシリコン又は非晶質シリコン膜堆積及びドーピング技術は複雑であり、多くの場合、構造的不均一性と相まって、不十分かつ不均一なドーピングに悩まされる。極薄ポリシリコン浮遊ゲートにおける弾道電子輸送は、プログラミング問題（極薄浮遊ゲートにおけるホットエレクトロンの捕捉が困難であること）を引き起こす。浮遊ゲートの上に制御ゲートを集積させることにより厚いポリ積層体が生じ、高度なＣＭＯＳ技術（高Ｋ金属ゲートプロセスフローで使用される、ＣＭＰ平坦化ステップ、及び続いての先進のリソグラフィステップ）にとって深刻なプロセス集積上の課題となる。隣接する浮遊ゲート間の容量結合は、水平方向のスケーリングによって大幅に増加する。これにより、強いクロストーク効果（すなわち、セルの読み出し電流が隣接セルの電荷状態に依存するようになる）が生じ、設計による複雑な管理が必要となる。プレーナ型浮遊ゲートメモリセルのスケーリングは、トランジスタ幅スケーリングに関連する読み出し電流の低減によって制限される。読み出し電流が低くなると、アクセス時間にペナルティが科され、高速アクセス時間仕様を満たすために複雑な設計技術が必要になる。プレーナ型浮遊ゲートアーキテクチャは、高度な技術ノードにおいて浮遊ゲート及び選択トランジスタのサブスレッショルド漏れを効率的に制御することができず、選択セルと同じビット線を共有する非選択セルからの高いバックグラウンド漏れが生じる。

【発明の概要】

【0007】

前述の問題は、複数の上向きに延在するフィンを備えた上面を有する半導体基板と、メモリセルとを含むメモリデバイスによって対処される。フィンの各々は、互いに対向し、かつ頂面で終端する第１の側面及び第２の側面を含む。複数のフィンのうちの第１のフィンは、第１の方向に延在する長さを有する。複数のフィンのうちの第２のフィンは、第１の方向に延在する長さを有する。複数のフィンのうちの第３のフィンは、第１の方向に対して垂直である第２の方向に延在する長さを有する。メモリセルは、第１のフィンの離間された第１のソース領域及び第１のドレイン領域であって、第１のフィンの第１のチャネル領域は、第１のソース領域と第１のドレイン領域との間を、第１のフィンの頂面及び対向する側面に沿って延在し、第１のソース領域は、第１のフィンと第３のフィンとの交点に配設される、第１のソース領域及び第１のドレイン領域と、第２のフィンの離間された第２のソース領域及び第２のドレイン領域であって、第２のフィンの第２のチャネル領域は、第２のソース領域と第２のドレイン領域との間を、第２のフィンの頂面及び対向する側面に沿って延在し、第２のソース領域は、第２のフィンと第３のフィンとの交点に配設される、第２のソース領域及び第２のドレイン領域と、第１のフィンと第２のフィンとの間に横方向に配設され、かつ第１のフィン及び第２のフィンから絶縁され、第３のフィンに横方向に隣接して配設され、第３のフィンから絶縁されている浮遊ゲートであって、浮遊ゲートは、第１のチャネル領域の第１の部分及び第２のチャネル領域の第１の部分に沿って延在し、かつ第１のチャネル領域の第１の部分及び第２のチャネル領域の第１の部分から絶縁されている、浮遊ゲートと、第１のチャネル領域の第２の部分及び第２のチャネル領域の第２の部分に沿って延在し、かつ第１のチャネル領域の第２の部分及び第２のチャネル領域の第２の部分から絶縁されている、ワード線ゲートと、浮遊ゲートの上方に配設され、かつ浮遊ゲートから絶縁されている制御ゲートと、第１のソース領域及び第２のソース領域の上方に配設され、かつ第１のソース領域及び第２のソース領域から絶縁されている第１の部分、並びに浮遊ゲートの上方に配設され、かつ浮遊ゲートから絶縁されている第２の部分を含む消去ゲートと、を含む。

【0008】

更に、メモリデバイスは、複数の上向きに延在するフィンを備えた上面を有する半導体基板と、基板に行及び列に配置された複数のメモリセルとを備える。フィンの各々は、互いに対向し、かつ頂面で終端する第１の側面及び第２の側面を含む。複数のフィンのうちの第１のフィンは、列方向に延在する長さを各々有する。複数のフィンのうちの第２のフィンは、列方向に対して垂直である行方向に延在する長さを各々有する。メモリセルの各々は、第１のフィンのうちの１つにおいて、離間された第１のソース領域及び第１のドレイン領域であって、当該１つの第１のフィンの第１のチャネル領域は、第１のソース領域と第１のドレイン領域との間を、当該１つの第１のフィンの頂面及び対向する側面に沿って延在し、第１のソース領域は、当該１つの第１のフィンと第２のフィンのうちの１つとの交点に配設される、第１のソース領域及び第１のドレイン領域と、第１のフィンのうちの別の１つにおいて、離間された第２のソース領域及び第２のドレイン領域であって、当該別の１つの第１のフィンの第２のチャネル領域は、第２のソース領域と第２のドレイン領域との間を、当該別の１つの第１のフィンの頂面及び対向する側面に沿って延在し、第２のソース領域は、当該別の１つの第１のフィンと当該１つの第２のフィンとの交点に配設される、第２のソース領域及び第２のドレイン領域と、当該１つの第１のフィンと当該別の１つの第１のフィンとの間の横方向に配設され、かつ当該１つの第１のフィン及び当該別の１つの第１のフィンから絶縁され、当該１つの第２のフィンに横方向に隣接して配設され、かつ当該１つの第２のフィンから絶縁されている浮遊ゲートであって、浮遊ゲートは、第１のチャネル領域の第１の部分及び第２のチャネル領域の第１の部分に沿って延在し、かつ第１のチャネル領域の第１の部分及び第２のチャネル領域の第１の部分から絶縁されている、浮遊ゲートと、第１のチャネル領域の第２の部分及び第２のチャネル領域の第２の部分に沿って延在し、かつ第１のチャネル領域の第２の部分及び第２のチャネル領域の第２の部分から絶縁されているワード線ゲートと、浮遊ゲートの上方に配設され、かつ浮遊ゲートから絶縁されている制御ゲートと、第１のソース領域及び第２のソース領域の上方に配設され、かつ第１のソース領域及び第２のソース領域から絶縁されている第１の部分、並びに浮遊ゲートの上方に配設され、かつ浮遊ゲートから絶縁されている第２の部分を含む消去ゲートと、を含む。

【0009】

メモリデバイスを形成する方法は、半導体基板の上面に、複数の上向きに延在するフィンを形成するステップと、メモリセルを形成するステップと、を含む。フィンの各々は、互いに対向し、かつ頂面で終端する第１の側面及び第２の側面を含む。複数のフィンのうちの第１のフィンは、第１の方向に延在する長さを有する。複数のフィンのうちの第２のフィンは、第１の方向に延在する長さを有する。複数のフィンのうちの第３のフィンは、第１の方向に対して垂直である第２の方向に延在する長さを有する。メモリセルを形成することは、第１のフィンに、離間された第１のソース領域及び第１のドレイン領域を形成することであって、第１のフィンの第１のチャネル領域は、第１のソース領域と第１のドレイン領域との間を、第１のフィンの頂面及び対向する側面に沿って延在し、第１のソース領域は、第１のフィンと第３のフィンとの交点に配設される、ことと、第２のフィンに、離間された第２のソース領域及び第２のドレイン領域を形成することであって、第２のフィンの第２のチャネル領域は、第２のソース領域と第２のドレイン領域との間を、第２のフィンの頂面及び対向する側面に沿って延在し、第２のソース領域は、第２のフィンと第３のフィンとの交点に配設される、ことと、第１のフィンと第２のフィンとの間の横方向に、第１のフィン及び第２のフィンから絶縁され、第３のフィンに横方向に隣接し、かつ第３のフィンから絶縁されている浮遊ゲートを形成することであって、浮遊ゲートは、第１のチャネル領域の第１の部分及び第２のチャネル領域の第１の部分に沿って延在し、かつ第１のチャネル領域の第１の部分及び第２のチャネル領域の第１の部分から絶縁されている、ことと、第１のチャネル領域の第２の部分及び第２のチャネル領域の第２の部分に沿って延在し、かつ第１のチャネル領域の第２の部分及び第２のチャネル領域の第２の部分から絶縁されている、ワード線ゲートを形成することと、浮遊ゲートの上方に、浮遊ゲートから絶縁されている制御ゲートを形成することと、第１のソース領域及び第２のソース領域の上方に配設され、かつ第１のソース領域及び第２のソース領域から絶縁されている第１の部分と、浮遊ゲートの上方に配設され、浮遊ゲートから絶縁されている第２の部分とを含む消去ゲートを形成することと、を含む。

【0010】

メモリデバイスを形成する方法は、半導体基板の上面に、複数の上向きに延在するフィンを形成するステップと、基板に、行及び列に配置された、複数のメモリセルを形成するステップと、を含む。フィンの各々は、互いに対向し、かつ頂面で終端する第１の側面及び第２の側面を含む。複数のフィンのうちの第１のフィンは、列方向に延在する長さを各々有する。複数のフィンのうちの第２のフィンは、列方向に対して垂直である行方向に延在する長さを各々有する。メモリセルの各々は、第１のフィンのうちの１つにおいて、離間された第１のソース領域及び第１のドレイン領域を形成することであって、当該１つの第１のフィンの第１のチャネル領域は、第１のソース領域と第１のドレイン領域との間を、当該１つの第１のフィンの頂面及び対向する側面に沿って延在し、第１のソース領域は、当該第１のフィンと第２のフィンのうちの１つとの交点に配設される、こと、第１のフィンのうちの別の１つにおいて、離間された第２のソース領域及び第２のドレイン領域を形成することであって、当該別の１つの第１のフィンの第２のチャネル領域は、第２のソース領域と第２のドレイン領域との間を、当該別の１つの第１のフィンの頂面及び対向する側面に沿って延在し、第２のソース領域は、当該別の１つの第１のフィンと当該１つの第２のフィンとの交点に配設される、こと、当該１つの第１のフィンと当該別の１つの第１のフィンとの間の横方向に、当該１つの第１のフィン及び当該別の１つの第１のフィンから絶縁され、当該１つの第２のフィンに横方向に隣接し、かつ当該１つの第２のフィンから絶縁されている浮遊ゲートを形成することであって、浮遊ゲートは、第１のチャネル領域の第１の部分及び第２のチャネル領域の第１の部分に沿って延在し、かつ第１のチャネル領域の第１の部分及び第２のチャネル領域の第１の部分から絶縁されている、こと、第１のチャネル領域の第２の部分及び第２のチャネル領域の第２の部分に沿って延在し、かつ第１のチャネル領域の第２の部分及び第２のチャネル領域の第２の部分から絶縁されているワード線ゲートを形成すること、浮遊ゲートの上方に、浮遊ゲートから絶縁されている制御ゲートを形成すること、並びに第１のソース領域及び第２のソース領域の上方に配設され、かつ第１のソース領域及び第２のソース領域から絶縁されている第１の部分と、浮遊ゲートの上方に配設され、かつ浮遊ゲートから絶縁されている第２の部分とを含む消去ゲートを形成することにより形成される。

【0011】

本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。

【0012】

【0013】

【0014】

【0015】

【0016】

【図面の簡単な説明】

【0017】

【図1A】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す横断面図である。

【図1B】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す横断面図である。

【図1C】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す横断面図である。

【図1D】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す斜視横断面図である。

【図1E】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す斜視横断面図である。

【図1F】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す斜視横断面図である。

【図1G】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す斜視横断面図である。

【図1H】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す斜視横断面図である。

【図1I】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す斜視横断面図である。

【図1J】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す斜視横断面図である。

【図1K】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す斜視横断面図である。

【図1L】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す斜視横断面図である。

【図1M】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す斜視横断面図である。

【図1N】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す斜視横断面図である。

【図1O】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す斜視横断面図である。

【図1P】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す斜視横断面図である。

【図1Q】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す斜視横断面図である。

【図1R】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す斜視横断面図である。

【図1S】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す斜視横断面図である。

【図1T】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す斜視横断面図である。

【図1U】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す斜視横断面図である。

【図1V】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す斜視横断面図である。

【図1W】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す斜視横断面図である。

【図1X】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す斜視横断面図である。

【図2】本発明のスプリットゲート不揮発性メモリセルの部分斜視図である。

【図3】本発明のスプリットゲート不揮発性メモリセルアレイの平面図である。

【図4】本発明のメモリセルのアレイの平面図である。

【図5】制御ゲート及びソース線へのコンタクトを実装するストラップセルの部分斜視図である。

【発明を実施するための形態】

【0018】

本発明は、サイズを縮小することができるメモリセルの設計（及び製造方法）であり、これにより、性能を犠牲にすることなく、基板の任意の所与の単位面積に形成され得るメモリセルの数を増加させることができる。メモリセルの形成を図１Ａ～図１Ｘに示す。半導体基板１０に適切なｐ型ドーピングプロファイル１０ａを形成した後、プロセスは、基板１０の表面で二酸化シリコン（酸化物）層１２を引き続き成長させる。酸化物層１２に窒化シリコン（窒化物）層１４を形成する。窒化物層１４に別の酸化物層１６を形成し、酸化物層１６に別の窒化物層１８を形成する。窒化物層１８にハードマスク材料２０を形成する。これらの層を図１Ａに示す。

【0019】

ハードマスク材料２０にフォトレジスト２２を形成する。次いで、フォトレジスト２２をマスキングステップでパターニングする。このマスキングステップは、フォトレジストの一部を選択的に露出させ、フォトレジストの一部を選択的に除去して、下層材料の選択部分（すなわち、この場合には、下層のハードマスク材料２０のストリップ）を露出させる。この結果得られた構造を図１Ｂに示す。

【0020】

エッチングを実行してハードマスク材料２０の露出部分を除去し、ハードマスク材料のストリップを残す。フォトレジストの除去後、酸化物堆積を行い、続いて、異方性酸化物エッチングを行うことによって、ハードマスク材料ストリップ２０の側面に沿って酸化物スペーサ２４を形成し、ハードマスクストリップ２０の垂直側壁にスペーサ２４を残す。構造体の上方にフォトレジストを形成し、交互スペーサ２４（例えば、各ストリップ２０に沿った右側スペーサ）を被覆するフォトレジストのストリップを残すようにパターニングする。次いで、酸化物エッチングを使用して、フォトレジストによって露出されたままの酸化物スペーサ２４を除去する。フォトレジストの除去後、エッチングを実行して、ハードマスクストリップ２０を除去する。この結果得られた構造体を図１Ｃに示す。

【0021】

構造体にフォトレジスト２６を形成し、図１Ｄに示すように、酸化物スペーサ２４の長さ方向に直交して延在する長さを各々有するフォトレジスト２６のストリップを残す。次に、窒化物エッチングを実行して、図１Ｅ（フォトレジスト２６の除去後）に示すように、窒化物層１８の露出部分を除去する（酸化物スペーサ２４及びフォトレジスト２６によって保護された部分を残す）。次いで、一連のエッチングを実行する。具体的には、酸化物エッチングを使用して、スペーサ２４及び酸化物１６の露出部分を除去し、窒化物層１４の一部を露出させる。窒化物エッチングを使用して、窒化物１８の残りの部分を除去し、窒化物層１４の露出部分を除去して、酸化物層１２の一部を露出させる。次いで、酸化物エッチングを使用して、酸化物層１２の露出部分を除去し、基板１０の一部を露出させる。次に、シリコンエッチングを使用して、基板１０の露出部分にトレンチ２８／２９の対をエッチングし、隣接するトレンチ２８／２９の対の間に基板１０の薄いフィン３０をエッチングする。フィン３０は、垂直方向／列方向に長く延在し、互いに対して平行である。トレンチ２８／２９は、水平／行方向に長く延在する基板１０の薄いフィン構造体３２によって一定間隔で中断され、したがって、垂直に延在するフィン３０は、水平に延在するフィン３２と一定間隔で交差する。この結果得られた構造体を図１Ｆに示す。１つのフィン３０及び１つのフィン３２のみを図に示しているが、交差するフィン３０及び３２（フィン３０は列方向に長く延在し、フィン３２は行方向に長く延在する、）のグリッドが存在することを理解されたい。各フィン３０／３２は、互いに対向し、（酸化物１２が配設される）頂面で終端する２つの側壁を含む。

【0022】

この時点で、露出した基板（例えば、ＣＭＯＳベースライン及び底部のフィン分離部）に対して注入を行うことができる。構造体の上方に絶縁材３４（例えば、酸化物）を形成し（酸化物３４でトレンチ２８／２９を充填するなど）、続いて、図１Ｇに示すように酸化物を平坦化して、窒化物１４の頂部の上方の酸化物を除去する。図１Ｈに示すように、構造体にハードマスク絶縁層（例えば、窒化物）３６を形成し、続いてマスキングステップによって、フィン３０の片側のみの上方に延在するフォトレジスト３８を形成する（すなわち、充填したトレンチ２８の上方にあるが、充填したトレンチ２９の上方にはない）。図１Ｉ（フォトレジスト３８の除去後）に示すように、窒化物エッチングを使用して窒化物３６の露出部分を除去し、続いて、フィン３２の片側（すなわち、トレンチ２９に）で酸化物３４の上部を除去する酸化物エッチングを実行する。この時点で、セル注入を実行することができる。

【0023】

トレンチ２９のフィン３０及び３２の露出した側壁に沿ってなど、構造体の上方に酸化物層４０を形成する。図１Ｊに示すように、ポリシリコン堆積、ドーピング、アニール、及びエッチバックを実行して、トレンチ２９（２つのフィンが交差する、フィン３０の片側及びフィン３２の片側）にポリシリコン（ポリ）のブロック４２を形成する。ポリブロック４２は、フィン３０及びフィン３２の両方に横方向に隣接し、酸化物層４０によってフィン３０及びフィン３２の両方から絶縁されている。図１Ｋ（フォトレジスト除去後）に示すように、フィン３０及び３２が交差する位置に最も近いポリブロック４２の部分の上方にフォトレジストを形成し、ポリエッチングを使用してポリブロック４２の他の部分を除去する（すなわち、その結果、ポリブロック４２は、フィン３０／３２の交点に直に隣接するトレンチ２９の長さに部分的にのみ沿って延在する）。図１Ｌに示すように、構造体に酸化物４４を堆積させ、続いて、ＣＭＰ（化学機械研磨）平坦化を実行する。窒化物エッチングを使用して、窒化物１４を除去する。図１Ｍに示すように、（除去した窒化物１４によって残された空隙を充填するための）酸化物堆積及びＣＭＰ平坦化（研磨停止部としてポリブロック４２を使用する）を使用して、酸化物でポリブロック４２を横方向に囲む。

【0024】

絶縁層４６（好ましくは、酸化物－窒化物－酸化物の副層を含むＯＮＯ）を構造体の上方に形成する。ＯＮＯ層４６にポリシリコン層４８を形成する。マスキングステップを使用して、フィン３２の上方に延在するストリップを除いて、フォトレジストでポリ層４８を被覆する。次いで、図１Ｎ（フォトレジストの除去後）に示すように、ポリエッチングを使用して、フィン３２の上方のポリ層４８の部分を除去する。酸化物堆積及びエッチングによって（層４６の窒化物をエッチング停止部として使用する）、フィン３２に沿って延在する酸化物スペーサ５０をポリ層４８の側面に沿って形成する。スペーサ５０はフィン３０を保護するが、フィン３２を被覆するわけではない。次いで、図１０に示すように、注入及びアニールを実行して、フィン３２にソース領域５２を形成する。

【0025】

酸化物エッチングを使用して、スペーサ５０（ソース領域５２を形成するためのフィン３２の注入中に、フィン３０の露出部分の保護部として機能する）を除去し、等方性エッチングステップによって絶縁層４６の露出部分（すなわち、浮遊ゲート４２及びソース線５２の上の露出領域）を除去する。図１Ｐに示すように、マスキングプロセスを使用して、フィン３２の上方に、ポリ層４８の下ではなくポリブロック４２の一部の上方に、ポリブロック４２の上方にあるポリ層４８の一部の上方にフォトレジスト５４を形成する。次いで、エッチングを使用してポリ層４８の露出部分を除去し（ポリブロック４８ａは残す）、ＯＮＯ層４６の露出部分を除去し、トレンチ２８／２９の酸化物４４の上部を除去する。次いで、フォトレジスト５４を除去する。この結果得られた構造体を図１Ｑに示す。

【0026】

構造体の上方に酸化物層５６を形成する。窒化物堆積及びエッチングによって、ポリブロック４８ａの側壁に沿って窒化物スペーサを形成する。図１Ｒに示すように、構造体の上方に酸化物層（トンネル酸化物）６０を形成し、続いてマスキングステップによって、フィン３２及びポリブロック４８ａの上方にフォトレジスト６２を形成する。酸化物エッチングを使用して、構造体及びフィン３０の側面の露出酸化物を除去する。フォトレジスト６２を除去する。構造体の上方に酸化物層６４を形成し、続いてポリシリコンの厚い層を形成する。次に、図１Ｓに示すように、構造体を平坦化して、ポリシリコンの厚い層の上部及びポリブロック４８ａの上部を除去し、ポリブロック４８ａの一方の側（フィン３２及びソース領域５２の上方）に配設されたポリブロック６６及びポリブロック４８の他方の側に配設された（及びフィン３０を包囲する）ポリブロック６８を得る。この時点で注入及びアニールを実行して、ポリブロック４８ａ、６６、及び６８をドープすることができる。

【0027】

構造体の上方にハードマスク層７０（例えば、非晶質炭素）を形成し、層７０に酸化物層７２を形成する。次いで、マスキングプロセスを実行し、ポリブロック６８の（全てではなく）一部を除いて、フォトレジストで構造体を被覆する。次いで、エッチングを使用して、酸化物層７２の露出部分、非晶質炭素層７０、及びポリブロック６８を除去する（ポリブロック４２及び４８ａに最も近いポリブロック６８の部分はそのまま残す）。エッチングによって露出したフィン３０の部分に対して、Ｎ型ドレイン拡張注入及びアニールを実行する。この結果得られた構造体を図１Ｔ（フォトレジスト除去後）に示す。堆積及びエッチングステップによって、ポリブロック６８の露出した側壁に沿って窒化物又は低Ｋ材料スペーサ７４を形成する。酸化物エッチングを使用して、窒化物スペーサ７４に隣接するフィン３０の部分の酸化物を除去し、この部分を露出させる。フィン３０の拡大ドレイン領域７６を形成するために、フィン３０の露出部分をシリコン炭素（ＳｉＣ）のエピタキシャル形成、アニール、及び注入に供する。次いで、図１Ｕに示すように、エッチングを使用して、酸化物層７２及び非晶質炭素層７０を除去する。

【0028】

構造体の上方に窒化物層７８を形成し、窒化物層７８に酸化物層８０を形成する。ＣＭＰを実行して、窒化物層７８の平坦部分の上の酸化物８０の部分を除去する（すなわち、ＣＭＰ停止部として窒化物７８を使用し、酸化物８０はドレイン領域７６の上方に残る）。マスキングステップを使用して、ポリブロック４８ａ及び６６の上方ではあるが、ポリブロック６８の上方ではない、窒化物層７８の部分にフォトレジスト８２を形成する。図１Ｖに示すように、窒化物エッチングを使用して、窒化物層７８の露出部分を除去し、ポリブロック６８を露出させる。フォトレジスト８２を除去する。次いでポリエッチングを使用して、ポリブロック６８を除去する。高Ｋ誘電材料（すなわち、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５など酸化物の誘電率Ｋを超える誘電率Ｋを有する）の絶縁層８４を構造体の上方に形成し、続いて金属層（適切な金属ゲート積層体を含み得る）を堆積させる。エッチングを使用して、ポリブロック４２に横方向に隣接する金属ブロック８６（すなわち、除去前にポリブロック６８が存在した場所）を除いて、金属層及び絶縁層８４の一部を除去する。図１Ｗに示すように、金属ブロック８６は、その側面及び底部が絶縁層８４によって絶縁されている。

【0029】

構造体（金属ブロック８６の上方を含む）に窒化物８８を堆積させ、続いてＣＭＰによって頂面を平坦化する。次いで、構造体の上方に酸化物９０を堆積させる。マスキングステップを実行して、フィン３０のドレイン領域７６の上方を除く構造体の上方に、フォトレジストを形成する。次いで、１回以上のエッチングを実行して、ドレイン領域７６まで下方に延在し、ドレイン領域７６を露出させるコンタクトホールを形成する。次いで、コンタクトホールに導電性材料を充填して（材料堆積、続いてＣＭＰ）、ドレイン領域７６に電気的に接続された導電コンタクト９２を形成する。コンタクト９２は、Ｔｉ、ＴｉＮ、サリサイド及び／又はタングステンで（例えば、Ｔｉ堆積、ＴｉＮ堆積、サリサイド化及びアニール、Ｗ堆積、及びＣＭＰによって）形成することができる。コンタクト形成後の構造体を図１Ｘに示す。この時点から、ＣＭＯＳベースラインプロセスフローに従って更なる処理を実行して、ルーティング用の多層金属配線を形成することができる。

【0030】

図２は、フィン３０のうちの１つとフィン３２のうちの１つとの交点に形成されたメモリセル２の構造体の部分斜視図である。メモリセル２のこの部分は、離間したソース領域５２及びドレイン領域７６を含む（フィン３０の対向する側面及び頂面に沿って、ソース領域５２とドレイン領域７６との間に延在する基板のチャネル領域９３を画定する）。メモリセル２は、ワード線ゲート８６、浮遊ゲート４２、制御ゲート４８ａ、及び消去ゲート６６を更に含む。ワード線ゲート８６は、フィン３０の対向する側面及び頂面の両方に沿って延在し、かつフィン３０の対向する側面及び頂面の両方から絶縁され、ドレイン領域７６に隣接して配設される。浮遊ゲート４２は、フィン３０の片側のみ及びフィン３２の片側のみに（フィン３０及び３２の交点に隣接して）配設される。制御ゲート４８ａは、フィン３０の上方及び浮遊ゲート４２の上方に配設される。消去ゲート６６は、ソース領域５２の上方（すなわち、フィン３０及び３２の交点の上方）及び浮遊ゲート４２の一部の上方に配設され、消去トンネル効率を向上させるために、浮遊ゲート４２の上方角部に面するノッチ６６ａを含む。チャネル領域９３の一部分の導電率は、この一部分を包囲するワード線ゲート８６によって制御され、チャネル領域の別の部分の導電率は、この別の部分に横方向に隣接して配設された浮遊ゲート４２によって制御される。

【0031】

図１Ｘ及び図２は、メモリセルの一部のみを示す。各メモリセル２は、２つのフィン３０の一部の間に配設された共通の浮遊ゲート４２を共有する、２つのフィン３０の一部を含む。これは、２つの隣接するフィン３０の一部の上方にメモリセル２が形成されることを示す平面図である図３に最も良好に示される。２つのフィン３０のドレイン領域７６は、コンタクト９２によって互いに電気的に接続される。両フィン３０のソース領域５２は、フィン３２によって互いに電気的に接続される。ワード線ゲート８６は、両フィン３０の両側面及び頂面に沿って延在する。制御ゲート４８ａは、両フィン３０及び浮遊ゲート４２の上方に延在する。各メモリセル２は、並列に動作する２つのチャネル領域９３を、フィン３０毎に１つ含む。したがって、例えば、読み出し動作中、総チャネル領域電流は、図３の右側フィン３０のチャネル領域９３の電流に、図３の左側フィン３０のチャネル領域９３の電流を加算した電流となるであろう。

【0032】

図４は、メモリセル２のアレイを示す。フィン３０は列方向に延在し、フィン３２は行方向に延在する。ワード線ゲート８６は、行方向に延在し、メモリセル２の行のワード線ゲート８６を形成する連続線（ワード線）として形成される。同様に、制御ゲート４８ａは、行方向に延在し、メモリセル２の行の制御ゲート４８ａを形成する連続線（制御ゲート線）として形成される。制御ゲート線は、制御ゲート線に電気的に接続された、１つ以上の制御ゲート線コンタクト９４を含み得る。フィン３２は、メモリセル２の行のソース領域５２の少なくとも一部を構成する連続線である。消去ゲート６６は、行方向に延在する不連続線（各行の消去ゲートの全てではなく、一部に電気的に接続された消去ゲート線）として形成される。ソース線コンタクト９６は、消去ゲート６６によって被覆されていない領域のソース線領域５２の上に形成される（図５のストラップセルを参照）。消去ゲート６６は、制御ゲートコンタクト９４と同様に形成されたコンタクト９７によって接続される。不連続消去ゲート線は、１行未満の消去粒度を可能にする（すなわち、メモリセルの全行未満を個別に消去することができる）。ワード線コンタクト９８はワード線８６の上に形成される。同じ列を共有するメモリセルのドレインコンタクト９２は、第１の金属相互接続層に形成されたビット線９２ａによって電気的に接続される。図５は、制御ゲートコンタクト９４及びソース線コンタクト９６を実装するストラップセル３の斜視図を示す。

【0033】

上記のメモリセルの形成方法及び結果として得られるメモリアレイは、コンパクトなサイズ、向上した製造可能性、及びより良好な性能など多くの利点をもたらす。これらの利点は、以下の特徴のうちの１つ以上から達成される。各メモリセル２のチャネル領域９３の各々は、フィン３０のうちの１つの対向する側面及び頂面に沿って延在する。ワード線ゲート８６は、両方のフィン３０を包囲し、２つのフィン３０の各々の両側面及び頂面に沿って延在して、チャネル領域をより良好に制御する。メモリセル２の列のソース領域５２は、フィン３０と交差するフィン３２の連続ソース線として形成される。これにより、セルをより小さなサイズに縮小することが可能になる。その理由は、この構成では、メモリセルの各対のソース線コンタクトを形成する必要がないことである。逆に、フィン３２に沿って延在する連続ソース線は、一定間隔のコンタクト９６（例えば、３２列毎又は６４列毎）を介してストラップに電気的に接続することができる。列毎に１つではなく、３２列毎又は６４列毎にコンタクトを有することによって、メモリセル２のサイズ、したがって、メモリセル２のメモリアレイのサイズを大幅に縮小することができる。消去ゲート６６は、ソース線の上方（すなわち、ソース領域５２の上方）に配設されて、メモリセルを更にスケーリングする。

【0034】

浮遊ゲート４２は、水平方向に延在するフィン３２と交差する、２つの垂直に延在するフィン３０によって形成され、角部に位置付けられた箱型形状を有して、（ホット電子注入プログラミング中に）フィン３２のソース線により良好に電圧結合し、（読み取り中に）フィン３０のチャネル領域９３をより良好に制御する。本発明者らは、浮遊ゲート４２のこの構成が、フィン３２とフィン３０との交点と比較して、その製造中に浮遊ゲート４２の望ましくないコーナラウンディングを低減し、したがって、メモリセルの読み出し及びプログラム特性並びに性能における、望ましくない変動性を低減することを発見した。同じ酸化物層４０を使用して、フィン３０及びフィン３２の両方から浮遊ゲート４２を絶縁することができる（すなわち、この絶縁体は、浮遊ゲートと３つのフィンの全てとの間に均一な厚さを有する）。メモリセルの高さは、隣接するフィン３０を互いに絶縁する隔離絶縁材料（酸化物）の内部に浮遊ゲート４２の少なくとも一部を埋め込むことによって低減される。金属及び高Ｋ誘電体を使用してワード線ゲート８６を形成することにより、より良好な伝導及び性能がもたらされ、したがって、ワード線ゲート８６のサイズを縮小させて、チャネル領域９３をより短くすることができる。本発明者らは、ワード線ゲート８６のこの構成が、同じ列を共有する非選択セルからのサブスレッショルド漏れの制御を向上し、高温での読み出し性能を向上することを更に発見した。製造は、堆積させたポリシリコンの同一層から消去ゲート６６及びダミーポリブロック６８（金属ブロック８６と置き換えられる）を形成することによって簡略化される。最後に、フィン３０での垂直方向のチャネル幅の拡大及びフィン３２での垂直方向のソース領域５２幅の拡大により、基板１０の単位面積当たりのメモリセルの密度を大幅に増加させることができる。

【0035】

メモリセル２の例示的な動作電圧の２つの別個の非限定的なセットを、以下の表１及び表２に示す。
表１

【表1】

表２

【表2】

プログラム動作中、ドレイン領域７６からソース領域５２に向かってチャネル領域９３に沿って移動する電子が加熱され、これらの電子の一部は、ホット電子注入によって浮遊ゲート４２に注入される。消去動作中、浮遊ゲート４２上の電子は、ファウラーノルデハイムトンネリングによって、介在する絶縁体を通って消去ゲート６６にトンネリングする。読み出し動作中、浮遊ゲートの電子が消去される場合、電流は、ソース領域５２からドレイン領域７６へとチャネル領域９３に沿って流れ、消去状態として感知される。浮遊ゲートが電子でプログラムされる場合、電流は、ソース領域５２からドレイン領域７６へのチャネル領域に沿ってほとんど又は全く流れず、プログラム状態として感知される。

【0036】

本発明は、上記で説明し、本明細書で例証した実施形態に限定されるものではなく、それらの実施形態によって裏付けられる任意の特許請求の範囲に属する任意及び全ての変形例を包含することが理解されよう。例えば、本明細書で本発明に言及することは、任意の特許請求項又は特許請求項の用語の範囲を限定することを意図しておらず、その代わり、単に、１つ以上の特許請求項によって網羅され得る１つ以上の特徴に言及するものである。上述の材料、プロセス、及び数値例は単に代表的なものであり、いずれの請求項も限定するものと見なされるべきではない。例えば、浮遊ゲート、制御ゲート、及び／又は消去ゲートは、ポリシリコンではなく、非晶質シリコンで形成され得る。更に、全ての方法ステップを、例証した厳密な順序で実行する必要はない。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。

【0037】

本明細書で使用される、用語「の上方に（over）」及び「に（on）」は共に、「上に直接」（中間材料、要素、又は間隙がそれらの間に配設されない）及び「上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設される）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設される）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設される）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結しない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結する）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板にその要素を形成することも含み得る。

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図1G】

【図1H】

【図1I】

【図1J】

【図1K】

【図1L】

【図1M】

【図1N】

【図1O】

【図1P】

【図1Q】

【図1R】

【図1S】

【図1T】

【図1U】

【図1V】

【図1W】

【図1X】

【図2】

【図3】

【図4】

【図5】