特許 7418583 モノリシック発光ダイオード前駆体を形成する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-11

(45)【発行日】2024-01-19

(54)【発明の名称】モノリシック発光ダイオード前駆体を形成する方法

(51)【国際特許分類】

   H01L 33/08 20100101AFI20240112BHJP

   H01L 33/32 20100101ALI20240112BHJP

【ＦＩ】

H01L33/08

H01L33/32

【請求項の数】 13

(21)【出願番号】P 2022535717

(86)(22)【出願日】2020-12-03

(65)【公表番号】

(43)【公表日】2023-02-09

(86)【国際出願番号】 EP2020084546

(87)【国際公開番号】W WO2021115934

(87)【国際公開日】2021-06-17

【審査請求日】2022-08-04

(31)【優先権主張番号】1918318.5

(32)【優先日】2019-12-12

(33)【優先権主張国・地域又は機関】GB

(73)【特許権者】

【識別番号】520445406

【氏名又は名称】プレッシー・セミコンダクターズ・リミテッド

【氏名又は名称原語表記】ＰＬＥＳＳＥＹ ＳＥＭＩＣＯＮＤＵＣＴＯＲＳ ＬＩＭＩＴＥＤ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】タン，ウェイ・シン

【審査官】佐藤 美紗子

(56)【参考文献】

【文献】特開２００９－０９４２２８（ＪＰ，Ａ）

【文献】特開２０１１－２２８６２８（ＪＰ，Ａ）

【文献】特開２００９－２９２７１３（ＪＰ，Ａ）

【文献】中国特許出願公開第１０２１３０２３０（ＣＮ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ３３／００－３３／４６

Ｈ０１Ｌ ２１／２０５

Ｈ０１Ｌ ２１／３１

Ｈ０１Ｌ ２１／３６５

Ｈ０１Ｌ ２１／４６９

Ｈ０１Ｌ ２１／８６

Ｈ０１Ｓ ５／００－５／５０

(57)【特許請求の範囲】

【請求項1】

モノリシックＬＥＤ前駆体を形成する方法であって、
（ａ）上面を有する基板を設けることと、
（ｂ）前記基板の前記上面に、ＩＩＩ族窒化物を含む第１の半導体層を形成することと、
（ｃ）前記第１の半導体層をＬＥＤマスク層で選択的にマスキングすることとを備え、前記ＬＥＤマスク層は、前記ＬＥＤマスク層の厚さを通して前記第１の半導体層のマスキングされていない部分までＬＥＤウェルを画定する開口を含み、前記ＬＥＤウェルは、前記第１の半導体層の上面から前記ＬＥＤマスク層の上面まで延在するＬＥＤウェル側壁を含み、前記方法はさらに、
（ｄ）前記第１の半導体層の前記マスキングされていない部分の上の前記ＬＥＤウェル内にモノリシックＬＥＤスタックを選択的に形成することを備え、前記モノリシックＬＥＤスタックは、
前記第１の半導体層上に形成された、ＩＩＩ族窒化物を含むｎ型半導体層と、
１つ以上の量子井戸副層を含む、前記第１の半導体層上に形成された活性層であって、ＩＩＩ族窒化物を含む前記活性層と、
前記活性層上に形成された、ＩＩＩ族窒化物を含むｐ型半導体層とを含み、
前記第１の半導体層の前記上面から延在する前記モノリシックＬＥＤスタックのＬＥＤスタック側壁は、前記ＬＥＤマスク層の前記ＬＥＤウェル側壁に一致し、
（ｅ）前記ＬＥＤマスク層が前記モノリシックＬＥＤスタックの上面と共に平坦化された表面を形成するように、前記ＬＥＤマスク層の部分を前記ＬＥＤマスク層の前記上面から除去することをさらに備える、方法。

【請求項2】

前記第１の半導体層をＬＥＤマスク層で選択的にマスキングすることは、
前記第１の半導体層の前記上面にわたって前記ＬＥＤマスク層を堆積させることと、
前記ＬＥＤマスク層の厚さを通して前記ＬＥＤマスク層の第１のウェル部分を選択的に除去して、前記ＬＥＤウェルを形成することとを含む、請求項１に記載の方法。

【請求項3】

前記ＬＥＤウェル側壁は、前記第１の半導体層の前記上面に対して略垂直な方向に延在する、請求項１または２に記載の方法。

【請求項4】

前記第１の半導体層と前記ＬＥＤマスク層の前記上面との間に延在する前記ＬＥＤウェル側壁の一部は、前記第１の半導体層の前記上面に垂直な方向に対して傾斜している、請求項１から３のいずれか１項に記載の方法。

【請求項5】

前記第１の半導体層の前記上面に平行な平面における前記ＬＥＤウェルの断面積が、前記第１の半導体層の前記上面から前記ＬＥＤマスク層の前記上面に向かう方向に減少するように、前記ＬＥＤ側壁は傾斜している、請求項４に記載の方法。

【請求項6】

前記第１の半導体層の前記上面に平行な平面における前記ＬＥＤウェルの断面積が、前記第１の半導体層の前記上面から前記ＬＥＤマスク層の前記上面に向かう方向に増加するように、前記ＬＥＤウェル側壁は傾斜している、請求項４に記載の方法。

【請求項7】

前記第１の半導体層から延在する各ＬＥＤウェル側壁のコリメート部分が、前記第１の半導体層に略垂直な方向に延在し、
前記第１の半導体層の前記上面に平行な平面における前記ＬＥＤウェルの断面積が、前記第１の半導体層の前記上面から前記ＬＥＤマスク層の前記上面に向かう方向に減少するように、前記コリメート部分と前記ＬＥＤマスク層の前記上面との間に延在する各ＬＥＤウェル側壁のテーパ部分が傾斜している、請求項４または５に記載の方法。

【請求項8】

前記ＬＥＤマスク層の前記部分は、研磨プロセスを使用して除去される、請求項１から７のいずれか１項に記載の方法。

【請求項9】

（ｆ）前記ＬＥＤ前駆体の前記平坦化された表面を、バックプレーン電子デバイスを含むさらに別の基板に接合することをさらに備える、請求項１から８のいずれか１項に記載の方法。

【請求項10】

（ｇ）前記第１の半導体層から前記上面を有する前記基板を除去することをさらに備える、請求項９に記載の方法。

【請求項11】

前記ＬＥＤマスク層は、誘電体、たとえばＳｉＯ_２またはＳｉＮ_ｘを含む、請求項１から１０のいずれか１項に記載の方法。

【請求項12】

前記第１の半導体層上の前記ＬＥＤウェルの断面積は、１００μｍ×１００μｍ以下である、請求項１から１１のいずれか１項に記載の方法。

【請求項13】

請求項１～１２のいずれか１項に記載の方法に従って、基板に複数のＬＥＤ前駆体を形成することを備える、ＬＥＤアレイ前駆体を形成する方法。

【発明の詳細な説明】

【技術分野】

【0001】

開示の分野
本開示は、発光ダイオード（light emitting diodes：ＬＥＤｓ）に関する。特に、本開示は、ＩＩＩ族窒化物を含むＬＥＤに関する。

【背景技術】

【0002】

背景
マイクロＬＥＤアレイは、通常、１００×１００μｍ^２以下のサイズを有するＬＥＤのアレイとして定義される。マイクロＬＥＤアレイは、スマートウォッチ、頭部装着型ディスプレイ、ヘッドアップディスプレイ、カムコーダ、ビューファインダ、マルチサイト励起源、およびピコプロジェクタ等の種々のデバイスにおける使用に好適な、マイクロディスプレイ／プロジェクタ内の自己発光構成要素である。

【0003】

あるタイプのマイクロＬＥＤアレイは、ＩＩＩ族窒化物で形成される複数のＬＥＤを含む。ＩＩＩ族窒化物ＬＥＤは、たとえば、ＧａＮと、活性発光領域にＩｎＮおよびＡｌＮを有するその合金とを含む無機半導体ＬＥＤである。ＩＩＩ族窒化物ＬＥＤは、従来の大面積ＬＥＤ、たとえば発光層が有機化合物である有機発光ダイオード（organic light emitting diodes：ＯＬＥＤ）よりも、著しく高い電流密度で駆動することができ、高い光出力密度を放出することができる。

【0004】

Wong, M.S., "High efficiency of III-nitride micro-light-emitting diodes by sidewall passivation using atomic layer deposition" Optics express, Vol. 26, No. 16, 6 August 2018に開示されているような、ＩＩＩ族窒化物を含むＬＥＤを製造するためのある既知のプロセスでは、マイクロＬＥＤ構造およびＩＴＯコンタクト層がサファイア基板にわたって堆積される。次に、ＩＴＯ層およびマイクロＬＥＤ構造の一部が除去される反応性イオンエッチングステップを用いて、個々のマイクロＬＥＤメサ構造が画定された。そのようなエッチングプロセスは、露出した側壁表面を有する基板から延在するマイクロＬＥＤ構造をもたらす。ＲＩＥステップは、電荷トラップサイトが側壁表面上に存在するように、マイクロＬＥＤメサの側壁表面に欠陥を導入する。側壁表面上にトラップサイトが存在することによって、マイクロＬＥＤの外部量子効率（external quantum efficiency：ＥＱＥ）が低下する。

【0005】

ＬＥＤの表面寸法がマイクロＬＥＤサイズに縮小されるにつれて、ＬＥＤ表面積に対するＬＥＤ外周の比率は増加する。したがって、エッチングから生じる欠陥を含み得る側壁表面は、デバイスのＥＱＥにより大きな影響を及ぼす。

【0006】

Wong, M. S.その他で説明されるように、マイクロＬＥＤのＥＱＥを改善するためのある方法は、側壁表面上に誘電体パッシベーション層を堆積させることである。たとえば、ＳｉＯ_２を含む誘電体パッシベーション層を使用してＬＥＤメサ構造の側壁表面を被覆して、側壁欠陥を不活性化しようとすることができる。

【0007】

ＩＩＩ族窒化物を含むＬＥＤを形成するための代替的なプロセスでは、選択的領域成長（selective area growth：ＳＡＧ）プロセスを使用する。たとえば、英国特許出願ＧＢ１８１１１０９．６は、マスク層の開口部を通るＬＥＤ前駆体の成長を開示している。各ＬＥＤ前駆体は、基板に垂直な規則的な台形断面を有する柱として形成される。マスク中の材料は、成長条件では、追加の材料がマスク上に直接成長しないが、下にあるバッファ層の表面の露出部分上にのみ成長するようなものである。［０００１］方向に沿って成長したＩＩＩ族窒化物の選択的領域成長の別の注目すべき特徴は、成長温度、圧力、およびＶ／ＩＩＩ比などの成長パラメータに応じて、ｃ面としても知られる（０００１）面に対して傾斜したファセットが、パターン形成されたマスクの開放領域によって画定されるｃ面半導体の成長部分の周囲で得られることである。傾斜したファセットは、概してウルツ鉱結晶の｛１０１｝または｛１０２｝面に沿って配向され、ｃ面表面（半極性表面）と比較して低減された分極場を示す。したがって、ＬＥＤ前駆体の傾斜したファセット（側壁）は、エッチングステップによって形成されない。

【発明の概要】

【発明が解決しようとする課題】

【0008】

本発明の目的は、ＬＥＤ前駆体を形成するための改良された方法、ならびに先行技術の方法およびアレイに関連する問題の少なくとも１つに対処する改良されたＬＥＤ前駆体を提供すること、または少なくともその商業的に有用な代替物を提供することである。

【課題を解決するための手段】

【0009】

概要
本発明の目的は、ＥＱＥが改善されたＬＥＤ前駆体を提供することである。したがって、本発明の目的は、ＬＥＤ構造の側壁に欠陥、たとえばエッチングステップから生じる欠陥を導入しないプロセスを使用して、ＬＥＤ構造を形成することである。

【0010】

本開示の第１の態様によれば、モノリシックＬＥＤ前駆体を形成する方法が提供される。方法は、
（ａ）上面を有する基板を設けることと、
（ｂ）基板の上面に、ＩＩＩ族窒化物を含む第１の半導体層を形成することと、
（ｃ）第１の半導体層をＬＥＤマスク層で選択的にマスキングすることとを備え、ＬＥＤマスク層は、ＬＥＤマスク層の厚さを通して第１の半導体層のマスキングされていない部分までＬＥＤウェルを画定する開口を含み、ＬＥＤウェルは、第１の半導体層の上面からＬＥＤマスク層の上面まで延在するＬＥＤウェル側壁を含み、方法はさらに、
（ｄ）第１の半導体層のマスキングされていない部分の上のＬＥＤウェル内にモノリシックＬＥＤスタックを選択的に形成することを備え、モノリシックＬＥＤスタックは、
第１の半導体層上に形成された、ＩＩＩ族窒化物を含むｎ型半導体層と、
１つ以上の量子井戸副層を含む、第１の半導体層上に形成された活性層であって、ＩＩＩ族窒化物を含む活性層と、
第２の半導体層上に形成された、ＩＩＩ族窒化物を含むｐ型半導体層とを含み、
第１の半導体層の上面から延在するモノリシックＬＥＤスタックのＬＥＤスタック側壁は、ＬＥＤマスク層のＬＥＤウェル側壁に一致する。

【0011】

モノリシックＬＥＤスタックのＬＥＤスタック側壁は、ＬＥＤマスク層のＬＥＤウェル側壁に対して形成される。したがって、ＬＥＤスタック側壁は、ＬＥＤマスク層によって成形される。それゆえ、モノリシックＬＥＤスタックは、エッチングが引き起こした損傷がモノリシックＬＥＤスタックに導入されないように、ＬＥＤスタック側壁をエッチングすることなく、形成および成形可能である。製造プロセス中のＬＥＤスタック側壁への損傷を低減または排除することによって、得られるＬＥＤのＥＱＥを改善することができる。

【0012】

第１の半導体層に垂直な平面におけるモノリシックＬＥＤスタックの断面形状は、ＬＥＤマスク層内のＬＥＤウェルの断面形状によって制御される。そのため、ＳＡＧプロセスとは異なり、ＬＥＤ構造の側壁の形状は、ＬＥＤウェルを画定するＬＥＤマスク側壁の断面形状に基づいて、異なる幾何学形状を提供するように制御することができる。すなわち、第１の半導体層上のモノリシックＬＥＤスタックの断面積は、ＬＥＤウェルによって露出された第１の半導体層のマスキングされていない部分の断面積（すなわち、ＬＥＤウェルの断面積）に一致する。対照的に、ＳＡＧプロセスでは、ＬＥＤは、ＬＥＤの断面の形状およびサイズがマスク開口と異なるように、マスク層の上に形成される。

【0013】

モノリシックＬＥＤスタックの製造中にＬＥＤマスク層があることによって、ＬＥＤマスク側壁と直接接触するＬＥＤスタック側壁表面が形成される。したがって、ＬＥＤスタックの側壁は、パッシベーション層（ＬＥＤマスク側壁）がすでに適所にある状態で形成される。したがって、ＬＥＤ前駆体を形成する方法は、効率的で経済的な製造方法を用いて、ＥＱＥが改善されたＬＥＤ前駆体を提供することができる。

【0014】

いくつかの実施形態では、第１の半導体層をＬＥＤマスク層で選択的にマスキングすることは、第１の半導体層の上面にわたってＬＥＤマスク層を堆積することと、ＬＥＤマスク層の厚さを通してＬＥＤマスク層の第１の部分を選択的に除去して、ＬＥＤウェルを形成することとを含む。したがって、ＬＥＤマスク層は、リソグラフィ技術を使用して形成することができる。

【0015】

いくつかの実施形態では、ＬＥＤウェル側壁は、第１の半導体層の上面に対して略垂直な方向に延在する。したがって、モノリシックＬＥＤスタックは、第１の半導体層の上面に対して略垂直な方向に延在するＬＥＤスタック側壁で形成することができる。対照的に、ＳＡＧプロセスでは、ＬＥＤの側壁は、成長プロセスの結果、法線に対して傾斜し得る。

【0016】

いくつかの実施形態では、第１の半導体層とＬＥＤマスク層の上面との間に延在するＬＥＤウェル側壁の一部は、第１の半導体層の上面に対して垂直な方向に対して傾斜している。たとえば、いくつかの実施形態では、ＬＥＤウェル側壁は、第１の半導体層に略垂直に延在する第１の部分と、第１の半導体層の上面に垂直な方向に対して傾斜した方向に延在する第２の部分とを含み得る。第１の部分は、第２の部分と第１の半導体層の上面との間に配置されてもよく、またはその逆でもよい。いくつかの実施形態では、ＬＥＤウェル側壁の実質的にすべては、第１の半導体層の上面に対して垂直な方向に対して傾斜していてもよい。

【0017】

いくつかの実施形態では、第１の半導体層の上面に平行な平面におけるＬＥＤウェルの断面積が、第１の半導体層の上面からＬＥＤマスク層の上面に向かう方向に減少するように、ＬＥＤウェル側壁の一部は傾斜していてもよい。または、第１の半導体層の上面に平行な平面におけるＬＥＤウェルの断面積が、第１の半導体層の上面からＬＥＤマスク層の上面に向かう方向に増加するように、ＬＥＤウェル側壁の一部は傾斜していてもよい。したがって、ＬＥＤウェル側壁は、ＬＥＤからの光の抽出を改善する、結果として生じるモノリシックＬＥＤスタックの特徴を定義するように成形されてもよい。たとえば、減少する表面積は、光コリメート特徴を提供してもよい。

【0018】

いくつかの実施形態では、第１の半導体層から延在する各ＬＥＤウェル側壁のコリメート部分は、第１の半導体層に略垂直な方向に延在し、第１の半導体層の上面に平行な平面におけるＬＥＤウェルの断面積が、第１の半導体層の上面からＬＥＤマスク層の上面に向かう方向に減少するように、コリメート部分とＬＥＤマスク層の上面との間に延在する各ＬＥＤウェル側壁のテーパ部分が傾斜している。

【0019】

いくつかの実施形態では、第１の態様の方法はさらに、
（ｆ）ＬＥＤマスク層がモノリシックＬＥＤスタックの上面と共に平坦化された表面を形成するように、ＬＥＤマスク層の第２の部分をＬＥＤマスク層の上面から除去することを備える。

【0020】

したがって、モノリシックＬＥＤスタックを成形するために使用されるＬＥＤマスク層の一部を、ＬＥＤスタック側壁も不活性化するギャップ充填絶縁体として機能するように、製造プロセス中に保持することができる。ＬＥＤスタック側壁と接触するＬＥＤマスク層の一部を除去しないことによって、ＬＥＤスタック側壁への損傷を低減および／または防止することができ、製造プロセスを簡略化することができる。

【0021】

いくつかの実施形態では、ＬＥＤマスク層の第２の部分は、研磨プロセスを使用して除去される。他の実施形態では、選択的エッチング液を使用して、ＬＥＤマスク層を除去してもよい。したがって、モノリシックＬＥＤスタックをエッチングすることなく、ＬＥＤマスク層のみを選択的に除去することができる。

【0022】

いくつかの実施形態では、第１の態様の方法はさらに、
（ｆ）モノリシックＬＥＤスタックの形成に続いて、ＬＥＤマスク層の全てを選択的に除去することを備える。

【0023】

したがって、ＬＥＤマスク層のすべてを、モノリシックＬＥＤスタックの形成後に除去することができる。方法はまた、モノリシックＬＥＤスタックを取り囲む第１の半導体層の上面に、ギャップ充填絶縁体を堆積させることを備えてもよく、ギャップ充填絶縁体は、モノリシックＬＥＤスタックの上面と共に平坦化された表面を形成する。

【0024】

平坦化された表面が形成されると、方法はさらに、
（ｇ）ＬＥＤ前駆体の平坦化された表面を、バックプレーン電子デバイスを含むさらに別の基板に接合することと、任意に、
（ｈ）第１の半導体層から基板を除去することとを備え得る。

【0025】

したがって、第１の態様のＬＥＤ前駆体は、フリップチップ接合面と一致するように作製することができる。特に、いくつかの実施形態では、ＬＥＤ前駆体は、エッチングステップを使用せずに、バックプレーン電子デバイスへの基板接合のために、加工および準備されてもよい。

【0026】

いくつかの実施形態では、ＬＥＤマスク層は、誘電体、たとえば、ＳｉＯ_２またはＳｉＮ_ｘを含む。

【0027】

いくつかの実施形態では、第１の半導体層上のＬＥＤウェルの断面積は、１００μｍ×１００μｍ以下である。したがって、第１の態様の方法は、マイクロＬＥＤ前駆体を製造するために使用されてもよい。特に、第１の半導体層上のＬＥＤウェルの断面積は、５０μｍ×５０μｍ、３０μｍ×３０μｍ、２０μｍ×２０μｍ、１０μｍ×１０μｍ、５μｍ×５μｍ、２μｍ×２μｍまたは１μｍ×１μｍ以下でもよく、対応する断面積のマイクロＬＥＤ前駆体が、第１の態様の方法に従って製造される。

【0028】

本開示の第２の態様によれば、ＬＥＤアレイ前駆体を製造する方法が提供される。方法は、本開示の第１の態様の方法に従って、基板上に複数のＬＥＤ前駆体を形成することを備える。

【0029】

したがって、第２の態様の方法は、上記に列挙した任意の特徴のいずれかを組み込むことができる。

【0030】

次に、本開示は、以下の非限定的な図に関連して説明される。本開示のさらなる利点は、図と関連して考慮される場合、詳細な説明を参照することによって明らかになる。

【図面の簡単な説明】

【0031】

【図1】本開示の一実施形態に係るＬＥＤアレイを形成する方法を示すフローチャートである。

【図2】第１の半導体層上に形成された複数のＬＥＤウェルを含むＬＥＤマスク層を示す図である。

【図3】図２の構造のＬＥＤウェルの各々に形成されたモノリシックＬＥＤスタックを示す図である。

【図4】ＬＥＤスタック側壁とＬＥＤウェル側壁との間の界面が第１の成長メカニズムに従って示されている、図３の部分Ａを示す詳細図である。

【図5】ＬＥＤスタック側壁とＬＥＤウェル側壁との間の界面が第２の成長メカニズムに従って示されている、図３の部分Ａを示す詳細図である。

【図6】鈍角の傾斜角を有するＬＥＤウェル側壁を示す図である。

【図7】鋭角の傾斜角を有するＬＥＤウェル側壁を示す図である。

【図8】第１のＬＥＤウェル側壁部分および第２のＬＥＤウェル側壁部分を有する複合ＬＥＤウェル側壁を示す図である。

【図9】図３の構造のモノリシックＬＥＤスタック上に形成されたコンタクト層を示す図である。

【図10】化学機械研磨プロセス後の図９の構造を示す図である。

【図11】図１０の構造と位置合わせされたバックプレーン電子基板を示す図である。

【図12】基板接合後に図１１の構造から除去されるＳｉ基板を示す概略図である。

【図13】第１の半導体層の発光面上に形成されたさらに別の光抽出特徴を有する図１２の構造を示す図である。

【図14】ＬＥＤマスク層を除去した後の図３の構造のモノリシックＬＥＤスタック上に形成されたコンタクト層を示す図である。

【図15】図１４の構造上に形成されたギャップ充填絶縁体を示す図である。

【図16】図１５の構造と位置合わせされたバックプレーン電子基板を示す図である。

【図17】基板接合後に図１６の構造から除去されるＳｉ基板を示す概略図である。

【図18】第１の半導体層の発光面上に形成されたさらに別の光抽出特徴を有する図１７の構造を示す図である。

【図19】クロストーク低減特徴を含むＬＥＤを示す図である。

【発明を実施するための形態】

【0032】

詳細な説明
本開示のある実施形態によれば、ＬＥＤ前駆体を形成する方法１００が提供される。ＬＥＤ前駆体は、複数のＩＩＩ族窒化物層を含む。方法１００のフロー図を図１に示す。

【0033】

ＬＥＤ前駆体における「前駆体」という用語によって、説明されるＬＥＤ前駆体は必ずしも、光の放射を可能にするようなＬＥＤごとの電気接点も、関連回路も含まないことに留意されたい。当然のことながら、ＬＥＤ前駆体およびその形成方法は、さらに別の電気接点および関連回路の追加を除外するものではない。したがって、本開示における前駆体という用語の使用は、最終製品（すなわち、ＬＥＤ、ＬＥＤアレイなど）を含むものとする。

【0034】

本開示は、ＬＥＤ前駆体の層のさまざまな上面に言及する。本開示では、上面の概念は、ＬＥＤ前駆体が形成される基板１０に対するものであると見なされる。すなわち、ある層の上面は、基板に垂直な方向において基板１０から最も遠いそれぞれの層の表面である。

【0035】

図１に示すように、方法１００は、
（ａ）基板を設けるステップ（１０１）と、
（ｂ）基板上に第１の半導体層を形成するステップ（１０２）と、
（ｃ）第１の半導体層を選択的にマスキングするステップ（１０３）と、
（ｄ）ＬＥＤウェル内にモノリシックＬＥＤスタックを選択的に形成するステップ（１０４）と、
（ｅ）モノリシックＬＥＤスタックを含む平坦化された表面を形成するステップ（１０５）と、
（ｆ）ＬＥＤ前駆体をバックプレーン電子基板に対して位置合わせし、接合するステップ（１０６）と、
（ｇ）基板を除去するステップ（１０７）とを備える。

【0036】

ステップ１０１において、基板１０が設けられる。基板１０は、ＩＩＩ族窒化物半導体層と共に使用するのに適した任意の基板であり得る。たとえば、基板１０は、シリコン、ＧａＮ、サファイア、炭化ケイ素、ＳｉＯ_２、または当該技術分野で知られている他の任意の既知の基板１０材料を含むさまざまな材料で形成することができる。いくつかの実施形態では、基板は、Ｓｉウエハ、サファイアウエハ、またはＳｉＣウエハを含み得る。基板１０は、その上にＩＩＩ族窒化物層を形成するのに適した上面１２を含む。

【0037】

ステップ１０２において、第１の半導体層２０が基板１０の上面１２に形成される。第１の半導体層２０はＩＩＩ族窒化物を含む。いくつかの実施形態では、第１の半導体層２０はＧａＮを含む。いくつかの実施形態では、第１の半導体層２０は、ドープされたｎ型であり得る。たとえば、第１の半導体層は、ｎ型ドープＧａＮを含み得る。ｎ型ドーパントは、ＩＩＩ族窒化物に好適な任意のｎ型ドーパント、たとえばＳｉまたはＧｅでもよい。第１の半導体層２０を、約１０^１６～１０^１９ｃｍ^－３のドナー密度でｎ型ドープすることができる。

【0038】

第１の半導体層２０は、基板１０の上面１２の実質的に全体にわたって、連続層として設けられてもよい。第１の半導体層２０は、基板１０の上面１２と略位置合わせされた上面２２を含む。したがって、第１の半導体層２２の上面２２は、基板１０の上面１２に対して第１の半導体層２０の反対側にある。

【0039】

第１の半導体層２０を、ＩＩＩ族窒化物層を形成するための当該技術分野で知られている任意の好適な堆積技術によって堆積することができる。たとえば、ｎ型ドープＧａＮを含む第１の半導体層２０を、有機金属化学蒸着（Metal Organic Chemical Vapour Deposition：ＭＯＣＶＤ）、分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）、ハイドライド気相成長（hydride vapour phase epitaxy：ＨＶＰＥ）または遠隔プラズマ化学蒸着（Remote Plasma Chemical Vapour Deposition：ＲＰＣＶＤ）によって堆積することができる。

【0040】

いくつかの実施形態では、第１の半導体層２０は、少なくとも５００ｎｍの基板表面に垂直な方向に厚さを有し得る。それゆえ、第１の半導体層２０は、基板１０上に、複数のＬＥＤ前駆体をその上に形成するのに適した略均一な層を提供可能である。いくつかの実施形態では、第１の半導体層２０は、基板表面１２に対して垂直な少なくとも７００ｎｍ、１μｍ、１．３μｍ、または１．５μｍの厚さを有し得る。いくつかの実施形態では、第１の半導体層２０は、基板表面１２に垂直な２μｍ以下の厚さを有し得る。

【0041】

ステップ１０３において、第１の半導体層２０の上面にＬＥＤマスク層３０を選択的に形成する。図２に示すように、ＬＥＤマスク層３０は、ＬＥＤマスク層３０の厚さを通して第１の半導体層２０のマスキングされていない部分２４まで複数のＬＥＤウェル３１を画定するために、選択的に形成される。

【0042】

いくつかの実施形態では、第１の半導体層２０をＬＥＤマスク層３０で選択的にマスキングすることは、第１の半導体層２０の上面２２にわたってＬＥＤマスク層を堆積させることを含む。たとえば、いくつかの実施形態では、ＬＥＤマスク層３０は最初に、第１の半導体層２０の上面２２にわたって実質的に連続した層として形成される。次に、ＬＥＤマスク層３０の第１の部分をＬＥＤマスク層３０の厚さを通して選択的に除去して、ＬＥＤウェル３１を形成する。たとえば、ＬＥＤウェル３１の各々を画定するために、ＬＥＤマスク層３０を選択的にエッチングして、ＬＥＤマスク層３０の一部を除去することができる。他の実施形態では、第１の半導体層３０は、好適なパターン層を使用して選択的にパターニングされてもよく、その後、第１の半導体層２０の露出部分にＬＥＤマスク層３０が堆積される。次に、パターン層を除去して、図２に示すようにＬＥＤウェル３１を画定することができる。したがって、ＬＥＤマスク層３０の開口は、当該技術分野で知られているリソグラフィ方法によって形成可能で或ことが理解されるであろう。

【0043】

ＬＥＤマスク層３０は、複数の開口を含む。各開口は、ＬＥＤマスク層３０の厚さを通してＬＥＤウェル３１を画定する。各ＬＥＤウェルは、ＬＥＤ前駆体（すなわち、モノリシックＬＥＤスタック）が形成される容器容積を画定する。図２に示すように、各ＬＥＤウェル３１は、第１の半導体層２０の上面２２からＬＥＤマスク層３２の上面まで延在するＬＥＤウェル側壁３４を含む。ＬＥＤウェル側壁３４は、ＬＥＤウェル３１を画定する。

【0044】

ＬＥＤマスク層３０は、電気絶縁体である材料を含み得る。特に、ＬＥＤマスク層３０は、ＩＩＩ族窒化物の成長速度が第１の半導体層２０上の成長速度と比較して著しく低減される材料を含み得る。たとえば、ＬＥＤマスク層は、ＳｉＮ_ｘ、ＳｉＯＮ、またはＳｉＯ_２を含み得る。

【0045】

ＬＥＤウェル３１の各々を画定するＬＥＤマスク層３０の開口は、その内部に形成されたモノリシックＬＥＤスタックの形状を画定する。第１の半導体層２０の上面２２の平面（およびこれに平行な平面）における開口（ＬＥＤウェル３１）の形状およびサイズは、ＬＥＤの表面積を画定する。各ＬＥＤウェルの断面形状は、所望の任意の二次元形状でもよい。たとえば、ＬＥＤウェル３１の断面形状は、楕円形、三角形、四角形、五角形、六角形、または任意の他の多角形（規則的または不規則的）でもよい。

【0046】

いくつかの実施形態では、ＬＥＤ前駆体はマイクロＬＥＤ前駆体である。したがって、各ＬＥＤウェル３１の断面形状は、１００μｍ×１００μｍ以下の断面積を画定する（すなわち、形状は１００μｍ×１００μｍの面積内に適合する）ことができる。いくつかの実施形態では、各ＬＥＤウェル３１の断面形状は、５０μｍ×５０μｍ、３０μｍ×３０μｍ、２０μｍ×２０μｍ、１０μｍ×１０μｍ、５μｍ×５μｍ、２μｍ×２μｍ、または１μｍ×１μｍ以下でもよい。したがって、マイクロＬＥＤは、この実施形態の方法に従って形成することができる。

【0047】

ＬＥＤマスク層３０は、モノリシックＬＥＤスタックがＬＥＤウェル３１内に形成されるように、第１の半導体層２０に垂直な方向に厚さを有し得る。ＬＥＤマスク層３０の厚さは、モノリシックＬＥＤスタック４０の所望の厚さによって決まる。たとえば、いくつかの実施形態では、ＬＥＤマスク層の厚さは、モノリシックＬＥＤスタック４０の厚さよりも少なくとも１００ｎｍ厚くなるように設けられる。いくつかの実施形態では、ＬＥＤマスク層の厚さは、モノリシックＬＥＤスタック４０の厚さより少なくとも５００ｎｍ、７００ｎｍ、１μｍ、２μｍまたは５μｍ厚くなるように設けられる。いくつかの実施形態では、ＬＥＤマスク層の厚さは、少なくとも２μｍ以下でもよい。他の実施形態では、ＬＥＤマスク層３０の厚さは、少なくとも３μｍ、５μｍ、または１０μｍでもよい。いくつかの実施形態では、ＬＥＤマスク層３０の厚さは、３０μｍ以下でもよい。したがって、ＬＥＤマスク層３０は、効率的な態様で、ＬＥＤウェル３１の陰影を過度に作り出さないように設けられてもよい。

【0048】

ステップ１０４において、各ＬＥＤウェル３１にモノリシックＬＥＤスタック４０を形成することができる。モノリシックＬＥＤスタック４０は、第１の半導体層の露出した上面２２に形成される。したがって、モノリシックＬＥＤスタックは、第１の半導体層２０と電気的に接触している。このステップ１０４に従って形成されたモノリシックＬＥＤスタック４０の例を図３に示す。

【0049】

各モノリシックＬＥＤスタック４０は、複数の層を含む。各層はＩＩＩ族窒化物を含み得る。特に、モノリシックＬＥＤスタック４０は、ｎ型半導体層４２と、活性層４４と、ｐ型半導体層４６とを含む。図３に示すように、モノリシックＬＥＤスタック４０を形成する各層の側壁は、ＬＥＤスタック側壁４７を形成する。各モノリシックスタックのＬＥＤスタック側壁４７は、第１の半導体層２０の上面２２からモノリシックＬＥＤスタックの上面（たとえば、ｐ型半導体層４６の上面）まで延在する。

【0050】

ｎ型半導体層４２は、第１の半導体層上に形成されたＩＩＩ族窒化物を含む。ｎ型半導体層４２は、ＩＩＩ族窒化物を含み得る。ｎ型半導体層４２は、好適な電子ドナー、たとえばＳｉまたはＧｅでドープされてもよい。ｎ型半導体層４２は、第１の半導体層２０の露出部分上に、連続層として堆積される。ｎ型半導体層４２は、第１のＬＥＤの第１の活性層２１への電荷キャリア注入を改善することができる。

【0051】

ｎ型半導体層４２は、第１の半導体層表面２２に垂直な方向に、少なくとも１００ｎｍの厚さを有し得る。いくつかの実施形態では、ｎ型半導体層４２は、第１の半導体層表面２２に垂直な方向に、２μｍ以下の厚さを有し得る。

【0052】

活性層４４は、第１の半導体層４２上に形成されている。活性層は、１つ以上の量子井戸副層を含む。活性層はＩＩＩ族窒化物を含む。図３の実施形態では、活性層４４は、１つ以上の量子井戸層（図示せず）を含み得る。したがって、活性層４４は多重量子井戸層でもよい。活性層４４内の量子井戸層は、ＩＩＩ族窒化物半導体、好ましくはＩｎを含むＩＩＩ族窒化物合金を含み得る。たとえば、図３の実施形態では、活性層４４は、ＧａＮとＩｎ_ｘＧａ_１－ｘＮとの交互の層を含んでもよく、ここで、０＜Ｘ≦１である。特に、いくつかの実施形態では、活性層４２は、Ｉｎ_ｘＧａ_１－ｘＮ層を含んでもよく、ここで、０＜Ｘ≦０．５である。したがって、いくつかの実施形態におけるＬＥＤ前駆体の活性層４２は、少なくとも３６０ｎｍかつ６５０ｎｍ以下の波長を有する光を出力するように構成することができる。活性層４２によって生じる光の波長を制御するために、量子井戸層の厚さおよびＩｎ含有量（Ｘ）を制御することができる。活性層４４は、ＩＩＩ族窒化物薄膜の製造に好適な任意のプロセス、たとえば、有機金属化学蒸着（ＭＯＣＶＤ）、ハイドライド気相成長（ＨＶＰＥ）、遠隔プラズマ化学蒸着（ＲＰＣＶＤ）または分子線エピタキシー（ＭＢＥ）を使用して堆積されてもよい。たとえば、いくつかの実施形態では、活性層４４は、第１の半導体表面２２に垂直な方向に、少なくとも５０ｎｍの全厚（すなわち、活性層４０のすべての層を組合せたもの）を有し得る。いくつかの実施形態では、活性層４４の全厚は、３００ｎｍ以下でもよい。

【0053】

ｐ型半導体層４６はＩＩＩ族窒化物を含む。たとえば、ｐ型層はＧａＮを含み得る。ｐ型半導体層４６は、活性層上に形成される。ｐ型半導体層４６は、好適な電子受容体、たとえばＭｇでドープされてもよい。ｐ型半導体層４６は、約１０^１７～１０^２１ｃｍ^－３のアクセプタ密度（ＮＡ）を有し得る。ｐ型半導体層４６は、各ＬＥＤウェル３１内の活性層４の露出面のかなりの部分（たとえば、全部）を覆う連続層として形成されてもよい。いくつかの実施形態では、ｐ型半導体層４６は、第１の半導体層２２に垂直な方向に少なくとも５０ｎｍの厚さを有し得る。いくつかの実施形態では、第１の半導体層２２に垂直な方向のｐ型半導体層４６の厚さは、４００ｎｍ以下でもよい。

【0054】

いくつかの実施形態では、モノリシックＬＥＤスタック４０の各層は、ＩＩＩ族窒化物薄膜の製作に好適な任意のプロセス、たとえば、有機金属化学蒸着（ＭＯＣＶＤ）または分子線エピタキシー（ＭＢＥ）を使用して堆積されてもよい。

【0055】

モノリシックＬＥＤスタック４０の層は、第１の半導体層２０の露出面上に実質的に形成され、ＬＥＤマスク層３０の表面上には形成されないことが理解されよう。その結果、モノリシックＬＥＤスタック４０は、ＬＥＤマスク層３０によって画定されるＬＥＤウェル３１内に形成されることになる。モノリシックＬＥＤスタック４０の層がＬＥＤウェル３１内に形成されると、モノリシックＬＥＤスタックのＬＥＤスタック側壁は、ＬＥＤマスク層３０のＬＥＤウェル側壁に一致する。すなわち、ＬＥＤウェル側壁３４は、モノリシックＬＥＤスタックが成長するとモノリシックＬＥＤスタックのＬＥＤスタック側壁４７を成形するように構成されている。したがって、ＬＥＤウェル３１のＬＥＤウェル側壁を、成長するモノリシックＬＥＤスタック４０の形状を制御するために使用することができる。特に、以下でより詳細に説明するように、ＬＥＤスタック側壁のさまざまな異なる形状およびプロファイルを実現することができる。

【0056】

モノリシックＬＥＤスタック４０の全厚は、モノリシックＬＥＤスタックを形成する層の数および層の厚さによって決まることが理解されるであろう。たとえば、モノリシックＬＥＤスタック４０は、第１の半導体層表面２２に垂直な方向に、少なくとも４００ｎｍの厚さを有し得る。いくつかの実施形態では、モノリシックＬＥＤスタック４０は、第１の半導体層表面２２に垂直な方向に２．７μｍ以下の厚さを有し得る。

【0057】

図４および図５は、ＬＥＤウェル側壁３４とモノリシックＬＥＤスタック４０との間の２つの可能な界面を示す詳細図である。図４では、モノリシックＬＥＤスタック４０の層は、各々がＬＥＤウェル３１を横切って延在する略均一な層に成長している。したがって、図４の実施形態では、モノリシックＬＥＤスタックの各層の成長速度は、ＬＥＤウェル３１のすべての領域にわたって実質的に同じである。特に、モノリシックＬＥＤスタック４０の層の成長速度は、ＬＥＤウェル側壁３４に近いＬＥＤウェル３１の領域において、ＬＥＤウェル側壁３１の中心に向かう領域における成長速度とほぼ同じである。

【0058】

図５の実施形態では、ＬＥＤウェル側壁３４に向かうモノリシックＬＥＤスタック４０の層は、ＬＥＤウェル３１の中心に向かうものとは異なる厚さ（第１の半導体層２０に垂直）を有する。図５に示すように、モノリシックＬＥＤスタック４０の層は、成長速度が遅いため、ＬＥＤウェル側壁３４に近い領域で薄くなり得る。モノリシックＬＥＤスタックの層４２、４４、４６は、ＩＩＩ族窒化物層のウルツ鉱型結晶構造に起因して、この領域において傾斜面に沿って成長し得る。図５において、ＬＥＤスタック側壁４７は、ＬＥＤウェル側壁３４に一致するように、第１の半導体層２０に略垂直な方向に延在する。ｐ型半導体層４６の上面は、ＬＥＤウェル側壁３４から離れるように延在する。

【0059】

図４および図５の両方において、ＬＥＤスタック側壁４７は、ＬＥＤウェルのＬＥＤウェル側壁３４に一致することが理解されるであろう。図１０および図１１において、モノリシックＬＥＤスタック４０の各層は、ＬＥＤウェル側壁３４によって終端される。すなわち、各モノリシックＬＥＤスタック４０は、ＬＥＤマスク層３０によって、他のモノリシックＬＥＤスタック４０から分離されている。したがって、各モノリシックＬＥＤスタック４０の層は、他のモノリシックＬＥＤスタック４０の層と不連続である。したがって、各モノリシックＬＥＤスタック４０の形成されたままの層は、ＬＥＤの形成のために同じ第１の半導体層２０上に形成することができる他のモノリシックＬＥＤスタック４０から、好適に電子的に絶縁されている。したがって、この実施形態に係るＬＥＤ前駆体を形成する方法は、ＬＥＤ前駆体の形成中にＬＥＤスタックの堆積されたままの層を電気的に絶縁することに関する処理ステップを減らす、または排除することができる。

【0060】

いくつかの実施形態では、マスク層３０はＬＥＤスタック側壁４７のパッシベーション層としても作用することが理解されよう。それゆえ、図４および図５に示すように、マスク層３０は、ＬＥＤスタック側壁４７上の表面状態を不活性化する。したがって、この実施形態の方法に従って形成されたＬＥＤ前駆体は、製造プロセスの一部としてパッシベーション層を組み込んで、ＬＥＤ前駆体の製造をより効率的にすることが可能である。

【0061】

図２～図５では、ＬＥＤウェル側壁３４は、第１の半導体層２０に略垂直に延在するように示されている。他の実施形態では、ＬＥＤウェル側壁３４は、ＬＥＤスタック側壁４７上に異なる側壁プロファイルを施すように構成することができる。このようなＬＥＤウェル側壁の例を、図６～図８に示す。

【0062】

図６および図７において、第１の半導体層２０とＬＥＤマスク層３０の上面３２との間に延在するＬＥＤウェル側壁３４の一部は、第１の半導体層２０の上面に垂直な方向に対して傾斜している。図６および図７では、ＬＥＤウェル側壁３４は、ＬＥＤウェル３１を画定するＬＥＤマスク層３０のすべての表面上で同じ傾斜を有する。当然のことながら、他の実施形態では、ＬＥＤウェル側壁３４の傾斜は、ＬＥＤウェル３１の周囲で変化してもよい。

【0063】

図６において、第１の半導体層２０の上面２２に平行な平面におけるＬＥＤウェル３１の断面積が、第１の半導体層２０の上面２２からＬＥＤマスク層３２の上面に向かう方向に増加するように、ＬＥＤウェル側壁３４は（第１の半導体層２０の）法線に対して傾斜している。図６では、ＬＥＤ側壁３４は、ＬＥＤウェル側壁３４と第１の半導体層２０の露出面２４との間で鈍角（α）で傾斜している。

【0064】

図７において、第１の半導体層２０の上面２２に平行な平面におけるＬＥＤウェル３１の断面積が、第１の半導体層の上面からＬＥＤマスク層３０の上面３２に向かう方向に減少するように、ＬＥＤ側壁３４は（第１の半導体層２０の）法線に対して傾斜している。図７では、ＬＥＤ側壁３４は、ＬＥＤウェル側壁３４と第１の半導体層２０の露出面２４との間で鋭角（β）で傾斜している。

【0065】

図８では、ＬＥＤウェル側壁３４は、複数のＬＥＤウェル側壁部分を含む複合プロファイルを有する。したがって、ＬＥＤウェル側壁３４は、第１の方向に延在する第１のＬＥＤウェル側壁部分３４ａと、第２の方向に延在する第２のＬＥＤウェル側壁部分３４ｂとを備え得る。図８の実施形態では、第１のＬＥＤ側壁部分３４ａは、第１の半導体層２０から第２のＬＥＤ側壁部分３４ｂまで延在し、第２のＬＥＤ側壁部分３４ｂは、第１のＬＥＤ側壁部分３４ａからＬＥＤマスク層３０の上面３２まで延在する。図８に示すように、第１のＬＥＤ側壁部分３４ａは、第１の半導体層に略垂直な第１の方向に延在する。第２のＬＥＤウェル側壁部分３４ｂは、法線に対して傾斜した第２方向に延在する。図８は、複合プロファイルの１つの可能な例であることが理解されるであろう。他の実施形態では、複合プロファイルは、複数のＬＥＤウェル側壁部分で形成されてもよい。ＬＥＤウェル側壁部分の各々は、任意の所望の複合プロファイルを形成するように、垂直方向、または垂線に対して傾斜（鋭角または鈍角）した方向のそれぞれの方向に延在してもよい。

【0066】

図８では、モノリシックＬＥＤスタック４０の活性層４４は、第２のＬＥＤウェル側壁部分３４ｂの断面に沿って配置されている。ｎ型半導体層４２は、第１のＬＥＤウェル側壁部分３４ａを充填するように配置されている。したがって、モノリシックＬＥＤスタック４０は、活性層４４と第１の半導体層２０との間に（発光面２８に向かって）延在するｎ型半導体層の細長い柱状部分を含む。それゆえ、ｎ型半導体層４２は、光抽出効率および／またはＬＥＤから抽出される光のコリメーションを改善するのに役立つように、ＬＥＤ前駆体の光ガイド特徴として機能する。

【0067】

したがって、図８では、各ＬＥＤウェル側壁３４ａのコリメート部分が、第１の半導体層２０から、第１の半導体層２０に略垂直な方向に延在する。このコリメート部分により、ＬＥＤスタック側壁４７ａのコリメート部分が形成される。ＬＥＤスタック側壁のコリメート部分は、第１の半導体層２０から第１の半導体層２０に略垂直な方向に延在する。ＬＥＤウェル側壁はまた、コリメート部分３４ａとＬＥＤマスク層３０の上面３２との間に延在するＬＥＤウェル側壁３４ｂのテーパ部分を含む。テーパ部分３４ａは、第１の半導体層２０の上面２２に平行な面におけるＬＥＤウェル３１の断面積が、第１の半導体層の上面からＬＥＤマスク層３０の上面に向かう方向に減少するように、鋭角に傾斜している。これにより、鋭角に傾斜したＬＥＤスタック側壁４７ｂのテーパ部が形成される。ＬＥＤスタック側壁４７ｂのテーパ部分は、コリメート部分４７ａからモノリシックＬＥＤスタック４０の上面まで延在する。

【0068】

ＬＥＤマスク側壁の化合物プロファイルは、当業者に公知のリソグラフィ技術を使用して形成することができる。

【0069】

図６～図８に示すＬＥＤマスク側壁３４の例は、概して平坦な（すなわち平らな）表面を含むが、他の実施形態では、ＬＥＤマスク側壁３４は、凹状部分または凸状部分を含み得ることが理解されよう。その結果、ＬＥＤスタック側壁４７も、凹状部分または凸状部分を含み得る。

【0070】

ＬＥＤウェル３１内にモノリシックＬＥＤスタック４０を堆積させることによって、ＬＥＤ前駆体を設けることができる。ステップ１０１～１０４に続いて、ＬＥＤ前駆体をさらに処理して、電気接点および関連回路を追加することによってＬＥＤを形成することができる。図１のステップ１０５～１０７は、ＬＥＤを形成するための追加の処理ステップを概説する。

【0071】

モノリシックＬＥＤスタック４０がＬＥＤウェル３１内に形成されると、方法のステップ１０５は、モノリシックＬＥＤスタックに対する接点を形成することと、基板接合のために接点表面を平坦化することとを含む。ステップ１０５は、ＬＥＤマスク層３０がさらに処理される程度に応じて、さまざまな方法で実行されてもよい。ここで、２つの可能な手法を説明する。第１の手法では、図９～図１３に示すように、ＬＥＤウェル側壁３４が保存される。第２の手法では、図１４～図１８に示すように、コンタクト層の堆積の前にＬＥＤマスク層３０が除去される。

【0072】

第１の手法では、アノードコンタクト層５０をｐ型半導体層４６の上面に形成することができる。アノードコンタクト層は、ｐ型半導体層４６に対するオーミックコンタクトの形成に好適な任意の材料を含み得る。

【0073】

アノードコンタクト層５０を、任意の好適なパターニング技術を用いてパターニングすることができる。たとえば、アノードコンタクト層５０は、リソグラフィプロセスを用いてパターニングされてもよい。図９に示す例では、アノードコンタクト層５０は、各モノリシックＬＥＤスタック４０の上面を覆うようにパターニングされている。アノードコンタクト層５０は、ＬＥＤウェル３１に堆積される。したがって、ＬＥＤマスク層３０の上面は、アノードコンタクト層５０を越えて第１の半導体層に垂直な方向に延在する。アノードコンタクト層５０をＬＥＤウェルに堆積させることによって、アノードコンタクト層はモノリシックＬＥＤスタック４０の一部を形成する。

【0074】

アノードコンタクト層５０の堆積に続いて、ＬＥＤ前駆体は平坦化される。ＬＥＤ前駆体の平坦化によって、バックプレーン電子基板への接合に適したＬＥＤ前駆体の表面が設けられる。第１の手法によれば、ＬＥＤ前駆体は、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）プロセスを使用して平坦化される。図１０は、ＣＭＰが施された図９のＬＥＤ前駆体を示す図である。図１０に示すように、アノードコンタクト層５０を越えて第１の半導体層に垂直な方向に延在するＬＥＤマスク層の一部が除去されている。したがって、ＣＭＰプロセスでは、ＬＥＤマスク層の残りの第１の部分がモノリシックＬＥＤスタックの上面と共に平坦化された表面を形成するように、ＬＥＤマスク層の上面からＬＥＤマスク層の第２の部分を除去する。したがって、ＣＭＰに続いて、ＬＥＤマスク層３０の上面は、アノードコンタクト層５０の上面５２（すなわち、モノリシックＬＥＤスタック４０の上面）と実質的に連続した平坦な表面を形成する。

【0075】

化学機械研磨プロセスは、ＩＩＩ族窒化物などと共に使用するのに適した任意の既知のＣＭＰプロセスであり得る。

【0076】

平坦化された表面が形成されると、ＬＥＤ前駆体をバックプレーン電子基板６０に接合することができる（図１のステップ１０６）。図１１は、基板接合のためにＬＥＤ前駆体と位置合わせされているバックプレーン電子基板６０の例を示す。バックプレーン電子基板は、複数のコンタクトパッド６２および誘電体接合層６４を含む。

【0077】

コンタクトパッド６２を、第１の半導体層２０上のアノードコンタクト／モノリシックＬＥＤスタック４０の配置に対応するパターンで、バックプレーン電子基板上に配置することができる。コンタクトパッド６２は、バックプレーン電子基板６０とアノードコンタクト５０との間の電気的接続を形成するように構成されている。コンタクトパッド６０は、接合プロセス中にアノードコンタクト５０と拡散接合、直接接合または共晶接合を形成するように配置することができる。

【0078】

誘電体接合層６４は、バックプレーン電子基板６０上でコンタクトパッド６２の周囲に配置される。誘電体接合層は、ハイブリッド基板接合が形成されるように、接合プロセス中にＬＥＤマスク層３０との接合を形成するように構成することができる。好適なハイブリッド接合プロセスに関するさらに詳しい情報は、少なくともＧＢ１９１７１８２．６で説明されている。

【0079】

基板は、圧力および／または温度の印加によって共に接合されてもよい。たとえば、いくつかの実施形態では、位置合わせに続いて、基板は、少なくとも１００℃の温度でプレス機内で共にプレスされてもよい。いくつかの実施形態では、少なくとも１０ｋＮの圧力が印加されてもよい。いくつかの実施形態では、少なくとも２０ｋＮ、３０ｋＮ、または４０ｋＮの圧縮力が印加されてもよい。接合される基板により大きな圧縮力を印加することによって、基板間の接合形成の信頼性を向上させることができる。いくつかの実施形態では、プレス機は、接合中のコンタクトパッド６２およびアノードコンタクト５０の基板破壊または望ましくない変形のリスクを低減するために、４５ｋＮ以下の圧縮力を印加することができる。

【0080】

ＬＥＤ前駆体がバックプレーン電子基板６０に接合されると、基板１０を除去することができる（図１のステップ１０７）。図１２は、第１の半導体層２０の発光面２８を露出させるために除去されている基板１０を示す概略図である。

【0081】

基板の除去に続いて、第１の半導体層２０の発光面２８には、さらに別の処理ステップが行われてもよい。たとえば、図１３では、共通カソードコンタクト７０が第１の半導体層２０上に形成される。共通カソードコンタクト７０は、発光面２８上に形成されているため、本実施形態における共通カソードは、可視光に対して透明な材料を含む。たとえば、共通カソードコンタクト７０は、インジウムスズ酸化物、または任意の他の好適な透明導電性酸化物を含み得る。当然のことながら、図１３は、共通カソードコンタクト７０の可能な配置の一例にすぎないことが理解されるであろう。他の実施形態では、第１の半導体層２０への電気接点を、ＬＥＤマスク層３０を通してバックプレーン電子回路基板６０に対して形成することができる。

【0082】

図１３に示されるように、さらに別の導光特徴８０を、基板除去後に形成することができる。図１３において、導光特徴８０は、ＬＥＤ間のクロストークを防止するために、各モノリシックＬＥＤスタック４０の周囲に形成されている。いくつかの実施形態では、導光特徴８０は、１つ以上の金属層を含む。たとえば、導光特徴は、Ａｌ、Ａｇ、Ａｕ、または任意の他の好適な金属を含み得る。いくつかの実施形態では、導光特徴は、反射器、たとえば分布ブラッグ反射器（distributed Bragg reflector：ＤＢＲ）を含み得る。それゆえ、ＬＥＤのアレイを、上で概説した第１の手法に従って形成可能であることが理解されよう。

【0083】

第２の手法によれば、ＬＥＤのアレイを設けることも可能である。第２の手法を図１４～図１８に示す。

【0084】

図１４に示すように、ＬＥＤマスク層３０を、モノリシックＬＥＤスタック４０の形成後に選択的に除去することができる。図１４の実施形態では、ＬＥＤマスク層３０の実質的にすべてが除去される。したがって、ＬＥＤスタック側壁４７は、図１４に示す中間処理ステップ中に露出される。

【0085】

次に、ｐ型半導体層４６および第１の半導体層２０に対する接点を形成することができる。図１４に示すように、アノードコンタクト５０を、ｐ型半導体層４６の上面に形成することができる。アノードコンタクト５０は、第１の手法に関して上述したアノードコンタクト５０と同様の材料を含み得る。

【0086】

第１の半導体層２０に対して電気接点を形成するように構成されたカソードコンタクト７１を形成することもできる。図１４に示すように、絶縁層７４が、カソードコンタクト７１とモノリシックＬＥＤスタック４０との間に電気的絶縁をもたらすために、モノリシックＬＥＤスタックの少なくとも一部の上に設けられてもよい。

【0087】

接点（アノードコンタクト５０およびカソードコンタクト７１）の形成に続いて、モノリシックＬＥＤスタック４０間の空隙にギャップ充填絶縁体９０を形成することができる。したがって、ギャップ充填絶縁体は、ＬＥＤマスク層の除去後に残された残りの空隙を充填する。ギャップ充填絶縁体は、アノードコンタクト５０およびカソードコンタクト７１のそれぞれの上面５２、７２と実質的に連続した平坦な表面（すなわち、平らな表面）を形成する上部絶縁体表面９２を含むように堆積されてもよい。

【0088】

ギャップ充填絶縁体は、ＬＥＤマスク層３０の除去後にモノリシックＬＥＤスタック４０間の空隙を充填するように構成することができる。ギャップ充填絶縁体は、モノリシックＬＥＤスタックの各々が互いに短絡されないことを保証する絶縁材料を含む。ギャップ充填絶縁体はまた、各モノリシックＬＥＤスタック４０のＬＥＤスタック側壁４７のパッシベーション層としても作用する。ギャップ充填絶縁体９０は、ＳｉＯ_２、ＳｉＮ_ｘ、または任意の他の好適な絶縁体を含み得る。ギャップ充填絶縁体９０は、たとえば、化学気相堆積法または他の好適な堆積技術によって形成されてもよい。

【0089】

平坦化された表面が形成されると、ＬＥＤ前駆体を、バックプレーン電子基板６０に接合することができる（図１のステップ１０６）。ＬＥＤ前駆体をバックプレーン基板に接合するためのプロセスを、図１６に概略的に示す。図１６では、バックプレーン電子基板６０は、第１の半導体層２０上のアノードコンタクトおよびカソードコンタクトと位置合わせされている。２つの基板を接合するプロセスは、上述の手法と同様に実行することができる。

【0090】

基板の接合に続いて、基板１０を、第１の半導体層２０から除去することができる（図１のステップ１０７）。このようなプロセスの概略図を図１７に示す。このステップを実行するためのステップは、第１の手法について上述したものと実質的に同じでもよい。基板１０の除去に続いて、残りの構造は、ＬＥＤのアレイ（すなわち、ＬＥＤアレイ）を含む。

【0091】

図１８では、追加の導光特徴（すなわち、レンズ８４）を、第１の半導体層２０の発光面上に形成することができる。たとえば、第１の半導体層の発光面をさらにパターニングまたは成形してもよい。導光特徴８４は、ＬＥＤからの光抽出を改善するためにレンズ８４などのコリメート機構を備え得る。

【0092】

図１９では、図１８の実施形態は、クロストークを低減するための導光特徴８０（すなわち、クロストーク低減特徴）を含むようにさらに処理される。クロストーク低減特徴は、ＬＥＤ間のクロストークを低減または防止するために、各ＬＥＤを取り囲むように設けられてもよい。導光特徴８０は、図１３の導光特徴と同様に設けられてもよい。

【0093】

したがって、ＬＥＤのアレイを、本開示の方法に従って、ＬＥＤ前駆体のアレイで形成することができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】