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特許7418814半導体回路

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-12

(45)【発行日】2024-01-22

(54)【発明の名称】半導体回路

(51)【国際特許分類】

G06G 7/60 20060101AFI20240115BHJP

【ＦＩ】

G06G7/60

【請求項の数】 7

(21)【出願番号】P 2020091392

(22)【出願日】2020-05-26

(65)【公開番号】P2021189529

(43)【公開日】2021-12-13

【審査請求日】2023-04-06

(73)【特許権者】

【識別番号】504143441

【氏名又は名称】国立大学法人奈良先端科学技術大学院大学

(74)【代理人】

【識別番号】110000338

【氏名又は名称】弁理士法人ＨＡＲＡＫＥＮＺＯＷＯＲＬＤＰＡＴＥＮＴ＆ＴＲＡＤＥＭＡＲＫ

(72)【発明者】

【氏名】中島康彦

(72)【発明者】

【氏名】木村睦

(72)【発明者】

【氏名】張任遠

【審査官】豊田真弓

(56)【参考文献】

【文献】特開平０６－２７４６６１（ＪＰ，Ａ）

【文献】特開平０９－０４４５８２（ＪＰ，Ａ）

【文献】特開平０５－３１３６９２（ＪＰ，Ａ）

【文献】米国特許第０５３９６４４２（ＵＳ，Ａ）

【文献】米国特許出願公開第２０２０／０１１７９８６（ＵＳ，Ａ１）

【文献】特開昭６３－２３７１８６（ＪＰ，Ａ）

【文献】特開平８－１２４３７９（ＪＰ，Ａ）

【文献】特開２００９－１５１８４７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｇ７／６０

(57)【特許請求の範囲】

【請求項1】

一対の端子ＢＬ及び端子ＸＢＬと、
端子Ｙと、
上記端子ＢＬに上部電極が接続された第１コンデンサと、
上記端子ＸＢＬに上部電極が接続された第２コンデンサと、
上記第１コンデンサの下部電極と上記端子Ｙとの間に接続された第１トランジスタと、
上記第２コンデンサの下部電極と上記端子Ｙとの間に接続された第２トランジスタと、
上記第１トランジスタをオンさせるための第１信号を記憶可能な第１記憶素子と、
上記第２トランジスタをオンさせるための第２信号を記憶可能な第２記憶素子と
を備え、
上記第１記憶素子が上記第１信号を記憶する場合、上記端子ＢＬから入力されるＢＬ信号が所定レベルであれば、上記端子Ｙは上記第１コンデンサの容量値に応じた電圧値のＹ信号を出力し、
上記第２記憶素子が上記第２信号を記憶する場合、上記端子ＸＢＬから入力されるＸＢＬ信号が所定レベルであれば、上記端子Ｙは上記第２コンデンサの容量値に応じた電圧値のＹ信号を出力することを特徴とする半導体回路。

【請求項2】

複数の上記第１コンデンサと、
複数の上記第１トランジスタと、
複数の上記第１記憶素子と
を備え、
複数の上記第１コンデンサは、上記端子ＢＬと上記端子Ｙとの間で並列接続されていることを特徴とする請求項１に記載の半導体回路。

【請求項3】

複数の上記第２コンデンサと、
複数の上記第２トランジスタと、
複数の上記第２記憶素子と
を備え、
複数の上記第２コンデンサは、上記端子ＸＢＬと上記端子Ｙとの間で並列接続されていることを特徴とする請求項１又は２に記載の半導体回路。

【請求項4】

複数の上記第１コンデンサの各容量値は互いに異なり、
複数の上記第２コンデンサの各容量値は互いに異なることを特徴とする請求項３に記載の半導体回路。

【請求項5】

一対の端子ＢＬ及び端子ＸＢＬと、
端子Ｙと、
上記端子ＢＬ又は上記端子ＸＢＬに上部電極の接続先を切り替え可能な第１コンデンサと、
上記第１コンデンサの下部電極と上記端子Ｙとの間に接続された第１トランジスタと、
上記第１トランジスタをオンさせるための第１信号を記憶可能な第１記憶素子と
を備え、
上記第１記憶素子が上記第１信号を記憶する場合、上記端子ＢＬ又は上記ＸＢＬのうちの、上記第１コンデンサの上記上部電極が接続された端子から入力される信号が所定レベルであれば、上記端子Ｙは上記第１コンデンサの容量値に応じた電圧値のＹ信号を出力することを特徴とする半導体回路。

【請求項6】

複数の上記第１コンデンサと、
複数の上記第１トランジスタと、
複数の上記第１記憶素子と
を備え、
複数の上記第１コンデンサは、上記端子ＢＬ又は上記ＸＢＬのうちの、上記第１コンデンサの上記上部電極が接続された端子と、上記端子Ｙとの間で並列接続されていることを特徴とする請求項５に記載の半導体回路。

【請求項7】

複数の上記第１コンデンサの各容量値は互いに異なることを特徴とする請求項６に記載の半導体回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、パターンマッチングを実行するための半導体回路に関する。

【背景技術】

【0002】

非特許文献１には、畳み込みニューラル・ネットワーク（CNN：Convolutional Neural Networks）における畳み込み演算において、カーネルの各重みを、メモリスタの抵抗値を用いて表現した構成が開示されている。非特許文献１の構成は、メモリスタの抵抗値を変化させることによりカーネルの各重みを変化させる。非特許文献１の構成は、所望のカーネルの各重みを用いてパターンマッチングを実行する。

【0003】

メモリスタは、通過した電荷を記憶し、抵抗値を変えられる特性を持った受動素子である。メモリスタは、論理演算装置と記憶素子という２つの役割を持っている。メモリスタは、記憶素子としてはアナログでデータを保持するため、不揮発性メモリとしての活用が可能である。

【先行技術文献】

【非特許文献】

【0004】

【文献】Peng Yao, Huaqiang Wu, Bin Gao, Jianshi Tang, Qingtian Zhang, Wenqiang Zhang, J. Joshua Yang & He Qian, "Fully hardware-implemented memristor convolutional neural network", Nature, Vol 577, pages 641-646, 30 January 2020

【発明の概要】

【発明が解決しようとする課題】

【0005】

非特許文献１の構成は、メモリスタを格子状に配置し、メモリスタに電圧を印加して電流を生成する。非特許文献１の構成は、メモリスタに電流が流れるので、消費電力の低減化の観点からは改善の余地がある。

【0006】

このため、非特許文献１の構成において、メモリスタに代えて、コンデンサを備えたメムキャパシタを格子状に配置することが有効と期待できる。コンデンサは電流を流さないので、メムキャパシタを用いた場合であれば電流生成が不要となるからである。メムキャパシタを用いた場合、カーネルの各重みは、各メムキャパシタのコンデンサの容量値を用いて表現される。メムキャパシタは、コンデンサに電荷を貯めるだけでなく、コンデンサの容量値が印加電圧の履歴に応じて変化する特性を持った受動素子である。

【0007】

しかしながら、コンデンサの容量値を精度よく制御することは容易ではないのが通常である。単にメモリスタをメムキャパシタに置き換えた構成は実用性に欠けると言わざる得ない。

【0008】

本発明の一態様は、コンデンサの容量値を用いて表現されるカーネルの各重みを用いたパターンマッチングを実行可能とする半導体回路を実現することを目的とする。

【課題を解決するための手段】

【0009】

上記の課題を解決するために、本発明の一態様に係る半導体回路は、一対の端子ＢＬ及び端子ＸＢＬと、端子Ｙと、上記端子ＢＬに上部電極が接続された第１コンデンサと、上記端子ＸＢＬに上部電極が接続された第２コンデンサと、上記第１コンデンサの下部電極と上記端子Ｙとの間に接続された第１トランジスタと、上記第２コンデンサの下部電極と上記端子Ｙとの間に接続された第２トランジスタと、上記第１トランジスタをオンさせるための第１信号を記憶可能な第１記憶素子と、上記第２トランジスタをオンさせるための第２信号を記憶可能な第２記憶素子とを備え、上記第１記憶素子が上記第１信号を記憶する場合、上記端子ＢＬから入力されるＢＬ信号が所定レベルであれば、上記端子Ｙは上記第１コンデンサの容量値に応じた電圧値のＹ信号を出力し、上記第２記憶素子が上記第２信号を記憶する場合、上記端子ＸＢＬから入力されるＸＢＬ信号が所定レベルであれば、上記端子Ｙは上記第２コンデンサの容量値に応じた電圧値のＹ信号を出力する。

【0010】

上記構成において、第１記憶素子が第１トランジスタをオンさせるための第１信号を記憶し、第２記憶素子が第２トランジスタをオンさせるための第２信号を記憶することにより、第１トランジスタ及び第２トランジスタをオンさせる。第１トランジスタがオンすることにより、第１コンデンサは端子ＢＬと端子Ｙとの間に接続される。第２トランジスタがオンすることにより、第２コンデンサは端子ＸＢＬと端子Ｙとの間に接続される。そして、ＢＬ信号が所定レベルであれば、端子Ｙは第１コンデンサの容量値に応じた電圧値のＹ信号を出力する。ＸＢＬ信号が所定レベルであれば、端子Ｙは第２コンデンサの容量値に応じた電圧値のＹ信号を出力する。

【0011】

それゆえ、上記構成によれば、コンデンサの容量値を用いて表現されるカーネルの各重みを用いたパターンマッチングを実行可能とする半導体回路を実現することができる。

【0012】

複数の上記第１コンデンサと、複数の上記第１トランジスタと、複数の上記第１記憶素子とを備え、複数の上記第１コンデンサは、上記端子ＢＬと上記端子Ｙとの間で並列接続されていることが好ましい。

【0013】

上記構成によれば、Ｙ信号の電圧値を、複数の第１コンデンサの容量値に応じた電圧値の和とすることができる。

【0014】

複数の上記第２コンデンサと、複数の上記第２トランジスタと、複数の上記第２記憶素子とを備え、複数の上記第２コンデンサは、上記端子ＸＢＬと上記端子Ｙとの間で並列接続されていることが好ましい。

【0015】

上記構成によれば、Ｙ信号の電圧値を、複数の第２コンデンサの容量値に応じた電圧値の和とすることができる。

【0016】

複数の上記第１コンデンサの各容量値は互いに異なり、複数の上記第２コンデンサの各容量値は互いに異なることが好ましい。

【0017】

上記構成によれば、端子ＢＬと端子Ｙとの間に接続される第１コンデンサの組合せを変化させることにより、Ｙ信号の電圧値を、当該組合せに応じた電圧値とすることができる。

【0018】

本発明の他の一態様に係る半導体回路は、一対の端子ＢＬ及び端子ＸＢＬと、端子Ｙと、上記端子ＢＬ又は上記端子ＸＢＬに上部電極の接続先を切り替え可能な第１コンデンサと、上記第１コンデンサの下部電極と上記端子Ｙとの間に接続された第１トランジスタと、上記第１トランジスタをオンさせるための第１信号を記憶可能な第１記憶素子とを備え、上記第１記憶素子が上記第１信号を記憶する場合、上記端子ＢＬ又は上記ＸＢＬのうちの、上記第１コンデンサの上記上部電極が接続された端子から入力される信号が所定レベルであれば、上記端子Ｙは上記第１コンデンサの容量値に応じた電圧値のＹ信号を出力する。

【0019】

上記構成において、第１コンデンサは、端子ＢＬと端子Ｙとの間に接続されるか、端子ＸＢＬと端子Ｙとの間に接続されるか、が切り替えられる。例えば、第１コンデンサが、端子ＢＬと端子Ｙとの間に接続された場合、第１記憶素子が第１トランジスタをオンさせるための第１信号を記憶することにより、第１トランジスタをオンさせる。ＢＬ信号が所定レベルであれば、端子Ｙは第１コンデンサの容量値に応じた電圧値のＹ信号を出力する。

【0020】

【0021】

複数の上記第１コンデンサと、複数の上記第１トランジスタと、複数の上記第１記憶素子とを備え、複数の上記第１コンデンサは、上記端子ＢＬ又は上記ＸＢＬのうちの、上記第１コンデンサの上記上部電極が接続された端子と、上記端子Ｙとの間で並列接続されていることが好ましい。

【0022】

上記構成によれば、Ｙ信号の電圧値を、複数の第１コンデンサの容量値に応じた電圧値の和とすることができる。

【0023】

複数の上記第１コンデンサの各容量値は互いに異なることが好ましい。

【0024】

【発明の効果】

【0025】

本発明の一態様によれば、コンデンサの容量値を用いて表現されるカーネルの各重みを用いたパターンマッチングを実行可能とすることができる。

【図面の簡単な説明】

【0026】

【図1】本発明の実施形態１に係る記憶素子の概略構成図である。

【図2】本発明の実施形態１に係るコンデンサ素子の概略構成図である。

【図3】本発明の実施形態１に係る基本回路の概略構成図である。

【図4】本発明の実施形態１に係る半導体回路の概略構成図である。

【図5】上記半導体回路が実行するパターンマッチングを説明するための説明図である。

【図6】上記半導体回路が実行するパターンマッチングを説明するための説明図である。

【図7】本発明の実施形態２に係る基本回路の概略構成図である。

【図8】本発明の実施形態２に係る記憶素子の概略構成図である。

【発明を実施するための形態】

【0027】

〔実施形態１〕
以下、図面を参照して、本発明の実施形態１を説明する。図１は、本実施形態１に係る記憶素子１０の概略構成図である。図２は、本実施形態１に係るコンデンサ素子２０の概略構成図である。図３は、本実施形態１に係る基本回路３０の概略構成図である。図４は、本実施形態１に係る半導体回路４０の概略構成図である。

【0028】

半導体回路４０は、図４のとおり、基本回路４０１～４０９と、判定回路４１とを備える。図４の例では、基本回路４０１～４０９の数は９個であるが、本実施形態１はこの数に限られるものではない。基本回路４０１～４０９の各構成は、図３の基本回路３０の構成と同一である。なお、判定回路４１は、必須の構成要件ではない。

【0029】

基本回路３０は、図３のとおり、記憶素子ＭＥ３１～ＭＥ３４と、コンデンサ素子ＣＥ３１～ＣＥ３４とを備える。図３の例では、記憶素子ＭＥ３１～ＭＥ３４の数は４個であるが、本実施形態１はこの数に限られるものではない。また、図３の例では、コンデンサ素子ＣＥ３１～ＣＥ３４の数は４個であるが、本実施形態１はこの数に限られるものではない。ただし、記憶素子ＭＥ３１～ＭＥ３４とコンデンサ素子ＣＥ３１～ＣＥ３４とは同一の数となる。記憶素子ＭＥ３１～ＭＥ３４の各構成は、図１の記憶素子１０の構成と同一である。コンデンサ素子ＣＥ３１～ＣＥ３４の各構成は、図２のコンデンサ素子２０の構成と同一である。

【0030】

半導体回路４０は、コンデンサの容量値を用いて表現されるカーネルの各重みを用いたパターンマッチングを実行可能とする回路である。特に、半導体回路４０は、パターンマッチングに曖昧性を持たせること可能である。曖昧性を持つパターンマッチングを「曖昧パターンマッチング」と称する。曖昧パターンマッチングはＡＩ（artificial intelligence）の基本的オペレーションである。

【0031】

以下、記憶素子１０、コンデンサ素子２０、基本回路３０及び半導体回路４０を順に説明する。

【0032】

（記憶素子の構成）
記憶素子１０は、図１のとおり、ｎ型ＭＯＳトランジスタＮ１０１～Ｎ１０４と、ｐ型ＭＯＳトランジスタＰ１０１～Ｐ１０２とを備える。図１において、ＷＬ、ＢＬ、ＸＢＬ、Ｘはそれぞれ端子名を表す。以下、端子ＷＬからの入力信号をＷＬ信号、端子ＢＬからの入力信号をＢＬ信号、端子ＸＢＬからの入力信号をＸＢＬ信号、端子Ｘからの出力信号をＸ信号と称する。

【0033】

なお、図１～４において、各図に記載の端子の端子名が同一である端子同士は、特に断りがない限り、互いに接続されるものとする。例えば、図１に記載の端子Ｘと図２に記載の端子Ｘは互いに接続される。

【0034】

図１において、ｐ型ＭＯＳトランジスタＰ１及びｎ型ＭＯＳトランジスタＮ３の各ドレイン同士及び各ゲート同士を接続し、ｐ型ＭＯＳトランジスタＰ１のソースを電源電位に接続し、ｎ型ＭＯＳトランジスタＮ３のソースを接地電位に接続して、ＣＭＯＳインバータＩＮ１が構成されている。ＣＭＯＳインバータＩＮ１の入力は、各ゲート同士の接続点であり、その出力は、各ドレイン同士の接続点である。

【0035】

また、ｐ型ＭＯＳトランジスタＰ１０２及びｎ型ＭＯＳトランジスタＮ１０４の各ドレイン同士及び各ゲート同士を接続し、ｐ型ＭＯＳトランジスタＰ１０２のソースを電源電位に接続し、ｎ型ＭＯＳトランジスタＮ１０４のソースを接地電位に接続して、ＣＯＭＳインバータＩＮ２が構成されている。ＣＭＯＳインバータＩＮ２の入力は、各ゲート同士の接続点であり、その出力は、各ドレイン同士の接続点である。ＣＯＭＳインバータＩＮ２の出力は、端子Ｘに接続される。

【0036】

ＣＭＯＳインバータＩＮ１の出力がＣＭＯＳインバータＩＮ２の入力に接続される。また、ＣＭＯＳインバータＩＮ２の出力がＣＭＯＳインバータＩＮ１の入力に接続される。ＣＭＯＳインバータＩＮ１及びＣＭＯＳインバータＩＮ２は所謂ラッチ回路を構成する。

【0037】

ｎ型ＭＯＳトランジスタＮ１０１のソースは端子ＸＢＬに接続され、そのドレインはＣＭＯＳインバータＩＮ１の入力に接続される。また、ｎ型ＭＯＳトランジスタＮ１０２のソースは端子ＢＬに接続され、そのドレインはＣＭＯＳインバータＩＮ２の入力に接続される。ｎ型ＭＯＳトランジスタＮ１０１及びｎ型ＭＯＳトランジスタＮ１０２の各ゲートは、端子ＷＬに接続される。

【0038】

端子ＢＬから入力されるＢＬ信号と端子ＸＢＬから入力されるＸＢＬ信号とは、通常、その電位を論理信号としてみるときは互いに相手の反転となっている、すなわち相補的である。また、ＣＭＯＳインバータＩＮ１の出力とＣＭＯＳインバータＩＮ２の出力の論理信号レベルも定常状態においては相補的である。すなわち、一方がハイレベルであれば他方はロウレベルとなる。例えば、ＣＭＯＳインバータＩＮ１の出力がロウレベルでＣＭＯＳインバータＩＮ２の出力がハイレベルのときは論理“１”を記憶しているとし、その逆は論理“０”を記憶しているとする等と記憶内容が決められている。

【0039】

ｎ型ＭＯＳトランジスタＮ１０１及びｎ型ＭＯＳトランジスタＮ１０２は、ＢＬ信号及びＸＢＬ信号を記憶素子１０に書き込むときの書き込み制御トランジスタとして用いられる。

【0040】

（記憶素子の動作）
書き込み動作：
書き込み動作は、記憶素子１０が、記憶素子１０にハイレベル（第１信号、第２信号）を書き込む動作である。端子ＢＬにはハイレベルが入り、ＢＬ信号はハイレベルになる。一方、端子ＸＢＬにはロウレベルが入り、ＸＢＬ信号はロウレベルになる。

【0041】

端子ＷＬに入力されるＷＬ信号がハイレベルになると、ｎ型ＭＯＳトランジスタＮ１０１及びｎ型ＭＯＳトランジスタＮ１０２は共にオンする。ｎ型ＭＯＳトランジスタＮ１０１がオンすることにより、ＸＢＬ信号がＣＭＯＳインバータＩＮ１に入力される。ｎ型ＭＯＳトランジスタＮ１０２がオンすることにより、ＢＬ信号がＣＭＯＳインバータＩＮ２に入力される。

【0042】

ＣＭＯＳインバータＩＮ１は、入力されたＸＢＬ信号のロウレベルをハイレベルに反転させ、そのハイレベルをＣＭＯＳインバータＩＮ２に入力する。一方、ＣＭＯＳインバータＩＮ２は、入力されたＸＢＬ信号のハイレベルをロウレベルに反転させ、そのロウレベルをＣＭＯＳインバータＩＮ１に入力する。

【0043】

ＣＭＯＳインバータＩＮ１の出力はハイレベルを維持する一方、ＣＭＯＳインバータＩＮ２の出力はロウレベルを維持する。端子ＸはＣＭＯＳインバータＩＮ１の出力に接続されている。端子Ｘから出力されるＸ信号はハイレベルとなる。

【0044】

以下、上述の書き込み動作を「書き込み動作」と称する。

【0045】

読み出し動作：
読み出し動作は、記憶素子１０が、記憶素子１０からハイレベルを読み出す動作である。

【0046】

端子ＷＬに入力されるＷＬ信号がロウレベルになると、ｎ型ＭＯＳトランジスタＮ１０１及びｎ型ＭＯＳトランジスタＮ１０２は共にオフする。このため、記憶素子１０は、書き込まれたハイレベルを保持する。端子ＸからはインバータＩＮ１の出力であるＸ信号が出力される。Ｘ信号は記憶素子１０に書き込まれたハイレベルとなる。

【0047】

以下、上述の読み出し動作を「読み出し動作」と称する。

【0048】

（コンデンサ素子の構成）
コンデンサ素子２０は、図２のとおり、ｎ型ＭＯＳトランジスタＮ２０１～Ｎ２０３と、コンデンサＣ２０１とを備える。図２において、ＲＳＴ、ＢＬ、Ｘ、Ｙはそれぞれ端子名である。以下、端子ＲＳＴからの入力信号をＲＳＴ信号、端子ＢＬからの入力信号をＢＬ信号、端子Ｘからの入力信号をＸ信号、端子Ｙからの出力信号をＹ信号と称する。

【0049】

図２において、コンデンサＣ２０１の上部電極は端子ＢＬに接続し、その下部電極はｎ型ＭＯＳトランジスタＮ２０１及びＮ２０２の各ドレインに接続される。ｎ型ＭＯＳトランジスタＮ２０１のゲートは端子Ｘに接続され、そのソースはｎ型ＭＯＳトランジスタＮ２０３のドレインに接続される。

【0050】

ｎ型ＭＯＳトランジスタＮ２０２及びＮ２０３の各ゲートは端子ＲＳＴに接続され、各ソースは接地電位に接続される。

【0051】

コンデンサＣ２０１は、上部電極、下部電極及び、上部電極と下部電極との間に挟まれる誘電体から構成される。コンデンサＣ２０１の容量値は、（i）上部電極と下部電極とが対向する対向面積、（ii）上部電極と下部電極との電極間距離、及び（iii）誘電体の誘電率、のうちの少なくとも１つを変化させることにより、変化させることができる。

【0052】

（コンデンサ素子の動作）
リセット動作：
リセット動作は、コンデンサ素子２０が、コンデンサ素子２０のコンデンサＣ２０１に蓄積された電荷を放電させる動作である。

【0053】

端子Ｘから入力されるＸ信号がハイレベル、端子ＲＳＴから入力されるＲＳＴ信号がハイレベルになると、ｎ型ＭＯＳトランジスタＮ２０１～Ｎ２０３はオンする。ｎ型ＭＯＳトランジスタＮ２０１～Ｎ２０３がオンすることにより、コンデンサＣ２０１の下部電極には接地電位からのロウレベルが印加される。端子ＢＬから入力されるＢＬ信号がロウレベルになると、コンデンサＣ２０１の上部電極にもロウレベルが印加される。コンデンサＣ２０１の上部電極及び下部電極にロウレベルが印加されることにより、コンデンサＣ２０１に蓄積されていた電荷は、ｎ型ＭＯＳトランジスタＮ２０１及びＮ２０３、又は、ｎ型ＭＯＳトランジスタＮ２０２、を介して、接地電位へ放電される。すなわち、コンデンサ素子２０はリセットされる。

【0054】

以下、上述のリセット動作を「リセット動作」と称する。

【0055】

電荷蓄積動作：
電荷蓄積動作は、コンデンサ素子２０が、コンデンサ素子２０のコンデンサＣ２０１に電荷を蓄積させる動作である。

【0056】

端子Ｘから入力されるＸ信号がハイレベル、端子ＲＳＴから入力されるＲＳＴ信号がロウレベルになると、ｎ型ＭＯＳトランジスタＮ２０１（第１トランジスタ、第２トランジスタ）はオンし、ｎ型ＭＯＳトランジスタＮ２０２及びＮ２０３はオフする。ｎ型ＭＯＳトランジスタＮ２０１がオンすることにより、コンデンサＣ２０１の下部電極は端子Ｙに接続される。端子ＢＬから入力されるＢＬ信号がハイレベルになると、コンデンサＣ２０１の上部電極にはハイレベルが印加される。この印加により、コンデンサＣ２０１の上部電極と下部電極と間には電荷が蓄積される。この電荷蓄積により、コンデンサ素子２０は端子ＹからＹ信号を出力する。

【0057】

ここで、コンデンサＣ２０１に蓄積される電荷量は、コンデンサＣ２０１の容量値に応じた量となる。すなわち、コンデンサＣ２０１の容量値が大きければ大きいほどコンデンサＣ２０１に蓄積される電荷量は大きくなり、コンデンサＣ２０１の容量値が小さければ小さいほどコンデンサＣ２０１に蓄積される電荷量は小さくなる。Ｙ信号の電圧値は、コンデンサＣ２０１の容量値に応じた電圧値である。

【0058】

以下、上述の電荷蓄積動作を「電荷蓄積動作」と称する。

【0059】

（基本回路の構成）
図３において、ＲＳＴ、ＢＬ、ＸＢＬ、ＷＬＷＰ１、ＷＬＷＰ２、ＷＬＷＭ１、ＷＬＷＭ２、Ｙはそれぞれ端子名である。端子ＲＳＴからの入力信号をＲＳＴ信号、端子ＢＬからの入力信号をＢＬ信号、端子ＸＢＬからの入力信号をＸＢＬ信号、端子ＷＬＷＰ１からの入力信号をＷＬＷＰ１信号、端子ＷＬＷＰ２からの入力信号をＷＬＷＰ２信号、端子ＷＬＷＭ１からの入力信号をＷＬＷＭ１信号、端子ＷＬＷＭ２からの入力信号をＷＬＷＭ２信号、端子Ｙからの出力信号をＹ信号と称する。

【0060】

図３のとおり、端子ＲＳＴがコンデンサ素子ＣＥ３１～ＣＥ３４の各端子ＲＳＴに接続される。端子ＢＬが記憶素子ＭＥ３１～ＭＥ３４の各端子ＢＬ及びコンデンサ素子ＣＥ３１～ＣＥ３２の各端子ＢＬに接続される。端子ＸＢＬが記憶素子ＭＥ３１～ＭＥ３４の各端子ＸＢＬ及びコンデンサ素子ＣＥ３３～ＣＥ３４の各端子ＸＢＬに接続される。端子ＷＬＷＰ２が記憶素子ＭＥ３１の端子ＷＬに、端子ＷＬＷＰ１が記憶素子ＭＥ３２の端子ＷＬに、端子ＷＬＷＭ２が記憶素子ＭＥ３３の端子ＷＬに、端子ＷＬＷＭ１が記憶素子ＭＥ３４の端子ＷＬに、それぞれ、接続される。端子Ｙが、コンデンサ素子ＣＥ３１～ＣＥ３４の各端子Ｙに接続される。

【0061】

また、記憶素子ＭＥ３１～ＭＥ３４のそれぞれとコンデンサ素子ＣＥ３１～ＣＥ３４のそれぞれとが一対一に対応する。詳細には、記憶素子ＭＥ３１（第１記憶素子）の端子Ｘとコンデンサ素子ＣＥ３１の端子Ｘとが接続され、記憶素子ＭＥ３１の端子Ｘから出力されるＸ信号がコンデンサ素子ＣＥ３１の端子Ｘに入力される。記憶素子ＭＥ３２（第１記憶素子）の端子Ｘとコンデンサ素子ＣＥ３２の端子Ｘとが接続され、記憶素子ＭＥ３２の端子Ｘから出力されるＸ信号がコンデンサ素子ＣＥ３２の端子Ｘに入力される。記憶素子ＭＥ３３（第２記憶素子）の端子Ｘとコンデンサ素子ＣＥ３３の端子Ｘとが接続され、記憶素子ＭＥ３３の端子Ｘから出力されるＸ信号がコンデンサ素子ＣＥ３３の端子Ｘに入力される。記憶素子ＭＥ３４（第２記憶素子）の端子Ｘとコンデンサ素子ＣＥ３４の端子Ｘとが接続され、記憶素子ＭＥ３４の端子Ｘから出力されるＸ信号がコンデンサ素子ＣＥ３４の端子Ｘに入力される。

【0062】

記憶素子ＭＥ３１～ＭＥ３４は、それぞれの端子ＸＢＬにロウレベルが入り、それぞれの端子ＢＬにハイレベルが入り、それぞれの端子ＷＬにハイレベルが入ると、書き込み動作を実行する。詳細には、記憶素子ＭＥ３１～ＭＥ３４の各端子ＸＢＬには一斉にロウレベルが入り、各端子ＢＬには一斉にハイレベルが入る。そして、記憶素子ＭＥ３１～ＭＥ３４のうち、端子ＷＬにハイレベルが入った記憶素子のみが書き込み動作を実行する。例えば、端子ＷＬＷＰ２から入力されるＷＬＷＰ２信号がハイレベルになると、端子ＷＬＷＰ２からハイレベルが端子ＷＬに入る記憶素子ＭＥ３１が書き込み動作を実行する。

【0063】

また、記憶素子ＭＥ３１～ＭＥ３４は、それぞれの端子ＷＬにロウレベルが入ると、読出し動作を実行する。詳細には、記憶素子ＭＥ３１～ＭＥ３４のうち、端子ＷＬにロウレベルが入った記憶素子のみが読み出し動作を実行する。例えば、端子ＷＬＷＰ２から入力されるＷＬＷＰ２信号がロウレベルになると、端子ＷＬＷＰ２からロウレベルが端子ＷＬに入る記憶素子ＭＥ３１が読み出し動作を実行する。

【0064】

コンデンサ素子ＣＥ３１～ＣＥ３４は、それぞれの端子Ｘにハイレベルが入り、それぞれの端子ＲＳＴにハイレベルが入り、それぞれの端子ＢＬにロウレベルが入ると、リセット動作を実行する。詳細には、コンデンサ素子ＣＥ３１～ＣＥ３４の各端子ＲＳＴには一斉にハイレベルが入り、各端子ＢＬには一斉にハイレベルが入る。そして、コンデンサ素子ＣＥ３１～ＣＥ３４のうち、端子Ｘにハイレベルが入ったコンデンサ素子のみがリセット動作を実行する。例えば、記憶素子ＭＥ３１の端子Ｘから出力されるＸ信号がハイレベルになると、記憶素子ＭＥ３１の端子Ｘからハイレベルが端子Ｘに入るコンデンサ素子ＣＥ３１がリセット動作を実行する。なお、コンデンサ素子ＣＥ３１～ＣＥ３２のリセット動作時には端子ＢＬに入力されるＢＬ信号がハイレベルとなる。また、コンデンサ素子ＣＥ３３～ＣＥ３４のリセット動作時には端子ＸＢＬに入力されるＢＬ信号がハイレベルとなる。コンデンサ素子ＣＥ３１～ＣＥ３４のリセット動作が一斉に実行される場合、端子ＢＬに入力されるＢＬ信号及び端子ＸＢＬに入力されるＸＢＬ信号の両方がハイレベルとなる。

【0065】

また、コンデンサ素子ＣＥ３１～ＣＥ３４は、それぞれの端子Ｘにハイレベルが入り、それぞれの端子ＲＳＴにロウレベルが入り、それぞれの端子ＢＬにハイレベルが入ると、電荷蓄積動作を実行する。詳細には、コンデンサ素子ＣＥ３１～ＣＥ３４の各端子ＲＳＴには一斉にロウレベルが入り、各端子ＢＬには一斉にハイレベルが入る。そして、コンデンサ素子ＣＥ３１～ＣＥ３４のうち、端子Ｘにハイレベルが入ったコンデンサ素子のみが電荷蓄積動作を実行する。逆に、コンデンサ素子ＣＥ３１～ＣＥ３４のうち、端子Ｘにハイレベルが入らないコンデンサ素子は電荷蓄積動作を実行しない。例えば、記憶素子ＭＥ３１の端子Ｘから出力されるＸ信号がハイレベルになると、記憶素子ＭＥ３１の端子Ｘからハイレベルが端子Ｘに入るコンデンサ素子ＣＥ３１が電荷蓄積動作を実行する。なお、コンデンサ素子ＣＥ３１～ＣＥ３２の電荷蓄積動作時には端子ＢＬに入力されるＢＬ信号がハイレベルとなる。この場合、端子ＸＢＬに入力されるＸＢＬ信号がロウレベルとなる。また、コンデンサ素子ＣＥ３３～ＣＥ３４の電荷蓄積動作時には端子ＸＢＬに入力されるＸＢＬ信号がハイレベルとなる。この場合、端子ＢＬに入力されるＢＬ信号がロウレベルとなる。

【0066】

（基本回路の動作）
以下、基本回路３０が、コンデンサ素子ＣＥ３１及びＣＥ３３に電荷蓄積動作を実行させ、コンデンサ素子ＣＥ３２及びＣＥ３４に電荷蓄積動作を実行させない場合を例として、基本回路３０の動作を説明する。

【0067】

放電動作：
放電動作は、基本回路３０が、コンデンサ素子ＣＥ３１～ＣＥ３４それぞれにリセット動作を実行させる動作である。

【0068】

まず、記憶素子ＭＥ３１～ＭＥ３４は書き込み動作を実行する。すなわち、記憶素子ＭＥ３１～ＭＥ３４にはハイレベルが書き込まれる。

【0069】

次に、記憶素子ＭＥ３１～ＭＥ３４は読み出し動作を実行する。すなわち、記憶素子ＭＥ３１～ＭＥ３４の各端子Ｘから出力されるＸ信号はハイレベルとなる。

【0070】

最後に、コンデンサ素子ＣＥ３１～ＣＥ３４はリセット動作を実行する。すなわち、コンデンサ素子ＣＥ３１～ＣＥ３４は各コンデンサＣ２０１に蓄積されていた電荷を放電する。

【0071】

以下、上述の放電動作を「放電動作」と称する。

【0072】

重み設定動作：
重み設定動作は、基本回路３０が、コンデンサ素子ＣＥ３１～ＣＥ３４のうち、電荷蓄積動作を実行させるコンデンサ素子を設定する動作である。なお、「重み」は、畳み込みニューラル・ネットワークにおける畳み込み演算において用いられるカーネルの各重みである。コンデンサ素子ＣＥ３１～ＣＥ３４のうち、電荷蓄積動作を実行するコンデンサ素子がコンデンサＣ２０１を用いてカーネルの１つの重みを表現するコンデンサ素子となる。

【0073】

記憶素子ＭＥ３１及びＭＥ３３は書き込み動作を実行する。記憶素子ＭＥ３２及びＭＥ３４は書き込み動作を実行しない。すなわち、記憶素子ＭＥ３１及びＭＥ３３にはハイレベルが書き込まれる。一方、記憶素子ＭＥ３２及びＭＥ３４にはハイレベルが書き込まれない。

【0074】

この結果、記憶素子ＭＥ３１の端子Ｘから出力されるハイレベルのＸ信号が端子Ｘに入力されるコンデンサ素子ＣＥ３１は電荷蓄積動作を実行可能となる。また、記憶素子ＭＥ３３の端子Ｘから出力されるハイレベルのＸ信号が端子Ｘに入力されるコンデンサ素子ＣＥ３３は電荷蓄積動作を実行可能となる。一方、端子ＸにハイレベルのＸ信号が入力されないコンデンサ素子ＣＥ３２及びＣＥ３４は電荷蓄積動作を実行することはできない。すなわち、コンデンサ素子ＣＥ３１及びＣＥ３３は、電荷蓄積動作を実行するコンデンサ素子に設定されたことになる。

【0075】

以下、上述の重み設定動作を「重み設定動作」と称する。

【0076】

出力動作：
出力動作は、基本回路３０が、コンデンサ素子ＣＥ３１及びＣＥ３３に電荷蓄積動作を実行させ、端子ＹにＹ信号を出力する動作である。

【0077】

端子ＢＬに入力されるＢＬ信号がハイレベルであれば（この時、端子ＸＢＬに入力されるＸＢＬ信号はロウレベルとなる）、コンデンサ素子ＣＥ３１が電荷蓄積動作を実行する。すなわち、端子Ｙにおいては、コンデンサ素子ＣＥ３１のコンデンサＣ２０１（第１コンデンサ）の容量値に応じた電圧値のＹ信号が出力される。

【0078】

一方、端子ＸＢＬに入力されるＸＢＬ信号がハイレベルであれば（この時、端子ＢＬに入力されるＢＬ信号はロウレベルとなる）、コンデンサ素子ＣＥ３３が電荷蓄積動作を実行する。すなわち、端子Ｙにおいては、コンデンサ素子ＣＥ３３のコンデンサＣ２０１（第２コンデンサ）の容量値に応じた電圧値のＹ信号が出力される。

【0079】

なお、基本回路３０は、上述のとおり、電荷蓄積動作を実行するコンデンサ素子に設定されたコンデンサ素子ＣＥ３１及びＣＥ３３のうち、端子ＢＬに入力されるＢＬ信号がハイレベルであればコンデンサ素子ＣＥ３１に電荷蓄積動作を実行させる一方、端子ＸＢＬに入力されるＸＢＬ信号がハイレベルであればコンデンサ素子ＣＥ３３に電荷蓄積動作を実行させる。すなわち、基本回路３０は、端子ＢＬに入力されるＢＬ信号のレベル及び端子ＸＢＬに入力されるＸＢＬ信号のレベルに応じて、コンデンサ素子ＣＥ３１及びＣＥ３３のうちの一方のみに電荷蓄積動作を実行させる点に留意すべきである。

【0080】

以下、上述の出力動作を「出力動作」と称する。

【0081】

なお、以上では、上述の「放電動作」「重み設定動作」「出力動作」を、基本回路３０が、コンデンサ素子ＣＥ３１及びＣＥ３３に電荷蓄積動作を実行させ、コンデンサ素子ＣＥ３２及びＣＥ３４に電荷蓄積動作を実行させない場合を例として説明したが、この場合に本実施形態１は限られない。例えば、基本回路３０が、コンデンサ素子ＣＥ３２及びＣＥ３４に電荷蓄積動作を実行させ、コンデンサ素子ＣＥ３１及びＣＥ３３に電荷蓄積動作を実行させなくてもよい。また、例えば、基本回路３０が、コンデンサ素子ＣＥ３１～ＣＥ３４に電荷蓄積動作を実行させてもよいし、コンデンサ素子ＣＥ３１～ＣＥ３４に電荷蓄積動作を実行させなくてもよい。

【0082】

（基本回路の効果）
図３の例では、端子ＢＬにコンデンサ素子ＣＥ３１及びコンデンサ素子ＣＥ３２を接続し、端子ＸＢＬにコンデンサ素子ＣＥ３３及びＣＥ３４を接続した構成である。端子ＢＬと端子Ｙとの間に、コンデンサ素子ＣＥ３１のコンデンサＣ２０１とコンデンサ素子ＣＥ３２のコンデンサＣ２０１とが並列接続される。また、端子ＸＢＬと端子Ｙとの間に、コンデンサ素子ＣＥ３３のコンデンサＣ２０１とコンデンサ素子ＣＥ３４のコンデンサＣ２０１とが並列接続される。

【0083】

端子ＢＬについていえば、端子ＢＬに入力されるＢＬ信号がハイレベルである場合、基本回路３０が電荷蓄積動作を実行させるコンデンサ素子の組合せは次のとおりである。
・コンデンサ素子ＣＥ３１及びＣＥ３２、
・コンデンサ素子ＣＥ３１のみ、
・コンデンサ素子ＣＥ３２のみ、
・無し。

【0084】

ここで、コンデンサ素子ＣＥ３１及びＣＥ３２の各コンデンサＣ２０１の容量値比を２：１とすれば、上述の各組合せにおいて、端子Ｙにおいて出力されるＹ信号の電圧値比は３：２：１：０となる。すなわち、端子ＢＬに入力されるＢＬ信号がハイレベルである場合、端子Ｙにおいて出力されるＹ信号の電圧値は４通りとなる。なお、上述の各電圧値比と上述の各組合せとの関係は次のとおりである。
・コンデンサ素子ＣＥ３１及びＣＥ３２：３、
・コンデンサ素子ＣＥ３１のみ：２、
・コンデンサ素子ＣＥ３２のみ：１、
・無し：０、
同様に、コンデンサ素子ＣＥ３２及びＣＥ３３の各コンデンサＣ２０１の容量値比を２：１とすれば、端子ＸＢＬに入力されるＸＢＬ信号がハイレベルである場合、端子Ｙにおいて出力されるＹ信号の電圧値は４通りとなる。

【0085】

基本回路３０は、上述の４通りの電圧値のうちのいずれかを用いて、畳み込みニューラル・ネットワークにおける畳み込み演算において用いられるカーネルに含まれる１つの重みを表現する。上述の例であれば、基本回路３０は、端子ＢＬに入力されるＢＬ信号がハイレベルである場合においては４通りの重みを表現可能である。また、基本回路３０は、端子ＸＢＬに入力されるＸＢＬ信号がハイレベルである場合においても４通りの重みを表現可能である。また、例えば、３×３のカーネルであれば、当該カーネルに含まれる重みの総数は３×３＝９個となる。よって、３×３のカーネルの各重みを表現する場合、９個の基本回路が必要となる。

【0086】

なお、図３の例では、端子ＢＬに２個のコンデンサ素子２０を接続したが、例えば、３個のコンデンサ素子２０を接続してもよい。この場合、各コンデンサ素子２０のコンデンサＣ２０１の容量比を４：２：１とすれば、端子ＢＬに入力されるＢＬ信号がハイレベルである場合、端子Ｙにおいて出力されるＹ信号の電圧値比は７：６：５：４：３：２：１：０となる。すなわち、端子ＢＬに入力されるＢＬ信号がハイレベルである場合、端子Ｙにおいて出力されるＹ信号の電圧値は８通りとなる。

【0087】

なお、端子ＢＬに接続されるコンデンサ素子２０の数は上述の２個又は３個に限られるものではない。また、端子ＸＢＬに接続されるコンデンサ素子２０の数についても、端子ＢＬの場合と同様、上述の２個又は３個に限られるものではない。

【0088】

（半導体回路の構成）
図４において、ＲＳＴ、ＢＬ、ＸＢＬ、ＷＬＷＰ１、ＷＬＷＰ２、ＷＬＷＭ１、ＷＬＷＭ２、Ｙはそれぞれ端子名である。端子ＲＳＴからの入力信号をＲＳＴ信号、端子ＢＬからの入力信号をＢＬ信号、端子ＸＢＬからの入力信号をＸＢＬ信号、端子ＷＬＷＰ１からの入力信号をＷＬＷＰ１信号、端子ＷＬＷＰ２からの入力信号をＷＬＷＰ２信号、端子ＷＬＷＭ１からの入力信号をＷＬＷＭ１信号、端子ＷＬＷＭ２からの入力信号をＷＬＷＭ２信号、端子Ｙからの出力信号をＹ信号と称する。

【0089】

図４のとおり、端子ＲＳＴが基本回路４０１～４０９の各端子ＲＳＴに接続される。端子ＷＬＷＰ２が基本回路４０１～４０９の各端子ＷＬＷＰ２に接続される。端子ＷＬＷＰ１が基本回路４０１～４０９の各端子ＷＬＷＰ１に接続される。端子ＷＬＷＭ２が基本回路４０１～４０９の各端子ＷＬＷＭ２に接続される。端子ＷＬＷＭ１が基本回路４０１～４０９の各端子ＷＬＷＭ１に接続される。端子Ｙが、基本回路４０１～４０９の各端子Ｙに接続される。端子Ｙから出力されるＹ信号の電圧値は、基本回路４０１～４０９の各端子Ｙから出力されるＹ信号の電圧値の和である。

【0090】

端子群ＢＬ＜０：８＞は９個の端子を含む。詳細には、端子群ＢＬ＜０：８＞は、端子ＢＬ＜０＞、端子ＢＬ＜１＞、端子ＢＬ＜２＞、端子ＢＬ＜３＞、端子ＢＬ＜４＞、端子ＢＬ＜５＞、端子ＢＬ＜６＞、端子ＢＬ＜７＞及び端子ＢＬ＜８＞を含む。端子ＢＬ＜０＞が基本回路４０１の端子ＢＬに接続される。端子ＢＬ＜１＞が基本回路４０２の端子ＢＬに接続される。端子ＢＬ＜２＞が基本回路４０３の端子ＢＬに接続される。端子ＢＬ＜３＞が基本回路４０４の端子ＢＬに接続される。端子ＢＬ＜４＞が基本回路４０５の端子ＢＬに接続される。端子ＢＬ＜５＞が基本回路４０６の端子ＢＬに接続される。端子ＢＬ＜６＞が基本回路４０７の端子ＢＬに接続される。端子ＢＬ＜７＞が基本回路４０８の端子ＢＬに接続される。端子ＢＬ＜８＞が基本回路４０９の端子ＢＬに接続される。

【0091】

端子群ＸＢＬ＜０：８＞は９個の端子を含む。詳細には、端子群ＸＢＬ＜０：８＞は、端子ＸＢＬ＜０＞、端子ＸＢＬ＜１＞、端子ＸＢＬ＜２＞、端子ＸＢＬ＜３＞、端子ＸＢＬ＜４＞、端子ＸＢＬ＜５＞、端子ＸＢＬ＜６＞、端子ＸＢＬ＜７＞及び端子ＸＢＬ＜８＞を含む。端子ＸＢＬ＜０＞が基本回路４０１の端子ＸＢＬに接続される。端子ＸＢＬ＜１＞が基本回路４０２の端子ＸＢＬに接続される。端子ＸＢＬ＜２＞が基本回路４０３の端子ＸＢＬに接続される。端子ＸＢＬ＜３＞が基本回路４０４の端子ＸＢＬに接続される。端子ＸＢＬ＜４＞が基本回路４０５の端子ＸＢＬに接続される。端子ＸＢＬ＜５＞が基本回路４０６の端子ＸＢＬに接続される。端子ＸＢＬ＜６＞が基本回路４０７の端子ＸＢＬに接続される。端子ＸＢＬ＜７＞が基本回路４０８の端子ＸＢＬに接続される。端子ＸＢＬ＜８＞が基本回路４０９の端子ＸＢＬに接続される。＜＞内の数字が同一である端子ＢＬと端子ＸＢＬとが一対である。すなわち、一対の端子ＢＬ及び端子ＸＢＬにおいて、一方がハイレベルであれば他方はロウレベルであり、一方がロウレベルであれば他方がハイレベルである。

【0092】

判定回路４１には端子Ｙから出力されるＹ信号が入力される。判定回路４１はＹ信号の電圧値と所定の閾値Ｔとの大小比較を行う。判定回路４１は、Ｙ信号の電圧値が閾値Ｔ以上である場合、Ｙ信号の電圧値が閾値Ｔ以上である旨を示す第１信号を出力する。第１信号は例えばハイレベルの信号である。一方、Ｙ信号の電圧値が閾値Ｔ未満である場合、Ｙ信号の信号レベルが閾値Ｔ未満である旨を示す第２信号を出力する。第２信号は例えばロウレベルの信号である。

【0093】

（半導体回路の動作）
図５及び図６を用いて、半導体回路４０の動作、すなわち、半導体回路４０が実行するパターンマッチングを説明する。図５及び図６は、半導体回路４０が実行するパターンマッチングを説明するための説明図である。まず、図５及び図６を説明する。

【0094】

図５の例は、半導体回路４０が、正パターンと、入力パターンＰ１～Ｐ１７のそれぞれとを比較し、パターンマッチングを行った結果である。以下、入力パターンＰ１～Ｐ１７を総称する場合には入力パターンＰと称する。図５において、「ＢＬ０」～「ＢＬ８」はそれぞれ、図４の端子群ＢＬ＜０：８＞に含まれる端子ＢＬ＜０＞～端子ＢＬ＜８＞のそれぞれに対応する端子を意味する。図５の「ＢＬ」に続く数字と図４の端子ＢＬに続く＜＞内の数字とが同一であるもの同士が対応する。

【0095】

また、図５の例では、正パターン及び入力パターンＰは論理“１”と論理“０”からなる９ビットの２進数の数列である。正パターン及び入力パターンＰのいずれにおいても、図５の紙面上側から下側に向けて、１ビット、２ビットのビット、・・・、８ビット、９ビットが並んでいる。図４の端子ＢＬ＜０＞には入力パターンＰの１ビットが、端子ＢＬ＜１＞には入力パターンＰの２ビットが、端子ＢＬ＜２＞には入力パターンＰの３ビットが、端子ＢＬ＜３＞には入力パターンＰの４ビットが、端子ＢＬ＜４＞には入力パターンＰの５ビットが、端子ＢＬ＜５＞には入力パターンＰの６ビットが、端子ＢＬ＜６＞には入力パターンＰの７ビットが、端子ＢＬ＜７＞には入力パターンＰの８ビットが、端子ＢＬ＜８＞には入力パターンＰの９ビットが、入力される。なお、図４の端子群ＢＬ＜０：８＞に入力されるＢＬ信号がハイレベルのとき論理“１”が入力される。また、図４の端子群ＢＬ＜０：８＞に入力されるＢＬ信号がロウレベルのとき論理“０”が入力される。また、図４の端子群ＸＢＬ＜０：８＞に入力されるＸＢＬ信号がハイレベルのとき論理“１”が入力される。また、図４の端子群ＸＢＬ＜０：８＞に入力されるＸＢＬ信号がロウレベルのとき論理“０”が入力される。

【0096】

なお、図４の端子群ＢＬ＜０：８＞には入力パターンＰの各ビットの論理がそのまま入力される。一方、図４の端子群ＸＢＬ＜０：８＞には入力パターンＰの各ビットの論理を反転させた論理が入力される。例えば、端子群ＢＬ＜０：８＞に入力パターンＰ１である「０００００００００」の各ビットがそれぞれ入力される場合、端子群ＸＢＬ＜０：８＞には「１１１１１１１１１」の各ビットがそれぞれ入力されることになる。

【0097】

また、図５において、「一致数」は、正パターンと入力パターンＰとの同じビット同士が一致する数を示す。また、「不一致数」は、正パターンと入力パターンＰとの同じビット同士が一致しない数を示す。図５の例では、正パターンと入力パターンＰ１の同じビット同士が一致する数は「４」である。具体的には、正パターンと入力パターンＰ１の１ビット、２ビット、５ビット及び６ビット同士が一致する。一方、正パターンと入力パターンＰ１の同じビット同士が一致しない数は「５」である。具体的には、正パターンと入力パターンＰ１の３ビット、４ビット、７～９ビット同士が一致しない。

【0098】

また、図５において、「出力」は図４の端子Ｙに出力されるＹ信号の電圧値を示す。図４の端子群ＢＬ＜０：８＞に入力パターンＰの各ビットがそれぞれ入力されると、端子ＹにＹ信号が出力される。図５の例では、Ｙ信号の電圧値は３つの電圧値「Ｉ」、「ＩＩ」「ＩＩＩ」に大別されている。

【0099】

図６は、端子群ＢＬ＜０：８＞に入力パターンＰ１～Ｐ１７を順に入力した場合に端子Ｙに出力されるＹ信号の電圧値の変化を示す模式図である。図６において、縦軸がＹ信号の電圧値、横軸が時間である。なお、縦軸は図６の紙面上から下に向かって、電圧値が大きくなるものとする。また、上述のとおり、端子群ＢＬ＜０：８＞に入力パターンＰ１、Ｐ２、・・・、Ｐ１６、Ｐ１７をこの順に入力したので、図６の例では、図６の紙面左から右に向かって、入力パターンＰ１に対応する電圧値、入力パターンＰ２に対応する電圧値、・・・、入力パターンＰ１６に対応する電圧値、入力パターンＰ１７に対応する電圧値がこの順で現れる。また、図６の例では、図５の「出力」に示した電圧値である電圧値「Ｉ」「ＩＩ」及び「ＩＩＩ」の各Ｙ信号が出力された箇所にそれぞれ「Ｉ」「ＩＩ」及び「ＩＩＩ」の符号を付してある。また、各符号の下方に記載された「Ｐ１」「Ｐ２」等を参照することにより、各符号が図５の入力パターンＰ１、Ｐ２等のいずれに対応するかが理解される。また、図６の例では、電圧値「Ｉ」及び「ＩＩ」は閾値Ｔを超える電圧値である。一方、電圧値「ＩＩＩ」は閾値Ｔ以下の電圧値である。

【0100】

半導体回路４０が実行するパターンマッチングは曖昧パターンマッチングである。具体的には、半導体回路４０は、正パターンと入力パターンＰのすべてのビット同士が一致する場合、入力パターンＰは正パターンとマッチすると判定する。さらに、半導体回路４０は、正パターンと入力パターンＰのすべてのビット同士が一致しない場合でも、その一致数が一定の割合を超えた場合、正パターンとマッチすると判定する。半導体回路４０は、パターンマッチングを曖昧に行う、つまり、ある程度の不一致を許容し、入力パターンが正パターンに正確にマッチしない場合でも、マッチすると判定する。

【0101】

以下、図５及び図６を参照しつつ、半導体回路４０が実行する曖昧パターンマッチングを説明する。なお、以下では、図３の基本回路３０は、記憶素子ＭＥ３１及びＭＥ３３、並びに、コンデンサ素子ＣＥ３１及びＣＥ３３を使用するものとし、記憶素子ＭＥ３２及びＭＥ３４、並びに、コンデンサ素子ＣＥ３２及びＣＥ３４を使用しないものとする。また、コンデンサ素子ＣＥ３１及びＣＥ３３の各コンデンサＣ２０１の容量値は同一とする。

【0102】

まず、半導体回路４０は基本回路４０１～４０９それぞれに放電動作を実行させる。

【0103】

次に、半導体回路４０は基本回路４０１～４０９それぞれに重み設定動作を実行させる。より詳細には、半導体回路４０は、図５の正パターンの１ビットが論理“０”であるので、基本回路４０１の記憶素子ＭＥ３３に書き込み動作を実行させる。

【0104】

半導体回路４０は、図５の正パターンの２ビットが論理“０”であるので、基本回路４０２の記憶素子ＭＥ３３に書き込み動作を実行させる。

【0105】

半導体回路４０は、図５の正パターンの３ビットが論理“１”であるので、基本回路４０３の記憶素子ＭＥ３１に書き込み動作を実行させる。

【0106】

半導体回路４０は、図５の正パターンの４ビットが論理“１”であるので、基本回路４０４の記憶素子ＭＥ３１に書き込み動作を実行させる。

【0107】

半導体回路４０は、図５の正パターンの５ビットが論理“０”であるので、基本回路４０５の記憶素子ＭＥ３３に書き込み動作を実行させる。

【0108】

半導体回路４０は、図５の正パターンの６ビットが論理“０”であるので、基本回路４０６の記憶素子ＭＥ３３に書き込み動作を実行させる。

【0109】

半導体回路４０は、図５の正パターンの７ビットが論理“１”であるので、基本回路４０７の記憶素子ＭＥ３１に書き込み動作を実行させる。

【0110】

半導体回路４０は、図５の正パターンの８ビットが論理“１”であるので、基本回路４０８の記憶素子ＭＥ３１に書き込み動作を実行させる。

【0111】

半導体回路４０は、図５の正パターンの９ビットが論理“１”であるので、基本回路４０６の記憶素子ＭＥ３１に書き込み動作を実行させる。

【0112】

次に、半導体回路４０は基本回路４０１～４０９それぞれに出力動作を実行させる。以下、半導体回路４０が、正パターンと、入力パターンＰ１、Ｐ５及びＰ１３それぞれとを比較し、パターンマッチングを行う場合について、より詳細に説明する。

【0113】

まず、半導体回路４０が、正パターンと、入力パターンＰ１とを比較し、パターンマッチングを行う場合を説明する。

【0114】

入力パターンＰ１の１ビットが論理“０”であるので、端子ＢＬ＜０＞に入力されるＢＬ信号はロウレベルとなり、端子ＸＢＬ＜０＞に入力されるＸＢＬ信号はハイレベルとなる。半導体回路４０は、基本回路４０１のコンデンサ素子ＣＥ３３に電荷蓄積動作を実行させる。端子Ｙにおいては、基本回路４０１のコンデンサ素子ＣＥ３３のコンデンサＣ２０１の容量値に応じた電圧値のＹ信号が出力される。

【0115】

入力パターンＰ１の２ビットが論理“０”であるので、端子ＢＬ＜１＞に入力されるＢＬ信号はロウレベルとなり、端子ＸＢＬ＜１＞に入力されるＸＢＬ信号はハイレベルとなる。半導体回路４０は、基本回路４０２のコンデンサ素子ＣＥ３３に電荷蓄積動作を実行させる。端子Ｙにおいては、基本回路４０２のコンデンサ素子ＣＥ３３のコンデンサＣ２０１の容量値に応じた電圧値のＹ信号が出力される。

【0116】

入力パターンＰ１の３ビットが論理“０”であるので、端子ＢＬ＜２＞に入力されるＢＬ信号はロウレベルとなり、端子ＸＢＬ＜２＞に入力されるＸＢＬ信号はハイレベルとなる。基本回路４０３の記憶素子ＭＥ３３は書き込み動作を実行してない。このため、半導体回路４０は、基本回路４０３のコンデンサ素子ＣＥ３３に電荷蓄積動作を実行させない。端子Ｙにおいては、基本回路４０３のコンデンサ素子ＣＥ３３のコンデンサＣ２０１の容量値に応じた電圧値のＹ信号は出力されない。

【0117】

入力パターンＰ１の４ビットが論理“０”であるので、端子ＢＬ＜３＞に入力されるＢＬ信号はロウレベルとなり、端子ＸＢＬ＜３＞に入力されるＸＢＬ信号はハイレベルとなる。基本回路４０４の記憶素子ＭＥ３３は書き込み動作を実行してない。このため、半導体回路４０は、基本回路４０４のコンデンサ素子ＣＥ３３に電荷蓄積動作を実行させない。端子Ｙにおいては、基本回路４０４のコンデンサ素子ＣＥ３３のコンデンサＣ２０１の容量値に応じた電圧値のＹ信号は出力されない。

【0118】

入力パターンＰ１の５ビットが論理“０”であるので、端子ＢＬ＜４＞に入力されるＢＬ信号はロウレベルとなり、端子ＸＢＬ＜４＞に入力されるＸＢＬ信号はハイレベルとなる。半導体回路４０は、基本回路４０５のコンデンサ素子ＣＥ３３に電荷蓄積動作を実行させる。端子Ｙにおいては、基本回路４０５のコンデンサ素子ＣＥ３３のコンデンサＣ２０１の容量値に応じた電圧値のＹ信号が出力される。

【0119】

入力パターンＰ１の６ビットが論理“０”であるので、端子ＢＬ＜５＞に入力されるＢＬ信号はロウレベルとなり、端子ＸＢＬ＜５＞に入力されるＸＢＬ信号はハイレベルとなる。半導体回路４０は、基本回路４０６のコンデンサ素子ＣＥ３３に電荷蓄積動作を実行させる。端子Ｙにおいては、基本回路４０６のコンデンサ素子ＣＥ３３のコンデンサＣ２０１の容量値に応じた電圧値のＹ信号が出力される。

【0120】

入力パターンＰ１の７ビットが論理“０”であるので、端子ＢＬ＜６＞に入力されるＢＬ信号はロウレベルとなり、端子ＸＢＬ＜６＞に入力されるＸＢＬ信号はハイレベルとなる。基本回路４０７の記憶素子ＭＥ３３は書き込み動作を実行してない。このため、半導体回路４０は、基本回路４０７のコンデンサ素子ＣＥ３３に電荷蓄積動作を実行させない。端子Ｙにおいては、基本回路４０７のコンデンサ素子ＣＥ３３のコンデンサＣ２０１の容量値に応じた電圧値のＹ信号は出力されない。

【0121】

入力パターンＰ１の８ビットが論理“０”であるので、端子ＢＬ＜７＞に入力されるＢＬ信号はロウレベルとなり、端子ＸＢＬ＜７＞に入力されるＸＢＬ信号はハイレベルとなる。基本回路４０８の記憶素子ＭＥ３３は書き込み動作を実行してない。このため、半導体回路４０は、基本回路４０８のコンデンサ素子ＣＥ３３に電荷蓄積動作を実行させない。端子Ｙにおいては、基本回路４０８のコンデンサ素子ＣＥ３３のコンデンサＣ２０１の容量値に応じた電圧値のＹ信号は出力されない。

【0122】

入力パターンＰ１の９ビットが論理“０”であるので、端子ＢＬ＜８＞に入力されるＢＬ信号はロウレベルとなり、端子ＸＢＬ＜８＞に入力されるＸＢＬ信号はハイレベルとなる。基本回路４０９の記憶素子ＭＥ３３は書き込み動作を実行してない。このため、半導体回路４０は、基本回路４０９のコンデンサ素子ＣＥ３３に電荷蓄積動作を実行させない。端子Ｙにおいては、基本回路４０９のコンデンサ素子ＣＥ３３のコンデンサＣ２０１の容量値に応じた電圧値のＹ信号は出力されない。

【0123】

以上のとおり、半導体回路４０が、正パターンと、入力パターンＰ１とを比較し、パターンマッチングを行った場合、半導体回路４０の端子Ｙから出力されるＹ信号の電圧値は、基本回路４０１、４０２、４０５及び４０６の各端子Ｙから出力されるＹ信号の電圧値の和となる。当該電圧値は図５及び図６の「ＩＩＩ」である。

【0124】

次に、半導体回路４０が、正パターンと、入力パターンＰ５とを比較し、パターンマッチングを行う場合を説明する。

【0125】

入力パターンＰ５の１ビットが論理“０”であるので、端子ＢＬ＜０＞に入力されるＢＬ信号はロウレベルとなり、端子ＸＢＬ＜０＞に入力されるＸＢＬ信号はハイレベルとなる。半導体回路４０は、基本回路４０１のコンデンサ素子ＣＥ３３に電荷蓄積動作を実行させる。端子Ｙにおいては、基本回路４０１のコンデンサ素子ＣＥ３３のコンデンサＣ２０１の容量値に応じた電圧値のＹ信号が出力される。

【0126】

【0127】

入力パターンＰ１の３ビットが論理“１”であるので、端子ＢＬ＜２＞に入力されるＢＬ信号はハイレベルとなり、端子ＸＢＬ＜２＞に入力されるＸＢＬ信号はロウレベルとなる。半導体回路４０は、基本回路４０３のコンデンサ素子ＣＥ３１に電荷蓄積動作を実行させる。端子Ｙにおいては、基本回路４０３のコンデンサ素子ＣＥ３１のコンデンサＣ２０１の容量値に応じた電圧値のＹ信号が出力される。

【0128】

【0129】

【0130】

【0131】

入力パターンＰ１の７ビットが論理“１”であるので、端子ＢＬ＜６＞に入力されるＢＬ信号はハイレベルとなり、端子ＸＢＬ＜６＞に入力されるＸＢＬ信号はロウレベルとなる。半導体回路４０は、基本回路４０７のコンデンサ素子ＣＥ３１に電荷蓄積動作を実行させる。端子Ｙにおいては、基本回路４０７のコンデンサ素子ＣＥ３１のコンデンサＣ２０１の容量値に応じた電圧値のＹ信号が出力される。

【0132】

【0133】

【0134】

以上のとおり、半導体回路４０が、正パターンと、入力パターンＰ５とを比較し、パターンマッチングを行った場合、半導体回路４０の端子Ｙから出力されるＹ信号の電圧値は、基本回路４０１、４０２、４０３、４０５、４０６及び４０７の各端子Ｙから出力されるＹ信号の電圧値の和となる。当該電圧値は図５及び図６の「ＩＩ」である。

【0135】

説明は省略するが、半導体回路４０が、正パターンと、入力パターンＰ１３とを比較し、パターンマッチングを行った場合、半導体回路４０の端子Ｙから出力されるＹ信号の電圧値は、基本回路４０１～４０９の各端子Ｙから出力されるＹ信号の電圧値の和となる。当該電圧値は図５及び図６の「Ｉ」である。

【0136】

（半導体回路の効果）
上述のとおり、半導体回路４０が、正パターンと、入力パターンＰ１、Ｐ５及びＰ１３それぞれとを比較し、パターンマッチングを行った場合、正パターンと入力パターンＰ１との比較であれば、半導体回路４０の端子Ｙから出力されるＹ信号の電圧値は、基本回路４０１、４０２、４０５及び４０６の各端子Ｙから出力されるＹ信号の電圧値の和となる。なお、正パターンと入力パターンＰ１との比較であれば、１ビット同士、２ビット同士、５ビット同士、６ビット同士が一致する。すなわち、一致数は４個である。

【0137】

また、正パターンと入力パターンＰ５との比較であれば、半導体回路４０の端子Ｙから出力されるＹ信号の電圧値は、基本回路４０１、４０２、４０３、４０５、４０６及び４０７の各端子Ｙから出力されるＹ信号の電圧値の和となる。なお、正パターンと入力パターンＰ５との比較であれば、１ビット同士、２ビット同士、３ビット同士、５ビット同士、６ビット同士、７ビット同士が一致する。すなわち、一致数は６個である。

【0138】

また、正パターンと入力パターンＰ１３との比較であれば、半導体回路４０の端子Ｙから出力されるＹ信号の電圧値は、基本回路４０１～４０９の各端子Ｙから出力されるＹ信号の電圧値の和となる。なお、正パターンと入力パターンＰ１３との比較であれば、１ビット同士、２ビット同士、３ビット同士、４ビット同士、５ビット同士、６ビット同士、７ビット同士、８ビット同士、９ビット同士、つまり全ビットが一致する。すなわち、一致数は９個である。

【0139】

図６のとおり、電圧値「Ｉ」、電圧値「ＩＩ」及び電圧値「ＩＩＩ」間の大小関係は、電圧値「ＩＩＩ」＜電圧値「ＩＩ」＜電圧値「Ｉ」である。ここで、図６のとおり、閾値Ｔを設定すると、閾値Ｔを超える電圧値は電圧値「ＩＩ」及び電圧値「Ｉ」となる。図４の判定回路４１は、半導体回路４０の端子Ｙから閾値Ｔを超える電圧値のＹ信号が出力されたとき、半導体回路４０の端子群ＢＬ＜０：８＞及び端子群ＸＢＬ＜０：８＞に入力された入力パターンが正パターンとマッチすると判定する。一方、図４の判定回路４１は、半導体回路４０の端子Ｙから閾値Ｔ以下の電圧値のＹ信号が出力されたとき、半導体回路４０の端子群ＢＬ＜０：８＞及び端子群ＸＢＬ＜０：８＞に入力された入力パターンは正パターンとマッチしないと判定する。

【0140】

すなわち、図５及び図６の例では、判定回路４１は、入力パターンＰ５、Ｐ９、Ｐ１３、Ｐ１４、Ｐ１５及びＰ１７は正パターンとマッチすると判定する。一方、判定回路４１は、入力パターンＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ６、Ｐ７、Ｐ８、Ｐ１０、Ｐ１１、Ｐ１２、Ｐ１６は正パターンとマッチしないと判定する。

【0141】

ここで、判定回路４１が正パターンとマッチすると判定した入力パターンＰ５、Ｐ９、Ｐ１３、Ｐ１４、Ｐ１５及びＰ１７のうち、入力パターンＰ１３及びＰ１７のみが正確にマッチする。一方、入力パターンＰ５、Ｐ９、Ｐ１４及びＰ１５は、正パターンとの一致数は、それぞれ、「６」、「７」、「７」及び「７」である。つまり、半導体回路４０は、上述のとおり、正パターンと入力パターンＰのすべてのビット同士が一致しない場合でも、その一致数が一定の割合を超えた場合、正パターンとマッチすると判定する。なお、上述の例では、当該一定の割合は５／９である。

【0142】

このようにして、半導体回路４０は、パターンマッチングを曖昧に行うことができる。

【0143】

なお、上述の説明においては、図３の基本回路３０は、記憶素子ＭＥ３１及びＭＥ３３、並びに、コンデンサ素子ＣＥ３１及びＣＥ３３を使用するものとし、記憶素子ＭＥ３２及びＭＥ３４、並びに、コンデンサ素子ＣＥ３２及びＣＥ３４を使用しないものとした。また、コンデンサ素子ＣＥ３１及びＣＥ３３の各コンデンサＣ２０１の容量値は同一とした。

【0144】

しかし、本実施形態１はこれに限るものではない。例えば、記憶素子ＭＥ３２及びＭＥ３４、並びに、コンデンサ素子ＣＥ３２及びＣＥ３４を使用し、記憶素子ＭＥ３１及びＭＥ３３、並びに、コンデンサ素子ＣＥ３１及びＣＥ３３を使用しなくても良い。また、記憶素子ＭＥ３１～ＭＥ３４、並びに、コンデンサ素子ＣＥ３１～ＣＥ３４を使用する、或いは、記憶素子ＭＥ３１～ＭＥ３４、並びに、コンデンサ素子ＣＥ３１～ＣＥ３４をしなくても良い。さらに、上述の各例において、コンデンサ素子ＣＥ３１～ＣＥ３３の各コンデンサＣ２０１の容量値は互いに異なるものであっても良い。

【0145】

〔実施形態２〕
以下、図面を参照して、本発明の実施形態２を説明する。なお、説明の便宜上、上記実施形態１にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。

【0146】

図７は、本実施形態２に係る基本回路７０の概略構成図である。図７のとおり、基本回路７０は、記憶素子Ｂ１１、Ｂ２１、Ｂ３１、Ｂ４１と、記憶素子Ｂ１２～Ｂ１４、Ｂ２２～Ｂ２４、Ｂ３２～Ｂ３４、Ｂ４２～Ｂ４４（第１記憶素子）と、ｎ型ＭＯＳトランジスタＮ１１－１、Ｎ１１－２、Ｎ２１－１、Ｎ２１－２、Ｎ３１－１、Ｎ３１－２、Ｎ４１－１、Ｎ４１－２と、ｎ型ＭＯＳトランジスタＮ１２～Ｎ１４、Ｎ２２～Ｎ２４、Ｎ３２～Ｎ３４、Ｎ４２～Ｎ４４（第１トランジスタ）と、コンデンサＣ１１～Ｃ１３、Ｃ２１～Ｃ２３、Ｃ３１～Ｃ３３、Ｃ４１～Ｃ４３（第１コンデンサ）と、を備える。

【0147】

また、図７において、ＢＬ、ＸＢＬ、ＷＬＳ、ＷＬ２、ＷＬ１、ＷＬ０、Ｙはそれぞれ端子名を表す。以下、端子ＢＬからの入力信号をＢＬ信号、端子ＸＢＬからの入力信号をＸＢＬ信号、端子ＷＬＳからの入力信号をＷＬＳ信号、端子ＷＬ２からの入力信号をＷＬ２信号、端子ＷＬ１からの入力信号をＷＬ１信号、端子ＷＬ０からの入力信号をＷＬ０信号、端子Ｙからの出力信号をＹ信号と称する。

【0148】

図８は、本実施形態２に係る記憶素子Ｂの概略構成図である。図８のとおり、記憶素子Ｂは、ｎ型ＭＯＳトランジスタＮ１０１及びＮ１０２と、ＣＭＯＳインバータＩＮ１０２及びＩＮ１０２とを備える。

【0149】

また、図８において、ＢＬ、ＸＢＬ、ＷＬＳ、ＷＬ２、ＷＬ１、ＷＬ０、ＩＢ、ＸＢはそれぞれ端子名を表す。以下、端子ＢＬからの入力信号をＢＬ信号、端子ＸＢＬからの入力信号をＸＢＬ信号、端子ＷＬＳからの入力信号をＷＬＳ信号、端子ＷＬ２からの入力信号をＷＬ２信号、端子ＷＬ１からの入力信号をＷＬ１信号、端子ＷＬ０からの入力信号をＷＬ０信号、端子ＩＢからの出力信号をＩＢ信号、端子ＸＢからの出力信号をＸＢ信号と称する。

【0150】

なお、図７の記憶素子Ｂ１１～Ｂ１４、Ｂ２１～Ｂ２４、Ｂ３１～Ｂ３４、Ｂ４１～Ｂ４４の各構成は、図８の記憶素子Ｂの構成と同一である。

【0151】

本実施形態２に係る半導体回路は、上記実施形態１の半導体回路４０において、基本回路４０１～４０８それぞれを図７の基本回路７０に置き換えた構成となる。以下、図８の記憶素子Ｂ及び図７の基本回路７０をこの順で説明する。

【0152】

（記憶素子の構成）
図８において、ＣＯＭＳインバータＩＮ１０１の出力は、端子ＩＢに接続される。ＣＯＭＳインバータＩＮ１０２の出力は、端子ＸＢに接続される。ＣＭＯＳインバータＩＮ１０１の出力がＣＭＯＳインバータＩＮ１０２の入力に接続される。また、ＣＭＯＳインバータＩＮ１０２の出力がＣＭＯＳインバータＩＮ１０１の入力に接続される。ＣＭＯＳインバータＩＮ１０１及びＣＭＯＳインバータＩＮ１０２は所謂ラッチ回路を構成する。

【0153】

ｎ型ＭＯＳトランジスタＮ１０１のソースは端子ＸＢＬに接続され、そのドレインはＣＭＯＳインバータＩＮ１０１の入力に接続される。また、ｎ型ＭＯＳトランジスタＮ１０２のソースは端子ＢＬに接続され、そのドレインはＣＭＯＳインバータＩＮ１０２の入力に接続される。ｎ型ＭＯＳトランジスタＮ１０１及びｎ型ＭＯＳトランジスタＮ１０２の各ゲートは、端子ＷＬＳ、端子ＷＬ２、端子ＷＬ１又は端子ＷＬ０に接続される。

【0154】

端子ＢＬから入力されるＢＬ信号と端子ＸＢＬから入力されるＸＢＬ信号とは、通常、その電位を論理信号としてみるときは互いに相手の反転となっている、すなわち相補的である。また、ＣＭＯＳインバータＩＮ１０１の出力とＣＭＯＳインバータＩＮ１０２の出力の論理信号レベルも定常状態においては相補的である。すなわち、一方がハイレベルであれば他方はロウレベルとなる。例えば、ＣＭＯＳインバータＩＮ１０１の出力がロウレベルでＣＭＯＳインバータＩＮ１０２の出力がハイレベルのときは論理“１”を記憶しているとし、その逆は論理“０”を記憶しているとする等と記憶内容が決められている。

【0155】

ｎ型ＭＯＳトランジスタＮ１０１及びｎ型ＭＯＳトランジスタＮ１０２は、ＢＬ信号及びＸＢＬ信号を記憶素子Ｂに書き込むときの書き込み制御トランジスタとして用いられる。

【0156】

なお、図８のｎ型ＭＯＳトランジスタＮ１０１及びｎ型ＭＯＳトランジスタＮ１０２はそれぞれ、図１のｎ型ＭＯＳトランジスタＮ１０１及びｎ型ＭＯＳトランジスタＮ１０２に対応する。また、図８のＣＭＯＳインバータＩＮ１０１及びＣＭＯＳインバータＩＮ１０２はそれぞれ、図１のＣＭＯＳインバータＩＮ１及びＣＭＯＳインバータＩＮ２に対応する。ただし、図８においては、ＣＭＯＳインバータＩＮ１０１の出力が端子ＩＢに接続されており、ＣＭＯＳインバータＩＮ１０２の出力が端子ＸＢに接続されている。

【0157】

（記憶素子の動作）
まず、図７の記憶素子Ｂ１１、Ｂ２１、Ｂ３１及びＢ４１の動作を説明する。なお、記憶素子Ｂ１１、Ｂ２１、Ｂ３１及びＢ４１を総称する場合、記憶素子Ｂ１と称する。

【0158】

まず、記憶素子Ｂ１が、記憶素子Ｂ１にハイレベルを書き込む場合、端子ＢＬにはハイレベルが入り、ＢＬ信号はハイレベルになる。一方、端子ＸＢＬにはロウレベルが入り、ＸＢＬ信号はロウレベルになる。

【0159】

端子ＷＬＳに入力されるＷＬＳ信号がハイレベルになると、ｎ型ＭＯＳトランジスタＮ１０１及びｎ型ＭＯＳトランジスタＮ１０２は共にオンする。ｎ型ＭＯＳトランジスタＮ１０１がオンすることにより、ＸＢＬ信号がＣＭＯＳインバータＩＮ１０１に入力される。ｎ型ＭＯＳトランジスタＮ１０２がオンすることにより、ＢＬ信号がＣＭＯＳインバータＩＮ１０２に入力される。

【0160】

ＣＭＯＳインバータＩＮ１０１は、入力されたＸＢＬ信号のロウレベルをハイレベルに反転させ、そのハイレベルをＣＭＯＳインバータＩＮ１０２に入力する。一方、ＣＭＯＳインバータＩＮ１０２は、入力されたＸＢＬ信号のハイレベルをロウレベルに反転させ、そのロウレベルをＣＭＯＳインバータＩＮ１０１に入力する。

【0161】

ＣＭＯＳインバータＩＮ１０１の出力はハイレベルを維持する一方、ＣＭＯＳインバータＩＮ１０２の出力はロウレベルを維持する。端子ＩＢはＣＭＯＳインバータＩＮ１０１の出力に接続されている。端子ＩＢから出力されるＩＢ信号はハイレベルとなる。端子ＸＢはＣＭＯＳインバータＩＮ１０２の出力に接続されている。端子ＸＢから出力されるＸＢ信号はロウレベルとなる。

【0162】

一方、記憶素子Ｂ１が、記憶素子Ｂ１にロウレベルを書き込む場合、端子ＢＬにはロウレベルが入り、ＢＬ信号はロウレベルになる。一方、端子ＸＢＬにはハイレベルが入り、ＸＢＬ信号はハイレベルになる。

【0163】

【0164】

ＣＭＯＳインバータＩＮ１０１は、入力されたＸＢＬ信号のハイレベルをロウレベルに反転させ、そのロウレベルをＣＭＯＳインバータＩＮ１０２に入力する。一方、ＣＭＯＳインバータＩＮ１０２は、入力されたＸＢＬ信号のロウレベルをハイレベルに反転させ、そのハイレベルをＣＭＯＳインバータＩＮ１０１に入力する。

【0165】

ＣＭＯＳインバータＩＮ１０１の出力はロウレベルを維持する一方、ＣＭＯＳインバータＩＮ１０２の出力はハイレベルを維持する。端子ＩＢから出力されるＩＢ信号はロウレベルとなる。端子ＸＢから出力されるＸＢ信号はハイレベルとなる。

【0166】

端子ＷＬＳに入力されるＷＬＳ信号がロウレベルになると、ｎ型ＭＯＳトランジスタＮ１０１及びｎ型ＭＯＳトランジスタＮ１０２は共にオフする。このため、記憶素子Ｂ１は、書き込まれたハイレベル又はロウレベルを保持する。端子ＩＢからはインバータＩＮ１０１の出力であるＩＢ信号が出力される。ＩＢ信号は記憶素子Ｂ１に書き込まれたハイレベル又はロウレベルとなる。これに対し、端子ＸＢからはインバータＩＮ１０２の出力であるＸＢ信号が出力される。ＸＢ信号は記憶素子Ｂ１に書き込まれたハイレベル又はロウレベルの反転であるロウレベル又はハイレベルとなる。

【0167】

次に、図７の記憶素子Ｂ１２～Ｂ１４、Ｂ２２～Ｂ２４、Ｂ３２～Ｂ３４、Ｂ４２～Ｂ４４の動作を説明する。記憶素子Ｂ１２～Ｂ１４、Ｂ２２～Ｂ２４、Ｂ３２～Ｂ３４、Ｂ４２～Ｂ４４を総称する場合、記憶素子Ｂ２と称する。

【0168】

記憶素子Ｂ２の動作が記憶素子Ｂ１の動作と異なる点は、記憶素子Ｂ２は、（i）記憶素子Ｂ２にハイレベル（第１信号）のみを書き込む点、及び（ii）端子ＸＢからＸＢ信号が出力されない点である。上述の２つの点の他、記憶素子Ｂ２の動作と記憶素子Ｂ１の動作とが異なる点はないので、記憶素子Ｂ２の動作を詳細に説明することは省略する。

【0169】

なお、記憶素子Ｂ１の動作に係る上述の説明において、端子ＷＬＳを端子ＷＬ２に、ＷＬＳ信号をＷＬ２信号にそれぞれ読み替えれば、記憶素子Ｂ１２、Ｂ２２、Ｂ３２及びＢ４２の動作に係る説明となる。また、記憶素子Ｂ１の動作に係る上述の説明において、端子ＷＬＳを端子ＷＬ１に、ＷＬＳ信号をＷＬ１信号にそれぞれ読み替えれば、記憶素子Ｂ１３、Ｂ２３、Ｂ３３及びＢ４３の動作に係る説明となる。また、記憶素子Ｂ１の動作に係る上述の説明において、端子ＷＬＳを端子ＷＬ０に、ＷＬＳ信号をＷＬ０信号にそれぞれ読み替えれば、記憶素子Ｂ１４、Ｂ２４、Ｂ３４及びＢ４４の動作に係る説明となる。

【0170】

（基本回路の構成）
まず、記憶素子Ｂ１１～Ｂ１４、ｎ型ＭＯＳトランジスタＮ１１－１、Ｎ１１－２、Ｎ１２～Ｎ１４、及びコンデンサＣ１１～Ｃ１３の接続構成を説明する。以下、当該接続構成を接続構成１と称する。

【0171】

端子ＸＢＬにｎ型ＭＯＳトランジスタＮ１１－１のドレインが接続され、端子ＢＬにｎ型ＭＯＳトランジスタＮ１１－２のドレインが接続されている。ｎ型ＭＯＳトランジスタＮ１１－１のソースにコンデンサＣ１１、Ｃ１２及びＣ１３の各上部電極が接続され、ｎ型ＭＯＳトランジスタＮ１１－２のソースにコンデンサＣ１１、Ｃ１２及びＣ１３の各上部電極が接続されている。コンデンサＣ１１、Ｃ１２及びＣ１３の各下部電極は、ｎ型ＭＯＳトランジスタＮ１２、Ｎ１３及びＮ１４の各ドレインにそれぞれ接続されている。ｎ型ＭＯＳトランジスタＮ１２、Ｎ１３及びＮ１４の各ソースは端子Ｙに接続されている。

【0172】

記憶素子Ｂ１１から出力されるＩＢ信号がハイレベルであり、ＸＢ信号がロウレベルであれば、ｎ型ＭＯＳトランジスタＮ１１－１がオンし、ｎ型ＭＯＳトランジスタＮ１１－２がオフする。この場合、コンデンサＣ１１、Ｃ１２及びＣ１３の各上部電極は、ｎ型ＭＯＳトランジスタＮ１１－１を介して、端子ＸＢＬに接続される。一方、記憶素子Ｂ１１から出力されるＩＢ信号がロウレベルであり、ＸＢ信号がハイレベルであれば、ｎ型ＭＯＳトランジスタＮ１１－１がオフし、ｎ型ＭＯＳトランジスタＮ１１－２がオンする。この場合、コンデンサＣ１１、Ｃ１２及びＣ１３の各上部電極は、ｎ型ＭＯＳトランジスタＮ１１－２を介して、端子ＢＬに接続される。

【0173】

記憶素子Ｂ１２～Ｂ１４から出力される各ＩＢ信号がハイレベルであれば、ｎ型ＭＯＳトランジスタＮ１２～Ｎ１４はオンする。この場合、コンデンサＣ１１、Ｃ１２及びＣ１３の各下部電極は、ｎ型ＭＯＳトランジスタＮ１２～Ｎ１４それぞれを介して、端子Ｙに接続される。

【0174】

記憶素子Ｂ２１～Ｂ２４、ｎ型ＭＯＳトランジスタＮ２１－１、Ｎ２１－２、Ｎ２２～Ｎ２４、及びコンデンサＣ２１～Ｃ２３の接続構成は、上述の接続構成１において、記憶素子Ｂ１１～Ｂ１４、ｎ型ＭＯＳトランジスタＮ１１－１、Ｎ１１－２、Ｎ１２～Ｎ１４、及びコンデンサＣ１１～Ｃ１３それぞれを、対応する記憶素子Ｂ２１～Ｂ２４、ｎ型ＭＯＳトランジスタＮ２１－１、Ｎ２１－２、Ｎ２２～Ｎ２４、及びコンデンサＣ２１～Ｃ２３それぞれに置き換えた構成である。また、記憶素子Ｂ３１～Ｂ３４、ｎ型ＭＯＳトランジスタＮ３１－１、Ｎ３１－２、Ｎ３２～Ｎ３４、及びコンデンサＣ３１～Ｃ３３の接続構成は、上述の接続構成１において、記憶素子Ｂ１１～Ｂ１４、ｎ型ＭＯＳトランジスタＮ１１－１、Ｎ１１－２、Ｎ１２～Ｎ１４、及びコンデンサＣ１１～Ｃ１３それぞれを、対応する記憶素子Ｂ３１～Ｂ３４、ｎ型ＭＯＳトランジスタＮ３１－１、Ｎ３１－２、Ｎ３２～Ｎ３４、及びコンデンサＣ３１～Ｃ３３それぞれに置き換えた構成である。また、記憶素子Ｂ４１～Ｂ４４、ｎ型ＭＯＳトランジスタＮ４１－１、Ｎ４１－２、Ｎ４２～Ｎ４４、及びコンデンサＣ４１～Ｃ４３の接続構成は、上述の接続構成１において、記憶素子Ｂ１１～Ｂ１４、ｎ型ＭＯＳトランジスタＮ１１－１、Ｎ１１－２、Ｎ１２～Ｎ１４、及びコンデンサＣ１１～Ｃ１３それぞれを、対応する記憶素子Ｂ４１～Ｂ４４、ｎ型ＭＯＳトランジスタＮ４１－１、Ｎ４１－２、Ｎ４２～Ｎ４４、及びコンデンサＣ４１～Ｃ４３それぞれに置き換えた構成である。

【0175】

（基本回路の動作）
上述の接続構成１に着目し、基本回路７０の動作を説明する。なお、上述の他の接続構成に着目した場合における、基本回路７０の動作は、下記の動作において、記憶素子Ｂ１１～Ｂ１４、コンデンサＣ１１～Ｃ１３及びｎ型ＭＯＳトランジスタＮ１１－１，Ｎ１１－２、Ｎ１２～Ｎ１４を、対応する記憶素子、コンデンサ及びｎ型ＭＯＳトランジスタに置き換えた動作である。

【0176】

記憶素子Ｂ１１から出力されるＸＢ信号がハイレベル、ＩＢ信号がロウレベルであれば、ｎ型ＭＯＳトランジスタＮ１１－１を介して、コンデンサＣ１１～Ｃ１３の各上部電極が接続される。一方、記憶素子Ｂ１１から出力されるＸＢ信号がロウレベル、ＩＢ信号がハイレベルであれば、ｎ型ＭＯＳトランジスタＮ１１－２を介して、コンデンサＣ１１～Ｃ１３の各上部電極が接続される。

【0177】

また、コンデンサＣ１１～Ｃ１３の各下部電極は、それぞれの下部電極にドレインが接続されるｎ型ＭＯＳトランジスタＮ１２～Ｎ１４がオンすることで端子Ｙに接続される。記憶素子Ｂ１２～Ｂ１４にハイレベルを書き込み、ＩＢ信号がハイレベルとなれば、ｎ型ＭＯＳトランジスタＮ１２～Ｎ１４それぞれはオンする。

【0178】

以上のとおり、基本回路７０は、記憶素子Ｂ１１にハイレベルが書き込まれた場合、コンデンサＣ１１～Ｃ１３の各上部電極を端子ＢＬに接続する。一方、基本回路７０は、記憶素子Ｂ１１にロウレベルが書き込まれた場合、コンデンサＣ１１～Ｃ１３の各上部電極を端子ＸＢＬに接続する。

【0179】

そして、基本回路７０は、記憶素子Ｂ１２にハイレベルが書き込まれた場合、コンデンサＣ１１の下部電極を端子Ｙに接続する。基本回路７０は、記憶素子Ｂ１３にハイレベルが書き込まれた場合、コンデンサＣ１２の下部電極を端子Ｙに接続する。基本回路７０は、記憶素子Ｂ１４にハイレベルが書き込まれた場合、コンデンサＣ１３の下部電極を端子Ｙに接続する。すなわち、基本回路７０は、対応する記憶素子にハイレベルが書き込まれたコンデンサを、端子ＢＬ又は端子ＸＢＬに接続する。

【0180】

ここで、コンデンサＣ１１～Ｃ１３の各上部電極を端子ＢＬに接続する場合についていえば、端子ＢＬに接続されるコンデンサの組合せは次のとおりである。
・コンデンサＣ１１、Ｃ１２及びＣ１３、
・コンデンサＣ１１及びＣ１２、
・コンデンサＣ１１及びＣ１３、
・コンデンサＣ１２及びＣ１３、
・コンデンサＣ１１のみ、
・コンデンサＣ１２のみ、
・コンデンサＣ１３のみ、
・無し。

【0181】

ここで、コンデンサＣ１１～Ｃ１３の容量比を４：２：１とすれば、端子ＢＬに入力されるＢＬ信号がハイレベルである場合、端子Ｙにおいて出力されるＹ信号の電圧値比は７：６：５：４：３：２：１：０となる。すなわち、端子ＢＬに入力されるＢＬ信号がハイレベルである場合、端子Ｙにおいて出力されるＹ信号の電圧値は９通りとなる。なお、上述の各電圧値比と上述の各組合せとの関係は次のとおりである。
・コンデンサＣ１１、Ｃ１２及びＣ１３：７、
・コンデンサＣ１１及びＣ１２：６、
・コンデンサＣ１１及びＣ１３：５、
・コンデンサＣ１２及びＣ１３：４、
・コンデンサＣ１１のみ：３、
・コンデンサＣ１２のみ：２、
・コンデンサＣ１３のみ：１、
・無し：０。

【0182】

同様に、コンデンサＣ１１～Ｃ１３の各上部電極を端子ＸＢＬに接続する場合でも、コンデンサＣ１１～Ｃ１３の容量比を４：２：１とすれば、端子ＸＢＬに入力されるＸＢＬ信号がハイレベルである場合、端子Ｙにおいて出力されるＹ信号の電圧値は８通りとなる。

【0183】

〔本発明の効果〕
本発明は、ＡＩ技術の基本的オペレーションである曖昧パターンマッチングのための回路構成方法である。本発明は、ＡＩ技術に必要な程度の演算精度と小型化を両立させる技術である。本発明は、完全デジタル回路よりも小型かつ省電力にでき、かつ、完全アナログよりも重み制御が安定的かつ容易である点が特徴である。

【0184】

本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

【符号の説明】

【0185】

１０、ＭＥ３１、ＭＥ３２、ＭＥ３３、ＭＥ３４、Ｂ、Ｂ１１～Ｂ１４、Ｂ２１～Ｂ２４、Ｂ３１～Ｂ３４、Ｂ４１～Ｂ４４記憶素子
２０、ＣＥ３１、ＣＥ３２、ＣＥ３３、ＣＥ３４コンデンサ素子
３０、４０１、４０２、４０３、４０４、４０５、４０６、４０７、４０８、４０９、７０基本回路
４０半導体回路
４１判定回路
Ｃ２０１、Ｃ１１～Ｃ１３、Ｃ２１～Ｃ２３、Ｃ３１～Ｃ３３、Ｃ４１～Ｃ４３コンデンサ

【図1】