特許7419517メモリアレイ及びメモリセルのストリングを含むメモリアレイを形成することに使用される方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-01-12
(45)【発行日】2024-01-22
(54)【発明の名称】メモリアレイ及びメモリセルのストリングを含むメモリアレイを形成することに使用される方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20240115BHJP
H10B 41/27 20230101ALI20240115BHJP
H01L 21/336 20060101ALI20240115BHJP
H01L 29/788 20060101ALI20240115BHJP
H01L 29/792 20060101ALI20240115BHJP
【ＦＩ】
H10B43/27
H10B41/27
H01L29/78 371
【請求項の数】
15
(21)【出願番号】P 2022523380
(86)(22)【出願日】2020-09-16
(65)【公表番号】
(43)【公表日】2023-01-06
(86)【国際出願番号】 US2020050949
(87)【国際公開番号】W WO2021096592
(87)【国際公開日】2021-05-20
【審査請求日】2022-04-20
(31)【優先権主張番号】16/682,349
(32)【優先日】2019-11-13
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー，インク．
(74)【代理人】
【識別番号】100121083
【弁理士】
【氏名又は名称】青木 宏義
(74)【代理人】
【識別番号】100138391
【弁理士】
【氏名又は名称】天田 昌行
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(72)【発明者】
【氏名】コン リンユ
(72)【発明者】
【氏名】デイコック デイビッド
(72)【発明者】
【氏名】クラパティ ヴェンカタ サティヤナラヤナ マーティ
(72)【発明者】
【氏名】ウィボボ リロイ エカリスタ
【審査官】加藤 俊哉
(56)【参考文献】
【文献】国際公開第２０１８／１７４９６６（ＷＯ，Ａ１）
【文献】特開２０１６－０６２９１２（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／０３３７１９１（ＵＳ，Ａ１）
【文献】特開２０１６－２１９５５１（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１５／０２２１６６６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１５／０３４０３７６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／００７９２５５（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／０２１８０５９（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／０３４３７６１（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１９／０２２９１２５（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１９／０３３３９３７（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４３／２７
Ｈ１０Ｂ ４１／２７
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
(57)【特許請求の範囲】
【請求項1】
メモリアレイを形成することに使用される方法であって、垂直方向に交互の第１のティア及び第２のティアを含むスタックを形成することであって、第１の絶縁体ティアが前記スタックの上方にあり、前記第１の絶縁体ティアの第１の絶縁体材料は、（ａ）及び（ｂ）の内の少なくとも一方を含み、（ａ）は、シリコン、窒素、並びに炭素、酸素、ホウ素、及びリンの内の１つ以上であり、（ｂ）は炭化ケイ素であり、チャネル材料ストリングが、前記スタック内及び前記第１の絶縁体ティア内にあり、導電材料が、前記第１の絶縁体ティア内で、前記チャネル材料ストリングの個々の側面に直接接触している、ことと、
前記第１の絶縁体ティア及び前記導電材料の上方に第２の絶縁体ティアを形成することであって、前記第２の絶縁体ティアの第２の絶縁体材料は、前記（ａ）及び前記（ｂ）の内の少なくとも一方を含み、前記第１及び第２の絶縁体ティアの前記第１及び第２の絶縁体材料は、それぞれ、互いに直接接触していない、ことと、
前記導電材料を通じて個々の前記チャネル材料ストリングに個別に直接電気的に結合された、前記第２の絶縁体ティアを通って拡張する導電性ビアを形成することと、
を含む方法。
【請求項2】
前記第１及び第２の絶縁体材料を、相互に同じ組成物のものであるように形成することを含む、請求項１に記載の方法。
【請求項3】
前記第１及び第２の絶縁体材料を、相互に異なる組成物のものであるように形成することを含む、請求項１に記載の方法。
【請求項4】
前記導電材料の最上部に直接接触して前記第２の絶縁体材料を形成することを含む、請求項１に記載の方法。
【請求項5】
前記第２の絶縁体材料は、前記導電材料の最上部に直接接触して形成されない、請求項１に記載の方法。
【請求項6】
前記導電材料を、前記第１の絶縁体材料から上方に突出するように形成することを含む、請求項１に記載の方法。
【請求項7】
前記導電材料は、前記第１の絶縁体材料から上方に突出するように形成されない、請求項１に記載の方法。
【請求項8】
横方向に離隔されたメモリブロック領域を形成するために、前記第１の絶縁体ティアを通り、前記第２の絶縁体ティアを通り、前記スタック中に、水平方向に伸長するトレンチを形成することと、前記トレンチ内に介在材料を形成することと、を含む、請求項１に記載の方法。
【請求項9】
前記第１の絶縁体材料の内の前記少なくとも一方は前記（ａ）を含む、請求項１に記載の方法。
【請求項10】
前記第１の絶縁体材料の内の前記少なくとも一方は前記（ｂ）を含む、請求項１に記載の方法。
【請求項11】
前記第１の絶縁体材料の内の前記少なくとも一方は、前記（ａ）及び前記（ｂ）の両方を含む、請求項１に記載の方法。
【請求項12】
前記第２の絶縁体材料の内の前記少なくとも一方は前記（ａ）を含む、請求項１に記載の方法。
【請求項13】
前記第２の絶縁体材料の内の前記少なくとも一方は前記（ｂ）を含む、請求項１に記載の方法。
【請求項14】
メモリアレイを形成することに使用される方法であって、垂直方向に交互の第１ティア及び第２ティアを含むスタックを形成することと、
前記スタックの上方に第１の絶縁体ティアを形成することであって、前記第１の絶縁体ティアの第１の絶縁体材料は、（ａ）及び（ｂ）の内の少なくとも一方を含み、（ａ）は、シリコン、窒素、並びに炭素、酸素、ホウ素、及びリンの内の１つ以上であり、（ｂ）は炭化ケイ素である、ことと、
前記スタック内及び前記第１の絶縁体ティア内にチャネル材料ストリングを形成することであって、導電材料が、前記第１の絶縁体ティア内で、前記チャネル材料ストリングの個々の側面に直接接触している、ことと、
前記第１の絶縁体ティア及び前記導電材料の上方に複数の絶縁ティアを形成することであって、前記複数の絶縁ティアの内の１つの絶縁ティアは、前記（ａ）及び前記（ｂ）の内の少なくとも一方を含む第２の絶縁体材料を含み、前記第１の絶縁体ティア及び前記複数の絶縁ティアの内の前記１つの絶縁ティアの前記第１及び第２の絶縁体材料は、それぞれ、互いに直接接触しておらず、前記複数の絶縁ティアの内の別の絶縁ティアは、前記（ａ）及び前記（ｂ）の何れも含まない、ことと、
前記１つの絶縁ティア及び前記別の絶縁ティアを通ってコンタクト開口部をエッチングし、その後、前記コンタクト開口部内に、前記導電材料を通じて個々の前記チャネル材料ストリングに個々に直接電気的に結合された導電性ビアを形成することと、
を含む方法。
【請求項15】
交互の絶縁性ティア及び導電性ティアを含む垂直スタックと、前記垂直スタックの上方の第１の絶縁体ティアであって、前記第１の絶縁体ティアの第１の絶縁体材料は、（ａ）及び（ｂ）の内の少なくとも一方を含み、（ａ）は、シリコン、窒素、並びに炭素、酸素、ホウ素、及びリンの内の１つ以上であり、（ｂ）は炭化ケイ素である、前記第１の絶縁体ティアと、
前記垂直スタック内のメモリセルのチャネル材料ストリングであって、前記チャネル材料ストリングのチャネル材料は前記第１の絶縁体ティア内にある、前記チャネル材料ストリングと、
前記チャネル材料ストリングの個々の側面に直接接触する、前記第１の絶縁体ティア内の導電材料と、
前記第１の絶縁体ティア及び前記導電材料の上方の第２の絶縁体ティアであって、前記第２の絶縁体ティアの第２の絶縁体材料は、前記（ａ）及び前記（ｂ）の内の少なくとも一方を含み、前記第１及び第２の絶縁体ティアの前記第１及び第２の絶縁体材料は、それぞれ、互いに直接接触していない、前記第２の絶縁体ティアと、
前記導電材料を通じて個々の前記チャネル材料ストリングに個々に直接電気的に結合された、前記第２の絶縁体ティアを通って拡張する導電性ビアと、
を含む、メモリアレイ。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書に開示する実施形態は、メモリアレイに関し、メモリセルのストリングを含むメモリアレイを形成することに使用される方法に関する。
【背景技術】
【0002】
メモリは集積回路の一種であり、データを蓄積するためにコンピュータシステムで使用される。メモリは、個々のメモリセルの１つ以上のアレイで製造され得る。メモリセルは、デジット線（ビット線、データ線、又はセンス線とも称される）及びアクセス線（ワード線とも称される）を使用して、書き込まれ得、又は読み出され得る。センス線は、アレイの列に沿ってメモリセルを導電的に相互接続し得、アクセス線は、アレイの行に沿ってメモリセルを導電的に相互接続し得る。各メモリセルは、センス線及びアクセス線の組み合わせを通じて一意にアドレッシングされ得る。
【0003】
メモリセルは、揮発性、半揮発性、又は不揮発性であり得る。不揮発性メモリセルは、電力がない状態で長期間データを蓄積し得る。不揮発性メモリは、慣習的に、少なくとも約１０年の保持期間を有するメモリとして指定されている。揮発性メモリは消散し、それ故、データ蓄積を維持するためにリフレッシュ／再書き込みされる。揮発性メモリは、数ミリ秒以下の保持時間を有し得る。それでも、メモリセルは、少なくとも２つの異なる選択可能な状態でメモリを保持又は蓄積するように構成される。バイナリシステムでは、状態は“０”又は“１”の何れかとみなされる。他のシステムでは、少なくとも幾つかの個々のメモリセルは、２つよりも多いレベル又は状態の情報を蓄積するように構成され得る。
【0004】
電界効果トランジスタは、メモリセルで使用され得る電子コンポーネントの一種である。これらのトランジスタは、それらの間に半導電性チャネル領域を有する一対の導電性ソース／ドレイン領域を含む。導電性ゲートはチャネル領域に隣接し、薄いゲート絶縁体によってチャネル領域から分離される。ゲートへの適切な電圧の印加は、ソース／ドレイン領域の一方からチャネル領域を通じて他方へ電流が流れることを可能にする。電圧がゲートから除去された場合、電流がチャネル領域を流れることが大幅に妨げられる。電界効果トランジスタはまた、追加の構造体、例えば、ゲート絶縁体と導電性ゲートとの間のゲート構築物の一部として可逆的にプログラミング可能な電荷蓄積領域を含み得る。
【0005】
フラッシュメモリはメモリの一種であり、最近のコンピュータ及びデバイスで多くの用途を有する。実例として、最近のパーソナルコンピュータは、フラッシュメモリチップ上に蓄積されたＢＩＯＳを有し得る。別の例として、コンピュータ及びその他のデバイスが従来のハードドライブを置き換えるためにソリッドステートドライブ内にフラッシュメモリを利用することが益々一般的になっている。更に別の例として、フラッシュメモリは、製造者が、新たな通信プロトコルが標準化されてくるとそれらをサポートすること、及び強化された機構のためにデバイスをリモートでアップグレードする能力を提供することが可能であるため、無線電子デバイスではポピュラーである。
【0006】
ＮＡＮＤは、集積フラッシュメモリの基本アーキテクチャであり得る。ＮＡＮＤセルユニットは、メモリセルの直列の組み合わせに直列に結合された少なくとも１つの選択デバイスを含む（直列の組み合わせは一般的にＮＡＮＤストリングと称される）。ＮＡＮＤアーキテクチャは、可逆的にプログラミング可能な垂直トランジスタを個々に含む垂直方向に積み重ねられたメモリセルを含む３次元配列で構成され得る。制御又はその他の回路は、垂直方向に積み重ねられたメモリセルの下方に形成され得る。その他の揮発性又は不揮発性メモリアレイアーキテクチャもまた、トランジスタを個々に含む垂直方向に積み重ねられたメモリセルを含み得る。
【0007】
メモリアレイは、例えば、米国特許出願公開第２０１５／０２２８６５９号、２０１６／０２６７９８４号、及び２０１７／０１４０８３３号の何れかで示され説明されるようなメモリページ、メモリブロック及び部分ブロック（例えば、サブブロック）、並びにメモリプレーン内に配列され得る。メモリブロックは、垂直方向に積み重ねられたメモリセルの個々のワード線ティア内の個々のワード線の長手方向の輪郭を少なくとも部分的に画定し得る。これらのワード線への接続は、垂直方向に積み重ねられたメモリセルのアレイの端部又は端にあるいわゆる“階段構造体”で生じ得る。階段ステップ構造体は、ワード線への電気的アクセスを提供するために高さ方向に拡張する導電性ビアが接触する個々のワード線のコンタクト領域を確定する個々の“階段”（代替的に“ステップ”又は“階段ステップ”と呼ばれる）を含む。
【図面の簡単な説明】
【0008】
【図18】発明の代替の例示的な方法及び／又は構造体の実施形態を示す。
【図18A】発明の代替の例示的な方法及び／又は構造体の実施形態を示す。
【図19】発明の代替の例示的な方法及び／又は構造体の実施形態を示す。
【図19A】発明の代替の例示的な方法及び／又は構造体の実施形態を示す。
【図20】発明の代替の例示的な方法及び／又は構造体の実施形態を示す。
【図20A】発明の代替の例示的な方法及び／又は構造体の実施形態を示す。
【発明を実施するための形態】
【0009】
発明の実施形態は、メモリアレイ、例えば、アレイの下に周辺制御回路を有するＮＡＮＤ又はその他のメモリセルのアレイ（例えば、ＣＭＯＳアンダーアレイ）を形成することに使用される方法を包含する。発明の実施形態は、いわゆる“ゲートラスト”又は“置換ゲート”処理、いわゆる“ゲートファースト”処理、及びトランジスタのゲートが形成される時期とは無関係で既存であるか将来開発されるかに関わらないその他の処理を包含する。発明の実施形態はまた、製造方法に依存しないメモリアレイ（例えば、ＮＡＮＤアーキテクチャ）を包含する。例示的な方法の実施形態は、“ゲートラスト”又は”置換ゲート”プロセスとみなされ得る図１～図１７Ａを参照して説明される。
【0010】
図１及び２は、トランジスタ及び／又はメモリセルの高さ方向に拡張するストリングが形成されるであろうアレイ又はアレイ領域１２を有する構築物１０を示す。構築物１０は、導電性／導体／導電的、半導電性／半導体／半導電的、又は絶縁性／絶縁体／絶縁的（すなわち、本明細書では電気的）材料の内の何れか１つ以上を有するベース基板１１を含む。様々な材料がベース基板１１の高さ方向に上方に形成されている。材料は、図１及び図２に描写した材料の脇に、高さ方向に内向きに、又は高さ方向に外向きにあり得る。例えば、集積回路のその他の部分的又は全体的に製造されたコンポーネントは、ベース基板１１の上方、周囲、又は内部の何処かに提供され得る。メモリセルの高さ方向に拡張するストリングのアレイ（例えば、アレイ１２）内のコンポーネントを動作させるための制御及び／又はその他の周辺回路も製造され得、アレイ又はサブアレイ内に全体的に又は部分的に含まれてもよく、含まれなくてもよい。更に、複数のサブアレイもまた、独立して、タンデムに、さもなければ相互に関連して製造され得、及び動作し得る。この文書では、“サブアレイ”もアレイとみなされ得る。
【0011】
導電性材料１７を含む導体ティア１６は、基板１１の上方に形成されている。導体ティア１６は、アレイ１２内に形成されるであろうトランジスタ及び／又はメモリセルに対する読み出し及び書き込みアクセスを制御するために使用される制御回路（例えば、周辺アンダーアレイ回路及び／又は共通ソース線若しくはプレート）の一部を含み得る。垂直方向に交互の絶縁性ティア２０及び導電性ティア２２を含むスタック１８が導体ティア１６の上方に形成されている。ティア２０及び２２の各々に対する例示的な厚さは、２２～６０ナノメートルである。少数のティア２０及び２２のみが示され、スタック１８は、数十、１００以上等のティア２０及び２２を含む可能性が高い。周辺回路及び／又は制御回路の一部であってもなくてもよいその他の回路は、導体ティア１６とスタック１８との間にあり得る。例えば、そうした回路の導電性材料及びの絶縁性材料の複数の垂直方向に交互のティアは、導電性ティア２２の最下部よりも下方に及び／又は導電性ティア２２の最上部より上方にあり得る。例えば、１つ以上の選択ゲートティア（図示せず）は、導体ティア１６と最下部の導電性ティア２２との間にあり得、１つ以上の選択ゲートティアは、導電性ティア２２の最上部よりも上方にあり得る。それでも、導電性ティア２２（代替的に第１のティアと称される）は導電材料を含まなくてもよく、絶縁性ティア２０（代替的に第２のティアと称される）は絶縁性材料を含まなくてもよく、又は“ゲートラスト”又は”置換ゲート”であるこれにより最初に説明した例示的な方法の実施形態と併せて処理のこの時点では絶縁性でなくてもよい。例示的な導電性ティア２２は、全体的又は部分的に犠牲的であり得る第１の材料２６（例えば、窒化ケイ素）を含む。例示的な絶縁性ティア２０は、第１の材料２６の組成物とは異なる組成物であり、全体的又は部分的に犠牲的であり得る第２の材料２４（例えば、二酸化ケイ素）を含む。最上部の絶縁性ティア２０及びスタック１８は最上部２１を有するとみなされ得る。
【0012】
第１の絶縁体ティア７０がスタック１８の上方に形成され、一実施形態では、別のティア７１が第１の絶縁体ティア７０の上方に形成されている。第１の絶縁体ティア７０は、（ａ）及び（ｂ）の内の少なくとも１つを含む第１の絶縁体材料３９を含み、（ａ）は、シリコン、窒素、並びに炭素、酸素、ホウ素、及びリンの内の１つ以上であり、（ｂ）は、炭化ケイ素である。一実施形態では、第１の絶縁体材料３９は（ａ）を含む。そうした一実施形態では、第１の絶縁体材料３９は、炭素、酸素、ホウ素、又はリンの内の１つのみを含む。別のそうした実施形態では、第１の絶縁体材料３９は、炭素、酸素、ホウ素、リンの内の少なくとも２つを含む。一実施形態では、第１の絶縁体材料３９内の炭素、酸素、ホウ素、リンの内の１つ以上は、少なくとも約２原子パーセントの総濃度を有し、そうした一実施形態では、そうした総濃度は、約２０原子パーセント以下である。一実施形態では、そうした総濃度は、少なくとも約４原子パーセントであり、一実施形態では、少なくとも約１０原子パーセントである。一実施形態では、そうした総濃度は、約６原子パーセント～約１１原子パーセントである。一実施形態では、第１の絶縁体材料３９は（ｂ）を含む。一実施形態では、第１の絶縁体材料３９は、（ａ）及び（ｂ）の両方を含み、別の実施形態は、（ａ）及び（ｂ）の内の一方のみを含む。一実施形態では、絶縁性ティア２０は、第１の絶縁体材料３９のものとは異なる組成物の絶縁性材料（例えば、２４）を含む。一実施形態では、図示するように、第１の絶縁体ティア７０は、（ａ）又は（ｂ）の何れも含まない絶縁性材料４２（例えば、二酸化ケイ素）をその中に含む。例示的な別のティア７１は、絶縁性材料２４を含むものとして示されている。
【0013】
チャネル開口部２５は、ティア７１、ティア７０、絶縁性ティア２０、及び導電性ティア２２を通って導体ティア１６まで（例えば、エッチングによって）形成されている。チャネル開口部２５は、スタック１８内をより深く移動して、半径方向に内側に先細りであり得る（図示せず）。幾つかの実施形態では、チャネル開口部２５は、図示するように導体ティア１６の導電性材料１７中に部分的に入り得、又はその頂上で停止し得る（図示せず）。或いは、例として、チャネル開口部２５は、最下部の絶縁性ティア２０の頂上又は内部で停止し得る。チャネル開口部２５を少なくとも導体ティア１６の導電性材料１７まで拡張する理由は、そうした接続が要望される場合にそうするために代替の処理及び構造体を使用せずに、その後に形成されるチャネル材料（まだ図示せず）の導体ティア１６への直接的な電気的結合を保証するためである。エッチング停止材料（図示せず）は、そうしたことが要望される場合に、導体ティア１６に対するチャネル開口部２５のエッチングの停止を容易にするために、導体ティア１６の導電性材料１７の内部又は頂上にあり得る。そうしたエッチング停止材料は、犠牲的又は非犠牲的であり得る。例として、簡潔にするために、チャネル開口部２５は、行毎に４つ又は５つの開口部２５の千鳥状の行のグループ又は列内に配列され、横方向に離隔されたメモリブロック５８を完成した回路構築物内に含むであろう横方向に離隔されたメモリブロック領域５８内に配列されるものとして示されている。この文書では、“ブロック”は“サブブロック”を含む一般的なものである。メモリブロック領域５８及びもたらされたメモリブロック５８（まだ図示せず）は、例えば方向５５に沿って長手方向に伸長し、向けられているとみなされ得る。メモリブロック領域５８は、さもなければ、処理のこの時点では識別可能でなくてもよい。代替の既存の又は将来開発される配列及び構築物が使用され得る。
【0014】
トランジスタチャネル材料は、絶縁性ティア及び導電性ティアに高さ方向に沿って個々のチャネル開口部内に形成され得、したがって、導体ティア内の導電性材料と直接電気的に結合される個々のチャネル材料ストリングを含む。形成される例示的なメモリアレイの個々のメモリセルは、ゲート領域（例えば、制御ゲート領域）と、ゲート領域とチャネル材料との横方向に間のメモリ構造体とを含み得る。そうした一実施形態では、メモリ構造体は、電荷遮断領域、蓄積材料（例えば、電荷蓄積材料）、及び絶縁性電荷通過材料を含むように形成される。個々のメモリセルの蓄積材料（例えば、ドープ又は非ドープのシリコン等のフローティングゲート材料、又は窒化ケイ素、金属ドット等の電荷トラップ材料）は、電荷遮断領域の個々に高さ方向に沿ってある。絶縁性電荷通過材料（例えば、窒素含有材料［例えば、窒化ケイ素］が２つの絶縁体酸化物［例えば、二酸化ケイ素］の間に挟まれたバンドギャップ工学構造体）は、チャネル材料と蓄積材料との横方向に間にある。
【0015】
図３、図３Ａ、図３Ｂ、図４、図４Ａ、及び図４Ｂは、電荷遮断材料３０、蓄積材料３２、及び電荷通過材料３４が、絶縁性ティア２０及び導電性ティア２２に高さ方向に沿って個々のチャネル開口部２５内に形成されている一実施形態を示す。トランジスタ材料３０、３２、及び３４（例えば、メモリセル材料）は、例えば、スタック１８の上方に及び個々のチャネル開口部２５内にそれらの個別の薄層を堆積させ、続いて、そうした背面を少なくともスタックの最上面まで平坦化することによって形成され得る。一実施形態では、二酸化ケイ素を含むメモリセル材料３０、３２、及び／又は３４の内の少なくとも幾つか、並びに更なる例示的なメモリセル材料は、以下でより詳細に説明される。
【0016】
チャネル材料３６はまた、絶縁性ティア２０及び導電性ティア２２に高さ方向に沿って、スタック１８内に、及びチャネル開口部２５内の第１の絶縁体ティア７０内に形成され、したがって、一実施形態では、それらに沿ったメモリセル材料（例えば、３０、３２、及び３４）を有する個々の動作可能チャネル材料ストリング５３を含む。材料３０、３２、３４、及び３６は、スケールに起因して、図３及び図４では纏めて材料３７として示され、材料３７としてのみ指定されている。例示的なチャネル材料３６は、１つ以上のシリコン、ゲルマニウム、及びいわゆるＩＩＩ／Ｖ半導体材料（例えば、ＧａＡｓ、ＩｎＰ、ＧａＰ、及びＩｇＧ）等の適切にドープされた結晶性半導体材料を含む。材料３０、３２、３４、及び３６の各々に対する例示的な厚さは、２５～１００オングストロームである。チャネル材料３６が導体ティア１６の導電性材料１７に直接接触するように導体ティア１６を露出するために、チャネル開口部２５のベースから材料３０、３２、及び３４を除去するように、図示するようにパンチエッチングが行われ得る。こうしたパンチエッチングは、（図示するように）材料３０、３２、及び３４の各々に関して別個に発生し得、又は材料３４の堆積後に全てに関して纏めて発生し得る（図示せず）。或いは、例としてのみ、パンチエッチングは行われなくてもよく、チャネル材料３６は、別個の導電性相互接続部（図示せず）によって導体ティア１６の導電性材料１７に直接電気的に結合されてもよい。チャネル開口部２５は、半径方向に中央にある固体誘電体材料３８（例えば、スピンオン誘電体、二酸化ケイ素、及び／又は窒化ケイ素）を含むものとして示されている。或いは、例としてのみ、チャネル開口部２５内の半径方向に中央部分は、空隙スペース（図示せず）を含んでもよく、及び／又は固体材料を欠いていてもよい（図示せず）。それでも、導電材料３１（例えば、導電的にドープされたポリシリコン等の導電性プラグ）は、個々のチャネル材料ストリング５３の側面に、一実施形態では、その横方向に内側の側面４４に直接接触して第１の絶縁体ティア７０内にある。一実施形態では、図示するように、導電材料３１は、ティア７０内にある第１の絶縁体材料３９から上方に突出し、それでも、最上部６２を有する。材料３０、３２、３４、及び３６の内の１つ以上は、最上部６２まで拡張しなくてもよい（図示せず）。
【0017】
図５を参照すると、一実施形態では、複数の絶縁ティア７２、７３、及び７４が、第１の絶縁体ティア７０、導電材料３１、及びティア７１の上方に形成されている。複数のティアの内の１つ（例えば、ティア７３）は、（ａ）及び（ｂ）の内の少なくとも１つを含む第２の絶縁体材料４１を含み、複数のティアの内の別のティア（例えば、ティア７２及び７４の内の１つ以上）は、（ａ）及び（ｂ）の何れも含まない（例えば、絶縁性材料２４を含む）。幾つかの実施形態では、ティア７３は、第２の絶縁体ティア７３と称される。一実施形態では、第１の絶縁体材料３９及び第２の絶縁体材料４１は、相互に同じ組成物のものであり、別の実施形態では、相互に異なる組成物のものである。一実施形態では、図示するように、第２の絶縁体材料４１は、導電材料３１の最上部６２に直接接触して形成されない。
【0018】
図６、図７、及び図７Ａを参照すると、横方向に離隔されたメモリブロック領域５８を形成するために、ティア７４、第２の絶縁体ティア７３、ティア７２、及び７１、第１の絶縁体ティア７０（例えば、その絶縁性材料４２）を通って、スタック１８中に（例えば、異方性エッチングによって）水平方向に伸長するトレンチ４０が形成されている。水平に伸長するトレンチ４０は、（図示するような）導体ティア１６の導電性材料１７（の頂部又は内部）に直接接触する個別の底部を有し得、又は導体ティア１６の導電性材料１７の上方に個別の底部を有し得る（図示せず）。
【0019】
上記の処理は、トレンチ４０を形成する前にチャネル開口部２５を形成及び充填することを示している。こうしたことは逆にすることができる。或いは、チャネル開口部２５の形成と充填との間にトレンチ４０が形成され得る（理想的ではない）。更に、上記の処理は、トレンチ４０を形成する前に第１の絶縁体材料３９を形成することを示しているが、こうしたことは逆にすることができる。
【0020】
図８、図９、図９Ａ、図１０、及び図１１を参照すると、一実施形態では、導電性ティア２２の材料２６（図示せず）は、例えば、（例えば、材料２６が窒化ケイ素であり、第１及び第２の絶縁体材料３９及び４１が（ａ）及び／又は（ｂ）を夫々含み、他の材料が１つ以上の酸化物又はポリシリコンを含む場合に、一次エッチャントとして液体又は蒸気のＨ３ＰＯ４を使用して）他の露出された材料に対して理想的には選択的に等方的にエッチング除去されることによって除去されている。例示的な実施形態の導電性ティア２２内の材料２６（図示せず）は犠牲的であり、導電材料４８と置換され、その後、トレンチ４０から除去され、したがって、個々の導電線２９（例えば、ワード線）、並びに個々のトランジスタ及び／又はメモリセル５６の高さ方向に拡張するストリング４９を形成する。
【0021】
導電材料４８を形成する前に、薄い絶縁性ライナー（例えば、Ａｌ２Ｏ３。図示せず）が形成され得る。トランジスタ及び／又はメモリセル５６の凡その位置は、図１１では括弧で指し示され、幾つかは、図８、図９、及び図９Ａでは破線の輪郭で指し示され、トランジスタ及び／又はメモリセル５６は、描写する例では本質的にリング状又は環状である。或いは、トランジスタ及び／又はメモリセル５６は、個々のチャネル開口部２５に対して完全には取り囲まれなくてもよく、その結果、各チャネル開口部２５は、２つ以上の高さ方向に拡張するストリング４９（例えば、個々の導電性ティア内のチャネル開口部毎におそらく複数のワード線を備えた個々の導電性ティア内の個々のチャネル開口部の周りの複数のトランジスタ及び／又はメモリセル。図示せず）を有し得る。導電材料４８は、個々のトランジスタ及び／又はメモリセル５６の制御ゲート領域５２に対応する末端５０（図１１）を有するとみなされ得る。描写する実施形態における制御ゲート領域５２は、個々の導電線２９の個々の部分を含む。材料３０、３２、及び３４は、制御ゲート領域５２とチャネル材料３６との横方向に間にあるメモリ構造体６５とみなされ得る。一実施形態では、例示的な“ゲートラスト”処理に関して示すように、導電性ティア２２の導電材料４８は、チャネル開口部２５及び／又はトレンチ４０を形成した後に形成される。或いは、導電性ティアの導電材料は、例えば、“ゲートファースト”処理に関して、チャネル開口部２５及び／又はトレンチ４０を形成する前（図示せず）に形成され得る。
【0022】
電荷遮断領域（例えば、電荷遮断材料３０）は、蓄積材料３２と個々の制御ゲート領域５２との間にある。電荷遮断は、メモリセル内で以下の機能を有し得、プログラムモードでは、電荷遮断は、電荷キャリアが蓄積材料（例えば、フローティングゲート材料、電荷トラップ材料等）から制御ゲートに向かって通過することを防止し得、消去モードでは、電荷遮断は、電荷キャリアが制御ゲートから蓄積材料中に流入することを防止し得る。したがって、電荷遮断は、個々のメモリセルの制御ゲート領域と蓄積材料との間の電荷移動を遮断するように機能し得る。図示したような例示的な電荷遮断領域は、絶縁体材料３０を含む。更なる例として、電荷遮断領域は、そうした蓄積材料が絶縁性である場合（例えば、絶縁性蓄積材料３２と導電材料４８との間に異なる組成物材料が何らない場合）に蓄積材料（例えば、材料３２）の横方向に（例えば半径方向に）外側部分を含み得る。それでも、追加の例として、蓄積材料と制御ゲートの導電性材料との界面は、何れの別個の組成物絶縁体材料３０がない場合にも電荷遮断領域として機能するのに十分であり得る。更に、絶縁体材料３０と組み合わせた導電材料４８の材料３０との界面（存在する場合）は、電荷遮断領域として共に機能し得、代替的又は追加的に、絶縁性蓄積材料（例えば、窒化ケイ素材料３２）の横方向に外側領域として機能し得る。例示的な材料３０は、酸化ケイ素ハフニウム及び二酸化ケイ素の内の１つ以上である。
【0023】
図１２、図１３、図１３Ａ、及び図１４を参照すると、一実施形態では、横方向に直ぐ隣接するメモリブロック領域５８間のトレンチ４０内に介在材料５７が形成されている。介在材料５７は、横方向に直ぐ隣接するメモリブロック５８及び最終的なメモリブロック５８の間に横方向の電気的絶縁（絶縁）を提供し得る。こうしたものは、絶縁性、半導電性、及び導電材料の内の１つを含み得、それでも、完成した回路構築物において導電性ティア２２が相互に短絡することを容易にし得る。例示的な絶縁性材料は、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、及び非ドープのポリシリコンの内の１つ以上である。一実施形態では、介在材料５７は、横方向に最も外側の絶縁性材料（例えば、二酸化ケイ素及び／又は窒化ケイ素。図示せず）と、横方向に最も外側の絶縁性材料のものとは異なる組成物の横方向に内側の材料（例えば、非ドープのポリシリコン。図示せず）とを含む。そうした一実施形態では、横方向に内側の材料は絶縁性である。一実施形態では、介在材料５７は、横方向に直ぐ隣接するメモリブロック間の何処でも絶縁性である。
【0024】
図１５を参照すると、一実施形態では、ティア７４及び介在材料５７の上方に別の絶縁ティア７５が形成されている。そうした一実施形態では、ティア７５は、（ａ）及び（ｂ）の何れも含まない（例えば、絶縁性材料２４を含む）、（例えば、描写する実施形態ではティア７２及び７４の１つ以上と共に）上で言及した複数のティアの内の別のティアを含む。ティア７０、７１、７２、７３、及び７５に対する例示的な厚さは１００～６００オングストロームであり、ティア７４に対しては１００～１，２００オングストロームである。
【0025】
一実施形態では、少なくとも第２の絶縁体ティアを通ってコンタクト開口部が形成される。図１６、図１７、及び図１７Ａを参照すると、そうしたものは、ティア７５、７４、７３（及びその中の第２の絶縁体材料４１）、並びに７２を通って（例えば、エッチングによって）導電材料３１まで形成されたコンタクト開口部６１を示す。導電性ビア４３は、その後その中に形成され、導電材料３１を通じて（すなわち、少なくとも部分的に）個々のチャネル材料ストリング５３に個々に直接電気的に結合される。導電性ビア４３はまた、図示するように、チャネル材料３６に直接接触し得る。コンタクト開口部６１及びその中の導電性ビア４３は、例示的に描写したマスクの不整合に起因して、ティア７１中に（図示せず）及び／又はティア７０中に（図示せず）に拡張し得る。トレンチ４０及び／又はその中の介在充填材料５７は、コンタクト開口部６１及び／又はその中の導電性ビア４３を形成した後のある時点を含め、導電性ビア４３を形成した後のある時点で代替的に形成され得る。
【0026】
他の実施形態に関して本明細書に示され及び／又は説明される任意の他の属性又は態様は、上に説明した実施形態に関して使用され得る。
【0027】
代替の実施形態の構築物１０ａが図１８及び図１８Ａに示されている。上に説明した実施形態からの同様の数字が適切な場合に使用され、幾つかの構築物の違いは接尾辞“ａ”又は異なる数字で指し示されている。例示的な構築物１０ａでは、導電材料３１は、第１の絶縁体材料３９から上方に突出するように形成されず、図示するようなそうした一実施形態では、導電材料３１及び第１の絶縁体材料３９は、同一平面上にある平面の最上部を有する。例示的なティア７１（図示せず）は存在しない。他の実施形態に関して本明細書に示され及び／又は説明される任意の他の属性又は態様が使用され得る。
【0028】
代替の実施形態の構築物１０ｂが図１９及び図１９Ａに示されている。上に説明した実施形態からの同様の数字が適切な場合に使用され、幾つかの構築物の違いは接尾辞“ｂ”又は異なる数字で指し示されている。例示的な構築物１０ｂでは、第２の絶縁体ティア７３の第２の絶縁体材料４１は、導電材料３１の最上部６２に直接接触して形成されている。例示的なティア７２（図示せず）は存在しない。他の実施形態に関して本明細書に示され及び／又は説明される任意の他の属性又は態様が使用され得る。
【0029】
代替の実施形態の構築物１０ｃが図２０及び図２０Ａに示されている。上に説明した実施形態からの同様の数字が適切な場合に使用され、幾つかの構築物の違いは接尾辞“ｃ”又は異なる数字で指し示されている。例示的な構築物１０ｃでは、第２の絶縁体ティア７３の第２の絶縁体材料４１は、１０ｂのような構築物において、導電材料３１の最上部６２に直接接触して形成されている。例示的なティア７１及び７２（図示せず）は存在しない。他の実施形態に関して本明細書に示され及び／又は説明される任意の他の属性又は態様が使用され得る。
【0030】
発明は、以下の処理の課題に取り組むことに動機付けられたが、そのように限定されない。ティア７２の絶縁体材料とメモリセル材料３０、３２、及び／又は３４の内の幾つかが同じ材料、例えば、二酸化ケイ素を含む状況を検討する。メモリセル材料３０、３２、及び／又は３４の最上部に少なくとも幾らかが垂直方向に近接する第２の絶縁体材料４１が存在しない場合、コンタクト開口部６１をエッチングするために使用されるエッチング化学はまた、コンタクト開口部を導電線２９の導電材料４８（図示せず）まで拡張し得る僅かに不整列なマスクを通じて、そうしたメモリセル材料をエッチングし得、したがって、導電性ビア４３を形成する場合に致命的な短絡を創出する。メモリセル材料３０、３２、及び／又は３４の最上部に少なくとも幾らかが垂直方向に近接する第２の絶縁体材料４１は、そうしたリスクを排除し得、又は少なくとも低減し得る。
【0031】
代替の実施形態の構築物は、上に説明した方法の実施形態、又はその他の方法からもたらされ得る。それでも、発明の実施形態は、製造方法とは独立したメモリアレイを包含する。にもかかわらず、そうしたメモリアレイは、方法の実施形態において本明細書に説明するような属性の何れかを有し得る。同様に、上に説明した方法の実施形態は、デバイスの実施形態に関して説明した属性の何れかを組み込み得、形成し得、及び／又は有し得る。
【0032】
発明の実施形態は、メモリセル（例えば、５６）のストリング（例えば、４９）を含むメモリアレイ（例えば、１２）を含む。メモリアレイは、交互の絶縁性ティア（例えば、２０）及び導電性ティア（例えば、２２）を含む垂直スタック（例えば、１８）を含む。第１の絶縁体ティア（例えば、７０）はスタックの上方にある。第１の絶縁体ティアの第１の絶縁体材料（例えば、３９）は、（ａ）及び（ｂ）の内の少なくとも１つを含み、（ａ）は、シリコン、窒素、並びに炭素、酸素、ホウ素、及びリンの内の１つ以上であり、（ｂ）は炭化ケイ素である。メモリセルのチャネル材料ストリング（例えば、５３）はスタック内にある。チャネル材料ストリングのチャネル材料（例えば、３６）は、第１の絶縁体ティア内にある。導電材料（例えば、３１）は、チャネル材料ストリングの個々の側面（例えば、４４）に直接接触して第１の絶縁体ティア内にある。第２の絶縁体ティア（例えば、７３）は、第１の絶縁体ティア及び導電材料の上方にある。第２の絶縁体ティアの第２の絶縁体材料（例えば、４１）は、（ａ）及び（ｂ）の内の少なくとも１つを含む。導電性ビア（例えば、４３）は、第２の絶縁体ティアを通って拡張し、導電材料を通じて個々のチャネル材料ストリングに個々に直接電気的に結合される。他の実施形態に関して本明細書に示され及び／又は説明される任意の他の属性又は態様が使用され得る。
【0033】
上記の処理又は構築物は、基礎となるベース基板の上方の又はその一部としてのコンポーネントの（単一のスタック／デッキは複数のティアを有し得るが）単一のスタック又は単一のデッキとして、又はそれらの内に形成されたそうしたコンポーネントのアレイに関連するとみなされ得る。アレイ内のそうしたコンポーネントを動作させる又は該コンポーネントにアクセスするための制御及び／又はその他の周辺回路もまた、完成した構築物の一部として何処にでも形成され得、幾つかの実施形態では、アレイの下にあり得る（例えば、ＣＭＯＳアンダーアレイ）。それでも、１つ以上の追加のそうしたスタック／デッキは、図に示される又は上に説明されるものの上方及び／又は下方に提供又は製造され得る。更に、コンポーネントのアレイは、異なるスタック／デッキにおいて相互に同じ又は異なり得、異なるスタック／デッキは、相互に同じ厚さ又は異なる厚さのものであり得る。介在する構造体（例えば、追加の回路及び／又は誘電体層）は、垂直方向に直ぐ隣接するスタック／デッキ間に提供され得る。また、異なるスタック／デッキは、相互に電気的に結合され得る。複数のスタック／デッキは、別個に連続して（例えば、相互に積み重なって）製造され得、又は２つ以上のスタック／デッキは、本質的に同時に製造され得る。
【0034】
上で論じたアセンブリ及び構造体は、集積回路／回路で使用され得、電子システムに組み込まれ得る。そうした電子システムは、例えば、メモリモジュール、デバイスドライバ、パワーモジュール、通信モデム、プロセッサモジュール、及びアプリケーション固有のモジュールで使用され得、多層、マルチチップモジュールを含み得る。電子システムは、例えば、カメラ、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲーム、照明、車両、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機等の広範囲のシステムの内の何れかであり得る。
【0035】
この文書では、特に明記されていない限り、“高さ”、“より高い”、“上部”、“下部”、“最上部”、“頂上”、“底部”、“上方”、“下方”、“下の”、“下にある”、“上”、“下”は、一般的に、垂直方向を基準にする。“水平”は、主たる基板表面に沿った一般的な方向（すなわち、１０度以内）を指し、製造中に基板が処理される相対的な方向であり得、垂直は、一般にそれに直交する方向である。“正確に水平”への言及は、主たる基板表面に沿った（すなわち、そこからの角度がない）方向であり、製造中に基板が処理される相対的な方向であり得る。更に、本明細書に使用するような“垂直”及び“水平”は、一般に、相互に対して垂直な方向であり、３次元空間における基板の向きとは無関係である。また、“高さ方向に拡張する（ｅｌｅｖａｔｉｏｎａｌｌｙ－ｅｘｔｅｎｄｉｎｇ）”及び“高さ方向に拡張する（ｅｘｔｅｎｄ（ｉｎｇ） ｅｌｅｖａｔｉｏｎａｌｌｙ）”は、正確な水平から少なくとも４５°離れた角度である方向を指す。更に、電界効果トランジスタに関して、“高さ方向に拡張する”、“高さ方向に拡張する”、“水平方向に拡張する（ｅｘｔｅｎｄ（ｉｎｇ） ｈｏｒｉｚｏｎｔａｌｌｙ）”、及び“水平方向に拡張する（ｈｏｒｉｚｏｎｔａｌｌｙ－ｅｘｔｅｎｄｉｎｇ）”等は、動作中にソース／ドレイン領域間に電流が流れるトランジスタのチャネル長の向きに関する。バイポーラ接合トランジスタに対しては、“高さ方向に拡張する”、“高さ方向に拡張する”、“水平方向に拡張する”、及び“水平方向に拡張する”等は、動作中にエミッタとコレクタとの間に電流が流れるベース長の向きに関する。幾つかの実施形態では、高さ方向に拡張する任意のコンポーネント、機構、及び／又は領域は、垂直方向又は垂直方向の１０°以内に拡張する。
【0036】
更に、“真上”、“真下（ｄｉｒｅｃｔｌｙ ｂｅｌｏｗ）”、及び“真下（ｄｉｒｅｃｔｌｙ ｕｎｄｅｒ）”は、相互に対して２つの記載された領域／材料／コンポーネントの少なくとも幾らかの横方向の重なり（すなわち、水平方向）を必要とする。また、“直接（ｄｉｒｅｃｔｌｙ）”が先行しない“上方”の使用は、その他の上方にある記載された領域／材料／コンポーネントの幾らかの部分が、該その他の高さ方向に外側にあることを必要とするのみである（すなわち、２つの記載された領域／材料／コンポーネントの何らかの横方向の重なりがあるか否かとは無関係である）。同様に、“直接”が先行しない“下方”及び“下”の使用は、その他の下方／下にある記載された領域／材料／コンポーネントの幾らかの部分が、該その他の高さ方向に内側にあることを必要とするのみである（すなわち、２つの記載された領域／材料／コンポーネントの何らかの横方向の重なりがあるか否かとは無関係である）。
【0037】
本明細書で説明する材料、領域、及び構造体の何れも、均質又は不均質であり得、それでも、そうしたものの上にある任意の材料に渡って連続的又は不連続であり得る。１つ以上の例示的な組成物が任意の材料に提供される場合、該材料は、そうした１つ以上の組成物を含み得、本質的にそれからなり得、又はそれからなり得る。更に、特に明記しない限り、各材料は、任意の適切な既存の又は将来開発される技術を使用して形成され得、原子層堆積、化学気相成長、物理気相成長、エピタキシャル成長、拡散ドーピング、及びイオン注入が例である。
【0038】
また、“厚さ”それ自体（先行する方向の形容詞なし）は、異なる組成物の直ぐ隣接する材料の、又は直ぐ隣接する領域の最も近い表面から垂直に、所与の材料又は領域を通る平均直線距離として定義される。また、本明細書に説明する様々な材料又は領域は、実質的に一定の厚さのもの又は可変の厚さのものであり得る。可変の厚さのものである場合、厚さは、特に明記しない限り、平均厚さを指し、そうした材料又は領域は、厚さが可変であることに起因して、何らかの最小の厚さ及び何らかの最大の厚さを有するであろう。本明細書で使用するとき、“異なる組成物”は、例えば、そうした材料又は領域が均質でない場合、相互に直接接触し得る２つの記載された材料又は領域のそれらの部分のみが化学的及び／又は物理的に異なることのみを必要とする。２つの記載された材料又は領域が相互に直接接触しない場合、“異なる組成物”は、そうした材料又は領域が均質でない場合、相互に最も近い２つの記載された材料又は領域のそれらの部分が化学的及び／又は物理的に異なることのみを必要とする。この文書では、材料、領域、又は構造体は、記載された材料、領域、又は構造体が相互に少なくとも幾らか物理的に接触している場合に、相互に“直接接触する”。対照的に、“直接”が先行しない“上方に（ｏｖｅｒ）”、“上”、“隣接する”、“沿って”、及び“接触する”は、“直接接触する”と共に、介在する材料、領域、又は構造体が、記載された材料、領域、又は構造体の相互の物理的な接触を何らもたらさない構築物を包含する。
【0039】
本明細書において、領域－材料－コンポーネントは、通常の動作中に電流が一方から他方へ連続的に流れることが可能であり、そうしたことが十分に生成される場合に、亜原子の正及び／又は負の電荷の移動によって主にそうする場合、相互に“電気的に結合される”。別の電子コンポーネントは、領域－材料－コンポーネントの間にあり得、それらに電気的に結合され得る。対照的に、領域－材料－コンポーネントが“直接電気的に結合される”と称される場合、直接電気的に結合された領域－材料－コンポーネントの間には介在する電子コンポーネント（例えば、ダイオード、トランジスタ、抵抗器、トランスデューサ、スイッチ、ヒューズ等）はない。
【0040】
この文書での“行”及び“列”の何れかの使用は、機構のある系列又は向きを機構の別の系列又は向きと区別し、それに沿ってコンポーネントが形成されている、又は形成され得る際の便宜のためである。“行”及び“列”は、機能とは無関係に領域、コンポーネント、及び／又は機構の任意の系列に関して同義語として使用される。それでも、行は、直線的及び／若しくは湾曲及び／若しくは平行であり得、並びに／又は相互に平行ではないことがあり、列でもそうであり得る。更に、行及び列は、９０°で又は１つ以上のその他の角度で（すなわち、直線の角度ではなく）相互に交差し得る。
【0041】
本明細書の導電性／導体／導電材料の何れかの組成物は、金属材料及び／又は導電的にドープされた半導電性／半導体／半導電材料であり得る。“金属材料”は、元素金属、２つ以上の元素金属の任意の混合物若しくは合金、及び任意の１つ以上の導電性金属化合物の内の任意の１つ又は組み合わせである。
【0042】
本明細書において、エッチング、エッチングすること、除去すること、除去、堆積すること、形成すること、及び／又は形成に関する“選択的”の何れかの使用は、体積で少なくとも２：１の比率で作用されるような別の記載された材料に対する、ある記載された材料のそうした作用である。更に、選択的に堆積すること、選択的に成長すること、又は選択的に形成することの何れかの使用は、堆積すること、成長すること、又は形成することの少なくとも最初の７５オングストロームに対して、体積で少なくとも２：１の比率で別の記載された１つ以上の材料に対して、ある材料を堆積すること、成長すること、又は形成することである。
【0043】
特に明記しない限り、本明細書における“又は”の使用は、何れか及び両方を包含する。
【0044】
［結論］
幾つかの実施形態では、メモリアレイを形成することに使用される方法は、垂直方向に交互の第１のティア及び第２のティアを含むスタックを形成することを含む。第１の絶縁体ティアはスタックの上方にある。第１の絶縁体ティアの第１の絶縁体材料は、（ａ）及び（ｂ）の内の少なくとも１つを含み、（ａ）は、シリコン、窒素、並びに炭素、酸素、ホウ素、及びリンの内の１つ以上であり、（ｂ）は炭化ケイ素である。チャネル材料ストリングは、スタック内及び第１の絶縁体ティア内にある。導電材料は、チャネル材料ストリングの個々の側面に直接接触して第１の絶縁体ティア内にある。第２の絶縁体ティアは、第１の絶縁体ティア及び導電材料の上方に形成される。第２の絶縁体ティアの第２の絶縁体材料は、（ａ）及び（ｂ）の内の少なくとも１つを含む。導電性ビアは、第２の絶縁体ティアを通って形成されて拡張し、導電材料を通じて個々のチャネル材料ストリングに個々に直接電気的に結合される。
幾つかの実施形態では、メモリアレイを形成することに使用される方法は、垂直方向に交互の第１のティア及び第２のティアを含むスタックを形成することを含む。第１の絶縁体ティアはスタックの上方にある。第１の絶縁体ティアの第１の絶縁体材料は、（ａ）及び（ｂ）の内の少なくとも１つを含み、（ａ）は、シリコン、窒素、並びに炭素、酸素、ホウ素、及びリンの内の１つ以上であり、（ｂ）は炭化ケイ素である。チャネル材料ストリングは、スタック内及び第１の絶縁体ティア内にある。導電材料は、チャネル材料ストリングの個々の側面に直接接触して第１の絶縁体ティア内にある。第２の絶縁体ティアは、第１の絶縁体ティア及び導電材料の上方に形成される。第２の絶縁体ティアの第２の絶縁体材料は、（ａ）及び（ｂ）の内の少なくとも１つを含む。導電性ビアは、第２の絶縁体ティアを通って形成されて拡張し、導電材料を通じて個々のチャネル材料ストリングに個々に直接電気的に結合される。
【0045】
幾つかの実施形態では、メモリアレイを形成することに使用される方法は、垂直方向に交互の第１のティア及び第２のティアを含むスタックを形成することを含む。スタックの上方に第１の絶縁体ティアが形成される。第１の絶縁体ティアの第１の絶縁体材料は、（ａ）及び（ｂ）の内の少なくとも１つを含み、（ａ）は、シリコン、窒素、並びに炭素、酸素、ホウ素、及びリンの内の１つ以上であり、（ｂ）は炭化ケイ素である。チャネル材料ストリングは、スタック内及び第１の絶縁体ティア内に形成される。導電材料は、チャネル材料ストリングの個々の側面に直接接触して第１の絶縁体ティア内にある。複数の絶縁ティアは、第１の絶縁体ティア及び導電材料の上方に形成される。該複数のティアの内の１つは、（ａ）及び（ｂ）の内の少なくとも１つを含む第２の絶縁体材料を含み、複数のティアの内の別のティアは、（ａ）及び（ｂ）の何れも含まない。コンタクト開口部は、該１つ及び別のティアを通ってエッチングされ、その後、導電性ビアは、導電材料を通じて個々のチャネル材料ストリングに個々に直接電気的に結合されたコンタクト開口部内に形成される。
【0046】
幾つかの実施形態では、メモリアレイは、交互の絶縁性ティア及び導電性ティアを含む垂直スタックを含む。第１の絶縁体ティアはスタックの上方にある。第１の絶縁体ティアの第１の絶縁体材料は、（ａ）及び（ｂ）の内の少なくとも１つを含み、（ａ）は、シリコン、窒素、並びに炭素、酸素、ホウ素、及びリンの内の１つ以上であり、（ｂ）は炭化ケイ素である。メモリセルのチャネル材料ストリングはスタック内にある。チャネル材料ストリングのチャネル材料は、第１の絶縁体ティア内にある。第１の絶縁体ティア内の導電材料は、チャネル材料ストリングの個々の側面に直接接触する。第２の絶縁体ティアは、第１の絶縁体ティア及び導電材料の上方にある。第２の絶縁体ティアの第２の絶縁体材料は、（ａ）及び（ｂ）の内の少なくとも１つを含む。導電性ビアは、第２の絶縁体ティアを通って拡張し、導電材料を通じて個々のチャネル材料ストリングに個々に直接電気的に結合される。
【図1】
【図2】
【図3】
【図3A】
【図3B】
【図4】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図7A】
【図8】
【図9】
【図9A】
【図10】
【図11】
【図12】
【図13】
【図13A】
【図14】
【図15】
【図16】
【図17】
【図17A】
【図18】
【図18A】
【図19】
【図19A】
【図20】
【図20A】
