特許 7419773 画像処理装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-15

(45)【発行日】2024-01-23

(54)【発明の名称】画像処理装置

(51)【国際特許分類】

   H04N 1/21 20060101AFI20240116BHJP

   G06F 13/38 20060101ALI20240116BHJP

【ＦＩ】

H04N1/21

G06F13/38 310D

【請求項の数】 6

(21)【出願番号】P 2019217833

(22)【出願日】2019-12-02

(65)【公開番号】P2021090089

(43)【公開日】2021-06-10

【審査請求日】2022-11-22

(73)【特許権者】

【識別番号】000005496

【氏名又は名称】富士フイルムビジネスイノベーション株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】高澤 大樹

(72)【発明者】

【氏名】橋本 貴之

(72)【発明者】

【氏名】ヌデ島 正起

【審査官】花田 尚樹

(56)【参考文献】

【文献】特開２００１－１０３２１８（ＪＰ，Ａ）

【文献】特開２００１－３５０４６１（ＪＰ，Ａ）

【文献】特開２０１５－１１５９０２（ＪＰ，Ａ）

【文献】特開２００３－２５６８２６（ＪＰ，Ａ）

【文献】特開平１１－０３９２２９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ １／２１

Ｇ０６Ｆ １３／３８ －１４／４２

(57)【特許請求の範囲】

【請求項1】

プロセッサと制御部を備え、
前記制御部は、画像を読み取った画像データを画素単位で一時記憶するＦＩＦＯメモリから送られた前記画像データを用いて画像処理部による画像処理を実行させ、前記ＦＩＦＯメモリにおけるオーバーフローを検知した場合に、前記画像処理部への前記画像データの入力を停止させるとともに、前記画像処理部と接続され、前記画像データを予め定められた単位で記憶するラインバッファに記憶されている前記画像データを用いて前記画像処理を継続させる
画像処理装置。

【請求項2】

前記制御部は、前記ＦＩＦＯメモリにおけるオーバーフローを検知した場合に、前記ＦＩＦＯメモリにおける前記画像データの一時記憶を停止させて、前記画像処理部への前記画像データの入力を停止させる
請求項１に記載の画像処理装置。

【請求項3】

前記画像はライン単位で読み取られ、
前記予め定められた単位が前記ライン単位であり、
前記制御部は、前記ＦＩＦＯメモリにおける前記画像データの一時記憶の停止を１ライン分行うとともに、
１ライン分の停止が終了した後に、前記画像処理部に入力された前記予め定められた単位の前記画像データ、および前記ラインバッファに記憶されている前記画像データを用いて前記画像処理を実行させる
請求項２に記載の画像処理装置。

【請求項4】

前記プロセッサは、１ライン分の前記ＦＩＦＯメモリの停止期間内に、前記ラインバッファに記憶されている前記画像データの処理を完了しない場合にはエラー処理を実行する 請求項３に記載の画像処理装置。

【請求項5】

前記ラインバッファは複数ライン分の前記画像データを記憶し、
前記制御部は、副走査方向に連続する前記複数ラインの各々の画素値を用いて前記画像処理を実行させる
請求項１から請求項４のいずれか１項に記載の画像処理装置。

【請求項6】

前記画像処理部で処理された画像データを直接メモリアクセス方式で記憶装置に転送する転送部をさらに含み、
前記ＦＩＦＯメモリと前記画像処理部との間、および前記画像処理部と前記転送部との間の転送方式がハンドシェイク方式である
請求項１から請求項５のいずれか１項に記載の画像処理装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、画像処理装置に関する。

【背景技術】

【0002】

特許文献１には、画像入力手段もしくは画像記録手段と、画像圧縮伸長手段との間に設けられたファーストイン・ファーストアウト型メモリと、メモリのオーバーフローあるいはアンダーフローを生じる直前に該メモリへのアクセスを中止するエラー検知手段と、エラー検知手段の出力に応答して処理中のライン途中から無効にするとともに、エラー解除後に当該１ラインの終端を区切りとして通常の処理に復帰させる制御手段とを具備したことを特徴とする画像圧縮伸長装置が開示されている。

【0003】

特許文献２には、入力画像データを一時保存し、かつ、出力要求が有った時のみ、その保存している画像データを出力するバッファ手段を介して、読み取った画像データを逐次転送する画像読取装置であって、バッファ手段のオーバーフローを検出するオーバーフロー検出手段と、目的の画像データを、その近傍の画像データから補間して求める補間手段とを有し、バッファ手段のオーバーフローにより失われた画像データに対応する画像データを補間手段により作成して補うことを特徴とする画像読取装置が開示されている。

【0004】

特許文献３には、写真フイルムのフイルム画像をＣＣＤラインセンサによってスキャンし、ＣＣＤラインセンサから読み出される画像データをラインバッファを介して外部の画像受信装置に転送し、データ受信側がビジー状態となり、データが転送できない状態が継続すると、ラインバッファがオーバーフローとなるため、オーバーフロー検出部によってオーバーフローを検出し、オーバーフローが検出されたときには、ラインバッファへの画像データの書き込みを中断し、再スキャンを実行するとともに、通信制御部が、再スキャン時にオーバーフローの検出時の画像データと一致する画像データを検出し、この検出時点からラインバッファへの画像データの書き込みを再開させる画像読取装置が開示されている。

【先行技術文献】

【特許文献】

【0005】

【文献】特開平０６－０５４２０２号公報

【文献】特開２００１－０２４８８６号公報

【文献】特開平０９－２５２３９１号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明は、ＦＩＦＯメモリによるデータキャプチャ機能を用いた画像処理装置において、ラインバッファに記憶されている画像データを用いて画像処理を継続しない場合と比較して、該ＦＩＦＯメモリにオーバーフローが発生した場合でも、後段の画像処理の待ち時間が抑制される画像処理装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

第１態様に係る画像処理装置は、プロセッサと制御部を備え、前記制御部は、画像を読み取った画像データを画素単位で一時記憶するＦＩＦＯメモリから送られた前記画像データを用いて画像処理部による画像処理を実行させ、前記ＦＩＦＯメモリにおけるオーバーフローを検知した場合に、前記画像処理部への前記画像データの入力を停止させ、前記画像データを予め定められた単位で記憶するラインバッファに記憶されている前記画像データを用いて前記画像処理を実行させるものである。

【0008】

第２態様に係る画像処理装置は、第１態様に係る画像処理装置において、前記制御部は、前記ＦＩＦＯメモリにおけるオーバーフローを検知した場合に、前記ＦＩＦＯメモリにおける前記画像データの一時記憶を停止させて、前記画像処理部への前記画像データの入力を停止させるものである。

【0009】

第３態様に係る画像処理装置は、第２態様に係る画像処理装置において、前記画像はライン単位で読み取られ、前記予め定められた単位が前記ライン単位であり、前記制御部は、前記ＦＩＦＯメモリにおける前記画像データの一時記憶の停止を１ライン分行うとともに、１ライン分の停止が終了した後に、前記画像処理部に入力された前記予め定められた単位の前記画像データ、および前記ラインバッファに記憶されている前記画像データを用いて前記画像処理を実行させるものである。

【0010】

第４態様に係る画像処理装置は、第３態様に係る画像処理装置において、前記プロセッサは、１ライン分の前記ＦＩＦＯメモリの停止期間内に、前記ラインバッファに記憶されている前記画像データの処理を完了しない場合にはエラー処理を実行するものである。

【0011】

第５態様に係る画像処理装置は、第１態様から第４態様のいずれかの態様に係る画像処理装置において、前記ラインバッファは複数ライン分の前記画像データを記憶し、前記制御部は、副走査方向に連続する前記複数ラインの各々の画素値を用いて前記画像処理を実行させるものである。

【0012】

第６態様に係る画像処理装置は、第１態様から第５態様のいずれかの態様に係る画像処理装置において、前記画像処理部で処理された画像データを直接メモリアクセス方式で記憶装置に転送する転送部をさらに含み、前記ＦＩＦＯメモリと前記画像処理部との間、および前記画像処理部と前記転送部との間の転送方式がハンドシェイク方式であるものである。

【発明の効果】

【0013】

第１態様によれば、ＦＩＦＯメモリによるデータキャプチャ機能を用いた画像処理装置において、ラインバッファに記憶されている画像データを用いて画像処理を継続しない場合と比較して、該ＦＩＦＯメモリにオーバーフローが発生した場合でも、後段の画像処理の待ち時間が抑制される画像処理装置を提供することができる、という効果を奏する。

【0014】

第２態様によれば、ＦＩＦＯメモリにおけるオーバーフローを検知した場合に、画像処理部への画像データの入力を直接停止させる場合と比較して、ＦＩＦＯメモリへの画像データの一時記憶の停止によって画像処理部への画像データの入力も停止させることができる、という効果を奏する。

【0015】

第３態様によれば、ＦＩＦＯメモリにおいて２ライン分以上の画像データの一時記憶の停止が終了した後に、画像処理部に入力された予め定められた単位の画像データ、およびラインバッファに記憶されている画像データを用いて画像処理を実行させる場合と比較して、画像処理部における画像処理の精度の低下を抑制することができる、という効果を奏する。

【0016】

第４態様によれば、１ライン分のＦＩＦＯメモリの停止期間を越えた期間内に、ラインバッファに記憶されている画像データの処理を完了しない場合にエラー処理を実行する場合と比較して、速やかにエラー処理に移行することができる、という効果を奏する。

【0017】

第５態様によれば、画像処理部が、副走査方向に連続する複数ラインの各々の画素値を用いた画像処理以外の画像処理を実行する場合と比較して、本構成を例えばフリンジ処理に適用することができる、という効果を奏する。

【0018】

第６態様によれば、ＦＩＦＯメモリの後段に接続された各部間の通信が、手順の確立された、より時間のかかる通信方式で行われる場合であっても、後段の画像処理の待ち時間を抑制することができる、という効果を奏する。

【図面の簡単な説明】

【0019】

【図1】実施の形態に係る画像処理装置の構成の一例を示すブロック図である。

【図2】実施の形態に係る画像処理装置のオーバーフローモードを説明するブロック図である。

【図3】実施の形態に係る画像処理装置の各モードの動作を説明するタイムチャートである。

【図4】実施の形態に係る画像処理装置のオーバーフロー処理の流れを示すフローチャートである。

【発明を実施するための形態】

【0020】

以下、図面を参照して、本発明を実施するための形態について詳細に説明する。本実施の形態では、本発明に係る画像処理装置を、画像読取部（スキャナ部）が画像を読み取って取得し、当該画像処理装置に送信した画像データに予め定められた画像処理を施す読取画像処理装置に適用した形態を例示して説明する。

【0021】

図１は、本実施の形態に係る画像処理装置１０を、画像処理装置１０の外部に接続されたスキャナ部３０とともに示したブロック図である。図１に示すように、画像処理装置１０は、画像処理部１１、ラインバッファ１２、レジスタ１３、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ：先入れ先出し）メモリ１４－１、１４－２、１４－３（図１では、「ＣＡＰ ＦＩＦＯ」と表記。以下、総称する場合は「ＦＩＦＯメモリ１４」）、ＬＳＹＮＣパタン検知部１５、分離部１６（図１では、「ＭＵＸ」と表記）、入力インタフェース１７（図１では、「ＩＮＦ」と表記）、アナログデジタル変換回路１８（図１では、「Ａ／Ｄ」と表記）、タガー部１９、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ：直接メモリアクセス）部２１、および制御部２０を含んで構成されている。

【0022】

入力インタフェース１７は、スキャナ部３０から送られたアナログデータＤＡとしての画像データを受信するインタフェースである。入力インタフェース１７の詳細については後述する。

【0023】

アナログデジタル変換回路１８は、アナログデータＤＡをデジタルデータＤＤに変換する回路である。スキャナ部３０からのアナログ画像データが、デジタルの画像データに変換されて後段の分離部１６に送られる。

【0024】

分離部１６は、デジタルデータＤＤから、ＦＩＦＯメモリ１４に送る画素データと、ＬＳＹＮＣパタン検知部１５に送るＬＳＹＮＣパタンデータを分離する。

【0025】

ＦＩＦＯメモリ１４は、分離部１６から送られた画素データを、画素単位で一時記憶する（キャプチャする）メモリである。ＦＩＦＯメモリ１４－１、１４－２．１４－３の各々は数画素の容量を有している。本実施の形態では、３個のＦＩＦＯメモリ１４を用いる形態を例示して説明するが、ＦＩＦＯメモリ１４の個数は特に限定されず、例えば４個以上のＦＩＦＯメモリを用いる形態としてもよい。

【0026】

ＬＳＹＮＣパタン検知部１５は、デジタルデータＤＤに含まれるライン同期パタン（ＬＳＹＮＣパタン）を検知する部位である。本実施の形態に係るスキャナ部３０は、画像をライン（行）単位で読み取り、各ラインの画像データの間に各ラインを識別するための同期信号をＬＳＹＮＣパタンとして挿入する。ＬＳＹＮＣパタン検知部１５は、ＬＳＹＮＣパタンを検知すると、検知したことを画像処理部１１に通知する。なお、ＬＳＹＮＣパタンの検知は制御部２０を介して通知してもよい。

【0027】

タガー部１９は、入力された画素に対し、０から８のタグ（識別子）を付与する部位である。

【0028】

画像処理部１１は、スキャナ部３０から送られた画像データに対して、予め定められた画像処理を実行する部位である。画像処理部１１で実行する画像処理の内容は特に限定されないが、本実施の形態では一例としてフリンジ処理を実行する。「フリンジ処理」とは、スキャナ部３０による画像のスキャンにおいて発生する、スキャナの走査に伴うＲ、Ｇ、Ｂのスキャン位置のずれを補正する処理をいう。当該補正は、副走査方向に連続する３ラインの画素の画素値について、Ｒ、Ｇ、Ｂごとの係数を設定して行う。この係数を記憶させるレジスタを設ける場合もある。画像処理部１１は、当該フリンジ処理を通常３本のラインの画像データを用いて実行する。

【0029】

レジスタ１３は、上記の係数等の、画像処理部１１における画像処理において発生するパラメータの記憶部である。

【0030】

ラインバッファ１２は、スキャナ部３０から送信された画像データをライン単位で複数ライン分記憶するメモリである。本実施の形態では、ラインバッファ１２の容量を２ライン分としている。しかしながら、これに限られず、ラインバッファ１２の容量は３ライン分以上の容量であってもよい。

【0031】

ＤＭＡ部２１は、画像処理装置１０で処理された画像データを、外部の記憶装置等に直接メモリアクセス方式で出力するための制御部位であり、例えばＤＭＡで構成される。直接メモリアクセス方式とは、メモリとメモリとの間、またはメモリとＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）デバイスとの間でＣＰＵを介さず、直接データを転送することをいう。
なお、「ＤＭＡ部２１」は、本発明に係る「転送部」の一例である。

【0032】

制御部２０は画像処理装置１０の全体を統括制御する部位であり、図示を省略するＣＰＵ、ＲＯＭ、ＲＡＭ等を含んで構成されている。制御部２０は、画像処理装置１０において実行されるオーバーフロー処理についても制御する。オーバーフロー処理の詳細については後述する。なお、上記の「ＣＰＵ」は、本発明に係る「プロセッサ」の一例である。

【0033】

図１に示すＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）デバイス２２は、画像処理装置１０の外部に設けられ、画像処理部１１で処理され、ＤＭＡ部２１で出力制御された出力データ（画像データ）を、後段の画像処理回路２３等へ伝送するための中継を行う、例えばＤＤＲ方式のメモリである。ＤＤＲ方式とは、動作を制御するクロック信号の立ち上がり、立ち下りの両方のエッジを用いて処理の高速化を図った方式である。本ＤＤＲデバイス２２には、画像処理装置１０だけでなく他のデバイスもアクセスすることがあり、その場合は順番待ちが発生する。

【0034】

一方、スキャナ部３０は、ＣＩＳ（Ｃｏｎｔａｃｔ Ｉｍａｇｅ Ｓｅｎｓｏｒ）３１、および出力インタフェース３２（図１では、「ＩＮＦ」と表記）を含んで構成されている。

【0035】

ＣＩＳ３１は密着型の画像読取デバイスであり、スキャナ部３０に配置された原稿等の画像を読み取り、読み取って取得した画像データを、アナログデータＤＡとして出力する。出力インタフェース３２は、ＣＩＳ３１から送られたアナログデータＤＡを、出力インタフェース３２と対になった画像処理装置１０の入力インタフェース１７に伝送するためのインタフェースである。出力インタフェース３２、および入力インタフェース１７の方式に特に制限はないが、例えばＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）インタフェース等を用いることができる。

【0036】

次に、画像処理装置１０の全体の動作について説明する。まず、クロック系は、スキャナ部３０からＦＩＦＯメモリ１４までのＣＬＫ１系と、ＦＩＦＯメモリ１４からＤＭＡ部２１までのＣＬＫ２系に分けられる。ＣＬＫ１系は、スキャナ部３０が生成するクロック信号ＣＬＫ１によって動作するクロック系であり、スキャナ部３０で取得された画像データがクロック信号ＣＬＫ１によって一定速度で画像処理装置１０に送信される。この際のデータ伝送には何も規制がなく、いわば垂れ流しの状態で伝送される。

【0037】

これに対しＣＬＫ２系は、画像処理装置１０で生成されるクロック信号ＣＬＫ２によって動作するクロック系であり、ＣＬＫ１系で伝送された画像データをＦＩＦＯメモリ１４でキャプチャ（捕捉）し、後段の画像処理部１１に送り、画像処理部１１で処理された画像データをさらにＤＤＲデバイス２２にＤＭＡ転送する。ＣＬＫ１系が垂れ流し方式であるのに対し、ＣＬＫ２系はハンドシェイク方式で画像データを伝送している。「ハンドシェイク方式」とは、回路間の伝送手順を確立し同期を取ってからデータを処理する方式である。ハンドシェイク方式はデータのより確実な伝送が行える方式である一方、伝送データが輻輳した場合には待機状態が発生する場合もある。なお、本実施の形態においては、ＦＩＦＯメモリ１４以降の転送をハンドシェイク方式で行う形態を例示して説明するが、これに限られず、他の転送方式を用いてもよい。

【0038】

上記のように、画像処理装置１０のＣＬＫ２系がハンドシェイク転送であることもあり、ＤＤＲデバイス２２の帯域の使用状態によってはＤＭＡ部２１による転送に詰まりが発生する場合がある。ＤＭＡ部２１による転送が詰まると、ＦＩＦＯメモリ１４まで詰まりが伝播する場合もある。この場合、ＦＩＦＯメモリ１４がオーバーフローしたことにより、画像処理装置１０にエラーが発生して停止し、再開処理が必要となる場合がある。このような状態が発生すると、例えば後段の画像処理回路２３の処理の開始が遅れ、待ち時間が増大する可能性がある。

【0039】

そこで、本実施の形態では、ＦＩＦＯメモリ１４にオーバーフローが発生した場合に、画像処理部１１への画像データの入力を停止させるとともに、ラインバッファ１２に記憶されている画像データを用いて画像処理を継続することとした。このことにより、中断期間の発生が抑制されるので、ＦＩＦＯメモリ１４によるデータキャプチャ機能を用いた画像処理装置において、該ＦＩＦＯメモリ１４にオーバーフローが発生した場合でも、後段の画像処理の待ち時間が抑制される画像処理装置が提供される。

【0040】

次に、図２から図４を参照して、画像処理装置１０において実行される画像処理の内容についてより詳細に説明する。上記のように、本実施の形態に係る画像処理装置１０では、ＦＩＦＯメモリ１４にオーバーフローが発生した場合に、通常の画像処理とは異なる予め定められた処理、すなわちオーバーフロー処理を行い、画像処理の中断を回避している。

【0041】

以下、画像処理装置１０において通常の画像処理が実行されるモードを「通常モード」、オーバーフローが発生した場合にオーバーフロー処理を実行するモードを「オーバーフローモード」という。ＦＩＦＯメモリ１４におけるオーバーフローの検知、および通常モードからオーバーフローモードへの移行は制御部２０内のセレクタによって実行される。
通常モードでは画像処理部１１における画像処理が３ラインを用いて実行されるのに対し、オーバーフローモードでは２ラインを用いて実行される。

【0042】

通常モードで動作中に、制御部２０がＦＩＦＯメモリ１４のオーバーフローを検知した場合、制御部２０は以下の手順のオーバーフロー処理を実行する。
（手順１） 図２に示すように、画像処理部１１の入力を停止し、次のラインまでＦＩＦＯメモリ１４によるキャプチャを停止する。
（手順２） ＦＩＦＯメモリ１４をクリアし、次のライン開始タイミングまで入力を受け付けないようにする。次のラインの開始タイミングは、ＬＳＹＮＣパタン検知部１５におけるＬＳＹＮＣパタンの検知によって行う。
（手順３） 通常モードで３ライン（画像処理部１１に入力された現在の１ラインと、ラインバッファ１２に保存されている２ライン）で実行しているフリンジ処理をラインバッファ１２に保存されている２ラインだけで実行する。この際、３ラインを用いたフリンジ処理（以下、「３ライン処理」という場合がある）から、２ラインを用いたフリンジ処理（以下、「２ライン処理」という場合がある）への移行時に必要となる２ライン処理用のフリンジ処理のパラメータをレジスタ１３に格納するようにしてもよい。この場合のパラメータとは、フリンジ処理におけるＲ、Ｇ、Ｂごとの係数等である。

【0043】

以上の手順により、画像処理部１１における画像処理を、スキャナ部３０から送られる画像データのライン間の非アクティブ期間まで延長することができるので、画像処理装置１０からの出力を継続することができる。この際、次のラインの開始までに（手順３）の処理が終了しない場合には、従来どおりのエラー処理を実行する。
（手順４） 次のラインの開始のタイミングで通常モードに復帰する。次のラインの開始タイミングは、ＬＳＹＮＣパタン検知部１５におけるＬＳＹＮＣパタンの検知によって行う。

【0044】

図３を参照し、各モードにおける動作についてより詳細に説明する。図３は、各モードの動作をタイムチャートで示した図であり、図３（ａ）は通常モードのタイムチャートを、図３（ｂ）は正常終了となる場合のオーバーフローモードのタイムチャートを、図３（ｃ）はエラー終了となる場合のオーバーフローモードのタイムチャートを、各々示している。

【0045】

図３（ａ）に示す通常モードでは、時刻ｔ１にＬＳＹＮＣパタン検知部１５によってＬＳＹＮＣが検知され、時刻ｔ２において１ラインの処理が終了している（設定画素数完了している）。時刻ｔ１からｔ２までの期間Ｔ２はｎライン目を処理している有効期間であり、ＦＩＦＯメモリ１４は正常に動作している。この際のフリンジ処理は３ライン処理であり、ｎ、（ｎ－１）、（ｎ－２）番目の画素が使用されている。時刻ｔ２から次のＬＳＹＮＣが検知される時刻ｔ３まで（期間Ｔ３）は、次のラインの画像データが入力されるのを待機する無効期間である。当該無効期間においては、画像処理部１１は原則何も処理しない。ちなみに、時刻ｔ１でＬＳＹＮＣが検知されるまでの期間も期間Ｔ１の無効期間である。時刻ｔ３においてＬＳＹＮＣが検知されると、（ｎ＋１）番目のラインの有効期間（期間Ｔ４）が開始され、画像処理部１１は、（ｎ＋１）、ｎ、（ｎ－１）番目の画素を用いてフリンジ処理を実行する。

【0046】

次に、図３（ｂ）を参照して、正常終了する場合のオーバーフロー処理について説明する。本処理は、上記手順において、次のラインの開始までに（手順３）の処理が終了した場合に相当する。図３（ｂ）では、期間Ｔ５の無効期間を経て、時刻ｔ４にＬＳＹＮＣを検知し、ｎライン目の有効期間が開始されたが、時刻ｔ５でＦＩＦＯメモリ１４のオーバーフローが発生している。そのため、３ライン処理は時刻ｔ４からｔ５までの期間Ｔ６で終了し、時刻ｔ５からオーバーフロー処理が開始されている。すなわち、時刻ｔ５から、ｎ番目の画素は用いず、（ｎ－１）、（ｎ－２）番目の画素を用いて２ライン処理を実行している。この２ライン処理は、時刻ｔ６で終了しているので、時刻ｔ５から時刻ｔ６までの期間Ｔ７が２ライン処理の期間である。すなわち、期間Ｔ７において１ラインの処理が終了し、設定画素数が完了している。

【0047】

ここで、通常モードの場合の有効期間は時刻ｔ＊（図３（ａ）における時刻ｔ２に相当）で終了する。つまり、オーバーフロー処理においては、必要に応じ有効期間が通常モードにおける無効期間まで引き延ばされる。従って、オーバーフローモードにおける時刻ｔ６からｔ７までの期間Ｔ８の無効期間は通常モードにおける無効期間（図３（ａ）における期間Ｔ３に相当）より短くなっている。その後、時刻ｔ７から３ライン処理が開始される（期間Ｔ９）。期間Ｔ９における３ライン処理は、本来（ｎ＋１）、ｎ、（ｎ－１）番目の画素を用いるが（図３（ａ）参照）、本モードの場合ＦＩＦＯメモリ１４がオーバーフローしたことによりｎ番目の画素がキャプチャできていない。そのため、図３（ｂ）に示すように、ｎ番目の画素を（ｎ－１）番目の画素で代用（補間）する。

【0048】

続けて、図３（ｃ）を参照して、エラー終了する場合のオーバーフロー処理について説明する。本処理は、上記手順において、次のラインの開始までに（手順３）の処理が終了しなかった場合に相当する。図３（ｃ）では、無効期間Ｔ１０を経た後時刻ｔ８でＬＳＹＮＣを検知し、時刻ｔ９でＦＩＦＯ１４のオーバーフローが発生している。すなわち、時刻ｔ８からｔ９までの期間Ｔ１１は３ライン処理を実行する有効期間である。時刻ｔ９から、（ｎ－１）、（ｎ－２）番目の画素を用いる２ライン処理のオーバーフロー処理に移行し（期間Ｔ１２）、時刻ｔ１０でＬＳＹＮＣを検知している。しかしながら、本例では時刻ｔ９からｔ１０までの間、つまり次のＬＳＹＮＣを検知するまでの間に２ライン処理を完了することができず、１ライン分出力が間に合わなかった（設定画素数が未完了であった）。この場合、時刻ｔ１０においてＬＳＹＮＣを検知した時点でエラー停止処理を開始する（期間Ｔ１３）。当該エラー停止処理では、例えば画像処理部１１における画像処理を停止させる。さらに例えば再起動処理を実行してもよい。

【0049】

次に、図４に示すフローチャートを参照して、本実施の形態に係る画像処理装置１０において実行されるオーバーフロー処理の流れについて説明する。図４は画像処理装置１０において実行されるオーバーフロー処理プログラムの処理の流れを示すフローチャートである。本オーバーフロー処理プログラムは画像処理装置１０の制御部２０の図示しないＲＯＭ等の記憶手段に記憶されており、ＣＰＵがＲＯＭ等の記憶手段から本オーバーフロー処理プログラムを読み出し、ＲＡＭ等に展開して実行する。また、本実施の形態では、スキャナ部３０において、すでにスキャンが開始され、画像処理装置１０に画像データを送信を開始したものとする。

【0050】

まず、ステップＳ１００において、スキャナ部３０から送信される画像データの受信を開始する。

【0051】

ステップＳ１０１で、ＬＳＹＮＣパタン検知部１５がＬＳＹＮＣを検知したか否か（ＬＳＹＮＣパタン検知部１５から検知信号が送信されたか否か）判定する。ステップＳ１０１ではＬＳＹＮＣを検知するまで待機し、ＬＳＹＮＣを検知した場合にステップＳ１０２に移行する。

【0052】

ステップＳ１０２で、ＦＩＦＯメモリ１４によるキャプチャを開始させる。

【0053】

ステップＳ１０３で、ＦＩＦＯメモリ１４にオーバーフローが発生したか否か判定する。当該判定が肯定判定となった場合はステップＳ１０６に移行するとともに、否定判定となった場合はステップＳ１０４に移行する。

【0054】

ステップＳ１０４で、１ライン分の画像データの処理を終了したか否か判定する。当該判定が否定判定となった場合はステップＳ１０３に戻り、ＦＩＦＯメモリ１４のオーバーフローの検知を継続する。一方、肯定判定となった場合はステップＳ１０５に移行する。

【0055】

ステップＳ１０５で、全ラインの処理が終了したか否か判定する。当該判定が否定判定となった場合はステップＳ１０１に戻り、ＬＳＹＮＣの検知を継続する。一方、当該判定が肯定判定となった場合は、本オーバーフロー処理プログラムを終了する。ここで、本実施の形態では、一例としてページ単位で本オーバーフロー処理を実行しているので、全ラインとは、１ページ内のラインの全体を意味する。なお、本実施の形態ではページ単位で本オーバーフロー処理を実行する形態を例示して説明するが、これに限られず、例えばジョブ（処理）単位で実行する形態としてもよい。

【0056】

ステップＳ１０６では、ＦＩＦＯメモリ１４がオーバーフローしたことを受け、オーバーフローモードに移行する。すなわち、画像処理部１１への入力を停止させ、ＦＩＦＯメモリ１４のキャプチャ動作を停止させる。

【0057】

ステップＳ１０７で、画像処理部１１における画像処理の処理パラメータを変更する。
すなわち、３ライン処理から２ライン処理への変更にともなう係数等のパラメータの変更を行う。この際、２ライン処理におけるパラメータをレジスタ１３に格納する場合もある。

【0058】

ステップＳ１０８で、画像処理部１１の入力をラインバッファに記憶されている画像データに変更する。

【0059】

ステップＳ１０９で、ＬＳＹＮＣを検知したか否か判定する。当該判定が肯定判定となった場合にはステップＳ１１２に移行する一方、否定判定となった場合はステップＳ１１０に移行する。

【0060】

ステップＳ１１０で、１ライン終了したか否か判定し、当該判定が否定判定となった場合はステップＳ１０９に戻り、ＬＳＹＮＣの検知を継続する一方、肯定判定となった場合はステップＳ１１１に移行する。ステップＳ１１０で肯定判定となる場合は、図３（ｂ）に示す正常終了のオーバーフローモードに対応し、否定判定となる場合は、図３（ｃ）に示すエラー終了のオーバーフローモードに対応する。

【0061】

ステップＳ１１１で、画像処理部１１における処理を通常処理に戻す。すなわち通常モードに戻って３ライン処理を実行するように変更する。その後、ステップＳ１０５に移行する。

【0062】

ステップＳ１１２では、１ラインの間に２ライン処理を完了できなかったことを受け、エラー処理を実行し、続くステップＳ１１３で再起動処理を実行して本オーバーフロー処理プログラムを終了する。なお、ステップＳ１１３の再起動処理は必要に応じ行えばよく、ステップＳ１１２のエラー処理の実行だけで本オーバーフロー処理プログラムを終了してもよい。

【0063】

なお、上記実施の形態では、ラインバッファ１２の容量として２ライン分の容量を備える形態を例示して説明したが、これに限られず、例えば画像処理部１１における処理の精度等を勘案して、１ライン分、あるいは一般にＮ（≧３の整数）ライン分の容量を備える形態としてもよい。ラインバッファ１２としてＮライン分の容量を備えた場合、（Ｎ－１）ライン分の期間においてオーバーフロー処理を行うことができる。

【0064】

また、上記実施の形態では、画像処理装置１０における画像処理の一例としてフリンジ処理を例示して説明したが、これに限られず、ラインバッファ１２を用いる他の画像処理に適用してもよい。この際、副走査方向に連続する複数のラインについての画像処理であれば、本実施の形態の効果をより奏する。

【0065】

また、上記実施の形態では、画像処理部１１と接続される記憶部としてラインバッファ１２を例示して説明したが、これに限られず、一般に予め定められた単位（例えば、ページ単位）の画像データを記憶する記憶部としてもよい。

【0066】

上記実施の形態において、プロセッサとは広義的なプロセッサを指し、汎用的なプロセッサ（例えばCPU： Central Processing Unit、等）や、専用のプロセッサ（例えばGPU： Graphics Processing Unit、ASIC： Application Specific Integrated Circuit、FPGA： Field Programmable Gate Array、プログラマブル論理デバイス、等）を含むものである。また上記実施の形態におけるプロセッサの動作は、１つのプロセッサによって成すのみでなく、物理的に離れた位置に存在する複数のプロセッサが協働して成すものであってもよい。また、プロセッサの各動作の順序は上記実施の形態において記載した順序のみに限定されるものではなく、適宜変更してもよい。

【符号の説明】

【0067】

１０ 画像処理装置
１１ 画像処理部
１２ ラインバッファ
１３ レジスタ
１４、１４－１、１４－２、１４－３ ＦＩＦＯメモリ
１５ ＬＳＹＮＣパタン検知部
１６ 分離部
１７ 入力インタフェース
１８ アナログデジタル変換回路
１９ タガー部
２０ 制御部
２１ ＤＭＡ部
２２ ＤＤＲデバイス
２３ 画像処理回路
３０ スキャナ部
３１ ＣＩＳ
３２ 出力インタフェース
ＣＬＫ１、ＣＬＫ２ クロック信号
ＤＡ アナログデータ
ＤＤ デジタルデータ
Ｔ１～Ｔ１３ 期間
ｔ１～ｔ１１ 時刻

【図1】

【図2】

【図3】

【図4】