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特許7420210通信システム、送信装置、受信装置、行列生成装置、通信方法、送信方法、受信方法、行列生成方法、及び、記録媒体
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-01-15
(45)【発行日】2024-01-23
(54)【発明の名称】通信システム、送信装置、受信装置、行列生成装置、通信方法、送信方法、受信方法、行列生成方法、及び、記録媒体
(51)【国際特許分類】
G06N 3/02 20060101AFI20240116BHJP
H03M 7/20 20060101ALI20240116BHJP
H04L 25/49 20060101ALI20240116BHJP
【ＦＩ】
G06N3/02
H03M7/20
H04L25/49 A
【請求項の数】
16
(21)【出願番号】P 2022501422
(86)(22)【出願日】2020-02-17
(86)【国際出願番号】 JP2020006133
(87)【国際公開番号】W WO2021166053
(87)【国際公開日】2021-08-26
【審査請求日】2022-07-25
(73)【特許権者】
【識別番号】000004237
【氏名又は名称】日本電気株式会社
(74)【代理人】
【識別番号】100104765
【弁理士】
【氏名又は名称】江上 達夫
(74)【代理人】
【識別番号】100107331
【弁理士】
【氏名又は名称】中村 聡延
(74)【代理人】
【識別番号】100131015
【弁理士】
【氏名又は名称】三輪 浩誉
(72)【発明者】
【氏名】神谷 典史
【審査官】多賀 実
(56)【参考文献】
【文献】国際公開第２０１８／２３３９３２（ＷＯ，Ａ１）
【文献】国際公開第２０１９／０８０９８８（ＷＯ，Ａ１）
【文献】特開２０１９－１４０６８０（ＪＰ，Ａ）
【文献】特表２０１８－５１８１２６（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１９／０２６６４８２（ＵＳ，Ａ１）
【文献】特開昭５８－０７１７８８（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｎ ３／０２－３／１０
Ｈ０３Ｍ ７／００－７／５０
Ｈ０４Ｌ ２５／４９
Ｈ０４Ｌ ２７／００－２７／３８
(57)【特許請求の範囲】
【請求項1】
通信路を介して送信信号を送信する送信装置と、前記通信路を介して前記送信装置が送信した前記送信信号を受信信号として受信する受信装置とを備える通信システムであって、前記送信装置は、
第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換する第１ビット変換手段と、
前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換する第２ビット変換手段と、
前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークと
を備え、
前記受信装置は、
前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークと、
前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換する数値変換手段と、
前記第２数値データ系列に対して、前記第１ビット変換手段が行う変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成する生成手段と
を備える通信システム。
【請求項2】
前記第２ビット変換手段は、ｔ行×ｎ列のバイナリ行列を用いて、前記第２ビット系列を前記第３ビット系列に変換する請求項１に記載の通信システム。
【請求項3】
前記第２ビット変換手段は、前記第２ビット系列に含まれるｗ－１個のビット１のビット位置に基づいて、前記バイナリ行列からｗ－１個の列ベクトルを指定し、前記ｗ－１個の列ベクトルの論理和に含まれるｔ個の成分を前記第３ビット系列に設定する請求項２に記載の通信システム。
【請求項4】
前記数値変換手段は、ｔ行×ｎ列のバイナリ行列を用いて、前記第１数値データ系列を前記第２数値データ系列に変換する請求項１から３のいずれか一項に記載の通信システム。
【請求項5】
前記数値変換手段は、前記第１数値データ系列に含まれるｔ個の数値データから構成されるｔ次元行ベクトルと前記バイナリ行列とを乗算することでｎ次元行ベクトルを算出し、前記ｎ次元行ベクトルの各成分を、前記バイナリ行列の各列ベクトル中で１となる成分の数で除算することで、前記第２数値データ系列を構成するｎ個の数値データを算出する請求項４に記載の通信システム。
【請求項6】
前記バイナリ行列は、
各列ベクトル中に１となる成分を一つ含むｑ（但し、ｑは、素数の冪）行×（ｑ－１）列の第１行列をｑ＋ｗ個生成することと、
ｑ＋ｗ個の前記第１行列を成分とするｗｑ行×（ｑ ２ －１）列の第２行列を生成することと、
１となる成分をｗ個含む列ベクトルを前記第２行列に追加することで得られる第３行列を前記バイナリ行列として設定することと
を含む行列生成方法によって生成され、
前記バイナリ行列は、
ｑ／ｗ以下で最大となる素数の冪ｑｗがｗ－１以上である場合には、前記行列生成方法によってｗｑｗ行×ｑ’（但し、ｑ’＝ｑｗ ２）列の前記バイナリ行列である第４行列を生成し、前記第４行列に全ての成分が０になる行ベクトルをｑ－ｗｑｗ個追加することでｑ行×ｑ’列の第５行列を生成することと、
前記冪ｑｗがｗ－１以上でない場合には、連続したｗ個の成分が１となり且つそれ以外の成分が０となる列ベクトルを、任意の二つの列ベクトルについて共に１となる成分の数が高々一つになるようにｑ’（但し、ｑ’は、（ｑ－１）（ｗ－１）以下の最大の整数）個並べることで、ｑ行×ｑ’列の第６行列を生成することと、
前記第３行列に対して、前記第５行列又は前記第６行列を対角にｗ個配置したブロック行列を追加することで得られる第７行列を、前記バイナリ行列として設定することと
を含む拡張行列生成方法によって生成される
請求項２から５のいずれか一項に記載の通信システム。
【請求項7】
通信路を介して送信信号を送信する送信装置であって、第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換する第１ビット変換手段と、
前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換する第２ビット変換手段と、
前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークと
を備える送信装置。
【請求項8】
通信路を介して送信装置が送信した送信信号を受信信号として受信する受信装置であって、前記送信装置は、第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換し、前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換し、前記第３ビット系列に基づいて前記送信信号を生成し、
前記受信装置は、
前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークと、
前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換する数値変換手段と、
前記第２数値データ系列に対して、前記第１ビット系列を前記第２ビット系列に変換するための変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成する生成手段と
を備える受信装置。
【請求項9】
バイナリ行列を生成する行列生成装置であって、各列ベクトル中に１となる成分を一つ含むｑ（但し、ｑは、素数の冪）行×（ｑ－１）列の第１行列をｑ＋ｗ（但し、ｗは、２以上の整数）個生成し、
ｑ＋ｗ個の前記第１行列を成分とするｗｑ行×（ｑ２－１）列の第２行列を生成し、
１となる成分をｗ個含む列ベクトルを前記第２行列に追加することで得られる第３行列を前記バイナリ行列として設定する
行列生成装置。
【請求項10】
前記バイナリ行列は、通信路を介して送信信号を送信する送信装置及び前記通信路を介して前記送信装置が送信した前記送信信号を受信信号として受信する受信装置の少なくとも一方によって使用される請求項９に記載の行列生成装置。
【請求項11】
通信路を介して送信信号を送信する送信方法であって、第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換することと、
前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換することと、
前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークを用いて、前記送信信号を生成することと
を含む送信方法。
【請求項12】
通信路を介して送信装置が送信した送信信号を受信信号として受信する受信方法であって、前記送信装置は、第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換し、前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換し、前記第３ビット系列に基づいて前記送信信号を生成し、
前記受信方法は、
前記受信信号を、前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークに入力することと、
前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換することと、
前記第２数値データ系列に対して、前記第１ビット系列を前記第２ビット系列に変換するための変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成することと
を含む受信方法。
【請求項13】
バイナリ行列を生成する行列生成方法であって、前記行列生成方法は、メモリに記録されたコンピュータプログラムをプロセッサが実行することで前記プロセッサによって実行され、
前記行列生成方法は、
各列ベクトル中に１となる成分を一つ含むｑ（但し、ｑは、素数の冪）行×（ｑ－１）列の第１行列をｑ＋ｗ（但し、ｗは、２以上の整数）個生成することと、
ｑ＋ｗ個の前記第１行列を成分とするｗｑ行×（ｑ２－１）列の第２行列を生成することと、
１となる成分をｗ個含む列ベクトルを前記第２行列に追加することで得られる第３行列を前記バイナリ行列として設定することと
を含む行列生成方法。
【請求項14】
通信路を介して送信信号を送信する送信方法をコンピュータに実行させるコンピュータプログラムであって、前記送信方法は、
第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換することと、
前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換することと、
前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークを用いて、前記送信信号を生成することと
を含むコンピュータプログラム。
【請求項15】
通信路を介して送信装置が送信した送信信号を受信信号として受信する受信方法をコンピュータに実行させるコンピュータプログラムであって、前記送信装置は、第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換し、前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換し、前記第３ビット系列に基づいて前記送信信号を生成し、
前記受信方法は、
前記受信信号を、前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークに入力することと、
前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換することと、
前記第２数値データ系列に対して、前記第１ビット系列を前記第２ビット系列に変換するための変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成することと
を含むコンピュータプログラム。
【請求項16】
バイナリ行列を生成する行列生成方法をコンピュータに実行させるコンピュータプログラムであって、前記行列生成方法は、
各列ベクトル中に１となる成分を一つ含むｑ（但し、ｑは、素数の冪）行×（ｑ－１）列の第１行列をｑ＋ｗ（但し、ｗは、２以上の整数）個生成することと、
ｑ＋ｗ個の前記第１行列を成分とするｗｑ行×（ｑ２－１）列の第２行列を生成することと、
１となる成分をｗ個含む列ベクトルを前記第２行列に追加することで得られる第３行列を前記バイナリ行列として設定することと
を含むコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、通信路を介して信号を送受信する通信システム及び通信方法、通信路を介して信号を送信する送信装置及び送信方法、通信路を介して信号を受信する受信装置及び受信方法、バイナリ行列を生成する行列生成装置及び行列生成方法、並びに、上述した各方法を実行するためのコンピュータプログラムが記録された記録媒体の技術分野に関する。
【背景技術】
【0002】
ニューラルネットワークを用いた通信システムが知られている。例えば、特許文献１には、ニューラルネットワークを用いて受信信号を復調する通信システムが記載されている。例えば、特許文献２には、ニューラルネットワークを用いて送信信号を送信する通信システムが記載されている。
【0003】
その他、本願発明に関連する先行技術文献として、特許文献３及び非特許文献１から非特許文献５があげられる。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１９－０１６９６７号公報
【文献】特開平２－０３２６７９号公報
【文献】国際公開第２０１９／１３０４７５号パンフレット
【非特許文献】
【0005】
【文献】Ｔｉｍｏｔｈｙ Ｏ’Ｓｈｅａ ｅｔ ａｌ．、“Ａｎ Ｉｎｄｒｏｄｕｃｔｉｏｎ ｔｏ Ｄｅｅｐ Ｌｅａｒｎｉｎｇ ｆｏｒ ｔｈｅ Ｐｈｙｓｉｃａｌ Ｌａｙｅｒ”、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｇｎｉｔｉｖｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ ａｎｄ Ｎｅｔｗｏｒｋｉｎｇ、Ｖｏｌ．３、ｎｏ．４、ｐｐ．５６３－５７５、２０１７年１２月
【文献】Ｔｈｏｍａｓ Ｇ．Ｄｉｅｔｔｅｒｉｃｈ ｅｔ ａｌ．、“Ｓｏｌｖｉｎｇ Ｍｕｌｔｉｃｌａｓｓ Ｌｅａｒｎｉｎｇ Ｐｒｏｂｌｅｍｓ ｖｉａ Ｅｒｒｏｒ－Ｃｏｒｒｅｃｔｉｎｇ Ｏｕｔｐｕｔ Ｃｏｄｅｓ”、Ｊｏｕｒｎａｌ ｏｆ Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ Ｒｅｓｅａｒｃｈ、Ｖｏｌ．２ ｐｐ．２６３－２８６、１９９５年
【文献】Ｈｕｉｑｕｎ Ｄｅｎｇ ｅｔ ａｌ．、“Ａｐｐｌｙｉｎｇ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｏｕｔｐｕｔ Ｃｏｄｉｎｇ ｔｏ Ｅｎｈａｎｃｅ Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｎｅｔｗｏｒｋ ｆｏｒ Ｔａｒｇｅｔ Ｄｅｔｅｃｔｉｏｎ ａｎｄ Ｐａｔｔｅｒｎ Ｒｅｃｏｇｎｉｔｉｏｎ”、２０１０ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｐａｔｔｅｎｒ Ｒｅｃｏｇｎｉｔｉｏｎ、ｐｐ．４２９１－４２９４、２０１０年
【文献】Ｗ．Ｈ．Ｋａｕｔｚ ｅｔ ａｌ．、“Ｎｏｎｒａｎｄｏｍ Ｂｉｎａｒｙ Ｓｕｐｅｒｉｍｐｏｓｅｄ Ｃｏｄｅｓ”、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｉｎｆｏｒｍａｔｉｏｎ Ｔｈｅｏｒｙ、Ｖｏｌ．１０ Ｎｏ．４、ｐｐ．３６３－３７７、１９６４年
【文献】Ｈｕｓｅｙｉｎ Ａ．Ｉｎａｎ ｅｔ ａｌ．、“Ｓｐａｒｓｅ Ｃｏｍｂｉｎａｔｏｒｉａｌ Ｇｒｏｕｐ Ｔｅｓｔｉｎｇ”、ａｒＸｉｖ：１７１１．０５４０３、２０１９年１月２５日
【発明の概要】
【発明が解決しようとする課題】
【0006】
ニューラルネットワークを用いた通信システムは、ニューラルネットワークのネットワーク構造の複雑さに起因して、演算量（つまり、計算量）が相対的に多くなってしまうという技術的問題を有する。このため、通信システムの演算量を低減する（つまり、演算量の増大を抑制する）ことが望まれる。
【0007】
一例として、通信路を介して送信装置が送信した送信信号を受信信号として受信する受信装置がニューラルネットワークを備えている場合には、ニューラルネットワークは、通信路において外乱（例えば、ノイズ及び干渉等の少なくとも一つ）の影響を受けた受信信号から、外乱の影響を受けていない正しい送信信号を推定するために用いられることがある。つまり、ニューラルネットワークは、受信信号の信号パターンが、送信信号がとり得る複数の信号パターン（つまり、送信信号のクラスであり、送信信号が表すビット系列がとり得る複数のビット配列パターンと等価）のいずれに近いかを推定する分類器として用いられることがある。この場合、ニューラルネットワークの出力層のノード数は、通常、送信信号がとり得る信号パターンの数と同じになる（或いは、比例する）ことが多い。なぜならば、ニューラルネットワークは、典型的には、受信信号の信号パターンが、送信信号がとりえる信号パターンである確率を、送信信号がとり得る信号パターンの数だけ出力するからである。このため、送信信号がとり得る信号パターンの数が多くなればなるほど、ニューラルネットワークの出力層のノード数が多くなる。その結果、ニューラルネットワークの出力層のノード数が多くなるほど、通信システムの演算量が多くなってしまう。例えば、８ビットのビット系列を表す送信信号が送信される場合には、送信信号は、２５６（＝２８）通りの信号パターンをとり得る。近年研究が進められている１０２４ＱＡＭ（Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）又は４０９６ＱＡＭが用いられる場合には、送信信号がとり得る信号パターンの数は、１０２４又は４０９６にまで膨れ上がる。従って、演算量の低減が大きな技術的問題となる。
【0008】
尚、説明の簡略化のために詳細な説明は省略するものの、通信路を介して送信信号を送信する送信装置がニューラルネットワークを備えている場合にも、同様の技術的問題が生ずる。
【0009】
本発明は、上述した技術的問題を解決可能な通信システム、送信装置、受信装置、行列生成装置、通信方法、送信方法、受信方法、行列生成方法、及び、記録媒体を提供することを課題とする。一例として、本発明は、必要な演算量が相対的に少ない通信システム、送信装置、受信装置、行列生成装置、通信方法、送信方法、受信方法、行列生成方法、及び、記録媒体を提供することを課題とする。
【課題を解決するための手段】
【0010】
通信システムの一態様は、通信路を介して送信信号を送信する送信装置と、前記通信路を介して前記送信装置が送信した前記送信信号を受信信号として受信する受信装置とを備える通信システムであって、前記送信装置は、第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換する第１ビット変換手段と、前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換する第２ビット変換手段と、前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークとを備え、前記受信装置は、前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークと、前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換する数値変換手段と、前記第２数値データ系列に対して、前記第１ビット変換手段が行う変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成する生成手段とを備える。
【0011】
送信装置の一態様は、通信路を介して送信信号を送信する送信装置であって、第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換する第１ビット変換手段と、前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換する第２ビット変換手段と、前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークとを備える。
【0012】
受信装置の一態様は、通信路を介して送信装置が送信した送信信号を受信信号として受信する受信装置であって、前記送信装置は、第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換し、前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換し、前記第３ビット系列に基づいて前記送信信号を生成し、前記受信装置は、前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークと、前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換する数値変換手段と、前記第２数値データ系列に対して、前記第１ビット系列を前記第２ビット系列に変換するための変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成する生成手段とを備える。
【0013】
行列生成装置の一態様は、バイナリ行列を生成する行列生成装置であって、各列ベクトル中に１となる成分を一つ含むｑ（但し、ｑは、素数の冪）行×（ｑ－１）列の第１行列をｑ＋ｗ（但し、ｗは、２以上の整数）個生成し、ｑ＋ｗ個の前記第１行列を成分とするｗｑ行×（ｑ２－１）列の第２行列を生成し、１となる成分をｗ個含む列ベクトルを前記第２行列に追加することで得られる第３行列を前記バイナリ行列として設定する。
【0014】
通信方法の一態様は、通信路を介して送信信号を送信する送信装置と、前記通信路を介して前記送信装置が送信した前記送信信号を受信信号として受信する受信装置とを用いた通信方法であって、第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換することと、前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換することと、前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークを用いて、前記送信信号を生成することと、前記受信信号を、前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークに入力することと、前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換することと、前記第２数値データ系列に対して、前記第１ビット変換手段が行う変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成することとを含む。
【0015】
送信方法の一態様は、通信路を介して送信信号を送信する送信方法であって、第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換することと、前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換することと、前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークを用いて、前記送信信号を生成することとを含む。
【0016】
受信方法の一態様は、通信路を介して送信装置が送信した送信信号を受信信号として受信する受信方法であって、前記送信装置は、第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換し、前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換し、前記第３ビット系列に基づいて前記送信信号を生成し、前記受信方法は、前記受信信号を、前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークに入力することと、前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換することと、前記第２数値データ系列に対して、前記第１ビット系列を前記第２ビット系列に変換するための変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成することとを含む。
【0017】
行列生成方法の一態様は、バイナリ行列を生成する行列生成方法であって、各列ベクトル中に１となる成分を一つ含むｑ（但し、ｑは、素数の冪）行×（ｑ－１）列の第１行列をｑ＋ｗ（但し、ｗは、２以上の整数）個生成することと、ｑ＋ｗ個の前記第１行列を成分とするｗｑ行×（ｑ２－１）列の第２行列を生成することと、１となる成分をｗ個含む列ベクトルを前記第２行列に追加することで得られる第３行列を前記バイナリ行列として設定することとを含む。
【0018】
記録媒体の第１の態様は、通信路を介して送信信号を送信する送信装置と、前記通信路を介して前記送信装置が送信した前記送信信号を受信信号として受信する受信装置とを用いた通信方法をコンピュータに実行させるコンピュータプログラムが記録された記録媒体であって、前記通信方法は、第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換することと、前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換することと、前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークを用いて、前記送信信号を生成することと、前記受信信号を、前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークに入力することと、前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換することと、前記第２数値データ系列に対して、前記第１ビット変換手段が行う変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成することとを含む。
【0019】
記録媒体の第２の態様は、通信路を介して送信信号を送信する送信方法をコンピュータに実行させるコンピュータプログラムが記録された記録媒体であって、前記送信方法は、第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換することと、前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換することと、前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークを用いて、前記送信信号を生成することとを含む。
【0020】
記録媒体の第３の態様は、通信路を介して送信装置が送信した送信信号を受信信号として受信する受信方法をコンピュータに実行させるコンピュータプログラムが記録された記録媒体であって、前記送信装置は、第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換し、前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換し、前記第３ビット系列に基づいて前記送信信号を生成し、前記受信方法は、前記受信信号を、前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークに入力することと、前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換することと、前記第２数値データ系列に対して、前記第１ビット系列を前記第２ビット系列に変換するための変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成することとを含む。
【0021】
記録媒体の第４の態様は、バイナリ行列を生成する行列生成方法をコンピュータに実行させるコンピュータプログラムが記録された記録媒体であって、前記行列生成方法は、各列ベクトル中に１となる成分を一つ含むｑ（但し、ｑは、素数の冪）行×（ｑ－１）列の第１行列をｑ＋ｗ（但し、ｗは、２以上の整数）個生成することと、ｑ＋ｗ個の前記第１行列を成分とするｗｑ行×（ｑ２－１）列の第２行列を生成することと、１となる成分をｗ個含む列ベクトルを前記第２行列に追加することで得られる第３行列を前記バイナリ行列として設定することとを含む。
【発明の効果】
【0022】
上述した通信システム、送信装置、受信装置、行列生成装置、通信方法、送信方法、受信方法、行列生成方法、及び、記録媒体のそれぞれの態様によれば、必要な演算量が相対的に少なくなる。
【図面の簡単な説明】
【0023】
【発明を実施するための形態】
【0024】
以下、図面を参照しながら、通信システム、送信装置、受信装置、行列生成装置、通信方法、送信方法、受信方法、行列生成方法、及び、記録媒体の実施形態について説明する。尚、本発明が以下に説明する実施形態に限定されることはない。
【0025】
＜１＞通信システムＳＹＳ
初めに、本実施形態の通信システムＳＹＳについて説明する。
初めに、本実施形態の通信システムＳＹＳについて説明する。
【0026】
【0027】
図１に示すように、通信システムＳＹＳは、送信装置１と、受信装置２とを備える。送信装置１は、通信路３を介して送信信号Ｔｘを受信装置２に送信する。受信装置２は、通信路３を介して送信装置１が送信した送信信号Ｔｘを、受信信号Ｒｘとして受信する。通信路３は、有線の通信路（つまり、通信ネットワーク網）を含んでいてもよい。通信路３は、無線の通信路（つまり、通信ネットワーク網）を含んでいてもよい。
【0028】
送信装置１は、演算装置１１と、記憶装置１２と、通信装置１３とを備えている。演算装置１１と、記憶装置１２と、通信装置１３とは、データバス１４を介して接続されていてもよい。
【0029】
演算装置１１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）及びＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）の少なくとも一つを含んでいてもよい。演算装置１１は、コンピュータプログラムを読み込む。例えば、演算装置１１は、記憶装置１２が記憶しているコンピュータプログラムを読み込んでもよい。例えば、演算装置１１は、コンピュータで読み取り可能な記録媒体が記憶しているコンピュータプログラムを、図示しない記録媒体読み取り装置を用いて読み込んでもよい。演算装置１１は、通信装置１３を介して、送信装置１の外部に配置される不図示の装置からコンピュータプログラムを取得してもよい（つまり、ダウンロードしてもよい又は読み込んでもよい）。演算装置１１は、読み込んだコンピュータプログラムを実行する。その結果、演算装置１１内には、送信装置１が行うべき動作を実行するための論理的な機能ブロックが実現される。具体的には、演算装置１１内には、送信信号Ｔｘを送信する送信動作を実行するための論理的な機能ブロックが実現される。つまり、演算装置１１は、送信装置１が行うべき動作を実行するための論理的な機能ブロックを実現するためのコントローラとして機能可能である。
【0030】
図２には、送信動作を実行するために演算装置１１内に実現される論理的な機能ブロックの一例が示されている。図２に示すように、演算装置１１内には、「第１ビット変換手段」の一具体例であるデータ変換部１１１と、「第２ビット変換手段」の一具体例である入力層処理部１１２と、ニューラルネットワーク１１３と、送信信号生成部１１４とが実現される。ニューラルネットワーク１１３は、入力層１１３１と、中間層１１３２と、出力層１１３３とを備える。尚、データ変換部１１１、入力層処理部１１２、ニューラルネットワーク１１３及び送信信号生成部１１４の夫々の動作の詳細については、後に図４等を参照しながら詳述するが、ここでその概要について簡単に説明する。データ変換部１１１は、送信装置１が送信するべきデジタルの送信データを表す時系列のビットデータであるビット系列Ａ＝（ａ０、ａ１、・・・）を、ビット長がｂ（尚、ｂは、１以上の整数）となるビット系列Ｚ＝（ｚ０、ｚ１、・・・ｚｂ－１）の単位で分割する。更に、データ変換部１１１は、ビット系列Ｚを、ビット長がｎ（尚、ｎは、ｂより大きい整数）となり且つビット系列Ｚのビット配列パターン（つまり、クラス）に応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられたビット系列Ｙ＝（ｙ０、ｙ１、・・・ｙｎ－１）に変換する。入力層処理部１１２は、ビット系列Ｙを、ビット長がｔ（尚、ｔは、ｎより小さく且つｗよりも大きい整数）となるビット系列Ｘ＝（ｘ０、ｘ１、・・・ｘｔ－１）に変換する。ニューラルネットワーク１１３は、ビット系列Ｘのビット長ｔと同じ数の入力ノード（つまり、入力層１１３１を構成するノード）を有する。ニューラルネットワーク１１３にビット系列Ｘが入力されると、ニューラルネットワーク１１３は、送信信号Ｔｘの特徴量を指定するインデックス値を出力する。送信信号生成部１１４は、ニューラルネットワーク１１３の出力（つまり、出力層１１３３の出力）に基づいて、送信信号Ｔｘを生成する。
【0031】
再び図１において、記憶装置１２は、所望のデータを記憶可能である。例えば、記憶装置１２は、演算装置１１が実行するコンピュータプログラムを一時的に記憶していてもよい。記憶装置１２は、演算装置１１がコンピュータプログラムを実行している際に演算装置１１が一時的に使用するデータを一時的に記憶してもよい。記憶装置１２は、送信装置１が長期的に保存するデータを記憶してもよい。尚、記憶装置１２は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ハードディスク装置、光磁気ディスク装置、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）及びディスクアレイ装置のうちの少なくとも一つを含んでいてもよい。
【0032】
通信装置１３は、通信路３を介して、受信装置２と通信可能である。本実施形態では、通信装置１３は、通信路３を介して、演算装置１１が生成した送信信号Ｔｘを受信装置２に送信する。
【0033】
受信装置２は、演算装置２１と、記憶装置２２と、通信装置２３とを備えている。演算装置２１と、記憶装置２２と、通信装置２３とは、データバス２４を介して接続されていてもよい。
【0034】
演算装置２１は、ＣＰＵ、ＧＰＵ及びＦＰＧＡの少なくとも一つを含んでいてもよい。演算装置２１は、コンピュータプログラムを読み込む。例えば、演算装置２１は、記憶装置２２が記憶しているコンピュータプログラムを読み込んでもよい。例えば、演算装置２１は、コンピュータで読み取り可能な記録媒体が記憶しているコンピュータプログラムを、図示しない記録媒体読み取り装置を用いて読み込んでもよい。演算装置２１は、通信装置２３を介して、受信装置２の外部に配置される不図示の装置からコンピュータプログラムを取得してもよい（つまり、ダウンロードしてもよい又は読み込んでもよい）。演算装置２１は、読み込んだコンピュータプログラムを実行する。その結果、演算装置２１内には、受信装置２が行うべき動作を実行するための論理的な機能ブロックが実現される。具体的には、演算装置２１内には、受信信号Ｒｘを受信する受信動作を実行するための論理的な機能ブロックが実現される。つまり、演算装置２１は、受信装置２が行うべき動作を実行するための論理的な機能ブロックを実現するためのコントローラとして機能可能である。
【0035】
図３には、受信動作を実行するために演算装置２１内に実現される論理的な機能ブロックの一例が示されている。図３に示すように、演算装置１１内には、受信信号処理部２１１と、ニューラルネットワーク２１２と、「数値変換手段」の一具体例である出力層処理部２１３と、「生成手段」の一具体例であるデータ変換部２１４とが実現される。ニューラルネットワーク２１２は、入力層２１２１と、中間層２１２２と、出力層２１２３とを備える。尚、受信信号処理部２１１、ニューラルネットワーク２１２、出力層処理部２１３及びデータ変換部２１４の夫々の動作の詳細については、後に図６等を参照しながら詳述するが、ここでその概要について簡単に説明する。受信信号処理部２１１は、受信信号Ｒｘの特徴量を抽出する。ニューラルネットワーク２１２は、ビット長ｔと同じ数の出力ノード（つまり、出力層２１２３を構成するノード）を有する。ニューラルネットワーク２１２に受信信号Ｒｘ（具体的には、受信信号Ｒｘの特徴量）が入力されると、ニューラルネットワーク２１２は、ｔ個の出力ノードを含む出力層２１２３からビット長ｔと同じ数の数値データを含む数値データ系列Ｕ＝（ｕ０、ｕ１、・・・ｕｔ－１）を出力する。出力層処理部２１３は、数値データ系列Ｕを、ビット長ｎと同じ数の数値データを含む数値データ系列Ｙ’＝（ｙ’０、ｙ’１、・・・ｙ’ｎ－１）に変換する。データ変換部２１４は、数値データ系列Ｙ’に対して、送信装置１のデータ変換部１１１が行う変換処理の逆変換に相当する変換処理を行うことで、ビット長がｂとなるビット系列Ｚ’＝（ｚ’０、ｚ’１、・・・ｚ’ｂ－１）を出力する。ビット系列Ｚ’は、送信装置１が送信するビット系列Ｚの推定値に相当する。このため、逐次生成されるビット系列Ｚ’が合成されることで生成されるビット系列Ａ’は、送信装置１が送信するべきデジタルの送信データを表す時系列のビットデータであるビット系列Ａの推定値となる。
【0036】
再び図１において、記憶装置２２は、所望のデータを記憶可能である。例えば、記憶装置２２は、演算装置２１が実行するコンピュータプログラムを一時的に記憶していてもよい。記憶装置２２は、演算装置２１がコンピュータプログラムを実行している際に演算装置２１が一時的に使用するデータを一時的に記憶してもよい。記憶装置２２は、受信装置２が長期的に保存するデータを記憶してもよい。尚、記憶装置２２は、ＲＡＭ、ＲＯＭ、ハードディスク装置、光磁気ディスク装置、ＳＳＤ及びディスクアレイ装置のうちの少なくとも一つを含んでいてもよい。
【0037】
通信装置２３は、通信路３を介して、送信装置１と通信可能である。本実施形態では、通信装置２３は、通信路３を介して、送信装置１が送信した送信信号Ｔｘを受信信号Ｒｘとして受信する。
【0038】
＜１－２＞通信システムＳＹＳの動作
続いて、通信システムＳＹＳの動作について説明する。上述したように、通信システムＳＹＳは、送信装置１を用いて、送信信号Ｔｘを送信する送信動作を行う。また、通信システムＳＹＳは、受信装置２を用いて、受信信号Ｒｘを受信する受信動作を行う。更に、通信システムＳＹＳは、ニューラルネットワーク１１３及びニューラルネットワーク２１２のパラメータを学習する学習動作を行う。このため、以下、送信動作、受信動作及び学習動作について順に説明する。
続いて、通信システムＳＹＳの動作について説明する。上述したように、通信システムＳＹＳは、送信装置１を用いて、送信信号Ｔｘを送信する送信動作を行う。また、通信システムＳＹＳは、受信装置２を用いて、受信信号Ｒｘを受信する受信動作を行う。更に、通信システムＳＹＳは、ニューラルネットワーク１１３及びニューラルネットワーク２１２のパラメータを学習する学習動作を行う。このため、以下、送信動作、受信動作及び学習動作について順に説明する。
【0039】
＜１－２－１＞送信動作
初めに、図４及び図５を参照しながら、送信装置１が行う送信動作について説明する。図４は、送信動作の流れを示すフローチャートである。図５は、送信動作におけるデータの流れを示す模式図である。
初めに、図４及び図５を参照しながら、送信装置１が行う送信動作について説明する。図４は、送信動作の流れを示すフローチャートである。図５は、送信動作におけるデータの流れを示す模式図である。
【0040】
図４及び図５に示すように、まず、データ変換部１１１は、送信装置１が送信するべき送信データを表すビット系列Ａ＝（ａ０、ａ１、・・・）を、ビット長がｂ（尚、ｂは１以上の整数）となるビット系列Ｚ＝（ｚ０、ｚ１、・・・ｚｂ－１）の単位で分割する（ステップＳ１１）。
【0041】
その後、データ変換部１１１は、ステップＳ１１で生成された各ビット系列Ｚを、ビット長ｂよりも長いビット長ｎ（つまり、ｎは、ｎ＞ｂを満たす整数）を有するビット系列Ｙ＝（ｙ０、ｙ１、・・・ｙｎ－１）に変換する（ステップＳ１２）。ここで、ビット系列Ｙに含まれる１の数（つまり、ビット１の数）は、ｗ－１（ｗは、上述したように２以上の整数）個である。このｗ－１個のビット１は、ビット系列Ｚのビット配列パターン（つまり、ビット系列Ｚのクラス又はビット系列Ｚが表す値）に応じたｗ－１個のビット位置に夫々割り当てられることが好ましい。つまり、このｗ－１個のビット１は、ビット系列Ｚのビット配列パターンに固有のｗ－１個のビット位置に夫々割り当てられることが好ましい。その結果、ビット系列Ｙは、ビット系列Ｚのビット配列パターン（つまり、クラス）を一意に識別可能なビット配列パターン（つまり、ビット１とビット０との配列パターン）を有する。
【0042】
このようなビット系列Ｙの一例として、ワンホットベクトル（Ｏｎｅ Ｈｏｔ Ｖｅｃｔｏｒ）があげられる。ワンホットベクトルは、ｗが２となるビット系列Ｙに相当する。この場合、ビット系列Ｙのビット長ｎは、ｎ＝２＾ｂという条件を満たす。例えば、ｂ＝６となる場合には、６ビットのビット系列Ｚを一意に識別するビット系列Ｙ（つまり、ワンホットベクトル）は、２＾６＝６４ビットのビット長を有する。この場合、ビット系列Ｚの１０進数表記をｄとすると、ビット系列Ｙの先頭からｄ番目のビットが１になり且つその他のビットが０になるビット系列Ｙが生成される。尚、記号「＾」は、べき乗を表すための記号であり、「Ｃ＾Ｄ（尚、Ｃ及びＤの夫々は実数）」は、ＣのＤ乗（つまり、Ｄ次のＣ冪）を表している。
【0043】
ビット系列Ｙに含まれるビット１の数が少なくなると（つまり、ｗが小さくなると）、後述する学習動作の効率が向上する。なぜならば、ニューラルネットワーク１１３及び２１２の夫々とビット１の数が少ないデータ（いわゆる、スパースなデータ）との親和性が相対的に高いからである。一方で、ビット１の数が少なくなるほど、ビット系列Ｚのビット配列パターン（つまり、クラス）を一意に識別するために必要なビット系列Ｙのビット長ｎが長くなる。その結果、相対的に長いビット長のビット系列を送信装置１（更には、受信装置２）が処理する必要があるがゆえに、送信装置１（更には、受信装置２）の演算量が相対的に多くなる。逆に、ビット系列Ｙに含まれるビット１の数が多くなると（つまり、ｗが大きくなると）、後述する学習動作の効率の向上効果（つまり、学習動作の誤りに対する耐性効果）が薄れるものの、ビット系列Ｙのビット長ｎが短くなるがゆえに、送信装置１（更には、受信装置２）の演算量が相対的に少なくなる。このため、ビット系列Ｙに含まれるビット１の数（つまり、整数ｗ）は、ビット１の数を少なくすることで得られる学習動作の効率の向上という効果とビット１の数を多くすることで得られる演算量の低減という効果との両立を相応に図ることが可能な所望の値に設定されてもよい。或いは、ビット系列Ｙに含まれるビット１の数（つまり、整数ｗ）は、ビット１の数を少なくすることで得られる学習動作の効率の向上という効果よりもビット１の数を多くすることで得られる演算量の低減という効果を優先することが可能な所望の値に設定されてもよい。或いは、ビット系列Ｙに含まれるビット１の数（つまり、整数ｗ）は、ビット１の数を多くすることで得られる演算量の低減という効果よりも、ビット１の数を少なくすることで得られる学習動作の効率の向上という効果を優先することが可能な所望の値に設定されてもよい。尚、上述したワンホットベクトルは、ニューラルネットワーク１１３及び２１２の夫々との親和性が高い。このため、ｗは、２に設定されてもよい。但し、ｗは、３以上の整数に設定されてもよい。
【0044】
その後、入力層処理部１１２は、ステップＳ１２で生成されたビット系列Ｙを、ビット長ｎよりも短いビット長ｔ（つまり、ｔは、ｔ＜ｎを満たす整数）を有するビット系列Ｘ＝（ｘ０、ｘ１、・・・ｘｔ－１）に変換する（ステップＳ１３）。この際、入力層処理部１１２は、ｔ行×ｎ列のバイナリ行列（つまり、行列の各要素がとり得る値が、０又は１になる行列）Ｍを用いて、ビット系列Ｙをビット系列Ｘに変換することが好ましい。但し、入力層処理部１１２は、その他の方法を用いて、ビット系列Ｙをビット系列Ｘに変換してもよい。
【0045】
尚、バイナリ行列Ｍは、後述する行列生成装置４によって生成される。バイナリ行列Ｍの特徴については、後に行列生成装置４について説明する際に合わせて説明するが、以下にその概要について説明する。
【0046】
バイナリ行列Ｍは、バイナリ行列Ｍに含まれる各列ベクトルに含まれる１となる成分の数がｗ個以上になるという第１の行列条件を満たす行列である。好ましくは、バイナリ行列Ｍは、バイナリ行列Ｍに含まれる各列ベクトルに含まれる１となる成分の数がｗ個になるという第１の行列条件を満たす行列であってもよい。この際、バイナリ行列Ｍは、バイナリ行列Ｍに含まれる各列ベクトルに含まれる１となる成分の数が全ての列ベクトルの間で同じであるという条件を満たす行列であることが好ましい。但し、バイナリ行列Ｍは、バイナリ行列Ｍに含まれる各列ベクトルに含まれる１となる成分の数が、少なくとも二つの列ベクトルの間で異なるという条件を満たす行列であってもよい。
【0047】
バイナリ行列Ｍは、バイナリ行列Ｍに含まれる任意の二つの列ベクトルに関して、共に１となる成分の数が高々一つであるという第２の行列条件を満たす行列である。つまり、バイナリ行列Ｍは、バイナリ行列Ｍに含まれる任意の二つの列ベクトルの各成分を行ごとに比較した場合に、共に１となる成分が含まれる行の数が高々一つであるという第２の行列条件を満たす行列である。第２の行列条件が満たされる場合、バイナリ行列Ｍに含まれる任意のｗ－１個の列ベクトルの論理和が、残りの列ベクトルを含まなくなる。尚、「ベクトルａがベクトルｂを含まない」状態は、「ａ∨ｂ≠ａ」という条件が満たされる状態を意味する。記号「∨」は、論理和を示す。このような第２の行列条件を満たす行列は、（ｗ－１）分離行列（ｗ－１ ｄｉｓｔｉｎｃｔｉｏｎ ｍａｔｒｉｘ）と称されてもよい。
【0048】
バイナリ行列Ｍは、スパースな行列であるという第３の行列条件を満たす行列であってもよい。つまり、バイナリ行列Ｍは、バイナリ行列Ｍ中に占める非零成分の数（つまり、１となる成分の数）が相対的に少ないという第３の行列条件を満たす行列であってもよい。この場合、第３の行列条件は、バイナリ行列Ｍ中に占める非零成分の数（つまり、１となる成分の数）が、バイナリ行列Ｍの全ての成分の数の１／ｑになるという行列条件を含んでいてもよい。尚、「ｑ」は、任意の素数の冪を示す。尚、記号「／」は分数を表すための記号であり、「Ｅ／Ｆ（尚、Ｅ及びＦの夫々は実数）」は、Ｆが分母となり且つＥが分子となる文数を表している。
【0049】
このようなバイナリ行列Ｍを用いてビット系列Ｙをビット系列Ｘに変換する場合、入力層処理部１１２は、数式１を用いて、ビット系列Ｙをビット系列Ｘに変換してもよい。尚、数式１中において、バイナリ行列Ｍのｓ行ｔ列成分を、「ｍｓ，ｔ」と表記している。また、数式１中において、記号「・」は、論理積を示す。
【0050】
【数1】
【0051】
数式１を用いた演算によって得られるビット系列Ｘ＝（ｘ０、ｘ１、・・・ｘｔ－１）は、実質的には、バイナリ行列Ｍのｎ個の列ベクトルのうちｙｊ＝１となる全てのインデックスｊ（尚、ｊは、０≦ｊ≦ｎを満たす整数）に対応するｊ番目の列ベクトルを論理和で足し合わせることで得られるベクトルと等価である。つまり、数式１を用いてビット系列Ｘを生成する動作は、実質的には、ビット系列Ｙに含まれるｗ－１個のビット１のビット位置に基づいて、バイナリ行列Ｍからｗ－１個の列ベクトルを指定し、指定したｗ－１個の列ベクトルの論理和に含まれるｔ個の成分をビット系列Ｘに含まれるビット（ｘ０、ｘ１、・・・ｘｔ－１）に設定する動作と等価である。ここで、ビット系列Ｙに含まれるビット１の数は、ｗ－１個に制限されている。このため、ビット系列Ｙに含まれるビット（ｙ０、ｙ１、・・・ｙｎ－１）の大部分は０になる。従って、数式１を用いてビット系列Ｙをビット系列Ｘに変換するために必要な演算量は、相対的に少なくなる。特に、ｗが２に設定された場合には、ビット系列Ｙに含まれるｎ個のビット（ｙ０、ｙ１、・・・ｙｎ－１）のうちのただ一つだけが１になる。このため、この場合には、数式１を用いた演算によってビット系列Ｘを生成する動作は、実質的には、バイナリ行列Ｍのｊ番目の列ベクトルを抽出する動作と等価である。このため、数式１を用いてビット系列Ｙをビット系列Ｘに変換するために必要な演算量は、より一層少なくなる。このように演算量が低減されるがゆえに、相対的に低い演算能力しか有していない（つまり、相対的に高い演算能力を有していない）送信装置１であっても、送信動作を適切に行うことができる。これは、コスト（例えば、金銭コスト及び設置場所のサイズコストの少なくとも一方）面で制約が強い通信システムＳＹＳにとって大変有利な効果である。
【0052】
その後、ステップＳ１４で生成されたビット系列Ｘがニューラルネットワーク１１３に入力される（ステップＳ１４）。上述したように、ニューラルネットワーク１１３は、ビット系列Ｘのビット長ｔと同じ数の入力ノードを有する。つまり、ニューラルネットワーク１１３は、ｔ個の入力ノードを有する。このため、ビット系列Ｘに含まれるｔ個のビット（ｘ０、ｘ１、・・・ｘｔ－１）は、夫々、ｔ個の入力ノードに入力される。尚、ニューラルネットワーク１１３の中間ノードの数は、任意である。
【0053】
本実施形態では、ビット長ｎを有するビット系列Ｙに代えて、ビット系列Ｙを変換することで得られるビット長ｎよりも短いビット長ｔを有するビット系列Ｘがニューラルネットワーク１１３に入力される。このため、ビット系列Ｘがニューラルネットワーク１１３に入力される場合には、ビット系列Ｙがニューラルネットワーク１１３に入力される場合と比較して、ニューラルネットワーク１１３の入力ノードの数が少なくなる。入力ノードの数が少なくなると、ニューラルネットワーク１１３の中間ノード（つまり、中間層１１３２に含まれるノード）の数も減らすことができる。従って、ビット系列Ｘがニューラルネットワーク１１３に入力される場合には、ビット系列Ｙがニューラルネットワーク１１３に入力される場合と比較して、ニューラルネットワーク１１３のサイズを小さくすることができる。その結果、ニューラルネットワーク１１３を用いる通信システムＳＹＳの演算量が少なくなる。このように演算量が低減されるがゆえに、相対的に低い演算能力しか有していない（つまり、相対的に高い演算能力を有していない）送信装置１であっても、送信動作を適切に行うことができる。これは、コスト（例えば、金銭コスト及び設置場所のサイズコストの少なくとも一方）面で制約が強い通信システムＳＹＳにとって大変有利な効果である。
【0054】
ニューラルネットワーク１１３にビット系列Ｘが入力されると、ニューラルネットワーク１１３は、送信信号Ｔｘを指定するインデックス値（つまり、送信信号Ｔｘの特徴量を指定するインデックス値）を出力する。このため、ニューラルネットワーク１１３の出力ノードの数は、ニューラルネットワーク１１３が出力すべきインデックス値の数（つまり、送信信号Ｔｘの特徴量の数）と同じに設定されることが好ましい。尚、送信信号Ｔｘの特徴量の一例として、信号点（つまり、デジタル変調信号の信号点）に関する特徴量があげられる。例えば、通信システムＳＹＳの変調方式としてＱＡＭ（Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）が用いられる場合には、信号点に関する特徴量の一例として、互いに直交する二つの搬送波の夫々の振幅があげられる。この場合、ニューラルネットワーク１１３の出力ノードの数は２であってもよい。
【0055】
その後、送信信号生成部１１４は、ニューラルネットワーク１１３の出力（つまり、出力層１１３３の出力）に基づいて、送信信号Ｔｘを生成する（ステップＳ１５）。つまり、送信信号生成部１１４は、ニューラルネットワーク１１３が出力したインデックス値が示す特徴量を有する送信信号Ｔｘを生成する。その後、通信装置１３は、ステップＳ１５で生成された送信信号Ｔｘを、通信路３を介して受信装置２に送信する（ステップＳ１６）。
【0056】
＜１－２－２＞受信動作
続いて、図６及び図７を参照しながら、受信装置２が行う受信動作について説明する。図６は、受信動作の流れを示すフローチャートである。図７は、受信動作におけるデータの流れを示す模式図である。
続いて、図６及び図７を参照しながら、受信装置２が行う受信動作について説明する。図６は、受信動作の流れを示すフローチャートである。図７は、受信動作におけるデータの流れを示す模式図である。
【0057】
【0058】
その後、受信信号処理部２１１は、ステップＳ２１で受信した受信信号Ｒｘの特徴量を抽出する（ステップＳ２２）。例えば、受信信号処理部２１１は、受信信号Ｒｘの特徴量を任意の数だけ抽出してもよい。例えば、受信信号処理部２１１は、受信信号Ｒｘの特徴量を、送信装置１のニューラルネットワーク１１３が出力したインデックス値の数（つまり、送信信号Ｔｘの特徴量の数）と同じ数だけ抽出してもよい。一例として、上述したように通信システムＳＹＳの変調方式としてＱＡＭが用いられる場合には、受信信号処理部２１１は、受信信号Ｒｘの信号点に関する特徴量（例えば、互いに直交する二つの搬送波の夫々の振幅）を抽出してもよい。
【0059】
ステップＳ２２で抽出された受信信号Ｒｘの特徴量は、送信信号Ｔｘが理想的な通信路３（つまり、外乱が存在しない通信路３）を介して送信された場合には、送信信号Ｔｘの特徴量と一致する。一方で、通信路３に外乱が存在する場合には、ステップＳ２２で抽出された受信信号Ｒｘの特徴量は、送信信号Ｔｘの特徴量と一致するとは限らない。しかしながら、後述するように、この場合であっても、受信装置２は、送信信号Ｔｘを適切に推定することができる。
【0060】
その後、ステップＳ２２で抽出された受信信号Ｒｘの特徴量が、ニューラルネットワーク２１２に入力される（ステップＳ２３）。ここで、ニューラルネットワーク２１２の入力ノード（つまり、入力層２１２１に含まれるノード）の数は、ステップＳ２２で抽出された受信信号Ｒｘの特徴量と同一であることが好ましい。例えば、上述したように受信信号処理部２１１が受信信号Ｒｘの信号点に関する特徴量（例えば、互いに直交する二つの搬送波の夫々の振幅）を抽出した場合には、ニューラルネットワーク２１２の入力ノードの数は、２であることが好ましい。
【0061】
ニューラルネットワーク２１２に受信信号Ｒｘの特徴量が入力されると、ニューラルネットワーク２１２は、ビット長ｔと同じ数の数値データｕを含む数値データ系列Ｕ＝（ｕ０、ｕ１、・・・ｕｔ－１）を出力する（ステップＳ２３）。上述したように、ニューラルネットワーク２１２は、ビット長ｔと同じ数の出力ノードを有する。このため、ｔ個の出力ノードが、夫々、ｔ個の数値データ（ｕ０、ｕ１、・・・ｕｔ－１）を出力する。尚、ニューラルネットワーク２１２の中間ノードの数は、任意である。
【0062】
その後、出力層処理部２１３は、ステップＳ２３で生成された数値データ系列Ｕを、ビット長ｎと同じ数の数値データｙ’を含む数値データ系列Ｙ’＝（ｙ’０、ｙ’１、・・・ｙ’ｎ－１）に変換する（ステップＳ２４）。この際、出力層処理部２１３は、入力層処理部１１２が用いたバイナリ行列Ｍを用いて、数値データ系列Ｕを数値データ系列Ｙ’に変換することが好ましい。具体的には、出力層処理部２１３は、数式２を用いて、数値データ系列Ｕを数値データ系列Ｙ’に変換してもよい。つまり、出力層処理部２１３は、数値データ系列Ｕに含まれるｔ個の数値データ（ｕ０、ｕ１、・・・ｕｔ－１）から構成されるｔ次元行ベクトルとバイナリ行列Ｍとを乗算することでｎ次元行ベクトル（つまり、数式２の分子）を算出し、当該算出したｎ次元行ベクトルの各成分を、バイナリ行列Ｍの各列ベクトルに含まれる１となる成分の数（つまり、数式２の分母）で除算すること、ｎ個の数値データ（ｙ’０、ｙ’１、・・・ｙ’ｎ－１）を生成してもよい。但し、出力層処理部２１３は、その他の方法を用いて、数値データ系列Ｕを数値データ系列Ｙ’に変換してもよい。
【0063】
【数2】
【0064】
ここで、上述したように、バイナリ行列Ｍは、スパースな行列（つまり、１の成分が相対的に少ない行列）となる。このため、数式２の分子を算出するために必要な積和演算回数が相対的に少なくなる。更に、バイナリ行列Ｍは、各列ベクトルに含まれる１の数（つまり、列重み）が一定となることが好ましいことは、上述したとおりである。この場合、数式２の分母は、定数となる。このため、数式２を用いて数値データ系列Ｕを数値データ系列Ｙに変換するために必要な演算量は、相対的に少なくなる。このように演算量が低減されるがゆえに、相対的に低い演算能力しか有していない（つまり、相対的に高い演算能力を有していない）受信装置２であっても、受信動作を適切に行うことができる。これは、コスト（例えば、金銭コスト及び設置場所のサイズコストの少なくとも一方）面で制約が強い通信システムＳＹＳにとって大変有利な効果である。
【0065】
数式２を用いて数値データ系列Ｕが数値データ系列Ｙ’に変換される場合には、ニューラルネットワーク２１２は、０≦ｕ０、ｕ１、・・・、ｕｔ－１≦１を満たすｔ個の数値データ（ｕ０、ｕ１、・・・ｕｔ－１）から構成される数値データ系列Ｕを出力することが好ましい。尚、「０≦ｕ０、ｕ１、・・・、ｕｔ－１≦１」という数式は、数値データｕ０、数値データｕ１、・・・及び数値データｕｔ－１の夫々が０以上且つ１以下の数値になることを意味している。この場合、ニューラルネットワーク２１２の出力層２１２３の最終段の活性化関数として、シグモイド関数が用いられてもよい。但し、ニューラルネットワーク２１２は、０≦ｕ０、ｕ１、・・・、ｕｔ－１≦１を満たさないｔ個の数値データ（ｕ０、ｕ１、・・・ｕｔ－１）から構成される数値データ系列Ｕを出力してもよい。出力層２１２３の最終段の活性化関数として、シグモイド関数とは異なる関数が用いられてもよい。
【0066】
ステップＳ２４で生成された数値データ系列Ｙ’＝（ｙ’０、ｙ’１、・・・ｙ’ｎ－１）は、送信信号Ｔｘが理想的な通信路３（つまり、外乱が存在しない通信路３）を介して送信された場合には、ビット系列Ｙ＝（ｙ０、ｙ１、・・・ｙｎ－１）と一致する。一方で、通信路３に外乱が存在する場合には、ステップＳ２４で生成された数値データ系列Ｙ’＝（ｙ’０、ｙ’１、・・・ｙ’ｎ－１）は、ビット系列Ｙ＝（ｙ０、ｙ１、・・・ｙｎ－１）と一致しない可能性がある。但し、後述する学習動作により、通信路３に外乱が存在する場合であっても、ステップＳ２４で生成された数値データ系列Ｙ’＝（ｙ’０、ｙ’１、・・・ｙ’ｎ－１）は、ビット系列Ｙ＝（ｙ０、ｙ１、・・・ｙｎ－１）に相当に近い値を有する又は実質的には一致しているとみなすことができる。このため、出力層処理部２１３は、実質的には、数値データ系列Ｙを推定する動作を行っていると言える。
【0067】
ここで、出力層処理部２１３がｎ個の数値データｙ’を含む数値データ系列Ｙ’を出力するがゆえに、ニューラルネットワーク２１２は、ｎ個の数値データｙ’を含む数値データ系列Ｙ’を出力しなくてもよい。具体的には、ニューラルネットワーク２１２は、ｎ個より少ないｔ個の数値データｕを含む数値データ系列Ｕを出力すれば十分である。その結果、ニューラルネットワーク２１２がｎ個の数値データｙ’を含む数値データ系列Ｙ’を出力する場合と比較して、ニューラルネットワーク２１２の出力ノードの数が相対的に少なくなる。出力ノードの数が少なくなると、ニューラルネットワーク２１２の中間ノード（つまり、中間層２１２２に含まれるノード）の数も減らすことができる。従って、ニューラルネットワーク２１２がｔ個の数値データｕを含む数値データ系列Ｕを出力する場合には、ニューラルネットワーク２１２がｎ個の数値データｙ’を含む数値データ系列Ｙ’を出力する場合と比較して、ニューラルネットワーク２１２のサイズを小さくすることができる。その結果、ニューラルネットワーク２１２を用いる通信システムＳＹＳの演算量が少なくなる。このように演算量が低減されるがゆえに、相対的に低い演算能力しか有していない（つまり、相対的に高い演算能力を有していない）受信装置２であっても、受信動作を適切に行うことができる。これは、コスト（例えば、金銭コスト及び設置場所のサイズコストの少なくとも一方）面で制約が強い通信システムＳＹＳにとって大変有利な効果である。
【0068】
その後、データ変換部２１４は、ステップＳ２４で生成された数値データ系列Ｙ’に対して、送信装置１のデータ変換部１１１が行う変換処理の逆変換に相当する変換処理を行うことで、ビット長がｂとなるビット系列Ｚ’＝（ｚ’０、ｚ’１、・・・ｚ’ｂ－１）を出力する（ステップＳ２５）。具体的には、データ変換部２１４は、数値データ系列Ｙ’に含まれるｎ個の数値データ（ｙ’０、ｙ’１、・・・ｙ’ｎ－１）から、値が大きいｗ－１個の数値データｙを選択する。その後、データ変換部２１４は、選択されたｗ－１個の数値データｙに対応するｗ－１個のビット位置に夫々割り当てられるｗ－１個のビットが１になり且つ選択されなかった数値データｙに対応するビット位置に割り当てられるビットが０になっているビット系列を生成する。その後、データ変換部２１４は、生成したビット系列に対して、送信装置１のデータ変換部１１１が行う変換処理の逆変換に相当する変換処理を行う。その結果、ビット系列Ｚ’＝（ｚ’０、ｚ’１、・・・ｚ’ｂ－１）が生成される。
【0069】
ステップＳ２５で生成されたビット系列Ｚ’＝（ｚ’０、ｚ’１、・・・ｚ’ｂ－１）は、送信信号Ｔｘが理想的な通信路３（つまり、外乱が存在しない通信路３）を介して送信された場合には、ビット系列Ｚ＝（ｚ０、ｚ１、・・・ｚｎ－１）と一致する。一方で、通信路３に外乱が存在する場合にであっても、ステップＳ２５で生成されたビット系列Ｚ’＝（ｚ’０、ｚ’１、・・・ｚ’ｂ－１）は、ビット系列Ｚ＝（ｚ０、ｚ１、・・・ｚｎ－１）と一致する可能性が高い。なぜならば、上述したように通信路３に外乱が存在すことに起因して数値データ系列Ｙ’＝（ｙ’０、ｙ’１、・・・ｙ’ｎ－１）がビット系列Ｙ＝（ｙ０、ｙ１、・・・ｙｎ－１）と一致していなかったとしても、後述する学習動作により、数値データ系列Ｙ’において相対的に大きくなる数値データｙに対応するビット位置は、数値データ系列Ｙにおいてビット１が割り当てられたビット位置と一致する可能性が相対的に高くなるからである。
【0070】
その後、データ変換部２１４は、順次生成されるビット系列Ｚ’を合成することで、送信装置１が送信したビット系列Ａを推定することができる。
【0071】
このように、受信装置２は、通信路３において外乱の影響を受けた送信信号Ｔｘを受信信号Ｒｘとして受信した場合であっても、受信信号Ｒｘを復号することで、外乱の影響を受けていない送信信号Ｔｘ（つまり、送信装置１が送信した送信データであるビット系列Ａ）を推定することができる。この場合、受信装置２は、受信信号Ｒｘの信号パターンが、送信信号Ｔｘがとり得る複数の信号パターン（つまり、送信信号Ｔｘのクラス数であり、送信信号Ｔｘが表すビット系列Ａがとり得る複数のビット配列パターンと等価）のいずれに近いかを推定する分類器として機能していると解釈してもよい。
【0072】
＜１－２－３＞学習動作
続いて、ニューラルネットワーク１１３及びニューラルネットワーク２１２のパラメータを学習する学習動作について説明する。尚、学習動作は、工場から通信システムＳＹＳ（つまり、送信装置１及び受信装置２）が出荷される前に行われてもよい。或いは、学習動作は、工場から通信システムＳＹＳ（つまり、送信装置１及び受信装置２）が出荷された後に行われてもよい。例えば、学習動作は、通信システムＳＹＳがその設置位置に設置された後に行われてもよい。この場合、オンラインで学習動作が行われてもよい。
続いて、ニューラルネットワーク１１３及びニューラルネットワーク２１２のパラメータを学習する学習動作について説明する。尚、学習動作は、工場から通信システムＳＹＳ（つまり、送信装置１及び受信装置２）が出荷される前に行われてもよい。或いは、学習動作は、工場から通信システムＳＹＳ（つまり、送信装置１及び受信装置２）が出荷された後に行われてもよい。例えば、学習動作は、通信システムＳＹＳがその設置位置に設置された後に行われてもよい。この場合、オンラインで学習動作が行われてもよい。
【0073】
学習動作が行われる場合には、学習用のビット系列Ａが送信装置１に入力される。或いは、通信システムＳＹＳがその設置位置に設置された後に学習動作が行われる場合には、実際に送信装置１が送信するべきビット系列Ａが送信装置１に入力されてもよい。その結果、送信装置１は、ビット系列Ｚを生成し、その後ビット系列Ｙを生成し、その後ビット系列Ｘを生成し、その後送信信号Ｔｘを生成し、その後送信信号Ｔｘを受信装置２に送信する。受信装置２が送信信号Ｔｘを受信すると、受信装置２は、数値データ系列Ｕを生成し、その後数値データ系列Ｙ’を生成し、その後ビット系列Ｚ’を生成し、その後、ビット系列Ａを推定する。
【0074】
ここで、上述したように、受信装置２が生成する数値データ系列Ｙ’は、本来は送信装置１が生成するビット系列Ｙと一致するはずである。このため、ビット系列Ｙは、数値データ系列Ｙ’の正解ラベルとして利用可能である。そこで、通信システムＳＹＳは、ビット系列Ｙと数値データ系列Ｙ’とに基づく損失関数に基づいて、ニューラルネットワーク１１３及びニューラルネットワーク２１２のパラメータを学習してもよい。例えば、通信システムＳＹＳは、損失関数が小さくなるように（典型的には、最小になるように）、ニューラルネットワーク１１３及びニューラルネットワーク２１２のパラメータを学習してもよい。損失関数の一例として、数式３に示すビット系列Ｙと数値データ系列Ｙ’との交差エントロピーに基づく損失関数があげられる。
【0075】
【数3】
【0076】
通信システムＳＹＳは、ニューラルネットワークのパラメータを学習するために用いられる既存の学習アルゴリズムを用いて、ニューラルネットワーク１１３及びニューラルネットワーク２１２のパラメータを学習してもよい。例えば、通信システムＳＹＳは、誤差逆伝搬法（Ｂａｃｋｐｒｏｐａｇａｔｉｏｎ ｍｅｔｈｏｄ）を用いて、ニューラルネットワーク１１３及びニューラルネットワーク２１２のパラメータを学習してもよい。ここで、ビット系列Ｙは、ニューラルネットワーク１１３とは異なる入力層処理部１１２を介してニューラルネットワーク１１３に入力される。しかしながら、上述したように、入力層処理部１１２は、バイナリ行列Ｍを用いた演算を行うがゆえに、入力層処理部１１２が行うバイナリ行列Ｍを用いた演算は、実質的には、ニューラルネットワーク１１３が行う演算であるとみなすことができる。同様に、数値データ系列Ｙ’は、ニューラルネットワーク２１２とは異なる出力層処理部２１３によって生成される。しかしながら、上述したように、出力層処理部２１３は、バイナリ行列Ｍを用いた演算を行うがゆえに、出力層処理部２１３が行うバイナリ行列Ｍを用いた演算は、実質的には、ニューラルネットワーク２１２が行う演算であるとみなすことができる。従って、通信システムＳＹＳがニューラルネットワークとは異なる入力層処理部１１２及び出力層処理部２１３を備えている場合であっても、ニューラルネットワークのパラメータを学習するために用いられる既存の学習アルゴリズムを用いて、ニューラルネットワーク１１３及びニューラルネットワーク２１２のパラメータが学習可能である。
【0077】
上述したように、本実施形態では、ニューラルネットワーク１１３及び２１２の夫々のサイズが相対的に小さくなる。このため、ニューラルネットワーク１１３及び２１２の夫々のパラメータを学習するための学習動作の負荷もまた小さくなる。更には、学習動作を行うために必要なテスト用の送信データの数（つまり、テストサンプル）の数もまた相対的に少なくなる。つまり、学習動作を行うために必要な演算量もまた低減される。このように演算量が低減されるがゆえに、相対的に低い演算能力しか有していない（つまり、相対的に高い演算能力を有していない）送信装置１及び受信装置２であっても、学習動作を適切に行うことができる。このため、通信システムＳＹＳは、通信システムＳＹＳが向上から出荷される前だけでなく、通信システムＳＹＳが向上から出荷される後においても学習動作が適切に行われるという実践上大変有利な効果を享受することができる。従って、通信システムＳＹＳが適用された個々の通信路３における外乱の影響に対して最適化されたニューラルネットワーク１１３及び２１２の構築が可能になる。これは、外乱の影響が変わり得る通信路３に適用される通信システムＳＹＳにとって大変有利な効果である。
【0078】
＜２＞行列生成装置４
続いて、バイナリ行列Ｍを生成する行列生成装置４について説明する。
続いて、バイナリ行列Ｍを生成する行列生成装置４について説明する。
【0079】
【0080】
図８に示すように、行列生成装置４は、演算装置４１と、記憶装置４２と、通信装置４３とを備えている。演算装置４１と、記憶装置４２と、通信装置４３とは、データバス４４を介して接続されていてもよい。
【0081】
演算装置４１は、ＣＰＵ、ＧＰＵ及びＦＰＧＡの少なくとも一つを含んでいてもよい。演算装置４１は、コンピュータプログラムを読み込む。例えば、演算装置４１は、記憶装置４２が記憶しているコンピュータプログラムを読み込んでもよい。例えば、演算装置４１は、コンピュータで読み取り可能な記録媒体が記憶しているコンピュータプログラムを、図示しない記録媒体読み取り装置を用いて読み込んでもよい。演算装置４１は、通信装置４３を介して、行列生成装置４の外部に配置される不図示の装置からコンピュータプログラムを取得してもよい（つまり、ダウンロードしてもよい又は読み込んでもよい）。演算装置４１は、読み込んだコンピュータプログラムを実行する。その結果、演算装置４１内には、行列生成装置４が行うべき動作を実行するための論理的な機能ブロックが実現される。具体的には、演算装置４１内には、バイナリ行列Ｍを生成するための論理的な機能ブロックである行列生成部４１１が実現される。つまり、演算装置４１は、行列生成装置４が行うべき動作を実行するための論理的な機能ブロックを実現するためのコントローラとして機能可能である。
【0082】
記憶装置４２は、所望のデータを記憶可能である。例えば、記憶装置４２は、演算装置４１が実行するコンピュータプログラムを一時的に記憶していてもよい。記憶装置４２は、演算装置４１がコンピュータプログラムを実行している際に演算装置４１が一時的に使用するデータを一時的に記憶してもよい。記憶装置４２は、行列生成装置４が長期的に保存するデータを記憶してもよい。尚、記憶装置４２は、ＲＡＭ、ＲＯＭ、ハードディスク装置、光磁気ディスク装置、ＳＳＤ及びディスクアレイ装置のうちの少なくとも一つを含んでいてもよい。
【0083】
通信装置４３は、通信路３（或いは、通信路３とは異なる通信路）を介して、送信装置１及び受信装置２の夫々と通信可能である。本実施形態では、通信装置４３は、行列生成動作によって生成したバイナリ行列Ｍを、送信装置１及び受信装置２の夫々に送信する。送信装置１は、通信装置１３を介して、行列生成装置４が送信したバイナリ行列Ｍを受信し、受信したバイナリ行列Ｍを用いて上述した送信動作を行う。受信装置２は、通信装置２３を介して、行列生成装置４が送信したバイナリ行列Ｍを受信し、受信したバイナリ行列Ｍを用いて上述した受信動作を行う。
【0084】
【0085】
図９に示すように、行列生成部４１１は、バイナリ行列Ｍを生成するために必要な初期パラメータを設定する（ステップＳ３１）。
【0086】
初期パラメータは、例えば、任意の素数の冪ｑを含んでいてもよい。尚、行列生成動作で用いられる冪ｑは、上述したバイナリ行列Ｍの第３の行列条件で用いられる冪ｑと同一である。従って、上述したバイナリ行列Ｍの第３の行列条件で用いられる冪ｑは、行列生成動作で設定されてもよい。
【0087】
初期パラメータは、例えば、上述した送信動作及び受信動作で説明した整数ｗを含んでいてもよい。尚、行列生成動作で用いられる整数ｗは、上述した送信動作及び受信動作で用いられるべき整数ｗと同一である。従って、上述した送信動作及び受信動作で用いられる整数ｗは、行列生成動作で設定されてもよい。上述したように、整数ｗは２以上の整数であるため、行列生成部４１１は、整数ｗを２以上の整数に設定する。更に、整数ｗは、ｑ＋１以下の整数である。このため、行列生成部４１１は、整数ｗを２以上であって且つｑ＋１以下の整数に設定する。
【0088】
初期パラメータは、例えば、位数がｑ２となる有限体の原始元βを含んでいてもよい。
【0089】
その後、行列生成部４１１は、ｑ＋ｗ個の行列Ｂｉ（尚、ｉは、１、２、・・・、ｑ＋ｗ）を生成する（ステップＳ３２）。つまり、行列生成部４１１は、行列Ｂ０からＢｑ＋ｗ－１を生成する。行列Ｂｉのサイズは、ｑ行×（ｑ－１）列である。
【0090】
行列Ｂｉは、各列ベクトル成分に１となる成分を一つ含む行列である。つまり、行列Ｂｉは、各列ベクトル成分に含まれる１となる成分の数が１になる行列である。この場合、行列生成部４１１は、図１０に示すルールに基づいて、各列ベクトル成分に１となる成分を一つ含むｑ＋ｗ個の行列Ｂｉを生成してもよい。尚、以下、図面に記載する行列の空白となる成分は、特段の説明がない場合には０であるものとする。具体的には、図１０に示すように、βｉｑ＋βｉ＝０が満たされる場合には、行列生成部４１１は、最後の行ベクトルの成分が全て１となり且つその他の成分が全て０となる行列を、行列Ｂｉとして生成してもよい。一方で、図１０に示すように、βｉｑ＋βｉ＝０が満たされない場合には、行列生成部４１１は、（ｑ－１）行×（ｑ－１）列の行列Ｐμ（ｉ）に対して全ての成分がゼロになる行ベクトルを最後の行ベクトルとして追加することで得られる行列を、行列Ｂｉとして生成してもよい。行列Ｐμ（ｉ）は、図１１に示す行列である。図１１に示すように、行列Ｐμ（ｉ）は、対角成分が１となるμ（ｉ）行×μ（ｉ）列の対角行列Ｐ１と、対角成分が１となる（ｑ－１－μ（ｉ））行×（ｑ－１－μ（ｉ））列の対角行列Ｐ２とを逆対角方向に配列し、且つ、それ以外の成分が全て０になる行列である。尚、「μ（ｉ）」は、βｉｑ＋βｉ＝０が満たされない場合にβ（ｑ＋１）μ(i)＝βｉ＋βｉｑを満たす値としてただ一つ定まる、０以上且つｑ－２以下の整数である。
【0091】
その後、行列生成部４１１は、ステップＳ３２で生成したｑ＋ｗ個の行列Ｂ０からＢｑ＋ｗ－１を用いて、ｗｑ行×（ｑ２－１）列の行列Ｍ＊ｑ，ｗを生成する（ステップＳ３３）。行列Ｍ＊ｑ，ｗは、図１２に示す行列である。図１２に示すように、行列生成部４１１は、列方向に並んだ連続するｗ個の行列Ｂｉから構成されるブロック行列ＢＢ１を、ブロック行列ＢＢ１を構成する先頭の行の行列Ｂｉの変数ｉを一つずつインクリメントしながら行方向にｑ＋１個並べることで、行列Ｍ＊ｑ，ｗを生成する。具体的には、行列生成部４１１は、列方向に並んだ連続するｗ個の行列Ｂ０からＢｗ－１から構成されるブロック行列ＢＢ１と、列方向に並んだ連続するｗ個の行列Ｂ１からＢｗから構成されるブロック行列ＢＢ１と、・・・、列方向に並んだ連続するｗ個の行列ＢｑからＢｑ＋ｗ－１から構成されるブロック行列ＢＢ１とを行方向に並べることで、行列Ｍ＊ｑ，ｗを生成する。尚、行列生成部４１１は、行方向に並んだ連続するｑ＋１個の行列Ｂｉから構成されるブロック行列ＢＢ２を、ブロック行列ＢＢ２を構成する先頭の列の行列Ｂｉの変数ｉを一つずつインクリメントしながら列方向にｗ個並べることで、行列Ｍ＊ｑ，ｗを生成してもよい。具体的には、行列生成部４１１は、行方向に並んだ連続するｑ＋１個の行列Ｂ０からＢｑから構成されるブロック行列ＢＢ２と、行方向に並んだ連続するｑ＋１個の行列Ｂ１からＢｑ＋１から構成されるブロック行列ＢＢ２と、・・・、行方向に並んだ連続するｑ＋１個の行列Ｂｗ－１からＢｑ＋ｗ－１から構成されるブロック行列ＢＢ２とを列方向に並べることで、行列Ｍ＊ｑ，ｗを生成してもよい。
【0092】
その後、行列生成部４１１は、ステップＳ３３で生成した行列Ｍ＊ｑ，ｗに対して、１となる成分をｗ個含む列ベクトルｅｑ，ｗを、最後の列ベクトルとして追加することで、ｗｑ行×ｑ２列のバイナリ行列Ｍｑ，ｗを生成する（ステップＳ３４）。バイナリ行列Ｍｑ，ｗは、図１３に示す行列である。図１３に示すように、列ベクトルｅｑ，ｗは、例えば、最後の列の成分が１となり且つそれ以外の成分が０となるｑ個の成分を含む単位列ベクトルｅを、列方向にｗ個並べることで構成される列ベクトルである。
【0093】
尚、バイナリ行列Ｍｑ，ｗは、送信動作及び受信動作で用いられるバイナリ行列Ｍとして用いられる。ここで、上述したように、バイナリ行列Ｍは、ｔ行×ｎ列の行列である。従って、この場合には、ｔ＝ｗｑ且つｎ＝ｑ２が成立する。
【0094】
このように生成されるバイナリ行列Ｍｑ，ｗは、上述した第１から第３の行列条件を満たす行列となる。つまり、バイナリ行列Ｍｑ，ｗは、各列ベクトルに含まれる１の数がｗ個になり、任意の二つの列ベクトルに関して、共に１となる成分の数が高々一つであり、且つ、バイナリ行列Ｍ中に占める非零成分の数（つまり、１となる成分の数）が、バイナリ行列Ｍの全ての成分数の１／ｑになるという条件を満たす行列となる。つまり、バイナリ行列Ｍｑ，ｗは、各列の重み（つまり、１となる成分の数）がｗとなる（ｗ－１）分離行列となる。
【0095】
ここで、特に第２の行列条件を満たすバイナリ行列Ｍが用いられると、列ベクトルの間のハミング距離が相対的に大きくなる。その結果、学習動作における誤り確率が低減され、結果として、学習動作の効率が向上する。つまり、学習動作の誤りに対する耐性が向上する。その結果、上述した学習動作により、学習精度の低下を招くことなく、ニューラルネットワーク１１３及び２１２のパラメータの学習が進められる。更に、特に第３の行列条件を満たすバイナリ行列Ｍが用いられると、バイナリ行列Ｍを用いた演算に要する演算量が低減される。特に、冪ｑが大きくなるほど、演算量の低減効果は顕著になる。
【0096】
＜２－３＞行列拡張動作
行列生成装置４は、上述した行列生成動作によって生成したバイナリ行列Ｍｑ，ｗを拡張するための行列拡張動作を行ってもよい。本実施形態における「バイナリ行列Ｍｑ，ｗを拡張する」動作は、「バイナリ行列Ｍを列方向に拡張する（つまり、バイナリ行列Ｍｑ，ｗに一つ以上の列ベクトルを追加する）」動作を含む。以下、図１４を参照しながら、行列拡張動作について説明する。図１４は、行列拡張動作の流れを示すフローチャートである。
行列生成装置４は、上述した行列生成動作によって生成したバイナリ行列Ｍｑ，ｗを拡張するための行列拡張動作を行ってもよい。本実施形態における「バイナリ行列Ｍｑ，ｗを拡張する」動作は、「バイナリ行列Ｍを列方向に拡張する（つまり、バイナリ行列Ｍｑ，ｗに一つ以上の列ベクトルを追加する）」動作を含む。以下、図１４を参照しながら、行列拡張動作について説明する。図１４は、行列拡張動作の流れを示すフローチャートである。
【0097】
図１４に示すように、行列生成部４１１は、バイナリ行列Ｍｑ，ｗを拡張するために必要な初期パラメータを設定する（ステップＳ４１）。初期パラメータは、例えば、上述した行列生成動作で用いられる冪ｑ及び整数ｗを含んでいてもよい。尚、行列拡張動作が行われる前に行われた行列生成動作によって冪ｑ及び整数ｗが既に設定されている場合には、行列生成部４１１は、既に設定済みの冪ｑ及び整数ｗを用いて行列拡張動作を行ってもよい。行列拡張動作では更に、初期パラメータは、ｑ／ｗ以下で最大となる素数の冪ｑｗを含んでいてもよい。尚、冪ｑ及び整数ｗの夫々の値によっては、ｑ／ｗが２未満になる可能性がある。その結果、２未満であるｑ／ｗ以下で最大となる素数の冪ｑｗが存在しなくなる可能性がある。この場合には、行列生成部４１１は、冪ｑｗを０に設定してもよい。
【0098】
その後、行列生成部４１１は、行列ＡＭを生成する（ステップＳ４２）。行列ＡＭは、図１５に示す行列である。
【0099】
具体的には、図１５に示すように、冪ｑｗがｗ－１以上となる（つまり、ｑｗ≧ｗ－１が成立する）場合には、行列生成部４１１は、まず、上述した行列生成動作を行うことで、ｗｑｗ行×ｑ’列のバイナリ行列Ｍｑｗ，ｗを生成する。尚、ｑｗ≧ｗ＋１が成立する場合には、変数ｑ’は、冪ｑｗの二乗（＝ｑｗ
２）である。その後、行列生成部４１１は、生成したバイナリ行列Ｍｑｗ，ｗに対して、全ての成分が０となる行ベクトルをｑ－ｗｑｗ個追加する。尚、バイナリ行列Ｍｑｗ，ｗに対して全ての成分が０となる行ベクトルをｑ－ｗｑｗ個追加する動作は、バイナリ行列Ｍｑｗ，ｗに対して全ての成分が０となるｑ－ｗｑｗ行×ｑｗ
２列の行列を追加する動作と等価である。その結果、ｑ行×ｑ’列の行列ＡＭが生成される。
【0100】
一方で、冪ｑｗがｗ－１以上とならない（つまり、ｑｗ＜ｗ－１が成立する）場合には、行列生成部４１１は、連続したｗ個の成分が１となり且つそれ以外の成分が０となるようにｑ’（ｗ－１）＋１個の成分を有する列ベクトルを、任意の二つの列ベクトルについて共に１となる成分の数が高々一つになるようにｑ’個行方向に並べることで、（ｑ’（ｗ－１）＋１）行×ｑ’列の行列ＡＭ１を生成する。尚、ｑｗ＜ｗ＋１が成立する場合には、変数ｑ’は、（ｑ－１）／（ｗ－１）以下で最大となる整数（図１５中では、窓関数Ｆｌｏｏｒを用いて、Ｆｌｏｏｒ（（ｑ－１）／（ｗ－１））と表記されている）である。その後、行列生成部４１１は、生成した行列ＡＭ１に対して、全ての成分が０となる行ベクトルをｑ－（ｑ’（ｗ－１）＋１）個追加する。尚、行列ＡＭに対して全ての成分が０となる行ベクトルをｑ－（ｑ’（ｗ－１）＋１）個追加する動作は、行列ＡＭ１に対して全ての成分が０となる（ｑ－（ｑ’（ｗ－１）＋１））行×ｑ’列の行列を追加する動作と等価である。その結果、ｑ行×ｑ’列の行列ＡＭが生成される。
【0101】
その後、行列生成部４１１は、行列生成方法によって生成したバイナリ行列Ｍｑ，ｗに対して、ステップＳ４２で生成した行列ＡＭを対角にｗ個配置したブロック行列を追加することで、拡張バイナリ行列Ｍｑ，ｗ
（ｅｘｔ）を生成する（ステップＳ４３）。つまり、行列生成部４１１は、バイナリ行列Ｍｑ，ｗに対して行列ＡＭを対角にｗ個配置したブロック行列を追加することで得られる行列を、拡張バイナリ行列Ｍｑ，ｗ
（ｅｘｔ）として設定する（ステップＳ４３）。尚、拡張バイナリ行列Ｍｑ，ｗ
（ｅｘｔ）は、図１６に示す行列である。
【0102】
このように生成される拡張バイナリ行列Ｍｑ，ｗ
（ｅｘｔ）は、バイナリ行列Ｍｑ，ｗと同様に、上述した第１から第３の行列条件を満たす行列となる。従って、拡張バイナリ行列Ｍｑ，ｗ
（ｅｘｔ）が用いられる場合であっても、バイナリ行列Ｍｑ，ｗが用いられる場合と同様の効果が享受可能である。更に、拡張バイナリ行列Ｍｑ，ｗ
（ｅｘｔ）の列の数は、バイナリ行列Ｍｑ，ｗの列の数と異なる。その結果、ｔ行×ｎ列のバイナリ行列Ｍの列数ｎを変更することができる。このため、バイナリ行列Ｍを用いて処理可能なビット系列Ｙ＝（ｙ０、ｙ１、・・・ｙｎ－１）のビット長ｎの種類が多くなる。つまり、ビット長ｎの自由度が向上する。特に、拡張バイナリ行列Ｍｑ，ｗ
（ｅｘｔ）の列の数は、バイナリ行列Ｍｑ，ｗの列の数よりも大きくなる。その結果、ｔ行×ｎ列のバイナリ行列Ｍの列数ｎが相対的に多くなる。このため、バイナリ行列Ｍを用いて処理可能なビット系列Ｙ＝（ｙ０、ｙ１、・・・ｙｎ－１）のビット長ｎが相対的に長くなる。つまり、相対的に長いビット長ｎが利用可能になる。
【0103】
＜３＞具体例
続いて、上述した各変数（例えば、変数ｂ、ｎ、ｔ、ｗ及びｑ）に具体的な数値を適用した状況下での送信動作、受信動作、学習動作、行列生成動作及び行列拡張動作について説明する。以下では、６４ＱＡＭ方式を採用する通信システムＳＹＳを用いて、上述した各変数（例えば、変数ｂ、ｎ、ｔ、ｗ及びｑ）に具体的な数値を適用した状況下での送信動作、受信動作、行列生成動作、学習動作及び行列拡張動作について説明する。
続いて、上述した各変数（例えば、変数ｂ、ｎ、ｔ、ｗ及びｑ）に具体的な数値を適用した状況下での送信動作、受信動作、学習動作、行列生成動作及び行列拡張動作について説明する。以下では、６４ＱＡＭ方式を採用する通信システムＳＹＳを用いて、上述した各変数（例えば、変数ｂ、ｎ、ｔ、ｗ及びｑ）に具体的な数値を適用した状況下での送信動作、受信動作、行列生成動作、学習動作及び行列拡張動作について説明する。
【0104】
６４ＱＡＭ方式が採用されている場合には、通信システムＳＹＳは、６ビットの単位で送信データを送信する。このため、送信装置１のデータ変換部１１１は、送信データを表すビット系列Ａ＝（ａ０、ａ１、・・・）を、ビット長が６となるビット系列Ｚ＝（ｚ０、ｚ１、・・・ｚ５）に分割する。つまり、６４ＱＡＭ方式が採用されている場合には、変数ｂは、６に設定される。
【0105】
その後、データ変換部１１１は、各ビット系列Ｚ＝（ｚ０、ｚ１、・・・ｚ５）を、ビット系列Ｙ＝（ｙ０、ｙ１、・・・ｙｎ－１）に変換する。以下では、説明の簡略化のために、ビット系列Ｙがワンホットベクトルである例（つまり、整数ｗ＝２となる例）について説明する。この場合、ビット系列Ｙのビット長ｎは、２＾６＝６４になる。従って、データ変換部１１１は、各ビット系列Ｚ＝（ｚ０、ｚ１、・・・ｚ５）を、ビット長が６４となるビット系列Ｙ＝（ｙ０、ｙ１、・・・ｙ６３）に変換する。
【0106】
その後、入力層処理部１１２は、バイナリ行列Ｍｑ，ｗを用いて、ビット系列Ｙ＝（ｙ０、ｙ１、・・・ｙ６３）を、ビット系列Ｘ＝（ｘ０、ｘ１、・・・ｘｔ－１）に変換する。上述したようにバイナリ行列ｑ，ｗの行の数ｔ及び列の数ｎは、ｔ＝ｗ×ｑ及びｎ＝ｑ２という条件を満たす。このため、ｎ＝６４であるがゆえに、行列生成部４１１は、バイナリ行列ｑ，ｗを生成する際に、初期パラメータに相当する変数ｑを、ｎ＝６４の平方根である８に設定する。８は、素数２の冪であるため、変数ｑ（つまり、冪ｑ）に設定可能である。また、上述したように整数ｗが２に設定されるがゆえに、変数ｔ（つまり、ビット系列Ｘのビット長ｔ）は、２×８＝１６となり、ビット系列Ｘを生成するためにバイナリ行列Ｍ８，２が用いられる。
【0107】
バイナリ行列Ｍ８，２を生成するために、行列生成部４１１は、上述した初期パラメータに相当する変数ｑ（冪ｑ）及び変数ｗ（整数ｗ）に加えて、初期パラメータに相当する原始元βを、位数がｑ２＝６４となる有限体の原始元（原始多項式は、例えば、ｘ６＋ｘ＋１）に設定する。その後、行列生成部４１１は、図９に示すフローチャートに従って、バイナリ行列Ｍ８，２を生成する。その結果、図１７に示す１６行×６４列のバイナリ行列Ｍ８，２が生成される。
【0108】
入力層処理部１１２は、図１７に示すバイナリ行列Ｍ８，２を用いて、ビット系列Ｙ＝（ｙ０、ｙ１、・・・ｙ６３）を、ビット系列Ｘ＝（ｘ０、ｘ１、・・・ｘ１５）に変換する。ここで、ビット系列Ｙがワンホットベクトルであるがゆえに、ビット系列Ｘは、重み（つまり、ビットの数）が２となるビット系列となる。
【0109】
その後、ビット系列Ｘ＝（ｘ０、ｘ１、・・・ｘ１５）がニューラルネットワーク１１３は入力される。このため、ニューラルネットワーク１１３は、１６個の入力ノードを備える。ここで仮にビット系列Ｙ＝（ｙ０、ｙ１、・・・ｙ６３）がニューラルネットワーク１１３に入力されると仮定すると、ニューラルネットワーク１１３は、６４個の入力ノードを備える必要がある。その結果、ニューラルネットワーク１１３の中間ノードの数もまた相応に多くなる。しかるに、本実施形態では、ニューラルネットワーク１１３の入力ノードの数は、１６／６４＝１／４倍に減らすことができる。従って、本実施形態によるニューラルネットワーク１１３のサイズの削減効果が大きいことが分かる。従って、上述したように、通信システムＳＹＳの演算量の低減効果もまた大きいことが分かる。
【0110】
尚、ニューラルネットワーク１１３の削減効果は、ビット系列Ｚ＝（ｚ０、ｚ１、・・・ｚｂ－１）のビット長ｂ及びビット系列Ｙ＝（ｙ０、ｙ１、・・・ｙｎ－１）のビット長ｎが大きくなるほど顕著になる。例えば、通信システムＳＹＳが１０２４ＱＡＭ方式を採用している場合には、通信システムＳＹＳは、１０ビットの単位で送信データを送信する。データ変換部１１１は、ビット長ｂが１０となるビット系列Ｚ＝（ｚ０、ｚ１、・・・ｚ９）を、ビット長ｎが２＾１０＝１０２４となるビット系列Ｙ＝（ｙ０、ｙ１、・・・ｙ１０２３）に変換する。この場合、入力層処理部１１２は、３２ｗ行×１０２４列のバイナリ行列Ｍ３２，ｗを用いて、ビット系列Ｙ＝（ｙ０、ｙ１、・・・ｙ１０２３）を、ビット系列Ｘ＝（ｘ０、ｘ１、・・・ｘ３２ｗ－１）に変換する。このため、ニューラルネットワーク１１３の入力ノードの数は、３２ｗ／１０２４＝ｗ／３２倍に減らすことができる。整数ｗの最小値が２であることを踏まえると、ニューラルネットワーク１１３の入力ノードの数は、最大で１／１６倍に減らすことができる。
【0111】
その後、送信装置１は、ニューラルネットワーク１１３が出力したインデックス値が示す特徴量を有する送信信号Ｔｘを、通信路３を介して受信装置２に送信する。
【0112】
その後、受信装置２は、通信路３を介して送信装置１が送信した送信信号Ｔｘを、受信信号Ｒｘとして受信する。その後、受信信号処理部２１１は、ステップＳ２１で受信した受信信号Ｒｘの特徴量を抽出する（ステップＳ２２）。ここで抽出される受信信号Ｒｘの特徴量は、送信信号Ｔｘの特徴量（つまり、ニューラルネットワーク１１３から出力されるインデックス値が示す特徴量）とは異なる可能性がある。なぜならば、受信信号Ｒｘは、通信路３における外乱の影響を受けている可能性があるからである。
【0113】
その後、ニューラルネットワーク２１２は、数値データ系列Ｕを出力する。具体的には、ニューラルネットワーク２１２は、１６個の出力ノードから、夫々、数値データ系列Ｕを構成する１６個の数値データ（ｕ０、ｕ１、・・・ｕ１５）を出力する。ここで、送信装置１のニューラルネットワーク１１３に側において仮にビット長が６４になるビット系列Ｙ＝（ｙ０、ｙ１、・・・ｙ６３）が入力されると仮定すると、ニューラルネットワーク１１３に対応する受信装置２のニューラルネットワーク２１２もまた、６４個の数値データ（ｕ０、ｕ１、・・・ｕ６３）を含む数値データ系列Ｕを出力することになる。この場合、ニューラルネットワーク２１２は、６４個の出力ノードを備える必要がある。その結果、ニューラルネットワーク２１２の中間ノードの数もまた相応に多くなる。従って、本実施形態によるニューラルネットワーク２１２のサイズの削減効果が大きいことが分かる。従って、上述したように、通信システムＳＹＳの演算量の低減効果もまた大きいことが分かる。また、上述したように、通信システムＳＹＳが１０２４ＱＡＭ方式を採用している場合には、ニューラルネットワーク２１２の出力ノードの数は、ニューラルネットワーク１１３の入力ノードの数と同様に、最大で１／１６倍に減らすことができる。
【0114】
ニューラルネットワーク２１２が出力する数値データ系列Ｕ＝（ｕ０、ｕ１、・・・ｕ１５）は、上述したように、シグモイド関数によって、０≦ｕ０、ｕ１、・・・、ｕ１５≦１を満たすように正規化されていてもよい。この場合、ニューラルネットワーク２１２が出力する数値データ系列Ｕ＝（ｕ０、ｕ１、・・・ｕ１５）は、ニューラルネットワーク１１３に入力されるビット系列Ｘ＝（ｘ０、ｘ１、・・・ｘ１５）に対応する。このため、上述した学習動作により、ニューラルネットワーク１１３及び２１２のパラメータは、１６個の数値データ（ｕ０、ｕ１、・・・ｕ１５）が夫々１６個のビット（ｘ０、ｘ１、・・・ｘ１５）に夫々一致する（或いは、相応に近い値になる）ように学習される。その結果、ニューラルネットワーク２１２は、ビット（ｘ０、ｘ１、・・・ｘ１５）に夫々一致する（或いは、相応に近い値になる）数値データ（ｕ０、ｕ１、・・・ｕ１５）を出力することが期待される。つまり、ニューラルネットワーク２１２は、ｘｉ＝ｕｉ（ｉ＝０、１、・・・、１５）を満たす数値データ系列Ｕを出力することが期待される。
【0115】
その後、出力層処理部２１３は、数値データ系列Ｕ＝（ｕ０、ｕ１、・・・ｕ１５）を、６４個の数値データ（ｙ’０、ｙ’１、・・・ｙ’６３）を含む数値データ系列Ｙ’に変換する。出力層処理部２１３が出力する数値データ系列Ｙ’＝（ｙ’０、ｙ’１、・・・ｙ’６３）は、入力層処理部１１２に入力されるビット系列Ｙ＝（ｙ０、ｙ１、・・・ｙ６３）に対応する。このため、上述した学習動作により、ニューラルネットワーク１１３及び２１２のパラメータは、６４個の数値データ（ｙ’０、ｙ’１、・・・ｙ’６３）が夫々６４個のビット（ｙ０、ｙ１、・・・ｙ６３）に夫々一致する（或いは、相応に近い値になる）ように学習される。その結果、出力層処理部２１３は、ビット（ｙ０、ｙ１、・・・ｙ６３）に夫々一致する（或いは、相応に近い値になる）数値データ（ｙ’０、ｙ’１、・・・ｙ’６３）を出力することが期待される。つまり、出力層処理部２１３は、ｙ’ｉ＝ｙｉ（ｉ＝０、１、・・・、６３）を満たす数値データ系列Ｙ’を出力することが期待される。
【0116】
その後、データ変換部２１４は、数値データ系列Ｙ’＝（ｙ’０、ｙ’１、・・・ｙ’６３）を、ビット系列Ｚ’＝（ｚ’０、ｚ’１、・・・ｚ’５）に変換する。データ変換部２１４が出力するビット系列Ｚ’＝（ｚ’０、ｚ’１、・・・ｚ’５）は、送信データを分割することで得られるビット系列Ｚ＝（ｚ０、ｚ１、・・・ｚ５）に対応する。このため、上述した学習動作により、ニューラルネットワーク１１３及び２１２のパラメータは、６個のビット（ｚ’０、ｚ’１、・・・ｚ’５）が夫々６個のビット（ｚ０、ｚ１、・・・ｚ５）に夫々一致するように学習される。その結果、データ変換部２１４は、ビット（ｚ０、ｚ１、・・・ｚ５）に夫々一致するビット（ｚ’０、ｚ’１、・・・ｚ’５）を出力することが期待される。つまり、データ変換部２１４は、ｚ’ｉ＝ｚｉ（ｉ＝０、１、・・・、５）を満たすビット系列Ｚ’を出力することが期待される。
【0117】
上述した説明では、通信システムＳＹＳは１６行×６４列のバイナリ行列Ｍ８，２を用いているが、通信システムＳＹＳは、拡張バイナリ行列Ｍ８，２
（ｅｘｔ）を用いてもよい。具体的には、ｑ／ｗ以下で最大となる素数の冪ｑｗは、ｑ／ｗ＝８／２＝４であるがゆえに、４（＝２＾２）となる。この場合、ｑｗ（＝４）≧ｗ－１（＝１）が成立するため、行列生成部４１１は、図１５の上段に示す行列ＡＭを生成する。具体的には、行列生成部４１１は、バイナリ行列Ｍｑｗ，ｗ＝Ｍ４，２を生成する。この場合、原始元βとして、位数＝４＾２＝１６の有限体の原始元（例えば、原始多項式は、ｘ４＋ｘ＋１）が用いられてもよい。バイナリ行列Ｍ４，２は、図１８に示す行列となる。その後、行列生成部４１１は、生成したバイナリ行列Ｍ４，２に全ての成分が０となる行ベクトルをｑ－ｗｑｗ個追加する。但し、この例では、ｑ－ｗｑｗ＝８－２×４＝０となるため、行列ＡＭは、８行×１６列のバイナリ行列Ｍ４，２と一致する。その後、行列生成部４１１は、バイナリ行列Ｍ８，２に対して、行列ＡＭに相当するバイナリ行列Ｍ４，２を対角に２個配置したブロック行列を追加することで、１６行×９６列の拡張バイナリ行列Ｍ８，２
（ｅｘｔ）を生成する。拡張バイナリ行列Ｍ８，２
（ｅｘｔ）は、図１９に示す行列となる。
【0118】
この場合、入力層処理部１１２は、ビット長９６のビット系列Ｙをビット長１６のビット系列Ｘに変換することができる。このため、ニューラルネットワーク１１３の入力ノードの数は、１６／９６＝１／６倍に減らすことができる。従って、拡張バイナリ行列Ｍ８，２
（ｅｘｔ）を用いることで、ニューラルネットワーク１１３（更には、ニューラルネットワーク２１２）のサイズの低減効果が大きくなり、その結果、演算量の低減効果もまた更に大きくなる。更には、上述したように、拡張バイナリ行列Ｍ８，２
（ｅｘｔ）を用いることで、ビット長ｎの自由度が向上する。つまり、入力層処理部１１２は、相対的に自由度が高い比率でビット長が短くなるようにビット系列Ｙをビット系列Ｘに変換することができる。
【0119】
このような行列拡張動作は、場合によっては繰り返し行われてもよい。例えば、図１９に示すように、拡張バイナリ行列Ｍ８，２
（ｅｘｔ）は、バイナリ行列Ｍ４，２を含んでいる。このため、行列生成部４１１は、拡張バイナリ行列Ｍ８，２
（ｅｘｔ）に含まれているバイナリ行列Ｍ４，２を拡張することで、拡張バイナリ行列Ｍ８，２
（ｅｘｔ）を更に拡張してもよい。具体的には、行列生成部４１１は、まず、拡張バイナリ行列Ｍ４，２
（ｅｘｔ）を生成する。ｑ／ｗ以下で最大となる素数の冪ｑｗは、ｑ／ｗ＝４／２＝２であるがゆえに、２（＝２＾１）となる。この場合、ｑｗ（＝２）≧ｗ－１（＝１）が成立するため、行列生成部４１１は、図１５の上段に示す行列ＡＭを生成する。具体的には、行列生成部４１１は、バイナリ行列Ｍｑｗ，ｗ＝Ｍ２，２を生成する。この場合、原始元βとして、位数＝２＾２＝４の有限体の原始元（例えば、原始多項式は、ｘ２＋ｘ＋１）が用いられてもよい。バイナリ行列Ｍ２，２は、図２０に示す行列となる。その後、行列生成部４１１は、生成したバイナリ行列Ｍ２，２に全ての成分が０となる行ベクトルをｑ－ｗｑｗ個追加する。但し、この例では、ｑ－ｗｑｗ＝２－２×２＜０となるため、行列ＡＭは、４行×４列のバイナリ行列Ｍ４，２と一致する。その後、行列生成部４１１は、バイナリ行列Ｍ４，２に対して、行列ＡＭに相当するバイナリ行列Ｍ２，２を対角に２個配置したブロック行列を追加することで、８行×２４列の拡張バイナリ行列Ｍ４，２
（ｅｘｔ）を生成する。拡張バイナリ行列Ｍ４，２
（ｅｘｔ）は、図２１に示す行列となる。更に、拡張バイナリ行列Ｍ４，２
（ｅｘｔ）に含まれるバイナリ行列Ｍ２，２もまた拡張可能である。従って、図２１に示す拡張バイナリ行列Ｍ４，２
（ｅｘｔ）は、バイナリ行列Ｍ２，２を拡張することで得られる４行×６列の拡張バイナリ行列Ｍ２，２
（ｅｘｔ）によってバイナリ行列Ｍ２，２が置き換えられることで、図２２に示す行列となる。その結果、図１９に示す拡張バイナリ行列Ｍ８，２
（ｅｘｔ）は、８行×２８列の拡張バイナリ行列Ｍ４，２
（ｅｘｔ）によりバイナリ行列Ｍ４，２が置き換えられることで、図２３に示す行列となる。具体的には、１６行×１２０行の拡張バイナリ行列Ｍ８，２
（ｅｘｔ）が生成される。つまり、元のバイナリ行列Ｍ８，２と比較して、列数が１２０／６４≒１．８７５倍になった拡張バイナリ行列Ｍ８，２
（ｅｘｔ）が生成される。
【0120】
この場合、入力層処理部１１２は、ビット長１２０のビット系列Ｙをビット長１６のビット系列Ｘに変換することができる。このため、ニューラルネットワーク１１３の入力ノードの数は、１６／１２０＝２／１５倍に減らすことができる。従って、拡張バイナリ行列Ｍ８，２
（ｅｘｔ）を用いることで、ニューラルネットワーク１１３（更には、ニューラルネットワーク２１２）のサイズの低減効果が大きくなり、その結果、演算量の低減効果もまた更に大きくなる。更には、上述したように、拡張バイナリ行列Ｍ８，２
（ｅｘｔ）を用いることで、ビット長ｎの自由度が向上する。つまり、入力層処理部１１２は、相対的に自由度が高い比率でビット長が短くなるようにビット系列Ｙをビット系列Ｘに変換することができる。
【0121】
また、通信システムＳＹＳが１０２４ＱＡＭ方式を採用している場合においても、バイナリ行列Ｍ３２，ｗを拡張することで、例えば、８１行×１０５３列の拡張バイナリ行列Ｍが生成されてもよい。このバイナリ行列Ｍは、例えば、８１行×７２９列のバイナリ行列Ｍ２７，３と、２７行×８１列のバイナリ行列Ｍ９，３と、９行×９列のバイナリ行列Ｍ３，３とから構成されていてもよい。その結果、ニューラルネットワーク１１３の入力ノードの数（更には、ニューラルネットワーク２１２の出力ノードの数）は、８１／１０２４倍に減らすことができる。この場合、通信システムＳＹＳは、ｗ＝３という状況下でバイナリ行列Ｍ３２，ｗが用いられる場合と比較して、同様の誤り耐性を有すると共に、ニューラルネットワーク１１３及び２１２のサイズをより小さくすることができる。
【0122】
＜４＞通信システムＳＹＳの変形例
上述した説明では、送信装置１の演算装置１１が、ニューラルネットワーク１１３の出力に基づいて送信信号Ｔｘを生成する送信信号生成部１１４を備えている。しかしながら、通信装置１３が送信信号生成部１１４を備えていてもよい。この場合、図２４に示すように、演算装置１１は、送信信号生成部１１４を備えていなくてもよい。
上述した説明では、送信装置１の演算装置１１が、ニューラルネットワーク１１３の出力に基づいて送信信号Ｔｘを生成する送信信号生成部１１４を備えている。しかしながら、通信装置１３が送信信号生成部１１４を備えていてもよい。この場合、図２４に示すように、演算装置１１は、送信信号生成部１１４を備えていなくてもよい。
【0123】
上述した説明では、受信装置２の演算装置２１が、受信信号Ｒｘの特徴量を抽出する受信信号処理部２１１を備えている。しかしながら、図２５に示すように、演算装置２１は、受信信号処理部２１１を備えていなくてもよい。この場合、ニューラルネットワーク２１２が受信信号Ｒｘの特徴量を抽出してもよい。
【0124】
上述した説明では、送信装置１は、ニューラルネットワーク１１３の出力を用いて送信信号Ｔｘを生成している。しかしながら、送信装置１は、ニューラルネットワーク１１３に代えて、ニューラルネットワークとは異なる学習可能な演算モデルを用いて、送信信号Ｔｘを生成してもよい。或いは、送信装置１は、ニューラルネットワーク１１３の出力を用いることなく、送信信号Ｔｘを生成してもよい。例えば、送信装置１は、入力層処理部１１２が出力するビット系列Ｘに基づいて、ニューラルネットワーク１１３が出力するインデックス値と同様のインデックス値を生成するインデックス生成部を備えていてもよい。この場合、送信信号生成部１１４は、インデックス生成部が出力するインデックス値に基づいて送信信号Ｔｘを生成してもよい。或いは、例えば、送信信号生成部１１４は、入力層処理部１１２が出力するビット系列Ｘに基づいて、ニューラルネットワーク１１３の出力に基づいて生成される送信信号Ｔｘと同様の送信信号Ｔｘを生成してもよい。この場合、送信装置１は、ニューラルネットワーク１１３を備えていなくてもよい。
【0125】
上述した説明では、受信装置２は、ニューラルネットワーク２１２の出力を用いて、受信信号Ｒｘから送信信号Ｔｘを推定している。しかしながら、受信装置２は、ニューラルネットワーク２１２に代えて、ニューラルネットワークとは異なる学習可能な演算モデルを用いて、受信信号Ｒｘから送信信号Ｔｘを推定してもよい。或いは、受信装置２は、ニューラルネットワーク２１２の出力を用いることなく、送信信号Ｔｘを推定してもよい。例えば、受信装置２は、受信信号処理部２１１が出力する受信信号Ｒｘの特徴量に基づいて、ニューラルネットワーク２１２が出力する数値データ系列Ｕと同様の数値データ系列を生成するデータ生成部を備えていてもよい。この場合、出力層処理部２１３は、データ生成部が出力する数値データ系列を数値データ系列Ｙ’に変換してもよい。この場合、受信装置２は、ニューラルネットワーク２１２を備えていなくてもよい。
【0126】
上述した説明では、行列生成装置４は、通信システムＳＹＳから独立した装置である。しかしながら、行列生成装置４は、通信システムＳＹＳが備える装置であってもよい。つまり、通信システムＳＹＳが行列生成装置４を備えていてもよい。また、送信装置１が行列生成装置４を備えていてもよい。つまり、送信装置１の演算装置１１上で、バイナリ行列Ｍを生成するための行列生成部４１１が実現されてもよい。また、受信装置２が行列生成装置４を備えていてもよい。つまり、受信装置２の演算装置２１上で行列生成部４１１が実現されてもよい。
【0127】
上述した説明では、行列生成装置４が生成したバイナリ行列Ｍは、通信システムＳＹＳによって利用されている。つまり、バイナリ行列Ｍは、送信信号Ｔｘを送信する送信装置１及び受信信号Ｒｘを受信するＲｘによって利用されている。しかしながら、バイナリ行列Ｍは、通信とは異なる用途で用いられてもよい。例えば、バイナリ行列Ｍは、非特許文献５に記載されたグループテスティング（Ｇｒｏｕｐ Ｔｅｓｔｉｎｇ）の用途で用いられてもよい。
【0128】
＜５＞付記
以上説明した実施形態に関して、更に以下の付記を開示する。
［付記１］
通信路を介して送信信号を送信する送信装置と、前記通信路を介して前記送信装置が送信した前記送信信号を受信信号として受信する受信装置とを備える通信システムであって、
前記送信装置は、
第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換する第１ビット変換手段と、
前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換する第２ビット変換手段と、
前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークと
を備え、
前記受信装置は、
前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークと、
前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換する数値変換手段と、
前記第２数値データ系列に対して、前記第１ビット変換手段が行う変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成する生成手段と
を備える通信システム。
［付記２］
前記第２ビット変換手段は、ｔ行×ｎ列のバイナリ行列を用いて、前記第２ビット系列を前記第３ビット系列に変換する
付記１に記載の通信システム。
［付記３］
前記第２ビット変換手段は、前記第２ビット系列に含まれるｗ－１個のビット１のビット位置に基づいて、前記バイナリ行列からｗ－１個の列ベクトルを指定し、前記ｗ－１個の列ベクトルの論理和に含まれるｔ個の成分を前記第３ビット系列に設定する
付記２に記載の通信システム。
［付記４］
前記数値変換手段は、ｔ行×ｎ列のバイナリ行列を用いて、前記第１数値データ系列を前記第２数値データ系列に変換する
付記１から３のいずれか一項に記載の通信システム。
［付記５］
前記数値変換手段は、前記第１数値データ系列に含まれるｔ個の数値データから構成されるｔ次元行ベクトルと前記バイナリ行列とを乗算することでｎ次元行ベクトルを算出し、前記ｎ次元行ベクトルの各成分を、前記バイナリ行列の各列ベクトル中で１となる成分の数で除算することで、前記第２数値データ系列を構成するｎ個の数値データを算出する
付記４に記載の通信システム。
［付記６］
前記バイナリ行列は、各列ベクトル中で１となる成分の数がｗ個以上であり且つ二つの列ベクトルについて共に１となる成分の数が高々一つになる行列である
付記２から５のいずれか一項に記載の通信システム。
［付記７］
前記バイナリ行列は、
各列ベクトル中に１となる成分を一つ含むｑ（但し、ｑは、素数の冪）行×（ｑ－１）列の第１行列をｑ＋ｗ個生成することと、
ｑ＋ｗ個の前記第１行列を成分とするｗｑ行×（ｑ２－１）列の第２行列を生成することと、
１となる成分をｗ個含む列ベクトルを前記第２行列に追加することで得られる第３行列を前記バイナリ行列として設定することと
を含む行列生成方法によって生成される
付記２から６のいずれか一項に記載の通信システム。
［付記８］
前記バイナリ行列は、
ｑ／ｗ以下で最大となる素数の冪ｑｗがｗ－１以上である場合には、前記行列生成方法によってｗｑｗ行×ｑ’（但し、ｑ’＝ｑｗ ２）列の前記バイナリ行列である第４行列を生成し、前記第４行列に全ての成分が０になる行ベクトルをｑ－ｗｑｗ個追加することでｑ行×ｑ’列の第５行列を生成することと、
前記冪ｑｗがｗ－１以上でない場合には、連続したｗ個の成分が１となり且つそれ以外の成分が０となる列ベクトルを、任意の二つの列ベクトルについて共に１となる成分の数が高々一つになるようにｑ’（但し、ｑ’は、（ｑ－１）（ｗ－１）以下の最大の整数）個並べることで、ｑ行×ｑ’列の第６行列を生成することを、
前記第３行列に対して、前記第５行列又は前記第６行列を対角にｗ個配置したブロック行列を追加することで得られる第７行列を、前記バイナリ行列として設定することと
を含む拡張行列生成方法によって生成される
付記７に記載の通信システム。
［付記９］
通信路を介して送信信号を送信する送信装置であって、
第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換する第１ビット変換手段と、
前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換する第２ビット変換手段と、
前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークと
を備える送信装置。
［付記１０］
通信路を介して送信装置が送信した送信信号を受信信号として受信する受信装置であって、
前記送信装置は、第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換し、前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換し、前記第３ビット系列に基づいて前記送信信号を生成し、
前記受信装置は、
前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークと、
前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換する数値変換手段と、
前記第２数値データ系列に対して、前記第１ビット系列を前記第２ビット系列に変換するための変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成する生成手段と
を備える受信装置。
［付記１１］
バイナリ行列を生成する行列生成装置であって、
各列ベクトル中に１となる成分を一つ含むｑ（但し、ｑは、素数の冪）行×（ｑ－１）列の第１行列をｑ＋ｗ（但し、ｗは、２以上の整数）個生成し、
ｑ＋ｗ個の前記第１行列を成分とするｗｑ行×（ｑ２－１）列の第２行列を生成し、
１となる成分をｗ個含む列ベクトルを前記第２行列に追加することで得られる第３行列を前記バイナリ行列として設定する
行列生成装置。
［付記１２］
前記バイナリ行列は、通信路を介して送信信号を送信する送信装置及び前記通信路を介して前記送信装置が送信した前記送信信号を受信信号として受信する受信装置の少なくとも一方によって使用される
付記１１に記載の行列生成装置。
［付記１３］
通信路を介して送信信号を送信する送信装置と、前記通信路を介して前記送信装置が送信した前記送信信号を受信信号として受信する受信装置とを用いた通信方法であって、
第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換することと、
前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換することと、
前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークを用いて、前記送信信号を生成することと、
前記受信信号を、前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークに入力することと、
前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換することと、
前記第２数値データ系列に対して、前記第１ビット変換手段が行う変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成することと
を含む通信方法。
［付記１４］
通信路を介して送信信号を送信する送信方法であって、
第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換することと、
前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換することと、
前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークを用いて、前記送信信号を生成することと
を含む送信方法。
［付記１５］
通信路を介して送信装置が送信した送信信号を受信信号として受信する受信方法であって、
前記送信装置は、第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換し、前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換し、前記第３ビット系列に基づいて前記送信信号を生成し、
前記受信方法は、
前記受信信号を、前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークに入力することと、
前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換することと、
前記第２数値データ系列に対して、前記第１ビット系列を前記第２ビット系列に変換するための変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成することと
を含む受信方法。
［付記１６］
バイナリ行列を生成する行列生成方法であって、
各列ベクトル中に１となる成分を一つ含むｑ（但し、ｑは、素数の冪）行×（ｑ－１）列の第１行列をｑ＋ｗ（但し、ｗは、２以上の整数）個生成することと、
ｑ＋ｗ個の前記第１行列を成分とするｗｑ行×（ｑ２－１）列の第２行列を生成することと、
１となる成分をｗ個含む列ベクトルを前記第２行列に追加することで得られる第３行列を前記バイナリ行列として設定することと
を含む行列生成方法。
［付記１７］
通信路を介して送信信号を送信する送信装置と、前記通信路を介して前記送信装置が送信した前記送信信号を受信信号として受信する受信装置とを用いた通信方法をコンピュータに実行させるコンピュータプログラムが記録された記録媒体であって、
前記通信方法は、
第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換することと、
前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換することと、
前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークを用いて、前記送信信号を生成することと、
前記受信信号を、前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークに入力することと、
前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換することと、
前記第２数値データ系列に対して、前記第１ビット変換手段が行う変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成することと
を含む記録媒体。
［付記１８］
通信路を介して送信信号を送信する送信方法をコンピュータに実行させるコンピュータプログラムが記録された記録媒体であって、
前記送信方法は、
第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換することと、
前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換することと、
前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークを用いて、前記送信信号を生成することと
を含む記録媒体。
［付記１９］
通信路を介して送信装置が送信した送信信号を受信信号として受信する受信方法をコンピュータに実行させるコンピュータプログラムが記録された記録媒体であって、
前記送信装置は、第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換し、前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換し、前記第３ビット系列に基づいて前記送信信号を生成し、
前記受信方法は、
前記受信信号を、前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークに入力することと、
前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換することと、
前記第２数値データ系列に対して、前記第１ビット系列を前記第２ビット系列に変換するための変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成することと
を含む記録媒体。
［付記２０］
バイナリ行列を生成する行列生成方法をコンピュータに実行させるコンピュータプログラムが記録された記録媒体であって、
前記行列生成方法は、
各列ベクトル中に１となる成分を一つ含むｑ（但し、ｑは、素数の冪）行×（ｑ－１）列の第１行列をｑ＋ｗ（但し、ｗは、２以上の整数）個生成することと、
ｑ＋ｗ個の前記第１行列を成分とするｗｑ行×（ｑ２－１）列の第２行列を生成することと、
１となる成分をｗ個含む列ベクトルを前記第２行列に追加することで得られる第３行列を前記バイナリ行列として設定することと
を含む記録媒体。
以上説明した実施形態に関して、更に以下の付記を開示する。
［付記１］
通信路を介して送信信号を送信する送信装置と、前記通信路を介して前記送信装置が送信した前記送信信号を受信信号として受信する受信装置とを備える通信システムであって、
前記送信装置は、
第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換する第１ビット変換手段と、
前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換する第２ビット変換手段と、
前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークと
を備え、
前記受信装置は、
前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークと、
前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換する数値変換手段と、
前記第２数値データ系列に対して、前記第１ビット変換手段が行う変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成する生成手段と
を備える通信システム。
［付記２］
前記第２ビット変換手段は、ｔ行×ｎ列のバイナリ行列を用いて、前記第２ビット系列を前記第３ビット系列に変換する
付記１に記載の通信システム。
［付記３］
前記第２ビット変換手段は、前記第２ビット系列に含まれるｗ－１個のビット１のビット位置に基づいて、前記バイナリ行列からｗ－１個の列ベクトルを指定し、前記ｗ－１個の列ベクトルの論理和に含まれるｔ個の成分を前記第３ビット系列に設定する
付記２に記載の通信システム。
［付記４］
前記数値変換手段は、ｔ行×ｎ列のバイナリ行列を用いて、前記第１数値データ系列を前記第２数値データ系列に変換する
付記１から３のいずれか一項に記載の通信システム。
［付記５］
前記数値変換手段は、前記第１数値データ系列に含まれるｔ個の数値データから構成されるｔ次元行ベクトルと前記バイナリ行列とを乗算することでｎ次元行ベクトルを算出し、前記ｎ次元行ベクトルの各成分を、前記バイナリ行列の各列ベクトル中で１となる成分の数で除算することで、前記第２数値データ系列を構成するｎ個の数値データを算出する
付記４に記載の通信システム。
［付記６］
前記バイナリ行列は、各列ベクトル中で１となる成分の数がｗ個以上であり且つ二つの列ベクトルについて共に１となる成分の数が高々一つになる行列である
付記２から５のいずれか一項に記載の通信システム。
［付記７］
前記バイナリ行列は、
各列ベクトル中に１となる成分を一つ含むｑ（但し、ｑは、素数の冪）行×（ｑ－１）列の第１行列をｑ＋ｗ個生成することと、
ｑ＋ｗ個の前記第１行列を成分とするｗｑ行×（ｑ２－１）列の第２行列を生成することと、
１となる成分をｗ個含む列ベクトルを前記第２行列に追加することで得られる第３行列を前記バイナリ行列として設定することと
を含む行列生成方法によって生成される
付記２から６のいずれか一項に記載の通信システム。
［付記８］
前記バイナリ行列は、
ｑ／ｗ以下で最大となる素数の冪ｑｗがｗ－１以上である場合には、前記行列生成方法によってｗｑｗ行×ｑ’（但し、ｑ’＝ｑｗ ２）列の前記バイナリ行列である第４行列を生成し、前記第４行列に全ての成分が０になる行ベクトルをｑ－ｗｑｗ個追加することでｑ行×ｑ’列の第５行列を生成することと、
前記冪ｑｗがｗ－１以上でない場合には、連続したｗ個の成分が１となり且つそれ以外の成分が０となる列ベクトルを、任意の二つの列ベクトルについて共に１となる成分の数が高々一つになるようにｑ’（但し、ｑ’は、（ｑ－１）（ｗ－１）以下の最大の整数）個並べることで、ｑ行×ｑ’列の第６行列を生成することを、
前記第３行列に対して、前記第５行列又は前記第６行列を対角にｗ個配置したブロック行列を追加することで得られる第７行列を、前記バイナリ行列として設定することと
を含む拡張行列生成方法によって生成される
付記７に記載の通信システム。
［付記９］
通信路を介して送信信号を送信する送信装置であって、
第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換する第１ビット変換手段と、
前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換する第２ビット変換手段と、
前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークと
を備える送信装置。
［付記１０］
通信路を介して送信装置が送信した送信信号を受信信号として受信する受信装置であって、
前記送信装置は、第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換し、前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換し、前記第３ビット系列に基づいて前記送信信号を生成し、
前記受信装置は、
前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークと、
前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換する数値変換手段と、
前記第２数値データ系列に対して、前記第１ビット系列を前記第２ビット系列に変換するための変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成する生成手段と
を備える受信装置。
［付記１１］
バイナリ行列を生成する行列生成装置であって、
各列ベクトル中に１となる成分を一つ含むｑ（但し、ｑは、素数の冪）行×（ｑ－１）列の第１行列をｑ＋ｗ（但し、ｗは、２以上の整数）個生成し、
ｑ＋ｗ個の前記第１行列を成分とするｗｑ行×（ｑ２－１）列の第２行列を生成し、
１となる成分をｗ個含む列ベクトルを前記第２行列に追加することで得られる第３行列を前記バイナリ行列として設定する
行列生成装置。
［付記１２］
前記バイナリ行列は、通信路を介して送信信号を送信する送信装置及び前記通信路を介して前記送信装置が送信した前記送信信号を受信信号として受信する受信装置の少なくとも一方によって使用される
付記１１に記載の行列生成装置。
［付記１３］
通信路を介して送信信号を送信する送信装置と、前記通信路を介して前記送信装置が送信した前記送信信号を受信信号として受信する受信装置とを用いた通信方法であって、
第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換することと、
前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換することと、
前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークを用いて、前記送信信号を生成することと、
前記受信信号を、前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークに入力することと、
前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換することと、
前記第２数値データ系列に対して、前記第１ビット変換手段が行う変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成することと
を含む通信方法。
［付記１４］
通信路を介して送信信号を送信する送信方法であって、
第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換することと、
前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換することと、
前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークを用いて、前記送信信号を生成することと
を含む送信方法。
［付記１５］
通信路を介して送信装置が送信した送信信号を受信信号として受信する受信方法であって、
前記送信装置は、第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換し、前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換し、前記第３ビット系列に基づいて前記送信信号を生成し、
前記受信方法は、
前記受信信号を、前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークに入力することと、
前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換することと、
前記第２数値データ系列に対して、前記第１ビット系列を前記第２ビット系列に変換するための変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成することと
を含む受信方法。
［付記１６］
バイナリ行列を生成する行列生成方法であって、
各列ベクトル中に１となる成分を一つ含むｑ（但し、ｑは、素数の冪）行×（ｑ－１）列の第１行列をｑ＋ｗ（但し、ｗは、２以上の整数）個生成することと、
ｑ＋ｗ個の前記第１行列を成分とするｗｑ行×（ｑ２－１）列の第２行列を生成することと、
１となる成分をｗ個含む列ベクトルを前記第２行列に追加することで得られる第３行列を前記バイナリ行列として設定することと
を含む行列生成方法。
［付記１７］
通信路を介して送信信号を送信する送信装置と、前記通信路を介して前記送信装置が送信した前記送信信号を受信信号として受信する受信装置とを用いた通信方法をコンピュータに実行させるコンピュータプログラムが記録された記録媒体であって、
前記通信方法は、
第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換することと、
前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換することと、
前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークを用いて、前記送信信号を生成することと、
前記受信信号を、前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークに入力することと、
前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換することと、
前記第２数値データ系列に対して、前記第１ビット変換手段が行う変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成することと
を含む記録媒体。
［付記１８］
通信路を介して送信信号を送信する送信方法をコンピュータに実行させるコンピュータプログラムが記録された記録媒体であって、
前記送信方法は、
第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換することと、
前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換することと、
前記第３ビット長ｔと同じ数の入力ノードを有し且つ前記第３ビット系列が入力されると前記送信信号の特徴量を指定するインデックス値を出力するニューラルネットワークを用いて、前記送信信号を生成することと
を含む記録媒体。
［付記１９］
通信路を介して送信装置が送信した送信信号を受信信号として受信する受信方法をコンピュータに実行させるコンピュータプログラムが記録された記録媒体であって、
前記送信装置は、第１ビット長ｂを有する第１ビット系列を、前記第１ビット系列のビット配列パターンに応じたビット位置にｗ－１（但し、ｗは２以上の整数）個のビット１が割り当てられ且つ前記第１ビット長ｂよりも長い第２ビット長ｎを有する第２ビット系列に変換し、前記第２ビット系列を、前記第２ビット長ｎよりも短い第３ビット長ｔを有する第３ビット系列に変換し、前記第３ビット系列に基づいて前記送信信号を生成し、
前記受信方法は、
前記受信信号を、前記第３ビット長ｔと同じ数の出力ノードを有し且つ前記受信信号の特徴量が入力されると前記第３ビット長ｔと同じ数の数値データを含む第１数値データ系列を出力するニューラルネットワークに入力することと、
前記第１数値データ系列を、前記第２ビット長ｎと同じ数の数値データを含む第２数値データ系列に変換することと、
前記第２数値データ系列に対して、前記第１ビット系列を前記第２ビット系列に変換するための変換処理の逆変換に相当する変換処理を行うことで、前記第１ビット長ｂを有する第４ビット系列を生成することと
を含む記録媒体。
［付記２０］
バイナリ行列を生成する行列生成方法をコンピュータに実行させるコンピュータプログラムが記録された記録媒体であって、
前記行列生成方法は、
各列ベクトル中に１となる成分を一つ含むｑ（但し、ｑは、素数の冪）行×（ｑ－１）列の第１行列をｑ＋ｗ（但し、ｗは、２以上の整数）個生成することと、
ｑ＋ｗ個の前記第１行列を成分とするｗｑ行×（ｑ２－１）列の第２行列を生成することと、
１となる成分をｗ個含む列ベクトルを前記第２行列に追加することで得られる第３行列を前記バイナリ行列として設定することと
を含む記録媒体。
【0129】
本発明は、請求の範囲及び明細書全体から読み取るこのできる発明の要旨又は思想に反しない範囲で適宜変更可能であり、そのような変更を伴う通信システム、送信装置、受信装置、行列生成装置、通信方法、送信方法、受信方法、行列生成方法、コンピュータプログラム、及び、記録媒体もまた本発明の技術思想に含まれる。
【符号の説明】
【0130】
１ 送信装置
１１ 演算装置
１１１ データ変換部
１１２ 入力層処理部
１１３ ニューラルネットワーク
２ 受信装置
２１ 演算装置
２１２ ニューラルネットワーク
２１３ 出力層処理部
２１４ データ変換部
ＳＹＳ 通信システム
Ｔｘ 送信信号
Ｒｘ 受信信号
１１ 演算装置
１１１ データ変換部
１１２ 入力層処理部
１１３ ニューラルネットワーク
２ 受信装置
２１ 演算装置
２１２ ニューラルネットワーク
２１３ 出力層処理部
２１４ データ変換部
ＳＹＳ 通信システム
Ｔｘ 送信信号
Ｒｘ 受信信号
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】