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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-01-16
(45)【発行日】2024-01-24
(54)【発明の名称】不揮発性メモリ装置及びその動作方法並びにメモリシステム
(51)【国際特許分類】
G06F 12/00 20060101AFI20240117BHJP
G06F 11/10 20060101ALI20240117BHJP
【ＦＩ】
G06F12/00 560F
G06F12/00 560B
G06F12/00 597U
G06F11/10 608
【請求項の数】
20
(21)【出願番号】P 2018232797
(22)【出願日】2018-12-12
(65)【公開番号】P2019109887
(43)【公開日】2019-07-04
【審査請求日】2021-12-06
(31)【優先権主張番号】10-2017-0174926
(32)【優先日】2017-12-19
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】金 澤 壽
(72)【発明者】
【氏名】朴 贊 益
(72)【発明者】
【氏名】申 ヒョン 昇
(72)【発明者】
【氏名】蒋 尚 煥
【審査官】田名網 忠雄
(56)【参考文献】
【文献】特許第３２６０３５７（ＪＰ，Ｂ２）
【文献】特開２０１２－２２６８２２（ＪＰ，Ａ）
【文献】特開２０１３－１１７８８４（ＪＰ，Ａ）
【文献】特表平０６－５０２９３７（ＪＰ，Ａ）
【文献】特開２０１０－１３４６９７（ＪＰ，Ａ）
【文献】特開２０１２－２５６８２０（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１７／０３３７４６６（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ １２／００
Ｇ１１Ｃ １６／０４
Ｇ１１Ｃ １６／２６
Ｇ０６Ｆ １１／１０
(57)【特許請求の範囲】
【請求項1】
不揮発性メモリ装置であって、複数の不揮発性メモリセルを含むメモリセルアレイと、
前記メモリセルアレイと複数のビットラインを介して接続されるページバッファ回路と、
前記メモリセルアレイに格納され、前記ページバッファ回路を介して受信するユーザデータセットに含まれる情報ビット及びウェイトビットに対して、一定のサイズを有する演算ウィンドウに基づいて、前記情報ビットの中から前記演算ウィンドウ内のビットのマトリックスに対して乗算演算を実行することを含む演算を実行する演算回路と、
前記演算回路に接続されるデータ入出力回路と、を有し、
前記演算回路は、すべての前記情報ビット及び前記ウェイトビットに対する前記演算が完了したことに応答して、前記演算の結果である出力データセットを前記データ入出力回路に提供することを特徴とする不揮発性メモリ装置。
【請求項2】
前記ユーザデータセットと関連したパリティデータに基づいて前記情報ビット及び前記ウェイトビットの少なくとも１つのエラービットを訂正し、訂正されたユーザデータセットを前記演算回路に提供するエラー訂正コード（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ：以下、ＥＣＣ）エンジンをさらに有することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項3】
前記演算回路は、前記ウェイトビットを前記演算ウィンドウに基づいて分割して特性マップに順次に提供し、前記情報ビットと各特性マップとの関連性に基づいて前記情報ビットを分割してアクティベーション（活性化）を順次に提供するシフトレジスタブロックと、前記特性マップの各々と対応する前記アクティベーションの各々に対して「マトリックス－ベクトル乗算」を実行し、前記「マトリックス－ベクトル乗算」の結果を累積し、前記アクティベーションと前記特性マップに対する前記「マトリックス－ベクトル乗算」が完了することによって算出された前記出力データセットを提供する乗算及び累積回路と、
書込イネーブル信号に応答して前記出力データセットを格納し、前記出力データセットを前記データ入出力回路に提供するデータバッファと、を含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項4】
前記シフトレジスタブロックは、第１シフトビットを出力するように、前記ウェイトビットを、それぞれ「Ｐ×Ｑ」（Ｐ、Ｑは、自然数）マトリックス形態を有するように配置した前記特性マップで構成し、前記特性マップの各々が第１演算ウィンドウに順次に出力されるように前記ウェイトビットをシフトさせる第１シフトレジスタと、第２シフトビットを出力するように、前記情報ビットと前記ウェイトビットとの関連性に基づいて複数の「Ｌ×Ｌ」（Ｌは、４以上の自然数）マトリックス形態を有するように配置し、複数のサブデータセットに対応する前記アクティベーションで構成し、前記アクティベーションの各々が各々「Ｐ×Ｑ」マトリックス形態を有する第２演算ウィンドウに順次に出力されるように前記情報ビットをシフトさせる第２シフトレジスタと、を含むことを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項5】
前記第２シフトレジスタは、前記第２演算ウィンドウが前記アクティベーションのバウンダリーに到達するまで、第２演算ウィンドウの２つの連続する位置に関して第２方向の２Ｐ個の情報ビットが繰り返して選択されるように前記第２演算ウィンドウを第１方向にシフトさせ、前記第２演算ウィンドウが前記アクティベーションのバウンダリーに到達したことに応答して、前記第２演算ウィンドウを「Ｌ－Ｐ」だけシフトさせることを特徴とする請求項４に記載の不揮発性メモリ装置。
【請求項6】
前記乗算及び累積回路は、前記第１シフトビットと前記第２シフトビットを受信し、前記アクティベーションの内の１つのアクティベーションの情報ビットと前記特性マップの内の対応する１つの特性マップのウェイトビットとを乗算して、乗算した結果を出力する乗算回路と、前記乗算回路の出力を累積して前記出力データセットを提供する累積回路と、を含むことを特徴とする請求項４に記載の不揮発性メモリ装置。
【請求項7】
前記乗算回路は、前記第１シフトビットを受信し、前記第１シフトビットを前記第１演算ウィンドウに基づく前記特性マップとして出力する第１バッファと、前記第２シフトビットを受信し、前記第２シフトビットを前記第２演算ウィンドウに基づく前記アクティベーションとして出力する第２バッファと、
前記第１バッファの出力と前記第２バッファの出力を乗算して、中間演算結果として乗算された結果を提供する乗算器と、を含むことを特徴とする請求項６に記載の不揮発性メモリ装置。
【請求項8】
前記累積回路は、第１入力と第２入力を備える加算器と、バッファと、を含み、
前記加算器は、前記第１入力で受信される前記乗算回路の前記中間演算結果と前記第２入力で受信される前記バッファの出力とを合算して前記バッファに提供し、
前記バッファは、前記加算器の出力を前記加算器の前記第２入力にフィードバックさせ、出力イネーブル信号に応答して前記加算器の出力を前記出力データセットとして提供することを特徴とする請求項７に記載の不揮発性メモリ装置。
【請求項9】
前記バッファは、前記出力データセットを提供した後にリセット信号に応答してリセットされることを特徴とする請求項８に記載の不揮発性メモリ装置。
【請求項10】
前記データバッファは、スタティックＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＳＲＡＭ）を含むことを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項11】
外部からのコマンド及びアドレスに応答して前記ページバッファ回路、前記演算回路、及び前記データ入出力回路を制御する制御回路をさらに有することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項12】
前記制御回路は、前記コマンド及び前記アドレスに応答して演算制御信号を生成し、前記演算制御信号を前記演算回路に提供して前記演算回路を制御することを特徴とする請求項１１に記載の不揮発性メモリ装置。
【請求項13】
前記演算回路は、前記ウェイトビットを前記演算ウィンドウに基づいて分割して特性マップに順次に提供し、前記特性マップに基づいて前記情報ビットを分割して、前記情報ビットを前記ウェイトビットとの関連性に基づいて複数の「Ｌ×Ｌ」（Ｌは、４以上の自然数）マトリックス形態のサブデータセットに該当するアクティベーションに順次に提供するシフトレジスタブロックと、前記特性マップの各々と対応する前記アクティベーションの各々とで「マトリックス－ベクトル乗算」を実行し、前記「マトリックス－ベクトル乗算」の結果を累積し、前記アクティベーションと前記特性マップとの前記「マトリックス－ベクトル乗算」が完了することによって算出された前記出力データセットを提供する乗算及び累積回路と、
書込イネーブル信号に応答して前記出力データセットを格納し、前記出力データセットを前記データ入出力回路に提供するデータバッファと、を含むことを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項14】
前記制御回路は、出力イネーブル信号及びリセット信号を前記乗算及び累積回路に提供して前記乗算及び累積回路を制御し、前記書込イネーブル信号を前記データバッファに提供して前記データバッファの出力動作を制御し、
前記演算制御信号は、前記出力イネーブル信号、前記リセット信号、及び前記書込イネーブル信号を含むことを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項15】
前記メモリセルアレイは、複数のメモリブロックを含み、前記複数のメモリブロックの各々は、第１ワードラインに接続される複数の第１メモリセルと、
第２ワードラインに接続され、前記第１メモリセルの上に積層される複数の第２メモリセルと、を含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項16】
前記不揮発性メモリ装置は、第１方向に延長される複数のワードライン、及び前記第１方向と交差する第２方向に延長される前記複数のビットラインが配列され、前記メモリセルアレイが形成された第１半導体層と、基板を含み、前記第１半導体層の下部に前記第１方向及び前記第２方向と垂直な第３方向に積層され、前記ページバッファ回路、前記演算回路、及び前記データ入出力回路が形成される第２半導体層と、を含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項17】
前記ページバッファ回路の少なくとも一部分及び前記演算回路の少なくとも一部分は、前記第３方向において、前記メモリセルアレイと少なくとも部分的にオーバーラップすることを特徴とする請求項１６に記載の不揮発性メモリ装置。
【請求項18】
少なくとも１つの不揮発性メモリ装置と、前記少なくとも１つの不揮発性メモリ装置を制御するメモリコントローラと、を有し、
前記少なくとも１つの不揮発性メモリ装置は、複数の不揮発性メモリセルを含むメモリセルアレイと、
前記メモリセルアレイと複数のビットラインを介して接続されるページバッファ回路と、
前記メモリセルアレイに格納され、前記ページバッファ回路を介して提供されるデータセットに含まれる情報ビット、及びウェイトビットに対して一定のサイズを有する演算ウィンドウに基づいて、前記情報ビットの中から前記演算ウィンドウ内のビットのマトリックスに対して乗算演算を実行することを含む演算を実行する演算回路と、
前記演算回路に接続されるデータ入出力回路と、を有し、
前記演算回路は、前記情報ビット及び前記ウェイトビットに対するすべての前記演算が完了したことに応答して、前記演算の結果である出力データセットを前記データ入出力回路に提供することを特徴とするメモリシステム。
【請求項19】
前記演算回路は、前記ウェイトビットを前記演算ウィンドウに基づいて分割して特性マップに順次に提供し、前記情報ビットと各特性マップとの関連性に基づいて前記情報ビットを分割してアクティベーション（活性化）を順次に提供するシフトレジスタブロックと、前記特性マップの各々と対応する前記アクティベーションの各々に対して「マトリックス－ベクトル乗算」を実行し、前記「マトリックス－ベクトル乗算」の結果を累積し、前記アクティベーションと前記特性マップに対する前記「マトリックス－ベクトル乗算」が全て完了することによって算出された前記出力データセットを提供する乗算及び累積回路と、
書込イネーブル信号に応答して前記出力データセットを格納し、前記出力データセットを前記データ入出力回路に提供するデータバッファと、を含むことを特徴とする請求項１８に記載のメモリシステム。
【請求項20】
複数の不揮発性メモリセルを備えるメモリセルアレイを含む不揮発性メモリ装置の動作方法であって、前記不揮発性メモリセルから、前記メモリセルアレイと複数のビットラインを介して接続されるページバッファ回路を介して読み出されたデータセットに含まれる情報ビット及びウェイトビットをシフトレジスタブロックに提供するステップと、
前記シフトレジスタブロックで、前記情報ビット及び前記ウェイトビットを各々アクティベーションと特性マップに分割するステップと、
演算回路で、前記アクティベーションと前記特性マップに対して演算ウィンドウに基づいて「マトリックス－ベクトル乗算」を実行するステップと、
前記演算回路で、前記アクティベーションと前記特性マップの全てに対して、前記「マトリックス－ベクトル乗算」が完了したことに応答して、前記「マトリックス－ベクトル乗算」の結果である出力データセットをデータ入出力回路に提供するステップと、を有することを特徴とする不揮発性メモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メモリ装置に関し、特に、演算回路を含みながら電力消費を減少させることができる不揮発性メモリ装置及びその動作方法並びにメモリシステムに関する。
【背景技術】
【0002】
半導体メモリ装置は、揮発性半導体メモリ装置（Ｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と不揮発性半導体メモリ装置（Ｎｏｎｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）とに大別できる。
【0003】
不揮発性メモリ装置の代表的な例にフラッシュメモリ装置がある。
フラッシュメモリ装置は、コンピュータ、携帯電話、ＰＤＡ、デジタルカメラ、キャムコーダ、ボイスレコーダ、ＭＰ３プレーヤー、個人用携帯端末機（ＰＤＡ）、携帯用コンピュータ（Ｈａｎｄｈｅｌｄ ＰＣ）、ゲーム機、ファックス、スキャナー、プリンタなどの電子機器の音声及び映像データ格納媒体として広く使われている。
フラッシュメモリ装置は、コンピュータ、携帯電話、ＰＤＡ、デジタルカメラ、キャムコーダ、ボイスレコーダ、ＭＰ３プレーヤー、個人用携帯端末機（ＰＤＡ）、携帯用コンピュータ（Ｈａｎｄｈｅｌｄ ＰＣ）、ゲーム機、ファックス、スキャナー、プリンタなどの電子機器の音声及び映像データ格納媒体として広く使われている。
【0004】
不揮発性メモリ装置においては、その電力消費を減少させるための多様な方法の研究、開発が課題となっている。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２００２－１３３８８３号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は上記従来の不揮発性メモリ装置における課題に鑑みてなされたものであって、本発明の目的は、演算回路を含みながら電力消費を減少させることができる不揮発性メモリ装置を提供することにある。
また、他の目的は、演算回路を含みながら電力消費を減少させることができる不揮発性メモリ装置の動作方法を提供することにある。
また、他の目的は、不揮発性メモリ装置を含むメモリシステムを提供することにある。
また、他の目的は、演算回路を含みながら電力消費を減少させることができる不揮発性メモリ装置の動作方法を提供することにある。
また、他の目的は、不揮発性メモリ装置を含むメモリシステムを提供することにある。
【課題を解決するための手段】
【0007】
上記目的を達成するためになされた本発明による不揮発性メモリ装置は、複数の不揮発性メモリセルを含むメモリセルアレイと、前記メモリセルアレイと複数のビットラインを介して接続されるページバッファ回路と、前記メモリセルアレイに格納され、前記ページバッファ回路を介して受信するユーザデータセットに含まれる情報ビット及びウェイトビットに対して、一定のサイズを有する演算ウィンドウに基づいて、前記情報ビットの中から前記演算ウィンドウ内のビットのマトリックスに対して乗算演算を実行することを含む演算を実行する演算回路と、前記演算回路に接続されるデータ入出力回路と、を有し、前記演算回路は、すべての前記情報ビット及び前記ウェイトビットに対する前記演算が完了したことに応答して、前記演算の結果である出力データセットを前記データ入出力回路に提供することを特徴とする。
【0008】
上記目的を達成するためになされた本発明によるメモリシステムは、少なくとも１つの不揮発性メモリ装置と、前記少なくとも１つの不揮発性メモリ装置を制御するメモリコントローラと、を有し、前記少なくとも１つの不揮発性メモリ装置は、複数の不揮発性メモリセルを含むメモリセルアレイと、前記メモリセルアレイと複数のビットラインを介して接続されるページバッファ回路と、前記メモリセルアレイに格納され、前記ページバッファ回路を介して提供されるデータセットに含まれる情報ビット、及びウェイトビットに対して一定のサイズを有する演算ウィンドウに基づいて、前記情報ビットの中から前記演算ウィンドウ内のビットのマトリックスに対して乗算演算を実行することを含む演算を実行する演算回路と、前記演算回路に接続されるデータ入出力回路と、を有し、前記演算回路は、前記情報ビット及び前記ウェイトビットに対するすべての前記演算が完了したことに応答して、前記演算の結果である出力データセットを前記データ入出力回路に提供することを特徴とする。
【0009】
上記目的を達成するためになされた本発明による不揮発性メモリ装置の動作方法は、複数の不揮発性メモリセルを備えるメモリセルアレイを含む不揮発性メモリ装置の動作方法であって、前記不揮発性メモリセルから、前記メモリセルアレイと複数のビットラインを介して接続されるページバッファ回路を介して読み出されたデータセットに含まれる情報ビット及びウェイトビットをシフトレジスタブロックに提供するステップと、前記シフトレジスタブロックで、前記情報ビット及び前記ウェイトビットを各々アクティベーションと特性マップに分割するステップと、演算回路で、前記アクティベーションと前記特性マップに対して演算ウィンドウに基づいて「マトリックス－ベクトル乗算」を実行するステップと、前記演算回路で、前記アクティベーションと前記特性マップの全てに対して、前記「マトリックス－ベクトル乗算」が完了したことに応答して、前記「マトリックス－ベクトル乗算」の結果である出力データセットをデータ入出力回路に提供するステップと、を有することを特徴とする。
【発明の効果】
【0010】
本発明による不揮発性メモリ装置及びその動作方法並びにメモリシステムによれば、不揮発性メモリ装置はページバッファ回路とデータ入出力回路の間に接続される演算回路を含み、演算回路は情報ビット及びウェイトビットに対する演算ウィンドウ単位の「ベクトル－マトリックス乗算」を実行し、「ベクトル－マトリックス乗算」を完了するまで演算結果をデータ入出力回路に提供しない。
したがって、入出力経路により消費する電力を減少させることができる。
また、演算回路をメモリセルアレイが形成される第１半導体層の下部の第２半導体層に形成することによって、不揮発性メモリ装置の集積度を増加させることができる、という効果がある。
したがって、入出力経路により消費する電力を減少させることができる。
また、演算回路をメモリセルアレイが形成される第１半導体層の下部の第２半導体層に形成することによって、不揮発性メモリ装置の集積度を増加させることができる、という効果がある。
【図面の簡単な説明】
【0011】
【図1】本発明の実施形態によるメモリシステムの概略構成を示すブロック図である。
【図12】本発明の実施形態による演算回路を用いたマトリックス演算を説明するための図である。
【図14】本発明の実施形態による不揮発性メモリ装置の動作を説明するためのタイミング図である。
【図15】本発明の実施形態による不揮発性メモリ装置の概略構成を示すブロック図である。
【図17】本発明の実施形態による不揮発性メモリ装置の部分断面図である。
【図18】本発明の実施形態による第１及び第２半導体層を含む不揮発性メモリ装置の概略構造を示す斜視図である。
【図21】本発明の実施形態による不揮発性メモリ装置の動作方法を説明するためのフローチャートである。
【図22】本発明の実施形態によるＳＳＤの概略構成を示すブロック図である。
【発明を実施するための形態】
【0012】
次に、本発明に係る不揮発性メモリ装置及びその動作方法並びにメモリシステムを実施するための形態の具体例を図面を参照しながら説明する。
図面上の同様の構成要素に対しては同様の参照符号を使用し、同様の構成要素に対して重複説明は省略する。
図面上の同様の構成要素に対しては同様の参照符号を使用し、同様の構成要素に対して重複説明は省略する。
【0013】
図１は、本発明の実施形態によるメモリシステムの概略構成を示すブロック図である。
図１を参照すると、メモリシステム（又は、不揮発性メモリシステム）１０は、メモリコントローラ２０及び少なくとも１つの不揮発性メモリ装置３０を含む。
図１に示したメモリシステム１０は、メモリカード、ＵＳＢメモリ、ＳＳＤなどのフラッシュメモリをベースとするデータ格納媒体が全て含まれ得る。
図１を参照すると、メモリシステム（又は、不揮発性メモリシステム）１０は、メモリコントローラ２０及び少なくとも１つの不揮発性メモリ装置３０を含む。
図１に示したメモリシステム１０は、メモリカード、ＵＳＢメモリ、ＳＳＤなどのフラッシュメモリをベースとするデータ格納媒体が全て含まれ得る。
【0014】
不揮発性メモリ装置３０は、メモリコントローラ２０の制御によって、消去、書込、又は読出動作などを実行する。
このために、不揮発性メモリ装置３０は、入出力ラインを介してコマンド（ＣＭＤ）、アドレス（ＡＤＤＲ）、そしてデータ（ＤＡＴＡ）の入力を受ける。
また、不揮発性メモリ装置３０は、制御ラインを介して制御信号（ＣＴＲＬ）の提供を受ける。
また、不揮発性メモリ装置３０は、パワーラインを介してメモリコントローラ２０からパワー（ＰＷＲ）の提供を受ける。
このために、不揮発性メモリ装置３０は、入出力ラインを介してコマンド（ＣＭＤ）、アドレス（ＡＤＤＲ）、そしてデータ（ＤＡＴＡ）の入力を受ける。
また、不揮発性メモリ装置３０は、制御ラインを介して制御信号（ＣＴＲＬ）の提供を受ける。
また、不揮発性メモリ装置３０は、パワーラインを介してメモリコントローラ２０からパワー（ＰＷＲ）の提供を受ける。
【0015】
図２は、本発明の実施形態による図１のメモリシステムで制御信号の例を示す表である。
図１及び図２を参照すると、メモリコントローラ２０が不揮発性メモリ装置３０に印加する制御信号（ＣＴＲＬ）は、コマンドラッチイネーブル信号（ＣＬＥ）、アドレスラッチイネーブル信号（ＡＬＥ）、チップイネーブル信号（ｎＣＥ）、読出イネーブル信号（ｎＲＥ）、及び書込イネーブル信号（ｎＷＥ）を含む。
図１及び図２を参照すると、メモリコントローラ２０が不揮発性メモリ装置３０に印加する制御信号（ＣＴＲＬ）は、コマンドラッチイネーブル信号（ＣＬＥ）、アドレスラッチイネーブル信号（ＡＬＥ）、チップイネーブル信号（ｎＣＥ）、読出イネーブル信号（ｎＲＥ）、及び書込イネーブル信号（ｎＷＥ）を含む。
【0016】
メモリコントローラ２０は、不揮発性メモリ装置３０にコマンドラッチイネーブル信号（ＣＬＥ）を転送する。
コマンドラッチイネーブル信号（ＣＬＥ）は、入出力ラインを介して伝達される情報がコマンド（ＣＭＤ）であることを示す信号でありうる。
メモリコントローラ２０は、不揮発性メモリ装置３０にアドレスラッチイネーブル信号（ＡＬＥ）を転送する。
アドレスラッチイネーブル信号（ＡＬＥ）は、入出力ラインを介して伝達される情報がアドレス（ＡＤＤＲ）であることを示す信号でありうる。
コマンドラッチイネーブル信号（ＣＬＥ）は、入出力ラインを介して伝達される情報がコマンド（ＣＭＤ）であることを示す信号でありうる。
メモリコントローラ２０は、不揮発性メモリ装置３０にアドレスラッチイネーブル信号（ＡＬＥ）を転送する。
アドレスラッチイネーブル信号（ＡＬＥ）は、入出力ラインを介して伝達される情報がアドレス（ＡＤＤＲ）であることを示す信号でありうる。
【0017】
メモリコントローラ２０は、不揮発性メモリ装置３０にチップイネーブル信号（ｎＣＥ）を転送する。
チップイネーブル信号（ｎＣＥ）は、不揮発性メモリ装置３０が複数のメモリチップを含む場合、複数のメモリチップのうちから選択されたメモリチップを示す。
メモリコントローラ２０は、不揮発性メモリ装置３０に読出イネーブル信号（ｎＲＥ）を転送する。
不揮発性メモリ装置３０は、読出イネーブル信号（ｎＲＥ）に基づいて読み出されたデータをメモリコントローラ２０に転送する。
チップイネーブル信号（ｎＣＥ）は、不揮発性メモリ装置３０が複数のメモリチップを含む場合、複数のメモリチップのうちから選択されたメモリチップを示す。
メモリコントローラ２０は、不揮発性メモリ装置３０に読出イネーブル信号（ｎＲＥ）を転送する。
不揮発性メモリ装置３０は、読出イネーブル信号（ｎＲＥ）に基づいて読み出されたデータをメモリコントローラ２０に転送する。
【0018】
メモリコントローラ２０は、不揮発性メモリ装置３０に書込イネーブル信号（ｎＷＥ）を転送する。
書込イネーブル信号（ｎＷＥ）が活性化される時、不揮発性メモリ装置３０はメモリコントローラ２０から転送される信号をコマンド（ＣＭＤ）又はアドレス（ＡＤＤＲ）として格納する。
書込イネーブル信号（ｎＷＥ）が活性化される時、不揮発性メモリ装置３０はメモリコントローラ２０から転送される信号をコマンド（ＣＭＤ）又はアドレス（ＡＤＤＲ）として格納する。
【0019】
図３は、本発明の実施形態による図１のメモリシステムにおける不揮発性メモリ装置を示すブロック図である。
図３を参照すると、不揮発性メモリ装置３０は、メモリセルアレイ１００、アドレスデコーダ４３０、ページバッファ回路４１０、エラー訂正コード（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ：以下、ＥＣＣ）エンジン４４０、演算回路７００、データ入出力回路４２０、制御回路５００、及び電圧生成回路６００を含む。
図３を参照すると、不揮発性メモリ装置３０は、メモリセルアレイ１００、アドレスデコーダ４３０、ページバッファ回路４１０、エラー訂正コード（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ：以下、ＥＣＣ）エンジン４４０、演算回路７００、データ入出力回路４２０、制御回路５００、及び電圧生成回路６００を含む。
【0020】
メモリセルアレイ１００は、ストリング選択ライン（ＳＳＬ）、複数のワードライン（ＷＬｓ）、及び接地選択ライン（ＧＳＬ）を介してアドレスデコーダ４３０と接続できる。
また、メモリセルアレイ１００は、複数のビットライン（ＢＬｓ）を介してページバッファ回路４１０と接続される。
メモリセルアレイ１００は、複数のワードライン（ＷＬｓ）及び複数のビットライン（ＢＬｓ）に接続される複数の不揮発性メモリセルを含む。
複数の不揮発性メモリセルは、メモリセルアレイ１００に配置される。
また、メモリセルアレイ１００は、複数のビットライン（ＢＬｓ）を介してページバッファ回路４１０と接続される。
メモリセルアレイ１００は、複数のワードライン（ＷＬｓ）及び複数のビットライン（ＢＬｓ）に接続される複数の不揮発性メモリセルを含む。
複数の不揮発性メモリセルは、メモリセルアレイ１００に配置される。
【0021】
一実施形態において、メモリセルアレイ１００は、基板上に三次元構造（又は、垂直構造）で形成される三次元（ｔｈｒｅｅ ｄｉｍｅｎｓｉｏｎａｌ）メモリセルアレイでありうる。
この場合、メモリセルアレイ１００は、互いに積層されて形成される複数のメモリセルを含む垂直メモリセルストリングを含み得る。
三次元メモリセルアレイに対する詳細な説明は、本明細書で参考文献とした米国特許第７，６７９，１３３号明細書、米国特許第８，５５３，４６６号明細書、米国特許第８，６５４，５８７号明細書、米国特許第８，５５９，２３５号明細書、及び米国特許出願公開第２０１１／０２３３６４８号明細書に記述されている。
この場合、メモリセルアレイ１００は、互いに積層されて形成される複数のメモリセルを含む垂直メモリセルストリングを含み得る。
三次元メモリセルアレイに対する詳細な説明は、本明細書で参考文献とした米国特許第７，６７９，１３３号明細書、米国特許第８，５５３，４６６号明細書、米国特許第８，６５４，５８７号明細書、米国特許第８，５５９，２３５号明細書、及び米国特許出願公開第２０１１／０２３３６４８号明細書に記述されている。
【0022】
他の実施形態において、メモリセルアレイ１００は、基板上に二次元構造（又は、水平構造）で形成される二次元（ｔｗｏ ｄｉｍｅｎｓｉｏｎａｌ）メモリセルアレイでありうる。
【0023】
図４は、図３のメモリセルアレイを示す斜視図である。
図４を参照すると、メモリセルアレイ１００は、複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ）を含む。
実施形態において、メモリブロック（ＢＬＫ１～ＢＬＫｚ）は、図３に示したアドレスデコーダ４３０により選択される。
例えば、アドレスデコーダ４３０は、メモリブロック（ＢＬＫ１～ＢＬＫｚ）の内、ブロックアドレスに対応するメモリブロックＢＬＫを選択する。
図４を参照すると、メモリセルアレイ１００は、複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ）を含む。
実施形態において、メモリブロック（ＢＬＫ１～ＢＬＫｚ）は、図３に示したアドレスデコーダ４３０により選択される。
例えば、アドレスデコーダ４３０は、メモリブロック（ＢＬＫ１～ＢＬＫｚ）の内、ブロックアドレスに対応するメモリブロックＢＬＫを選択する。
【0024】
図５は、図４のメモリブロック（ＢＬＫ１～ＢＬＫｚ）の内の１つ（ＢＬＫｉ）の構成を示す斜視図である。
図５を参照すると、メモリブロックＢＬＫｉは、３次元構造又は垂直構造で形成されるセルストリングを含む。
メモリブロックＢＬＫｉは、複数の方向（Ｄ１、Ｄ２、Ｄ３）に沿って延長された構造物を含む。
図５を参照すると、メモリブロックＢＬＫｉは、３次元構造又は垂直構造で形成されるセルストリングを含む。
メモリブロックＢＬＫｉは、複数の方向（Ｄ１、Ｄ２、Ｄ３）に沿って延長された構造物を含む。
【0025】
メモリブロックＢＬＫｉを形成するためには、まず、基板１１１が提供される。
例えば、基板１１１は、ホウ素（Ｂ、Ｂｏｒｏｎ）のようなＶ族元素が注入されて形成されたＰ－ウェルで形成される。
又は、基板１１１は、Ｎ－ウェル内に提供されるポケットＰ－ウェルで形成される。
以下、基板１１１は、Ｐ－ウェルであると仮定する。
しかしながら、基板１１１は、Ｐ－ウェルのみに限定されるものではない。
基板１１１上に、Ｄ１方向に沿って複数のドーピング領域（３１１～３１４）が形成される。
例えば、複数のドーピング領域（３１１～３１４）は、基板１１１と相違するｎタイプの導電体で形成される。
以下、第１～第４ドーピング領域（３１１～３１４）は、ｎタイプを有すると仮定する。
しかしながら、第１～第４ドーピング領域（３１１～３１４）は、ｎタイプを有すると限定されるものではない。
例えば、基板１１１は、ホウ素（Ｂ、Ｂｏｒｏｎ）のようなＶ族元素が注入されて形成されたＰ－ウェルで形成される。
又は、基板１１１は、Ｎ－ウェル内に提供されるポケットＰ－ウェルで形成される。
以下、基板１１１は、Ｐ－ウェルであると仮定する。
しかしながら、基板１１１は、Ｐ－ウェルのみに限定されるものではない。
基板１１１上に、Ｄ１方向に沿って複数のドーピング領域（３１１～３１４）が形成される。
例えば、複数のドーピング領域（３１１～３１４）は、基板１１１と相違するｎタイプの導電体で形成される。
以下、第１～第４ドーピング領域（３１１～３１４）は、ｎタイプを有すると仮定する。
しかしながら、第１～第４ドーピング領域（３１１～３１４）は、ｎタイプを有すると限定されるものではない。
【0026】
第１ドーピング領域３１１と第２ドーピング領域３１２の間の基板１１１の領域上に、Ｄ２方向に沿って延長される複数の絶縁物質１１２がＤ３方向に沿って順次に提供される。
例えば、複数の絶縁物質１１２は、Ｄ３方向に沿って特定距離だけ離隔して形成される。
例えば、複数の絶縁物質１１２は、Ｄ３方向に沿って特定距離だけ離隔して形成される。
【0027】
第１ドーピング領域３１１と第２ドーピング領域３１２の間の基板１１１の上部に、Ｄ２方向に沿って順次に配置され、Ｄ３方向に沿って絶縁物質１１２を貫通するフィラー１１３が形成される。
例示的に、フィラー１１３は、絶縁物質１１２を貫通して基板１１１と接続される。
ここで、フィラー１１３は、第２ドーピング領域３１２と第３ドーピング領域３１３の間の基板上部と、第３ドーピング領域３１３と第４ドーピング領域３１４の間の基板上部にも形成される。
例示的に、フィラー１１３は、絶縁物質１１２を貫通して基板１１１と接続される。
ここで、フィラー１１３は、第２ドーピング領域３１２と第３ドーピング領域３１３の間の基板上部と、第３ドーピング領域３１３と第４ドーピング領域３１４の間の基板上部にも形成される。
【0028】
例示的には、各フィラー１１３は、複数の物質で構成される。
例えば、各フィラー１１３の表面層１１４は、第１タイプを有するシリコン物質を含む。
例えば、各フィラー１１３の表面層１１４は、基板１１１と同一のタイプを有するシリコン物質を含む。
以下、各フィラー１１３の表面層１１４は、ｐタイプシリコンを含むと仮定する。
しかしながら、各フィラー１１３の表面層１１４は、ｐタイプシリコンを含むと限定されるものではない。
例えば、各フィラー１１３の表面層１１４は、第１タイプを有するシリコン物質を含む。
例えば、各フィラー１１３の表面層１１４は、基板１１１と同一のタイプを有するシリコン物質を含む。
以下、各フィラー１１３の表面層１１４は、ｐタイプシリコンを含むと仮定する。
しかしながら、各フィラー１１３の表面層１１４は、ｐタイプシリコンを含むと限定されるものではない。
【0029】
各フィラー１１３の内部層１１５は、絶縁物質で構成される。
例えば、各フィラー１１３の内部層１１５は、シリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質を含む。
例えば、各フィラー１１３の内部層１１５は、エアーギャップ（Ａｉｒ ｇａｐ）を含み得る。
例えば、各フィラー１１３の内部層１１５は、シリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質を含む。
例えば、各フィラー１１３の内部層１１５は、エアーギャップ（Ａｉｒ ｇａｐ）を含み得る。
【0030】
第１ドーピング領域３１１と第２ドーピング領域３１２の間の領域で、絶縁物質１１２、フィラー１１３、そして基板１１１の露出した表面に沿って絶縁膜１１６が提供される。
例示的に、Ｄ３方向に沿って提供される最後の絶縁物質１１２のＤ３方向側の露出面に提供される絶縁膜１１６は除去でき得る。
例示的に、Ｄ３方向に沿って提供される最後の絶縁物質１１２のＤ３方向側の露出面に提供される絶縁膜１１６は除去でき得る。
【0031】
第１ドーピング領域３１１と第２ドーピング領域３１２の間の領域で、絶縁膜１１６の露出した表面上に第１導電物質（２１１～２９１）が提供される。
例えば、基板１１１に隣接した絶縁物質１１２及び基板１１１の間にＤ２方向に沿って延長される第１導電物質２１１が提供される。
より詳しくは、基板１１１に隣接した絶縁物質１１２の下部面の絶縁膜１１６及び基板１１１の間に、Ｄ１方向に延長される第１導電物質２１１が提供される。
例えば、基板１１１に隣接した絶縁物質１１２及び基板１１１の間にＤ２方向に沿って延長される第１導電物質２１１が提供される。
より詳しくは、基板１１１に隣接した絶縁物質１１２の下部面の絶縁膜１１６及び基板１１１の間に、Ｄ１方向に延長される第１導電物質２１１が提供される。
【0032】
絶縁物質１１２のうち、特定絶縁物質の上部面の絶縁膜１１６と特定絶縁物質の上部に配置された絶縁物質の下部面の絶縁膜１１６の間に、Ｄ２方向に沿って延長される第１導電物質が提供される。
例示的に、絶縁物質１１２の間に、Ｄ２方向に延長される複数の第１導電物質（２２１～２８１）が提供される。
例示的には、第１導電物質（２１１～２９１）は、金属物質である。
例示的には、第１導電物質（２１１～２９１）は、ポリシリコンなどの導電物質でもあり得る。
例示的に、絶縁物質１１２の間に、Ｄ２方向に延長される複数の第１導電物質（２２１～２８１）が提供される。
例示的には、第１導電物質（２１１～２９１）は、金属物質である。
例示的には、第１導電物質（２１１～２９１）は、ポリシリコンなどの導電物質でもあり得る。
【0033】
第２ドーピング領域３１２と第３ドーピング領域３１３の間の領域で、第１及び第２ドーピング領域（３１１、３１２）上の構造物と同一の構造物が提供される。
例示的には、第２ドーピング領域３１２と第３ドーピング領域３１３の間の領域で、Ｄ２方向に延長される複数の絶縁物質１１２、Ｄ２方向に沿って順次に配置され、Ｄ１方向に沿って複数の絶縁物質１１２を貫通する複数のフィラー１１３、複数の絶縁物質１１２、及び複数のフィラー１１３の露出した表面に提供される絶縁膜１１６、そしてＤ２方向に沿って延長される複数の第１導電物質（２１２～２９２）が提供される。
例示的には、第２ドーピング領域３１２と第３ドーピング領域３１３の間の領域で、Ｄ２方向に延長される複数の絶縁物質１１２、Ｄ２方向に沿って順次に配置され、Ｄ１方向に沿って複数の絶縁物質１１２を貫通する複数のフィラー１１３、複数の絶縁物質１１２、及び複数のフィラー１１３の露出した表面に提供される絶縁膜１１６、そしてＤ２方向に沿って延長される複数の第１導電物質（２１２～２９２）が提供される。
【0034】
第３ドーピング領域３１３と第４ドーピング領域３１４の間の領域で、第１及び第２ドーピング領域（３１１、３１２）上の構造物と同一の構造物が提供される。
例示的には、第３ドーピング領域３１３と第４ドーピング領域３１４の間の領域で、Ｄ２方向に延長される複数の絶縁物質１１２、Ｄ２方向に沿って順次に配置され、Ｄ３方向に沿って複数の絶縁物質１１２を貫通する複数のフィラー１１３、複数の絶縁物質１１２、及び複数のフィラー１１３の露出した表面に提供される絶縁膜１１６、そしてＤ２方向に沿って延長される複数の第１導電物質（２１３～２９３）が提供される。
例示的には、第３ドーピング領域３１３と第４ドーピング領域３１４の間の領域で、Ｄ２方向に延長される複数の絶縁物質１１２、Ｄ２方向に沿って順次に配置され、Ｄ３方向に沿って複数の絶縁物質１１２を貫通する複数のフィラー１１３、複数の絶縁物質１１２、及び複数のフィラー１１３の露出した表面に提供される絶縁膜１１６、そしてＤ２方向に沿って延長される複数の第１導電物質（２１３～２９３）が提供される。
【0035】
複数のフィラー１１３上にドレイン３２０が各々提供される。
ドレイン３２０上に、Ｄ１方向に延長された第２導電物質３３１～３３３が提供される。
第２導電物質（３３１～３３３）は、Ｄ２方向に沿って順次に配置される。
第２導電物質（３３１～３３３）の各々は、対応する領域のドレイン３２０と接続される。
例示的には、ドレイン３２０及びＤ１方向に延長された第２導電物質３３３は、各々コンタクトプラグ（Ｃｏｎｔａｃｔ ｐｌｕｇ）を介して接続される。
例示的には、第２導電物質（３３１～３３３）は、金属物質である。
例示的には、第２導電物質（３３１～３３３）は、ポリシリコンなどの導電物質でもあり得る。
ドレイン３２０上に、Ｄ１方向に延長された第２導電物質３３１～３３３が提供される。
第２導電物質（３３１～３３３）は、Ｄ２方向に沿って順次に配置される。
第２導電物質（３３１～３３３）の各々は、対応する領域のドレイン３２０と接続される。
例示的には、ドレイン３２０及びＤ１方向に延長された第２導電物質３３３は、各々コンタクトプラグ（Ｃｏｎｔａｃｔ ｐｌｕｇ）を介して接続される。
例示的には、第２導電物質（３３１～３３３）は、金属物質である。
例示的には、第２導電物質（３３１～３３３）は、ポリシリコンなどの導電物質でもあり得る。
【0036】
図６は、図５を参照して説明したメモリブロックＢＬＫｉの等価回路を示す回路図である。
図６に示したメモリブロックＢＬＫｉは、基板上に三次元構造で形成される三次元メモリメモリブロックを示す。
例えば、メモリブロックＢＬＫｉに含まれる複数のメモリセルストリングは、基板と垂直な方向に形成される。
図６に示したメモリブロックＢＬＫｉは、基板上に三次元構造で形成される三次元メモリメモリブロックを示す。
例えば、メモリブロックＢＬＫｉに含まれる複数のメモリセルストリングは、基板と垂直な方向に形成される。
【0037】
図６を参照すると、メモリブロックＢＬＫｉは、ビットライン（ＢＬ１、ＢＬ２、ＢＬ３）と共通ソースライン（ＣＳＬ）の間に接続される複数のメモリセルストリング（ＮＳ１１～ＮＳ３３）を含む。
複数のメモリセルストリング（ＮＳ１１～ＮＳ３３）の各々は、ストリング選択トランジスタ（ＳＳＴ）、複数のメモリセル（ＭＣ１、ＭＣ２、．．．、ＭＣ８）、及び接地選択トランジスタ（ＧＳＴ）を含む。
図９には複数のメモリセルストリング（ＮＳ１１～ＮＳ３３）の各々が、８個のメモリセル（ＭＣ１、ＭＣ２、．．．、ＭＣ８）を含むものとして図に示しているが、本発明はこれに限定されるものではない。
複数のメモリセルストリング（ＮＳ１１～ＮＳ３３）の各々は、ストリング選択トランジスタ（ＳＳＴ）、複数のメモリセル（ＭＣ１、ＭＣ２、．．．、ＭＣ８）、及び接地選択トランジスタ（ＧＳＴ）を含む。
図９には複数のメモリセルストリング（ＮＳ１１～ＮＳ３３）の各々が、８個のメモリセル（ＭＣ１、ＭＣ２、．．．、ＭＣ８）を含むものとして図に示しているが、本発明はこれに限定されるものではない。
【0038】
ストリング選択トランジスタ（ＳＳＴ）は、対応するストリング選択ライン（ＳＳＬ１、ＳＳＬ２、ＳＳＬ３）に接続される。
複数のメモリセル（ＭＣ１、ＭＣ２、．．．、ＭＣ８）は、各々対応するワードライン（ＷＬ１、ＷＬ２、．．．、ＷＬ８）に接続される。
接地選択トランジスタ（ＧＳＴ）は、対応する接地選択ライン（ＧＳＬ１、ＧＳＬ２、ＧＳＬ３）に接続される。
ストリング選択トランジスタ（ＳＳＴ）は、対応するビットライン（ＢＬ１、ＢＬ２、ＢＬ３）に接続され、接地選択トランジスタ（ＧＳＴ）は、共通ソースライン（ＣＳＬ）に接続される。
複数のメモリセル（ＭＣ１、ＭＣ２、．．．、ＭＣ８）は、各々対応するワードライン（ＷＬ１、ＷＬ２、．．．、ＷＬ８）に接続される。
接地選択トランジスタ（ＧＳＴ）は、対応する接地選択ライン（ＧＳＬ１、ＧＳＬ２、ＧＳＬ３）に接続される。
ストリング選択トランジスタ（ＳＳＴ）は、対応するビットライン（ＢＬ１、ＢＬ２、ＢＬ３）に接続され、接地選択トランジスタ（ＧＳＴ）は、共通ソースライン（ＣＳＬ）に接続される。
【0039】
同一高さのワードライン（例えば、ＷＬ１）は共通に接続され、接地選択ライン（ＧＳＬ１、ＧＳＬ２、ＧＳＬ３）及びストリング選択ライン（ＳＳＬ１、ＳＳＬ２、ＳＳＬ３）は、各々分離される。
図９にはメモリブロックＢＬＫｂが８個のワードライン（ＷＬ１、ＷＬ２、．．．、ＷＬ８）及び３個のビットライン（ＢＬ１、ＢＬ２、ＢＬ３）に接続されるものとして示しているが、本発明はこれに限定されるものではない。
図９にはメモリブロックＢＬＫｂが８個のワードライン（ＷＬ１、ＷＬ２、．．．、ＷＬ８）及び３個のビットライン（ＢＬ１、ＢＬ２、ＢＬ３）に接続されるものとして示しているが、本発明はこれに限定されるものではない。
【0040】
また図３を参照すると、制御回路５００は、メモリコントローラ２０からコマンド信号（ＣＭＤ）及びアドレス信号（ＡＤＤＲ）を受信し、コマンド信号（ＣＭＤ）及びアドレス信号（ＡＤＤＲ）に基づいて不揮発性メモリ装置３０の消去ループ、プログラムループ、及び読出動作を制御する。
例えば、制御回路５００は、コマンド信号（ＣＭＤ）に基づいて電圧生成回路６００を制御するための制御信号（ＣＴＬｓ）を生成し、アドレス信号（ＡＤＤＲ）に基づいてローアドレス（Ｒ＿ＡＤＤＲ）及びコラムアドレス（Ｃ＿ＡＤＤＲ）を生成する。
制御回路５００は、ローアドレス（Ｒ＿ＡＤＤＲ）をアドレスデコーダ４３０に提供し、コラムアドレス（Ｃ＿ＡＤＤＲ）をデータ入出力回路４２０に提供する。
例えば、制御回路５００は、コマンド信号（ＣＭＤ）に基づいて電圧生成回路６００を制御するための制御信号（ＣＴＬｓ）を生成し、アドレス信号（ＡＤＤＲ）に基づいてローアドレス（Ｒ＿ＡＤＤＲ）及びコラムアドレス（Ｃ＿ＡＤＤＲ）を生成する。
制御回路５００は、ローアドレス（Ｒ＿ＡＤＤＲ）をアドレスデコーダ４３０に提供し、コラムアドレス（Ｃ＿ＡＤＤＲ）をデータ入出力回路４２０に提供する。
【0041】
アドレスデコーダ４３０は、ストリング選択ライン（ＳＳＬ）、複数のワードライン（ＷＬｓ）、及び接地選択ライン（ＧＳＬ）を介してメモリセルアレイ１００と接続される。
プログラム動作又は読出動作時、アドレスデコーダ４３０は、制御回路５００から提供されるローアドレス（Ｒ＿ＡＤＤＲ）に基づいて複数のワードライン（ＷＬｓ）の内の１つを選択ワードラインに決定し、複数のワードライン（ＷＬｓ）の内から選択ワードラインを除外した残りのワードラインを非選択ワードラインに決定する。
プログラム動作又は読出動作時、アドレスデコーダ４３０は、制御回路５００から提供されるローアドレス（Ｒ＿ＡＤＤＲ）に基づいて複数のワードライン（ＷＬｓ）の内の１つを選択ワードラインに決定し、複数のワードライン（ＷＬｓ）の内から選択ワードラインを除外した残りのワードラインを非選択ワードラインに決定する。
【0042】
電圧生成回路６００は、制御回路５００から提供される制御信号（ＣＴＬｓ）に基づいて不揮発性メモリ装置３０の動作に必要なワードライン電圧（ＶＷＬｓ）を生成する。
電圧生成回路６００から生成されるワードライン電圧（ＶＷＬｓ）は、アドレスデコーダ４３０を介して複数のワードライン（ＷＬｓ）に印加される。
例えば、消去動作時、電圧生成回路６００は、メモリブロックのウェルに消去電圧を印加し、メモリブロックの全てのワードラインに接地電圧を印加する。
消去検証動作時、電圧生成回路６００は、１つのメモリブロックの全てのワードラインに消去検証電圧を印加するか、又はワードライン単位で消去検証電圧を印加する。
電圧生成回路６００から生成されるワードライン電圧（ＶＷＬｓ）は、アドレスデコーダ４３０を介して複数のワードライン（ＷＬｓ）に印加される。
例えば、消去動作時、電圧生成回路６００は、メモリブロックのウェルに消去電圧を印加し、メモリブロックの全てのワードラインに接地電圧を印加する。
消去検証動作時、電圧生成回路６００は、１つのメモリブロックの全てのワードラインに消去検証電圧を印加するか、又はワードライン単位で消去検証電圧を印加する。
【0043】
ページバッファ回路４１０は、複数のビットライン（ＢＬｓ）を介してメモリセルアレイ１００と接続される。
ページバッファ回路４１０は、複数のページバッファを含み得る。
一実施形態において、１つのページバッファに１つのビットラインが接続される。
他の実施形態において、１つのページバッファに２つ以上のビットラインが接続され得る。
ページバッファ回路４１０は、プログラム動作時に選択されたページにプログラムされるデータを臨時に格納し、読出動作時、選択されたページから読み出されたデータを臨時に格納する。
ページバッファ回路４１０は、制御回路５００からの制御信号（ＰＣＴＬ）に応答して動作する。
ページバッファ回路４１０は、複数のページバッファを含み得る。
一実施形態において、１つのページバッファに１つのビットラインが接続される。
他の実施形態において、１つのページバッファに２つ以上のビットラインが接続され得る。
ページバッファ回路４１０は、プログラム動作時に選択されたページにプログラムされるデータを臨時に格納し、読出動作時、選択されたページから読み出されたデータを臨時に格納する。
ページバッファ回路４１０は、制御回路５００からの制御信号（ＰＣＴＬ）に応答して動作する。
【0044】
ＥＣＣエンジン４４０は、ページバッファ回路４１０に接続され、ページバッファ回路４１０を経由してメモリセルアレイ１００から提供されるパリティデータを用いてユーザデータセットに含まれるエラービットを訂正し、訂正されたユーザデータセットを演算回路７００に提供する。
【0045】
演算回路７００は、ユーザデータセットに含まれる情報ビットとウェイトビットに対して一定のサイズを有する演算ウィンドウに基づいて順次に演算を実行し、情報ビット及びウェイトビットに対する演算が完了した場合、演算の結果である出力データセットをデータ入出力回路４２０に提供する。
演算回路７００は、演算ウィンドウベースの演算が完了する度に演算結果をデータ入出力回路４２０に提供せずに、演算が全て完了した場合に出力データセットをデータ入出力回路４２０に提供することによって、電力消費を減少させることができる。
演算回路７００は、制御回路５００からの演算制御信号（ＣＣＴＬ）により制御される。
演算回路７００は、演算ウィンドウベースの演算が完了する度に演算結果をデータ入出力回路４２０に提供せずに、演算が全て完了した場合に出力データセットをデータ入出力回路４２０に提供することによって、電力消費を減少させることができる。
演算回路７００は、制御回路５００からの演算制御信号（ＣＣＴＬ）により制御される。
【0046】
データ入出力回路４２０は、データライン（ＤＬｓ）を介して演算回路７００と接続される。
プログラム動作時、データ入出力回路４２０は、メモリコントローラ２０からプログラムデータ（ＤＡＴＡ）を受信し、制御回路４５０から提供されるコラムアドレス（Ｃ＿ＡＤＤＲ）に基づいてプログラムデータ（ＤＡＴＡ）をＥＣＣエンジン４４０を経由してページバッファ回路４１０に提供する。
読出動作時、データ入出力回路４２０は、制御回路４５０から提供されるコラムアドレス（Ｃ＿ＡＤＤＲ）に基づいて演算回路７００から提供される出力データセット（ＤＡＴＡ）をメモリコントローラ２０に提供する。
プログラム動作時、データ入出力回路４２０は、メモリコントローラ２０からプログラムデータ（ＤＡＴＡ）を受信し、制御回路４５０から提供されるコラムアドレス（Ｃ＿ＡＤＤＲ）に基づいてプログラムデータ（ＤＡＴＡ）をＥＣＣエンジン４４０を経由してページバッファ回路４１０に提供する。
読出動作時、データ入出力回路４２０は、制御回路４５０から提供されるコラムアドレス（Ｃ＿ＡＤＤＲ）に基づいて演算回路７００から提供される出力データセット（ＤＡＴＡ）をメモリコントローラ２０に提供する。
【0047】
また、ページバッファ回路４１０とデータ入出力回路４２０は、メモリセルアレイ１００の第１格納領域からデータを読み出し、読み出されたデータをメモリセルアレイ１００の第２格納領域に書き込む。
即ち、ページバッファ回路４１０とデータ入出力回路４２０は、「コピー－バック」（ｃｏｐｙ－ｂａｃｋ）動作を実行する。ページバッファ回路４１０とデータ入出力回路４２０は制御回路４５０により制御される。
即ち、ページバッファ回路４１０とデータ入出力回路４２０は、「コピー－バック」（ｃｏｐｙ－ｂａｃｋ）動作を実行する。ページバッファ回路４１０とデータ入出力回路４２０は制御回路４５０により制御される。
【0048】
図７は、図３のメモリセルアレイの１つのページの複数のしきい電圧のばらつきを説明するためのグラフである。
簡潔な説明のために、不揮発性メモリ装置３０に含まれるメモリセルは、３ビットを格納する三重レベルセル（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ：ＴＬＣ）であり、メモリセルのプログラム状態を判別するための読出電圧セットは、７個の読取電圧を含むと仮定する。
簡潔な説明のために、不揮発性メモリ装置３０に含まれるメモリセルは、３ビットを格納する三重レベルセル（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ：ＴＬＣ）であり、メモリセルのプログラム状態を判別するための読出電圧セットは、７個の読取電圧を含むと仮定する。
【0049】
図７を参照すると、不揮発性メモリ装置３０に含まれるメモリセルは、消去状態（Ｅ）及び第１～第７プログラム状態（Ｐ１～Ｐ７）の内、いずれか１つの状態を有し得る。
不揮発性メモリ装置３０は、メモリコントローラ２０の制御によって基本読出電圧セット（ＶＲＤ１～ＶＲＤ７）に基づいてメモリセルのプログラム状態を判別して読出データを出力する。
例示的には、基本読出電圧セット（ＶＲＤ１～ＶＲＤ７）の電圧レベルは、メモリセルの特性を考慮して所定の電圧レベルでありうる。
例えば、基本読出電圧セット（ＶＲＤ１～ＶＲＤ７）の電圧レベルは、メモリセルがプログラムされた直後のしきい電圧ばらつきを考慮して決定されたレベルである。
不揮発性メモリ装置３０は、メモリコントローラ２０の制御によって基本読出電圧セット（ＶＲＤ１～ＶＲＤ７）に基づいてメモリセルのプログラム状態を判別して読出データを出力する。
例示的には、基本読出電圧セット（ＶＲＤ１～ＶＲＤ７）の電圧レベルは、メモリセルの特性を考慮して所定の電圧レベルでありうる。
例えば、基本読出電圧セット（ＶＲＤ１～ＶＲＤ７）の電圧レベルは、メモリセルがプログラムされた直後のしきい電圧ばらつきを考慮して決定されたレベルである。
【0050】
図８は、本発明の実施形態による図３の不揮発性メモリ装置における制御回路の概略構成を示すブロック図である。
図８を参照すると、制御回路５００は、コマンドデコーダ５１０、アドレスバッファ５２０、及び制御信号生成器５３０を含む。
図８を参照すると、制御回路５００は、コマンドデコーダ５１０、アドレスバッファ５２０、及び制御信号生成器５３０を含む。
【0051】
コマンドデコーダ５１０は、コマンド信号（ＣＭＤ）をデコーディングしてデコーディングされたコマンド（Ｄ＿ＣＭＤ）を制御信号生成器５３０に提供する。
アドレスバッファ５２０は、アドレス信号（ＡＤＤＲ）を受信し、アドレス信号（ＡＤＤＲ）の内のローアドレス（Ｒ＿ＡＤＤＲ）は、アドレスデコーダ４３０に提供し、コラムアドレス（Ｃ＿ＡＤＤＲ）は、データ入出力回路４２０に提供する。
アドレスバッファ５２０は、アドレス信号（ＡＤＤＲ）を受信し、アドレス信号（ＡＤＤＲ）の内のローアドレス（Ｒ＿ＡＤＤＲ）は、アドレスデコーダ４３０に提供し、コラムアドレス（Ｃ＿ＡＤＤＲ）は、データ入出力回路４２０に提供する。
【0052】
制御信号生成器５３０は、デコーディングされたコマンド（Ｄ＿ＣＭＤ）を受信し、デコーディングされたコマンド（Ｄ＿ＣＭＤ）が指示する動作に基づいて制御信号（ＣＴＬｓ）と制御信号（ＰＣＴＬ）及び演算制御信号（ＣＣＴＬ）を生成し、制御信号（ＣＴＬｓ）は電圧生成回路６００に提供し、制御信号（ＰＣＴＬ）はページバッファ回路４１０に提供し、演算制御信号（ＣＣＴＬ）は演算回路７００に提供する。
【0053】
図９は、本発明の実施形態による図３の不揮発性メモリ装置における電圧生成回路の概略構成を示すブロック図である。
図９を参照すると、電圧生成回路６００は、プログラム電圧生成器６１０、検証／読出電圧生成器６５０、及びパス電圧生成器６３０を含む。
図９を参照すると、電圧生成回路６００は、プログラム電圧生成器６１０、検証／読出電圧生成器６５０、及びパス電圧生成器６３０を含む。
【0054】
プログラム電圧生成器６１０は、第１制御信号（ＣＴＬ１）に応答してデコーディングされたコマンド（Ｄ＿ＣＭＤ）が指示する動作に従ってプログラム電圧（ＶＰＧＭ）を生成する。
プログラム電圧（ＶＰＧＭ）は、選択ワードラインに印加される。
第１制御信号（ＣＴＬ１）は、複数のビットを含んでデコーディングされたコマンド（Ｄ＿ＣＭＤ）が指示する動作を示す。
プログラム電圧（ＶＰＧＭ）は、選択ワードラインに印加される。
第１制御信号（ＣＴＬ１）は、複数のビットを含んでデコーディングされたコマンド（Ｄ＿ＣＭＤ）が指示する動作を示す。
【0055】
検証／読出電圧生成器（又は、第１電圧生成器）６５０は、第２制御信号（ＣＴＬ２）に応答してデコーディングされたコマンド（Ｄ＿ＣＭＤ）が指示する動作に従ってプログラム検証電圧（ＶＰＶ）、読出電圧（ＶＲＤ）及び消去検証電圧（ＶＥＶ）を生成する。
プログラム検証電圧（ＶＰＶ）、読出電圧（ＶＲＤ）、及び消去検証電圧（ＶＥＶ）は、動作によって選択ワードラインに印加される。
第２制御信号（ＣＴＬ２）は、複数のビットを含んでデコーディングされたコマンド（Ｄ＿ＣＭＤ）が指示する動作を示す。
プログラム検証電圧（ＶＰＶ）、読出電圧（ＶＲＤ）、及び消去検証電圧（ＶＥＶ）は、動作によって選択ワードラインに印加される。
第２制御信号（ＣＴＬ２）は、複数のビットを含んでデコーディングされたコマンド（Ｄ＿ＣＭＤ）が指示する動作を示す。
【0056】
パス電圧生成器（又は、第２電圧生成器）６３０は、第３制御信号（ＣＴＬ）にプログラムパス電圧（ＶＰＰＡＳＳ）、検証パス電圧（ＶＶＰＡＳＳ）、及び読出パス電圧（ＶＲＰＡＳＳ）を生成する。
プログラムパス電圧（ＶＰＰＡＳＳ）、読出パス電圧（ＶＲＰＡＳＳ）、及び検証パス電圧（ＶＶＰＡＳＳ）は、非選択ワードラインに印加される。
第３制御信号（ＣＴＬ３）は、複数のビットを含んでデコーディングされたコマンド（Ｄ＿ＣＭＤ）が指示する動作を示す。
プログラムパス電圧（ＶＰＰＡＳＳ）、読出パス電圧（ＶＲＰＡＳＳ）、及び検証パス電圧（ＶＶＰＡＳＳ）は、非選択ワードラインに印加される。
第３制御信号（ＣＴＬ３）は、複数のビットを含んでデコーディングされたコマンド（Ｄ＿ＣＭＤ）が指示する動作を示す。
【0057】
図１０は、本発明の実施形態による図３の不揮発性メモリ装置における演算回路の概略構成を示すブロック図である。
図１０では、説明の便宜のために、ＥＣＣエンジン４４０を共に図に示す。
図１０を参照すると、演算回路７００は、シフトレジスタブロック（ＳＲＢ）７１０、乗算及び累積回路７２０、及びデータバッファ７８０を含む。
シフトレジスタブロック７１０は、第１シフトレジスタ（ＳＲ１）７１１及び第２シフトレジスタ（ＳＲ２）７１３を含む。
図１０では、説明の便宜のために、ＥＣＣエンジン４４０を共に図に示す。
図１０を参照すると、演算回路７００は、シフトレジスタブロック（ＳＲＢ）７１０、乗算及び累積回路７２０、及びデータバッファ７８０を含む。
シフトレジスタブロック７１０は、第１シフトレジスタ（ＳＲ１）７１１及び第２シフトレジスタ（ＳＲ２）７１３を含む。
【0058】
ＥＣＣエンジン４４０は、ページバッファ回路４１０から提供される読出データセット（ＲＤＴ）に含まれるパリティデータ（ＰＲＴ）を用いてユーザデータセット（ＵＤＴ）のエラービットを訂正する。
ＥＣＣエンジン４４０は、ユーザデータセット（ＵＤＴ）に含まれる情報ビット（ＩＮＤＴ）と情報ビット（ＩＮＤＴ）と関連したウェイトビット（ＷＤＴ）をシフトレジスタブロック７１０に提供する。
情報ビット（ＩＮＤＴ）とウェイトビット（ＷＤＴ）は、各々Ｎ（Ｎは、２以上の自然数）ビットで構成される。
ユーザデータセット（ＵＤＴ）がイメージデータである場合、情報ビット（ＩＮＤＴ）はイメージデータのピクセル値であり、ウェイトビット（ＷＤＴ）はピクセル値に関連したパラメータ値でありうる。
ＥＣＣエンジン４４０は、ユーザデータセット（ＵＤＴ）に含まれる情報ビット（ＩＮＤＴ）と情報ビット（ＩＮＤＴ）と関連したウェイトビット（ＷＤＴ）をシフトレジスタブロック７１０に提供する。
情報ビット（ＩＮＤＴ）とウェイトビット（ＷＤＴ）は、各々Ｎ（Ｎは、２以上の自然数）ビットで構成される。
ユーザデータセット（ＵＤＴ）がイメージデータである場合、情報ビット（ＩＮＤＴ）はイメージデータのピクセル値であり、ウェイトビット（ＷＤＴ）はピクセル値に関連したパラメータ値でありうる。
【0059】
シフトレジスタブロック７１０は、ウェイトビット（ＷＤＴ）を演算ウィンドウに基づいて分割して特性マップに順次に提供し、情報ビット（ＩＮＤＴ）を特性マップ各々の関連性に基づいて分割してアクティベーションに順次に提供する。
第１シフトレジスタ７１１は、ウェイトビット（ＷＤＴ）を「Ｐ×Ｑ」（Ｐ、Ｑは、自然数）マトリックス形態の特性マップで構成し、特性マップの各々が第１演算ウィンドウに順次に出力されるようにウェイトビット（ＷＤＴ）をシフトさせて第１シフトビット（ＷＤＴＳ）を出力する。
第２シフトレジスタ７１３は、情報ビット（ＩＮＤＴ）をウェイトビット（ＷＤＴ）との関連性に基づいて複数の「Ｌ×Ｌ」（Ｌは、４以上の自然数）マトリックス形態のサブデータセットに該当するアクティベーションで構成し、アクティベーションの各々が各々「Ｐ×Ｑ」マトリックス形態の第２演算ウィンドウに順次に出力されるように情報ビット（ＩＮＤＴ）をシフトさせて第２シフトビット（ＩＮＤＴＳ）を出力する。
第１シフトレジスタ７１１は、ウェイトビット（ＷＤＴ）を「Ｐ×Ｑ」（Ｐ、Ｑは、自然数）マトリックス形態の特性マップで構成し、特性マップの各々が第１演算ウィンドウに順次に出力されるようにウェイトビット（ＷＤＴ）をシフトさせて第１シフトビット（ＷＤＴＳ）を出力する。
第２シフトレジスタ７１３は、情報ビット（ＩＮＤＴ）をウェイトビット（ＷＤＴ）との関連性に基づいて複数の「Ｌ×Ｌ」（Ｌは、４以上の自然数）マトリックス形態のサブデータセットに該当するアクティベーションで構成し、アクティベーションの各々が各々「Ｐ×Ｑ」マトリックス形態の第２演算ウィンドウに順次に出力されるように情報ビット（ＩＮＤＴ）をシフトさせて第２シフトビット（ＩＮＤＴＳ）を出力する。
【0060】
乗算及び累積回路７２０は、第１シフトビット（ＷＤＴＳ）及び第２シフトビット（ＩＮＤＴＳ）を受信し、特性マップの各々と対応するアクティベーションの各々に対して「マトリックス－ベクトル乗算」を実行し、前記乗算の結果を累積し、アクティベーションと特性マップに対する「マトリックス－ベクトル乗算」が完了すれば、出力イネーブル信号（ＯＥＮ）に応答して算出された出力データセット（ＲＤＴＯ）を提供する。
データバッファ７８０は、書込イネーブル信号（ＷＥＮ）に応答して出力データセット（ＲＤＴＯ）を内部に格納する。
データバッファ７８０は、スタティックＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＳＲＡＭ）で構成することができ、データバッファは格納された出力データセット（ＲＤＴＯ）をデータ（ＤＡＴＡ）としてメモリコントローラ２０に提供する。
データバッファ７８０は、書込イネーブル信号（ＷＥＮ）に応答して出力データセット（ＲＤＴＯ）を内部に格納する。
データバッファ７８０は、スタティックＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＳＲＡＭ）で構成することができ、データバッファは格納された出力データセット（ＲＤＴＯ）をデータ（ＤＡＴＡ）としてメモリコントローラ２０に提供する。
【0061】
図１１は、本発明の実施形態による図１０の演算回路における乗算及び累積回路を示すブロック図である。
図１１を参照すると、乗算及び累積回路７２０は、乗算回路７３０及び累積回路７６０を含む。
乗算回路７３０は、第１シフトビット（ＷＤＴＳ）及び第２シフトビット（ＩＮＤＴＳ）を受信し、アクティベーションの内の１つのアクティベーションの情報ビットと特性マップの内、対応する１つの特性マップのウェイトビットを乗算して出力する。
累積回路７６０は、乗算回路７３０の出力を累積して出力データセット（ＲＤＴＯ）を提供する。
図１１を参照すると、乗算及び累積回路７２０は、乗算回路７３０及び累積回路７６０を含む。
乗算回路７３０は、第１シフトビット（ＷＤＴＳ）及び第２シフトビット（ＩＮＤＴＳ）を受信し、アクティベーションの内の１つのアクティベーションの情報ビットと特性マップの内、対応する１つの特性マップのウェイトビットを乗算して出力する。
累積回路７６０は、乗算回路７３０の出力を累積して出力データセット（ＲＤＴＯ）を提供する。
【0062】
乗算回路７３０は、第１バッファ７３１、第２バッファ７３３、及び乗算器７３５を含む。
第１バッファ７３３は、第１シフトビット（ＷＤＴＳ）を受信し、第１シフトビット（ＷＤＴＳ）を第１演算ウィンドウ単位の特性マップに出力する。
第２バッファ７３３は、第２シフトビット（ＩＮＤＴＳ）を受信し、第２シフトビット（ＩＮＤＴＳ）のアクティベーションを第２演算ウィンドウ単位で出力する。
乗算器７３５は、第１バッファ７３１の出力と第２バッファ７３３の出力を乗算して中間演算結果（ＩＣＲ）として提供する。
第１バッファ７３３は、第１シフトビット（ＷＤＴＳ）を受信し、第１シフトビット（ＷＤＴＳ）を第１演算ウィンドウ単位の特性マップに出力する。
第２バッファ７３３は、第２シフトビット（ＩＮＤＴＳ）を受信し、第２シフトビット（ＩＮＤＴＳ）のアクティベーションを第２演算ウィンドウ単位で出力する。
乗算器７３５は、第１バッファ７３１の出力と第２バッファ７３３の出力を乗算して中間演算結果（ＩＣＲ）として提供する。
【0063】
累積回路７６０は、加算器７６１及びバッファ７６３を含む。
加算器７６１は、第１入力と第２入力を備えて、第１入力で乗算器７３５の出力を受信する。
加算器７６１は、乗算器７３５の出力と第２入力で受信されるバッファ７６３の出力を合算して、加算器７６１の第２入力にフィードバックさせる。
バッファ７６３は、出力イネーブル信号（ＯＥＮ）に応答して加算器７６１の出力を出力データセット（ＲＤＴＯ）としてデータバッファ７８０に提供し、リセット信号（ＲＳＴ）に応答してリセットされる。
出力イネーブル信号（ＯＥＮ）及びリセット信号（ＲＳＴ）は、演算制御信号（ＣＣＴＬ）に含まれ得る。
加算器７６１は、第１入力と第２入力を備えて、第１入力で乗算器７３５の出力を受信する。
加算器７６１は、乗算器７３５の出力と第２入力で受信されるバッファ７６３の出力を合算して、加算器７６１の第２入力にフィードバックさせる。
バッファ７６３は、出力イネーブル信号（ＯＥＮ）に応答して加算器７６１の出力を出力データセット（ＲＤＴＯ）としてデータバッファ７８０に提供し、リセット信号（ＲＳＴ）に応答してリセットされる。
出力イネーブル信号（ＯＥＮ）及びリセット信号（ＲＳＴ）は、演算制御信号（ＣＣＴＬ）に含まれ得る。
【0064】
乗算回路７３０がアクティベーション及び特性マップに対する乗算演算を完了するまで加算器７６１の出力はデータバッファ７８０に提供されないので、不揮発性メモリ装置３０の入出力回路による電力消費を減少させることができる。
【0065】
図１２は、本発明の実施形態による演算回路を用いたマトリックス演算を説明するための図であり、図１３は、図１２のマトリックス演算をより詳細に説明するための図である。
図１２を参照すると、ウェイトビットと関連した第１シフトビット（ＷＤＴＳ）は、「Ｐ×Ｑ」マトリックス形態の特性マップ（ＦＭ１～ＦＭｋ）で構成することができ、特性マップ（ＦＭ１～ＦＭｋ）の各々が第１演算ウィンドウＣＷ１に該当する。
図１２を参照すると、ウェイトビットと関連した第１シフトビット（ＷＤＴＳ）は、「Ｐ×Ｑ」マトリックス形態の特性マップ（ＦＭ１～ＦＭｋ）で構成することができ、特性マップ（ＦＭ１～ＦＭｋ）の各々が第１演算ウィンドウＣＷ１に該当する。
【0066】
図１２では、ＰとＱが各々「３」の場合を仮定する。
特性マップＦＭ１は、その要素（ｅｌｅｍｅｎｔ）として、ウェイトビット（Ｗ１～Ｗ９）を「３×３」マトリックス形態で含む。
情報ビットと関連した第２シフトビット（ＩＮＤＴＳ）は、特性マップ（ＦＭ１～ＦＭｋ）の各々との連関性に基づいて「Ｌ×Ｌ」マトリックス形態のサブデータセット（ＳＵＢＤＴ１～ＳＵＢＤＴｋ）で構成することができ、サブデータセット（ＳＵＢＤＴ１～ＳＵＢＤＴｋ）の各々がアクティベーションに該当する。
第１サブデータセット、即ち第１アクティベーションは、その要素として情報ビット（Ａ１～Ａ４９）を「７×７」マトリックス形態で含む。
特性マップＦＭ１は、その要素（ｅｌｅｍｅｎｔ）として、ウェイトビット（Ｗ１～Ｗ９）を「３×３」マトリックス形態で含む。
情報ビットと関連した第２シフトビット（ＩＮＤＴＳ）は、特性マップ（ＦＭ１～ＦＭｋ）の各々との連関性に基づいて「Ｌ×Ｌ」マトリックス形態のサブデータセット（ＳＵＢＤＴ１～ＳＵＢＤＴｋ）で構成することができ、サブデータセット（ＳＵＢＤＴ１～ＳＵＢＤＴｋ）の各々がアクティベーションに該当する。
第１サブデータセット、即ち第１アクティベーションは、その要素として情報ビット（Ａ１～Ａ４９）を「７×７」マトリックス形態で含む。
【0067】
演算回路７００は、特性マップ（ＦＭ１～ＦＭｋ）の各々とサブデータセット（ＳＵＢＤＴ１～ＳＵＢＤＴｋ）に該当するアクティベーションの各々に対して「マトリックス－ベクトル乗算」を実行して出力サブデータセット（ＲＳＵＢ１～ＲＳＵＢｋ）を算出する。
第１出力サブデータセット（ＲＳＵＢ１）は、第１特性マップＦＭ１と第１アクティベーションの「マトリックス－ベクトル乗算」の結果として算出される。
第１出力サブデータセット（ＲＳＵＢ１）は、第１特性マップＦＭ１と第１アクティベーションの「マトリックス－ベクトル乗算」の結果として算出される。
【0068】
図１３は、図１２で第１特性マップと第１アクティベーションのマトリックス－ベクトル演算の過程を説明するための図である。
図１３を参照すると、乗算及び累積回路７２０は、複数の単位演算器（７４１～７４ｐ）で構成される。
図１３を参照すると、乗算及び累積回路７２０は、複数の単位演算器（７４１～７４ｐ）で構成される。
【0069】
単位演算器７４１は、乗算器７５１、合算器７５２、及び累積器７５３で構成され、合算器７５２は乗算器７５１の出力を受信する第１入力と累積器７５３の出力のフィードバックを受ける第２入力を備える。
したがって、第１出力サブデータセット（ＲＳＵＢ１）の第１要素（Ｒ１）は、以下に示す数式１のように算出できる。
（数１）
Ｒ１＝Ａ１×Ｗ１＋Ａ２×Ｗ２＋Ａ３×Ｗ３＋Ａ８×Ｗ４＋Ａ９×Ｗ５＋Ａ１０×Ｗ６＋…＋Ａ１７×Ｗ９ ・・・数式１
したがって、第１出力サブデータセット（ＲＳＵＢ１）の第１要素（Ｒ１）は、以下に示す数式１のように算出できる。
（数１）
Ｒ１＝Ａ１×Ｗ１＋Ａ２×Ｗ２＋Ａ３×Ｗ３＋Ａ８×Ｗ４＋Ａ９×Ｗ５＋Ａ１０×Ｗ６＋…＋Ａ１７×Ｗ９ ・・・数式１
【0070】
これと同様に、第１出力サブデータセット（ＲＳＵＢ１）の要素（Ｒ２５）は、以下に示す数式２のように算出できる。
（数２）
Ｒ２５＝Ａ３３×Ｗ１＋Ａ３４×Ｗ２＋Ａ３５×Ｗ３＋Ａ４０×Ｗ４＋Ａ４１×Ｗ５＋Ａ４２×Ｗ６＋…＋Ａ４９×Ｗ９ ・・・数式２
（数２）
Ｒ２５＝Ａ３３×Ｗ１＋Ａ３４×Ｗ２＋Ａ３５×Ｗ３＋Ａ４０×Ｗ４＋Ａ４１×Ｗ５＋Ａ４２×Ｗ６＋…＋Ａ４９×Ｗ９ ・・・数式２
【0071】
単位演算器７４１は、上記のような方式により要素（Ｒ１）を算出し、単位演算器７４２は要素（Ｒ２）を算出し、単位演算器７４３は要素（Ｒ３）を算出し、単位演算器７４４は要素（Ｒ４）を算出し、単位演算器７４ｐは要素（Ｒ２５）を算出する。
【0072】
したがって、第２シフトレジスタは、図１２で第２演算ウィンドウＣＷ２をシフトさせることにおいて、連続する２つの第２演算ウィンドウで第２方向の２Ｐ個の情報ビットが重畳して選択されるように第２演算ウィンドウを第１方向にシフトさせてから、第２演算ウィンドウがアクティベーションのバウンダリーに到達する場合、第２演算ウィンドウを「Ｌ－Ｐ」だけシフトさせる。
【0073】
不揮発性メモリ装置３０は、複数の演算回路を含んで特性マップ（ＦＭ１～ＦＭｋ）の各々とサブデータセット（ＳＵＢＤＴ１～ＳＵＢＤＴｋ）に該当するアクティベーションの各々に対して「マトリックス－ベクトル乗算」を並列的に実行することができる。
【0074】
【0075】
図１～図１４を参照すると、Ｔ１でリセットコマンドに対応するリセット信号（ＲＳＴ）に応答して累積回路７６０のバッファ７６３がリセットされる（ＲＯＰ）。
即ち、バッファ７６３は、データを格納しない状態に設定される。
Ｔ２で第１読出コマンド（ＲＤ１）に応答してページバッファ回路４１０を経由してＥＣＣエンジン４４０にウェイトビット（ＷＤＴ）が提供され、Ｔ３での第２読出コマンド（ＲＤ２）に応答して情報ビット（ＩＮＤＴ）がページバッファ回路４１０を経由してＴ５にてＥＣＣエンジン４４０に提供される。
ＥＣＣエンジン４４０は、ウェイトビット（ＷＤＴ）及び情報ビット（ＷＤＴ）に対してＥＣＣデコーディングを実行してエラービットを訂正する。
即ち、バッファ７６３は、データを格納しない状態に設定される。
Ｔ２で第１読出コマンド（ＲＤ１）に応答してページバッファ回路４１０を経由してＥＣＣエンジン４４０にウェイトビット（ＷＤＴ）が提供され、Ｔ３での第２読出コマンド（ＲＤ２）に応答して情報ビット（ＩＮＤＴ）がページバッファ回路４１０を経由してＴ５にてＥＣＣエンジン４４０に提供される。
ＥＣＣエンジン４４０は、ウェイトビット（ＷＤＴ）及び情報ビット（ＷＤＴ）に対してＥＣＣデコーディングを実行してエラービットを訂正する。
【0076】
Ｔ４から第１シフトレジスタ７１１がウェイトビット（ＷＤＴ）のウェイト（Ｗ１～Ｗｒ）を順次に出力し、Ｔ６から第２シフトレジスタ７１３が情報ビット（ＩＮＤＴ）のビット（Ａ１～Ａｒ）を順次に出力する。
Ｔ７からＴ８まで乗算及び累積回路７２０は、ウェイト（Ｗ１～Ｗｒ）とビット（Ａ１～Ａｒ）に対して「マトリック－スベクトル乗算」（ＭＯＰ）を実行し、Ｔ９にて書込コマンド（ＷＲ）に応答してデータバッファ７８０は、ウェイト（Ｗ１～Ｗｒ）とビット（Ａ１～Ａｒ）に対する「マトリック－スベクトル乗算」の結果を内部に格納する。
Ｔ７からＴ８まで乗算及び累積回路７２０は、ウェイト（Ｗ１～Ｗｒ）とビット（Ａ１～Ａｒ）に対して「マトリック－スベクトル乗算」（ＭＯＰ）を実行し、Ｔ９にて書込コマンド（ＷＲ）に応答してデータバッファ７８０は、ウェイト（Ｗ１～Ｗｒ）とビット（Ａ１～Ａｒ）に対する「マトリック－スベクトル乗算」の結果を内部に格納する。
【0077】
したがって、本発明の実施形態によれば、不揮発性メモリ装置３０に含まれる演算回路７００では、情報ビット及びウェイトビットに対する演算ウィンドウ単位の乗算演算を完了するまで加算器７６１の出力はデータバッファ７８０に提供されないので、不揮発性メモリ装置３０の入出力経路により消費する電力を減少させることができる。
このような方式により、不揮発性メモリ装置３０は、ＭＬＰ（ｍｕｌｔｉｌａｙｅｒ ｐｅｒｃｅｐｔｒｏｎ）、ＲＮＮ（ｒｅｃｕｒｒｅｎｔ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）、ＣＮＮ（ｃｏｎｖｏｌｕｔｉｏｎａｌ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）などのデータプロセシング時間及び電力消費を減少させることができる。
このような方式により、不揮発性メモリ装置３０は、ＭＬＰ（ｍｕｌｔｉｌａｙｅｒ ｐｅｒｃｅｐｔｒｏｎ）、ＲＮＮ（ｒｅｃｕｒｒｅｎｔ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）、ＣＮＮ（ｃｏｎｖｏｌｕｔｉｏｎａｌ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）などのデータプロセシング時間及び電力消費を減少させることができる。
【0078】
図１５は、本発明の実施形態による不揮発性メモリ装置の概略構成を示すブロック図である。
図１５を参照すると、不揮発性メモリ装置８００は、メモリセルアレイ８１０、ローデコーダ（ＲＤ）８２０、ページバッファ回路８３０、演算回路８５０、及び周辺回路８４０を含む。
図１５を参照すると、不揮発性メモリ装置８００は、メモリセルアレイ８１０、ローデコーダ（ＲＤ）８２０、ページバッファ回路８３０、演算回路８５０、及び周辺回路８４０を含む。
【0079】
ローデコーダ８２０は、周辺回路８４０から駆動電圧（ＶＷＬｓ）及びローアドレス（Ｒ－ＡＤＤＲ）を受信する。
メモリセルアレイ８１０の集積度及び不揮発性メモリ装置８００の動作速度が上昇するにつれて、ワードラインに印加される信号の遅延などに起因してローデコーダ８２０は、メモリセルアレイ８１０と隣接するように配置されるだけでなく、メモリセルアレイ８１０に配列された複数のワードラインの各々に隣接して反復的に配置された同一の回路を含む。
ページバッファ回路８３０は、周辺回路８４０から制御信号（ＰＣＴＬ）を受信し、データ信号（Ｄ＿ＲＷ）を周辺回路８４０から受信する。
ページバッファ回路８３０は、制御信号（ＰＣＴＬ）に応答して周辺回路８４０から受信したデータ信号（Ｄ＿ＲＷ）に基づいてビットラインに信号を印加し、これによってメモリセルアレイ１００のメモリセルにデータを書き込む。
メモリセルアレイ８１０の集積度及び不揮発性メモリ装置８００の動作速度が上昇するにつれて、ワードラインに印加される信号の遅延などに起因してローデコーダ８２０は、メモリセルアレイ８１０と隣接するように配置されるだけでなく、メモリセルアレイ８１０に配列された複数のワードラインの各々に隣接して反復的に配置された同一の回路を含む。
ページバッファ回路８３０は、周辺回路８４０から制御信号（ＰＣＴＬ）を受信し、データ信号（Ｄ＿ＲＷ）を周辺回路８４０から受信する。
ページバッファ回路８３０は、制御信号（ＰＣＴＬ）に応答して周辺回路８４０から受信したデータ信号（Ｄ＿ＲＷ）に基づいてビットラインに信号を印加し、これによってメモリセルアレイ１００のメモリセルにデータを書き込む。
【0080】
演算回路８５０は、周辺回路８４０からの演算制御信号（ＣＣＴＬ）に基づいてページバッファ回路３８５０から提供されたユーザデータセットに対して演算を実行し、出力データセット（ＤＡＴＡ）を周辺回路８４０に提供する。
周辺回路８４０は、コマンド（ＣＭＤ）、アドレス（ＡＤＤＲ）、及び制御信号（ＣＴＲＬ）を受信し、外部の装置とデータ（ＤＡＴＡ）を送受信することができる。
周辺回路８４０は、コマンド（ＣＭＤ）、アドレス（ＡＤＤＲ）、及び制御信号（ＣＴＲＬ）を受信し、外部の装置とデータ（ＤＡＴＡ）を送受信することができる。
【0081】
図１６は、本発明の実施形態による図１の不揮発性メモリ装置の構造を概略的に示す斜視図である。
図１６を参照すると、不揮発性メモリ装置８００は、第１半導体層４０及び第２半導体層５０を含み、第１半導体層４０は第２半導体層５０上に第３方向に積層される。
図１６を参照すると、不揮発性メモリ装置８００は、第１半導体層４０及び第２半導体層５０を含み、第１半導体層４０は第２半導体層５０上に第３方向に積層される。
【0082】
図１５のメモリセルアレイ８１０は、第１半導体層４０に形成され、ローデコーダ８２０、ページバッファ回路８３０、演算回路８５０、及び周辺回路８４０は、第２半導体層５０に形成される。
即ち、第２半導体層５０は基板を含み、基板上にトランジスタのような半導体素子及び素子を配線するためのパターンを形成することによって、第２半導体層５０にローデコーダ８２０、ページバッファ回路８３０、演算回路８５０、及び周辺回路８４０に対応する回路が形成できる。
即ち、第２半導体層５０は基板を含み、基板上にトランジスタのような半導体素子及び素子を配線するためのパターンを形成することによって、第２半導体層５０にローデコーダ８２０、ページバッファ回路８３０、演算回路８５０、及び周辺回路８４０に対応する回路が形成できる。
【0083】
第２半導体層５０に回路が形成された後、メモリセルアレイ８１０を含む第１半導体層４０が形成され、メモリセルアレイ８１０（例えば、ワードライン及びビットライン）と第２半導体層５０に形成された回路（例えば、ローデコーダ８２０、ページバッファ回路８３０、演算回路８５０、及び周辺回路８４０に対応する回路）を電気的に接続するためのパターンが形成される。
これによって、不揮発性メモリ装置８００は、メモリセルアレイ８１０とその他の回路が積層方向（即ち、第３方向）に配置された構造、即ちＣＯＰ（Ｃｅｌｌ－Ｏｎ－Ｐｅｒｉ又はＣｅｌｌ－Ｏｖｅｒ－Ｐｅｒｉ）構造を有し得る。
メモリセルアレイ８１０を除外した回路をメモリセルアレイ８１０の下に配置することによって、ＣＯＰ構造は積層方向と垂直な面で占める面積を効果的に減少させることができる。
これによって、不揮発性メモリ装置８００は、メモリセルアレイ８１０とその他の回路が積層方向（即ち、第３方向）に配置された構造、即ちＣＯＰ（Ｃｅｌｌ－Ｏｎ－Ｐｅｒｉ又はＣｅｌｌ－Ｏｖｅｒ－Ｐｅｒｉ）構造を有し得る。
メモリセルアレイ８１０を除外した回路をメモリセルアレイ８１０の下に配置することによって、ＣＯＰ構造は積層方向と垂直な面で占める面積を効果的に減少させることができる。
【0084】
メモリセルアレイ８１０が形成された第１半導体層４０において、複数のワードライン（ＷＬ）は、第３方向（Ｄ３）と垂直な第１方向（Ｄ１）に延長され、複数のビットライン（ＢＬ）も第３方向と垂直な第２方向（Ｄ１）に延長される。
周辺回路８４０に含まれた一部の回路は、メモリセルアレイ８１０と重畳していない第２半導体層５０に形成され、その結果、不揮発性メモリ装置８００の面積、即ち第３方向に垂直な平面上の面積を増加させることができ、不揮発性メモリ装置８００の集積度を向上できる。
周辺回路８４０に含まれた一部の回路は、メモリセルアレイ８１０と重畳していない第２半導体層５０に形成され、その結果、不揮発性メモリ装置８００の面積、即ち第３方向に垂直な平面上の面積を増加させることができ、不揮発性メモリ装置８００の集積度を向上できる。
【0085】
図１７は、本発明の実施形態による不揮発性メモリ装置の部分断面図である。
図１７を参照すると、第２半導体層５０は、第３方向に積層した基板ＳＵＢ、第２下部絶縁層ＩＬ２２、及び第１下部絶縁層ＩＬ２１を含む。
図１７を参照すると、第２半導体層５０は、第３方向に積層した基板ＳＵＢ、第２下部絶縁層ＩＬ２２、及び第１下部絶縁層ＩＬ２１を含む。
【0086】
第２半導体層５０の基板ＳＵＢ上に複数の半導体素子、例えばトランジスタＴＲが形成され、半導体素子は、第２下部絶縁層ＩＬ２２を貫通するコンタクトプラグＣＰ２１を介して第１下部絶縁層ＩＬ２１に形成された伝導性パターンＭＰ２１と電気的に接続される。
第２半導体層５０に形成された半導体素子は、図１６のローデコーダ８２０、ページバッファ回路８３０、演算回路８５０、及び周辺回路８４０に対応する回路を構成する。
第１半導体層４０は、第２半導体層５０上に積層され、第３方向に積層されたベース層ＢＰ及び上部絶縁層ＩＬ１０を含む。
第２半導体層５０に形成された半導体素子は、図１６のローデコーダ８２０、ページバッファ回路８３０、演算回路８５０、及び周辺回路８４０に対応する回路を構成する。
第１半導体層４０は、第２半導体層５０上に積層され、第３方向に積層されたベース層ＢＰ及び上部絶縁層ＩＬ１０を含む。
【0087】
図１７は、不揮発性メモリ装置（８００－１）の一部を第２方向に垂直な平面に切った断面図であり、図１７を参照すると、メモリセルアレイ８１０の外周領域に配置されたコンタクトプラグＣＰ１２を介して第１半導体層４０と第２半導体層５０の間に導電経路が形成される。
第３方向に積層されたストリング選択ライン（ＳＳＬ）、ワードライン（ＷＬ１～ＷＬ８）、及び接地選択ライン（ＧＳＬ）は、上部絶縁層ＩＬ１０に形成されたコンタクトプラグＣＰ１１を介して第１半導体層４０の上面に形成された伝導性パターンＭＰ１１と電気的に接続される。
第３方向に積層されたストリング選択ライン（ＳＳＬ）、ワードライン（ＷＬ１～ＷＬ８）、及び接地選択ライン（ＧＳＬ）は、上部絶縁層ＩＬ１０に形成されたコンタクトプラグＣＰ１１を介して第１半導体層４０の上面に形成された伝導性パターンＭＰ１１と電気的に接続される。
【0088】
伝導性パターンＭＰ１１は、第１半導体層４０、即ち上部絶縁層ＩＬ１０及びベース層ＢＰを貫通するコンタクトプラグＣＰ１２を介して第２半導体層５０に形成された伝導性パターンＭＰ２１と電気的に接続され、結果的に第２半導体層５０に形成された半導体素子、例えばトランジスタＴＲと電気的に接続される。
例えば、メモリセルアレイ８１０の外周領域に配置され、第１半導体層４０を貫通するコンタクトプラグＣＰ１２は、メモリセルアレイ８１０に配列された複数のワードライン（ＷＬ１～ＷＬ８）を第２半導体層５０に形成されたローデコーダ８２０に対応する回路と電気的に接続するのに使用できる。
例えば、メモリセルアレイ８１０の外周領域に配置され、第１半導体層４０を貫通するコンタクトプラグＣＰ１２は、メモリセルアレイ８１０に配列された複数のワードライン（ＷＬ１～ＷＬ８）を第２半導体層５０に形成されたローデコーダ８２０に対応する回路と電気的に接続するのに使用できる。
【0089】
図１８は、本発明の実施形態による第１及び第２半導体層を含む不揮発性メモリ装置１００’の概略構造を示す斜視図であり、図１９は、図１８の不揮発性メモリ装置で第１半導体層と接する第２半導体層の上面を示す平面図である。
【0090】
ローデコーダ８２０は、ワードライン（ＷＬ）が延長された方向と垂直な方向（即ち、ワードライン（ＷＬ）が配列された方向）に延長される形状を有するように配置され、ページバッファ回路８３０は、ビットライン（ＢＬ）と垂直な方向（即ち、ビットライン（ＢＬ）が配列された方向）に延長される形状を有するように配置される。
これによって、ＣＯＰ構造の不揮発性メモリ装置８００’で、ローデコーダ８２０及びページバッファ回路８３０は、第１半導体層４０のメモリセルアレイ８１０と第３方向に重畳する面積を増加させるために、ローデコーダ８２０、ページバッファ回路８３０、及び演算回路８５０の各々は、２個以上の部分として分離されたウィンドミル（ｗｉｎｄｍｉｌｌ）のように配置できる。
これによって、ＣＯＰ構造の不揮発性メモリ装置８００’で、ローデコーダ８２０及びページバッファ回路８３０は、第１半導体層４０のメモリセルアレイ８１０と第３方向に重畳する面積を増加させるために、ローデコーダ８２０、ページバッファ回路８３０、及び演算回路８５０の各々は、２個以上の部分として分離されたウィンドミル（ｗｉｎｄｍｉｌｌ）のように配置できる。
【0091】
即ち、図１８及び図１９を参照すると、ローデコーダ８２０に対応する回路は、第１及び第２ローデコーダ（ＲＤ１、ＲＤ２）に分離することができ、ページバッファ回路８３０に対応する回路は、第１及び第２ページバッファ回路（ＰＢ１、ＰＢ２）に分離することができ、演算回路８５０に対応する回路は、第１及び第２演算回路（ＣＣ１、ＣＣ２）に分離することができる。
例えば、ローデコーダ８２０、ページバッファ回路８３０、及び演算回路８５０に対応する回路は、第１半導体層４０のメモリセルアレイ８１０と第３方向に完全に重畳するようにウィンドミルのように配置できる。
例えば、ローデコーダ８２０、ページバッファ回路８３０、及び演算回路８５０に対応する回路は、第１半導体層４０のメモリセルアレイ８１０と第３方向に完全に重畳するようにウィンドミルのように配置できる。
【0092】
図１９を参照すると、第２半導体層５０は、ワードライン（ＷＬ）と平行した第１方向の仮想ライン（Ｙ０－Ｙ０’）及びビットライン（ＢＬ）と平行した第２方向の仮想ライン（Ｘ０－Ｘ０’）が、第１及び第２方向と垂直な第３方向にメモリセルアレイ８１０と重畳する領域Ｒ０又はＲ０’内の点Ｐ０で交差する時、２個の仮想ライン（Ｙ０－Ｙ０’、Ｘ０－Ｘ０’）により区画される４個の領域（Ｒ１～Ｒ４）を含むことができる。
図１９に示したように、第１及び第２ローデコーダ（ＲＤ１、ＲＤ２）は、第１及び第３領域（Ｒ１、Ｒ３）に各々配置され、第１及び第２ページバッファ回路（ＰＢ１、ＰＢ２）及び第１及び第２演算回路（ＣＣ１、ＣＣ２）は、第２及び第４領域（Ｒ２、Ｒ４）に各々配置される。
図１９に示したように、第１及び第２ローデコーダ（ＲＤ１、ＲＤ２）は、第１及び第３領域（Ｒ１、Ｒ３）に各々配置され、第１及び第２ページバッファ回路（ＰＢ１、ＰＢ２）及び第１及び第２演算回路（ＣＣ１、ＣＣ２）は、第２及び第４領域（Ｒ２、Ｒ４）に各々配置される。
【0093】
例えば、第１半導体層４０のメモリセルアレイ８１０と重畳する第２半導体層５０の領域が図１９の領域Ｒ０である場合、第１～第４領域（Ｒ１～Ｒ４）は、メモリセルアレイ８１０と完全に重畳することができ、これによって第１及び第２ローデコーダ（ＲＤ１、ＲＤ２）、第１及び第２ページバッファ回路（ＰＢ１、ＰＢ２）、及び第１及び第２演算回路（ＣＣ１、ＣＣ２）は、第３方向にメモリセルアレイ８１０と完全に重畳できる。
他の例示として、第１半導体層４０のメモリセルアレイ８１０と重畳する第２半導体層５０の領域が図１９の領域Ｒ０’である場合、第１～第４領域（Ｒ１～Ｒ４）の一部がメモリセルアレイ８１０と重畳することができ、これによって第１及び第２ローデコーダ（ＲＤ１、ＲＤ２）、第１及び第２ページバッファ回路（ＰＢ１、ＰＢ２）、及び第１及び第２演算回路（ＣＣ１、ＣＣ２）は、第３方向にメモリセルアレイ８１０と重畳しない部分を含み得る。
他の例示として、第１半導体層４０のメモリセルアレイ８１０と重畳する第２半導体層５０の領域が図１９の領域Ｒ０’である場合、第１～第４領域（Ｒ１～Ｒ４）の一部がメモリセルアレイ８１０と重畳することができ、これによって第１及び第２ローデコーダ（ＲＤ１、ＲＤ２）、第１及び第２ページバッファ回路（ＰＢ１、ＰＢ２）、及び第１及び第２演算回路（ＣＣ１、ＣＣ２）は、第３方向にメモリセルアレイ８１０と重畳しない部分を含み得る。
【0094】
図２０は、本発明の実施形態による図１５の不揮発性メモリ装置における周辺回路の概略を示すブロック図である。
図２０を参照すると、周辺回路８４０は、電圧生成回路８４１、制御回路８４３、及びデータ入出力回路８４５を含む。
図２０を参照すると、周辺回路８４０は、電圧生成回路８４１、制御回路８４３、及びデータ入出力回路８４５を含む。
【0095】
電圧生成回路８４１、制御回路８４３、及びデータ入出力回路８４５の構成と動作は、図３の不揮発性メモリ装置３０の電圧生成回路６００、制御回路５００、及びデータ入出力回路４２０の構成及び動作と実質的に類似しているので、これに対する詳細な説明は省略する。
図２０の周辺回路８４０の構成要素に対応する回路は、図１５のページャーバッファ回路８３０及び演算回路８５０と共に図１６の第２半導体層５０に配置できる。
図２０の周辺回路８４０の構成要素に対応する回路は、図１５のページャーバッファ回路８３０及び演算回路８５０と共に図１６の第２半導体層５０に配置できる。
【0096】
図２１は、本発明の実施形態による不揮発性メモリ装置の動作方法を説明するためのフローチャートである。
図１～図２１を参照すると、複数の不揮発性メモリセルを備えるメモリセルアレイ１００を含む不揮発性メモリ装置３０の動作方法は、不揮発性メモリセルから、メモリセルアレイ１００と複数のビットライン（ＢＬｓ）を介して接続されるページバッファ回路４１０を介して読み出されたデータセット（ＲＤＴ）に含まれる情報ビット（ＩＮＤＴ）及びウェイトビット（ＷＤＴ）をシフトレジスタブロック７１０に提供する（ステップＳ１１０）。
次に、シフトレジスタブロック７１０で、情報ビット（ＩＮＤＴ）及びウェイトビット（ＷＤＴ）を、各々アクティベーションと特性マップに分割する（ステップＳ１２０）。
図１～図２１を参照すると、複数の不揮発性メモリセルを備えるメモリセルアレイ１００を含む不揮発性メモリ装置３０の動作方法は、不揮発性メモリセルから、メモリセルアレイ１００と複数のビットライン（ＢＬｓ）を介して接続されるページバッファ回路４１０を介して読み出されたデータセット（ＲＤＴ）に含まれる情報ビット（ＩＮＤＴ）及びウェイトビット（ＷＤＴ）をシフトレジスタブロック７１０に提供する（ステップＳ１１０）。
次に、シフトレジスタブロック７１０で、情報ビット（ＩＮＤＴ）及びウェイトビット（ＷＤＴ）を、各々アクティベーションと特性マップに分割する（ステップＳ１２０）。
【0097】
次に、乗算及び累積回路７２０で、アクティベーションと特性マップに対して演算ウィンドウに基づいて「マトリックス－ベクトル乗算」を実行する（ステップＳ１３０）。
次に、アクティベーションと特性マップの全てに対して「マトリックス－ベクトル乗算」が完了した場合、データバッファ７８０は、演算の結果である出力データセット（ＲＤＴＯ）を提供する（ステップＳ１４０）。
次に、アクティベーションと特性マップの全てに対して「マトリックス－ベクトル乗算」が完了した場合、データバッファ７８０は、演算の結果である出力データセット（ＲＤＴＯ）を提供する（ステップＳ１４０）。
【0098】
図２２は、本発明の実施形態によるＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｋ ｏｒ ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ：ＳＳＤ）の概略構成を示すブロック図である。
図２２を参照すると、ＳＳＤ１０００は、複数の不揮発性メモリ装置１１００及びＳＳＤ制御器１２００を含む。
図２２を参照すると、ＳＳＤ１０００は、複数の不揮発性メモリ装置１１００及びＳＳＤ制御器１２００を含む。
【0099】
不揮発性メモリ装置１１００は、オプション的に外部高電圧（ＶＰＰ）の提供を受けることができるように具現され得る。
不揮発性メモリ装置１１００は、前述した図３の不揮発性メモリ装置３０で具現され得る。
したがって、不揮発性メモリ装置１１００の各々は、ページバッファ回路とデータ入出力回路との間に接続される演算回路を含み、演算回路は情報ビット及びウェイトビットに対する演算ウィンドウ単位のベクトル－マトリックス乗算を実行し、前記乗算を完了するまで演算結果をデータ入出力回路に提供しない。
したがって、入出力経路によって消費する電力を減少させることができる。
また、演算回路をメモリセルアレイが形成される第１半導体層の下部の第２半導体層に形成することによって、不揮発性メモリ装置１１００の各々の集積度を増加させることができる。
不揮発性メモリ装置１１００は、前述した図３の不揮発性メモリ装置３０で具現され得る。
したがって、不揮発性メモリ装置１１００の各々は、ページバッファ回路とデータ入出力回路との間に接続される演算回路を含み、演算回路は情報ビット及びウェイトビットに対する演算ウィンドウ単位のベクトル－マトリックス乗算を実行し、前記乗算を完了するまで演算結果をデータ入出力回路に提供しない。
したがって、入出力経路によって消費する電力を減少させることができる。
また、演算回路をメモリセルアレイが形成される第１半導体層の下部の第２半導体層に形成することによって、不揮発性メモリ装置１１００の各々の集積度を増加させることができる。
【0100】
ＳＳＤ制御器１２００は、複数のチャンネル（ＣＨ１～ＣＨ４）を介して不揮発性メモリ装置１１００に接続される。
ＳＳＤ制御器１２００は、少なくとも１つのプロセッサ１２１０、バッファメモリ１２２０、エラー訂正回路１２３０、ホストインターフェース１２５０、及び不揮発性メモリインターフェース１２６０を含む。
バッファメモリ１２２０は、ＳＳＤ制御器１２００の駆動に必要なデータを臨時に格納する。
また、バッファメモリ１２２０は、書込要請時、プログラム動作に用いられるデータをバッファリングしておくことができる。
エラー訂正回路１２３０は、書込動作でプログラムされるデータのエラー訂正コード値を計算し、読取動作で読み取られたデータをエラー訂正コード値に基づいてエラー訂正し、データ復旧動作で不揮発性メモリ装置１１００から復旧されたデータのエラーを訂正することができる。
ＳＳＤ制御器１２００は、少なくとも１つのプロセッサ１２１０、バッファメモリ１２２０、エラー訂正回路１２３０、ホストインターフェース１２５０、及び不揮発性メモリインターフェース１２６０を含む。
バッファメモリ１２２０は、ＳＳＤ制御器１２００の駆動に必要なデータを臨時に格納する。
また、バッファメモリ１２２０は、書込要請時、プログラム動作に用いられるデータをバッファリングしておくことができる。
エラー訂正回路１２３０は、書込動作でプログラムされるデータのエラー訂正コード値を計算し、読取動作で読み取られたデータをエラー訂正コード値に基づいてエラー訂正し、データ復旧動作で不揮発性メモリ装置１１００から復旧されたデータのエラーを訂正することができる。
【0101】
本発明の実施形態によるメモリ装置又は格納装置は、多様な形態のパッケージを用いて実装することが可能である。
【0102】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【0103】
本発明は、不揮発性メモリ装置を備える任意の電子装置に好適に使用することができる。
【符号の説明】
【0104】
１０ メモリシステム
２０ メモリコントローラ
３０、８００、８００’、８００－１、１１００ 不揮発性メモリ装置
４０ 第１半導体層
５０ 第２半導体層
１００ メモリセルアレイ
１１１ 基板
１１２ 絶縁物質
１１３ フィラー
１１６ 絶縁膜
２１１～２９１、２１３～２９３ 第１導電物質
３１１～３１４ （第１～第４）ドーピング領域
３２０ ドレイン
３３１～３３３ 第２導電物質
４１０ ページバッファ回路
４２０ データ入出力回路
４３０ アドレスデコーダ
４４０ エラー訂正コード（ＥＣＣ）エンジン
４５０、５００ 制御回路
５１０ コマンドデコーダ
５２０ アドレスバッファ
５３０ 制御信号生成器
６００ 電圧生成回路
６１０ プログラム電圧生成器
６３０ パス電圧生成器
６５０ 検証／読出電圧生成器
７００ 演算回路
７１０ シフトレジスタブロック
７１１、７１３ （第１、第２）シフトレジスタ
７２０ 乗算及び累積回路
７３０ 乗算回路
７３１、７３３ （第１、第２）バッファ
７３５、７５１ 乗算器
７４１ 単位演算器
７５２ 合算器
７５３ 累積器
７６０ 累積回路
７６１ 加算器
７６３ バッファ
７８０ データバッファ
８１０ メモリセルアレイ
８２０ ローデコーダ（ＲＤ）
８３０ ページバッファ回路
８４０ 周辺回路
８４１ 電圧生成回路
８４３ 制御回路
８４５ データ入出力回路
８５０ 演算回路
１０００ ＳＳＤ
１２００ ＳＳＤ制御器
１２１０ プロセッサ
１２２０ バッファメモリ
１２３０ エラー訂正回路
１２５０ ホストインターフェース
１２６０ 不揮発性メモリインターフェース
２０ メモリコントローラ
３０、８００、８００’、８００－１、１１００ 不揮発性メモリ装置
４０ 第１半導体層
５０ 第２半導体層
１００ メモリセルアレイ
１１１ 基板
１１２ 絶縁物質
１１３ フィラー
１１６ 絶縁膜
２１１～２９１、２１３～２９３ 第１導電物質
３１１～３１４ （第１～第４）ドーピング領域
３２０ ドレイン
３３１～３３３ 第２導電物質
４１０ ページバッファ回路
４２０ データ入出力回路
４３０ アドレスデコーダ
４４０ エラー訂正コード（ＥＣＣ）エンジン
４５０、５００ 制御回路
５１０ コマンドデコーダ
５２０ アドレスバッファ
５３０ 制御信号生成器
６００ 電圧生成回路
６１０ プログラム電圧生成器
６３０ パス電圧生成器
６５０ 検証／読出電圧生成器
７００ 演算回路
７１０ シフトレジスタブロック
７１１、７１３ （第１、第２）シフトレジスタ
７２０ 乗算及び累積回路
７３０ 乗算回路
７３１、７３３ （第１、第２）バッファ
７３５、７５１ 乗算器
７４１ 単位演算器
７５２ 合算器
７５３ 累積器
７６０ 累積回路
７６１ 加算器
７６３ バッファ
７８０ データバッファ
８１０ メモリセルアレイ
８２０ ローデコーダ（ＲＤ）
８３０ ページバッファ回路
８４０ 周辺回路
８４１ 電圧生成回路
８４３ 制御回路
８４５ データ入出力回路
８５０ 演算回路
１０００ ＳＳＤ
１２００ ＳＳＤ制御器
１２１０ プロセッサ
１２２０ バッファメモリ
１２３０ エラー訂正回路
１２５０ ホストインターフェース
１２６０ 不揮発性メモリインターフェース
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】