特許 7421291 情報処理装置、プログラム、情報処理方法、および電子回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-16

(45)【発行日】2024-01-24

(54)【発明の名称】情報処理装置、プログラム、情報処理方法、および電子回路

(51)【国際特許分類】

   G06F 17/16 20060101AFI20240117BHJP

   G06F 17/10 20060101ALI20240117BHJP

【ＦＩ】

G06F17/16 M

G06F17/10 S

【請求項の数】 20

(21)【出願番号】P 2019164742

(22)【出願日】2019-09-10

(65)【公開番号】P2021043667

(43)【公開日】2021-03-18

【審査請求日】2022-03-14

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】301063496

【氏名又は名称】東芝デジタルソリューションズ株式会社

(74)【代理人】

【識別番号】100091982

【弁理士】

【氏名又は名称】永井 浩之

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100105153

【弁理士】

【氏名又は名称】朝倉 悟

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118876

【弁理士】

【氏名又は名称】鈴木 順生

(74)【代理人】

【識別番号】100210664

【弁理士】

【氏名又は名称】和田 慎太郎

(72)【発明者】

【氏名】酒井 良哲

(72)【発明者】

【氏名】後藤 隼人

(72)【発明者】

【氏名】辰村 光介

(72)【発明者】

【氏名】遠藤 浩太郎

(72)【発明者】

【氏名】鈴木 賢

【審査官】坂東 博司

(56)【参考文献】

【文献】特開２０１９－１４５０１０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１３／００４６５２０（ＵＳ，Ａ１）

【文献】Hayato Goto ET AL，Combinatorial optimization by simulating adiabatic bifurcations in nonlinear Hamiltonian systems，Science Advances，米国，AAAS，2019年04月19日，1～8 ，https://www.science.org/doi/pdf/10.1126/sciadv.aav2372，令和4年12月28日検索

【文献】TATSUMURA KOSUKE ET AL，FPGA-Based Simulated Bifurcation Machine，2019 第 29 回国際フィールド会議 プログラマブルロジックとアプリケーション (FPL)，米国，IEEE，2019年09月08日，59～66，https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=8892209，令和4年12月28日検索

【文献】田中 宗，量子アニーリング － 計算アルゴリズムの観点から －，電子情報通信学会論文誌Ｃ，日本，電子情報通信学会，2018年02月13日，Vol.J101-C No.3，166-171，URL=https://search.ieice.org/bin/pdf_link.php?category=C&lang=J&year=2018&fname=j101-c_3_166&abst=，Online ISSN: 1881-0217

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １７／１６

Ｇ０６Ｆ １７／１０

(57)【特許請求の範囲】

【請求項1】

プロセッサ、を備え、目的関数が与えられた場合に、前記目的関数に対応する項を含むハミルトニアンによって規定される力学系の位置ベクトル、運動量ベクトル及び力ベクトルにそれぞれ対応する、同じ要素数を有する第１ベクトル、第２ベクトル及び第３ベクトルを用いて前記目的関数を評価指標とした最適化問題の解を探索する、情報処理装置であって、
前記プロセッサは、
前記目的関数を前記第１ベクトルのそれぞれの要素について偏微分した形式の基本式に基づき、前記第３ベクトルのそれぞれの要素を計算し、
前記基本式の変数は、
前記第１ベクトルの要素、または、
前記第１ベクトルの要素を所定の第１値もしくは前記第１値より大きい所定の第２値のいずれかの値に変換する第１関数で変換して得られる第４ベクトルの要素、
を用いて表現され、
前記第１ベクトルの要素に、前記第２ベクトルの対応する要素に比例した値を加算することによって前記第１ベクトルの要素を更新し、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定し、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定し、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数を比例係数とする前記第１ベクトルの対応する要素に比例した値、ならびに、前記第３ベクトルの対応する要素に比例した値を加算することによって前記第２ベクトルの要素を更新し、
前記第３ベクトルの計算、前記第１ベクトル及び前記第２ベクトルの更新を繰り返し実行し、前記最適化問題の解を探索する、
情報処理装置。

【請求項2】

前記プロセッサは、値が前記第１値より小さい前記第１ベクトルの要素に対応する前記第２ベクトルの要素、または、前記第２値より大きい前記第１ベクトルの要素に対応する前記第２ベクトルの要素を、もとの前記第２ベクトルの要素に、第２係数を乗じた値に更新するように構成されている、
請求項１に記載の情報処理装置。

【請求項3】

前記プロセッサは、第１ベクトルの要素を変数として計算した前記基本式の値を前記第１関数で変換した値に基づいて前記第３ベクトルのそれぞれの要素を更新するように構成されている、
請求項１または２に記載の情報処理装置。

【請求項4】

前記プロセッサは、前記第１ベクトルのノルム、または、前記第４ベクトルのノルムを前記第３ベクトルのノルムで除算した第３係数を計算し、
前記第２ベクトルの要素に、前記第１係数と更新された前記第１ベクトルの対応する要素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を前記第３係数で重み付けした値を加算することによって前記第２ベクトルの要素を更新するように構成されている、
請求項１ないし２のいずれか一項に記載の情報処理装置。

【請求項5】

前記プロセッサは、前記第１ベクトルどうしの内積、または、前記第４ベクトルどうしの内積を、前記第１ベクトルと前記第３ベクトルの内積の絶対値、または、前記第４ベクトルと前記第３ベクトルの内積の絶対値で除算した第３係数を計算し、
前記第２ベクトルの要素に、前記第１係数と更新された前記第１ベクトルの対応する要素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を前記第３係数で重み付けした値を加算することによって前記第２ベクトルの要素を更新するように構成されている、
請求項１ないし２のいずれか一項に記載の情報処理装置。

【請求項6】

前記プロセッサは、前記第３係数がローパスフィルタを通過した後の値である第４係数を計算し、前記第３係数に代わり、前記第４係数を用いて前記第２ベクトルの要素を更新するように構成されている、
請求項４ないし５のいずれか一項に記載の情報処理装置。

【請求項7】

前記第１値は－１、前記第２値は１であり、
前記目的関数は、イジングモデルのエネルギー式に相当する項を含んでいる、
請求項１ないし６のいずれか一項に記載の情報処理装置。

【請求項8】

前記目的関数は、多体相互作用の項を含んでいる、
請求項７に記載の情報処理装置。

【請求項9】

目的関数が与えられた場合に、前記目的関数に対応する項を含むハミルトニアンによって規定される力学系の位置ベクトル、運動量ベクトル及び力ベクトルにそれぞれ対応する、同じ要素数を有する第１ベクトル、第２ベクトル及び第３ベクトルを用いて前記目的関数を評価指標とした最適化問題を探索する計算であって、前記目的関数を偏微分した形式の基本式に基づく計算をコンピュータに実行させるプログラムであって、
変数が、前記第１ベクトルの要素、または、前記第１ベクトルの要素を所定の第１値もしくは前記第１値より大きい所定の第２値のいずれかの値に変換する第１関数で変換して得られる第４ベクトルの要素、である前記基本式、に基づき、前記第３ベクトルのそれぞれの要素を計算するステップと、
前記第１ベクトルの要素に、前記第２ベクトルの対応する要素に比例した値を加算することによって前記第１ベクトルの要素を更新するステップと、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定するステップと、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定するステップと、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数を比例係数とする前記第１ベクトルの対応する要素に比例した値、ならびに、前記第３ベクトルの対応する要素に比例した値を加算することによって前記第２ベクトルの要素を更新するステップと、
を含み、
前記第３ベクトルの計算、前記第１ベクトル及び前記第２ベクトルの更新を繰り返し実行し、前記最適化問題の解を探索する、
プログラム。

【請求項10】

コンピュータが、目的関数が与えられた場合に、前記目的関数に対応する項を含むハミルトニアンによって規定される力学系の位置ベクトル、運動量ベクトル及び力ベクトルにそれぞれ対応する、同じ要素数を有する第１ベクトル、第２ベクトル及び第３ベクトルを用いて前記目的関数を評価指標とした最適化問題を探索する計算であって、前記目的関数を偏微分した形式の基本式に基づく計算を実行する情報処理方法であって、
変数が、前記第１ベクトルの要素、または、前記第１ベクトルの要素を所定の第１値もしくは前記第１値より大きい所定の第２値のいずれかの値に変換する第１関数で変換して得られる第４ベクトルの要素、である前記基本式、に基づき、前記第３ベクトルのそれぞれの要素を計算するステップと、
前記第１ベクトルの要素に、前記第２ベクトルの対応する要素に比例した値を加算することによって前記第１ベクトルの要素を更新するステップと、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定するステップと、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定するステップと、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数を比例係数とする前記第１ベクトルの対応する要素に比例した値、ならびに、前記第３ベクトルの対応する要素に比例した値を加算することによって前記第２ベクトルの要素を更新するステップと、を含み、
前記第３ベクトルの計算、前記第１ベクトル及び前記第２ベクトルの更新を繰り返し実行し、前記最適化問題の解を探索する、
情報処理方法。

【請求項11】

目的関数が与えられた場合に、前記目的関数に対応する項を含むハミルトニアンによって規定される力学系の位置ベクトル、運動量ベクトル及び力ベクトルにそれぞれ対応する、同じ要素数を有する第１ベクトル、第２ベクトル及び第３ベクトルを用いて前記目的関数を評価指標とした最適化問題を探索する計算を実行する電子回路であって、
前記目的関数を前記第１ベクトルのそれぞれの要素について偏微分した形式の基本式に基づき、前記第３ベクトルのそれぞれの要素を計算するように構成され、前記基本式の変数が、前記第１ベクトルの要素、または、前記第１ベクトルの要素を所定の第１値もしくは前記第１値より大きい所定の第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、第１回路と、
前記第１ベクトルの要素に、前記第２ベクトルの対応する要素に比例した値を加算することによって前記第１ベクトルの要素を更新し、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定し、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定し、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数を比例係数とする前記第１ベクトルの対応する要素に比例した値、ならびに、前記第３ベクトルの対応する要素に比例した値を加算することによって前記第２ベクトルの要素を更新するように構成された第２回路と、を備え、
前記第３ベクトルの計算、前記第１ベクトル及び前記第２ベクトルの更新を繰り返し実行し、前記最適化問題の解を探索する、
電子回路。

【請求項12】

前記第２回路は、値が前記第１値より小さい前記第１ベクトルの要素に対応する前記第２ベクトルの要素、または、前記第２値より大きい前記第１ベクトルの要素に対応する前記第２ベクトルの要素を、もとの前記第２ベクトルの要素に、第２係数を乗じた値に更新するように構成されている、
請求項１１に記載の電子回路。

【請求項13】

前記第１回路は、第１ベクトルの要素を変数として計算した前記基本式の値を前記第１関数で変換した値に基づいて前記第３ベクトルのそれぞれの要素を更新するように構成されている、
請求項１１または１２に記載の電子回路。

【請求項14】

前記第１回路の入力側と、前記第２回路の出力側に接続され、前記第４ベクトルまたは前記第１ベクトルを格納するように構成された第１メモリを備え、
前記第１回路の出力側は、前記第２回路の入力側に接続されている、
請求項１１ないし１３のいずれか一項に記載の電子回路。

【請求項15】

前記第１メモリが前記第４ベクトルのそれぞれの要素の値を１ビットの情報で格納するように構成されており、
それぞれの前記第１回路は、前記第１メモリから読み出した前記１ビットの情報を符号付き２進数に復号化するように構成された復号器を含んでいる、
請求項１４に記載の電子回路。

【請求項16】

前記第２回路が前記第３ベクトルの要素に基づき、前記第１ベクトルの要素または前記第２ベクトルの要素または前記第４ベクトルの要素の少なくともいずれかを計算しているときに、
前記第１回路が、前記第２回路によって前記第１ベクトルの要素および前記第２ベクトルの要素および前記第４ベクトルの要素が次回計算されるときに使われる前記第３ベクトルの要素を計算するように構成されている、
請求項１４に記載の電子回路。

【請求項17】

それぞれが入力側で前記第１メモリに接続されているＰｂ個（Ｐｂは２以上の整数）の前記第１回路と、
それぞれが入力側でいずれかの前記第１回路に接続されており、それぞれが出力側で前記第１メモリに接続されているＰｂ個の前記第２回路とを備えている、
請求項１４ないし１６のいずれか一項に記載の電子回路。

【請求項18】

それぞれの前記第１回路は、Ｎ×Ｎ次元の結合係数行列をＰｂ個に分割したＮ／Ｐｂ×Ｎ次元の第１行列のいずれかと、前記第４ベクトルをＰｂ個に分割した第５ベクトルのいずれかとの積である前記第３ベクトルの要素を計算するように構成されており、
それぞれの前記第２回路は、いずれかの前記第１回路が計算した前記第３ベクトルの要素に基づき、前記第１ベクトルのＮ／Ｐｂ個の要素および前記第２ベクトルのＮ／Ｐｂ個の要素および前記第４ベクトルのＮ／Ｐｂ個の要素を更新し、更新した前記第４ベクトルのＮ／Ｐｂ個の要素を前記第１メモリに保存するように構成されている、
請求項１７に記載の電子回路。

【請求項19】

それぞれの前記第１回路は、前記第１行列を、Ｐｒ×Ｐｃ次元の複数の第２行列に、前記第５ベクトルを要素数Ｐｃの複数の第６ベクトルにそれぞれ分割し、それぞれの前記第２行列と、対応する前記第６ベクトルとの積演算を順次実行することにより、前記第３ベクトルの要素を計算するように構成されている、
請求項１８に記載の電子回路。

【請求項20】

前記第１ベクトルのＮ／Ｐｂ個の要素を格納するようにそれぞれが構成されているＰｂ個の第２メモリと、
いずれかの前記第１行列を格納するようにそれぞれが構成されているＰｂ個の第３メモリと、
前記第２ベクトルのＮ／Ｐｂ個の要素を格納するようにそれぞれが構成されているＰｂ個の第４メモリと、
第６ベクトルのＮ／Ｐｂ個の要素を格納するようにそれぞれが構成されているＰｂ個の第５メモリとを備え、
それぞれの前記第２メモリは、いずれかの前記第２回路の入力側および出力側に接続されており、それぞれの前記第３メモリは、いずれかの前記第１回路の入力側に接続されており、それぞれの前記第４メモリは、いずれかの前記第２回路の入力側および出力側に接続されており、それぞれの前記第５メモリは、いずれかの前記第２回路の入力側に接続されている、
請求項１８または１９に記載の電子回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、情報処理装置、プログラム、情報処理方法、および電子回路に関する。

【背景技術】

【0002】

組合せ最適化問題とは、複数の組合せの中から目的に最も適した組合せを選ぶ問題である。組合せ最適化問題は、数学的には、「目的関数」と呼ばれる、複数の離散変数を有する関数を最大化させる問題、または、当該関数を最小化させる問題に帰着される。組合せ最適化問題は、金融、物流、交通、設計、製造、生命科学など各種の分野において普遍的な問題であるが、組合せ数が問題サイズの指数関数のオーダーで増える、いわゆる「組合せ爆発」のため、必ず最適解を求めることができるとは限らない。また、最適解に近い近似解を得ることすら難しい場合が多い。

【0003】

各分野における問題を解決し、社会のイノベーションおよび科学技術の進歩を促進するために、組合せ最適化問題の解を実用的な時間内で計算する技術の開発が求められている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１７－７３１０６号公報

【非特許文献】

【0005】

【文献】A. Lucas, Front. Physics 2, 5 (2014)

【文献】M. W. Johnson, et al., Nature 473, 194 (2011).

【文献】T. Inagaki et al., Science 354, 603 (2016).

【文献】H. Goto, Sci. Rep. 6, 21686 (2016).

【文献】M. Yamaoka et al., H. IEEE J. Solid-State Circuits 51, 303 (2016).

【文献】S. Tsukamoto et al., FUJITSU Sci. Tech. J. 53, 8 (2017).

【文献】H. Goto, K. Tatsumura, A. R. Dixon, Sci. Adv. 5, eaav2372 (2019).

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明の実施形態は、組合せ最適化問題の解を実用的な時間内で計算する情報処理装置、プログラム、情報処理方法、および電子回路を提供する。

【課題を解決するための手段】

【0007】

本発明の実施形態としての情報処理装置は、目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づき、第３ベクトルのそれぞれの要素を更新するように構成され、前記基本式の変数は、第１ベクトルの要素、または、前記第１ベクトルの要素を第１値もしくは前記第１値より大きい第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、積和演算部と、前記第１ベクトルの要素に、第２ベクトルの対応する要素、または、前記第２ベクトルの対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更新し、値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定し、値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定し、前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と前記第１ベクトルの対応する要素との積を重み付けした値、ならびに、前記第３ベクトルの対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新するように構成された更新部とを備える。

【図面の簡単な説明】

【0008】

【図1】情報処理システムの構成例を示した図。

【図2】管理サーバの構成例を示したブロック図。

【図3】管理サーバの記憶部に保存されるデータの例を示す図。

【図4】計算サーバの構成例を示したブロック図。

【図5】計算サーバのストレージに保存されるデータの例を示す図。

【図6】最大カット問題を複数回解いた場合におけるカット数の第１の例を示す図。

【図7】ｘ_ｉの絶対値が１を超えないアルゴリズムにおける分岐の例を示す図。

【図8】ｘ_ｉの絶対値が１を超えうるアルゴリズムにおける分岐の例を示す図。

【図9】最大カット問題を複数回解いた場合におけるカット数の第２の例を示す図。

【図10】最大カット問題を複数回解いた場合におけるカット数の第３の例を示す図。

【図11】最大カット問題を複数回解いた場合におけるカット数の第４の例を示す図。

【図12】最大カット問題を複数回解いた場合におけるカット数の第５の例を示す図。

【図13】最大カット問題を複数回解いた場合におけるカット数の第６の例を示す図。

【図14】最大カット問題を複数回解いた場合におけるカット数の第７の例を示す図。

【図15】最大カット問題を複数回解いた場合におけるカット数の第８の例を示す図。

【図16】最大カット問題を複数回解いた場合におけるカット数の第９の例を示す図。

【図17】最大カット問題を複数回解いた場合におけるカット数の第１０の例を示す図。

【図18】最大カット問題を複数回解いた場合におけるカット数の第１１の例を示す図。

【図19】最大カット問題を複数回解いた場合におけるカット数の第１２の例を示す図。

【図20】最大カット問題を複数回解いた場合におけるカット数の第１３の例を示す図。

【図21】マルチプロセッサ構成の例を概略的に示した図。

【図22】ＰＣクラスタを使ってＮ=３６００の全結合イジング問題を解いたときの結果を示した図。

【図23】ＧＰＵを使った構成の例を概略的に示した図。

【図24】ＧＰＵを使ってＮ=３６００の全結合イジング問題を解いたときの結果を示した図。

【図25】情報処理システムが実行する処理の例を示したフローチャート。

【図26】情報処理システムが実行する処理の例を示したフローチャート。

【図27】アルゴリズムの例を示した図。

【図28】電子回路の構成例を示したブロック図。

【図29】行列とベクトルとの積を計算する方法の第１の例を示した図。

【図30】複数の並列化手法の例を示した図。

【図31】回路ブロックＭＭ_ｋの構成例を示した図。

【図32】回路ブロックＴＥ_ｋの構成例を示した図。

【図33】複数の電子回路が接続された構成例を示した図。

【図34】行列とベクトルとの積を計算する方法の第２の例を示した図。

【図35】各電子回路で実行されるアルゴリズムの例を示した図。

【図36】複数の電子回路が実行する処理の例を示すタイミングチャート。

【図37】通信チャネルのより詳細な構成例を示した図。

【図38】リングトポロジに対応したハードウェアの構成例を示したブロック図。

【図39】通信フェーズのタイミングチャートの例を示した図。

【図40】通信フェーズのタイミングチャートの例を示した図。

【発明を実施するための形態】

【0009】

以下、図面を参照しながら、本発明の実施形態について説明する。また、図面において同一の構成要素は、同じ番号を付し、説明は、適宜省略する。

【0010】

図１は、情報処理システム１００の構成例を示したブロック図である。図１の情報処理システム１００は、管理サーバ１と、ネットワーク２と、計算サーバ（情報処理装置）３ａ～３ｃと、ケーブル４ａ～４ｃと、スイッチ５を備えている。また、図１には、情報処理システム１００と通信可能な情報端末６が示されている。管理サーバ１、計算サーバ３ａ～３ｃ、情報端末６は、ネットワーク２を介して互いにデータ通信をすることができる。ネットワーク２は、例えば、複数のコンピュータネットワークが相互に接続されたインターネットである。ネットワーク２は、通信媒体として有線、無線、または、これらの組み合わせを用いることができる。また、ネットワーク２で使われる通信プロトコルの例としては、ＴＣＰ／ＩＰがあるが、通信プロトコルの種類については特に問わない。

【0011】

また、計算サーバ３ａ～３ｃは、それぞれケーブル４ａ～４ｃを介してスイッチ５に接続されている。ケーブル４ａ～４ｃおよびスイッチ５は、計算サーバ間のインターコネクトを形成している。計算サーバ３ａ～３ｃは、当該インターコネクトを介して互いにデータ通信をすることも可能である。スイッチ５は、例えば、Ｉｎｆｉｎｉｂａｎｄのスイッチであり、ケーブル４ａ～４ｃは、例えば、Ｉｎｆｉｎｉｂａｎｄのケーブルである。ただし、Ｉｎｆｉｎｉｂａｎｄのスイッチ／ケーブルの代わりに、有線ＬＡＮのスイッチ／ケーブルを使ってもよい。ケーブル４ａ～４ｃおよびスイッチ５で使われる通信規格および通信プロトコルについては、特に問わない。情報端末６の例としては、ノートＰＣ、デスクトップＰＣ、スマートフォン、タブレット、車載端末などが挙げられる。

【0012】

組合せ最適化問題の求解では、並列的な処理および／または処理の分散化を行うことができる。したがって、計算サーバ３ａ～３ｃおよび／または計算サーバ３ａ～３ｃのプロセッサは、一部の計算処理の一部のステップを分担して実行してもよいし、異なる変数について同様の計算処理を並列的に実行してもよい。管理サーバ１は、例えば、ユーザによって入力された組合せ最適化問題を各計算サーバに処理可能な形式に変換し、計算サーバを制御する。そして、管理サーバ１は、各計算サーバから計算結果を取得し、集約した計算結果を組合せ最適化問題の解に変換する。これにより、ユーザは、組合せ最適化問題の解を得ることができる。組合せ最適化問題の解は、最適解と、最適解に近い近似解とを含むものとする。

【0013】

図１には、３台の計算サーバが示されているが、これは、情報処理システムに含まれる計算サーバの台数を限定することを意図していない。また、組合せ最適化問題の求解に使われる計算サーバの台数についても特に問わない。例えば、情報処理システムに含まれる計算サーバは１台であってもよい。また、情報処理システムに含まれる複数の計算サーバのうち、１台の計算サーバを使って組合せ最適化問題の求解を行ってもよい。また、情報処理システムに、数百台以上の計算サーバが含まれていてもよい。計算サーバは、データセンターに設置されたサーバであってもよいし、オフィスに設置されたデスクトップＰＣであってもよい。また、計算サーバは異なるローケーションに設置された複数の種類のコンピュータであってもよい。計算サーバとして使われる情報処理装置の種類については特に問わない。例えば、計算サーバは、汎用的なコンピュータであってもよいし、専用の電子回路または、これらの組合せであってもよい。

【0014】

図２は、管理サーバ１の構成例を示したブロック図である。図２の管理サーバ１は、例えば、中央演算処理装置（ＣＰＵ）とメモリとを含むコンピュータである。管理サーバ１は、プロセッサ１０と、記憶部１４と、通信回路１５と、入力回路１６と、出力回路１７とを備えている。プロセッサ１０、記憶部１４、通信回路１５、入力回路１６、出力回路１７は、互いにバス２０を介して接続されているものとする。プロセッサ１０は、内部の構成要素として、管理部１１と、変換部１２と、制御部１３を含んでいる。

【0015】

プロセッサ１０は、演算を実行し、管理サーバ１の制御を行う電子回路である。プロセッサ１０として、例えば、ＣＰＵ、マイクロプロセッサ、ＡＳＩＣ、ＦＰＧＡ、ＰＬＤまたはこれらの組み合わせを用いることができる。管理部１１は、ユーザの情報端末６を介して管理サーバ１の操作を行うためのインタフェースを提供する。管理部１１が提供するインタフェースの例としては、ＡＰＩ、ＣＬＩ、ウェブページなどが挙げられる。例えば、ユーザは、管理部１１を介して組合せ最適化問題の情報の入力を行ったり、計算された組合せ最適化問題の解の閲覧および／またはダウンロードを行ったりすることができる。変換部１２は、組合せ最適化問題を各計算サーバが処理可能な形式に変換する。制御部１３は、各計算サーバに制御指令を送信する。制御部１３が各計算サーバから計算結果を取得した後、変換部１２は、複数の計算結果を集約し、組合せ最適化問題の解に変換する。

【0016】

記憶部１４は、管理サーバ１のプログラム、プログラムの実行に必要なデータ、プログラムによって生成されたデータを含む各種のデータを記憶する。ここで、プログラムは、ＯＳとアプリケーションの両方を含むものとする。記憶部１４は、揮発性メモリ、不揮発性メモリ、またはこれらの組み合わせであってもよい。揮発性メモリの例としては、ＤＲＡＭ、ＳＲＡＭなどがある。不揮発性メモリの例としては、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、ＲｅＲＡＭ、ＭＲＡＭが挙げられる。また、記憶部１４として、ハードディスク、光ディスク、磁気テープまたは外部の記憶装置を使ってもよい。

【0017】

通信回路１５は、ネットワーク２に接続された各装置との間でデータの送受信を行う。通信回路１５は、例えば、有線ＬＡＮのＮＩＣ（Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ Ｃａｒｄ）である。ただし、通信回路１５は、無線ＬＡＮなど、その他の種類の通信回路であってもよい。入力回路１６は、管理サーバ１へのデータ入力を実現する。入力回路１６は、外部ポートとして、例えば、ＵＳＢ、ＰＣＩ－Ｅｘｐｒｅｓｓなどを備えているものとする。図２の例では、操作装置１８が入力回路１６に接続されている。操作装置１８は、管理サーバ１に情報を入力するための装置である。操作装置１８は、例えば、キーボード、マウス、タッチパネル、音声認識装置などであるが、これに限られない。出力回路１７は、管理サーバ１からのデータ出力を実現する。出力回路１７は、外部ポートとしてＨＤＭＩ、ＤｉｓｐｌａｙＰｏｒｔなどを備えているものとする。図２の例では、表示装置１９が出力回路１７に接続されている。表示装置１９の例としては、ＬＣＤ（液晶ディスプレイ）、有機ＥＬ（有機エレクトロルミネッセンス）ディスプレイ、プロジェクタがあるが、これに限られない。

【0018】

管理サーバ１の管理者は、操作装置１８および表示装置１９を使って、管理サーバ１のメンテナンスを行うことができる。なお、操作装置１８および表示装置１９は、管理サーバ１に組み込まれたものであってもよい。また、必ず管理サーバ１に操作装置１８および表示装置１９が接続されていなくてもよい。例えば、管理者は、ネットワーク２と通信可能な情報端末を用いて管理サーバ１のメンテナンスを行ってもよい。

【0019】

図３は、管理サーバ１の記憶部１４に保存されるデータの例を示している。図３の記憶部１４には、問題データ１４Ａと、計算データ１４Ｂと、管理プログラム１４Ｃと、変換プログラム１４Ｄと、制御プログラム１４Ｅとが保存されている。例えば、問題データ１４Ａは、組合せ最適化問題のデータを含む。例えば、計算データ１４Ｂは、各計算サーバから収集された計算結果を含む。例えば、管理プログラム１４Ｃは、上述の管理部１１の機能を実現するプログラムである。例えば、変換プログラム１４Ｄは、上述の変換部１２の機能を実現するプログラムである。例えば、制御プログラム１４Ｅは、上述の制御部１３の機能を実現するプログラムである。

【0020】

図４は、計算サーバの構成例を示したブロックである。図４には、例示的に計算サーバ３ａの構成が示されている。他の計算サーバは、計算サーバ３ａと同様の構成であってもよいし、計算サーバ３ａと異なる構成であってもよい。計算サーバ３ａは、例えば、第１ベクトルと、第２ベクトルと、第３ベクトルの計算を単独で、または、他の計算サーバと分担して実行する情報処理装置である。計算サーバ３ａは、さらに第１ベクトルのそれぞれの要素を符号関数で変換した第４ベクトルの計算を行ってもよい。第３ベクトルのそれぞれの要素の値は、例えば、イジングモデルのエネルギー式から導出された式によって求められる。例えば、イジングモデルのエネルギー式を、すべての項に含まれる変数について偏微分した形式の式（基本式とよぶ）に基づいて第３ベクトルのそれぞれの要素を計算することができる。

【0021】

ここで、第１ベクトルは、変数ｘ_ｉ（ｉ＝１、２、・・・、Ｎ）を要素とするベクトルである。また、第２ベクトルは、変数ｙ_ｉ（ｉ＝１、２、・・・、Ｎ）を要素とするベクトルである。第３ベクトルは、変数ｚ_ｉ（ｉ＝１、２、・・・、Ｎ）を要素とするベクトルである。第４ベクトルは、第１ベクトルの要素を第１値もしくは第１値より大きい第２値のいずれかの値をとる第１関数で変換したベクトルである。上述の符号関数は、第１関数の一例である。なお、変数ｘ_ｉ、ｙ_ｉ、ｚ_ｉの詳細については、後述する。

【0022】

計算サーバ３ａは、例えば、通信回路３１と、共有メモリ３２と、プロセッサ３３Ａ～３３Ｄと、ストレージ３４と、ホストバスアダプタ３５とを備えている。通信回路３１、共有メモリ３２、プロセッサ３３Ａ～３３Ｄ、ストレージ３４、ホストバスアダプタ３５は、バス３６を介して互いに接続されているものとする。

【0023】

通信回路３１は、ネットワーク２に接続された各装置との間でデータの送受信を行う。通信回路３１は、例えば、有線ＬＡＮのＮＩＣ（Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ Ｃａｒｄ）である。ただし、通信回路３１は、無線ＬＡＮなど、その他の種類の通信回路であってもよい。共有メモリ３２は、プロセッサ３３Ａ～３３Ｄからアクセス可能なメモリである。共有メモリ３２の例としては、ＤＲＡＭ、ＳＲＡＭなどの揮発性メモリが挙げられる。ただし、共有メモリ３２として、不揮発性メモリなどその他の種類のメモリが使われてもよい。プロセッサ３３Ａ～３３Ｄは、共有メモリ３２を介してデータの共有を行うことができる。なお、必ず計算サーバ３ａのすべてのメモリが共有メモリとして構成されていなくてもよい。例えば、計算サーバ３ａの一部のメモリは、いずれかのプロセッサのみからアクセスできるローカルメモリとして構成されていてもよい。

【0024】

プロセッサ３３Ａ～３３Ｄは、計算処理を実行する電子回路である。プロセッサは、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のいずれであってもよいし、これらの組合せであってもよい。また、プロセッサは、ＣＰＵコアまたはＣＰＵスレッドであってもよい。プロセッサがＣＰＵである場合、計算サーバ３ａが備えるソケット数については、特に問わない。また、プロセッサは、ＰＣＩ ｅｘｐｒｅｓｓなどのバスを介して計算サーバ３ａのその他の構成要素に接続されていてもよい。

【0025】

図４の例では、計算サーバが４つのプロセッサを備えている。ただし、１台の計算サーバが備えているプロセッサの数はこれとは異なっていてもよい。例えば、計算サーバに実装されているプロセッサの数および／または種類が異なっていてもよい。

【0026】

積和演算部５１は、解きたい組合せ最適化問題の目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づき、第３ベクトルのそれぞれの要素を更新するように構成されている。ここで、基本式の変数は、第１ベクトルの要素、または、第１ベクトルの要素を第１値もしくは第１値より大きい第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である。更新部５０は、例えば、第１ベクトルの要素に、第２ベクトルの対応する要素、または、第２ベクトルの対応する要素に重み付けした値を加算することによって第１ベクトルの要素を更新し、値が第１値より小さい第１ベクトルの要素を第１値に設定し、値が第２値より大きい第１ベクトルの要素を第２値に設定し、第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と第１ベクトルの対応する要素との積を重み付けした値、ならびに、前記第３ベクトルの対応する要素を重み付けした値を加算することによって第２ベクトルの要素を更新するように構成されている。目的関数として、例えば、イジングモデルのエネルギー式を使うことができる。ここで、イジングモデルは、多体相互作用を有するものであってもよい。また、第１値として－１、第２値として＋１を使うことができる。ただし、第１値および／または第２値はその他の値であってもよい。

【0027】

図４の例では、プロセッサ３３Ａ～３３Ｃが更新部に相当しており、プロセッサ３３Ｄが積和演算部に相当している。ただし、図４に示した更新部／積和演算部とプロセッサとの対応関係は、一例にしかすぎない。したがって、更新部／積和演算部とプロセッサとの対応関係はこれとは異なっていてもよい。また、更新部／積和演算部に割り当てられるプロセッサ数については、特に限定しない。後述するように、同一のプロセッサが更新部および積和演算部の役割を兼ね備えていてもよい。計算サーバに複数の種類のプロセッサ（例えば、ＣＰＵ、ＧＰＵ、ＦＰＧＡ）が実装されている場合には、異なる種類のプロセッサを更新部および積和演算部に割り当ててもよい。

【0028】

ストレージ３４は、計算サーバ３ａのプログラム、プログラムの実行に必要なデータ、プログラムによって生成されたデータを含む各種のデータを記憶する。ここで、プログラムは、ＯＳとアプリケーションの両方を含むものとする。ストレージ３４は、揮発性メモリ、不揮発性メモリ、またはこれらの組み合わせであってもよい。揮発性メモリの例としては、ＤＲＡＭ、ＳＲＡＭなどがある。不揮発性メモリの例としては、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、ＲｅＲＡＭ、ＭＲＡＭが挙げられる。また、ストレージ３４として、ハードディスク、光ディスク、磁気テープまたは外部の記憶装置が使われてもよい。

【0029】

ホストバスアダプタ３５は、計算サーバ間のデータ通信を実現する。ホストバスアダプタ３５は、ケーブル４ａを介してスイッチ５に接続されている。ホストバスアダプタ３５は、例えば、ＨＣＡ（Ｈｏｓｔ Ｃｈａｎｎｅｌ Ａｄａｐｔｏｒ）である。ホストバスアダプタ３５、ケーブル４ａ、スイッチ５で高スループットを実現可能なインターコネクトを形成することにより、並列的な計算処理の速度を向上させることができる。

【0030】

図５は、計算サーバのストレージに保存されるデータの例を示している。図５のストレージ３４には、計算データ３４Ａと、計算プログラム３４Ｂと、制御プログラム３４Ｃとが保存されている。計算データ３４Ａは、計算サーバ３ａの計算途中のデータまたは計算結果を含んでいる。なお、計算データ３４Ａの少なくとも一部は、共有メモリ３２、プロセッサのキャッシュ、プロセッサのレジスタなど、異なる記憶階層に保存されていてもよい。計算プログラム３４Ｂは、所定のアルゴリズムに基づき、各プロセッサにおける計算処理および、共有メモリ３２およびストレージ３４へのデータの保存処理を実現するプログラムである。制御プログラム３４Ｃは、管理サーバ１の制御部１３から送信された指令に基づき、計算サーバ３ａを制御し、計算サーバ３ａの計算結果を管理サーバ１に送信するプログラムである。

【0031】

次に、組合せ最適化問題の求解に関連する技術について説明する。組合せ最適化問題を解くために使われる情報処理装置の一例として、イジングマシンが挙げられる。イジングマシンとは、イジングモデルの基底状態のエネルギーを計算する情報処理装置のことをいう。これまで、イジングモデルは、主に強磁性体や相転移現象のモデルとして使われることが多かった。しかし、近年、イジングモデルは、組み合わせ最適化問題を解くためのモデルとしての利用が増えている。下記の式（１）は、イジングモデルのエネルギーを示している。

【数1】

ここで、ｓ_ｉ、ｓ_ｊはスピンである、スピンは、＋１または－１のいずれかの値をとる２値変数である。Ｎは、スピンの数である。ｈ_ｉは、各スピンに作用する局所磁場である。Ｊは、スピン間における結合係数の行列である。行列Ｊは、対角成分が０である実対称行列となっている。したがって、Ｊ_ｉｊは行列Ｊのｉ行ｊ列の要素を示している。なお、式（１）のイジングモデルは、スピンについての２次式となっているが、スピンの３次以上の項を含む拡張されたイジングモデル（多体相互作用を有するイジングモデル）を使ってもよい。多体相互作用を有するイジングモデルについては、後述する。

【0032】

式（１）のイジングモデルを使うと、エネルギーＥ_{Ｉｓｉｎｇ}を目的関数とし、エネルギーＥ_{Ｉｓｉｎｇ}を可能な限り小さくする解を計算することができる。イジングモデルの解は、スピンのベクトル（ｓ_１、ｓ_２、・・・、ｓ_Ｎ）の形式で表される。特に、エネルギーＥ_{Ｉｓｉｎｇ}が最小値となるベクトル（ｓ_１、ｓ_２、・・・、ｓ_Ｎ）は、最適解とよばれる。ただし、計算されるイジングモデルの解は、必ず厳密な最適解でなくてもよい。以降では、イジングモデルを使ってエネルギーＥ_{Ｉｓｉｎｇ}が可能な限り小さくなる近似解（すなわち、目的関数の値が可能な限り最適値に近くなる近似解）を求める問題をイジング問題とよぶものとする。

【0033】

式（１）のスピンｓ_ｉは２値変数であるため、式（１＋ｓ_ｉ）／２を使うことにより、組合せ最適化問題で使われる離散変数（ビット）との変換を容易に行うことができる。したがって、組合せ最適化問題をイジング問題に変換し、イジングマシンに計算を行わせることにより、組合せ最適化問題の解を求めることが可能である。０または１のいずれかの値をとる離散変数（ビット）を変数とする２次の目的関数を最小化する解を求める問題は、ＱＵＢＯ（Ｑｕａｄｒａｔｉｃ Ｕｎｃｏｎｓｔｒａｉｎｅｄ Ｂｉｎａｒｙ Ｏｐｔｉｍｉｚａｔｉｏｎ、制約なし２値変数２次最適化）問題とよばれる。式（１）で表されるイジング問題は、ＱＵＢＯ問題と等価であるといえる。

【0034】

例えば、量子アニーラ、コヒーレントイジングマシン、量子分岐マシンなどがイジングマシンのハードウェア実装として提案されている。量子アニーラは、超伝導回路を使って量子アニーリングを実現する。コヒーレントイジングマシンは、光パラメトリック発振器で形成されたネットワークの発振現象を利用する。量子分岐マシンは、カー効果を有するパラメトリック発振器のネットワークにおける量子力学的な分岐現象を利用する。これらのハードウェア実装は、計算時間の大幅な短縮を実現する可能性がある一方、大規模化や安定的な運用が難しいという課題もある。

【0035】

そこで、広く普及しているデジタルコンピュータを使ってイジング問題の求解を行うことも可能である。デジタルコンピュータは、上述の物理的現象を使ったハードウェア実装と比べ、大規模化と安定運用が容易である。デジタルコンピュータでイジング問題の求解を行うためのアルゴリズムの一例として、シミュレーティッドアニーリング（ＳＡ）が挙げられる。シミュレーティッドアニーリングをより高速に実行する技術の開発が行われている。ただし、一般のシミュレーティッドアニーリングはそれぞれの変数が逐次更新される逐次更新アルゴリズムであるため、並列化による計算処理の高速化は難しい。

【0036】

上述の課題を踏まえ、デジタルコンピュータにおける並列的な計算によって、規模の大きい組合せ最適化問題の求解を高速に行うことが可能なシミュレーテッド分岐アルゴリズムが提案されている（例えば、上述の非特許文献７）。以降では、シミュレーテッド分岐アルゴリズムを使って組合せ最適化問題を解く情報処理装置および電子回路について説明する。

【0037】

はじめに、シミュレーテッド分岐アルゴリズムの概要について述べる。シミュレーテッド分岐アルゴリズムでは、それぞれＮ個ある２つの変数ｘ_ｉ，ｙ_ｉ（ｉ＝１、２、・・・、Ｎ）について、下記の式（２）の連立常微分方程式を数値的に解く。Ｎ個の変数ｘ_ｉのそれぞれは、イジングモデルのスピンｓ_ｉに対応している。一方、Ｎ個の変数ｙ_ｉのそれぞれは、運動量に相当している。変数ｘ_ｉ，ｙ_ｉは、いずれも連続変数であるものとする。

【数2】

【0038】

ここで、Ｈは、下記の式（３）のハミルトニアンである。係数Ｄは、離調（ｄｅｔｕｎｉｎｇ）に相当する。係数ｐ（ｔ）は、ポンピング振幅（ｐｕｍｐｉｎｇ ａｍｐｌｉｔｕｄｅ）に相当し、シミュレーテッド分岐アルゴリズムの計算時に更新回数に応じて値が単調増加する。係数ｐ（ｔ）の初期値は０に設定されていてもよい。係数ｐ（ｔ）は、第１係数に相当する。係数Ｋは、正のカー係数（Ｋｅｒｒ ｃｏｅｆｆｉｃｉｅｎｔ）に相当する。ｆ_ｉは、下記の式（４）で表される外力である。式（４）のｚ_ｉは、式（３）の中のエネルギーＥ_{Ｉｓｉｎｇ}に対応する項の括弧内を変数ｘ_ｉで偏微分した式となっている。

【数3】

【数4】

ここで、係数ｃとして、定数係数を使うことができる。この場合、係数ｃの値を、シミュレーテッド分岐アルゴリズムによる計算を実行する前に決める必要がある。例えば、計算の精度を得るために、係数ｃをＪ^（２）行列の最大固有値の逆数に近い値に設定することができる。例えば、ｃ＝０．５Ｄ√（Ｎ／２ｎ）という値を使うことができる。ここで、ｎは、組合せ最適化問題に係るグラフのエッジ数である。また、α（ｔ）は、ｐ（ｔ）とともに増加する係数である。例えば、α（ｔ）として、√（ｐ（ｔ））を使うことができる。

【0039】

なお、シミュレーテッド分岐アルゴリズムを使うことにより、３次以上の目的関数を有する組合せ最適化問題を解くことも可能である。２値変数を変数とする３次以上の目的関数を最小化する変数の組合せを求める問題は、ＨＯＢＯ（Ｈｉｇｈｅｒ Ｏｒｄｅｒ Ｂｉｎａｒｙ Ｏｐｔｉｍｉｚａｔｉｏｎ）問題とよばれる。ＨＯＢＯ問題を扱う場合、高次へ拡張されたイジングモデルにおけるエネルギー式として、下記の式（５）を使うことができる。

【数5】

ここで、Ｊ^（ｎ）はｎ階テンソルであり、式（１）の局所磁場ｈ_ｉと結合係数の行列Ｊを一般化させたものである。例えば、テンソルＪ^（１）は、局所磁場ｈ_ｉのベクトル（第６ベクトルとよぶ）に相当する。ｎ階テンソルＪ^（ｎ）では、複数の添え字に同じ値があるとき、要素の値は０となる。式（５）では、３次の項までが示されているが、それより高次の項も式（５）と同様に定義することができる。式（５）は多体相互作用を含むイジングモデルのエネルギーに相当している。

【0040】

なお、ＱＵＢＯと、ＨＯＢＯはいずれも、制約なし多項式２値変数最適化（ＰＵＢＯ：Ｐｏｌｙｎｏｍｉａｌ Ｕｎｃｏｎｓｔｒａｉｎｅｄ Ｂｉｎａｒｙ Ｏｐｔｉｍｉｚａｔｉｏｎ）の１種であるといえる。すなわち、ＰＵＢＯのうち、２次の目的関数を有する組合せ最適化問題は、ＱＵＢＯである。また、ＰＵＢＯのうち、３次以上の目的関数を有する組合せ最適化問題は、ＨＯＢＯであるといえる。

【0041】

シミュレーテッド分岐アルゴリズムを使ってＨＯＢＯ問題を解く場合、上述の式（３）のハミルトニアンＨを下記の式（６）に、上述の式（４）の外力ｆ_ｉを下記の式（７）にそれぞれ置き換えればよい。

【数6】

【数7】

例えば、（７）の２番目の式ｚ_ｉを用いて、第３ベクトルのそれぞれの要素を計算することができる。この式は、（６）の２番目の式を、すべての項に含まれる変数ｘ_ｉについて偏微分した形式をとっている。また、第１ベクトルの要素を変数としている。このように、ハミルトニアンが多体相互作用（３階以上のテンソル）の項を含んでもよい。また、ハミルトニアンとして、多体相互作用（３階以上のテンソル）の項を含まないものを使ってもよい。（７）の２番目の式ｚ_ｉは、ハミルトニアンの中のイジングモデルのエネルギーに対応する項から導出された基本式の一例である。すなわち、第１値は－１、第２値は１であってもよく、目的関数は、イジングモデルのエネルギー式に相当する項を含んでいてもよい。この場合、目的関数は、多体相互作用の項を含んでいてもよい。

【0042】

シミュレーテッド分岐アルゴリズムでは、ｐ（ｔ）の値を初期値（例えば、０）から所定の値まで増加させた後における変数ｘ_ｉの符号に基づき、スピンｓ_ｉの値を求めることができる。例えば、ｘ_ｉ＞０のときｓｇｎ（ｘ_ｉ）＝１、ｘ_ｉ＜０のときｓｇｎ（ｘ_ｉ）＝－１となる符号関数を使うと、ｐ（ｔ）の値が所定の値まで増加したとき、変数ｘ_ｉを符号関数で変換することによってスピンｓ_ｉの値を求めることができる。符号関数として、例えば、ｘ_ｉ≠０のときに、ｓｇｎ（ｘ_ｉ）＝ｘ_ｉ／｜ｘ_ｉ｜、ｘ_ｉ＝０のときにｓｇｎ（ｘ_ｉ）＝１または－１になる関数を使うことができる。すなわち、更新部５０は、値が第１値と第２値の間にある第３値より小さい第１ベクトルの要素を第１値に変換し、値が第３値より大きい第１ベクトルの要素を第２値に変換することによって、組合せ最適化問題の解を求めるように構成されていてもよい。例えば、更新部５０は、正値である第１ベクトルの要素を＋１に変換し、負値である第１ベクトルを－１に変換することによって、組合せ最適化問題の解を求めるように構成されていてもよい。更新部５０が組合せ最適化問題の解（例えば、イジングモデルのスピンｓ_ｉ）を求めるタイミングについては、特に問わない。例えば、更新部５０は、第１ベクトル、第２ベクトル、第３ベクトルの更新回数または第１係数ｐの値がしきい値より大きくなったときに組合せ最適化問題の解を求めるように構成されていてもよい。イジング問題を解く場合、組合せ最適化問題の解は、イジングモデルのスピンｓ_ｉに相当する。

【0043】

例えば、シンプレクティック・オイラー法を使うと、式（２）、（３）、（４）または、式（２）、（６）、（７）によって与えられる微分方程式を解くことができる。下記の式（８）に示されているように、シンプレクティック・オイラー法を使う場合、微分方程式が離散的な漸化式に書き換えられる。

【数8】

ここで、ｔは、時刻であり、Δｔは、時間ステップ（時間刻み幅）である。式（８）の非線形項Ｋｘ^２ _ｉ（ｔ＋Δｔ）は、計算中に変数ｘ_ｉが発散するのを防止する。

【0044】

計算サーバでは、式（８）のアルゴリズムに基づき、それぞれＮ個ある２つの変数ｘ_ｉ，ｙ_ｉ（ｉ＝１、２、・・・、Ｎ）を更新してもよい。すなわち、計算サーバが更新するデータには、変数ｘ_ｉ（ｉ＝１、２、・・・、Ｎ）を要素とする第１ベクトル（ｘ_１，ｘ_２，・・・，ｘ_Ｎ）と、変数ｙ_ｉ（ｉ＝１、２、・・・、Ｎ）を要素とする第２ベクトル（ｙ_１，ｙ_２，・・・，ｙ_Ｎ）と、変数ｚ_ｉ（ｉ＝１、２、・・・、Ｎ）を要素とする第３ベクトル（ｚ_１，ｚ_２，・・・，ｚ_Ｎ）が含まれていてもよい。計算サーバは、式（８）のアルゴリズムに基づき、第３ベクトルのそれぞれの要素ｚ_ｉ（ｉ＝１、２、・・・、Ｎ）と、第１のベクトルのそれぞれの要素ｘ_ｉ（ｉ＝１、２、・・・、Ｎ）と、第２ベクトルのそれぞれの要素ｙ_ｉ（ｉ＝１、２、・・・、Ｎ）を更新することができる。

【0045】

式（８）を参照すると、外力項ｆ_ｉに含まれる、行列またはテンソルの積和演算以外は、１種類の添え字（ｉ）しか現れていないことがわかる。このため、式（８）のうち、１種類の添え字（ｉ）しか現れていない部分の演算を並列化することによって、計算時間を短縮することができる。

【0046】

なお、式（８）では、微分方程式との対応関係を示すために、時刻ｔおよび時間ステップΔｔが使われている。ただし、実際にシンプレクティック・オイラー法をソフトウェアまたはハードウェアに実装する際は、必ず明示的なパラメータとして時刻ｔおよび時間ステップΔｔが含まれていなくてもよい。例えば、時間ステップΔｔを１とすれば、実装時のアルゴリズムから時間ステップΔｔを除去することが可能である。アルゴリズムを実装する際に、明示的なパラメータとして時間ｔを含めない場合には、式（８）において、ｘ_ｉ（ｔ＋Δｔ）をｘ_ｉ（ｔ）の更新後の値であると解釈すればよい。すなわち、上述の式（８）および以降の各式における“ｔ”は、更新前の変数の値、“ｔ＋Δｔ”は、更新後の変数の値を示すものとする。

【0047】

次に、シミュレーテッド分岐アルゴリズムをシンプレクティック・オイラー法によってデジタルコンピュータに実装し、組合せ最適化問題を解いたときの結果を示す。以降では、最大カット問題のベンチマークセット（Ｇ－ｓｅｔ）のＧ２２を１０００回解いた場合におけるカット数の平均値と最大値を示す。最大カット問題とは、分割時にカットされるエッジの重みの合計値を最大化するよう、重み付きグラフのノードを２つのグループに分割する問題である。最大カット問題は、組合せ最適化問題の一種である。

【0048】

図６は、上述の式（８）のアルゴリズムを使ったときにおける結果を示している。時間ステップをΔｔ＝０．５、合計時間ステップ数を１００、１０００、１００００、１０００００、１００００００として計算を行っている。係数について、Ｄ＝Ｋ＝１、ｃ=０．５Ｄ√（Ｎ／２ｎ）を使った。なお、ｎにはＧ２２のグラフのエッジ数、１９９９０が代入される。時間ステップ数の増加に応じて係数ｐ（第１係数）の値を０から１に線形に増加させた。また、変数ｘ_ｉの初期値に０を設定し、変数ｙ_ｉの初期値として［－０．１，０．１］の範囲の擬似乱数を設定した。

【0049】

図６上側のグラフは、カット数の平均値を示している。一方、図６下側のグラフは、カット数の最大値を示している。図６のいずれのグラフにおいても、縦軸はカット数に、横軸は時間ステップ数にそれぞれ対応している。図６の両グラフにある水平方向の破線Ｃｍａｘは、Ｇ２２で知られている最大カット数１３３５９を示している。カット数が破線Ｃｍａｘに近いほど、最適解に近い結果が得られているといえる。図６を参照すると、合計時間ステップ数が大きくなっても最大カット数に到達していない。スピンｓ_ｉが２値変数ではなく、連続変数ｘ_ｉで表現されていることに起因する誤差があるため、式（８）のアルゴリズムを使ったときに得られる解には、最適解との差がある。

【0050】

そこで、誤差を減らすために、式（８）のアルゴリズムを改良することができる。具体的には、更新によって変数ｘ_ｉの絶対値が１より大きくなったとき、変数ｘ_ｉをｓｇｎ（ｘ_ｉ）に置き換える。すなわち、更新によってｘ_ｉ＞１となったとき、変数ｘ_ｉの値は１に設定される。また、更新によってｘ_ｉ＜－１となったとき、変数ｘ_ｉの値は－１に設定される。これにより、変数ｘ_ｉを使ってスピンｓ_ｉをより高い精度で近似することが可能となる。すなわち、更新部５０は、値が－１より小さい第１ベクトルの要素の値を－１に設定し、値が＋１より大きい第１ベクトルの要素の値を＋１に設定するように構成されていてもよい。このような処理を含めることにより、アルゴリズムは、ｘ_ｉ＝±１の位置に壁があるＮ粒子の物理モデルと等価になる（図７）。

【0051】

さらに、更新によってｘ_ｉ＞１となったとき、変数ｘ_ｉに対応する変数ｙ_ｉに係数ｒを乗算してもよい。例えば、－１＜ｒ≦０の係数ｒを使うと、上記の壁は、反射係数ｒの壁となる。特に、ｒ＝０の係数ｒを使った場合、アルゴリズムは、ｘ_ｉ＝±１の位置に完全非弾性衝突の起こる壁がある物理モデルと等価になる。すなわち、更新部５０は、値が第１値より小さい第１ベクトルの要素に対応する第２ベクトルの要素、または、第２値より大きい第１ベクトルの要素に対応する第２ベクトルの要素を、もとの前記第２ベクトルの要素に、第２係数を乗じた値に更新するように構成されていてもよい。例えば、更新部５０は、値が－１より小さい第１ベクトルの要素に対応する第２ベクトルの要素、または、値が１より大きい第１ベクトルの要素に対応する第２ベクトルの要素を、もとの第２ベクトルの要素に第２係数を乗じた値に更新するように構成されていてもよい。ここで、第２係数は上述の係数ｒに相当する。

【0052】

なお、更新によってｘ_ｉ＞１となったとき、変数ｘ_ｉに対応する変数ｙ_ｉの値を擬似乱数に設定してもよい。例えば、［－０．１，０．１］の範囲の乱数を使うことができる。すなわち、更新部５０は、値が第１値より小さい第１ベクトルの要素に対応する第２ベクトルの要素の値、または、値が第２値より大きい第１ベクトルの要素に対応する第２ベクトルの要素の値を、擬似乱数に設定するように構成されていてもよい。

【0053】

以上のようにして｜ｘ_ｉ｜＞１とならないように更新すると、式（８）の非線形項Ｋｘ^２ _ｉ（ｔ＋Δｔ）を除去しても、ｘ_ｉの値が発散することはなくなる。したがって、式（８）のアルゴリズムに代わり、下記の式（９）のアルゴリズムを使うことが可能となる。

【数9】

【0054】

上述の式（９）のアルゴリズムでは、必ずしも擬似乱数を使う必要がない。また、式（９）のアルゴリズムは、式（８）と同様、ハミルトン方程式を解くものであり、変数ｙ_ｉは運動量に相当する。そのため、シンプレクティック・オイラー法を使うことにより、時間ステップΔｔとして小さな値を使わなくても、安定的に解を求めることができる。また、式（９）のアルゴリズムにおいても、３次以上の目的関数を有する組合せ最適化問題を解くことが可能である。なお、対比のため、図８には、式（８）のアルゴリズムを物理的なモデルに見立てた場合のグラフを示した。

【0055】

図９は、式（９）のアルゴリズムを使ってＧ－ｓｅｔのＧ２２を１０００回解いたときの結果を示している。図９では、式（９）のアルゴリズムを使っている。第２係数ｒの値は０に設定され、時間ステップはΔｔ＝１に設定されている。その他の計算条件は、図６と同様であるものとする。なお、式（９）では、非線形項がないため、時間ステップΔｔを図８の倍に設定することができた。

【0056】

図９上側のグラフは、カット数の平均値を示している。一方、図９下側のグラフは、カット数の最大値を示している。各軸の対応関係および両グラフにある水平方向の破線Ｃｍａｘの定義は、図６と同様である。また、図９の両グラフにおいて実線で示されたデータは、式（９）のアルゴリズムの適用時の結果に相当している。一方、図９の両グラフにおいて破線で示されたデータは、式（８）のアルゴリズムを使ったときの結果に相当する。

【0057】

図９を参照すると、図６と比べ、カット数の平均値およびカット数の最大値のいずれも最適解に近づいていることがわかる。ただし、図９の結果でも依然として計算値と最適解との間に差がある。この誤差は、第３ベクトルの要素の値ｚ_ｉを定義する基本式において、変数としてスピンｓ_ｉではなく、連続変数ｘ_ｉが使われていることに起因していると考えられる。特に、高次の項が増えるほど、ｚ_ｉにおける変数ｘどうしの積演算は、誤差を大きくする原因となりうる。例えば、１より大きい変数を複数回乗算すると、値が１より著しく大きくなってしまう。

【0058】

そこで、誤差を軽減するために、式（９）のアルゴリズムをさらに改良することができる。例えば、下記の式（１０）のように、ｚ_ｉにおいて、連続変数ｘ_ｉに代わって連続変数ｘ_ｉを符号関数で変換した値ｓｇｎ（ｘ_ｉ）を代入することができる。連続変数ｘ_ｉを符号関数で変換した値ｓｇｎ（ｘ_ｉ）は、スピンｓ_ｉに相当する。

【数10】

式（１０）では、ｚ_ｉの１階のテンソルを含む項の係数αを定数（例えば、α＝１）にしてもよい。式（１０）のアルゴリズムは、式（８）、（９）とは異なり、ハミルトン方程式を解くものではない。式（１０）は、外場によって制御された力学系であると見なすことが可能である。式（１０）のアルゴリズムでは、高次の目的関数を有するＨＯＭＯを扱った場合、ｚ_ｉのどのスピンどうしの積も－１または１のいずれかの値をとるため、積演算による誤差の発生を防ぐことができる。

【0059】

上述の式（１０）のアルゴリズムのように、計算サーバが計算するデータは、さらに、変数ｓ_ｉ（ｉ＝１、２、・・・、Ｎ）を要素とする第４ベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）を含んでいてもよい。第１ベクトルのそれぞれの要素を符号関数で変換することにより、第４ベクトルを得ることができる。すなわち、積和演算部５１は、イジングモデルのエネルギー式を、すべての項に含まれる変数について偏微分した形式の基本式を使って、第３ベクトルのそれぞれの要素の値を更新するように構成されていてもよい。ここで、基本式の変数として、第１ベクトルの要素または、第１ベクトルの要素を符号関数で変換した第４ベクトルの要素を使うことができる。

【0060】

図１０は、式（１０）のアルゴリズムを使ってＧ－ｓｅｔのＧ２２を１０００回解いたときの結果を示している。使用されるアルゴリズムの違いを除けば、図１０の計算条件（例えば、時間ステップΔｔ、各係数）は、図９と同様であるものとする。図１０上側のグラフは、カット数の平均値を示している。一方、図１０下側のグラフは、カット数の最大値を示している。各軸の対応関係および両グラフにある水平方向の破線Ｃｍａｘの定義は、図６、図９と同様である。また、図１０の両グラフにおいて実線で示されたデータは、式（１０）のアルゴリズムの適用時の結果に相当する。一方、図１０の両グラフにおいて破線で示されたデータは、式（８）のアルゴリズムを使ったときの結果に相当する。

【0061】

図１０を参照すると、カット数の平均値およびカット数の最大値のいずれにおいても、図９と比べて最適解により近い値が得られることがわかる。図１０下側のグラフを参照すると、式（１０）のアルゴリズムを使うことにより、カット数の最大値１３３５９が得られることがわかる。

【0062】

シンプレクティック・オイラー法を使ったシミュレーテッド分岐アルゴリズムには、さらに下記の式（１１）のような変形例も存在する。

【数11】

【0063】

式（１１）のアルゴリズムは、外力に相当する項ｆ_ｉの計算方法が上述の各例とは異なっている。（１１）４番目の式を使って計算された値ｚ_ｉを符号関数で変換し、１で規格化している。すなわち、積和演算部５１は、第１ベクトルの要素を変数として計算した基本式の値（ｚ_ｉ）を第１関数で変換した値に基づいて第３ベクトルのそれぞれの要素を更新するように構成されていてもよい。第１関数として、例えば、符号関数を使うことができる。ただし、後述するように、その他の関数を第１関数として使ってもよい。

【0064】

また、式（１１）では、係数ｃの代わりに、関数ｇ（ｔ）が使われている。一般に、第３ベクトルの要素の値ｚ_ｉの計算結果への寄与度は、問題によって異なる。しかし、式（１１）では、第３ベクトルの要素の値ｚ_ｉが１で規格化されているため、問題ごとに係数ｃの値を決定する必要がなくなる。関数ｇ（ｔ）として、例えば、下記の式（１２）を使うことができる。

【数12】

式（１２）の関数は、更新回数に応じて、単調増加してから単調減少する。ただし、上述の式（１２）は一例にすぎず、ｇ（ｔ）として、ｐ（ｔ）をパラメータとする、これとは異なる関数を使ってもよい。すなわち、積和演算部５１は、第１係数ｐをパラメータとする第２関数を乗じることによって第３ベクトルのそれぞれの要素を更新するように構成されていてもよい。

【0065】

図１１は、式（１１）のアルゴリズムを使ってＧ－ｓｅｔのＧ２２を１０００回解いたときの結果を示している。使用されるアルゴリズムの違いを除けば、図１１の計算条件（例えば、時間ステップΔｔ、使われる係数）は、図９と同様であるものとする。図１１上側のグラフは、カット数の平均値を示している。一方、図１１下側のグラフは、カット数の最大値を示している。各軸の対応関係および両グラフにある水平方向の破線Ｃｍａｘの定義は、図６、図９と同様である。また、図１１の両グラフにおいて実線で示されたデータは、式（１１）のアルゴリズムの適用時の結果に相当する。一方、図１１の両グラフにおいて破線で示されたデータは、式（８）のアルゴリズムを使ったときの結果に相当する。

【0066】

図１１を参照すると、カット数の平均値およびカット数の最大値のいずれにおいても、式（８）のアルゴリズムと比べて最適解により近い値が得られることがわかる。図１１下側のグラフを参照すると、式（１１）のアルゴリズムを使うことにより、最大値１３３５９に近い、カット数１３３５８が得られていることがわかる。

【0067】

式（９）～式（１１）のアルゴリズムでは、基本式（ｚ_ｉの式）の１階のテンソルを含む項の係数αを定数係数（例えば、α＝１）として計算を行ってもよい。また、式（９）～式（１１）のアルゴリズムでは、基本式（ｚ_ｉの式）の１階のテンソルを含む項の係数αとして更新回数に応じて単調減少または単調増加する係数を使ってもよい。この場合、基本式の１階のテンソルを含む項は、更新回数に応じて単調減少または単調増加する。

【0068】

上述の式（９）のアルゴリズムおよび式（１０）のアルゴリズムには、係数ｃが含まれている。係数ｃをＪ^（２）行列の最大固有値の逆数に近い値にしたい場合、Ｊ^（２）行列の最大固有値を計算するか、Ｊ^（２）行列の最大固有値の見積もりを行う必要がある。最大固有値の計算は、必要な計算量が大きい。一方、最大固有値の見積もりは、値の正確性が保証されていない。そこで、係数ｃの代わりに上述の式（１２）のような、更新回数に応じて値が変動する関数を使うことができる。また、係数ｃの代わりに、下記の式（１３）のように、第１のベクトル（ｘ_１、ｘ_２、・・・、ｘ_Ｎ）および第３ベクトル（ｚ_１、ｚ_２、・・・、ｚ_Ｎ）に基づいて計算される、近似値ｃ１を使ってもよい。

【数13】

式（１３）を参照すると、分母と分子がいずれもベクトルのノルムとなっている。式（１３）のように、ベクトルのノルムとして、ベクトルの各要素の２乗和の平方根である、Ｌ２ノルムを使うことができる。ただし、ベクトルの要素の絶対値の和である、Ｌ１ノルムなど、その他の定義によるノルムを使ってもよい。

【0069】

すなわち、更新部５０は、第１ベクトルのノルムを第３ベクトルのノルムで除算した第３係数ｃ１を計算し、第２ベクトルの要素に、第１係数ｐ（ｔ＋Δｔ）と更新された第１ベクトルの対応する要素との積を重み付けした値ならびに、第３ベクトルの対応する要素を第３係数ｃ１で重み付けした値を加算することによって第２ベクトルの要素を更新するように構成されていてもよい。

【0070】

さらに、係数ｃの代わりに、下記の式（１４）のような内積によって定義される近似値ｃ´１を使ってもよい。

【数14】

【0071】

すなわち、更新部５０は、第１ベクトルどうしの内積を、第１ベクトルと第３ベクトルの内積の絶対値で除算した第３係数ｃ´１を計算し、第２ベクトルの要素に、第１係数ｐ（ｔ＋Δｔ）と更新された第１ベクトルの対応する要素との積を重み付けした値ならびに、第３ベクトルの対応する要素を第３係数ｃ´１で重み付けした値を加算することによって第２ベクトルの要素を更新するように構成されていてもよい。

【0072】

近似値ｃ１、ｃ´１は、各計算タイミングにおける第１ベクトル（ｘ_１，ｘ_２，・・・，ｘ_Ｎ）および第３ベクトル（ｚ_１，ｚ_２，・・・，ｚ_Ｎ）の値に基づいて計算されるため、係数ｃのような定数ではなく、動的に制御される係数となる。なお、第１ベクトル（ｘ_１，ｘ_２，・・・，ｘ_Ｎ）および第３ベクトル（ｚ_１，ｚ_２，・・・，ｚ_Ｎ）については、変数の更新処理で計算されたものを利用することができるため、近似値ｃ１、ｃ´１を計算したとしても、計算量が大幅に増えることはない。局所磁場のないイジング問題において、（ｘ_１，ｘ_２，・・・，ｘ_Ｎ）がＪ^（２）の最大固有値に対応する固有ベクトルであるとき、近似値ｃ１、ｃ´１はＪ^（２）の最大固有値の逆数に等しくなる。また、（ｘ_１，ｘ_２，・・・，ｘ_Ｎ）が固有ベクトルからずれていると、近似値ｃ１、ｃ´１はＪ^（２）の最大固有値の逆数より大きな値となるため、解の収束が早まる。

【0073】

図１２は、式（９）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ１を使い、Ｇ－ｓｅｔのＧ２２を１０００回解いたときの結果を示している。図１３は、式（９）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ´１を使い、Ｇ－ｓｅｔのＧ２２を１０００回解いたときの結果を示している。図１４は、式（１０）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ１を使い、Ｇ－ｓｅｔのＧ２２を１０００回解いたときの結果を示している。図１５は、式（１０）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ´１を使い、Ｇ－ｓｅｔのＧ２２を１０００回解いたときの結果を示している。

【0074】

図１２～図１５において、上側のグラフは、カット数の平均値を示している。一方、図１２～図１５において、下側のグラフは、カット数の最大値を示している。各軸の対応関係および両グラフにある水平方向の破線Ｃｍａｘの定義は、上述の各グラフと同様である。図１２～図１５の各グラフにおいて破線で示されたデータは、式（８）のアルゴリズムを使ったときの結果を示している。

【0075】

図１２～図１５を参照すると、カット数の平均値およびカット数の最大値のいずれにおいても、式（８）のアルゴリズムと比べて最適解により近い値が得られることがわかる。特に、式（１０）のアルゴリズムにおいて、近似値ｃ１またはｃ´１を使うと、カット数の最大値１３３５９が得られていることがわかる。

【0076】

なお、式（９）のアルゴリズムおよび式（１０）のアルゴリズムでは、近似値ｃ１およびｃ´１の代わりに下記の式（１５）で定義される近似値ｃ２またはｃ´２を使ってもよい。

【数15】

【0077】

すなわち、更新部５０は、第１ベクトルのそれぞれの要素を符号関数で変換した第４ベクトルのノルムを、第３ベクトルのノルムで除算した第３係数ｃ２を計算し、第２ベクトルの要素に、第１係数ｐ（ｔ＋Δｔ）と更新された第１ベクトルの対応する要素との積を重み付けした値ならびに、第３ベクトルの対応する要素を第３係数ｃ２で重み付けした値を加算することによって第２ベクトルの要素を更新するように構成されていてもよい。

【0078】

また、更新部５０は、第１ベクトルのそれぞれの要素を符号関数で変換した第４ベクトルどうしの内積を、第４ベクトルと第３ベクトルの内積の絶対値で除算した第３係数ｃ´２を計算し、第２ベクトルの要素に、第１係数ｐ（ｔ＋Δｔ）と更新された前記第１ベクトルの対応する要素との積を重み付けした値ならびに、第３ベクトルの対応する要素を第３係数ｃ´２で重み付けした値を加算することによって第２ベクトルの要素を更新するように構成されていてもよい。

【0079】

式（１５）の第３ベクトル（ｚ_１，ｚ_２，・・・，ｚ_Ｎ）については、アルゴリズムで計算されたものを使うことができるため、近似値ｃ２、ｃ´２を求めたとしても、計算量が大幅に増えることはない。

【0080】

図１６は、式（１０）のアルゴリズムで係数ｃの代わりに近似値ｃ２を使い、Ｇ－ｓｅｔのＧ２２を１０００回解いたときの結果を示している。図１７は、式（１０）のアルゴリズムで係数ｃの代わりに近似値ｃ´２を使い、Ｇ－ｓｅｔのＧ２２を１０００回解いたときの結果を示している。図１６および図１７おいて、上側のグラフは、カット数の平均値を示している。一方、図１６および図１７において、下側のグラフは、カット数の最大値を示している。各軸の対応関係および両グラフにある水平方向の破線Ｃｍａｘの定義は、上述の各グラフと同様である。図１６および図１７の各グラフにおいて破線で示されたデータは、式（８）のアルゴリズムを使ったときの結果を示している。

【0081】

図１６および図１７を参照すると、式（８）のアルゴリズムと比べて最適解により近い値が得られることがわかる。式（１０）のアルゴリズムにおいて、近似値ｃ２またはｃ´２を使うと、カット数の最大値１３３５９が得られていることがわかる。

【0082】

アルゴリズムの実行中における各ベクトルの値を使って、近似値ｃ１、ｃ´１、ｃ２、ｃ´２を計算すると、各計算タイミングによって値が激しく変動することがある。近似値ｃ１、ｃ´１、ｃ２、ｃ´２の変動を抑制するため、近似値ｃ１、ｃ´１、ｃ２、ｃ´２の代わりに近似値ｃ１、ｃ´１、ｃ２、ｃ´２を所定の規則に基づいて変換した値を使ってもよい。例えば、所定の規則として下記の式（１６）を使うことができる。

【数16】

ここで、γに１より小さい値を設定することができる。式（１６）のｃ（ｔ＋Δｔ）には、例えば、上述の式（１３）～（１５）によって計算された近似値が代入される。ｃ（ｔ＋Δｔ）を、各計算タイミングにおいて振動成分を含む信号をサンプリングした値であるとみなすと、ｄ（ｔ＋Δｔ）は、ｃ（ｔ＋Δｔ）が一定帯域のローパスフィルタを通過した後の値に相当するといえる。

【0083】

すなわち、更新部５０は、第３係数（近似値ｃ１、ｃ´１、ｃ２、ｃ´２のいずれか）がローパスフィルタを通過した後の値である第４係数を計算し、第３係数に代わり、第４係数を用いて第２ベクトルの要素を更新するように構成されていてもよい。

【0084】

図１８は、係数ｃの代わりに、近似値ｃ１を式（１６）の規則に基づき変換した値（第４係数）を使った式（９）のアルゴリズムにおいて、Ｇ－ｓｅｔのＧ２２を１０００回解いたときの結果を示している。図１９は、係数ｃの代わりに、近似値ｃ１を式（１６）の規則に基づき変換した値（第４係数）を使った式（１０）のアルゴリズムにおいて、Ｇ－ｓｅｔのＧ２２を１０００回解いたときの結果を示している。図２０は、係数ｃの代わりに、近似値ｃ２を式（１６）の規則に基づき変換した値（第４係数）を使った式（１０）のアルゴリズムにおいて、Ｇ－ｓｅｔのＧ２２を１０００回解いたときの結果を示している。図１８～図２０では、ｄ（ｔ）の初期値を０、γ＝０．１として計算を行った。

【0085】

図１８～図２０において、上側のグラフは、カット数の平均値を示している。一方、図１８～図２０において、下側のグラフは、カット数の最大値を示している。各軸の対応関係および両グラフにある水平方向の破線Ｃｍａｘの定義は、上述の各グラフと同様である。図１８～図２０の各グラフにおいて破線で示されたデータは、式（８）のアルゴリズムを使ったときの結果を示している。

【0086】

図１８～図２０を参照すると、いずれの場合においても、式（８）のアルゴリズムと比べて最適解により近い値が得られることがわかる。特に図１９および図２０では、カット数の最大値１３３５９が得られていることがわかる。

【0087】

上述では、シミュレーテッド分岐アルゴリズムを用いて、イジングモデルの解を求める例について説明した。ただし、シミュレーテッド分岐アルゴリズムによる求解が可能な組合せ最適化問題は、イジング問題に限られない。シミュレーテッド分岐アルゴリズムを用いることによって、一般的な２値変数の組合せ最適化問題を解くことが可能である。例えば、上述の各アルゴリズムは、目的関数の変数が、ａ（第１値）と、ａより大きいｂ（第２値）のいずれかをとる２値変数である、組合せ最適化問題に適用することが可能である。例えば、上述の式（９）のアルゴリズムを使った場合、更新によって変数ｘ_ｉがａより小さくなったとき、変数ｘ_ｉの値をａに設定する。また、更新によって変数ｘ_ｉがｂより大きくなったとき、変数ｘ_ｉの値をｂに設定する。また、一定の更新回数の後に目的関数の解を求める場合、符号関数の代わりに、値域がａまたはｂの２値である関数ｆ（ｘ_ｉ）を使ってもよい。この関数ｆ（ｘ_ｉ）がとる値は、変数ｘ_ｉの値をしきい値ｖ（ａ＜ｖ＜ｂ）と比較した結果に基づいて決まる。例えば、ｘ_ｉ＜ｖであるならば、ｆ（ｘ_ｉ）＝ａとなる。また、ｖ＜ｘ_ｉであるならば、ｆ（ｘ_ｉ）＝ｂとなる。例えば、ｘ_ｉ＝ｖである場合、ｆ（ｘ_ｉ）＝ａまたは、ｆ（ｘ_ｉ）＝ｂとなる。ここで、しきい値ｖの値として、例えば、（ａ＋ｂ）／２を使うことができる。上述の関数ｆ（ｘ_ｉ）は、第１ベクトルの要素を第４ベクトルの要素に変換する第1関数として使われてもよい。

【0088】

ここまでは、シンプレクティック・オイラー法によって実装されたシミュレーテッド分岐アルゴリズムの例と、それぞれのアルゴリズムを使って組合せ最適化問題を計算した結果について説明した。以降では、上述のアルゴリズムの実装例について述べる。

【0089】

（ＰＣクラスタへの実装例）
はじめに、ＰＣクラスタへ上述のアルゴリズムを実装した例について説明する。ＰＣクラスタとは、複数台のコンピュータを接続し、１台のコンピュータでは得られない計算性能を実現するシステムである。例えば、図１に示した情報処理システム１００は、複数台の計算サーバおよびプロセッサを含んでおり、ＰＣクラスタとして利用することが可能である。例えば、ＰＣクラスタにおいては、ＭＰＩ（Ｍｅｓｓａｇｅ Ｐａｓｓｉｎｇ Ｉｎｔｅｒｆａｃｅ）を使うことにより、情報処理システム１００のような複数の計算サーバにメモリが分散して配置されている構成でも並列的な計算を実行することが可能である。例えば、ＭＰＩを使って管理サーバ１の制御プログラム１４Ｅ、各計算サーバの計算プログラム３４Ｂおよび制御プログラム３４Ｃを実装することができる。

【0090】

ＰＣクラスタで利用するプロセッサ数がＱである場合、それぞれのプロセッサに、第１ベクトル（ｘ_１，ｘ_２，・・・，ｘ_Ｎ）に含まれる変数ｘ_ｉのうち、Ｌ個の変数の計算を行わせることができる。同様に、それぞれのプロセッサに、第２ベクトル（ｙ_１，ｙ_２，・・・，ｙ_Ｎ）に含まれる変数ｙ_ｉのうち、Ｌ個の変数の計算を行わせることができる。すなわち、プロセッサ＃ｊ（ｊ＝１，２，・・・，Ｑ）は、変数｛ｘ_ｍ｜ｍ＝（ｊ－１）Ｌ＋１，（ｊ－１）Ｌ＋２，・・・，ｊＬ｝および｛ｙ_ｍ｜ｍ＝（ｊ－１）Ｌ＋１，（ｊ－１）Ｌ＋２，・・・，ｊＬ｝の計算を行う。また、プロセッサ＃ｊによる｛ｙ_ｍ｜ｍ＝（ｊ－１）Ｌ＋１，（ｊ－１）Ｌ＋２，・・・，ｊＬ｝の計算に必要な下記の式（１７）に示されたテンソルＪ^（ｎ）は、プロセッサ＃ｊがアクセス可能な記憶領域（例えば、レジスタ、キャッシュ、メモリなど）に保存されるものとする。

【数17】

【0091】

ここでは、それぞれのプロセッサが第１ベクトルおよび第２ベクトルの一定数の変数を計算する場合を説明した。ただし、プロセッサによって、計算する第１ベクトルおよび第２ベクトルの変数の数が異なっていてもよい。例えば、計算サーバに実装されるプロセッサによって性能差がある場合、プロセッサの性能に応じて計算対象とする変数の数を決めることができる。

【0092】

すなわち、情報処理装置（例えば、計算サーバ）は、複数のプロセッサを備えていてもよい。更新部５０は、複数のプロセッサを含んでおり、更新部５０の複数のプロセッサのそれぞれは、第１ベクトルの一部の要素の値および第２ベクトルの一部の要素の値を更新するように構成されていてもよい。

【0093】

変数ｙ_ｉの値を更新するためには、第１ベクトル（ｘ_１，ｘ_２，・・・，ｘ_Ｎ）または第１ベクトルの各要素を２値変数に変換した第４ベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）のすべての成分の値が必要となる。２値変数への変換は、例えば、符号関数ｓｇｎ（）を使うことによって行うことができる。そこで、Ａｌｌｇａｔｈｅｒ関数を使い、第１ベクトル（ｘ_１，ｘ_２，・・・，ｘ_Ｎ）または第４ベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）のすべての成分の値をＱ個のプロセッサに共有させることができる。第１ベクトル（ｘ_１，ｘ_２，・・・，ｘ_Ｎ）または第４ベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）については、プロセッサ間での値の共有が必要であるものの、第２ベクトル（ｙ_１，ｙ_２，・・・，ｙ_Ｎ）およびテンソルＪ^（ｎ）については、プロセッサ間での値の共有を行うことは必須ではない。プロセッサ間でのデータの共有は、例えば、プロセッサ間通信を使ったり、共有メモリにデータを保存したりすることによって実現することができる。

【0094】

プロセッサ＃ｊは、変数｛ｚ_ｍ｜ｍ＝（ｊ－１）Ｌ＋１，（ｊ－１）Ｌ＋２，・・・，ｊＬ｝の値を計算する。そして、プロセッサ＃ｊは、計算した｛ｚ_ｍ｜ｍ＝（ｊ－１）Ｌ＋１，（ｊ－１）Ｌ＋２，・・・，ｊＬ｝の値に基づき、変数｛ｙ_ｍ｜ｍ＝（ｊ－１）Ｌ＋１，（ｊ－１）Ｌ＋２，・・・，ｊＬ｝を更新する。

【0095】

上述の各式に示したように、ベクトル（ｚ_１，ｚ_２，・・・，ｚ_Ｎ）の計算では、テンソルＪ^（ｎ）と、ベクトル（ｘ_１，ｘ_２，・・・，ｘ_Ｎ）または（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）との積の計算を含む、積和演算が必要である。積和演算は、上述のアルゴリズムにおいて最も計算量の大きい処理であり、計算速度の向上においてボトルネックとなりうる。そこで、ＰＣクラスタの実装では、積和演算を、Ｑ＝Ｎ／Ｌ個のプロセッサに分散して並列的に実行し、計算時間の短縮をはかることができる。

【0096】

すなわち、情報処理装置（例えば、計算サーバ）は、複数のプロセッサを備えていてもよい。積和演算部５１は、複数のプロセッサを含み、積和演算部５１の複数のプロセッサのそれぞれは、第３ベクトルの一部の要素を更新するように構成されていてもよい。更新部５０は、複数のプロセッサを含み、更新部５０の複数のプロセッサのそれぞれは、第１ベクトルの一部の要素および第２ベクトルの一部の要素を更新するように構成されていてもよい。

【0097】

図２１は、マルチプロセッサ構成の例を概略的に示している。図２１の複数の計算ノードは、例えば、情報処理システム１００の複数の計算サーバに相当する。また、図２１の高速リンクは、例えば、情報処理システム１００のケーブル４ａ～４ｃおよびスイッチ５によって形成された計算サーバ間のインターコネクトに相当する。図２１の共有メモリは、例えば、共有メモリ３２に相当する。図２１のプロセッサは、例えば、各計算サーバのプロセッサ３３Ａ～３３Ｄに相当している。なお、図２１には複数の計算ノードが示されているが、単一計算ノードの構成を用いることを妨げるものではない。

【0098】

図２１には、各構成要素に配置されるデータおよび構成要素間で転送されるデータが示されている。各プロセッサでは、変数ｘ_ｉ、（ｓ_ｉ）、ｙ_ｉ、ｚ_ｉの値が計算される。また、プロセッサと共有メモリ間では、変数ｘ_ｉまたはｓ_ｉが転送される。各計算ノードの共有メモリには、例えば、第１ベクトル（ｘ_１，ｘ_２，・・・，ｘ_Ｎ）、第２ベクトル（ｙ_１，ｙ_２，・・・，ｙ_Ｎ）のＬ個の変数、およびテンソルＪ（ｎ）の一部が保存される。なお、式（１０）のアルゴリズムを実行する場合、各計算ノードの共有メモリには、第１ベクトル（ｘ_１，ｘ_２，・・・，ｘ_Ｎ）に代わって第４ベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）が保存されていてもよい。そして、計算ノード間を接続する高速リンクでは、例えば、第１ベクトル（ｘ_１，ｘ_２，・・・，ｘ_Ｎ）が転送される。Ａｌｌｇａｔｈｅｒ関数を使った場合、各プロセッサで変数ｙ_ｉおよびｚ_ｉを更新するために、第１ベクトル（ｘ_１，ｘ_２，・・・，ｘ_Ｎ）の全要素が必要だからである。なお、式（１０）のアルゴリズムにしたがって変数ｚ_ｉを更新する場合には、各プロセッサは第４ベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）の全要素にアクセスする必要がある。このため、高速リンクでは、第４ベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）が転送されてもよい。

【0099】

ただし、図２１に示したデータの配置および転送は一例にしかすぎない。例えば、各プロセッサが積和演算を含む｛ｚ_ｍ｜ｍ＝（ｊ－１）Ｌ＋１，（ｊ－１）Ｌ＋２，・・・，ｊＬ｝の計算を並列的に実行しているのであれば、それぞれのプロセッサと共有メモリ間および計算ノード間で変数ｚ_ｉの値を転送し、共有されたベクトル（ｚ_１，ｚ_２，・・・，ｚ_Ｎ）を参照し、変数ｙ_ｉの値を計算してもよい。このように、ＰＣクラスタにおけるデータの配置方法、転送方法および並列化の実現方法については、特に問わない。

【0100】

すなわち、情報処理装置（例えば、計算サーバ）は、複数のプロセッサからアクセス可能に構成されている共有メモリを備えていてもよい。この場合、更新部５０は、更新された後の第１ベクトルの要素または、更新された後の第１ベクトルのそれぞれの要素を２値変数に変換した第４ベクトルを共有メモリに保存することができる。

【0101】

次に、ＰＣクラスタに上述の各アルゴリズムを実行させたときにおける結果について説明する。図２３は、ＰＣクラスタを使ってＮ=３６００の（局所磁場のない）全結合イジング問題を解いたときの結果を示している。図２３の全結合イジング問題では、結合係数の行列Ｊの各成分の値は、［－１，１］の範囲の一様乱数に設定した。また、合計時間ステップ数は、１００００とした。図２３上側の棒グラフは、各アルゴリズムを使って１０回全結合イジング問題を解いたときにおけるエネルギーＥ_{Ｉｓｉｎｇ}の平均値を示している。図２３下側の棒グラフは、各アルゴリズムを使って１０回全結合イジング問題を解いたときにおける計算時間の平均値を秒単位で示している。

【0102】

図２３上側および図２３下側の棒グラフには、左側から右側に向かって、
（ｉ） 式（８）のアルゴリズムが使われた場合、
（ｉｉ） 式（９）のアルゴリズムが使われた場合、
（ｉｉｉ） 式（１０）のアルゴリズムが使われた場合、
（ｉｖ） 式（１１）のアルゴリズムが使われた場合、
（ｖ） 式（９）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ１が使われた場合、
（ｖｉ） 式（１０）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ１が使われた場合、
（ｖｉｉ） 式（１０）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ２が使われた場合、
（ｖｉｉｉ） 式（９）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ１を式（１６）の規則に基づき変換した値（第４係数）が使われた場合、
（ｉｘ） 式（１０）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ１を式（１６）の規則に基づき変換した値（第４係数）が使われた場合、
（ｘ） 式（１０）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ２を式（１６）の規則に基づき変換した値が使われた場合の１０のケースの結果が示されている。

【0103】

また、図２３上側および図２３下側の棒グラフには、各ケースのそれぞれについて、左側から右側に向かって、プロセッサ数Ｑが１、３６、７２の場合における結果が示されている。なお、プロセッサ数Ｑが１または３６の場合、ＰＣクラスタの計算ノード数は１であった。また、プロセッサ数Ｑが７２の場合、ＰＣクラスタの計算ノード数は２であった。式（８）のアルゴリズムが使われた場合、式（９）のアルゴリズムが使われた場合、式（１０）のアルゴリズムが使われた場合において、係数ｃとして定数０．５Ｄ√（３／Ｎ）を用いた。また、近似値ｃ１またはｃ２を式（１６）の規則に基づき変換した場合においては、γ＝０．１に設定した。

【0104】

図２３上側の棒グラフを参照すると、（ｉｉ）～（ｘ）のケースでは、（ｉ）のケースと比べ、エネルギーＥ_{Ｉｓｉｎｇ}の平均値が低くなっており、最適解により近い解が得られやすいことがわかる。また、図２３下側の棒グラフを参照すると、マルチプロセッサ構成による並列計算を行うことにより、計算時間が著しく短縮されることがわかる。

【0105】

（ＧＰＵへの実装例）
ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を使って上述の各アルゴリズムの計算を行ってもよい。図２４は、ＧＰＵを使った構成の例を概略的に示している。図２４には、互いに高速リンクで接続された複数のＧＰＵが示されている。それぞれのＧＰＵには、共有メモリにアクセス可能な複数のコアが搭載されている。また、図２４３の構成例では、複数のＧＰＵが高速リンクを介して接続されており、ＧＰＵクラスタを形成している。例えば、ＧＰＵが図１のそれぞれの計算サーバに搭載されている場合、高速リンクは、ケーブル４ａ～４ｃおよびスイッチ５によって形成された計算サーバ間のインターコネクトに相当する。なお、図２４の構成例では、複数のＧＰＵが使われているが、ひとつのＧＰＵを使った場合にも、並列的な計算を実行することが可能である。すなわち、図２４のそれぞれのＧＰＵは、図２１のそれぞれの計算ノードに相当する計算を実行できる。すなわち、情報処理装置（計算サーバ）のプロセッサは、Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＧＰＵ）のコアであってもよい。

【0106】

ＧＰＵにおいて、変数ｘ_ｉおよびｙ_ｉ、ならびにテンソルＪ^（ｎ）はデバイス変数として定義される。ＧＰＵは、変数ｙ_ｉの更新に必要なテンソルＪ^（ｎ）と第１ベクトル（ｘ_１，ｘ_２，・・・，ｘ_Ｎ）または第４ベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）の積を、行列ベクトル積関数によって並列的に計算することができる。なお、行列とベクトルの積演算を繰り返し実行することにより、テンソルとベクトルの積を求めることができる。また、第１ベクトル（ｘ_１，ｘ_２，・・・，ｘ_Ｎ）の計算と、第２ベクトル（ｙ_１，ｙ_２，・・・，ｙ_Ｎ）のうち、積和演算以外の部分については、それぞれのスレッドにｉ番目の要素（ｘ_ｉ，ｙ_ｉ）の更新処理を実行させ、処理の並列化を実現することができる。

【0107】

図２４は、ＧＰＵを使ってＮ=３６００の全結合イジング問題を解いたときの結果を示している。図２４上側の棒グラフは、各アルゴリズムを使って１０回全結合イジング問題を解いたときにおけるエネルギーＥ_{Ｉｓｉｎｇ}の平均値を示している。図２４下側の棒グラフは、各アルゴリズムを使って１０回全結合イジング問題を解いたときにおける計算時間の平均値を秒単位で示している。

【0108】

図２４上側および図２４下側の棒グラフには、左側から右側に向かって、式（８）のアルゴリズムが使われた場合、式（９）のアルゴリズムが使われた場合、式（１０）のアルゴリズムが使われた場合、式（１１）のアルゴリズムが使われた場合の４つのケースにおける結果が示されている。式（８）のアルゴリズムが使われた場合、式（９）のアルゴリズムが使われた場合、式（１０）のアルゴリズムが使われた場合において、係数ｃとして定数０．５Ｄ√（３／Ｎ）を用いた。いずれの結果においても合計時間ステップ数は、１００００である。また、それぞれのアルゴリズムについて、左側が１計算ノードのＰＣクラスタ、右側が１ＧＰＵを用いたときの結果が示されている。

【0109】

図２４上側の棒グラフを参照すると、式（９）～式（１１）のアルゴリズムが使われた場合には、式（８）のアルゴリズムが使われた場合と比べ、エネルギーＥ_{Ｉｓｉｎｇ}の平均値が低くなっており、最適解により近い解が得られやすいことがわかる。また、図２４下側の棒グラフを参照すると、ＧＰＵによる並列計算を行うことにより、１計算ノードのＰＣクラスタと比べて計算時間を著しく短縮できることがわかる。これは、ＧＰＵの計算の並列度が、一般的なＣＰＵと比べて高いことに起因する。

【0110】

（処理フローの例）
図２５および図２６は、情報処理システム１００が実行する処理の例を示したフローチャートである。以下では、図２５および図２６を参照しながら、処理を説明する。

【0111】

はじめに、更新部５０は、定数係数に値を設定し、第１ベクトル、第２ベクトルおよび第１係数ｐを初期化する（ステップＳ１０１）。ステップＳ１０１では、例えば、定数係数Ｄ、Δｔの値が設定される。係数ｃが定数係数である場合には、係数ｃの値を設定してもよい。例えば、第１ベクトルおよび第２ベクトルの初期化では、それぞれの要素の値を［－０．１，＋０．１］の範囲の擬似乱数に設定することができる。例えば、第１係数ｐの初期値として、０を使うことができる。なお、第３ベクトルの要素の値の計算で用いられる係数αが定数係数でない場合には、ステップＳ１０１で係数αを初期化してもよい。例えば、係数αの初期値として、０を使うことができる。なお、ステップＳ１０１では、テンソルＪ^（ｎ）の要素の値が設定されてもよい。テンソルＪ^（ｎ）の要素の値は、例えば、組合せ最適化問題を各計算サーバが処理可能な形式に変換する際に得られる。なお、上述では、係数ｐとαを更新回数に応じて単調増加させるアルゴリズムについて説明した。ただし、代わりに係数ｐとαを更新回数に応じて単調減少させるアルゴリズムを使ってもよい。

【0112】

次に、更新部５０は、第１ベクトルの要素の値に第２ベクトルの対応する要素に重み付けした値を加算し、第１ベクトルの要素の値を更新する（ステップＳ１０２）。例えば、ステップＳ１０２では、上述の式（９）～（１１）に示したｘ_ｉの式に基づいて第１ベクトルの要素の値を更新することができる。

【0113】

そして、更新部５０は、第１ベクトルの要素のうち、値が－１より小さい要素の値を－１に設定する（ステップＳ１０３）。また、更新部５０は、第１ベクトルの要素のうち、値が＋１より小さい要素の値を＋１に設定する（ステップＳ１０４）。ステップＳ１０３、ステップＳ１０４の処理は同時に行われてもよい。また、ステップＳ１０３の処理がステップＳ１０４の処理の後に実行されてもよい。

【0114】

図２５には示されていないものの、ステップＳ１０３およびステップＳ１０４のタイミングで、更新部５０は、絶対値が１より大きい第１ベクトルの要素に対応する第２ベクトルの要素を、もとの第２ベクトルの要素に、－１より大きく０以下の第２係数ｒを乗じた値に更新してもよい。ステップＳ１０３およびステップＳ１０４のタイミングで、更新部５０は、絶対値が１より大きい第１ベクトルの要素に対応する第２ベクトルの要素を、絶対値が１より小さい擬似乱数に置き換えてもよい。

【0115】

次に、積和演算部５１は、第３ベクトルのそれぞれの要素の値を更新する（ステップＳ１０５）。第３ベクトルの要素は、例えば、上述の式（９）～（１１）に示したｚ_ｉの式（基本式）に基づいて計算することができる。式（１０）のアルゴリズムに基づき、ｚ_ｉの式の変数として、第１ベクトルの要素の値を第１関数（例えば、符号関数）で変換した値を使うことによって第３ベクトルのそれぞれの要素の値を更新してもよい。この場合、ステップＳ１０５では、ステップＳ１０２で更新された第１ベクトルを２値変数に変換した第４ベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）を使って第３ベクトルの要素の値を計算する。

【0116】

そして、更新部５０は、第１係数ｐの値を増やす（ステップＳ１０６）。例えば、ステップＳ１０６では、第１係数ｐに一定の値を加算してもよい。これにより、第１係数ｐの値を更新回数に応じて単調増加させることができる。なお、係数αが定数係数でない場合には、ステップＳ１０６で係数αに一定の値を加算してもよい。なお、ステップＳ１０６のタイミングに、式（１３）～（１５）の方法で第３係数を更新してもよい。また、式（１６）の方法で第３係数を変換した第４係数を計算してもよい。

【0117】

次に、更新部５０は、第２ベクトルの要素の値に第１係数ｐと第１ベクトルの対応する要素の値との積を重み付けした値ならびに、第３ベクトルの対応する要素を重み付けした値を加算し、第２ベクトルの要素の値を更新する（ステップＳ１０７）。例えば、ステップＳ１０７では上述の式（９）～（１１）に示したｙ_ｉの式に基づいて、第２ベクトルの要素の値を更新することができる。第２ベクトルの要素の値の更新では、定数係数ｃ、第３係数、第４係数のいずれかを使って第３ベクトルの対応する要素を重み付けすることができる。

【0118】

次に、更新部５０は、第１～第３ベクトルの更新回数または第１係数ｐの値がしきい値より大きいか否かを判定する（ステップＳ１０８）。ステップＳ１０８の判定で用いられるしきい値については、特に限定しない。ステップＳ１０８の判定の結果に応じて、実行される処理が分岐する。ステップＳ１０８の判定の結果が肯定的である場合（ステップＳ１０８のＹＥＳ）、処理はステップＳ１０９に進む。ステップＳ１０９では、更新部５０が正値である第１ベクトルの要素の値を＋１に変換し、負値である第１ベクトルの要素の値を－１に変換し、イジングモデルのスピンの値が求められる。なお、ステップＳ１０９の処理は、管理サーバなど、計算サーバ以外の情報処理装置によって実行されてもよい。この場合、第１ベクトルが計算サーバから管理サーバに送信される。また、ステップＳ１０８の判定の結果が否定的である場合（ステップＳ１０８のＮＯ）、ステップＳ１０２以降の処理が再び実行される。

【0119】

図２５および図２６に示したフローチャートは、情報処理システム１００が実行する処理の一例にしかすぎない。ステップＳ１０２～ステップＳ１０７の処理が実行される順序は、上述と異なっていてもよい。例えば、後述の電子回路への実施例では、図２５および図２６に示したフローチャートとは異なる順序でステップＳ１０２～ステップＳ１０７の処理が実行される。また、ステップＳ１０１～ステップＳ１０９の少なくともいずれかの処理は、複数のプロセッサ、情報処理装置（コンピュータ）または、電子回路によって並列的に実行されてもよい。ただし、第３ベクトルの要素（変数ｚ_ｉ）を更新するときに、最新の更新回における第１ベクトル（ｘ_１，ｘ_２，・・・，ｘ_Ｎ）または第４ベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）の全要素の値を参照できるよう、情報処理システム、情報処理装置（コンピュータ）または、電子回路を実装する必要がある。

【0120】

計算されたイジングモデルのスピンの値は、ディスプレイに表示されてもよい。また、管理サーバ１の変換部１２は、スピンの値を組み合わせ最適化問題の解に変換してもよい。この場合、管理サーバ１の管理部１１は、組合せ最適化問題の解を情報端末６のディスプレイに表示させることができる。

【0121】

プログラムを使ってシミュレーテッド分岐アルゴリズムを実装してもよい。この場合、目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づく計算をコンピュータに実行させるプログラムを実装することができる。当該プログラムは、変数が第１ベクトルの要素または、第１ベクトルの要素を第１値もしくは第１値より大きい第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、基本式に基づき、第３ベクトルのそれぞれの要素を更新するステップと、第１ベクトルの要素に、第２ベクトルの対応する要素、または、第２ベクトルの対応する要素に重み付けした値を加算することによって第１ベクトルの要素を更新するステップと、値が第１値より小さい第１ベクトルの要素を第１値に設定するステップと、値が第２値より大きい第１ベクトルの要素を第２値に設定するステップと、第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と第１ベクトルの対応する要素との積を重み付けした値ならびに、第３ベクトルの対応する要素を重み付けした値を加算することによって第２ベクトルの要素を更新するステップとを含んでいてもよい。プログラムは、例えば、計算サーバのストレージ３４に保存される。そして、計算サーバは、プログラムを実行することにより、上述の情報処理装置の機能を提供する。

【0122】

また、コンピュータは、下記の情報処理方法によってシミュレーテッド分岐アルゴリズムを実行することができる。情報処理方法は、目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づく計算をコンピュータに実行させるものであってもよい。当該情報処理方法は、変数が第１ベクトルの要素または、第１ベクトルの要素を第１値もしくは第１値より大きい第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、基本式に基づき、第３ベクトルのそれぞれの要素を更新するステップと、第１ベクトルの要素に、第２ベクトルの対応する要素、または、第２ベクトルの対応する要素に重み付けした値を加算することによって第１ベクトルの要素を更新するステップと、値が第１値より小さい第１ベクトルの要素を第１値に設定するステップと、値が第２値より大きい第１ベクトルの要素を第２値に設定するステップと、第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と第１ベクトルの対応する要素との積を重み付けした値ならびに、第３ベクトルの対応する要素を重み付けした値を加算することによって第２ベクトルの要素を更新するステップをコンピュータに実行させるものであってもよい。コンピュータとして、例えば、上述の計算サーバを使うことができる。

【0123】

（電子回路への実装例）
上述のように、ソフトウェアを使うことによってシミュレーテッド分岐アルゴリズムを実行する情報処理装置を実現することができる。ただし、上述の各アルゴリズムの少なくとも一部を電子回路に実装し、処理速度の大幅な向上させてもよい。以下では、シミュレーテッド分岐アルゴリズムを電子回路に実装した例について説明する。電子回路の例としては、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）がある。ただし、電子回路は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などその他の種類のものであってもよい。

【0124】

図２７は、電子回路に実装されるアルゴリズムの一例を示している。図２７は、上述の式（１０）のアルゴリズムの擬似的なコードに相当する。以下では、主に電子回路に式（１０）のアルゴリズムを実装した場合を例に、説明をする。ただし、電子回路に、式（９）、式（１１）など、上述で説明したその他のアルゴリズムを実装してもよい。図２７（ａ）は、それぞれの変数ｘ_ｉ、ｙ_ｉ、ｓ_ｉ（ｉ＝１，２，・・・，Ｎ）を更新する処理（すなわち、時刻“ｔ”の変数を時刻“ｔ＋Δｔ”の変数にする処理）を示している。それぞれの種類の変数はＮ個あるため、図２７（ａ）では、それぞれの種類の変数について更新の処理がＮ回実行されている（ループ３７、３８）。図２７（ａ）のループ３７から関数ＪＳ（）が呼び出されている。関数ＪＳ（）は、図２７（ｂ）に定義されており、Ｊ行列の行ｉおよびベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）を引数としている。また、図２７（ａ）のループ３８から関数ＴＥ（）が呼び出されている。関数ＴＥ（）は、図２７（ｃ）に定義されている。また、関数ＴＥ（）からは、図２７（ｄ）に定義されている関数ＦＸ（）およびＦＹ（）が呼び出されている。なお、並列処理に対応した電子回路を使う場合、図２７のループ（ｆｏｒ文）の少なくとも一部を、並列的な処理に置き換えて実装することができる。

【0125】

図２７は、壁と複数の粒子ｉ（ｉ＝１，２，・・・，Ｎ）とを含む力学系の状態を計算するアルゴリズムと見なすことができる。以下では、粒子ｉの運動状態との対応を示しながら、アルゴリズムの各ステップで実行される処理を説明する。図２７のアルゴリズムは、行列ベクトル積を計算する部分（ＭＭパート）と、時間発展（Ｔｉｍｅ－ｅｖｏｌｕｔｉｏｎ）に相当する計算を行う部分（ＴＥパート）とを含む。

【0126】

ＭＭパートでは、それぞれの粒子ｉについて、他の粒子との相互作用によって生ずる運動量ｙｉの変更量（Δｙｉ）が計算される。ＴＥパートは、それぞれの粒子ｉの位置ｘｉおよび運動量ｙｉを更新する。粒子の位置および運動量の更新処理は、時間ステップΔｔの時間発展の計算処理に相当するといえる。

【0127】

ＴＥパートでは、粒子ｉの運動量ｙｉにΔｙｉを加算した後、外場（ｅｘｔｅｒｎａｌ ｆｉｅｌｄ）ｈｉの影響を受けた後の運動量ｙｉを計算する。そして、粒子ｉの運動量ｙｉに当該粒子の位置ｘｉに依存する量δｙｉ＝ＦＸ（ｘｉ）を加算する。次に、粒子ｉの位置ｘｉに当該粒子の運動量ｙｉに依存する量δｘｉ＝ＦＹ（ｙｉ）を加算する。さらに、粒子ｉが完全非弾性衝突壁（ｘ＝±１．０）に衝突したか否かを判定し、衝突があった場合には粒子ｉの位置ｘｉを壁の位置に配置する処理が実行される。この処理は、電子回路では、例えば、図３２のコンパレータｃｏｍｐ１およびマルチプレクサＭＵＸ１によって実装される。そして、粒子ｉが完全非弾性衝突壁（ｘ＝±１．０）に衝突した場合には、運動量ｙｉを０．０に設定する処理が実行される。この処理は、例えば、電子回路では、図３２のコンパレータｃｏｍｐ２およびマルチプレクサＭＵＸ２によって実装される。ＴＥパートの最後に、粒子ｉの位置ｘｉを二値化する処理が実行される。この処理は、電子回路では、例えば、図３２のコンパレータｃｏｍｐ３およびマルチプレクサＭＵＸ３によって実装される。

【0128】

図２７のアルゴリズムを参照すると、Ｎ個の粒子に係る変数（例えば、位置および運動量）を並列的に計算できれば、全般的な処理速度の高速が可能であることがわかる。ただし、アルゴリズムの実装を行う際には、他の粒子から独立して変数を計算でき、処理の並列化が容易である部分と、他の粒子の変数との依存関係があるため、処理の並列化において制約となりうる部分との違いを考慮する必要がある。

【0129】

図２７のアルゴリズムの計算複雑性（ｃｏｍｐｕｔａｔｉｏｎａｌ ｃｏｍｐｌｅｘｉｔｙ）について考察する。ＴＥパートの計算複雑性はＯ（Ｎ）である。一方、ＭＭパートの計算複雑性はＯ（Ｎ^２）となっている。ＴＥパートは、逐次的な処理が必要であるものの、それぞれの粒子について独立した計算が可能である。このため、ＴＥパートでは、処理のパイプライン化または時間並列化の手法による処理の高速化が可能である。ＭＭパートの処理は、並列的な処理要素（ＰＥ：Ｐｒｏｃｅｓｓｉｎｇ ｅｌｅｍｅｎｔ）と、データの供給を行うためのメモリサブシステムを使うことにより、処理時間を短縮することができる。

【0130】

以下では、複数のＴＥパイプライン回路を使うことによって、ＭＭパートの処理とＴＥパートの処理を時間領域においてオーバーラップさせ、処理のさらなる高速化を実現する構成について説明する。図２７のアルゴリズムを参照すると、第４ベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）を更新するためには、ＭＭパートの処理が行われ、すべてのｉ（ｉ＝１，２，・・・，Ｎ）についてΔｙｉの値が算出されている必要があることがわかる。すなわち、図２７のアルゴリズムでは、第４ベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）について、データ依存性がある。当該データ依存性は、ＭＭパートの処理とＴＥパートの処理の時間領域におけるオーバーラップ化を妨げる。データ依存性の問題を解決するために、第４ベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）の要素の値をダブルバッファ構成のメモリ（メモリＳｍｅｍとよぶ）に保存することができる。

【0131】

図２８は、電子回路の構成例を示したブロック図である。図２８の電子回路２００は、図２７のアルゴリズムに示したループ処理を実行できるよう、データが回路内の各構成要素を循環できる構成となっている。電子回路２００では、上述のＮ個の粒子をＰｂ個のグループに分割し、それぞれの粒子に係る変数の更新処理が実行されるものとする（図２９参照）。電子回路２００は、少なくともＰｂ個の回路ブロックＭＭＴＥ（ＭＭＴＥ_１～ＭＭＴＥ_Ｐｂ）を備えている。回路ブロックＭＭＴＥは、各グループに属するＮｂ個（Ｎｂ＝Ｎ／Ｐｂ）の粒子について、ＭＭパートの処理と、ＴＥパートの処理とを実行する。また、それぞれの回路ブロックＭＭＴＥは、メモリＳｍｅｍに接続されている。

【0132】

メモリＳｍｅｍは、それぞれの回路ブロックＭＭＴＥ_１～ＭＭＴＥ_Ｐｂからグローバルにアクセス可能な記憶領域を提供する。メモリＳｍｅｍは、例えば、揮発性メモリ、不揮発性メモリまたはこれらの組合せによって構成されている。ただし、メモリＳｍｅｍで使われるメモリの種類については特に問わない。それぞれの回路ブロックＭＭＴＥは、メモリＳｍｅｍへのデータの書き込みと、メモリＳｍｅｍからのデータ読み出しを並行して行えるように構成されていてもよい。メモリＳｍｅｍは、Ｐｂ個の領域Ｓ_Ｂ１，Ｓ_Ｂ２，・・・，Ｓ_ＢＰｂを含んでいる。また、メモリＳｍｅｍのそれぞれの領域は、ｅｖｅｎバッファと、ｏｄｄバッファとを含むダブルバッファ構成となっている。ｅｖｅｎバッファおよびｏｄｄバッファは、第１の動作と第２の動作を交互に実行する。それぞれの期間において、ｅｖｅｎバッファと、ｏｄｄバッファで異なる動作を実行することが可能である。すなわち、一方のバッファが第１の動作を実行している期間において、他方のバッファは第２の動作を実行することができる。第１の動作において、バッファは、第４ベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）を回路ブロックＭＭＴＥ_１～ＭＭＴＥ_Ｐｂにブロードキャストする。第２の動作において、バッファは、回路ブロックＭＭＴＥ_１～ＭＭＴＥ_Ｐｂから受信した更新後の変数ｓ_ｉを記憶領域に保存する。ここで、バッファは、ｅｖｅｎバッファまたはｏｄｄバッファのいずれかを示すものとする。

【0133】

このように、電子回路の第１メモリ（メモリＳｍｅｍ）は、第１領域と第２領域とをそれぞれＰｂ個ずつ有していてもよい。第１領域および第２領域は、第１領域からＰｂ個の第１回路（回路ブロックＭＭ_ｋ）に第４ベクトルの要素がブロードキャストされている期間に、第２領域に第２回路（回路ブロックＴＥ_ｋ）から入力された更新後の第４ベクトルの要素が保存され、第２領域からＰｂ個の第１回路に第４ベクトルの要素がブロードキャストされている期間に、第１領域に第２回路から入力された更新後の第４ベクトルの要素が保存されるように構成されていてもよい。

【0134】

回路ブロックＭＭＴＥ_ｋ（ｋ＝１，２，・・・，Ｐｂ）は、回路ブロックＭＭ_ｋと、回路ブロックＴＥ_ｋと、メモリＸ_Ｂｋと、メモリＹ_Ｂｋと、メモリＨ_Ｂｋと、メモリＪ_Ｂｋとを備える。メモリＸ_Ｂｋには、Ｎｂ個の変数ｘ_ｉが格納される。メモリＹ_Ｂｋには、Ｎｂ個の変数ｙ_ｉが格納される。メモリＨ_Ｂｋには、Ｎｂ個のｈ_ｉの値が格納される。また、メモリＪ_Ｂｋには、Ｊ行列のＮｂ×Ｎ個の要素が格納される。回路ブロックＭＭ_ｋは、メモリＳｍｅｍとメモリＪ_Ｂｋに接続されている。回路ブロックＭＭ_ｋは、メモリＳｍｅｍから受信した第４ベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）と、メモリＪ_Ｂｋから読み出したＪ行列のＮｂ×Ｎ個の要素を用いて、下記の式（１８）の積和（ＭＡＣ：ｍｕｌｔｉｐｌｙ－ａｃｃｕｍｕｌａｔｅ）演算を実行し、Δｙ_ｉを出力する。

【数18】

【0135】

回路ブロックＴＥ_ｋは、メモリＸ_Ｂｋと、メモリＹ_Ｂｋと、メモリＨ_Ｂｋと、メモリＳｍｅｍと、回路ブロックＭＭ_ｋに接続されている。回路ブロックＴＥ_ｋは、メモリＸ_Ｂｋから読み出した変数ｘ_ｉの値と、メモリＹ_Ｂｋから読み出した変数ｙ_ｉの値と、メモリＨ_Ｂｋから読み出したｈ_ｉの値と、回路ブロックＭＭ_ｋから出力されたΔｙ_ｉの値を用いて、ＴＥパートの処理をパイプライン方式で実行する。そして、回路ブロックＴＥ_ｋは、更新後の変数ｘ_ｉ、ｙ_ｉ、ｓ_ｉを出力する。また、回路ブロックＴＥ_ｋは、更新後の変数ｘ_ｉ、ｙ_ｉ、ｓ_ｉをそれぞれメモリＸ_Ｂｋ、Ｙ_ＢｋおよびメモリＳｍｅｍの領域Ｓ_Ｂｋに書き出す。回路ブロックＴＥ_ｋの実行する処理により、それぞれのメモリには、変数の更新後の値が格納される。

【0136】

電子回路は、第１回路（回路ブロックＭＭ）と、第２回路（回路ブロックＴＥ）とを備えていてもよい。例えば、第１回路は、目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づき、第３ベクトルのそれぞれの要素を更新するように構成されている。ここで、基本式の変数は、例えば、第１ベクトルの要素、または、第１ベクトルの要素を第１値もしくは第１値より大きい第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である。第２回路は、第１ベクトルの要素に、第２ベクトルの対応する要素、または、第２ベクトルの対応する要素に重み付けした値を加算することによって第１ベクトルの要素を更新し、値が第１値より小さい第１ベクトルの要素を第１値に設定し、値が第２値より大きい第１ベクトルの要素を第２値に設定し、第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と第１ベクトルの対応する要素との積を重み付けした値、ならびに、第３ベクトルの対応する要素を重み付けした値を加算することによって第２ベクトルの要素を更新するように構成されていてもよい。ここでは、主に、複数（Ｐｂ個）の第１回路と、Ｐｂ個の第２回路を備えた電子回路を例に説明する。ただし、電子回路は、少なくともひとつの第１回路と、少なくともひとつの第２回路とを備えていてもよい。

【0137】

第２回路は、値が第１値と第２値の間にある第３値より小さい第１ベクトルの要素を第１値に変換し、値が第３値より大きい第１ベクトルの要素を第２値に変換することによって、目的関数の解を求めるように構成されていてもよい。また、第２回路は、第１ベクトル、第２ベクトル、第３ベクトルの更新回数または第１係数の値がしきい値より大きくなったときに目的関数の解を求めるように構成されていてもよい。さらに、第２回路は、値が第１値より小さい第１ベクトルの要素に対応する第２ベクトルの要素、または、第２値より大きい第１ベクトルの要素に対応する第２ベクトルの要素を、もとの第２ベクトルの要素に、第２係数を乗じた値に更新するように構成されていてもよい。代わりに、第２回路は、値が第１値より小さい第１ベクトルの要素に対応する第２ベクトルの要素の値、または、値が第２値より大きい第１ベクトルの要素に対応する第２ベクトルの要素の値を、擬似乱数に設定するように構成されていてもよい。

【0138】

第１回路は、第１ベクトルの要素を変数として計算した基本式の値を第１関数で変換した値に基づいて第３ベクトルのそれぞれの要素を更新するように構成されていてもよい。また、第１回路は、第１係数をパラメータとする第２関数を乗じることによって第３ベクトルのそれぞれの要素を更新するように構成されていてもよい。

【0139】

電子回路は、さらに、第１回路の入力側と、第２回路の出力側に接続され、第４ベクトルまたは第１ベクトルを格納するように構成された第１メモリを備えていてもよい。ここで、第１回路の出力側は、第２回路の入力側に接続されていてもよい。

【0140】

また、電子回路は、第１メモリ（メモリＳｍｅｍ）と、Ｐｂ個（Ｐｂは２以上の整数）の第１回路（回路ブロックＭＭ_ｋ）と、Ｐｂ個の第２回路（回路ブロックＴＥ_ｋ）とを備えていてもよい。この場合、Ｐｂ個の第１回路は、それぞれが入力側で第１メモリに接続されている。Ｐｂ個の第２回路は、それぞれが入力側でいずれかの第１回路に接続されており、それぞれが出力側で第１メモリに接続されている。

【0141】

それぞれの第１回路（回路ブロックＭＭ_ｋ）は、例えば、図２９に示されているように、Ｎ×Ｎ次元の結合係数行列をＰｂ個に分割したＮ／Ｐｂ×Ｐｃ次元の第１行列のいずれかと、第４ベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）をＰｂ個に分割した第５ベクトルのいずれかとの積である第３ベクトルの要素Δｙ_ｉを計算するように構成されている。また、それぞれの第２回路（回路ブロックＴＥ_ｋ）は、いずれかの第１回路が計算した第３ベクトルの要素Δｙ_ｉに基づき、第１ベクトルのＮ／Ｐｂ個の要素および第２ベクトルのＮ／Ｐｂ個の要素および第４ベクトルのＮ／Ｐｂ個の要素を更新し、更新した第４ベクトルのＮ／Ｐｂ個の要素を第１メモリに保存するように構成されていてもよい。なお、それぞれの第１回路は、上述の第３ベクトルの要素Δｙ_ｉの計算を複数回に分けて実行してもよい。例えば、それぞれの第１回路は、Ｎ／Ｐｂ×Ｐｃ次元の第１行列を、Ｐｒ×Ｐｃ次元の複数の第２行列（Ｊサブ行列）に、第５ベクトルを要素数Ｐｃの複数の第６ベクトル（ｓサブベクトル）にそれぞれ分割してもよい。そして、それぞれの第１回路は、それぞれのＰｒ×Ｐｃ次元の第２行列と、対応する要素数Ｐｃの第６ベクトルとの積演算を順次実行することにより、第３ベクトルの要素を計算するように構成されていてもよい。また、それぞれの第２回路は、値が第１値より小さい第１ベクトルの要素を第１値に設定し、値が第２値より大きい第１ベクトルの要素を第２値に設定するように構成されていてもよい。

【0142】

すなわち、電子回路の実装例における、第１回路（回路ブロックＭＭ_ｋ）は、上述の積和演算部に相当する処理を実行する。また、第１回路（回路ブロックＭＭ_ｋ）は、上述の更新部に相当する処理を実行する。

【0143】

電子回路は、さらにＰｂ個の第２メモリ（メモリＸ_Ｂｋ）と、Ｐｂ個の第３メモリ（メモリＪ_Ｂｋ）と、Ｐｂ個の第４メモリ（メモリＹ_Ｂｋ）と、Ｐｂ個の第５メモリ（メモリＨ_Ｂｋ）とを備えていてもよい。それぞれの第２メモリは、第１ベクトルのＮｂ＝Ｎ／Ｐｂ個の要素を格納するように構成されている。それぞれの第３メモリは、いずれかの第１行列を格納するように構成されている。それぞれの第４メモリは、第２ベクトルのＮ／Ｐｂ個の要素を格納するように構成されている。それぞれの第５メモリは、第６ベクトルのＮ／Ｐｂ個の要素を格納するように構成されている。

【0144】

それぞれの第２メモリは、いずれかの第２回路（回路ブロックＴＥ_ｋ）の入力側および出力側に接続されている。それぞれの第３メモリは、いずれかの第１回路（回路ブロックＭＭ_ｋ）の入力側に接続されている。それぞれの第４メモリは、いずれかの第２回路の入力側および出力側に接続されている。それぞれの第５メモリは、いずれかの第２回路の入力側に接続されている。

【0145】

図３０は、複数の並列化手法の例を示している。図３０のタイムチャートには、（ａ）～（ｄ）の複数のケースが示されている。図３０のタイムチャートの横軸は時刻を示している。時刻は、クロックサイクル数および実行ステップ数に対応している。（ａ）のケースは、プロセッサ上で逐次的な処理が行われる場合を示している。（ａ）のケースにおいて、ＭＭパートを実行するためには、処理ステップあたりＮ×Ｎクロックサイクルが必要である。一方、（ａ）のケースにおいて、ＴＥパートを実行するためには、処理ステップあたりＮ×λ_ＴＥクロックサイクルが必要である。ここで、λ_ＴＥは、ＴＥパートにおいてそれぞれの粒子ｉについて必要なクロックサイクル数を意味するものとする。

【0146】

（ｂ）のケースには、レベルＩの並列化の例が示されている。レベルＩの並列化では、積和演算において、Ｐｒ個の行と、Ｐｃ個の列を対象とした演算を並列的に実行する回路ブロックＭＭ_ｋと、パイプラインによって処理を実行する回路ブロックＴＥ_ｋとが用いられる。図２９に示されているように、回路ブロックＭＭ_ｋは、Ｐｒ×Ｐｃ次元のＪサブ行列と、要素数Ｐｃのｓサブベクトルの積の演算をそれぞれのクロックサイクルにおいて実行する。そして、この積の演算を開始してからＮ／Ｐｃクロックサイクル経過したら、要素数ＰｒのΔｙサブベクトルを出力する。それぞれのΔｙサブベクトルが出力されるまでに実行される、Ｎ／Ｐｃクロックサイクルの処理を１フェーズの処理とよぶものとする。そして、すべてのΔｙ_ｉ（ｉ＝１，２，・・・，Ｎ）の値が求められるまで、Ｎ／Ｐｒフェーズの処理を繰り返し実行する。これより、（ｂ）のケースでは、（ａ）のケースと比べてＭＭパートの処理速度がＰｒ×Ｐｃ倍となっていることがわかる。ここで、サブ行列は、アルゴリズムが計算対象としている行列の一部であることを意味している。同様に、サブベクトルは、アルゴリズムが計算対象としているベクトルの一部であることを意味している。

【0147】

一方、（ｂ）のケースにおいて、回路ブロックＴＥ_ｋは、それぞれのクロックサイクルで入力されたｘ_ｉ、ｙ_ｉ、ｈ_ｉ、Δｙ_ｉの値に基づき、計算を行う。そして、回路ブロックＴＥ_ｋは、パイプラインレイテンシ（λｐ）の後、更新されたｘ_ｉ、ｙ_ｉ、ｈ_ｉ、Δｙ_ｉの値を出力する。回路ブロックＴＥ_ｋは、ＴＥパートの処理を１回あたりＮ＋λｐクロックサイクルで実行する。（ｂ）のケースにおいて、ＴＥパートの処理速度は、（ａ）のケースと比べて約λ_ＴＥ倍となっている。

【0148】

（ｃ）のケースには、レベルＩＩの並列化の例が示されている。レベルＩＩの並列化では、回路ブロックＭＭ_ｋによる処理と、回路ブロックＴＥ_ｋによる処理とが並列的に実行される。第１のフェーズで回路ブロックＭＭ_ｋが要素数ＰｒのΔｙサブベクトルを計算した後、第２のフェーズで回路ブロックＴＥ_ｋは、ＴＥパートのうち、その要素数ＰｒのΔｙサブベクトルを使って計算可能な変数ｓ_ｉ、ｘ_ｉ、ｙ_ｉの更新後の値を計算する。第２のフェーズでは、回路ブロックＴＥ_ｋによる変数の計算に並行し、回路ブロックＭＭ_ｋが次のΔｙサブベクトル（要素数Ｐｒ）を計算する。レベルＩＩの並列化を行う場合、Ｎ／Ｐｒ＋１個のフェーズの処理を実行することが必要となる。また、レベルＩＩの並列化が行われた場合、回路ブロックＴＥ_ｋは、最初のフェーズでアイドル状態となる。また、回路ブロックＭＭ_ｋは、最後のフェーズでアイドル状態となる。

【0149】

（ｄ）のケースには、レベルＩＩＩの並列化の例が示されている。レベルＩＩＩの並列化を行いたい場合、電子回路において、回路ブロックＭＭ_ｋと回路ブロックＴＥ_ｋのペア（回路ブロックＭＭＴＥ_ｋ）をＰｂ個用意する必要がある（例えば、図２８の電子回路２００）。処理ステップあたりのクロックサイクル数は、Ｎ_{ｃｙｃ＿ｓｔｅｐ}＝（Ｎ／Ｐｃ）×（Ｎ／Ｐｒ／Ｐｂ＋１）＋λとなる。ここで、λは、処理ステップのレイテンシである。電子回路２００では、最後の繰り返し処理において、最新のベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）がメモリＳｍｅｍに格納されたことを保証するため、λクロックサイクル待機する必要がある。図３０の（ａ）～（ｄ）のケースを比較すると、レベルＩＩＩの並列化を採用すると、最も短縮されていることがわかる。

【0150】

すなわち、電子回路は、第２回路（回路ブロックＴＥ_ｋ）が第３ベクトルの要素Δｙ_ｉに基づき、第１ベクトルのＮ／Ｐｂ個の要素または第２ベクトルのＮ／Ｐｂ個の要素または第４ベクトルのＮ／Ｐｂ個の要素の少なくともいずれかを計算しているときに、第１回路（回路ブロックＭＭ_ｋ）が、第２回路によって第１ベクトルのＮ／Ｐｂ個の要素または第２ベクトルのＮ／Ｐｂ個の要素または第４ベクトルのＮ／Ｐｂ個の要素が次回計算されるときに使われる第３ベクトルの要素を計算するように構成されていてもよい。

【0151】

ここまでは、電子回路２００の概要について説明した。次に、回路ブロックの詳細な構成について述べる。

【0152】

図３１は、回路ブロックＭＭ_ｋの構成例を示している。回路ブロックＭＭ_ｋは、Ｐｒ個の回路ブロックＭＡＣと、バッファΔＹｂｕｆとを備えている。必要に応じ、Ｐｒ個の回路ブロックＭＡＣを含む回路ブロックを回路ブロックＪＳｋとよぶものとする。Ｐｒ個の回路ブロックＭＡＣの出力は、バッファΔＹｂｕｆに入力される。回路ブロックＭＡＣは、それぞれのクロックサイクルにおいてメモリＳｍｅｍのいずれかの領域Ｓ_Ｂｋ（ｋ＝１，２，・・・，Ｐｂ）より要素数Ｐｃのｓサブベクトルを読み出す。ｓサブベクトルのＰｃ個の要素の並列的な読み出しを実現するため、メモリＳｍｅｍのそれぞれの領域Ｓ_Ｂｋ（ｋ＝１，２，・・・，Ｐｂ）は、さらにＰｃ個のサブ領域に分けられる。Ｐｃ個のサブ領域は、それぞれ対応するｒｅａｄポートを備えている。また、メモリＳｍｅｍのそれぞれの領域Ｓ_Ｂｋ（ｋ＝１，２，・・・，Ｐｂ）は、Ｐｒ個の回路ブロックＭＡＣにそれぞれ接続されている。これらの接続（配線）により、それぞれの領域Ｓ_Ｂｋ（ｋ＝１，２，・・・，Ｐｂ）から読み出されたｓサブベクトルのＰｃ個の要素の値を、Ｐｒ個の回路ブロックＭＡＣにブロードキャストすることができる。なお、図３１では、作図の都合上、領域Ｓ_Ｂ１以外の領域からＰｒ個の回路ブロックＭＡＣへの接続（配線）が示されていない。

【0153】

Ｐｒ個の回路ブロックＭＡＣを含む回路ブロックＪＳｋは、全体としてメモリＪ_ＢｋからＰｒ×Ｐｃ次元のＪサブ行列を読み出す。メモリＪ_Ｂｋは、Ｐｃ個の領域に分けられている。メモリＪ_ＢｋのＰｃ個の領域は、それぞれ対応するｒｅａｄポートを備えている。それぞれのｒｅａｄポートは、Ｐｒ個の回路ブロックＭＡＣのそれぞれに接続されている。Ｐｃ個の領域のそれぞれは、１ワードあたりＰｒ個のＪ行列の要素Ｊ_ｉｊの値を格納している。それぞれのクロックサイクルにおいて、メモリＪ_Ｂｋからは、要素Ｊ_ｉｊの値がＰｃ個読み出される。メモリＪ_Ｂｋの各領域に対応するｒｅａｄポートでは、データのｐｏｉｎｔ－ｔｏ－ｐｏｉｎｔ通信が行われるため、各ワードに格納されたＰｒ個の要素Ｊ_ｉｊは、それぞれ異なる回路ブロックＭＡＣに転送される。このような構成を採用することにより、メモリＪ_Ｂｋの記憶領域およびｒｅａｄポートを含むアクセスポートを効率的に利用することができる。

【0154】

Ｐｒ個の回路ブロックＭＡＣは、上述の式（１８）の積和演算を実行し、Ｎ／Ｐｃクロックサイクルごとに（それぞれのフェーズの最終クロックサイクルに）、並列的にＰｒ個のΔｙ_ｉの値をバッファΔＹｂｕｆに出力する。そして、バッファΔＹｂｕｆは、入力されたＰｒ個のΔｙ_ｉの値を次のフェーズにおいて、逐次（シーケンシャルに）出力する。すなわち、バッファΔＹｂｕｆは、ｐａｒａｌｌｅｌ－ｉｎｐｕｔ／ｓｅｑｕｅｎｔｉａｌ－ｏｕｔｐｕｔ ｂｕｆｆｅｒの一種であるといえる。図２８の電子回路２００は、合計でＰｂ×Ｐｒ×Ｐｃ個のＭＡＣ演算回路が含まれている。それぞれのＭＡＣ演算回路は、メモリＪ_Ｂｋのいずれかの領域に対応するｒｅａｄポート（ポートＪ_ｉｎ）と、メモリＳｍｅｍのいずれかの領域Ｓ_Ｂｋ（ｋ＝１，２，・・・，Ｐｂ）のいずれかのサブ領域に対応するｒｅａｄポート（ポートＳ_ｉｎ）に接続されている。また、ＭＡＣ演算回路は、ｒｅａｄポートごとに、対応する乗算器と、加算器とを備えている（復号器４７）。復号器４７の詳細については、後述する。

【0155】

図３２は、回路ブロックＴＥ_ｋの構成例を示している。図３２の回路ブロックＴＥ_ｋは、入力ポートｘｉｎ、ｙｉｎ、ｈｉｎ、Δｙｉｎと、出力ポートｘｏｕｔ、 ｙｏｕｔ、ｓｏｕｔとを備えている。ｆｅｅｄｆｏｒｗａｒｄ型組合せ回路によって回路ブロックＴＥ_ｋを構成することができる。また、回路ブロックＴＥ_ｋは、加算器ＡＤＤ１～ＡＤＤ４と、乗算器ＭＵＬ１と、演算器ＦＸと、演算器ＦＹと、マルチプレクサＭＵＸ１～ＭＵＸ３と、コンパレータｃｏｍｐ１～ｃｏｍｐ３とを備えている。加算器ＡＤＤ１～ＡＤＤ４および乗算器ＭＵＬ１は、いずれも少なくとも２つの入力端子と１つの出力端子を備える。演算器ＦＸは、入力された信号に対し、図２７（ｄ）に定義された関数ＦＸ（ｎｘ）の演算を実行した信号を出力するように構成されている。演算器ＦＹは、入力された信号に対し、図２７（ｄ）に定義された関数ＦＹ（ｎｙ）の演算を実行した信号を出力するように構成されている。マルチプレクサＭＵＸ１は、少なくとも、３つの入力端子と、１つの制御端子と、１つの出力端子とを備えている。マルチプレクサＭＵＸ２、ＭＵＸ３は、少なくとも、２つの入力端子と、１つの制御端子と、１つの出力端子とを備えている。

【0156】

回路ブロックＴＥ_ｋの入力ポートΔｙｉｎ、ｙｉｎは、それぞれ加算器ＡＤＤ１の第１入力端子、第２入力端子に接続されている。加算器ＡＤＤ１の出力端子には、加算器ＡＤＤ２の第１入力端子が接続されている。加算器ＡＤＤ２の第１入力端子には、加算器ＡＤＤ１の出力端子が接続されている。また、ＡＤＤ２の第２入力端子には、乗算器ＭＵＬの出力端子が接続されている。回路ブロックＴＥ_ｋの入力ポートｈｉｎは、乗算器ＭＵＬの第１入力端子に接続されている。

【0157】

また、加算器ＡＤＤ２の出力端子は、加算器ＡＤＤ３の第１入力端子が接続されている。加算器ＡＤＤ３の第２入力端子は、演算器ＦＸの出力端子に接続されている。加算器ＡＤＤ３の出力端子には、演算器ＦＹと、マルチプレクサＭＵＸ２が接続されている。演算器ＦＹの出力端子は、加算器ＡＤＤ４の第２入力端子が接続されている。乗算器ＭＵＬ１の第１入力端子は、入力ポートｈｉｎに接続されている。また、乗算器ＭＵＬ１の第２入力端子は、カウンタ５２に接続されている。カウンタ５２は、クロックサイクル数に応じて単調増加する第２値を出力するように構成されている。第２値として、例えば、ｃΔｔ×ａを使うことができる。図２７（ａ）に示したように、ａは更新回数に応じてインクリメントされる。一般に、更新回数はクロックサイクル数に比例するため、ｃΔｔ×ａはクロックサイクル数に応じて単調増加する値となる。

【0158】

回路ブロックＴＥ_ｋの入力ポートｘｉｎには、演算器ＦＸと、加算器ＡＤＤ４の第１入力端子とが接続されている。加算器ＡＤＤ４の出力端子には、マルチプレクサＭＵＸ１と、コンパレータｃｏｍｐ１～ｃｏｍｐ３とが接続されている。コンパレータｃｏｍｐ１～ｃｏｍｐ３の出力側は、それぞれマルチプレクサＭＵＸ１～ＭＵＸ３の制御端子に接続されている。

【0159】

加算器ＡＤＤ１は、回路ブロックＴＥ_ｋの入力ポートΔｙｉｎ、ｙｉｎのそれぞれの入力を加算した信号を配線ｎｙ１に出力する。加算器ＡＤＤ２は、配線ｎｙ１、ｎｈ１のそれぞれの入力を加算した信号を配線ｎｙ２に出力する。配線ｎｈ１には、乗算器ＭＵＬ１より、回路ブロックＴＥ_ｋの入力ポートｈｉｎから入力された信号にｃΔｔ×ａを乗じた信号が出力される。加算器ＡＤＤ３は、配線δｙ、ｎｙ２のそれぞれ入力を加算した信号を配線ｎｙ３に出力する。配線δｙには、演算器ＦＸより、回路ブロックＴＥ_ｋの入力ポートｘｉｎから入力された信号に、図２７（ｄ）の関数ＦＸ（ｎｘ）の演算を実行した信号が出力される。加算器ＡＤＤ４は、回路ブロックＴＥ_ｋの入力ポートｘｉｎ、配線δｘのそれぞれの入力を加算した信号を配線ｎｘ１に出力する。配線δｘには、演算器ＦＹより、加算器ＡＤＤ３の出力端子から入力された信号に、図２７（ｄ）の関数ＦＹ（ｎｙ）の演算を実行した結果が出力される。

【0160】

コンパレータｃｏｍｐ１～ｃｏｍｐ３は、それぞれ配線ｎｘ１を介して、加算器ＡＤＤ４の出力端子に接続されている。したがって、コンパレータｃｏｍｐ１～ｃｏｍｐ３には、いずれも加算器ＡＤＤ４から出力された信号が入力される。コンパレータｃｏｍｐ１、ｃｏｍｐ２は、更新後に粒子ｉがｘ_ｉ＜－１．０またはｘ_ｉ＞１．０の位置にあるか否かの判定を行う。これは、粒子ｉが壁に接触したか否かを判定する処理に相当する。コンパレータｃｏｍｐ３は、更新後の粒子ｉの位置ｘ_ｉに基づき、スピンｓ_ｉの符号を特定する。

【0161】

マルチプレクサＭＵＸ１の３つの入力端子は、それぞれ加算器ＡＤＤ４の出力端子（配線ｎｘ１）、＋１の定数信号を入力する素子、－１の定数信号を入力する素子に接続されている。また、マルチプレクサＭＵＸ１の制御端子は、コンパレータｃｏｍｐ１の出力端子に接続されている。そして、マルチプレクサＭＵＸ１の出力端子は、回路ブロックＴＥ_ｋの出力ポートｘｏｕｔに接続されている。マルチプレクサＭＵＸ１は、コンパレータｃｏｍｐ１から入力される制御信号に基づき、配線ｎｘ１の信号、＋１の定数信号、－１の定数信号のいずれかを出力ポートｘｏｕｔに出力する。

【0162】

マルチプレクサＭＵＸ２の２つの入力端子は、それぞれ、加算器ＡＤＤ３の出力端子（配線ｎｙ３）、０の定数信号を入力する素子に接続されている。また、マルチプレクサＭＵＸ２の制御素子は、コンパレータｃｏｍｐ２の出力端子に接続されている。そして、マルチプレクサＭＵＸ２の出力端子は、回路ブロックＴＥ_ｋの出力ポートｙｏｕｔに接続されている。マルチプレクサＭＵＸ２は、コンパレータｃｏｍｐ２から入力される制御信号に基づき、加算器ＡＤＤ３から入力される信号または０の定数信号のいずれかを出力ポートｙｏｕｔに出力する。

【0163】

マルチプレクサＭＵＸ３の２つの入力端子は、＋１の定数信号を入力する素子、０の定数信号を入力する素子に接続されている。また、マルチプレクサＭＵＸ３の制御素子は、コンパレータｃｏｍｐ３の出力端子に接続されている。そして、そして、マルチプレクサＭＵＸ３の出力端子は、回路ブロックＴＥ_ｋの出力ポートｓｏｕｔに接続されている。マルチプレクサＭＵＸ３は、コンパレータｃｏｍｐ３から入力される制御信号に基づき、＋１の定数信号または０の定数信号のいずれかを出力ポートｓｏｕｔに出力する。

【0164】

このように、それぞれの第２回路（回路ブロックＴＥ_ｋ）は、カウンタと、第１加算器（加算器ＡＤＤ１）と、第１乗算器（乗算器ＭＵＬ１）と、第２加算器（加算器ＡＤＤ２）と、第１演算器（演算器ＦＸ）と、第３加算器（加算器ＡＤＤ３）と、第２演算器（演算器ＦＹ）と、第４加算器（加算器ＡＤＤ４）と、第１コンパレータ（コンパレータｃｏｍｐ１）と、第１マルチプレクサとを備えていてもよい。

【0165】

カウンタは、クロックサイクル数に応じて単調増加または単調減少する第２値を出力するように構成されている。第１加算器は、入力側で第４メモリ（メモリＹ_Ｂｋ）および第１回路（回路ブロックＭＭ_ｋ）に接続されている。第１乗算器は、入力側で第５メモリ（メモリＨ_Ｂｋ）およびカウンタに接続されている。第２加算器は、入力側で第１加算器および第１乗算器に接続されている。第１演算器は、入力側で第２メモリ（メモリＸ_Ｂｋ）に接続され、クロックサイクル数に応じて単調増加または単調減少する第３値を乗じた値を出力するように構成されている。ここで、第３値として、例えば、（－Ｄ＋ｐ）Δｔを用いることができる。第３加算器は、入力側で第２加算器および第１演算器に接続されている。第２演算器は、入力側で第３加算器に接続され、第３加算器からの入力に重み付けした信号を出力するように構成されている。第４加算器は、入力側で第２メモリおよび第２演算器に接続されている。第１コンパレータは、入力側で第４加算器に接続されている。第１マルチプレクサは、入力側で第４加算器に接続され、第１コンパレータからの入力に基づき、第１値（例えば、－１）の定数信号、第２値（例えば、＋１）の定数信号、第４加算器の出力信号のいずれかを第２メモリに出力するように構成されている。

【0166】

また、それぞれの第２回路（回路ブロックＴＥ_ｋ）は、さらに第２コンパレータ（コンパレータｃｏｍｐ２）と、第２マルチプレクサ（マルチプレクサＭＵＸ２）とを備えていてもよい。第２コンパレータは、入力側で第４加算器（加算器ＡＤＤ４）に接続されている。第２マルチプレクサは、入力側で第３加算器（加算器ＡＤＤ３）に接続され、第２コンパレータからの入力に基づき、０の定数信号または第３加算器の出力信号を第４メモリ（メモリＹ_Ｂｋ）に出力するように構成されている。

【0167】

なお、それぞれの第２回路（回路ブロックＴＥ_ｋ）は、必ず第２コンパレータ（コンパレータｃｏｍｐ２）および第２マルチプレクサ（マルチプレクサＭＵＸ２）を備えていなくてもよい。この場合、第３加算器（加算器ＡＤＤ３）の出力端子は、出力ポートｙｏｕｔに接続される。すなわち、第３加算器の出力信号は、第４メモリ（メモリＹ_Ｂｋ）に入力される。

【0168】

また、それぞれの第２回路（回路ブロックＴＥ_ｋ）は、第３コンパレータ（コンパレータｃｏｍｐ３）と、第３マルチプレクサ（マルチプレクサＭＵＸ３）とを備えていてもよい。第３コンパレータは、入力側で第４加算器（加算器ＡＤＤ４）に接続されている。第３マルチプレクサは、第３コンパレータからの入力に基づき、＋１の定数信号または０の定数信号を第１メモリ（メモリＳｍｅｍ）に出力するように構成されている。

【0169】

一般に、スピンｓ_ｉの値は、－１または＋１の２値のいずれかをとる。これらの値を符号付き２進数で表現する場合、少なくとも２ビットの情報が必要となる。ただし、回路中では、スピンｓ_ｉを０または１の２値変数に符号化してもよい。このような符号化を行うと、スピンの値は、１ビットの情報で表現することが可能である。１ビットの情報でスピンｓ_ｉの値を表現することにより、配線におけるデータの伝送量や、記憶領域の消費量を抑制することができる。これにより、例えば、図２８に示した、回路ブロックＴＥ_ｋ（ｋ＝１，２，・・・，Ｐｂ）の出力側より更新後のスピンｓ_ｉの値をメモリＳｍｅｍに伝送する配線３９として、複数ビットではなく、１ビットの情報を伝送する配線を用いることができる。また、メモリＳｍｅｍでは、１ビットの情報量にそれぞれのスピンｓ_ｉの値を格納することができる。さらに、メモリＳｍｅｍから読み出されたスピンｓ_ｉの値を回路ブロックＭＭ_ｋ（ｋ＝１，２，・・・，Ｐｂ）に伝送する配線４０として、複数ビットではなく、１ビットの情報を伝送する配線を用いることができる。回路ブロックＭＡＣ１の入力段にある回路ブロックＭＵＬ（図３１）において符号付き２進数に復号化を行うことができる。これにより、電子回路２００において、配線３９、４０で１ビットの情報量の伝送を行い、メモリＳｍｅｍに１ビットの情報でスピンｓ_ｉの値を保存したとしても、機能面への影響は生じない。

【0170】

ここでは、図３１を参照しながら、１ビットの情報を符号付き２進数に復号化する回路について説明する。図３１の復号器４７は、回路ブロックＭＡＣ１の入力段にある回路ブロックＭＵＬの詳細な構成を示している。復号器４７は、マルチプレクサＭＵＸと、乗算器とを備えている。マルチプレクサＭＵＸは、少なくとも、２つの入力端子と、１つの制御端子と、１つの出力端子とを備えている。乗算器は、２つの入力端子と、１つの出力端子とを備えている。マルチプレクサＭＵＸの２つの入力端子には、それぞれ＋ｃΔｔの定数信号を入力する素子、－ｃΔｔの定数信号を入力する素子が接続されている。また、マルチプレクサＭＵＸの制御端子には、メモリＳｍｅｍのいずれかの領域Ｓ_Ｂｋ（ｋ＝１，２，・・・，Ｐｂ）いずれかのサブ領域に対応するｒｅａｄポート（ポートＳ_ｉｎ）が接続されている。そして、マルチプレクサＭＵＸの出力端子は、乗算器の第２入力に接続されている。なお、乗算器の第１入力は、メモリＪ_Ｂｋのいずれかの領域に対応するｒｅａｄポート（ポートＪ_ｉｎ）に接続されている。マルチプレクサＭＵＸは、ポートＳ_ｉｎから入力された信号が１であるとき、出力端子より＋ｃΔｔを出力する。また、マルチプレクサＭＵＸは、ポートＳ_ｉｎから入力された信号が０であるとき、出力端子より－ｃΔｔを出力する。乗算器は、出力端子ＯｕｔよりマルチプレクサＭＵＸから入力された信号とポートＪ_ｉｎから入力された信号とを乗算した信号を出力する。

【0171】

すなわち、電子回路では、第１メモリ（メモリＳｍｅｍ）が第４ベクトルのそれぞれの要素の値を１ビットの情報で格納するように構成されていてもよい。このとき、それぞれの第１回路（回路ブロックＭＭ_ｋ）は、第１メモリから読み出した１ビットの情報を符号付き２進数に復号化するように構成された復号器を含んでいてもよい。

【0172】

なお、電子回路の第１メモリ（メモリＳｍｅｍ）は、第４ベクトルのそれぞれの要素の値を符号付き２進数で格納してもよい。この場合、第２回路（回路ブロックＴＥ_ｋ）の第３マルチプレクサ（マルチプレクサＭＵＸ３）は、第３コンパレータ（コンパレータｃｏｍｐ３）からの入力に応じて、＋１または－１を第１メモリに出力してもよい。この場合には、それぞれの第１回路（回路ブロックＭＭ_ｋ）において、第１メモリから読み出した情報を復号化する復号器を実装しなくてもよい。また、第１ベクトルの要素を変数として第３ベクトルの要素を計算するアルゴリズムを実装する場合、第１メモリに第１ベクトルのそれぞれの要素の値を格納してもよい。

【0173】

（複数の電子回路への実装例）
シミュレーテッド分岐アルゴリズムをＮ個の粒子のモデルと見なした場合、シミュレーテッド分岐アルゴリズムは、Ｎ個の粒子の位置および運動量を繰り返し更新するアルゴリズムであるといえる。すなわち、シミュレーテッド分岐アルゴリズムは、Ｎ個の粒子の位置および運動量を時間発展させるモデルであると見なせる。ここで、粒子の状態といった場合には、粒子ｉの位置に相当するｘ_ｉと、粒子ｉの運動量に相当するｙ_ｉのことを意味するものとする。

【0174】

複数の電子回路を使ってＮ個の粒子の状態の計算処理の少なくとも一部を並列に実行してもよい。ただし、図２７（ａ）のアルゴリズムでは、ｎ_{ｃｙｃｌｅ}＝ｕ＋１におけるＮ個の粒子の状態を計算するためには、ｎ_{ｃｙｃｌｅ}＝ｕにおけるＮ個の粒子の状態が必要である。例えば、Ｍ個の電子回路がある場合を想定する。この場合、それぞれの電子回路は、記憶しているｎ_{ｃｙｃｌｅ}＝ｕにおけるＮ個の粒子の状態（全粒子の状態）に関する情報に基づき、ｎ_{ｃｙｃｌｅ}＝ｕ＋１においてＮ／Ｍ個の粒子の状態を更新することができる。ただし、それぞれの電子回路は、他の電子回路がｎ_{ｃｙｃｌｅ}＝ｕ＋１において計算した（Ｎ－Ｎ／Ｍ）個の粒子の状態を参照しないと、ｎ_{ｃｙｃｌｅ}＝ｕ＋２におけるＮ／Ｍ個の粒子の状態を計算できない。そこで、それぞれの電子回路が、他の電子回路が計算した粒子の状態に関する情報を取得できる構成を採用することができる。

【0175】

図３３は、複数の電子回路が接続された構成例を示している。図３３には、電子回路２０１～２０８（ＨＷ＿ＣＩＲＣＵＩＴ＃１～＃８）が示されている。図３３は、Ｍ＝８の場合に相当する。ただし、電子回路の数Ｍは、これとは異なっていてもよい。電子回路２０１～２０８は、それぞれＳＢカーネル回路４１と、通信回路ｃｈ１と、通信回路ｃｈ２とを備えている。電子回路２０１～２０８として、例えば、ＦＰＧＡを使うことができる。ただし、ＡＳＩＣなどを使ってもよく、電子回路の種類については特に問わない。電子回路２０１～２０８は、上述の電子回路２００の構成要素に加え、通信回路ｃｈ１、ｃｈ２と、バッファメモリｂｕｆＬと、バッファメモリｂｕｆＲとを備えている。以下では、上述の電子回路２００との相違点を中心に、複数の電子回路２０１～２０８が接続された計算システムと、それぞれの電子回路の構成について説明する。

【0176】

図３３の通信回路ｃｈ１、ｃｈ２は、いずれも送信ポートＴＸと、受信ポートＲＸとを備えている。送信ポートＴＸと、受信ポートＲＸは、それぞれ独立して動作することができる。このため、通信回路ｃｈ１、ｃｈ２は、全二重（ｆｕｌｌ－ｄｕｐｌｅｘ）通信を行うことが可能である。ＳＢカーネル回路４１は、メモリ４３（Ｓｍｅｍ）と、演算回路４２（ＳＢ Ｃｏｒｅ）と、バッファメモリｂｕｆＬ、ｂｕｆＲとを備えている。メモリ４３は、要素数Ｎのベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）を保存することができる。メモリ４３は、上述のメモリＳｍｅｍに相当する。バッファメモリｂｕｆＬ、ｂｕｆＲは、それぞれメモリ４３に接続されている。演算回路４２（ＳＢ Ｃｏｒｅ）は、Ｐｂ個の回路ブロックＭＭ_ｋ（第１回路）と、Ｐｂ個の回路ブロックＴＥ_ｋ（第２回路）と、Ｐｂ個のメモリＸ_Ｂｋ（第２メモリ）と、Ｐｂ個のメモリＪ_Ｂｋ（第３メモリ）と、Ｐｂ個のメモリＹ_Ｂｋ（第４メモリ）と、Ｐｂ個のメモリＨ_Ｂｋ（第５メモリ）とを含む。すなわち、演算回路４２（ＳＢ Ｃｏｒｅ）と、メモリ４３は、上述の電子回路２００に相当する構成要素である。

【0177】

このように、電子回路は、さらに第１通信回路（通信回路ｃｈ１）と、第２通信回路（通信回路ｃｈ２）と、第１バッファメモリ（バッファメモリｂｕｆＬ）と、第２バッファメモリ（バッファメモリｂｕｆＲ）とを備えていてもよい。第１通信回路は、第１送信ポート（通信回路ｃｈ１の送信ポートＴＸ）と、第１受信ポート（通信回路ｃｈ１の受信ポートＲＸ）とを含む。第２通信回路は、第２送信ポート（通信回路ｃｈ２の送信ポートＴＸ）と、第２受信ポート（通信回路ｃｈ２の受信ポートＲＸ）とを含む。第１バッファメモリは、第１メモリ（メモリ４３）、第２回路（回路ブロックＴＥ_ｋ）、第２受信ポートおよび第１送信ポートに接続されている。第２バッファメモリは、第１メモリ、第２回路（回路ブロックＴＥ_ｋ）、第１受信ポートおよび第２送信ポートに接続されている。

【0178】

図３３を参照すると、電子回路２０１～２０８がリングトポロジを形成するように接続されていることがわかる。すなわち、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈ（ｈ＝１，２，・・・，Ｍ）の通信回路ｃｈ２は、ＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ＋１）の通信回路ｃｈ１に接続される。また、ＨＷ＿ＣＩＲＣＵＩＴ＃Ｍの通信回路ｃｈ２は、ＨＷ＿ＣＩＲＣＵＩＴ＃１の通信回路ｃｈ１に接続される。電子回路間の接続は、通信ケーブルによって実現されてもよいし、ボード上の配線によって実現されてもよく、実装方式については問わない。図３３では、リングトポロジで時計回りの方向に通信が行われるデータリングｒｉｎｇＲと、リングトポロジで反時計回りの方向に通信が行われるデータリングｒｉｎｇＬが形成されている。このようなトポロジはダブルリングトポロジとよばれる。リングトポロジで時計回りの通信経路と、リングトポロジで反時計回りの通信経路があるため、図３３の構成では、単一方向の通信経路しかないシングルリンクトポロジと比べて、約２倍のデータ転送速度を実現することが可能である。

【0179】

すなわち、計算システムは、複数の電子回路を備えていてもよい。一方の電子回路の第１送信ポート（通信回路ｃｈ１の送信ポートＴＸ）が他方の電子回路の第２受信ポート（通信回路ｃｈ２の受信ポートＲＸ）に接続され、一方の電子回路の第１受信ポート（通信回路ｃｈ１の受信ポートＲＸ）が他方の電子回路の第２送信ポート（通信回路ｃｈ１の送信ポートＴＸ）に接続され、複数の電子回路でリング状の通信経路が時計回りと反時計周りの両方向に形成されていてもよい。

【0180】

図３４は、処理を分散させたときにそれぞれの電子回路で実行されるアルゴリズムの例を示している。図３４のアルゴリズムでは、カウンタ変数ｎ_{ｃｙｃｌｅ}がインクリメントされて所定値になるまで、各変数の更新処理が繰り返し行われる。ループ４４では、それぞれの電子回路について、通信回路ｃｈ１、ｃｈ２の送信ポートＴＸでデータを送信する処理と、通信回路ｃｈ１、ｃｈ２の受信ポートＲＸでデータを受信する処理とが行われている。ループ４５では、それぞれの電子回路に、行列ベクトル積（積和演算）の一部を実行させている。ループ４６では、それぞれの電子回路に、時間発展（Ｔｉｍｅ－ｅｖｏｌｕｔｉｏｎ）に相当する計算（ＴＥパートの処理）を実行させている。

【0181】

図３５は、行列とベクトルとの積を計算する方法の第２の例を示している。図３５は、電子回路の数Ｍが８である場合における、行列積の計算方法を示している。図３５に示されているように、行列およびベクトルをそれぞれＭ個に分割して積和演算が行われている。例えば、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈは、Ｎ／Ｍ行Ｎ列の行列Ｊ_ｈを用いて、Ｎ／Ｍ個の相互作用項（ΔＹ_ｈ）を計算する。

【0182】

図２７の説明で述べたように、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈ（ｈ＝１，２，・・・，Ｍ）がそれぞれの変数の更新処理を行うためには、要素数Ｎ（フルサイズ）のベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）のデータが必要となる。そこで、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈは、それぞれの変数の更新処理を行った後、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈが更新したＮ／Ｍ個の変数｛ｓ_ｍ｜ｍ＝（ｈ－１）Ｎ／Ｍ＋１，（ｈ－１）Ｎ／Ｍ＋２，・・・，ｈＮ／Ｍ｝をＨＷ＿ＣＩＲＣＵＩＴ＃ｈに接続されている他の電子回路に送信することができる（送信モード）。また、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈは、それぞれの変数の更新処理を行った後、ＣＩＲＣＵＩＴ＃ｈに接続されている他の電子回路が更新したＮ／Ｍ個の変数を受信することができる。

【0183】

例えば、ＨＷ＿ＣＩＲＣＵＩＴ＃１がデータリングｒｉｎｇＲについて送信モードにあるとき、更新された変数｛ｓ_ｍ｜ｍ＝１，２，・・・，Ｎ／Ｍ｝がＨＷ＿ＣＩＲＣＵＩＴ＃２に送信される。このとき、ＨＷ＿ＣＩＲＣＵＩＴ＃２は、データリングｒｉｎｇＲについて受信モードになっている。同時に、ＨＷ＿ＣＩＲＣＵＩＴ＃１は、データリングｒｉｎｇＬについて受信モードになっていてもよい。このため、ＨＷ＿ＣＩＲＣＵＩＴ＃１は、データリングｒｉｎｇＬについて送信モードになっているＨＷ＿ＣＩＲＣＵＩＴ＃２から、更新された変数｛ｓ_ｍ｜ｍ＝Ｎ／Ｍ＋１，（Ｎ／Ｍ＋２，・・・，２Ｎ／Ｍ｝を受信してもよい。この後、ＨＷ＿ＣＩＲＣＵＩＴ＃２は、変数｛ｓ_ｍ｜ｍ＝１，２，・・・，Ｎ／Ｍ｝と、変数｛ｓ_ｍ｜ｍ＝Ｎ／Ｍ＋１，（Ｎ／Ｍ＋２，・・・，２Ｎ／Ｍ｝をＨＷ＿ＣＩＲＣＵＩＴ＃３に送信することができる。このように、電子回路は、直接接続されている他の電子回路に当該電子回路が更新した変数を送信してもよい。これに並行し、電子回路は、直接接続されている他の電子回路から他の電子回路が更新した変数を受信してもよい。また、電子回路は、第１の電子回路が更新した変数を第２の電子回路に中継してもよい。

【0184】

上述のように、データの中継を含む送信処理および受信処理を、リングトポロジを形成するように接続された、それぞれの電子回路に行わせることができる。これにより、Ｍ個の電子回路は、変数の更新処理のそれぞれのイタレーションにおいて、直前に更新された要素数Ｎ（フルサイズ）の第４ベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）のデータを使うことができる。ただし、リングトポロジを形成するように接続された複数の電子回路に、データの中継を含む送信処理および受信処理を行わせ、それぞれの電子回路が変数の更新タイミングにおいて同じデータを得られるようにするためには、同期的な動作を実現する必要がある。

【0185】

図３６は、複数の電子回路が実行する処理の例を示すタイミングチャートである。図３６の横軸は、時刻を示している。処理のそれぞれのイタレーションの期間Ｔｓｔｅｐは、通信期間Ｔｃｏｍｍと、演算期間Ｔｃｏｒｅとを含んでいる。演算期間Ｔｃｏｒｅでは、演算回路４２（ＳＢ Ｃｏｒｅ）において、それぞれの変数の更新後の値が計算される。また、通信期間Ｔｃｏｍｍは、電子回路の数Ｍに等しい数の通信フェーズを含んでいる。ここでは、説明が複雑化するのを避けるため、Ｍ個の電子回路が同期して動作すると仮定する。ＨＷ＿ＣＩＲＣＵＩＴ＃ｈの演算回路４２は、演算期間Ｔｃｏｒｅにおいて、Ｎ／Ｍ個の粒子に対応する変数｛ｓ_ｍ｜ｍ＝（ｈ－１）Ｎ／Ｍ＋１，（ｈ－１）Ｎ／Ｍ＋２，・・・，ｈＮ／Ｍ｝の値を更新する。

【0186】

次に、通信期間Ｔｃｏｍｍの１通信フェーズで実行される処理について説明する。演算回路４２は、更新した変数｛ｓ_ｍ｜ｍ＝（ｈ－１）Ｎ／Ｍ＋１，（ｈ－１）Ｎ／Ｍ＋２，・・・，ｈＮ／Ｍ｝を２つのグループ（グループＳ_ｈ１、Ｓ_ｈ２）に分割し、一方のグループＳ_ｈ１をバッファメモリｂｕｆＬに、他方のグループＳ_ｈ２をバッファメモリｂｕｆＲに、それぞれ格納する。それぞれの電子回路（ＨＷ＿ＣＩＲＣＵＩＴ＃１～＃Ｍ）は、データリングｒｉｎｇＬを使って、バッファメモリｂｕｆＬに格納されたデータを、通信回路ｃｈ１の通信ポートＴＸを介して他の電子回路に送信することができる。また、それぞれの電子回路（ＨＷ＿ＣＩＲＣＵＩＴ＃１～＃Ｍ）は、データリングｒｉｎｇＲを使い、バッファメモリｂｕｆＲに格納されたデータを、通信回路ｃｈ２の通信ポートＴＸを介して他の電子回路に送信することができる。バッファメモリｂｕｆＬに格納されたデータの送信処理と、バッファメモリｂｕｆＲに格納されたデータの送信処理とが並行して実行されてもよい。

【0187】

なお、バッファメモリｂｕｆＬ、ｂｕｆＲに格納されたデータをメモリ４３（Ｓｍｅｍ）に保存してもよい。すなわち、メモリ４３（Ｓｍｅｍ）には、送信ポートＴＸに送信されたデータと同じデータが保存される。また、バッファメモリｂｕｆＬ、ｂｕｆＲに格納されたデータを送信ポートＴＸに送信する処理と、当該データをメモリ４３（Ｓｍｅｍ）に保存する処理は、並行して実行されてもよい。このような動作を、“ｓｅｎｄ ＆ ｗｒｉｔｅ動作”とよぶ。

【0188】

すなわち、電子回路は、Ｐｂ個の第２回路（回路ブロックＴＥ_ｋ）によって更新された第４ベクトルを分割し、一方の第１データを第１バッファメモリ（バッファメモリｂｕｆＬ）に格納し、他方の第２データを第２バッファメモリ（バッファメモリｂｕｆＲ）に格納するように構成されていてもよい。さらに、電子回路は、第１バッファメモリに格納された第１データを第１送信ポート（通信回路ｃｈ１の送信ポートＴＸ）より送信し、第２バッファメモリに格納された第２データを第２送信ポート（通信回路ｃｈ２の送信ポートＴＸ）より送信し、第１バッファメモリに格納された第１データと、第２バッファメモリに格納された第２データを第１メモリ（メモリ４３）に格納するように構成されていてもよい。

【0189】

バッファメモリｂｕｆＬに格納されたデータの送信処理と、バッファメモリｂｕｆＲに格納されたデータの送信処理とが完了したら、それぞれの電子回路（ＨＷ＿ＣＩＲＣＵＩＴ＃１～＃Ｍ）は、他の電子回路から送信されたデータを受信し、バッファメモリｂｕｆＲ、ｂｕｆＬに格納する。すなわち、それぞれの電子回路（ＨＷ＿ＣＩＲＣＵＩＴ＃１～＃Ｍ）は、データリングｒｉｎｇＬに接続された通信回路ｃｈ２の通信ポートＲＸを介して受信したデータを、バッファメモリｂｕｆＬに保存する。また、それぞれの電子回路（ＨＷ＿ＣＩＲＣＵＩＴ＃１～＃Ｍ）は、データリングｒｉｎｇＲに接続された通信回路ｃｈ１の通信ポートＲＸを介して受信したデータを、バッファメモリｂｕｆＲに保存する。データリングｒｉｎｇＬに接続された通信回路ｃｈ２の通信ポートＲＸにおけるデータの受信処理と、データリングｒｉｎｇＲに接続された通信回路ｃｈ１の通信ポートＲＸにおけるデータの受信処理は同時に実行されてもよい。ここで説明したような、送信処理が行われた後に受信処理が行われる動作を“ｆｉｒｓｔ－ｓｅｎｄ－ｔｈｅｎ－ｒｅｃｅｉｖｅ”ポリシとよぶ。

【0190】

すなわち、電子回路は、第２受信ポート（通信回路ｃｈ２の通信ポートＲＸ）より受信した第３データを第１バッファメモリ（バッファメモリｂｕｆＬ）に格納し、第１受信ポート（通信回路ｃｈ１の通信ポートＲＸ）より受信した第４データを第２バッファメモリに格納（バッファメモリｂｕｆＲ）し、第３データおよび第４データは、第１メモリ（メモリ４３）に格納されるように構成されていてもよい。

【0191】

上述のデータリングｒｉｎｇＲ、ｒｉｎｇＬにおけるデータの送信処理（メモリ４３へのデータ保存処理を含んでいてもよい）と、その後のデータリングｒｉｎｇＲ、ｒｉｎｇＬにおけるデータの受信処理とが１通信フェーズに実行される処理である。この１通信フェーズの処理を電子回路の数Ｍに等しい回数だけ繰り返すことにより、Ｍ個の電子回路は、変数の更新処理のそれぞれのイタレーション（演算期間Ｔｃｏｒｅ）において、最近更新された要素数Ｎ（フルサイズ）のベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）のデータを使うことができるようになる。最近更新された要素数Ｎ（フルサイズ）のベクトル（ｓ_１，ｓ_２，・・・，ｓ_Ｎ）のデータは、メモリ４３（Ｓｍｅｍ）に保存される。

【0192】

図３３では、バッファメモリｂｕｆＬから通信回路ｃｈ１の通信ポートＴＸにデータが直接転送され、通信回路ｃｈ２のポートＲＸから受信されたデータは、直接バッファメモリｂｕｆＬに転送されていた。また、図３３では、バッファメモリｂｕｆＲから通信回路ｃｈ２の通信ポートＴＸにデータが直接転送され、通信回路ｃｈ１の通信ポートＲＸから受信されたデータは、直接バッファメモリｂｕｆＲに転送されていた。ただし、図３７の構成例ように、通信回路ｃｈ１、ｃｈ２と、バッファメモリｂｕｆＬ、ｂｕｆＲの間に他のメモリが配置されていてもよい。

【0193】

図３７は、通信チャネルのより詳細な構成例を示している。図３７のＨＷ＿ＣＩＲＣＵＩＴ＃ｈは、図３３の電子回路２０１～２０８の構成要素に加え、メモリ４４ａ、４４ｂ、４５ａ、４５ｂを備えている。なお、図３７の送信器ＴＸ ＰＨＹは、上述の送信ポートＴＸに対応する。また、受信器ＲＸ ＰＨＹは、上述の受信ポートＲＸに対応する。メモリ４４ａは、通信回路ｃｈ１の通信ポートＴＸと、バッファメモリｂｕｆＬとの間に接続されている。メモリ４４ｂは、通信回路ｃｈ２の通信ポートＴＸと、バッファメモリｂｕｆＲとの間に接続されている。メモリ４５ａは、通信回路ｃｈ１の通信ポートＲＸと、バッファメモリｂｕｆＲとの間に接続されている。メモリ４５ｂは、通信回路ｃｈ２の通信ポートＲＸと、バッファメモリｂｕｆＬとの間に接続されている。メモリ４４ａ、４４ｂは、ＴＸ ＦＩＦＯメモリに相当する。一方、メモリ４５ａ、４５ｂは、ＲＸ ＦＩＦＯメモリに相当する。ここで、ＦＩＦＯメモリとは、Ｆｉｒｓｔ－Ｉｎ－Ｆｉｒｓｔ－Ｏｕｔ型メモリである。なお、図３７では、作図の都合上、演算回路４２（ＳＢ Ｃｏｒｅ）と、メモリ４３（Ｓｍｅｍ）とが省略されている。

【0194】

演算回路４２（ＳＢ Ｃｏｒｅ）がバッファメモリｂｕｆＬに格納したデータは、メモリ４４ａ（ＴＸ ＦＩＦＯメモリ）を介して、通信回路ｃｈ１の通信ポートＴＸよりＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ－１）に送信される。演算回路４２がバッファメモリｂｕｆＲに格納したデータは、メモリ４４ｂ（ＴＸ ＦＩＦＯメモリ）を介して、通信回路ｃｈ２の通信ポートＴＸよりＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ＋１）に送信される。通信回路ｃｈ１の通信ポートＲＸで受信したデータは、メモリ４５ａ（ＲＸ ＦＩＦＯメモリ）を介して、バッファメモリｂｕｆＲに転送される。通信回路ｃｈ２の通信ポートＲＸで受信したデータは、メモリ４５ｂ（ＲＸ ＦＩＦＯメモリ）を介して、バッファメモリｂｕｆＬに転送される。すなわち、通信チャネルは、通信ポートＴＸ、ＴＸ ＦＩＦＯメモリ、バッファメモリの組合せまたは、通信ポートＲＸ、ＲＸ ＦＩＦＯメモリ、バッファメモリの組合せを含む。

【0195】

ＳＢカーネル回路４１の駆動周波数Ｆ_{ＳＢｋｅｒｎｅｌ}と、通信チャネルの駆動周波数Ｆ_{ＩＯＰＨＹ}は、等しくてもよいし、異なっていてもよい。メモリ４４ａ、４４ｂ、４５ａ、４５ｂ（ＴＸ ＦＩＦＯメモリおよびＲＸ ＦＩＦＯメモリ）は、非対称なｒｅａｄ／ｗｒｉｔｅスピードのストリーミングデータバッファを形成してもよい。例えば、ＴＸ ＦＩＦＯメモリのｗｒｉｔｅポートは、周波数Ｆ_{ＳＢｋｅｒｎｅｌ}で駆動され、ＴＸ ＦＩＦＯメモリのｒｅａｄポートは、周波数Ｆ_{ＩＯＰＨＹ}で駆動されてもよい。また、ＲＸ ＦＩＦＯメモリのｒｅａｄポートは、ｗｒｉｔｅスピードは、周波数Ｆ_{ＩＯＰＨＹ}で駆動され、ＲＸ ＦＩＦＯメモリの周波数Ｆ_{ＳＢｋｅｒｎｅｌ}で駆動されてもよい。

【0196】

図３８は、リングトポロジに対応したハードウェアの構成例を示したブロック図である。図３８には、演算回路４２（ＳＢ Ｃｏｒｅ）と、メモリ４３（Ｓｍｅｍ）が示されている。演算回路４２は、上述の電子回路２００の回路ブロックＭＭＴＥ_１～ＭＭＴＥ_Ｐｂに相当する構成および機能を備えている。上述の電子回路２００では、データ依存性の問題を解決するため、メモリＳｍｅｍはダブルバッファ構成を採用していた。ただし、図３３および図３７に示している、複数の電子回路への実装例では、バッファメモリｂｕｆＬ、ｂｕｆＲがデータ依存性の問題を解決する。したがって、メモリ４３として、ダブルバッファ構造のメモリを使わなくてもよい。

【0197】

次に、電子回路間で同期をとる方法について説明する。複数の電子回路は、必ず同時に起動されなくてもよい。また、複数の電子回路のクロックが同期されていなくてもよい。以下では、異なるタイミングに起動され、クロックが同期していない複数の電子回路が使われた場合でも、動作タイミングを自発的に同期させる方法について説明する。はじめに、複数の電子回路が同期して動作する場合（図３９のタイムチャート）について説明した後、複数の電子回路が時差をもって順次起動した場合（図４０のタイムチャート）について説明する。図３９、図４０のタイムチャートでは、いずれも横軸が時刻に対応している。

【0198】

図３９のタイムチャートにおいて、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈのＳＢカーネル回路４１は、バッファメモリｂｕｆＬ、ｂｕｆＲに格納されたデータを、ＴＸ ＦＩＦＯ（メモリ４４ａ、４４ｂ）に書き込む（Ｔｗｒｉｔｅ＿ＴＸ ＦＩＦＯ）。この時点で、送信器ＴＸ ＰＨＹによる送信動作が開始する。送信器ＴＸ ＰＨＹは、ＴＸ ＦＩＦＯからデータを読み出し、読み出したデータを通信回路ｃｈ１、ｃｈ２のポートＴＸ（ＴＸ ＰＨＹ）から同時に転送する（Ｔｒｅａｄ＿ＴＸ ＦＩＦＯ）。なお、ＴＸ ＦＩＦＯにデータが格納されていない場合、送信器ＴＸ ＰＨＹは、ＴＸ ＦＩＦＯからのデータ読み出しを行わない。転送されたデータは、物理遅延λ_ＰＨＹの後、ＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ－１）の通信回路ｃｈ２に対応するＲＸ ＦＩＦＯおよびＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ＋１）の通信回路ｃｈ１に対応するＲＸ ＦＩＦＯに格納される。なお、物理遅延λ_ＰＨＹは、例えば、送信器ＴＸ ＰＨＹの内部レイテンシ、受信器ＲＸ ＰＨＹの内部レイテンシ、伝送線による遅延を含む。光電変換が行われている場合、物理遅延λ_ＰＨＹは、光電変換素子における送信時および／または受信時のレイテンシを含んでいてもよい。

【0199】

ＳＢカーネル回路４１は、ＴＸ ＦＩＦＯ（メモリ４４ａ、４４ｂ）へのデータ書き込み（送信動作）が終わった後に、動作に遷移することができる。受信器ＲＸ ＰＨＹは、データを受信したら、当該データをＲＸ ＦＩＦＯ（メモリ４５ａ、４５ｂ）に書き込む。ＳＢカーネル回路４１は、ＲＸ ＦＩＦＯ（メモリ４５ａ、４５ｂ）に格納されているデータを、バッファメモリｂｕｆＬ、ｂｕｆＲに書き込む。ＳＢカーネル回路４１は、ストール可能（Ｓｔａｌｌａｂｌｅ）に構成されている。このため、いずれかのＲＸ ＦＩＦＯ（メモリ４５ａ、４５ｂのいずれか）にデータが格納されていない場合、ＳＢカーネル回路４１は、バッファメモリｂｕｆＬ、ｂｕｆＲへの書き込みを行わず、一時的に待機状態（ｓｔａｌｌ状態）に入ってもよい。図３９のタイムチャートでは、ＳＢカーネル回路４１が受信動作に遷移する前に、受信器ＲＸ ＰＨＹが受信したデータをＲＸ ＦＩＦＯに書き込んでいるため、ＲＸ ＦＩＦＯがｅｍｐｔｙにならず、ＳＢカーネル回路４１のストールは発生しない。

【0200】

図４０のタイムチャートにおいて、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈのＳＢカーネル回路４１は、他の電子回路（ＨＷ＿ＣＩＲＣＵＩＴ）の動作状態に関わらず、送信時の動作（ＴＸ ＦＩＦＯへのデータ書き込み）を実行する。通信回路ｃｈ１、ｃｈ２の送信器ＴＸ ＰＨＹは、ＴＸ ＦＩＦＯ（メモリ４４ａ、４４ｂ）にデータがあれば、任意のタイミングでＴＸ ＦＩＦＯ（メモリ４４ａ、４４ｂ）からデータを読み出し、それを送信する。ＨＷ＿ＣＩＲＣＵＩＴ＃ｈのＴＸ ＦＩＦＯから読み出されたデータは、物理遅延λ_ＰＨＹの後、ＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ－１）の通信回路ｃｈ２に対応するＲＸ ＦＩＦＯと、ＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ＋１）の通信回路ｃｈ１に対応するＲＸ ＦＩＦＯに格納される。なお、ＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ－１）の通信回路ｃｈ２およびＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ＋１）の通信回路ｃｈ１では、受信器ＲＸ ＰＨＹがホスト側（ＳＢカーネル回路４１側）の制御に関わらず、受信状態となっている。すなわち、受信器ＲＸ ＰＨＹは、ａｕｔｏ－ｒｕｎモードに設定されている。この場合、受信器ＲＸ ＰＨＹがデータを受信すれば、タイミングに関係なく、受信されたデータがＲＸ ＦＩＦＯに書き込まれる。

【0201】

ＨＷ＿ＣＩＲＣＵＩＴ＃ｈの受信器ＲＸ ＰＨＹは、ＳＢカーネル回路４１によるＴＸ ＦＩＦＯ（メモリ４４ａ、４４ｂ）へのデータ書き込み（送信動作）が終わった後に受信動作を開始する。ただし、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈの通信回路ｃｈ１に対応するＲＸ ＦＩＦＯまたは、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈの通信回路ｃｈ２に対応するＲＸ ＦＩＦＯのいずれかにデータが格納されていない場合、ＳＢカーネル回路４１は、一時的に待機状態（ｓｔａｌｌ状態）に入ってもよい。そして、ＳＢカーネル回路４１は、通信回路ｃｈ１に対応するＲＸ ＦＩＦＯまたは、通信回路ｃｈ２に対応するＲＸ ＦＩＦＯの両方にデータが格納されたら、受信時における動作を再開することができる。すなわち、ＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ－１）およびＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ＋１）の両方がデータの送信を開始する。そして、両方の電子回路（ＨＷ＿ＣＩＲＣＵＩＴ）がデータの送信を完了した時刻から物理遅延λ_ＰＨＹに等しい期間が経過すると、ＲＸ ＦＩＦＯの両方にデータが格納される。このとき、ＳＢカーネル回路４１は、待機状態（ｓｔａｌｌ状態）から離脱し、受信時における動作を再開する。ＳＢカーネル回路４１は、ＲＸ ＦＩＦＯ（メモリ４５ａ、４５ｂ）に格納されているデータを、バッファメモリｂｕｆＬ、ｂｕｆＲに書き込むことができる。

【0202】

図４０のタイムチャートの動作では、ＲＸ ＦＩＦＯ（メモリ４５ａ、４５ｂ）にデータが格納されていない電子回路（ＨＷ＿ＣＩＲＣＵＩＴ）が待機状態（ｓｔａｌｌ状態）に入り、当該電子回路のＲＸ ＦＩＦＯに他の電子回路より送信されたデータが格納されたら、ＳＢカーネル回路４１が待機状態（ｓｔａｌｌ状態）から離脱するという動作が繰り返される。この動作が繰り返されることによって、電子回路間の同期が行われる。電子回路間で同期をとることによって、起動時刻の違いによるタイミングのずれが１通信フェーズの長さより小さくなるまで、軽減される。

【0203】

すなわち、電子回路は、さらに第１ＦＩＦＯメモリ（メモリ４４ａ）と、第２ＦＩＦＯメモリ（メモリ４５ａ）と、第３ＦＩＦＯ（メモリ４５ｂ）メモリと、第４ＦＩＦＯメモリ（メモリ４４ｂ）とを備えていてもよい。第１ＦＩＦＯメモリは、第１送信ポート（通信回路ｃｈ１の送信ポートＴＸ）と、第１バッファメモリ（バッファメモリｂｕｆＬ）との間に接続されている。第２ＦＩＦＯメモリは、第１受信ポート（通信回路ｃｈ１の受信ポートＲＸ）と、第２バッファメモリ（バッファメモリｂｕｆＲ）との間に接続されている。第３ＦＩＦＯメモリは、第２受信ポート（通信回路ｃｈ２の受信ポートＲＸ）と、第１バッファメモリとの間に接続されている。第４ＦＩＦＯメモリは、第２送信ポート（通信回路ｃｈ２の送信ポートＴＸ）と、第２バッファメモリとの間に接続されている。電子回路は、第２ＦＩＦＯメモリまたは第４ＦＩＦＯメモリの両方にデータが格納されていない場合には、待機状態に遷移し、第２ＦＩＦＯメモリまたは第４ＦＩＦＯメモリの両方にデータが格納されている場合には、待機状態が解除されるように構成されていてもよい。

【0204】

上述では、シミュレーテッド分岐アルゴリズムの複数の実装例について説明した。ただし、シミュレーテッド分岐アルゴリズムのありうる実装例はこれに限らず、その他の構成が採用されてもよい。また、上述の複数の実装例を組み合わせることによってシミュレーテッド分岐アルゴリズムを実行する電子回路または情報処理装置を実現してもよい。上述の実施形態に係る電子回路または情報処理装置を使うことにより、組合せ最適化問題の解を実用的な時間内で計算することが可能となる。また、上述の実施形態に係る電子回路または情報処理装置を使うことにより、組合せ最適化問題の最適解または、組合せ最適化問題の最適解により近い、近似解を計算することができるようになる。

【0205】

特に、上述の情報処理装置、プログラム、情報処理方法、電子回路および計算システムを用いることにより、ＨＯＢＯ（Ｈｉｇｈｅｒ Ｏｒｄｅｒ Ｂｉｎａｒｙ Ｏｐｔｉｍｉｚａｔｉｏｎ）を含む制約なし多項式２値変数最適化（ＰＵＢＯ：Ｐｏｌｙｎｏｍｉａｌ Ｕｎｃｏｎｓｔｒａｉｎｅｄ Ｂｉｎａｒｙ Ｏｐｔｉｍｉｚａｔｉｏｎ）を解くことができる。３次以上の項を含む目的関数を扱える情報処理装置、プログラム、情報処理方法、電子回路および計算システムを使えば、ペナルティ関数などを導入して３次以上の項を含む目的関数を２次の目的関数に変換する必要がなくなる。このため、上述の情報処理装置、プログラム、情報処理方法、電子回路および計算システムを提供することにより、各種の組合せ最適化問題の求解をより容易に行うことができるようになる。

【0206】

なお、本発明の実施形態は、下記の構成例を含んでいてもよい。

【0207】

（構成例１）
目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づき、第３ベクトルのそれぞれの要素を更新するように構成され、前記基本式の変数は、第１ベクトルの要素、または、前記第１ベクトルの要素を第１値もしくは前記第１値より大きい第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、積和演算部と、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、もしくは、前記第２ベクトルの対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更新し、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定し、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定し、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と前記第１ベクトルの対応する要素との積を重み付けした値、ならびに、前記第３ベクトルの対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新するように構成された更新部とを備える、
情報処理装置。

【0208】

（構成例２）
前記更新部は、値が前記第１値と前記第２値の間にある第３値より小さい前記第１ベクトルの要素を前記第１値に変換し、値が前記第３値より大きい前記第１ベクトルの要素を前記第２値に変換することによって、組合せ最適化問題の解を求めるように構成されている、
構成例１に記載の情報処理装置。

【0209】

（構成例３）
前記更新部は、前記第１ベクトル、前記第２ベクトル、前記第３ベクトルの更新回数または前記第１係数の値がしきい値より大きくなったときに前記組合せ最適化問題の解を求めるように構成されている、
構成例２に記載の情報処理装置。

【0210】

（構成例４）
前記更新部は、値が前記第１値より小さい前記第１ベクトルの要素に対応する前記第２ベクトルの要素、または、前記第２値より大きい前記第１ベクトルの要素に対応する前記第２ベクトルの要素を、もとの前記第２ベクトルの要素に、第２係数を乗じた値に更新するように構成されている、
構成例１ないし３のいずれか一項に記載の情報処理装置。

【0211】

（構成例５）
前記更新部は、値が前記第１値より小さい前記第１ベクトルの要素に対応する前記第２ベクトルの要素の値、または、値が前記第２値より大きい前記第１ベクトルの要素に対応する前記第２ベクトルの要素の値を、擬似乱数に設定するように構成されている、
構成例１ないし３のいずれか一項に記載の情報処理装置。

【0212】

（構成例６）
前記更新部は、値が－１より小さい前記第１ベクトルの要素に対応する前記第２ベクトルの要素、または、値が１より大きい前記第１ベクトルの要素に対応する前記第２ベクトルの要素を、もとの前記第２ベクトルの要素に第２係数を乗じた値に更新するように構成されている、
構成例１ないし３のいずれか一項に記載の情報処理装置。

【0213】

（構成例７）
前記積和演算部は、第１ベクトルの要素を変数として計算した前記基本式の値を前記第１関数で変換した値に基づいて前記第３ベクトルのそれぞれの要素を更新するように構成されている、
構成例１ないし６のいずれか一項に記載の情報処理装置。

【0214】

（構成例８）
前記積和演算部は、前記第１係数をパラメータとする第２関数を乗じることによって前記第３ベクトルのそれぞれの要素を更新するように構成されている、
構成例７に記載の情報処理装置。

【0215】

（構成例９）
前記更新部は、前記第１ベクトルのノルムを前記第３ベクトルのノルムで除算した第３係数を計算し、
前記第２ベクトルの要素に、前記第１係数と更新された前記第１ベクトルの対応する要素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を前記第３係数で重み付けした値を加算することによって前記第２ベクトルの要素を更新するように構成されている、
構成例１ないし８のいずれか一項に記載の情報処理装置。

【0216】

（構成例１０）
前記更新部は、前記第１ベクトルどうしの内積を、前記第１ベクトルと前記第３ベクトルの内積の絶対値で除算した第３係数を計算し、
前記第２ベクトルの要素に、前記第１係数と更新された前記第１ベクトルの対応する要素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を前記第３係数で重み付けした値を加算することによって前記第２ベクトルの要素を更新するように構成されている、
構成例１ないし８のいずれか一項に記載の情報処理装置。

【0217】

（構成例１１）
前記更新部は、前記第４ベクトルのノルムを、前記第３ベクトルのノルムで除算した第３係数を計算し、
前記第２ベクトルの要素に、前記第１係数と更新された前記第１ベクトルの対応する要素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を前記第３係数で重み付けした値を加算することによって前記第２ベクトルの要素を更新するように構成されている、
構成例１ないし８のいずれか一項に記載の情報処理装置。

【0218】

（構成例１２）
前記更新部は、前記第４ベクトルどうしの内積を、前記第４ベクトルと前記第３ベクトルの内積の絶対値で除算した第３係数を計算し、
前記第２ベクトルの要素に、前記第１係数と更新された前記第１ベクトルの対応する要素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を前記第３係数で重み付けした値を加算することによって前記第２ベクトルの要素を更新するように構成されている、
構成例１ないし８のいずれか一項に記載の情報処理装置。

【0219】

（構成例１３）
前記更新部は、前記第３係数がローパスフィルタを通過した後の値である第４係数を計算し、前記第３係数に代わり、前記第４係数を用いて前記第２ベクトルの要素を更新するように構成されている、
構成例９ないし１２のいずれか一項に記載の情報処理装置。

【0220】

（構成例１４）
前記第１値は－１、前記第２値は１であり、
前記目的関数は、イジングモデルのエネルギー式に相当する項を含んでいる、
構成例１ないし１３のいずれか一項に記載の情報処理装置。

【0221】

（構成例１５）
前記目的関数は、多体相互作用の項を含んでいる、
構成例１４に記載の情報処理装置。
（構成例１６）
前記基本式の１階のテンソルを含む項は、更新回数に応じて単調減少または単調増加する、
構成例１ないし１４のいずれか一項に記載の情報処理装置。

【0222】

（構成例１７）
複数のプロセッサを備え、
前記更新部は、前記複数のプロセッサを含み、前記更新部の前記複数のプロセッサのそれぞれは、前記第１ベクトルの一部の要素および前記第２ベクトルの一部の要素を更新するように構成されている、
構成例１ないし１６のいずれか一項に記載の情報処理装置。

【0223】

（構成例１８）
前記積和演算部は、前記複数のプロセッサを含み、前記積和演算部の前記複数のプロセッサのそれぞれは、前記第３ベクトルの一部の要素を更新するように構成されている、
構成例１７に記載の情報処理装置。

【0224】

（構成例１９）
前記複数のプロセッサからアクセス可能に構成されている共有メモリを備え、
前記更新部は、更新された後の前記第１ベクトルの要素または、更新された後の前記第１ベクトルのそれぞれの要素を２値変数に変換した前記第４ベクトルを前記共有メモリに保存するように構成されている、
構成例１７または１８に記載の情報処理装置。

【0225】

（構成例２０）
前記複数のプロセッサは、Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔのコアである、
構成例１７ないし１９のいずれか一項に記載の情報処理装置。

【0226】

（構成例２１）
目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づく計算をコンピュータに実行させるプログラムであって、
前記変数が第１ベクトルの要素、または、前記第１ベクトルの要素を第１値もしくは前記第１値より大きい第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、前記基本式に基づき、第３ベクトルのそれぞれの要素を更新するステップと、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、または、前記第２ベクトルの対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更新するステップと、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定するステップと、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定するステップと、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と前記第１ベクトルの対応する要素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新するステップとを含む、
プログラム。

【0227】

（構成例２２）
目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づく計算をコンピュータに実行させる情報処理方法であって、
前記変数が第１ベクトルの要素、または、前記第１ベクトルの要素を第１値もしくは前記第１値より大きい第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、前記基本式に基づき、第３ベクトルのそれぞれの要素を更新するステップと、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、または、前記第２ベクトルの対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更新するステップと、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定するステップと、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定するステップと、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と前記第１ベクトルの対応する要素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新するステップとを含む、
情報処理方法。

【0228】

（構成例２３）
目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づき、第３ベクトルのそれぞれの要素を更新するように構成され、前記基本式の変数は、第１ベクトルの要素、または、前記第１ベクトルの要素を第１値もしくは前記第１値より大きい第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、第１回路と、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、または、前記第２ベクトルの対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更新し、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定し、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定し、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と前記第１ベクトルの対応する要素との積を重み付けした値、ならびに、前記第３ベクトルの対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新するように構成された第２回路とを備える、
電子回路。

【0229】

（構成例２４）
前記第２回路は、値が前記第１値と前記第２値の間にある第３値より小さい前記第１ベクトルの要素を前記第１値に変換し、値が前記第３値より大きい前記第１ベクトルの要素を前記第２値に変換することによって、前記目的関数の解を求めるように構成されている、
構成例２３に記載の電子回路。

【0230】

（構成例２５）
前記第２回路は、前記第１ベクトル、前記第２ベクトル、前記第３ベクトルの更新回数または前記第１係数の値がしきい値より大きくなったときに前記目的関数の解を求めるように構成されている、
構成例２３または２４に記載の電子回路。

【0231】

（構成例２６）
前記第２回路は、値が前記第１値より小さい前記第１ベクトルの要素に対応する前記第２ベクトルの要素、または、前記第２値より大きい前記第１ベクトルの要素に対応する前記第２ベクトルの要素を、もとの前記第２ベクトルの要素に、第２係数を乗じた値に更新するように構成されている、
構成例２３ないし２５のいずれか一項に記載の電子回路。

【0232】

（構成例２７）
前記第２回路は、値が前記第１値より小さい前記第１ベクトルの要素に対応する前記第２ベクトルの要素の値、または、値が前記第２値より大きい前記第１ベクトルの要素に対応する前記第２ベクトルの要素の値を、擬似乱数に設定するように構成されている、
構成例２３ないし２５のいずれか一項に記載の電子回路。

【0233】

（構成例２８）
前記第１回路は、第１ベクトルの要素を変数として計算した前記基本式の値を前記第１関数で変換した値に基づいて前記第３ベクトルのそれぞれの要素を更新するように構成されている、
構成例２３ないし２７のいずれか一項に記載の電子回路。

【0234】

（構成例２９）
前記第１回路は、前記第１係数をパラメータとする第２関数を乗じることによって前記第３ベクトルのそれぞれの要素を更新するように構成されている、
構成例２８に記載の電子回路。

【0235】

（構成例３０）
前記第１回路の入力側と、前記第２回路の出力側に接続され、前記第４ベクトルまたは前記第１ベクトルを格納するように構成された第１メモリを備え、
前記第１回路の出力側は、前記第２回路の入力側に接続されている、
構成例２３ないし２９のいずれか一項に記載の電子回路。

【0236】

（構成例３１）
前記第１メモリが前記第４ベクトルのそれぞれの要素の値を１ビットの情報で格納するように構成されており、
それぞれの前記第１回路は、前記第１メモリから読み出した前記１ビットの情報を符号付き２進数に復号化するように構成された復号器を含んでいる、
構成例３０に記載の電子回路。

【0237】

（構成例３２）
前記第２回路が前記第３ベクトルの要素に基づき、前記第１ベクトルの要素または前記第２ベクトルの要素または前記第４ベクトルの要素の少なくともいずれかを計算しているときに、
前記第１回路が、前記第２回路によって前記第１ベクトルの要素および前記第２ベクトルの要素および前記第４ベクトルの要素が次回計算されるときに使われる前記第３ベクトルの要素を計算するように構成されている、
構成例３０に記載の電子回路。

【0238】

（構成例３３）
それぞれが入力側で前記第１メモリに接続されているＰｂ個（Ｐｂは２以上の整数）の前記第１回路と、
それぞれが入力側でいずれかの前記第１回路に接続されており、それぞれが出力側で前記第１メモリに接続されているＰｂ個の前記第２回路とを備えている、
構成例３０ないし３２のいずれか一項に記載の電子回路。

【0239】

（構成例３４）
それぞれの前記第１回路は、Ｎ×Ｎ次元の結合係数行列をＰｂ個に分割したＮ／Ｐｂ×Ｎ次元の第１行列のいずれかと、前記第４ベクトルをＰｂ個に分割した第５ベクトルのいずれかとの積である前記第３ベクトルの要素を計算するように構成されており、
それぞれの前記第２回路は、いずれかの前記第１回路が計算した前記第３ベクトルの要素に基づき、前記第１ベクトルのＮ／Ｐｂ個の要素および前記第２ベクトルのＮ／Ｐｂ個の要素および前記第４ベクトルのＮ／Ｐｂ個の要素を更新し、更新した前記第４ベクトルのＮ／Ｐｂ個の要素を前記第１メモリに保存するように構成されている、
構成例３３に記載の電子回路。

【0240】

（構成例３５）
それぞれの前記第１回路は、前記第１行列を、Ｐｒ×Ｐｃ次元の複数の第２行列に、前記第５ベクトルを要素数Ｐｃの複数の第６ベクトルにそれぞれ分割し、それぞれの前記第２行列と、対応する前記第６ベクトルとの積演算を順次実行することにより、前記第３ベクトルの要素を計算するように構成されている、
構成例３４に記載の電子回路。

【0241】

（構成例３６）
前記第２回路は、
クロックサイクル数に応じて単調増加する第２値を出力するように構成されたカウンタと、
入力側で前記第４メモリおよび前記第１回路に接続された第１加算器と、
入力側で前記第５メモリおよび前記カウンタに接続された第１乗算器と、
入力側で前記第１加算器および前記第１乗算器に接続された第２加算器と、
入力側で前記第２メモリに接続され、前記クロックサイクル数に応じて単調増加する第３値を乗じた値を出力するように構成された第１演算器と、
入力側で前記第２加算器および前記第１演算器に接続された第３加算器と、
入力側で前記第３加算器に接続され、前記第３加算器からの入力に重み付けした信号を出力するように構成された第２演算器と、
入力側で前記第２メモリおよび前記第２演算器に接続された第４加算器と、
入力側で前記第４加算器に接続された第１コンパレータと、
入力側で前記第４加算器に接続され、前記第１コンパレータからの入力に基づき、第１値の定数信号、第２値の定数信号、前記第４加算器の出力信号のいずれかを前記第２メモリに出力するように構成された第１マルチプレクサとを含む、
構成例３５に記載の電子回路。

【0242】

（構成例３７）
それぞれの前記第２回路は、
入力側で前記第４加算器に接続された第２コンパレータと、
入力側で前記第３加算器に接続され、前記第２コンパレータからの入力に基づき、０の定数信号または前記第３加算器の出力信号を前記第４メモリに出力するように構成された第２マルチプレクサとを含む、
構成例３６に記載の電子回路。

【0243】

（構成例３８）
それぞれの前記第２回路は、
入力側で前記第４加算器に接続された第３コンパレータと、
前記第３コンパレータからの入力に基づき、＋１の定数信号または０の定数信号を前記第１メモリに出力するように構成された第３マルチプレクサとを含む、
構成例３７に記載の電子回路。

【0244】

（構成例３９）
前記第１メモリは、第１領域と第２領域とをそれぞれＰｂ個ずつ有し、
前記第１領域および前記第２領域は、
前記第１領域からＰｂ個の前記第１回路に前記第４ベクトルの要素がブロードキャストされている期間に、前記第２領域に前記第２回路から入力された更新後の前記第４ベクトルの要素が保存され、
前記第２領域からＰｂ個の前記第１回路に前記第４ベクトルの要素がブロードキャストされている期間に、前記第１領域に前記第２回路から入力された更新後の前記第４ベクトルの要素が保存されるように構成されている、
構成例３６ないし３８のいずれか一項に記載の電子回路。

【0245】

（構成例４０）
第１送信ポートと、第１受信ポートとを含む第１通信回路と、
第２送信ポートと、第２受信ポートとを含む第２通信回路と、
前記第１メモリ、前記第２回路、前記第２受信ポートおよび前記第１送信ポートに接続された第１バッファメモリと、
前記第１メモリ、前記第２回路、前記第１受信ポートおよび前記第２送信ポートに接続された第２バッファメモリとを備える、
構成例３０ないし３９のいずれか一項に記載の電子回路。

【0246】

（構成例４１）
Ｐｂ個の前記第２回路によって更新された前記第４ベクトルを分割し、一方の第１データを前記第１バッファメモリに格納し、他方の第２データを前記第２バッファメモリに格納し、
前記第１バッファメモリに格納された前記第１データを前記第１送信ポートより送信し、
前記第２バッファメモリに格納された前記第２データを前記第２送信ポートより送信し、
前記第１バッファメモリに格納された前記第１データと、前記第２バッファメモリに格納された前記第２データを前記第１メモリに格納するように構成されている、
構成例４０に記載の電子回路。

【0247】

（構成例４２）
前記第２受信ポートより受信した第３データを前記第１バッファメモリに格納し、
前記第１受信ポートより受信した第４データを前記第２バッファメモリに格納し、
前記第３データおよび前記第４データは、前記第１メモリに格納されるように構成されている、
構成例４１に記載の電子回路。

【0248】

（構成例４３）
前記第１送信ポートと、前記第１バッファメモリとの間に接続された第１ＦＩＦＯメモリと、
前記第１受信ポートと、前記第２バッファメモリとの間に接続された第２ＦＩＦＯメモリと、
前記第２受信ポートと、前記第１バッファメモリとの間に接続された第３ＦＩＦＯメモリと、
前記第２送信ポートと、前記第２バッファメモリとの間に接続された第４ＦＩＦＯメモリとを備え、
前記第２ＦＩＦＯメモリまたは前記第４ＦＩＦＯメモリの両方にデータが格納されていない場合には、待機状態に遷移し、
前記第２ＦＩＦＯメモリまたは前記第４ＦＩＦＯメモリの両方にデータが格納されている場合には、前記待機状態が解除されるように構成されている、
構成例４０ないし４２のいずれかに記載の電子回路。

【0249】

（構成例４４）
構成例４０ないし４３のいずれか一項に記載の電子回路を複数備え、
一方の前記電子回路の前記第１送信ポートが他方の前記電子回路の前記第２受信ポートに接続され、
一方の前記電子回路の前記第１受信ポートが他方の前記電子回路の前記第２送信ポートに接続され、
複数の前記電子回路でリング状の通信経路が時計回りと反時計周りの両方向に形成されている、
計算システム。

【0250】

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

【符号の説明】

【0251】

１ 管理サーバ
２ ネットワーク
３ａ、３ｂ、３ｃ 計算サーバ
４ａ、４ｂ、４ｃ ケーブル
５ スイッチ
６ 情報端末
１０ プロセッサ
１１ 管理部
１２ 変換部
１３ 制御部
１４ 記憶部
１４Ａ 問題データ
１４Ｂ 計算データ
１４Ｃ 管理プログラム
１４Ｄ 変換プログラム
１４Ｅ、３４Ｃ 制御プログラム
１５、３１ 通信回路
１６ 入力回路
１７ 出力回路
１８ 操作装置
１９ 表示装置
２０ バス
３２ 共有メモリ
３３Ａ、３３Ｂ、３３Ｃ、３３Ｄ プロセッサ
３４ ストレージ
３４Ａ 計算データ
３４Ｂ 計算プログラム
３５ ホストバスアダプタ
３７、３８、４４、４５、４６ ループ
３９、４０ 配線
４１ ＳＢカーネル回路
４２ 演算回路（ＳＢ ｃｏｒｅ）
４３、４４ａ、４４ｂ、４５ａ、４５ｂ メモリ
４７ 復号器
５０ 更新部
５１ 積和演算部
５２ カウンタ
１００ 情報処理システム
２００、２０１、２０２、２０８ 電子回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】