特許 7421486 マルチコアプロセッサのためのデバッギング解決手段

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-16

(45)【発行日】2024-01-24

(54)【発明の名称】マルチコアプロセッサのためのデバッギング解決手段

(51)【国際特許分類】

   G06F 11/36 20060101AFI20240117BHJP

   G06F 11/22 20060101ALI20240117BHJP

【ＦＩ】

G06F11/36 120

G06F11/22 605

【請求項の数】 18

(21)【出願番号】P 2020546475

(86)(22)【出願日】2019-04-26

(65)【公表番号】

(43)【公表日】2021-08-12

(86)【国際出願番号】 CN2019084514

(87)【国際公開番号】W WO2019179531

(87)【国際公開日】2019-09-26

【審査請求日】2022-04-21

(73)【特許権者】

【識別番号】520011175

【氏名又は名称】シー－スカイ マイクロシステムズ カンパニー，リミテッド

(74)【代理人】

【識別番号】100079108

【弁理士】

【氏名又は名称】稲葉 良幸

(74)【代理人】

【識別番号】100109346

【弁理士】

【氏名又は名称】大貫 敏史

(74)【代理人】

【識別番号】100117189

【弁理士】

【氏名又は名称】江口 昭彦

(74)【代理人】

【識別番号】100134120

【弁理士】

【氏名又は名称】内藤 和彦

(72)【発明者】

【氏名】チュー，タオタオ

(72)【発明者】

【氏名】グオ，ユボー

【審査官】渡辺 順哉

(56)【参考文献】

【文献】特開２００３－１６２４２６（ＪＰ，Ａ）

【文献】特開２００４－１６４３６７（ＪＰ，Ａ）

【文献】特開２００７－１２２５４３（ＪＰ，Ａ）

【文献】特開２００５－１３５３７９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １１／０７－１１／３６

(57)【特許請求の範囲】

【請求項1】

指示実行及びデータ処理を完了し、指示実行情報を出力するように構成された複数のコアと、デバッグ回路系とを含むマルチコアプロセッサであって、
前記デバッグ回路系は、
それぞれが前記複数のコアのうちの対応コアに結合された複数のデバッグ回路であって、
デバッグイベント信号を取得し；
デバッグモードに入るために前記対応コアを前記取得されたデバッグイベント信号に応答して制御し；そして
前記対応コアが前記デバッグモードに入った後に前記対応コアのデバッグ操作を実行するように構成された複数のデバッグ回路と；
マスタ制御回路と、
それぞれが前記複数のデバッグ回路のうちの対応デバッグ回路と前記マスタ制御回路とに結合されるとともに、前記対応デバッグ回路と前記マスタ制御回路との間の前記デバッグイベント信号の送信を制御するように構成された複数の送信コントローラと、を含み、
前記マスタ制御回路は、異なる送信コントローラの間でデバッグイベント信号を受信及び転送するように構成され、
前記複数の送信コントローラはそれぞれ、送信入力制御回路及び送信出力制御回路を含み、
前記送信コントローラの前記送信入力制御回路は、他のデバッグ回路により生成され前記マスタ制御回路により転送されたデバッグイベント信号を受信することを許可しない又は許可するように構成され、
前記送信コントローラの前記送信出力制御回路は、前記送信コントローラへ接続されたデバッグ回路により生成されたデバッグイベント信号を前記マスタ制御回路へ送信することを許可しない又は許可するように構成される、マルチコアプロセッサ。

【請求項2】

前記複数のデバッグ回路のうちの１つのデバッグ回路が、前記デバッグイベント信号を生成すること又は前記複数のデバッグ回路のうちの別のデバッグ回路により生成されたデバッグイベント信号を受信することに応答して、前記デバッグイベント信号が取得される、請求項１に記載のマルチコアプロセッサ。

【請求項3】

前記生成されたデバッグイベント信号は、前記複数のデバッグ回路のうちの標的デバッグ回路へ、前記デバッグ回路に結合された第１の送信コントローラ、前記マスタ制御回路、及び前記標的デバッグ回路へ通信可能に結合された第２の送信コントローラを介して送信され、
前記複数の送信コントローラは、前記第１及び第２の送信コントローラを含む、請求項２に記載のマルチコアプロセッサ。

【請求項4】

前記複数のデバッグ回路はそれぞれ、イベント生成回路、応答回路及びイベントクリア回路を含み、
前記デバッグ回路のイベント生成回路は、デバッグイベント信号を生成するとともに、前記デバッグイベント信号を２値論理信号の形式で前記デバッグ回路の応答回路と前記標的デバッグ回路の応答回路とへ送信するように構成され；
前記デバッグ回路の前記応答回路は、
前記デバッグモードに入る又はそれから出るために、前記デバッグ回路に結合されたコアを前記デバッグ回路により生成された前記デバッグイベント信号に応答して制御し、前記コアが前記デバッグモードに入った後に前記コアに対するデバッグ操作を実行し、そして
前記デバッグイベント信号に応答した各時間後にクリア指示信号を前記デバッグ回路のイベントクリア回路へ送信するように構成され；
前記デバッグ回路の前記イベントクリア回路は、前記デバッグ回路の前記応答回路及び前記標的デバッグ回路の応答回路から送信された前記クリア指示信号を受信した後に、クリア信号を、前記デバッグ回路に結合された前記イベント生成回路へ送信するように構成される、請求項３に記載のマルチコアプロセッサ。

【請求項5】

前記イベント生成回路により前記標的デバッグ回路の前記応答回路へ送信される前記デバッグイベント信号は、高レベル２値論理信号である、請求項４に記載のマルチコアプロセッサ。

【請求項6】

前記デバッグ回路は、イベント生成回路、サンプリング回路、応答回路及びイベントクリア回路を含み、
前記イベント生成回路は、前記デバッグイベント信号を生成するとともに、前記デバッグイベント信号をパルス信号の形式で前記デバッグ回路内部の前記応答回路と各標的デバッグ回路の応答回路とへ送信するように構成され；
前記サンプリング回路は、前記デバッグイベント信号をサンプリングし、高レベル標本化信号を出力するように構成され；
前記応答回路は、
前記サンプリング回路により出力された前記標本化信号を受信し、前記デバッグモードに入る又はそれから出るために、前記デバッグ回路に結合されたコアを前記標本化信号に応答して制御し、前記コアが前記デバッグモードに入った後に前記コアに対するデバッグ操作を実行し、そして
前記標本化信号に応答した各時間後に、クリア信号を前記サンプリング回路へ送信し、
クリア指示信号を前記イベントクリア回路へ送信するように構成され；
前記イベントクリア回路は、前記デバッグ回路の前記応答回路及び各標的デバッグ回路の応答回路から送信された前記クリア指示信号を受信すると、クリア信号を前記イベント生成回路へ送信するように構成される、請求項２に記載のマルチコアプロセッサ。

【請求項7】

前記イベント生成回路により生成された前記デバッグイベント信号は、デバッグモード入場イベント信号とデバッグモード退場イベント信号とを含む、請求項６に記載のマルチコアプロセッサ。

【請求項8】

前記イベント生成回路は、前記デバッグモード入場イベント信号を生成するように構成される、請求項７に記載のマルチコアプロセッサ。

【請求項9】

前記イベント生成回路は、前記コアが一組のデバッグ条件を満たすと、前記デバッグモード入場イベント信号を生成するように構成される、請求項７に記載のマルチコアプロセッサ。

【請求項10】

前記イベント生成回路は、トラックデバッグ制御レジスタ、トラックデバッグカウントレジスタ及びトラックデバッグ監視回路を含み、
前記トラックデバッグ制御レジスタは、前記トラックデバッグ監視回路を有効にするように構成され；
前記トラックデバッグカウントレジスタは、前記デバッグモードに入るために前記コアにより実行される指示の数の限度値を設定するように構成され；
前記トラックデバッグ監視回路は、前記コアにより実行される指示の数を監視し、そして実行された指示の数が前記トラックデバッグカウントレジスタに設定された前記限度値と等しい場合、前記デバッグモード入場イベント信号を生成するように構成される、請求項９に記載のマルチコアプロセッサ。

【請求項11】

前記イベント生成回路は、前記デバッグモード退場イベント信号を生成するように構成される、請求項７に記載のマルチコアプロセッサ。

【請求項12】

前記マスタ制御回路は、前記複数の送信コントローラのうちの送信コントローラからデバッグイベント信号を受信するようにかつ前記受信されたデバッグイベント信号を前記複数の送信コントローラのうちの他の送信コントローラへ送信するように構成された接続マトリクス回路を含む、請求項１に記載のマルチコアプロセッサ。

【請求項13】

それぞれが複数のコアのうちの対応コアに結合された複数のデバッグ回路であって、
デバッグイベント信号を取得し；
デバッグモードに入るために前記対応コアを前記取得されたデバッグ信号に応答して制御し；そして、
前記対応コアが前記デバッグモードに入った後に前記対応コアのデバッグ操作を実行するように構成された複数のデバッグ回路と、
マスタ制御回路と、
それぞれが前記複数のデバッグ回路のうちの対応デバッグ回路と前記マスタ制御回路とに結合されるとともに、前記対応デバッグ回路と前記マスタ制御回路との間の前記デバッグイベント信号の送信を制御するように構成された複数の送信コントローラと、を含むデバッグ回路系であって、
前記マスタ制御回路は、異なる送信コントローラの間でデバッグイベント信号を受信及び転送するように構成され、
前記複数の送信コントローラはそれぞれ、送信入力制御回路及び送信出力制御回路を含み、
前記送信コントローラの前記送信入力制御回路は、他のデバッグ回路により生成され前記マスタ制御回路により転送されたデバッグイベント信号を受信することを許可しない又は許可するように構成され、
前記送信コントローラの前記送信出力制御回路は、前記送信コントローラへ接続されたデバッグ回路により生成されたデバッグイベント信号を前記マスタ制御回路へ送信することを許可しない又は許可するように構成される、デバッグ回路系。

【請求項14】

前記複数のデバッグ回路のうちの１つのデバッグ回路が、前記デバッグイベント信号を生成すること又は前記複数のデバッグ回路のうちの別のデバッグ回路により生成された前記デバッグイベント信号を受信することに応答して、前記デバッグイベント信号が取得される、請求項１３に記載のデバッグ回路系。

【請求項15】

前記生成されたデバッグイベント信号は、前記複数のデバッグ回路のうちの標的デバッグ回路へ、前記デバッグ回路に結合された第１の送信コントローラ、前記マスタ制御回路、及び前記標的デバッグ回路へ通信可能に結合された第２の送信コントローラを介して送信され、
前記複数の送信コントローラは、前記第１及び第２の送信コントローラを含む、請求項１４に記載のデバッグ回路系。

【請求項16】

前記複数のデバッグ回路はそれぞれ、イベント生成回路、応答回路及びイベントクリア回路を含み、
前記デバッグ回路のイベント生成回路は、デバッグイベント信号を生成するとともに、前記デバッグイベント信号を２値論理信号の形式で前記デバッグ回路の応答回路と前記標的デバッグ回路の応答回路とへ送信するように構成され；
前記デバッグ回路の前記応答回路は、
前記デバッグモードに入る又はそれから出るために、前記デバッグ回路に結合されたコアを前記デバッグ回路により生成された前記デバッグイベント信号に応答して制御し、前記コアが前記デバッグモードに入った後に前記コアに対するデバッグ操作を実行し、そして
前記デバッグイベント信号に応答した各時間後にクリア指示信号を前記デバッグ回路のイベントクリア回路へ送信するように構成され；
前記デバッグ回路の前記イベントクリア回路は、前記デバッグ回路の前記応答回路及び前記標的デバッグ回路の応答回路から送信された前記クリア指示信号を受信した後に、クリア信号を前記デバッグ回路に結合された前記イベント生成回路へ送信するように構成される、請求項１５に記載のデバッグ回路系。

【請求項17】

前記デバッグ回路は、イベント生成回路、サンプリング回路、応答回路及びイベントクリア回路を含み、
前記イベント生成回路は、前記デバッグイベント信号を生成するとともに、前記デバッグイベント信号をパルス信号の形式で前記デバッグ回路内部の前記応答回路と各標的デバッグ回路の応答回路とへ送信するように構成され；
前記サンプリング回路は、前記デバッグイベント信号をサンプリングし、高レベル標本化信号を出力するように構成され；
前記応答回路は、
前記サンプリング回路により出力された前記標本化信号を受信し、前記デバッグモードに入る又はそれから出るために、前記デバッグ回路に結合されたコアを前記標本化信号に応答して制御し、前記コアが前記デバッグモードに入った後に前記コアに対するデバッグ操作を実行し、そして
前記標本化信号に応答した各時間後に、クリア信号を前記サンプリング回路へ送信し、クリア指示信号を前記イベントクリア回路へ送信するように構成され：
前記イベントクリア回路は、前記デバッグ回路の前記応答回路及び各標的デバッグ回路の応答回路から送信された前記クリア指示信号を受信すると、クリア信号を前記イベント生成回路へ送信するように構成される、請求項１４に記載のデバッグ回路系。

【請求項18】

前記マスタ制御回路は、前記複数の送信コントローラのうちの送信コントローラからデバッグイベント信号を受信するようにかつ前記受信されたデバッグイベント信号を前記複数の送信コントローラのうちの他の送信コントローラへ送信するように構成された接続マトリクス回路を含む、請求項１３に記載のデバッグ回路系。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
[1] 本開示特許は、参照のためその開示を本明細書に援用する２０１８年３月２１日出願の中国特許出願第２０１８１０２３４７６６．４号からの優先権の便宜を主張する。

【背景技術】

【0002】

背景
[2] プロセッサデバッギングは侵入性デバッギングと非侵入性デバッギングとへ分類され得る。侵入性デバッギングは、データプロセッサの実行を停止し、次に、プロセッサの内部の情報を取得する。非侵入性デバッギングは、データプロセッサの通常動作に影響を与えず、そして、プロセッサの内部の情報をリアルタイムで取得し得る。マルチコアプロセッサデバッグモジュールが、侵入性デバッグ機能と非侵入性デバッグ機能とをサポートすることは基本要件になった。現在、主流マルチコアプロセッサデバッグ方式はARMにより提供されるCORESIGHTデバッグアーキテクチャである。

【発明の概要】

【課題を解決するための手段】

【0003】

開示の概要
[3] 本開示において提供されるマルチコアプロセッサは、デバッグイベント信号送信の高速構成（rapid configuration）及び制御を実現し、同時にデバッグ回路系の低電力消費を実現し得る。

【0004】

[4] 本開示は複数のコアとデバッグ回路系とを含むマルチコアプロセッサを提供する。これらのコアは、指示実行及びデータ処理を完了するように、そして指示実行情報を出力するように構成される。デバッグ回路系は、コアの数と同数のデバッグ回路、コアの数と同数の送信コントローラ、及びマスタ制御回路を含み、デバッグ回路のそれぞれは１つのコア及び１つの送信コントローラへ個別に接続され、すべての送信コントローラはマスタ制御回路へ接続される。

【図面の簡単な説明】

【0005】

図面の簡単な説明

【図1】[5]本開示のいくつかの実施形態による例示的マルチコアプロセッサの概略図である。

【図2】[6]本開示のいくつかの実施形態によるマルチコアプロセッサの例示的デバッグ回路系の概略図である。

【図3】[7]本開示のいくつかの実施形態によるマルチコアプロセッサの別の例示的デバッグ回路系の概略図である。

【図4】[8]本開示のいくつかの実施形態によるマルチコアプロセッサの別の例示的デバッグ回路系の概略図である。

【図5】[9]本開示のいくつかの実施形態によるマルチコアプロセッサの別の例示的デバッグ回路系の概略図である。

【図6】[10]本開示のいくつかの実施形態によるデバッグ条件を実装する例示的イベント生成回路系の概略図である。

【図7】[11]本開示のいくつかの実施形態による例示的送信コントローラの概略図である。

【発明を実施するための形態】

【0006】

詳細な説明
[12] 本開示の実施形態の目的、技術的解決策、及び利点をより明確にするために、本開示の実施形態における技術的解決策が添付図面を参照して以下に説明される。明らかに、説明される実施形態は本開示の実施形態のすべてというよりむしろ一部に過ぎない。本開示の実施形態に基づき、創造的努力無しに当業者により得られるすべての他の実施形態は本開示の保護範囲内に入るものとする。

【0007】

[13] 従来システムは、侵入性デバッグ機能と非侵入性デバッグ機能とを提供する。いくつかの従来システムは、デバッグアクセスポートとデバッグ部品とで構成される。デバッグアクセスポートは、内部デバッグ部品へアクセスするために外部ＪＴＡＧ（ジョイントテストアクショングループ）ポートの機構を提供する。デバッグ部品は、デバッグレジスタ部品とデバッグイベント信号送信制御部品とを含み、デバッグレジスタ部品は、デバッグ条件を構成するために使用され、デバッグイベント信号送信制御部品は、複数コア間のデバッグイベント信号の送信を制御するために使用される。デバッグイベント信号送信制御部品は、クロストリガインターフェースとクロストリガマトリクスとを含む。デバッグイベント信号送信の制御は、クロストリガインターフェースを構成することにより達成される。

【0008】

[14] デバッグイベント信号の同期送信を達成するために、従来のマルチコアプロセッサデバッグ方式はしばしば、デバッグモジュールの電力消費を増加し、またデバッグ効率に影響を与える複数レジスタの構成を必要とする。本開示は、デバッグイベント信号送信の高速構成及び制御、並びにデバッグモジュールの低電力消費を実現し得る、低電力消費及び高効率を有するデバッグイベント信号送信解決手段を提供することにより、これらの問題を克服する。

【0009】

[15] 本開示の実施形態はマルチコアプロセッサを提供する。図１は、本開示のいくつかの実施形態による例示的マルチコアプロセッサの全体構造の概略図である。図１に示すように、マルチコアプロセッサ１０は、第１のコア１２、第２のコア１３及びデバッグ回路系１１を含む。

【0010】

[16] デバッグ回路系１１は、第１のデバッグ回路１４、第２のデバッグ回路１５、第１の送信コントローラ１６、第２の送信コントローラ１７及びマスタ制御回路１８を含む。第１のデバッグ回路１４及び第２のデバッグ回路１５は、互いの標的デバッグ回路である。第１のデバッグ回路１４は、第１のコア１２及び第１の送信コントローラ１６に接続される。第２のデバッグ回路１５は、第２のコア１３及び第２の送信コントローラ１７に接続される。第１の送信コントローラ１６と第２の送信コントローラ１７は両方とも、マスタ制御回路１８に接続される。

【0011】

[17] 第１のコア１２は、指示実行及びデータ処理を完了し、指示実行情報を第１のデバッグ回路１４へ送信するように構成される。

【0012】

[18] 第１のデバッグ回路１４は、第１のデバッグイベント信号１４０を生成するように構成される。第１のデバッグイベント信号１４０に応答して、第１のデバッグ回路１４はさらに、デバッグモードに入る又はそれから出るために第１のコア１２を制御するように、第１のデバッグイベント信号１４０に従ってデバッグモード入場命令又はデバッグモード退場命令を第１のコア１２へ送信するように構成される。第１のコア１２がデバッグモードに入ると、第１のデバッグ回路１４は、第１のコア１２のデバッグ操作を実行し得る。第１のデバッグ回路１４はさらに、デバッグモードに入る又はそれから出るために第１のコア１２を制御するように、第２のデバッグ回路１５により生成された第２のデバッグイベント信号１５０に応答して、第２のデバッグイベント信号１５０を第１のコア１２へ送信し、そして、第１のコア１２がデバッグモードに入った後に第１のコア１２のデバッグ操作を実行するように構成される。第２のデバッグイベント信号１５０は、第２の送信コントローラ１７、マスタ制御回路１８及び第１の送信コントローラ１６を介し、第１のデバッグ回路１４へ送信される。

【0013】

[19] 第２のコア１３は、指示実行及びデータ処理を完了し、指示実行情報を第２のデバッグ回路１５へ送信するように構成される。

【0014】

[20] 第２のデバッグ回路１５は、第２のデバッグイベント信号１５０を生成するように構成される。第２のデバッグイベント信号１５０に応答して、第２のデバッグ回路１５はさらに、デバッグモードに入る又はそれから出るために第２のコア１３を制御するように、第２のデバッグイベント信号１５０に従ってデバッグモード入場命令又はデバッグモード退場命令を第２のコア１３へ送信するように構成される。第２のコア１３がデバッグモードに入ると、第２のデバッグ回路１５は、第２のコア１３のデバッグ操作を実行し得る。第２のデバッグ回路１５はさらに、デバッグモードに入る又はそれから出るために第２のコア１３を制御するように、第１のデバッグ回路１４により生成された第１のデバッグイベント信号１４０に応答して、第１のデバッグイベント信号１４０を第２のコア１３へ送信し、そして第２のコア１３がデバッグモードに入った後に第２のコア１３のデバッグ操作を実行するように構成される。第１のデバッグイベント信号１４０は、第１の送信コントローラ１６、マスタ制御回路１８及び第２の送信コントローラ１７を介し、第２のデバッグ回路１５へ送信される。

【0015】

[21] 第１の送信コントローラ１６は、第１のデバッグ回路１４とマスタ制御回路１８との間の第１のデバッグイベント信号１４０及び／又は第２のデバッグイベント信号１５０の送信を制御するように構成される。

【0016】

[22] 第２の送信コントローラ１７は、第２のデバッグ回路１５とマスタ制御回路１８との間の第１のデバッグイベント信号１４０及び／又は第２のデバッグイベント信号１５０の送信を制御するように構成される。

【0017】

[23] マスタ制御回路１８は、第１のデバッグイベント信号１４０及び／又は第２のデバッグイベント信号１５０を、第１の送信コントローラ１６と第２の送信コントローラ１７との間で転送するように構成される。

【0018】

[24] 本開示の実施形態における語句「デバッグイベント信号に応答して」は、デバッグモードに入る又はそれから出るためにコアを制御するように、デバッグイベント信号に従ってデバッグモード入場命令又はデバッグモード退場命令をコアへ送信することを指す。

【0019】

[25] いくつかの実施形態では、本開示の実施形態におけるデバッグ回路（例えば第１のデバッグ回路１４又は第２のデバッグ回路１５）により生成されるデバッグイベント信号（例えば第１のデバッグ信号１４０又は第２のデバッグ信号１５０）は、２つの送信モードを有し得、デバッグイベント信号は、２値論理信号又はパルス信号として送信される。デバッグ回路は、２つの信号送信モードに関してわずかに異なる構造（いくつかの例を通して以下に説明される）を有する。

【0020】

[26] 図２は、本開示のいくつかの実施形態によるマルチコアプロセッサの例示的デバッグ回路系の概略図である。デバッグイベント信号が高レベル信号として送信される場合、デバッグ回路により生成されたデバッグイベント信号は、クリアされる必要があり得る。デバッグ回路系の構造は図２に示される。

【0021】

[27] デバッグ回路２１は、イベント生成回路系２１１、イベントクリア回路系２１２及び応答回路系２１３を含む。デバッグ回路２２は、イベント生成回路系２２１、イベントクリア回路系２２２及び応答回路系２２３を含む。各デバッグ回路は互いに独立なイベントクリア回路系を有し、各イベントクリア回路系は、イベントクリア回路系が属するデバッグ回路からのデバッグイベント信号（例えば図２のデバッグイベント信号２１０１）により有効にされる。換言すれば、イベントクリア回路系は、デバッグイベント信号が生成される場合にのみ有効にされる。

【0022】

[28] イベント生成回路系２１１は、デバッグイベント信号２１０１を生成するように構成され、デバッグイベント信号２１０１は高レベル信号として送信される。デバッグイベント信号２１０１は応答回路系２１３に直接入る。同時に、デバッグイベント信号２１０１は、送信コントローラ２４、マスタ制御回路２７及び送信コントローラ２５を介し、応答回路系２２３へ送信される。

【0023】

[29] 応答回路系２１３及び応答回路系２２３はそれぞれ、デバッグモードに入る又はそれから出るために、接続されたコア（コアは図に示されない；例として図１の第１のコア１２及び第２のコア１３を参照）を、入力されたデバッグイベント信号２１０１に応答して制御するように構成されるとともに、接続されたコアがデバッグモードに入った後に、接続されたコアのデバッグ操作を実行するように構成される。応答回路系２１３及び２２３はまた、デバッグイベント信号２１０１にそれぞれ応答した後、クリア指示信号をイベントクリア回路系２１２へそれぞれ送信するように構成される。

【0024】

[30] イベントクリア回路系２１２は、応答回路系２１３及び応答回路系２２３から送信されたクリア指示信号を受信すると、デバッグイベント信号２１０１をクリアする（例えば、デバッグイベント信号２１０１を低レベルへ設定する）ために、クリア信号をイベント生成回路系２１１へ送信するように構成される。

【0025】

[31] 別の例では、デバッグイベント信号はパルス信号として送信される。各デバッグ回路はさらに、デバッグイベント信号の損失を防止するためにサンプリング回路系を必要とする。同様に、サンプリング回路系はクリアすることを必要とする。図３は、本開示のいくつかの実施形態によるマルチコアプロセッサの別の例示的デバッグ回路系の概略図である。図２に示す構成をベースに、デバッグ回路２１はサンプリング回路系２１４をさらに含み、デバッグ回路２２はサンプリング回路系２２４をさらに含む。

【0026】

[32] イベント生成回路系２１１は、デバッグイベント信号２１０２を生成するように構成され、デバッグイベント信号２１０２はパルス信号の形式で送信される。デバッグイベント信号２１０２はサンプリング回路系２１４に直接入る。同時に、デバッグイベント信号２１０２は、送信コントローラ２４、マスタ制御回路２７及び送信コントローラ２５を介し、サンプリング回路系２２４へ送信される。

【0027】

[33] サンプリング回路系２１４及びサンプリング回路系２２４はそれぞれ、入力されたパルスデバッグイベント信号２１０２をサンプリングし、高レベル標本化信号を出力するように構成される。

【0028】

[34] 応答回路系２１３及び２２３はそれぞれ、接続されたサンプリング回路系により出力された高レベル標本化信号を受信するように構成される。応答回路系２１３及び応答回路系２２３はさらに、デバッグモードに入る又はそれから出るために、接続されたコアをデバッグイベント信号２１０２に対応する高レベル標本化信号に応答して制御するように構成されるとともに、接続されたコアがデバッグモードに入った後に、接続されたコアのデバッグ操作を実行するように構成される。応答回路系２１３及び応答回路系２２３はさらに、デバッグイベント信号２１０２に対応する高レベル標本化信号に応答した後、サンプリング回路系をクリアするために、クリア信号を接続されたサンプリング回路系へ、そしてクリア指示信号をイベントクリア回路系２１２へ送信するように構成される。

【0029】

[35] イベントクリア回路系２１２は、応答回路系２１３及び応答回路系２２３から送信されたクリア指示信号を受信すると、デバッグイベント信号２１０２をクリアするために、クリア信号をイベント生成回路系２１１へ送信するように構成される。

【0030】

[36] 上述の例は２つのデバッグ回路を使用する。３つのデバッグ回路が存在するシステムにおいて、２値論理信号として送信する場合におけるデバッグ回路系の構造が図４に示され、パルス信号として送信する場合におけるデバッグ回路系の構造が図５に示される。

【0031】

[37] 図４は、本開示のいくつかの実施形態によるマルチコアプロセッサの別の例示的デバッグ回路系の概略図である。図４に示すように、デバッグ回路２１は、イベント生成回路系２１１、イベントクリア回路系２１２及び応答回路系２１３を含む。デバッグ回路２２は、イベント生成回路系２２１、イベントクリア回路系２２２及び応答回路系２２３を含む。デバッグ回路２３は、イベント生成回路系２３１、イベントクリア回路系２３２及び応答回路系２３３を含む。

【0032】

[38] イベント生成回路系２１１は、デバッグイベント信号２１０１を生成するように構成され、デバッグイベント信号２１０１は高レベル信号として送信される。デバッグイベント信号２１０１は応答回路系２１３に直接入る。同時に、デバッグイベント信号２１０１は、送信コントローラ２４、マスタ制御回路２７及び送信コントローラ２５を介し応答回路系２２３へ、そして送信コントローラ２６を介し応答回路系２３３へ送信される。

【0033】

[39] 応答回路系２１３、２２３、及び２３３はそれぞれ、デバッグモードに入る又はそれから出るために、接続されたコア（コアは図に示されない；例として図１の第１のコア１２及び第２のコア１３を参照）を、入力されたデバッグイベント信号２１０１に応答して制御するように構成されるとともに、接続されたコアがデバッグモードに入った後に、接続されたコアのデバッグ操作を実行するように構成される。応答回路系２１３、２２３、及び２３３はそれぞれ、デバッグイベント信号２１０１にそれぞれ応答した後、クリア指示信号をイベントクリア回路系２１２へ送信する。

【0034】

[40] イベントクリア回路系２１２は、応答回路系２１３、２２３、及び２３３から送信されたクリア指示信号を受信すると、デバッグイベント信号２１０１をクリアするために、クリア信号を、接続されたイベント生成回路系２１１へ送信するように構成される。

【0035】

[41] 図５は、本開示のいくつかの実施形態によるマルチコアプロセッサの別の例示的デバッグ回路系の概略図である。図５に示すように、図４に示す構成をベースに、デバッグ回路２１はサンプリング回路系２１４をさらに含む。デバッグ回路２２はサンプリング回路系２２４をさらに含む。デバッグ回路２３はサンプリング回路系２３４をさらに含む。

【0036】

[42] イベント生成回路系２１１は、デバッグイベント信号２１０２を生成するように構成され、デバッグイベント信号２１０２はパルス信号の形式で送信される。デバッグイベント信号２１０２はサンプリング回路系２１４に直接入る。同時に、デバッグイベント信号２１０２は、送信コントローラ２４、マスタ制御回路２７、及び送信コントローラ２５を介しサンプリング回路系２２４へ、そして送信コントローラ２６を介しサンプリング回路系２３４へ送信される。

【0037】

[43] サンプリング回路系２１４、２２４、及び２３４はそれぞれ、デバッグイベント信号２１０２をサンプリングするとともに、高レベル標本化信号を出力するように構成される。

【0038】

[44] 応答回路系２１３、２２３、及び２３３はそれぞれ、接続されたサンプリング回路系により出力された高レベル標本化信号を受信するように構成される。デバッグイベント信号２１０２に対応する高レベル標本化信号に応答して、応答回路系２１３、２２３、及び２３３はさらに、デバッグモードに入る又はそれから出るために、それぞれ接続されたコアを制御するように構成されるとともに、それぞれ接続されたコアがデバッグモードに入った後に同コアのデバッグ操作を実行するように構成される。応答回路系２１３、２２３、及び２３３はさらに、デバッグイベント信号２１０２に対応する高レベル標本化信号へ応答した後に、サンプリング回路系をクリアするために、クリア信号を、接続されたサンプリング回路系へ、そしてクリア指示信号をイベントクリア回路系２１２へ送信するように構成される。

【0039】

[45] イベントクリア回路系２１２、２２２、及び２３２は、応答回路系２１３、２２３、及び２３３から送信されたクリア指示信号を受信すると、デバッグイベント信号２１０２をクリアするために、クリア信号をイベント生成回路系２１１、２２１、及び２３１へ送信するように構成される。

【0040】

[46] 図１に戻って参照すると、上記説明から、本開示の実施形態によるマルチコアプロセッサは、第１のデバッグイベント信号１４０を生成するように第１のデバッグ回路１４を構成するということが分かる。第１のデバッグイベント信号１４０は、第１の送信コントローラ１６が第１のデバッグイベント信号１４０のマスタ制御回路１８への送信を可能にするように第１の送信コントローラ１６を有効にするために、高レベル信号又はパルス信号の形式で送信される。マスタ制御回路１８は、第１の送信コントローラ１６から送信された第１のデバッグイベント信号１４０を受信し、そして第２の送信コントローラ１７が第１のデバッグイベント信号１４０の受信を可能にするように第２の送信コントローラ１７を有効にするために、第１のデバッグイベント信号１４０を第２の送信コントローラ１７へ転送する。第２のデバッグ回路１５は、第１のデバッグイベント信号１４０に応答し、次に、第１のデバッグイベント信号１４０をクリアする。従来システムと比較して、本開示の実施形態によるマルチコアプロセッサは、デバッグイベント信号送信の高速構成及び制御を実現し、同時にデバッグ回路系の低電力消費を実現し得る構造を有する。

【0041】

[47] さらに、いくつかの実施形態では、各イベント生成回路系により生成されるデバッグイベント信号は、デバッグモード入場イベント信号及びデバッグモード退場イベント信号を含む。

【0042】

[48] デバッグモード入場イベント信号を生成するために、イベント生成回路系を構成する２つの方法が提供される。第１の方法は、デバッグモード入場イベント信号を生成するためにイベント生成回路系を直接構成することである。第２の方法は、イベント生成回路系に接続されたコアが満たすべきデバッグ条件を構成することであり、そしてコアがデバッグ条件を満たす場合、イベント生成回路系は、デバッグモード入場イベント信号を生成する。図６は、本開示のいくつかの実施形態によるデバッグ条件を実装する例示的イベント生成回路系の概略図である。図６によると、イベント生成回路系２１１は、トラックデバッグ制御レジスタ２１１１、トラックデバッグカウントレジスタ２１１２、及びトラックデバッグ監視回路系２１１３を含む。トラックデバッグ制御レジスタ２１１１は、トラックデバッグ監視回路系２１１３を有効にするように構成される。トラックデバッグカウントレジスタ２１１２は、デバッグモードに入るためにコアにより実行される指示の数を設定するように構成される。トラックデバッグ監視回路系２１１３は、コアにより実行される指示の数を監視するように構成され、そして実行された指示の数がトラックデバッグカウントレジスタ２１１２内に設定された数と等しい場合、トラックデバッグ監視回路系２１１３は、デバッグモード入場イベント信号を生成する。

【0043】

[49] イベント生成回路系２１１は、デバッグモード退場イベント信号を生成するように直接構成される。

【0044】

[50] さらに、いくつかの実施形態では、各送信コントローラは、互いに独立した送信入力制御回路と送信出力制御回路とを含む。図７は、本開示のいくつかの実施形態による例示的送信コントローラの概略図である。図７によると、第１の送信コントローラ１６は、送信入力制御回路１６１及び送信出力制御回路１６２を含む。送信入力制御回路１６１は、他のデバッグ回路により生成されマスタ制御回路により転送されたデバッグイベント信号を受信することを許可しない又は許可するように構成される。送信出力制御回路１６２は、送信コントローラに接続されたデバッグ回路により生成されたデバッグイベント信号をマスタ制御回路へ送信することを許可しない又は許可するように構成される。

【0045】

[51] 図１と組み合わせて、第１の送信コントローラ１６が第１のデバッグ回路１４から送信された第１のデバッグイベント信号１４０を受信する場合、第１の送信コントローラ１６は、送信出力制御回路１６２が閉じられるように構成されると、第１のデバッグイベント信号１４０をマスタ制御回路１８へ送信することを許可せず、その結果、第１のデバッグイベント信号１４０はマスタ制御回路１８へ送信され得ない。第１の送信コントローラ１６は、送信出力制御回路１６２が開かれるように構成されると、第１のデバッグイベント信号１４０をマスタ制御回路１８へ送信することを許可し、第１のデバッグイベント信号１４０はマスタ制御回路１８へ送信される。

【0046】

[52] 第１の送信コントローラ１６が、マスタ制御回路１８から送信された第２のデバッグイベント信号１５０を受信する場合、第１の送信コントローラ１６は、送信入力制御回路１６１が閉じられるように構成されると、第２のデバッグイベント信号１５０を受信することを許可せず、この結果、第２のデバッグイベント信号１５０は第１のデバッグ回路１４へ送信され得ない。第１の送信コントローラ１６は、送信入力制御回路１６１が有効にされるように構成されると、第２のデバッグイベント信号１５０を受信することを許可し、第２のデバッグイベント信号１５０は第１のデバッグ回路１４へ送信される。

【0047】

[53] 第１の送信コントローラ１６は、マスタ制御回路１８側でデバッグイベント信号の送信又は受信を制御し、第１のデバッグ回路１４側で制御を行わないということが理解される。

【0048】

[54] さらに、マスタ制御回路１８は、各送信コントローラからのデバッグイベント信号を受信するように、そして受信されたデバッグイベント信号をすべての他の送信コントローラへ送信するように構成された接続マトリクス回路を含む。

【0049】

[55] 本開示のいくつかの実施方法が上に説明されたが、本開示の保護範囲はこれらの実施形態へ限定されない。本開示により開示される技術的範囲内で当業者により容易に考案され得るいかなる変形又は代替形態も本開示の保護範囲内に入るものとする。したがって、本開示の保護範囲は特許請求の範囲の保護範囲に従うべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】