特許 7422083 半導体回路および半導体システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-17

(45)【発行日】2024-01-25

(54)【発明の名称】半導体回路および半導体システム

(51)【国際特許分類】

   H03K 19/00 20060101AFI20240118BHJP

   H03K 19/0175 20060101ALI20240118BHJP

【ＦＩ】

H03K19/00 108

H03K19/0175 220

【請求項の数】 8

(21)【出願番号】P 2020552544

(86)(22)【出願日】2019-08-09

(86)【国際出願番号】 JP2019031703

(87)【国際公開番号】W WO2020084872

(87)【国際公開日】2020-04-30

【審査請求日】2022-06-23

(31)【優先権主張番号】P 2018199663

(32)【優先日】2018-10-24

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】316005926

【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社

(74)【代理人】

【識別番号】100112955

【弁理士】

【氏名又は名称】丸島 敏一

(72)【発明者】

【氏名】佐伯 貴範

【審査官】工藤 一光

(56)【参考文献】

【文献】米国特許出願公開第２０１４／０００２１４１（ＵＳ，Ａ１）

【文献】特開２００３－１４３０００（ＪＰ，Ａ）

【文献】国際公開第１９９８／００５０３６（ＷＯ，Ａ１）

【文献】特開平８－３３５３９５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ３／００

Ｈ０３Ｋ５／０１－５／０２

Ｈ０３Ｋ１９／００

Ｈ０３Ｋ１９／０１７５－１９／０１８５

(57)【特許請求の範囲】

【請求項1】

第１および第２のトランジスタを接続したドライバと、
前記第１および第２のトランジスタに対して互いにパルス幅の異なる第１および第２の制御信号を供給して前記ドライバの出力振幅を抑制するパルス制御回路と
を具備し、
前記第１および第２の制御信号の各々は、第１および第２の状態のいずれかを示す信号であり、
前記第１のトランジスタは、第１の電位と出力信号線との間を接続し、前記第１の制御信号が前記第１の状態のときに切断状態になり、前記第１の制御信号が前記第２の状態のときに導通状態になって前記出力信号線を前記第１の電位に向けて変化させ、
前記第２のトランジスタは、第２の電位と前記出力信号線との間を接続し、前記第２の制御信号が前記第２の状態のときに切断状態になり、前記第２の制御信号が前記第１の状態のときに導通状態になって前記出力信号線を前記第２の電位に向けて変化させ、
前記パルス制御回路は、前記第１の制御信号が前記第１の状態にある期間よりも前記第２の状態にある期間の方が短くなるように前記パルス幅を調整した前記第１の制御信号を供給する
半導体回路。

【請求項2】

前記パルス制御回路は、
前記第１および第２の状態のいずれかを示す入力信号を所定期間遅延させる遅延回路と、
前記遅延回路の出力と前記入力信号との否定論理積を生成して前記第１の制御信号として出力する否定論理積回路と、
前記入力信号を論理反転させて前記第２の制御信号として出力する論理反転回路とを備える
請求項１記載の半導体回路。

【請求項3】

前記パルス制御回路は、前記遅延回路に供給する前記入力信号を所定の制御信号に応じて無効化する入力信号制御回路をさらに備える
請求項２記載の半導体回路。

【請求項4】

前記パルス制御回路は、前記遅延回路の前記所定期間を指定して前記パルス幅を設定するパルス幅設定回路をさらに備える
請求項２記載の半導体回路。

【請求項5】

前記パルス制御回路は、前記ドライバの出力を前記第１の電位または前記第２の電位に誘導するハイインピーダンス補償回路をさらに備える
請求項２記載の半導体回路。

【請求項6】

前記ドライバの出力振幅が所定の電位に達したことを検知する検知回路をさらに具備し、
前記パルス制御回路は、前記ドライバの出力振幅が前記所定の電位に達したことが検知されたタイミングに応じて前記パルス幅を決定する
請求項１記載の半導体回路。

【請求項7】

第３および第４のトランジスタを接続して前記ドライバとは極性が反転する信号を出力する第２のドライバをさらに具備し、
前記パルス制御回路は、前記第３および第４のトランジスタに対して互いにパルス幅の異なる第３および第４の制御信号を供給して前記第２のドライバの出力振幅を抑制する
請求項１記載の半導体回路。

【請求項8】

伝送線路により接続される第１および第２の半導体チップを具備する半導体システムであって、
前記第１の半導体チップは、第１および第２のトランジスタを接続して前記伝送線路に信号を出力するドライバと、前記第１および第２のトランジスタに対して互いにパルス幅の異なる第１および第２の制御信号を供給して前記ドライバの出力振幅を抑制するパルス制御回路とを備え、
前記第１および第２の制御信号の各々は、第１および第２の状態のいずれかを示す信号であり、
前記第１のトランジスタは、第１の電位と出力信号線との間を接続し、前記第１の制御信号が前記第１の状態のときに切断状態になり、前記第１の制御信号が前記第２の状態のときに導通状態になって前記出力信号線を前記第１の電位に向けて変化させ、
前記第２のトランジスタは、第２の電位と前記出力信号線との間を接続し、前記第２の制御信号が前記第２の状態のときに切断状態になり、前記第２の制御信号が前記第１の状態のときに導通状態になって前記出力信号線を前記第２の電位に向けて変化させ、
前記パルス制御回路は、前記第１の制御信号が前記第１の状態にある期間よりも前記第２の状態にある期間の方が短くなるように前記パルス幅を調整した前記第１の制御信号を供給し、
前記第２の半導体チップは、前記伝送線路からの信号を受信する受信回路と、前記受信回路と電源との間に接続されて前記電源からの電圧を降下させるダイオードとを備える
半導体システム。

【発明の詳細な説明】

【技術分野】

【0001】

本技術は、半導体回路に関する。詳しくは、小振幅信号により動作する半導体回路および半導体システムに関する。

【背景技術】

【0002】

半導体回路の集積度増大および動作周波数増大に伴い、消費電力が増大し、この増大を抑えることが半導体回路の設計の重要な要求項目になっている。消費電力を抑制するための一つの対策として、信号を小振幅化することが挙げられる。例えば、出力回路に供給する電源電圧をレギュレータ回路で下げることにより、出力回路の出力振幅を低下させる回路が提案されている（例えば、特許文献１参照。）。

【先行技術文献】

【特許文献】

【0003】

【文献】特許第３９２７７８８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

上述の従来技術では、回路の出力振幅を低下させることにより低電力化することが可能になるが、そのために専用の定電圧供給回路が必要になり回路面積の増大や、電圧の増大が生じるおそれがある。また、出力信号波形が電圧方向に比例縮小するため、フル振幅のものと比較して回路のタイミングが遅れるという問題がある。

【0005】

本技術はこのような状況に鑑みて生み出されたものであり、電圧源を増やすことなく信号を小振幅化して、消費電力を低減することを目的とする。

【課題を解決するための手段】

【0006】

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、第１および第２のトランジスタを接続したドライバと、上記第１および第２のトランジスタに対して互いにパルス幅の異なる第１および第２の制御信号を供給して上記ドライバの出力振幅を抑制するパルス制御回路とを具備する半導体回路である。これにより、ドライバの出力を小振幅にさせるという作用をもたらす。

【0007】

また、この第１の側面において、上記第１および第２の制御信号の各々は、第１および第２の状態のいずれかを示す信号であり、上記第１のトランジスタは、第１の電位と出力信号線との間を接続し、上記第１の制御信号が上記第１の状態のときに切断状態になり、上記第１の制御信号が上記第２の状態のときに導通状態になって上記出力信号線を上記第１の電位に向けて変化させ、上記第２のトランジスタは、第２の電位と上記出力信号線との間を接続し、上記第２の制御信号が上記第２の状態のときに切断状態になり、上記第２の制御信号が上記第１の状態のときに導通状態になって上記出力信号線を上記第２の電位に向けて変化させ、上記パルス制御回路は、上記第１の制御信号が上記第１の状態にある期間よりも上記第２の状態にある期間の方が短くなるように上記パルス幅を調整した上記第１の制御信号を供給するようにしてもよい。これにより、調整されたパルス幅を有する第１の制御信号により第１のトランジスタを制御して、ドライバの出力を小振幅にさせるという作用をもたらす。

【0008】

また、この第１の側面において、上記パルス制御回路は、上記第１および第２の状態のいずれかを示す入力信号を所定期間遅延させる遅延回路と、上記遅延回路の出力と上記入力信号との否定論理積を生成して上記第１の制御信号として出力する否定論理積回路と、上記入力信号を論理反転させて上記第２の制御信号として出力する論理反転回路とを備えるようにしてもよい。これにより、遅延回路における遅延期間に応じたパルス幅を有する第１の制御信号により第１のトランジスタを制御して、ドライバの出力を小振幅にさせるという作用をもたらす。

【0009】

また、この第１の側面において、上記パルス制御回路は、上記遅延回路に供給する上記入力信号を所定の制御信号に応じて無効化する入力信号制御回路をさらに備えるようにしてもよい。これにより、所定の制御信号に応じてドライバの出力の振幅を制御させるという作用をもたらす。

【0010】

また、この第１の側面において、上記パルス制御回路は、上記遅延回路の上記所定期間を指定して上記パルス幅を設定するパルス幅設定回路をさらに備えるようにしてもよい。これにより、設定されたパルス幅を有する第１の制御信号により第１のトランジスタを制御して、ドライバの出力を小振幅にさせるという作用をもたらす。

【0011】

また、この第１の側面において、上記パルス制御回路は、上記ドライバの出力を上記第１の電位または上記第２の電位に誘導するハイインピーダンス補償回路をさらに備えるようにしてもよい。これにより、ドライバの出力ハイインピーダンスになることを回避させるという作用をもたらす。

【0012】

また、この第１の側面において、上記ドライバの出力振幅が所定の電位に達したことを検知する検知回路をさらに具備し、上記パルス制御回路は、上記ドライバの出力振幅が上記所定の電位に達したことが検知されたタイミングに応じて上記パルス幅を決定するようにしてもよい。これにより、予めパルス幅を設定することなく、ドライバの出力によってパルス幅を決定するという作用をもたらす。

【0013】

また、この第１の側面において、第３および第４のトランジスタを接続して上記ドライバとは極性が反転する信号を出力する第２のドライバをさらに具備し、上記パルス制御回路は、上記第３および第４のトランジスタに対して互いにパルス幅の異なる第３および第４の制御信号を供給して上記第２のドライバの出力振幅を抑制するようにしてもよい。これにより、差動ドライバの出力を小振幅にさせるという作用をもたらす。

【0014】

また、本技術の第２の側面は、第１の電位と第２の電位との間に接続されて入力信号を受信する受信回路と、上記受信回路と上記第１の電位との間に接続されて上記第１の電位からの電圧を降下させるダイオードとを具備する半導体回路である。これにより、入力信号が小振幅であっても、入力信号に応じて遮断状態に遷移させるという作用をもたらす。

【0015】

また、本技術の第２の側面は、上記ダイオードと並行に接続されて、上記入力信号が上記第２の電位を示すときに導通状態となって上記第１の電位から上記受信回路に電流を供給する供給トランジスタをさらに具備するようにしてもよい。これにより、受信回路にダイオードを接続した場合であっても、入力信号に応じて導通状態に遷移させるという作用をもたらす。

【0016】

また、本技術の第２の側面は、上記受信回路が、上記入力信号を反転するインバータであってもよい。

【0017】

また、本技術の第２の側面は、上記受信回路の出力をラッチするラッチ回路と、上記受信回路の出力と上記ラッチ回路との論理積を生成する論理積回路とをさらに具備し、上記入力信号はクロック信号であってもよい。これにより、クロックイネーブラの出力を小振幅にさせるという作用をもたらす。

【0018】

また、本技術の第３の側面は、伝送線路により接続される第１および第２の半導体チップを具備する半導体システムであって、上記第１の半導体チップは、第１および第２のトランジスタを接続して上記伝送線路に信号を出力するドライバと、上記第１および第２のトランジスタに対して互いにパルス幅の異なる第１および第２の制御信号を供給して上記ドライバの出力振幅を抑制するパルス制御回路とを備え、上記第２の半導体チップは、上記伝送線路からの信号を受信する受信回路と、上記受信回路と電源との間に接続されて上記電源からの電圧を降下させるダイオードとを備える半導体システムである。これにより、チップ間の伝送信号を小振幅にさせるという作用をもたらす。

【図面の簡単な説明】

【0019】

【図1】本技術の第１の実施の形態におけるパルス制御小振幅ドライバの構成例を示す図である。

【図2】本技術の第１の実施の形態におけるパルス制御小振幅ドライバの入出力波形の例を示す図である。

【図3】本技術の第１の実施の形態におけるパルス制御小振幅ドライバの動作タイミング例を示す図である。

【図4】本技術の第２の実施の形態におけるパルス制御小振幅ドライバの構成例を示す図である。

【図5】本技術の第２の実施の形態におけるパルス制御小振幅ドライバの回路構成例を示す図である。

【図6】本技術の第２の実施の形態におけるパルス制御小振幅ドライバの入出力波形の例を示す図である。

【図7】本技術の第３の実施の形態における低閾値受信回路４００の回路構成例を示す図である。

【図8】本技術の第４の実施の形態における低閾値受信回路４０１の回路構成例を示す図である。

【図9】本技術の第５の実施の形態におけるクロックイネーブル回路の回路構成例を示す図である。

【図10】、本技術の第５の実施の形態におけるクロックイネーブル回路の入出力波形の例を示す図である。

【図11】本技術の第６の実施の形態における出力検知型パルス制御小振幅ドライバの構成例を示す図である。

【図12】本技術の第６の実施の形態における出力バッファの出力波形の例を示す図である。

【図13】本技術の第６の実施の形態における出力検知型パルス制御小振幅ドライバの具体的構成例を示す図である。

【図14】本技術の第７の実施の形態における差動パルス制御小振幅ドライバの構成例を示す図である。

【図15】本技術の第８の実施の形態における差動パルス制御小振幅ドライバの構成例を示す図である。

【図16】本技術の第９の実施の形態における差動パルス制御小振幅ドライバの構成例を示す図である。

【図17】本技術の第１０の実施の形態における差動出力検知型パルス制御小振幅ドライバの構成例を示す図である。

【図18】本技術の第１１の実施の形態における半導体システムの構成例を示す図である。

【発明を実施するための形態】

【0020】

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（パルス制御小振幅ドライバの例）
２．第２の実施の形態（パルス制御小振幅ドライバのパルス幅を設定する例）
３．第３の実施の形態（低閾値受信回路の例）
４．第４の実施の形態（低閾値受信回路の駆動回路を独立させた例）
５．第５の実施の形態（クロックイネーブル回路への適用例）
６．第６の実施の形態（出力検知型パルス制御小振幅ドライバの例）
７．第７の実施の形態（差動入力の差動パルス制御小振幅ドライバの例）
８．第８の実施の形態（単相入力の差動パルス制御小振幅ドライバの第１の例）
９．第９の実施の形態（単相入力の差動パルス制御小振幅ドライバの第２の例）
１０．第１０の実施の形態（差動出力検知型パルス制御小振幅ドライバの例）
１１．第１１の実施の形態（半導体システムへの適用例）

【0021】

＜１．第１の実施の形態＞
［パルス制御小振幅ドライバ］
図１は、本技術の第１の実施の形態におけるパルス制御小振幅ドライバの構成例を示す図である。

【0022】

このパルス制御小振幅ドライバは、ＰＭＯＳ２１０およびＮＭＯＳ２２０からなる出力ドライバ２００を備える。ＰＭＯＳ２１０およびＮＭＯＳ２２０の接続部の出力信号線の信号が出力端子ＯＵＴに供給される。

【0023】

また、このパルス制御小振幅ドライバは、パルス制御回路１００を備える。このパルス制御回路１００は、出力ドライバ２００を制御する制御信号ＰＧおよびＮＧを出力ドライバ２００に供給するものである。

【0024】

このパルス制御回路１００は、入力端子ＩＮおよびモード入力端子ＭＯＤＥを備える。入力端子ＩＮは、入力信号を受ける端子である。入力信号としては、例えばクロックなどのＬレベルとＨレベルを均等に繰り返す周期信号を想定するが、それ以外のデータ信号についても適用可能である。モード入力端子ＭＯＤＥは、低振幅モードと通常モードの何れかを指示するモード信号を受ける端子である。例えば、モード信号がＬレベルであれば通常モード、Ｈレベルであれば小振幅モードと想定する。

【0025】

このパルス制御回路１００は、ＮＡＮＤ回路１１０および１６０と、ディレイ回路１３０と、インバータ１５０とを備える。

【0026】

ＮＡＮＤ回路１１０は、入力端子ＩＮに入力された入力信号とモード入力端子ＭＯＤＥに入力されたモード信号の否定論理積（ＮＡＮＤ）を生成する回路である。これにより、このＮＡＮＤ回路１１０は、モード信号が小振幅モードを示す場合にだけ入力信号を出力するように動作する。すなわち、通常モードにおいては、入力信号はＮＡＮＤ回路１６０に対して出力されずに無効化されることになる。なお、ＮＡＮＤ回路１１０は、特許請求の範囲に記載の入力信号制御回路の一例である。

【0027】

ディレイ回路１３０は、ＮＡＮＤ回路１１０の出力を所定期間、遅延させるものである。なお、ディレイ回路１３０は、特許請求の範囲に記載の遅延回路の一例である。

【0028】

ＮＡＮＤ回路１６０は、ディレイ回路１３０の出力と入力端子ＩＮに入力された入力信号との否定論理積を生成する回路である。このＮＡＮＤ回路１６０の出力は、制御信号ＰＧとしてＰＭＯＳ２１０のゲートに供給される。なお、ＮＡＮＤ回路１６０は、特許請求の範囲に記載の否定論理積回路の一例である。

【0029】

インバータ１５０は、入力端子ＩＮに入力された入力信号を論理反転させるものである。このインバータ１５０の出力は、制御信号ＮＧとしてＮＭＯＳ２２０のゲートに供給される。なお、インバータ１５０は、特許請求の範囲に記載の第２の論理反転回路の一例である。

【0030】

ＰＭＯＳ２１０は、電源電位ＶＤＤと出力信号線との間を接続する。このＰＭＯＳ２１０は、制御信号ＰＧがＨレベルのときに切断状態になる。このＰＭＯＳ２１０は、制御信号ＰＧがＬレベルのときに導通状態になって、出力信号線を電源電位ＶＤＤに向けて上昇させる。なお、ＰＭＯＳ２１０は、特許請求の範囲に記載の第１のトランジスタの一例である。

【0031】

ＮＭＯＳ２２０は、接地電位と出力信号線との間を接続する。このＮＭＯＳ２２０は、制御信号ＮＧがＬレベルのときに切断状態になる。このＮＭＯＳ２２０は、制御信号ＮＧがＨレベルのときに導通状態になって、出力信号線を接地電位に向けて下降させる。なお、ＮＭＯＳ２２０は、特許請求の範囲に記載の第２のトランジスタの一例である。

【0032】

［タイミング］
図２は、本技術の第１の実施の形態におけるパルス制御小振幅ドライバの入出力波形の例を示す図である。

【0033】

同図におけるａは、通常モードにおける制御信号ＰＧおよびＮＧの波形を示している。通常モードにおいては、ＰＭＯＳ２１０およびＮＭＯＳ２２０には同じ波形を有する制御信号が供給される。これにより、出力端子ＯＵＴには、同図におけるｃの一点鎖線のように振幅の大きい波形の出力信号が得られる。出力信号が鈍っているのは、寄生容量による影響であり、一定の時定数で信号レベルが上がっていく。

【0034】

同図におけるｂは、小振幅モードにおける制御信号ＰＧの波形を示している。なお、制御信号ＮＧについては、通常モードの場合と同じである。上述のように出力信号は寄生容量の影響で一定の時定数により信号レベルが上がっていくが、小振幅モードにおいては、制御信号ＰＧのパルス幅を狭く設定しているため、信号レベルが上がりきる前に止めることができる。これにより、出力端子ＯＵＴには、同図におけるｃの実線のように小振幅の波形の出力信号が得られる。

【0035】

この小振幅モードにおける出力信号は、立上りおよび立下りの勾配が、通常モードのフル振幅の波形と同等の値となっている。従来技術のように電源電圧を下げることにより小振幅化を図った場合には、立上り時間が遅くなって高速動作やタイミングが制約される。これに対し、この実施の形態によれば、パルスが止まった時点で振幅の増加を止めることができるため、通常の振幅の回路と同じ勾配を有する立上り波形を出力することができる。

【0036】

図３は、本技術の第１の実施の形態におけるパルス制御小振幅ドライバの動作タイミング例を示す図である。

【0037】

ここでは、入力端子ＩＮに入力信号として周期信号が入力され、モード入力端子ＭＯＤＥに入力されるモード信号が通常モード（Ｌレベル）から小振幅モード（Ｈレベル）に切り替わった場合を想定する。なお、信号Ａはディレイ回路１３０の出力信号である。

【0038】

通常モードにおいては、ＮＡＮＤ回路１１０の出力がＬレベルであるため、入力信号はマスクされて信号Ａには出力されない。一方、小振幅モードにおいては、入力信号がディレイ回路１３０に供給され、所定期間の遅延を経た周期信号が信号Ａとして得られる。

【0039】

ＮＡＮＤ回路１６０においては、ディレイ回路１３０の出力と入力端子ＩＮに入力された入力信号との否定論理積が生成される。これにより、小振幅モードにおいてはディレイ回路１３０における遅延時間に応じたパルス幅を有する制御信号ＰＧが得られる。その結果、出力端子ＯＵＴには、小振幅の波形の出力信号が得られる。

【0040】

このように、本技術の第１の実施の形態によれば、ＰＭＯＳ２１０を導通状態に駆動するパルスの幅を短くすることにより、出力ドライバ２００の出力振幅を小振幅にすることができる。これにより、消費電力を低減することができる。

【0041】

すなわち、簡単な制御により小振幅出力が可能になり、タイミングにほとんど影響を与えることなく、ドライバ出力振幅低減により高速動作を維持しつつ消費電力低減を実現することができる。通常の振幅の場合と同じ、駆動能力のトランジスタで駆動されるため、所望の振幅になるまでは、出力の立ち上がり時間が等しく、タイミング劣化が生じない。また、動作周波数の劣化が生じない。ドライバ電圧や、プロセスのバラツキに対して出力電圧のバラツキが小さくなる。ドライバの電圧が高い場合、パルス幅が狭くなるため出力振幅がドライバ電圧比で低くなり、ドライバの電圧が低い場合にはパルス幅が広くなるため出力振幅がドライバ電圧比で高くなる。この結果、電圧が高い場合、低い場合で出力電圧の電圧差が小さくなる。デバイスが高速動作しやすい閾値が低い場合にはパルス幅が狭くなるため出力振幅がドライバ電圧比で低くなり、ドライバの電圧が低い場合や、デバイスが低速動作しやすい閾値が高い場合にはパルス幅が広くなるため出力振幅がドライバ電圧比で高くなる。この結果、プロセスのバラツキに対して出力電圧のバラツキが小さくなる。

【0042】

また、少ない電力で高速化が実現可能になる。データ転送効率、回路のエネルギー効率が向上する。そして、低消費電力が実現でき、搭載システムのエネルギーコストを低減することができる。また、出力振幅低減により電流値が低減し、素子の劣化が抑えられ、品質が向上する。

【0043】

＜２．第２の実施の形態＞
［パルス制御小振幅ドライバ］
図４は、本技術の第２の実施の形態におけるパルス制御小振幅ドライバの構成例を示す図である。

【0044】

この第２の実施の形態におけるパルス制御小振幅ドライバは、第１の実施の形態と比べて、パルス幅設定回路１２０およびハイインピーダンス補償回路１７０をさらに備える点において異なっている。

【0045】

パルス幅設定回路１２０は、ディレイ回路１３０の遅延期間を指定して、制御信号ＰＧのパルス幅を設定する回路である。このパルス幅設定回路１２０には、パルス幅設定信号Ｓ０およびＳ１が入力される。パルス幅設定信号Ｓ０およびＳ１は、２ビットで４段階の遅延期間を指定してパルス幅を設定する。

【0046】

ハイインピーダンス補償回路１７０は、出力ドライバ２００がハイインピーダンスになるのを回避するための回路である。このハイインピーダンス補償回路１７０は、後述するように、駆動能力が小さいインバータ２段から構成される。このハイインピーダンス補償回路１７０は、入力端子ＩＮに接続されており、入力信号に応じて出力ドライバ２００の出力を駆動する。これにより、ハイインピーダンス補償回路１７０は、出力ドライバ２００の出力をＬレベルまたはＨレベルに誘導する。

【0047】

ただし、このハイインピーダンス補償回路１７０は、駆動能力が非常に小さいため、出力ドライバ２００の出力の上昇時間は所望の周波数動作では非常に小さい。そのため、出力ドライバ２００の出力はＰＭＯＳ２１０のパルス印加が止まったときの電圧でほぼ上昇が止まって、実質的に小振幅出力動作を実現する。

【0048】

図５は、本技術の第２の実施の形態におけるパルス制御小振幅ドライバの回路構成例を示す図である。

【0049】

パルス幅設定回路１２０は、モード信号が小振幅モードを示す場合に、２ビットのパルス幅設定信号Ｓ０およびＳ１をデコードして、４ビットの信号をディレイ回路１３０に供給するように構成されている。すなわち、インバータ１２１および１２２によってパルス幅設定信号Ｓ０およびＳ１の反転信号を生成し、ＮＡＮＤ回路１２３乃至１２６において対応するビットとモード信号の否定論理積を生成することにより、パルス幅設定信号Ｓ０およびＳ１に応じた１つのパルス幅指定信号のみに入力信号を供給する。

【0050】

ディレイ回路１３０は、パルス幅設定回路１２０から供給されたパルス幅指定信号に応じて、入力信号を遅延させるように構成されている。すなわち、インバータ１３１乃至１３６をチェーン接続し、ＮＡＮＤ回路１３７乃至１３９によって入力信号を供給することにより、パルス幅設定信号Ｓ０およびＳ１に応じた遅延期間により入力信号を遅延させることができる。

【0051】

ハイインピーダンス補償回路１７０は、入力端子ＩＮと出力ドライバ２００の出力とを接続する、駆動能力が小さい２段のインバータから構成される。これにより、ハイインピーダンス補償回路１７０は、入力信号に応じて出力ドライバ２００の出力を駆動して、出力ドライバ２００がハイインピーダンスになるのを回避する。

【0052】

［波形］
図６は、本技術の第２の実施の形態におけるパルス制御小振幅ドライバの入出力波形の例を示す図である。

【0053】

１段目の入力信号に対する２段目の出力ドライバ２００の出力を参照すると、パルス幅の調整により、出力振幅を容易に変更可能であることがわかる。ここでは、パルス幅の変化に応じて一点鎖線、点線、実線の順に、パルス幅を狭くするに従って出力振幅が小さくなることを示している。

【0054】

３段目および４段目の受信回路の出力および電流を参照すると、出力振幅を変えても、出力タイミングへの影響は少ないことがわかる。

【0055】

５段目の出力ドライバ２００の電流を参照すると、出力振幅の大きさが小さくなると、それに応じて電流が小さくなることがわかる。ここで、波形が下がった部分の面積が電流の大きさを示している。パルス幅を狭くするに従って、出力ドライバ２００の出力の電流および電圧は低下する。

【0056】

このように、本技術の第２の実施の形態によれば、パルス幅設定回路１２０によってＰＭＯＳ２１０を導通状態に駆動するパルスの幅を設定することにより、必要に応じて条件に合わせて出力振幅を調整することができる。

【0057】

＜３．第３の実施の形態＞
上述の第１および第２の実施の形態では、省電力化のために出力振幅を下げた小振幅ドライバについて説明した。以下では、その小振幅ドライバから出力された信号を低い閾値により受信する低閾値受信回路（小振幅レベルシフト回路）について説明する。

【0058】

［低閾値受信回路］
図７は、本技術の第３の実施の形態における低閾値受信回路４００の回路構成例を示す図である。

【0059】

この低閾値受信回路４００は、入力インバータを構成するＰＭＯＳ４１１およびＮＭＯＳ４１２と、ＭＯＳダイオード４２０と、ＰＭＯＳ４３０と、後段インバータを構成するＰＭＯＳ４４１およびＮＭＯＳ４４２と、出力インバータ４９０とを備える。なお、ＰＭＯＳ４１１およびＮＭＯＳ４１２により構成される入力インバータは、特許請求の範囲に記載の受信回路の一例である。

【0060】

入力インバータのＰＭＯＳ４１１は、小振幅でリーク電流が流れないようにするために閾値が高めのトランジスタ（ＳＶＴ）が用いられる。ＰＭＯＳ４１１は、入力端子ＩＮの入力信号がＨレベルのときに遮断状態に遷移するが、入力信号の振幅が小さいため、完全には遮断状態に至らない場合がある。そのため、ＰＭＯＳ４１１のソースと電源との間にＭＯＳダイオード４２０を接続する。このＭＯＳダイオード４２０は、電源からの電圧を降下させて、入力信号がＨレベルのときに電流が流れないようにする役割を有する。なお、このＭＯＳダイオード４２０も閾値が高めのトランジスタ（ＳＶＴ）である。このＭＯＳダイオード４２０は、特許請求の範囲に記載のダイオードの一例である。ここでは、入力信号がＨレベルのときに電流が流れないようにするためにＭＯＳダイオード４２０にＰＭＯＳダイオードを用いた例について説明したが、このＭＯＳダイオード４２０にＮＭＯＳダイオードを用いるようにしてもよい。

【0061】

一方、入力信号がＬレベルのときはＰＭＯＳ４１１を導通状態にして入力インバータの出力電位を引き上げる必要があるが、ＭＯＳダイオード４２０を設けたことにより電流が絞られてしまい、電位を十分に上げられない場合がある。そのため、ＭＯＳダイオード４２０と並列にＰＭＯＳ４３０を接続する。このＰＭＯＳ４３０は、入力信号がＬレベルのときに導通状態となって電源から入力インバータに電流を流して、入力インバータの出力電位をＨレベルに引き上げる役割を有する。これにより、出力インバータ４９０が充分な駆動能力を得る。なお、ＰＭＯＳ４３０は、特許請求の範囲に記載の供給トランジスタの一例である。

【0062】

後段インバータ（ＰＭＯＳ４４１およびＮＭＯＳ４４２）は、入力インバータ（ＰＭＯＳ４１１およびＮＭＯＳ４１２）の出力を反転させてＰＭＯＳ４３０に供給するインバータである。すなわち、ＰＭＯＳ４３０には入力信号と同じ論理の信号が供給されることになる。

【0063】

出力インバータ４９０は、入力インバータの出力を反転させて出力端子ＯＵＴから後段の回路に供給するインバータである。すなわち、出力端子ＯＵＴには入力信号と同じ論理の信号が供給されることになる。これにより、この低閾値受信回路４００は、小振幅信号を通常の振幅信号に変換する小振幅レベルシフト回路として機能する。

【0064】

このように、本技術の第３の実施の形態によれば、入力インバータの電源側にＭＯＳダイオード４２０およびＰＭＯＳ４３０を並列に接続することにより、小振幅の入力信号に対してリーク電流を回避しながら充分な駆動能力を得ることができる。

【0065】

すなわち、単相の小振幅信号を単一の電源でフル振幅に変換することができる。これにより高速信号を低電力で伝送することができる。また、従来小振幅の信号をフル振幅に変換する場合、変換回路に小振幅用の電源とフル振幅用の電源の両者を必要とすることなく、フル振幅用の電源のみで対応することができる。また、電源数および信号数が削減されるため、配線および電源が削減され、これによりコストを削減することができる。また、小振幅にすることにより電流を削減することが可能になり、これにより劣化を抑制し、寿命を延ばすことが可能になる。

【0066】

＜４．第４の実施の形態＞
［低閾値受信回路］
図８は、本技術の第４の実施の形態における低閾値受信回路４０１の回路構成例を示す図である。

【0067】

この第４の実施の形態の低閾値受信回路４０１は、上述の第３の実施の形態の低閾値受信回路４００に比べて、出力インバータ４９０を駆動する回路を別途独立させた構成となっている。すなわち、ＰＭＯＳ４３０に相当するＰＭＯＳ４６０と、ＮＭＯＳ４１２に相当するＮＭＯＳ４５２とを追加して、これらによって出力インバータ４９０を駆動するように構成している。これにより、リーク電流を低減するとともに、トランジスタサイズを小さくすることができる。

【0068】

このように、本技術の第４の実施の形態によれば、出力インバータ４９０を駆動する回路を独立させることにより、リーク電流を回避しながらトランジスタサイズを小さくすることができる。

【0069】

＜５．第５の実施の形態＞
［クロックイネーブル回路］
図９は、本技術の第５の実施の形態におけるクロックイネーブル回路の回路構成例を示す図である。

【0070】

ここでは、上述の第３の実施の形態における低閾値受信回路４００に相当する低閾値受信回路４０２を、クロックイネーブル回路（Integrated Clock Gating Cell）に組み込んだ場合の例を示している。このクロックイネーブル回路は、低閾値受信回路４０２と、ラッチ回路５０１と、ＮＡＮＤ回路５４０と、インバータ５５０とを備える。

【0071】

低閾値受信回路４０２は、上述の第３の実施の形態に相当する低閾値受信回路である。ここでは、入力端子ＩＮに小振幅のクロックが入力されることを想定している。この低閾値受信回路４０２によって、小振幅のクロックは通常の振幅のクロックとして増幅（レベルシフト）される。

【0072】

ラッチ回路５０１は、低閾値受信回路４０２によって増幅されたクロックによって駆動されて、ＥＮ端子に入力されたクロックイネーブル信号またはＴＥＳＴ端子に入力されたテストイネーブル信号をラッチするものである。このラッチ回路５０１は、クロックドＮＯＲを構成するＮＯＲ回路５１０、ＰＭＯＳ５２１およびＮＭＯＳ５２２と、クロックドインバータを構成するインバータ５３１および５３２とから構成される。

【0073】

ＮＡＮＤ回路５４０は、低閾値受信回路４０２の出力（信号Ａ）と、ラッチ回路５０１の出力（信号Ｂ）との否定論理積を生成するものである。インバータ５５０は、ＮＡＮＤ回路５４０の出力を論理反転するものである。なお、ＮＡＮＤ回路５４０およびインバータ５５０は、特許請求の範囲に記載の論理積回路の一例である。

【0074】

［タイミング］
図１０は、本技術の第５の実施の形態におけるクロックイネーブル回路の入出力波形の例を示す図である。ここでは、ＴＥＳＴ端子がＬレベルに固定された例を示す。ＴＥＳＴ端子の動作は、ＥＮ端子の動作と同等であるため、ここでは省略する。

【0075】

入力端子ＩＮに小振幅のクロックが入力されると、低閾値受信回路４０２の出力（信号Ａ）として通常の振幅のクロック信号が出力される。ＥＮ端子がＬレベルの間は、ラッチ回路５０１にはＨレベルの信号がラッチされるため、ラッチ回路５０１の出力（信号Ｂ）としてＬレベルの信号が出力される。

【0076】

その後、ＥＮ端子がＨレベルになると、次のクロックの立下りタイミングで信号ＢがＨレベルに遷移する。これにより、ＮＡＮＤ回路５４０は、低閾値受信回路４０２の出力を通すようになり、出力端子ＯＵＴにクロックが供給される。

【0077】

このように、本技術の第５の実施の形態によれば、クロックイネーブル回路のクロック入力に低閾値受信回路４０２を設けることにより、小振幅クロック信号を増幅しながら、クロックに同期してクロックのイネーブル制御を行うことができる。

【0078】

なお、この第５の実施の形態では、第３の実施の形態に相当する小振幅増幅回路４０２を用いたが、第４の実施の形態に相当する小振幅増幅回路を用いるようにしてもよい。また、リーク電流の増大をある程度許容できる用途や、低電圧の電源を受信側にも供給できる場合には、他の従来技術の小振幅増幅回路を用いるようにしてもよい。

【0079】

＜６．第６の実施の形態＞
［出力検知型パルス制御小振幅ドライバ］
上述の第１および第２の実施の形態では事前に制御信号ＰＧのパルス幅を設定していたが、この第６の実施の形態では実際の出力振幅を監視して検知することによりパルス幅を生成する。

【0080】

図１１は、本技術の第６の実施の形態における出力検知型パルス制御小振幅ドライバの構成例を示す図である。

【0081】

この出力検知型パルス制御小振幅ドライバは、低閾値受信回路４０３と、パルス制御回路１０２と、出力バッファを構成するＰＭＯＳ２１０およびＮＭＯＳ２２０とを備える。出力バッファの出力端子ＯＵＴには伝送線路３００が接続され、その他端には受信側の低閾値受信回路４０４が接続される。

【0082】

低閾値受信回路４０３は、受信側の低閾値受信回路４０４と同等の受信回路である。この低閾値受信回路４０３によって出力バッファの出力のレベルを監視して、低閾値のレベルに達したことを検知すると、制御信号ＰＧの駆動を停止する。これにより、制御信号ＰＧのパルス幅が決定される。なお、低閾値受信回路４０３は、特許請求の範囲に記載の検知回路の一例である。

【0083】

パルス制御回路１０２は、低閾値受信回路４０３の出力に応じて制御信号ＰＧをＰＭＯＳ２１０に供給するものである。このパルス制御回路１０２は、例えば、ＮＡＮＤ回路により構成される。

【0084】

［タイミング］
図１２は、本技術の第６の実施の形態における出力バッファの出力波形の例を示す図である。

【0085】

出力バッファの出力波形は、上述のように、寄生容量による影響により、一定の時定数で信号レベルが上がっていく。この第６の実施の形態では、受信側の低閾値受信回路４０４と同等の低閾値受信回路４０３により、出力バッファの出力のレベルを監視する。そして、低閾値受信回路４０３により低閾値のレベルに達したことを検知すると、制御信号ＰＧの駆動を停止する。すなわち、制御信号ＰＧのパルス幅がこのタイミングで決定される。

【0086】

なお、この例では受信側に合わせて低閾値受信回路４０３を用いたが、通常の閾値にも適用することができる。すなわち、出力バッファの出力が通常の振幅であり、受信側で通常の閾値の受信回路を用いている場合には、ドライバ側に設ける受信回路も通常の閾値の受信回路とする。これにより、受信側に合わせた閾値により、パルス幅を決定することができる。

【0087】

［具体例］
図１３は、本技術の第６の実施の形態における出力検知型パルス制御小振幅ドライバの具体的構成例を示す図である。

【0088】

この出力検知型パルス制御小振幅ドライバは、低閾値受信回路４０５と、パルス制御回路１０３と、出力バッファを構成するＰＭＯＳ２１０およびＮＭＯＳ２２０とを備える。出力バッファの出力端子ＯＵＴには伝送線路３００が接続され、その他端には受信側の低閾値受信回路４０６が接続される。

【0089】

パルス制御回路１０３は、インバータ１１２および１５０と、ＮＡＮＤ回路１６０とを備える。インバータ１１２は、低閾値受信回路４０５から供給された信号を論理反転させるものである。インバータ１５０は、入力端子ＩＮに入力された入力信号を論理反転させるものである。このインバータ１５０の出力は、制御信号ＮＧとしてＮＭＯＳ２２０のゲートに供給される。ＮＡＮＤ回路１６０は、インバータ１１２の出力とインバータ１５０の出力の否定論理積を生成する回路である。このＮＡＮＤ回路１６０の出力は、制御信号ＰＧとしてＰＭＯＳ２１０のゲートに供給される。

【0090】

低閾値受信回路４０５は、受信側の低閾値受信回路４０６と同等の受信回路である。この低閾値受信回路４０５によって出力バッファの出力のレベルを監視して、低閾値のレベルに達したことを検知すると、制御信号ＰＧの駆動を停止する。これにより、制御信号ＰＧのパルス幅が決定される。これら低閾値受信回路４０５および４０６は、上述の第３または第４の実施の形態において説明した低閾値受信回路を利用することができる。なお、受信側においてリーク電流の増大が許容レベルな場合や、低電圧電源線の分配等がある場合には、他の従来技術による受信回路を用いてもよい。

【0091】

このように、本技術の第６の実施の形態によれば、受信側と同等の受信回路により出力バッファの出力のレベルを検知することにより、制御信号ＰＧのパルス幅を決定することができる。

【0092】

すなわち、小振幅の出力を受信側と同じ回路で検知して制御パルス幅を決定するため、出力振幅が最適な電圧に決定され、消費電力の最適化を図ることができる。また、小振幅の出力を検知して制御パルス幅を決定するため、出力負荷とパルス幅を設計時に考慮する必要が無くなり、設計効率を向上させることができる。また、設計効率向上に伴う設計コスト削減のほか、回路定数が最適な値に自動的に決定されるため、回路規模も最適値になり、面積効率が高くなり、チップコストも削減することができる。さらに、最適な出力振幅が得られるため、無駄な電圧マージンが不要になり、これにより、素子劣化等が回避され、品質を向上させることができる。

【0093】

＜７．第７の実施の形態＞
上述の第１および第２の実施の形態では、単相の小振幅ドライバについて説明したが、本技術は差動ドライバにも適用することができる。以下では、差動パルス制御小振幅ドライバについて説明する。

【0094】

［差動パルス制御小振幅ドライバ］
図１４は、本技術の第７の実施の形態における差動パルス制御小振幅ドライバの構成例を示す図である。

【0095】

この第７の実施の形態の差動パルス制御小振幅ドライバは、入力端子ＩＮおよびその反転信号が入力される入力端子ＩＮＢの差動入力を想定している。そして、単相のパルス制御小振幅ドライバを２並列に配置し、差動信号を出力する。

【0096】

入力端子ＩＮに対応する回路構成は、上述の第１の実施の形態と同様である。ＰＭＯＳ２１０－１およびＮＭＯＳ２２０－１により構成される出力バッファの出力は、出力端子ＯＵＴから伝送線路３００－１に出力される。

【0097】

また、入力端子ＩＮＢに対応する回路構成は、信号の極性が反転するだけで基本的な構成は、上述の第１の実施の形態と同様である。ＰＭＯＳ２１０－２およびＮＭＯＳ２２０－２により構成される出力バッファの出力は、出力端子ＯＵＴＢから伝送線路３００－２に出力される。なお、ＰＭＯＳ２１０－２は、特許請求の範囲に記載の第３のトランジスタの一例である。また、ＮＭＯＳ２２０－２は、特許請求の範囲に記載の第４のトランジスタの一例である。

【0098】

この第７の実施の形態の構成では、差動の小振幅信号が分配されるため、受信回路に従来技術による差動レベルシフト回路を利用することが可能になる。これにより、受信回路のレベルシフト効率を上げることが可能になり、小振幅のレベルをより低い電圧まで実現可能になる。また、受信回路の信号レベル検知点が差動信号の交叉点になるため、低電圧になって、受信回路の電源ノイズ等があってもタイミングへの影響を抑えることができる。これらの効果により出力回路を差動にしたことによる出力回路や、伝送線路を２重に配置することによる面積や電力の増大を抑えることが可能になる。なお、受信回路として、単相ずつそれぞれ受信することももちろん可能である。

【0099】

このように、本技術の第７の実施の形態によれば、単相のパルス制御小振幅ドライバを２並列に配置することにより、差動の小振幅信号を出力することができる。

【0100】

すなわち、差動の小振幅信号が分配されるため、受信回路に従来の差動レベルシフト回路を利用することが可能になる。これにより、受信回路の信号レベル検知点が差動信号の交叉点になるため、低電圧になり、受信回路の電源ノイズ等があってもタイミングへの影響を抑えることができ、高速化が可能になる。また、これにより、受信回路のレベルシフト効率を上げることが可能になり、小振幅のレベルをより低い電圧まで実現可能になり、電力をより低減することができる。これらの効果により、出力回路を差動にしたことによる出力回路や、伝送線路を２重に配置することによる、面積や電力の増大を抑えることが可能になる。そして、受信回路の信号レベル検知点が差動信号の交叉点になるため、低電圧になり、受信回路の電源ノイズ等があってもタイミングへの影響を抑えることができ、ノイズ耐性が向上し、品質を向上させることができる。また差動動作のため、電流が双方向に流れるため、素子劣化を抑えることができる。

【0101】

＜８．第８の実施の形態＞
［差動パルス制御小振幅ドライバ］
図１５は、本技術の第８の実施の形態における差動パルス制御小振幅ドライバの構成例を示す図である。

【0102】

この第８の実施の形態の差動パルス制御小振幅ドライバは、入力端子ＩＮの単相入力を想定している。入力端子ＩＮの入力信号は、トランスファーゲート（ＴＧ）１８０およびインバータ１９０によって差動信号に分配される。それ以降の構成は上述の第７の実施の形態と同様である。

【0103】

このように、本技術の第８の実施の形態によれば、トランスファーゲート（ＴＧ）１８０およびインバータ１９０によって単相信号を差動信号に分配することができる。これにより、クロック源が単相でも差動クロック分配の効果を得ることができる。

【0104】

＜９．第９の実施の形態＞
［差動パルス制御小振幅ドライバ］
図１６は、本技術の第９の実施の形態における差動パルス制御小振幅ドライバの構成例を示す図である。

【0105】

上述の第８の実施の形態では入力端子ＩＮの単相信号を初段において差動信号に変換していたが、この第９の実施の形態ではこの変換機能をより出力ドライバ側に配置する。これにより、パルス幅を形成する回路を差動回路間で共有し、回路の小面積化および低電力化を図る。

【0106】

すなわち、ディレイ回路１３０－１の出力にトランスファーゲート（ＴＧ）１８１およびインバータ１９１を接続する。これにより、ディレイ回路１３０－１は差動回路間で共有されるため、上述の第８の実施の形態のディレイ回路１３０－２は不要になる。一方、入力端子ＩＮには、トランスファーゲート（ＴＧ）１８２およびインバータ１９２が接続される。

【0107】

このように、本技術の第９の実施の形態によれば、パルス幅を形成する回路を差動回路間で共有することにより、回路の小面積化および低電力化を図ることができる。

【0108】

＜１０．第１０の実施の形態＞
［差動出力検知型パルス制御小振幅ドライバ］
図１７は、本技術の第１０の実施の形態における差動出力検知型パルス制御小振幅ドライバの構成例を示す図である。

【0109】

この第１０の実施の形態の差動出力検知型パルス制御小振幅ドライバは、上述の第６の実施の形態における出力振幅検知機能を有する単相小振幅ドライバを差動構成にしたものである。そのため、入力端子ＩＮおよびその反転信号が入力される入力端子ＩＮＢの差動入力を想定し、単相のパルス制御小振幅ドライバを２並列に配置して、差動信号を出力する。

【0110】

出力バッファの出力端子ＯＵＴおよびＯＵＴＢには伝送線路３００－１および３００－２が接続され、その他端には受信側の低閾値受信回路４０８が接続される。この低閾値受信回路４０８は差動信号を受信して動作する差動低閾値受信回路である。したがって、受信側の低閾値受信回路４０８と同等の受信回路である低閾値受信回路４０７も差動低閾値受信回路である。ただし、これら低閾値受信回路４０７および４０８は、単相のものを２並列に配置することも可能である。また、上述の第８または第９の実施の形態のように、入力信号を単相にすることも可能である。

【0111】

このように、本技術の第１０の実施の形態によれば、差動信号を伝送する場合においても、受信側と同等の差動受信回路により出力バッファの出力のレベルを検知することにより、制御信号ＰＧのパルス幅を決定することができる。

【0112】

＜１１．第１１の実施の形態＞
上述の各実施の形態は、半導体システムにおける半導体チップ間にまたがって実現することができる。

【0113】

図１８は、本技術の第１１の実施の形態における半導体システムの構成例を示す図である。

【0114】

この半導体システムは、送信チップ１０と受信チップ２０を伝送線路３０により接続した構成を備える。送信チップ１０は、例えば、上述の第１の実施の形態におけるパルス制御回路１００および小振幅の出力ドライバ２００を備える。また、受信チップ２０は、例えば、上述の第３の実施の形態における低閾値受信回路４００を備える。なお、他の実施の形態を組み合わせることも可能である。なお、送信チップ１０は、特許請求の範囲に記載の第１の半導体チップの一例である。また、受信チップ２０は、特許請求の範囲に記載の第２の半導体チップの一例である。

【0115】

このように、本技術の第１１の実施の形態によれば、半導体システムのチップ間をまたがる伝送線路３０において信号の振幅を小さくすることができ、消費電力を低減することができる。

【0116】

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

【0117】

なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。

【0118】

なお、本技術は以下のような構成もとることができる。
（１）第１および第２のトランジスタを接続したドライバと、
前記第１および第２のトランジスタに対して互いにパルス幅の異なる第１および第２の制御信号を供給して前記ドライバの出力振幅を抑制するパルス制御回路と
を具備する半導体回路。
（２）前記第１および第２の制御信号の各々は、第１および第２の状態のいずれかを示す信号であり、
前記第１のトランジスタは、第１の電位と出力信号線との間を接続し、前記第１の制御信号が前記第１の状態のときに切断状態になり、前記第１の制御信号が前記第２の状態のときに導通状態になって前記出力信号線を前記第１の電位に向けて変化させ、
前記第２のトランジスタは、第２の電位と前記出力信号線との間を接続し、前記第２の制御信号が前記第２の状態のときに切断状態になり、前記第２の制御信号が前記第１の状態のときに導通状態になって前記出力信号線を前記第２の電位に向けて変化させ、
前記パルス制御回路は、前記第１の制御信号が前記第１の状態にある期間よりも前記第２の状態にある期間の方が短くなるように前記パルス幅を調整した前記第１の制御信号を供給する
前記（１）に記載の半導体回路。
（３）前記パルス制御回路は、
前記第１および第２の状態のいずれかを示す入力信号を所定期間遅延させる遅延回路と、
前記遅延回路の出力と前記入力信号との否定論理積を生成して前記第１の制御信号として出力する否定論理積回路と、
前記入力信号を論理反転させて前記第２の制御信号として出力する論理反転回路とを備える
前記（２）に記載の半導体回路。
（４）前記パルス制御回路は、前記遅延回路に供給する前記入力信号を所定の制御信号に応じて無効化する入力信号制御回路をさらに備える
前記（３）に記載の半導体回路。
（５）前記パルス制御回路は、前記遅延回路の前記所定期間を指定して前記パルス幅を設定するパルス幅設定回路をさらに備える
前記（３）または（４）に記載の半導体回路。
（６）前記パルス制御回路は、前記ドライバの出力を前記第１の電位または前記第２の電位に誘導するハイインピーダンス補償回路をさらに備える
前記（３）から（５）のいずれかに記載の半導体回路。
（７）前記ドライバの出力振幅が所定の電位に達したことを検知する検知回路をさらに具備し、
前記パルス制御回路は、前記ドライバの出力振幅が前記所定の電位に達したことが検知されたタイミングに応じて前記パルス幅を決定する
前記（１）から（６）のいずれかに記載の半導体回路。
（８）第３および第４のトランジスタを接続して前記ドライバとは極性が反転する信号を出力する第２のドライバをさらに具備し、
前記パルス制御回路は、前記第３および第４のトランジスタに対して互いにパルス幅の異なる第３および第４の制御信号を供給して前記第２のドライバの出力振幅を抑制する
前記（１）から（７）のいずれかに記載の半導体回路。
（９）第１の電位と第２の電位との間に接続されて入力信号を受信する受信回路と、
前記受信回路と前記第１の電位との間に接続されて前記第１の電位からの電圧を降下させるダイオードと
を具備する半導体回路。
（１０）前記ダイオードと並行に接続されて、前記入力信号が前記第２の電位を示すときに導通状態となって前記第１の電位から前記受信回路に電流を供給する供給トランジスタをさらに具備する前記（９）に記載の半導体回路。
（１１）前記受信回路は、前記入力信号を反転するインバータである
前記（９）または（１０）に記載の半導体回路。
（１２）前記受信回路の出力をラッチするラッチ回路と、
前記受信回路の出力と前記ラッチ回路との論理積を生成する論理積回路とをさらに具備し、
前記入力信号はクロック信号である
前記（９）から（１１）のいずれかに記載の半導体回路。
（１３）伝送線路により接続される第１および第２の半導体チップを具備する半導体システムであって、
前記第１の半導体チップは、第１および第２のトランジスタを接続して前記伝送線路に信号を出力するドライバと、前記第１および第２のトランジスタに対して互いにパルス幅の異なる第１および第２の制御信号を供給して前記ドライバの出力振幅を抑制するパルス制御回路とを備え、
前記第２の半導体チップは、前記伝送線路からの信号を受信する受信回路と、前記受信回路と電源との間に接続されて前記電源からの電圧を降下させるダイオードとを備える
半導体システム。

【符号の説明】

【0119】

１０ 送信チップ
２０ 受信チップ
３０ 伝送線路
１００～１０３ パルス制御回路
１１０ ＮＡＮＤ回路
１１２ インバータ
１２０ パルス幅設定回路
１２１、１２２ インバータ
１２３～１２６ ＮＡＮＤ回路
１３０ ディレイ回路
１３１～１３６ インバータ
１３７～１３９ ＮＡＮＤ回路
１５０ インバータ
１６０ ＮＡＮＤ回路
１７０ ハイインピーダンス補償回路
１９０、１９１ インバータ
２００ 出力ドライバ
２１０ ＰＭＯＳ
２２０ ＮＭＯＳ
３００ 伝送線路
４００～４０８ 低閾値受信回路
４１１ ＰＭＯＳ
４１２、４５２ ＮＭＯＳ
４２０ ＭＯＳダイオード
４３０、４６０ ＰＭＯＳ
４４１ ＰＭＯＳ
４４２ ＮＭＯＳ
４９０ 出力インバータ
５０１ ラッチ回路
５１０ ＮＯＲ回路
５２１ ＰＭＯＳ
５２２ ＮＭＯＳ
５３１、５３２ インバータ
５４０ ＮＡＮＤ回路
５５０ インバータ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】