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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-01-18
(45)【発行日】2024-01-26
(54)【発明の名称】積層垂直輸送電界効果トランジスタのための２重輸送配向
(51)【国際特許分類】
H01L 21/336 20060101AFI20240119BHJP
H01L 29/78 20060101ALI20240119BHJP
H01L 29/786 20060101ALI20240119BHJP
【ＦＩ】
H01L29/78 301H
H01L29/78 301C
H01L29/78 301X
H01L29/78 626A
H01L29/78 618B
【請求項の数】
21
(21)【出願番号】P 2021529856
(86)(22)【出願日】2019-12-02
(65)【公表番号】
(43)【公表日】2022-02-21
(86)【国際出願番号】 IB2019060351
(87)【国際公開番号】W WO2020141370
(87)【国際公開日】2020-07-09
【審査請求日】2022-05-26
(31)【優先権主張番号】16/237,935
(32)【優先日】2019-01-02
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(72)【発明者】
【氏名】山下 典洪
(72)【発明者】
【氏名】チャン、チェン
(72)【発明者】
【氏名】チュヨン、カングオ
(72)【発明者】
【氏名】ウー、ヘン
【審査官】多賀 和宏
(56)【参考文献】
【文献】国際公開第２０１６／１１０９８１（ＷＯ，Ａ１）
【文献】特開２００５－２９４８２８（ＪＰ，Ａ）
【文献】特開２０１５－０７３０９５（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１６／０２１１２５９（ＵＳ，Ａ１）
【文献】韓国公開特許第２０１５－００２２５１８（ＫＲ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８、２９／７８６
(57)【特許請求の範囲】
【請求項1】
基板と、前記基板の上面の上に配置された少なくとも１つの垂直フィンと、
前記基板の前記上面の上に配置され、前記少なくとも１つの垂直フィンの第１の部分を囲む第１の垂直輸送電界効果トランジスタと、
前記第１の垂直輸送電界効果トランジスタの上に配置され、前記少なくとも１つの垂直フィンの第２の部分を接して囲む絶縁層と、
前記絶縁層の上面の上に配置され、前記少なくとも１つの垂直フィンの第３の部分を囲む第２の垂直輸送電界効果トランジスタと
を備え、
前記少なくとも１つの垂直フィンの前記第１の部分が、前記第１の垂直輸送電界効果トランジスタ用の第１の垂直輸送チャネルを提供する第１の結晶配向を有する第１の半導体層を含み、
前記少なくとも１つの垂直フィンの前記第２の部分が、絶縁体を含み、
前記少なくとも１つの垂直フィンの前記第３の部分が、前記第２の垂直輸送電界効果トランジスタ用の第２の垂直輸送チャネルを提供する第２の結晶配向を有する第２の半導体層を含み、
前記第１の垂直輸送電界効果トランジスタ用の第１の下部ソース／ドレイン領域であって、前記基板の前記上面に近接するドープ領域、および前記基板の前記上面に近接する前記第１の半導体層の第１の部分のドープ領域を含む、前記第１の下部ソース／ドレイン領域と、
前記基板の前記上面の上に配置され、前記第１の半導体層の前記第１の部分を囲む第１の下部スペーサと、
前記第１の下部スペーサの上面の上に配置され、前記第１の半導体層の第２の部分を囲む第１のゲート・スタックと、
前記第１のゲート・スタックの上面の上に配置され、前記第１の半導体層の第３の部分を囲む第１の上部スペーサと、
前記第１の上部スペーサの上面の上に接して配置され、前記第１の半導体層の第４の部分を囲む、前記第１の垂直輸送電界効果トランジスタ用の第１の上部ソース／ドレイン・コンタクトと
をさらに備え、
前記第１の半導体層の前記第３の部分および前記第１の半導体層の前記第４の部分が、前記第１の垂直輸送電界効果トランジスタ用の第１の上部ソース／ドレイン領域を提供するためにドープされる、
半導体構造体。
【請求項2】
前記第１の結晶配向が、ｎ型電界効果トランジスタ（ｎＦＥＴ）およびｐ型電界効果トランジスタ（ｐＦＥＴ）のうちの一方のための第１の垂直輸送配向を提供し、前記第２の結晶配向が、ｎＦＥＴおよびｐＦＥＴのうちの他方のための垂直輸送配向を提供する、請求項１に記載の半導体構造体。
【請求項3】
前記第１の半導体層が、（１１０）結晶配向および（１００）結晶配向のうちの一方を有するシリコンを含み、前記第２の半導体層が、前記（１１０）結晶配向および前記（１００）結晶配向のうちの他方を有するシリコンを含む、請求項１に記載の半導体構造体。
【請求項4】
前記絶縁層の前記上面の上に配置され、前記第２の半導体層の第１の部分を囲む、前記第２の垂直輸送電界効果トランジスタ用の第２の下部ソース／ドレイン・コンタクトと、前記第２の下部ソース／ドレイン・コンタクトの上面の上に配置され、前記第２の半導体層の第２の部分を囲む第２の下部スペーサと、
前記第２の下部スペーサの上面の上に配置され、前記第２の半導体層の第３の部分を囲む第２のゲート・スタックと、
前記第２のゲート・スタックの上面の上に配置され、前記第２の半導体層の第４の部分を囲む第２の上部スペーサと
をさらに備え、
前記第２の半導体層の前記第１の部分および前記第２の半導体層の前記第２の部分が、前記第２の垂直輸送電界効果トランジスタ用の第２の下部ソース／ドレイン領域を提供するためにドープされ、
前記第２の半導体層の前記第４の部分および前記第２の半導体層の前記第４の部分の上に配置された前記第２の半導体層の第５の部分が、前記第２の垂直輸送電界効果トランジスタ用の第２の上部ソース／ドレイン領域を提供するためにドープされる、請求項１に記載の半導体構造体。
【請求項5】
前記第２の半導体層の前記第５の部分を囲み、前記第２の半導体層の上面の上に配置された、前記第２の垂直輸送電界効果トランジスタ用の第２の上部ソース／ドレイン・コンタクトと、前記第２の上部スペーサの上に配置され、前記第２の上部ソース／ドレイン・コンタクトを囲む層間誘電体と
をさらに備える、請求項４に記載の半導体構造体。
【請求項6】
前記層間誘電体、前記第２の上部スペーサ、前記第２のゲート・スタック、および前記第２の下部スペーサの第１の側壁に隣接して配置された第１の垂直面を有する第１の側壁スペーサをさらに備え、前記第２の下部ソース／ドレイン・コンタクトがさらに、前記第１の側壁スペーサの第２の垂直面に隣接して配置される、請求項５に記載の半導体構造体。
【請求項7】
前記層間誘電体、前記第２の上部スペーサ、前記第２のゲート・スタック、前記第２の下部スペーサ、および前記絶縁層の第２の側壁に隣接して配置された第１の垂直面を有する第２の側壁スペーサをさらに備え、前記第１の上部ソース／ドレイン・コンタクトがさらに、前記第２の側壁スペーサの第２の垂直面に隣接して配置される、請求項６に記載の半導体構造体。
【請求項8】
前記層間誘電体、前記第２の上部スペーサ、前記第２のゲート・スタック、および前記第２の下部スペーサの第１の側壁に隣接して配置された第１の垂直面を有する第１の側壁スペーサをさらに備え、前記第１の上部ソース／ドレイン・コンタクトおよび前記第２の下部ソース／ドレイン・コンタクトが、前記第１の側壁スペーサの第２の垂直面に隣接し、かつ前記絶縁層の第１の縁部に隣接して配置された共通コンタクトを含む、請求項５に記載の半導体構造体。
【請求項9】
前記少なくとも１つの垂直フィンの第１の端部から離間し、層間誘電体、前記第２の上部スペーサ、前記第２のゲート・スタック、前記第２の下部スペーサ、前記絶縁層、前記第１の上部スペーサ、前記第１のゲート・スタック、および前記第１の下部スペーサの第１の端部に隣接して配置された、第１の垂直面を有する第１の側壁スペーサと、前記基板の上面の上に配置され、前記第１の側壁スペーサの第２の垂直面に隣接する、前記第１の垂直輸送電界効果トランジスタ用の第１の下部ソース／ドレイン・コンタクトと
をさらに備える、請求項４に記載の半導体構造体。
【請求項10】
前記層間誘電体、前記第２の上部スペーサ、前記第２のゲート・スタック、前記第２の下部スペーサ、および前記第１の上部スペーサの中に配置され、前記少なくとも１つの垂直フィンの第２の端部から離間した、前記第１のゲート・スタックおよび前記第２のゲート・スタックへの共通ゲート・コンタクトをさらに備える、請求項９に記載の半導体構造体。
【請求項11】
請求項１ないし１０のいずれかに記載の半導体構造体を備える、集積回路。
【請求項12】
半導体構造体を形成する方法であって、基板の上面の上に、少なくとも１つの垂直フィンを形成することと、
前記基板の前記上面の上に、前記少なくとも１つの垂直フィンの第１の部分を囲む第１の垂直輸送電界効果トランジスタを形成することと、
前記第１の垂直輸送電界効果トランジスタの上に、前記少なくとも１つの垂直フィンの第２の部分を囲む絶縁層を形成することと、
前記絶縁層の上面の上に、前記少なくとも１つの垂直フィンの第３の部分を囲む第２の垂直輸送電界効果トランジスタを形成することと
を含み、
前記少なくとも１つの垂直フィンの前記第１の部分が、前記第１の垂直輸送電界効果トランジスタ用の第１の垂直輸送チャネルを提供する第１の結晶配向を有する第１の半導体層を含み、
前記少なくとも１つの垂直フィンの前記第２の部分が、絶縁体を含み、
前記少なくとも１つの垂直フィンの前記第３の部分が、前記第２の垂直輸送電界効果トランジスタ用の第２の垂直輸送チャネルを提供する第２の結晶配向を有する第２の半導体層を含み、
前記基板の前記上面に近接し、前記第１の半導体層の第１の部分の中にある、ドープ領域を形成することであって、前記ドープ領域が、前記第１の垂直輸送電界効果トランジスタ用の第１の下部ソース／ドレイン領域を提供する、前記形成することと、
前記基板の前記上面の上に、前記第１の半導体層の前記第１の部分を囲む第１の下部スペーサを形成することと、
前記第１の下部スペーサの上面の上に、前記第１の半導体層の第２の部分を囲む第１のゲート・スタックを形成することと、
前記第１のゲート・スタックの上面の上に、前記第１の半導体層の第３の部分を囲む第１の上部スペーサを形成することと、
前記第１の上部スペーサの上面の上に、前記第１の半導体層の第４の部分を囲む第１のケイ酸塩ガラス層を形成することと、
前記第１のケイ酸塩ガラス層の上に、前記少なくとも１つの垂直フィンの前記絶縁体を囲む前記絶縁層を形成することと、
をさらに含み、
前記第１のケイ酸塩ガラス層が、ｎ型ドーパント材料およびｐ型ドーパント材料のうちの一方を含む、
方法。
【請求項13】
前記第１の結晶配向が、ｎ型電界効果トランジスタ（ｎＦＥＴ）およびｐ型電界効果トランジスタ（ｐＦＥＴ）のうちの一方のための第１の垂直輸送配向を提供し、前記第２の結晶配向が、ｎＦＥＴおよびｐＦＥＴのうちの他方のための垂直輸送配向を提供する、請求項１２に記載の方法。
【請求項14】
前記第１の半導体層が、（１１０）結晶配向および（１００）結晶配向のうちの一方を有するシリコンを含み、前記第２の半導体層が、前記（１１０）結晶配向および前記（１００）結晶配向のうちの他方を有するシリコンを含む、請求項１２に記載の方法。
【請求項15】
前記少なくとも１つの垂直フィンを形成することが、前記第１の半導体層と、前記絶縁体と、前記第２の半導体層とを含む層状スタックの上にハード・マスクをパターニングすることと、
前記層状スタックの露出部分をエッチングして、前記少なくとも１つの垂直フィンを形成することと
を含む、請求項１２に記載の方法。
【請求項16】
前記絶縁層の前記上面の上に、前記第２の半導体層の第１の部分を囲む第２のケイ酸塩ガラス層を形成することと、前記第２のケイ酸塩ガラス層の上面の上に、前記第２の半導体層の第２の部分を囲む第２の下部スペーサを形成することと、
前記第２の下部スペーサの上面の上に、前記第２の半導体層の第３の部分を囲む第２のゲート・スタックを形成することと、
前記第２のゲート・スタックの上面の上に、前記第２の半導体層の第４の部分を囲む第２の上部スペーサを形成することと、
前記第２の上部スペーサの上面の上に、前記第２の半導体層の第５の部分を囲む第３のケイ酸塩ガラス層を形成することと
をさらに含み、
前記第２のケイ酸塩ガラス層および前記第３のケイ酸塩ガラス層が、前記ｎ型ドーパント材料および前記ｐ型ドーパント材料のうちの他方を含む、請求項１２に記載の方法。
【請求項17】
前記第１のケイ酸塩ガラス層、前記第２のケイ酸塩ガラス層、および前記第３のケイ酸塩ガラス層からドーパントをドライブするようにドーパント・ドライブインを実行して、前記第１の半導体層の前記第３の部分および前記第１の半導体層の前記第４の部分の中の、前記第１の垂直輸送電界効果トランジスタ用の第１の上部ソース／ドレイン領域と、
前記第２の半導体層の前記第１の部分および前記第２の半導体層の前記第２の部分の中の、前記第２の垂直輸送電界効果トランジスタ用の第２の下部ソース／ドレイン領域と、
前記第２の半導体層の前記第４の部分、前記第２の半導体層の前記第５の部分、および前記第２の半導体層の前記第５の部分の上にある前記第２の半導体層の第６の部分の中の、前記第２の垂直輸送電界効果トランジスタ用の第２の上部ソース／ドレイン領域と
を形成することをさらに含む、請求項１６に記載の方法。
【請求項18】
前記第３のケイ酸塩ガラス層を除去することと、前記第２の上部スペーサの上に層間誘電体を形成し、前記第２の半導体層の前記第５の部分、前記第２の半導体層の前記第６の部分、および前記第２の半導体層の前記第６の部分の上のハード・マスクを封入することと
をさらに含む、請求項１７に記載の方法。
【請求項19】
前記少なくとも１つの垂直フィンの第１の側壁から離間した、前記層間誘電体、前記第２の上部スペーサ、前記第２のゲート・スタック、および前記第２の下部スペーサの第１の部分をエッチングすることと、前記層間誘電体、前記第２の上部スペーサ、前記第２のゲート・スタック、および前記第２の下部スペーサの前記エッチングされた第１の部分の縁部に隣接する第１の側壁スペーサを形成することと、
前記第２のケイ酸塩ガラス層を除去することと、
前記第２の垂直輸送電界効果トランジスタ用の第２の下部ソース／ドレイン・コンタクトを形成するようにコンタクト材料を堆積することであって、前記第２の下部ソース／ドレイン・コンタクトが、前記第２のケイ酸塩ガラス層の除去によって露出された前記第２の半導体層の前記第１の部分を包み込む、前記堆積することと、
前記少なくとも１つの垂直フィンの第２の側壁から離間した、前記層間誘電体、前記第２の上部スペーサ、前記第２のゲート・スタック、前記第２の下部スペーサ、前記第２の下部ソース／ドレイン・コンタクト、および前記絶縁層の第２の部分をエッチングすることと、
前記層間誘電体、前記第２の上部スペーサ、前記第２のゲート・スタック、前記第２の下部スペーサ、前記第２の下部ソース／ドレイン・コンタクト、および前記絶縁層の前記エッチングされた第２の部分の縁部に隣接する第２の側壁スペーサを形成することと、
前記第１のケイ酸塩ガラス層を除去することと、
前記第１の垂直輸送電界効果トランジスタ用の第１の上部ソース／ドレイン・コンタクトを形成するようにコンタクト材料を堆積することであって、前記第１の上部ソース／ドレイン・コンタクトが、前記第１のケイ酸塩ガラス層の除去によって露出された前記第１の半導体層の前記第４の部分を包み込む、前記堆積することと
をさらに含む、請求項１８に記載の方法。
【請求項20】
前記少なくとも１つの垂直フィンの第１の側壁から離間した、前記層間誘電体、前記第２の上部スペーサ、前記第２のゲート・スタック、前記第２の下部スペーサ、前記第２のケイ酸塩ガラス層、および前記絶縁層の第１の部分をエッチングすることと、前記層間誘電体、前記第２の上部スペーサ、前記第２のゲート・スタック、および前記第２の下部スペーサの前記エッチングされた第１の部分の縁部に隣接する第１の側壁スペーサを形成することと、
前記第２のケイ酸塩ガラス層および前記第１のケイ酸塩ガラス層を除去することと、
前記第２の垂直輸送電界効果トランジスタの前記第２の下部ソース／ドレイン領域および前記第１の垂直輸送電界効果トランジスタの前記第１の上部ソース／ドレイン領域への共通コンタクトを形成するようにコンタクト材料を堆積することであって、前記共通コンタクトが、前記第２のケイ酸塩ガラス層および前記第１のケイ酸塩ガラス層の除去によって露出された、前記第２の半導体層の前記第１の部分および前記第１の半導体層の前記第４の部分を包み込む、前記堆積することと
をさらに含む、請求項１８に記載の方法。
【請求項21】
前記層間誘電体、前記第２の上部スペーサ、前記第２のゲート・スタック、前記第２の下部スペーサ、前記第２のケイ酸塩ガラス層、前記絶縁層、前記第１のケイ酸塩ガラス層、前記第１の上部スペーサ、前記第１のゲート・スタック、および前記第１の下部スペーサの一部分をエッチングして、前記少なくとも１つの垂直フィンの第１の端部から離間した前記基板の上面の一部分を露出することと、前記層間誘電体、前記第２の上部スペーサ、前記第２のゲート・スタック、前記第２の下部スペーサ、前記第２のケイ酸塩ガラス層、前記絶縁層、前記第１のケイ酸塩ガラス層、前記第１の上部スペーサ、前記第１のゲート・スタック、および前記第１の下部スペーサのエッチングされた縁部に、第１の垂直面を有する側壁スペーサを形成することと、
前記基板の前記露出された上面の上の前記側壁スペーサの第２の垂直面に隣接する前記第１の垂直輸送電界効果トランジスタの前記第１の下部ソース／ドレイン領域への第１の下部ソース／ドレイン・コンタクトを形成するように、コンタクト材料を堆積することと、
前記層間誘電体、前記第２の上部スペーサ、前記第２のゲート・スタック、前記第２の下部スペーサ、前記第２のケイ酸塩ガラス層、前記絶縁層、前記第１のケイ酸塩ガラス層、および前記第１の上部スペーサの一部分をエッチングして、前記少なくとも１つの垂直フィンの第２の端部から離間した露出部分を形成することと、
前記露出部分にコンタクト材料を堆積して、前記第１の垂直輸送電界効果トランジスタの前記第１のゲート・スタックおよび前記第２の垂直輸送電界効果トランジスタの前記第２のゲート・スタックへの共通ゲート・コンタクトを形成することと
をさらに含む、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体に関し、より詳細には、半導体構造体を形成するための技術に関する。
【背景技術】
【0002】
半導体および集積回路チップは、特にそのコストおよびサイズが減少し続けるにつれて、多くの製品において広く使用されるようになっている。構造的特徴のサイズを縮小すること、または所与のチップ・サイズに合わせたより多くの構造的特徴を提供すること、あるいはその両方が引き続き求められている。一般に、小型化によって、低電力レベルかつ低コストで性能を高めることができる。現在の技術は、論理ゲート、電界効果トランジスタ（ＦＥＴ：field-effect transistor）、およびコンデンサなどの特定のマイクロデバイスの原子レベルのスケーリングであるか、またはこれに近づいている。
【発明の概要】
【0003】
本発明の実施形態は、２重輸送配向（dual transport orientation）を有する積層（stacked）垂直輸送（vertical transport）電界効果トランジスタを形成するための技術を提供する。
【0004】
一実施形態では、半導体構造体は、基板と、基板の上面の上に配置された少なくとも１つの垂直フィンと、基板の上面の上に配置され、少なくとも１つの垂直フィンの第１の部分を囲む第１の垂直輸送電界効果トランジスタと、第１の垂直輸送電界効果トランジスタの上に配置され、少なくとも１つの垂直フィンの第２の部分を囲む絶縁層と、絶縁層の上面の上に配置され、少なくとも１つの垂直フィンの第３の部分を囲む第２の垂直輸送電界効果トランジスタとを備える。少なくとも１つの垂直フィンの第１の部分は、第１の垂直輸送電界効果トランジスタ用の第１の垂直輸送チャネルを提供する第１の結晶配向を有する第１の半導体層を含む。少なくとも１つの垂直フィンの第２の部分は、絶縁体を含む。少なくとも１つの垂直フィンの第３の部分は、第２の垂直輸送電界効果トランジスタ用の第２の垂直輸送チャネルを提供する第２の結晶配向を有する第２の半導体層を含む。
【0005】
別の実施形態では、集積回路は、基板と、基板の上面の上に配置された少なくとも１つの垂直フィンと、基板の上面の上に配置され、少なくとも１つの垂直フィンの第１の部分を囲む第１の垂直輸送電界効果トランジスタと、第１の垂直輸送電界効果トランジスタの上に配置され、少なくとも１つの垂直フィンの第２の部分を囲む絶縁層と、絶縁層の上面の上に配置され、少なくとも１つの垂直フィンの第３の部分を囲む第２の垂直輸送電界効果トランジスタとを備える、積層垂直輸送電界効果トランジスタ構造を備える。少なくとも１つの垂直フィンの第１の部分は、第１の垂直輸送電界効果トランジスタ用の第１の垂直輸送チャネルを提供する第１の結晶配向を有する第１の半導体層を含み、少なくとも１つの垂直フィンの第２の部分は、絶縁体を含み、少なくとも１つの垂直フィンの第３の部分は、第２の垂直輸送電界効果トランジスタ用の第２の垂直輸送チャネルを提供する第２の結晶配向を有する第２の半導体層を含む。
【0006】
別の実施形態では、半導体構造体を形成する方法は、基板の上面の上に、少なくとも１つの垂直フィンを形成することと、基板の上面の上に、少なくとも１つの垂直フィンの第１の部分を囲む第１の垂直輸送電界効果トランジスタを形成することと、第１の垂直輸送電界効果トランジスタの上に、少なくとも１つの垂直フィンの第２の部分を囲む絶縁層を形成することと、絶縁層の上面の上に、少なくとも１つの垂直フィンの第３の部分を囲む第２の垂直輸送電界効果トランジスタを形成することとを含む。少なくとも１つの垂直フィンの第１の部分は、第１の垂直輸送電界効果トランジスタ用の第１の垂直輸送チャネルを提供する第１の結晶配向を有する第１の半導体層を含み、少なくとも１つの垂直フィンの第２の部分は、絶縁体を含み、少なくとも１つの垂直フィンの第３の部分は、第２の垂直輸送電界効果トランジスタ用の第２の垂直輸送チャネルを提供する第２の結晶配向を有する第２の半導体層を含む。
【図面の簡単な説明】
【0007】
【図1】本発明の一実施形態による、半導体基板上の絶縁体上の半導体の断面図である。
【図12】本発明の一実施形態による、上段垂直輸送電界効果トランジスタの下部接合部への第１のコンタクト、下段垂直輸送電界効果トランジスタの上部接合部への第２のコンタクト、および上段垂直輸送電界効果トランジスタの上部接合部への第３のコンタクトを形成した後の、図７の構造の断面図である。
【発明を実施するための形態】
【0008】
本明細書では、本発明の例示的な実施形態について、２重輸送配向を有する積層垂直輸送電界効果トランジスタを形成するための例示的な方法、ならびにそのような方法を使用して形成された例示的な装置、システム、およびデバイスの文脈で説明することができる。しかしながら、本発明の実施形態は、例示的な方法、装置、システム、およびデバイスに限定されるものではなく、他の適切な方法、装置、システム、およびデバイスにより広く適用可能であることを理解されたい。
【0009】
電界効果トランジスタ（ＦＥＴ）は、ソース、ゲート、およびドレインを有し、ソースとドレインとの間に延びるチャネルに沿ったキャリア（電子または正孔）の流れに応じた作用を有するトランジスタである。ソースとドレインとの間のチャネルを流れる電流は、ゲート下の横電界によって制御され得る。
【0010】
ＦＥＴは、スイッチング、増幅、フィルタリング、および他のタスクに広く使用されている。ＦＥＴには、金属酸化物半導体（ＭＯＳ：metal-oxide-semiconductor）ＦＥＴ（ＭＯＳＦＥＴ）が含まれる。ｎ型トランジスタ（ｎＦＥＴ）とｐ型トランジスタ（ｐＦＥＴ）の両方を使用して論理回路および他の回路を製作する、相補型ＭＯＳ（ＣＭＯＳ：Complementary MOS）デバイスが広く使用されている。ＦＥＴのソース領域およびドレイン領域は、典型的には、ゲートがチャネル上方に形成される状態で、チャネルの両側にある半導体本体の目標領域にドーパントを添加することによって形成される。ゲートは、チャネル上のゲート誘電体とゲート誘電体上のゲート導体とを含む。ゲート誘電体は絶縁材料であり、ゲート導体に電圧が印加されたときに大量の漏洩電流がチャネルに流入することを防止するとともに、印加されたゲート電圧がチャネル内に横電界を生成できるようにする。
【0011】
集積回路デバイスにおける高密度および高性能に対する需要が高まると、ゲート長の短縮およびデバイスの他のサイズ縮小またはスケーリングを含む新しい構造的特性および設計的特性の開発が必要になる。しかしながら、継続されているスケーリングは、従来の製作技術の限界に達しつつある。
【0012】
ＦＥＴを垂直方向に積層すると、ＣＭＯＳエリア・スケーリングのためのさらなる次元が得られる。しかしながら、平面型ＦＥＴを積層することは困難である。７ナノメートル（ｎｍ）以上にスケーリングするための実行可能なＣＭＯＳアーキテクチャとして、垂直輸送ＦＥＴ（ＶＴＦＥＴ：Vertical transport FET）が追究されている。ＶＴＦＥＴにより、他のデバイス・アーキテクチャと比較してデバイスをさらにスケーリングする機会が得られる。ＶＴＦＥＴには、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）などの他の従来の構造に勝る様々な潜在的な利点がある。このような利点には、密度、性能、消費電力、および集積の改善が含まれ得る。ＶＴＦＥＴにより、ＦＥＴを積層する際にさらなる利点を得ることができる。
【0013】
例示的な実施形態は、好ましいチャネル配向を有する積層ＶＴＦＥＴを形成するための技術を提供する。いくつかの実施形態では、シリコン・オン・インシュレータ（ＳＯＩ：silicon-on-insulator）ウエハを使用して、基板およびＳＯＩ層が異なる結晶配向を有する積層ＶＴＦＥＴを形成する。したがって、ＳＯＩ層と、埋め込み酸化物（ＢＯＸ：buried oxide）絶縁体の下の基板とで、異なるタイプの積層ＶＴＦＥＴ（たとえば、ｎＦＥＴまたはｐＦＥＴ）が作製されてもよい。ＳＯＩの結晶配向およびＢＯＸ絶縁体の下の基板の結晶配向は、ｎＦＥＴデバイスおよびｐＦＥＴデバイスの輸送面および配向が最適化されるように選択されてもよい。本明細書に記載の技術を使用して、第１のタイプのＦＥＴ（たとえば、ｎＦＥＴおよびｐＦＥＴのうちの一方）が第２のタイプのＦＥＴ（たとえば、ｎＦＥＴおよびｐＦＥＴのうちの他方）の真上に位置し、積層ＶＴＦＥＴ間に絶縁用の誘電体層を備えた積層ＶＴＦＥＴ構造が形成されてもよい。ｎＦＥＴチャネルおよびｐＦＥＴチャネルは、異なる面および配向を有してもよい。
【0014】
いくつかの実施形態では、上段ＶＴＦＥＴが下段ＶＴＦＥＴの結晶配向とは異なる結晶配向の単結晶半導体から作製された、積層ＶＴＦＥＴが形成される。このような積層ＶＴＦＥＴは、バルク基板が第１の結晶配向（たとえば（１１０））であり、ＳＯＩ層が第１の結晶配向とは異なる第２の結晶配向（たとえば（１００））であるＳＯＩウエハから始まるように形成されてもよい。ＳＯＩウエハは、ＳＯＩと、ＢＯＸと、その下にある一定の厚さのバルク・シリコンとを含む１つまたは複数のフィンを形成するようにエッチングされる。下段ＶＴＦＥＴ（たとえば、ｎＦＥＴ）のソース／ドレイン・コンタクト用に下部接合部が形成および活性化され、続いて下段ＶＴＦＥＴ用の下部スペーサ、ゲート・スタック、および上部スペーサが形成される。次いで、ケイ酸塩ガラス層（たとえば、リンケイ酸塩ガラス（ＰＳＧ：phosphosilicate glass））が堆積され、続いて絶縁層（たとえば、窒化シリコン（ＳｉＮ））が形成される。次に、下部ケイ酸塩ガラス層（たとえば、ホウケイ酸塩ガラス（ＢＳＧ：borosilicate glass））を堆積することによって、上段ＶＴＦＥＴ（たとえば、ｐＦＥＴ）が形成され、続いて上段ＶＴＦＥＴ用の下部スペーサ、ゲート・スタック、および上部スペーサが形成される。上段ＶＴＦＥＴ用の上部スペーサの上に、上部ケイ酸塩ガラス層が形成される。スタック内の上段ＶＴＦＥＴならびに下段ＶＴＦＥＴの下部接合部および上部接合部またはソース／ドレイン領域をドープするために、ドーパント・ドライブイン・アニールが形成される。次いで、層間誘電体（ＩＬＤ：interlayer dielectric）が堆積される。
【0015】
次いで、ＩＬＤ層およびその下の層は、上段ＶＴＦＥＴおよび下段ＶＴＦＥＴ用のコンタクトを形成するようにパターニングおよびエッチングされる。いくつかの実施形態では、ＩＬＤ層がパターニングされ、上段ＶＴＦＥＴの下部ケイ酸塩ガラス層への開口部が形成される。上段ＶＴＦＥＴのゲート・スタックを保護するために、側壁スペーサが形成される。次いで、上段ＶＴＦＥＴの下部ケイ酸塩ガラス層が除去され、上段ＶＴＦＥＴの下部接合部またはソース／ドレインを包み込むコンタクト材料が補充される。ＩＬＤはまた、下段ＶＴＦＥＴのケイ酸塩ガラス層（たとえば、下段ＶＴＦＥＴの上部接合部またはソース／ドレイン領域を囲むケイ酸塩ガラス層）までパターニングおよびエッチングされてもよい。次いで、下段ＶＴＦＥＴのケイ酸塩ガラス層が除去され、下段ＶＴＦＥＴの上部接合部またはソース／ドレインを包み込むコンタクト材料が補充されてもよい。いくつかの実施形態では、ＩＬＤは、上段ＶＴＦＥＴの下部接合部またはソース／ドレインと下段ＶＴＦＥＴの上部接合部またはソース／ドレインとの間に共通コンタクトを形成するように下方にパターニングおよびエッチングされてもよい。ＩＬＤはさらに、上段ＶＴＦＥＴの上部接合部またはソース／ドレインへの開口部を形成し、下段ＶＴＦＥＴの下部接合部またはソース／ドレインならびに上段ＶＴＦＥＴおよび下段ＶＴＦＥＴのゲート・スタックへの残りのコンタクトを完了するように、パターニングされてもよい。その結果、異なるチャネル配向または輸送配向を有する積層ＶＴＦＥＴデバイスが形成される。
【0016】
【0017】
図１は、バルク基板１０２、バルク基板１０２上に形成された絶縁体層１０４、および絶縁体層１０４上に形成された半導体層１０６の断面図１００である。半導体層１０６および絶縁体１０４は、薄いＢＯＸ ＳＯＩを形成してもよい。
【0018】
バルク基板１０２および半導体層１０６は、シリコン（Ｓｉ）、シリコン・ゲルマニウム（ＳｉＧｅ）、シリコン・ゲルマニウム炭化物（ＳｉＧｅＣ）、炭化ケイ素（ＳｉＣ）、およびそれらの多層を含むがこれらに限定されない様々なシリコン含有材料を含む、任意の適切な半導体構造体から形成されてもよい。シリコンはウエハ製作において主に使用される半導体材料であるが、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、ＳｉＧｅ、テルル化カドミウム（ＣｄＴｅ）、セレン化亜鉛（ＺｎＳｅ）などであるがこれらに限定されない代替の半導体材料が追加の層として使用されてもよい。
【0019】
図１の構造の水平方向の（Ｘ－Ｘ’方向の）厚さまたは幅は、以下でさらに詳細に説明するように、形成すべきフィンの数などに基づいて変化することがある。図１の構造の垂直方向の（Ｙ－Ｙ’方向の）厚さまたは高さは、１００ｎｍから５００ｎｍの範囲内とすることができるが、特定の用途に応じて、この範囲より上または下の他の高さが使用されてもよい。
【0020】
バルク基板１０２および半導体層１０６は、異なるタイプのＶＴＦＥＴデバイス（たとえば、ｎＦＥＴおよびｐＦＥＴ）の形成に適した、異なる結晶配向を有する。以下の説明では、図１の構造は、下段ＶＴＦＥＴがｎＦＥＴデバイスであり、上段ＶＴＦＥＴがｐＦＥＴデバイスである、積層ＶＴＦＥＴ構造を形成するために使用されるものと仮定する。さらに、基板１０２と半導体層１０６はどちらもシリコンから形成されるものとするが、上記のように、これは要件ではない。基板１０２は、ｎＦＥＴデバイスの形成に適した第１の結晶配向（１１０）を有し、半導体層１０６は、ｐＦＥＴデバイスの形成に適した第２の結晶配向（１００）を有する。しかしながら、下段ＶＴＦＥＴがｐＦＥＴデバイスであり、上段ＶＴＦＥＴがｎＦＥＴデバイスである積層ＶＴＦＥＴ構造を形成するために、結晶配向を逆にしてもよい（たとえば、基板１０２が結晶配向（１００）を有し、半導体層１０６が（結晶配向１１０）を有する）ことを理解されたい。
【0021】
図示を明確にするために、図１～図１６は、垂直に（たとえば、Ｙ－Ｙ’方向に）積層された２つのＶＴＦＥＴのみを備えた積層ＶＴＦＥＴ構造を形成することに関して図示および説明されている。しかしながら、他の実施形態では、積層ＶＴＦＥＴ構造は、垂直に積層された３つ以上のＶＴＦＥＴを含むことがある。さらに、図１～図１６は、（たとえば、上段ＶＴＦＥＴがｐＦＥＴデバイスであり、下段ＶＴＦＥＴがｎＦＥＴデバイスである場合に）一方のタイプのＶＴＦＥＴを他方のタイプのＶＴＦＥＴの上に積層することに関して説明されているが、実施形態はそのように限定されない。たとえば、上段ＶＴＦＥＴと下段ＶＴＦＥＴがどちらも、ｎＦＥＴデバイスまたはｐＦＥＴデバイスであってもよい。さらに、積層ＶＴＦＥＴは、特定の用途に応じて、任意の数のｐＦＥＴデバイス上に形成された任意の数のｎＦＥＴデバイスを含んでもよい。
【0022】
図２は、半導体層１０６、絶縁体層１０４、および基板１０２の少なくとも一部分から垂直フィンを形成した後の、図１の構造の断面図２００である。垂直フィンは、側壁イメージ転写（ＳＩＴ：sidewall image transfer）、またはリソグラフィおよび反応性イオン・エッチング（ＲＩＥ：reactive-ion etching）を含むエッチングなどの他の適切な技術を使用して形成されてもよい。図示のように、半導体層１０６の上面の上にハード・マスク層（ＨＭ）１０８がパターニングされる。
【0023】
ＨＭ１０８は、ＳｉＮなどの窒化物から形成され得るが、他の適切な材料が使用されてもよい。いくつかの実施形態では、ＨＭ１０８は、窒化物および酸化物（たとえば、ＳｉＮおよび二酸化シリコン（ＳｉＯ２））を含む２層の多層、１つまたは複数の窒化物層および１つまたは複数の酸化物層（たとえば、ＳｉＮ／ＳｉＯ２／ＳｉＮ、ＳｉＯ２／ＳｉＮ／ＳｉＯ２）を含む３層の多層などの多層として形成されてもよい。ＨＭ１０８は、１０ｎｍから１００ｎｍの範囲内の（Ｙ－Ｙ’方向の）高さまたは垂直方向厚さを有してもよいが、特定の用途に応じて、この範囲より上または下の他の高さが使用されてもよい。
【0024】
垂直フィンは、６ｎｍから１０ｎｍの範囲内の（Ｘ－Ｘ’方向の）幅または水平方向厚さを有してもよいが、特定の用途に応じて、この範囲より上または下の他の幅が使用されてもよい。垂直フィンは、６０ｎｍから４００ｎｍの範囲の（Ｙ－Ｙ’方向の）高さまたは垂直方向厚さを有してもよいが、特定の用途に応じて、この範囲より上または下の他の高さが使用されてもよい。
【0025】
【0026】
図２には図示していないが、垂直フィンの側壁に界面層が形成されてもよい。界面層は、ＳｉＯ２、または酸窒化シリコン（ＳｉＯｘＮｙ）などの別の適切な材料から形成されてもよい。界面層は、０．５ｎｍから１．５ｎｍの範囲の（Ｘ－Ｘ’方向の）幅または水平方向厚さを有してもよいが、特定の用途に応じて、この範囲より上または下の他の幅が使用されてもよい。
【0027】
図２の構造は、下部接合部または下部ソース／ドレイン領域１１０の形成も示している。下部ソース／ドレイン領域１１０は、たとえば、イオン注入、気相ドーピング、プラズマ・ドーピング、プラズマ浸漬イオン注入、クラスタ・ドーピング、インフュージョン・ドーピング、液相ドーピング、固相ドーピングなどを使用して、適切なドーパントの注入によって形成されてもよい。ｎ型ドーパントは、リン（Ｐ）、ヒ素（Ａｓ）、およびアンチモン（Ｓｂ）の群から選択されてもよく、ｐ型ドーパントは、ホウ素（Ｂ）、フッ化ホウ素（ＢＦ２）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、およびタリウム（Ｔｌ）の群から選択されてもよい。また、下部ソース／ドレイン領域１１０は、エピタキシャル成長プロセスによって形成されてもよい。いくつかの実施形態では、エピタキシ・プロセスは、その場（in-situ）ドーピングを含む（ドーパントが、エピタキシ中にエピタキシ材料に組み込まれる）。エピタキシャル材料は、気体前駆体または液体前駆体から成長させてもよい。エピタキシャル材料は、気相エピタキシ（ＶＰＥ：vapor-phase epitaxy）、分子線エピタキシ（ＭＢＥ：molecular-beam epitaxy）、液相エピタキシ（ＬＰＥ：liquid-phase epitaxy）、高速熱化学蒸着（ＲＴＣＶＤ：rapid thermal chemical vapor deposition）、有機金属化学蒸着（ＭＯＣＶＤ：metal organic chemical vapor deposition）、超高真空化学蒸着（ＵＨＶＣＶＤ：ultra-high vacuum chemical vapor deposition）、低圧化学蒸着（ＬＰＣＶＤ：low-pressure chemical vapor deposition）、制限反応処理ＣＶＤ（ＬＲＰＣＶＤ：limited reaction processing CVD）、または他の適切なプロセスを使用して成長させてもよい。トランジスタの型に応じて、ｎ型ドーパント（たとえば、リンもしくはヒ素）またはｐ型ドーパント（たとえば、ホウ素もしくはガリウム）などのドーパントを添加することによって、エピタキシャル・シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、または炭素ドープ・シリコン（Ｓｉ：Ｃ）シリコン、あるいはその組合せを、堆積中にドープ（その場ドープ）することができる。ドーパント濃度は、１×１０１９ｃｍ－３から３×１０２１ｃｍ－３までの範囲、または好ましくは２×１０２０ｃｍ－３から３×１０２１ｃｍ－３の間の範囲とすることができる。
【0028】
いくつかの実施形態では、下部接合部は、イオン注入（たとえば、ｐＦＥＴおよびｎＦＥＴに対してそれぞれ、エネルギー５ｋｅＶおよびドーズ量２ｅ１５で、ＢＦ２
＋またはＰ＋の注入）を介して形成されるものと仮定する。注入に続いて、活性化アニーリング（たとえば、１０００°Ｃでのスパイク高速熱アニール（ＲＴＡ：rapid thermal anneal））が実行されてもよい。
【0029】
下部ソース／ドレイン領域１１０は、２０ｎｍから５０ｎｍの範囲内の（Ｙ－Ｙ’方向の）高さまたは垂直方向厚さを有してもよいが、特定の用途に応じて、この範囲より上または下の他の高さが使用されてもよい。
【0030】
【0031】
下部スペーサ１１２および上部スペーサ１１６はそれぞれ、非共形堆積およびエッチバック処理など（たとえば、物理蒸着（ＰＶＤ：physical vapor deposition）、高密度プラズマ（ＨＤＰ：high density plasma）堆積など）の様々な処理を使用して形成されてもよい。下部スペーサ１１２および上部スペーサ１１６は、ＳｉＯ２、ＳｉＮ、炭化ケイ素酸化物（ＳｉＣＯ：silicon carbide oxide）、炭化ホウ素ケイ素窒化物（ＳｉＢＣＮ：silicon boron carbide nitride）などから形成され得るが、他の適切な材料が使用されてもよい。下部スペーサ１１２および上部スペーサ１１６はそれぞれ、４ｎｍから１０ｎｍの範囲内の（Ｙ－Ｙ’方向の）高さまたは垂直方向厚さを有してもよいが、特定の用途に応じて、この範囲より上または下の他の高さが使用されてもよい。
【0032】
ゲート・スタック１１４は、垂直フィンの隣接する側壁に配置されたゲート誘電体と、ゲート誘電体上に形成されたゲート導体とを含む。ゲート誘電体は、高ｋ誘電材料から形成されてもよい。高ｋ材料の例には、酸化ハフニウム（ＨｆＯ２）、酸化ハフニウム・シリコン（Ｈｆ－Ｓｉ－Ｏ）、酸窒化ハフニウム・シリコン（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、酸化ランタン・アルミニウム（ＬａＡｌＯ３）、酸化ジルコニウム（ＺｒＯ２）、酸化ジルコニウム・シリコン、酸窒化ジルコニウム・シリコン、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化チタン・バリウム・ストロンチウム、酸化チタン・バリウム、酸化チタン・ストロンチウム、酸化イットリウム（Ｙ２Ｏ３）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化スカンジウム・タンタル鉛、およびニオブ酸鉛亜鉛などの金属酸化物が含まれるが、これらに限定されない。高ｋ材料には、ランタン（Ｌａ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）などのドーパントがさらに含まれ得る。ゲート誘電体は、１ｎｍから３ｎｍの範囲内の均一な厚さを有してもよいが、特定の用途に応じて、この範囲より上または下の他の厚さが使用されてもよい。
【0033】
ゲート導体は、金属ゲートまたは仕事関数金属（ＷＦＭ：work function metal）を含み得る。いくつかの実施形態では、ゲート導体は、原子層堆積（ＡＬＤ：atomic layer deposition）または別の適切なプロセスを使用して形成される。ｎＦＥＴデバイスの場合、ゲート導体用のＷＦＭは、チタン（Ｔｉ）、アルミニウム（Ａｌ）、チタン・アルミニウム（ＴｉＡｌ）、炭化チタン・アルミニウム（ＴｉＡｌＣ）、Ｔｉ合金とＡｌ合金の組合せ、（たとえば、ＴｉＮまたは別の適切な材料の）バリア層に続いて前述のＷＦＭ材料のうちの１つまたは複数を含むスタックなどとすることができる。ｐＦＥＴデバイスの場合、ゲート導体用のＷＦＭは、ＴｉＮ、ＴａＮ、または別の適切な材料とすることができる。いくつかの実施形態では、ｐＦＥＴ ＷＦＭは、（たとえば、ＴｉＮ、ＴａＮなどの）より厚いバリア層が形成され、その後にＴｉ、Ａｌ、ＴｉＡｌ、ＴｉＡｌＣ、またはＴｉ合金とＡｌ合金の任意の組合せなどのＷＦＭが続く、金属スタックを含み得る。必要に応じて、ゲート導体に他の様々な材料が使用され得ることを理解されたい。
【0034】
ゲート・スタック１１４は、１０ｎｍから２０ｎｍの範囲内の（Ｙ－Ｙ’方向の）高さまたは垂直方向厚さを有してもよいが、特定の用途に応じて、この範囲より上または下の他の厚さが使用されてもよい。
【0035】
図４は、ケイ酸塩ガラス層１１８および絶縁スペーサ１２０を形成した後の、図３の構造の断面図４００である。ドーパント・ドライブイン中に垂直フィン内にｎ型ドーパントが形成されて下段ＶＴＦＥＴの上部接合部または上部ソース／ドレイン領域を形成するように、上記のように下段または下部ＶＴＦＥＴがｎＦＥＴデバイスであると仮定し、したがってケイ酸塩ガラス層１１８は、リンケイ酸塩ガラス（ＰＳＧ）１１８とすることができる。下段ＶＴＦＥＴがｐＦＥＴデバイスである場合、ケイ酸塩ガラスのタイプが変更されてもよい（たとえば、ＰＳＧではなくホウケイ酸塩ガラス（ＢＳＧ）が使用されてもよい）ことを理解されたい。さらに、垂直フィンに他のドーパントをドライブインして下段ＶＴＦＥＴの上部接合部または上部ソース／ドレイン領域を形成できるように、ＢＳＧまたはＰＳＧあるいはその両方の代わりに、他のタイプのケイ酸塩ガラスが使用されてもよい。
【0036】
ＰＳＧ層１１８は、化学蒸着（ＣＶＤ）などの任意の適切な技術を使用して堆積されてもよい。ＰＳＧ層１１８は、１０ｎｍから３０ｎｍの範囲内の（Ｙ－Ｙ’方向の）高さまたは垂直方向厚さを有してもよいが、特定の用途に応じて、この範囲より上または下の他の厚さが使用されてもよい。
【0037】
ＰＳＧ層１１８の上に、絶縁層１２０が形成される。絶縁層１２０は、ガス・クラスタ・イオン・ビーム（ＧＣＩＢ）方向性堆積などの任意の適切な技術を使用して堆積されてもよい。絶縁層１２０は、垂直フィンを囲むように形成された上段ＶＴＦＥＴから、下段ＶＴＦＥＴを絶縁するように機能する。上記のように、いくつかの実施形態では、下段ＶＴＦＥＴがｎＦＥＴデバイスであり、上段ＶＴＦＥＴがｐＦＥＴデバイスであると仮定し、したがって絶縁層１２０は、ｎ－ｐ絶縁スペーサを提供する。絶縁層１２０は、窒化シリコン（ＳｉＮｘ）または別の適切な材料で形成されてもよい。絶縁層１２０は、２０ｎｍから５０ｎｍの範囲の（Ｙ－Ｙ’方向の）高さまたは垂直方向厚さを有してもよいが、特定の用途に応じて、この範囲より上または下の他の厚さが使用されてもよい。
【0038】
図５は、ケイ酸塩ガラス層１２２、下部スペーサ１２４、ゲート・スタック１２６、上部スペーサ１２８、およびケイ酸塩ガラス層１３０を形成した後の、図４の構造の断面図５００である。上記のように、いくつかの実施形態では、上段ＶＴＦＥＴがｐＦＥＴデバイスであると仮定し、したがって、ケイ酸塩ガラス層１２２および１３０は、ＢＳＧから形成されてもよく、本明細書では下部ＢＳＧ層１２２および上部ＢＳＧ層１３０とも呼ぶ。上段ＶＴＦＥＴがｎＦＥＴデバイスである場合、層１２２および層１３０は、ＰＳＧまたは上記のような別の適切な材料とすることができる。下部ＢＳＧ層１２２および上部ＢＳＧ層１３０はそれぞれ、ＰＳＧ層１１８と同様の（Ｙ－Ｙ’方向の）高さまたは垂直方向厚さを有してもよい。
【0039】
下部スペーサ１２４および上部スペーサ１２８は、下部スペーサ１１２および上部スペーサ１１６に関して上記で説明したものと同様の材料から、同様のサイズで、また同様の処理を使用して形成されてもよい。ゲート・スタック１２６は、ゲート・スタック１１４に関して上記で説明したものと同様の材料から、同様のサイズで、また同様の処理を使用して形成されてもよい。
【0040】
図６は、ケイ酸塩ガラス層１１８、１２２、および１３０からドーパント・ドライブインして、下段ＶＴＦＥＴ用の上部接合部または上部ソース／ドレイン領域１３２、上段ＶＴＦＥＴ用の下部接合部または下部ソース／ドレイン領域１３４、および上段ＶＴＦＥＴ用の上部接合部または上部ソース／ドレイン領域１３６をそれぞれ形成した後の、図５の構造の断面図６００である。ドーパント・ドライブイン・プロセスは、９００℃から１２００℃の範囲内の温度での高速熱アニール（ＲＴＡ）を含んでもよい。図６に示すように、ドライブイン・アニール中、ドープ領域１１０内のドーパントが上方に拡散する可能性があるので、ドーパント・ドライブインによって、フィンの下部にあるドープ領域１１０が「より高く」なる可能性もある。
【0041】
層１１８、層１２２、および層１３０で使用されるケイ酸塩ガラスのタイプは、適切なタイプの接合部を形成するように選択される。下段ＶＴＦＥＴがｎＦＥＴデバイスであると仮定しているので、ケイ酸塩ガラス層１１８はＰＳＧであり、図に示すように、垂直フィンにｎ型ドーパントＰ＋をドライブインして、下段ＶＴＦＥＴ用の上部ソース／ドレイン領域１３２を形成する。上段ＶＴＦＥＴがｐＦＥＴデバイスであると仮定しているので、ケイ酸塩ガラス層１２２および１３０はＢＳＧであり、図に示すように、垂直フィンにｐ型ドーパントＢ＋をドライブインして、下部ソース／ドレイン領域１３４および上部ソース／ドレイン領域１３６をそれぞれ形成する。
【0042】
図７は、上部ＢＳＧ層１３０を除去し、ＩＬＤ１３８を形成した後の、図６の構造の断面図７００である。ＩＬＤ１３８は、ＳｉＯ２、ＳｉＯＣ、ＳｉＯＮなどの任意の適切な絶縁材料から形成されてもよい。ＩＬＤ１３８は、４０ｎｍから２００ｎｍの範囲内の（Ｙ－Ｙ’方向の）高さまたは垂直方向厚さを有してもよいが、ＩＬＤ１３８がＨＭ１０８を完全に封入する限り、この範囲より上または下の他の厚さを使用してもよい。
【0043】
【0044】
図８は、（たとえば、ＲＩＥを使用して）下部ＢＳＧ層１２２までエッチングした後の、図７の構造の断面図８００である。このエッチングは、ＩＬＤ１３８の上面を適切にマスキングおよび露出することによって実現されてもよい。エッチング後、側壁スペーサ１４０が形成される。側壁スペーサ１４０は、ゲート・スタック１２６を保護する。側壁スペーサ１４０は、ＡＬＤを使用しそれに続く方向性エッチングによって、ＳｉＮ、ＳｉＢＣＮ、シリコン酸炭窒化物（ＳｉＯＣＮ）、または別の適切な材料から形成されてもよい。側壁スペーサ１４０は、４ｎｍから１０ｎｍの範囲の（Ｘ－Ｘ’方向の）幅または水平方向厚さを有してもよい。
【0045】
図９は、下部ＢＳＧ層１２２を除去し、上段ＶＴＦＥＴ用の下部ソース／ドレイン・コンタクト１４２を形成するようにコンタクト材料を堆積または形成した後の、図８の構造の断面図９００である。図示のように、下部ソース／ドレイン・コンタクト１４２は、垂直フィンの、下部接合部または下部ソース／ドレイン領域１３４を提供する部分を包み込む。コンタクト材料は、ＰＶＤ、ＣＶＤ、ＡＬＤなどの任意の適切な堆積プロセスを使用して形成されてもよい。コンタクト材料には、タングステン（Ｗ）、Ｔｉ、ＴｉＮ、Ｔｉ／ＴｉＮ、Ｔｉ／ＴｉＮにコバルト（Ｃｏ）を加えたものなどが含まれ得る。
【0046】
図１０および図１１は、図８および図９の処理と同様であるが、下段ＶＴＦＥＴ用の上部接合部または上部ソース／ドレイン領域１３２へのコンタクトを形成するための処理を示す。図１０は、（たとえば、ＲＩＥを使用して）ＰＳＧ層１１８までエッチングした後の、図７の構造の断面図１０００である。エッチング後、ゲート・スタック１２６を保護するために、側壁スペーサ１４４が形成される。側壁スペーサ１４４は、側壁スペーサ１４０に関して上記で説明したものと同様の材料から、同様のサイズで、また同様の処理を使用して形成されてもよい。
【0047】
図１１は、ＰＳＧ層１１８を除去し、下段ＶＴＦＥＴ用の上部ソース／ドレイン・コンタクト１４６を形成するようにコンタクト材料を堆積または形成した後の、図１０の構造の断面図１１００である。上部ソース／ドレイン・コンタクト１４６は、コンタクト１４２に関して上記で説明したものと同様の材料から、同様のサイズで、また同様の処理を使用して形成されてもよい。
【0048】
図１２は、上段ＶＴＦＥＴ用の上部ソース／ドレイン・コンタクトおよび下部ソース／ドレイン・コンタクトの形成、ならびに下段ＶＴＦＥＴ用の上部ソース／ドレイン・コンタクトの形成を示す。図１２は、図８～図１１に関して上記で図示および説明したように、側壁スペーサ１４０、上段ＶＴＦＥＴ用の下部ソース／ドレイン・コンタクト１４２、側壁スペーサ１４４、および下段ＶＴＦＥＴ用の上部ソース／ドレイン・コンタクト１４６を形成した後の、図７の構造の断面図１２００である。図１２はさらに、上段ＶＴＦＥＴ用の上部ソース／ドレイン・コンタクト１４８の形成を示す。上段ＶＴＦＥＴ用の上部ソース／ドレイン・コンタクト１４８は、ＩＬＤ１３８をパターニングおよびエッチングし、ＨＭ１０８を除去し、コンタクト材料を堆積することによって形成されてもよい。上部ソース／ドレイン・コンタクト１４８は、コンタクト１４２に関して上記で説明したものと同様の材料から形成されてもよい。
【0049】
図１２に示すコンタクトの構成は単に例として提示されていることを理解されたい。たとえば、図１２は、上段ＶＴＦＥＴの下部ソース／ドレイン領域１３４および下段ＶＴＦＥＴの上部ソース／ドレイン領域１３２に対して別個のコンタクト１４２およびコンタクト１４６が形成された構成を示しているが、これは要件ではない。いくつかの実施形態では、図１３に示すように、上段ＶＴＦＥＴの下部ソース／ドレイン領域１３４および下段ＶＴＦＥＴの上部ソース／ドレイン領域１３２への共通コンタクトが形成される。
【0050】
図１３は、ＰＳＧ層１１８までエッチングし、側壁スペーサ１４０を形成した後の、図７の構造の断面図１３００である。また図１３では、ＰＳＧ層１１８および下部ＢＳＧ層１２２が除去され、上段ＶＴＦＥＴの下部ソース／ドレイン領域１３４と下段ＶＴＦＥＴの上部ソース／ドレイン領域１３２との間に共通コンタクト１４３を形成するようにコンタクト材料が堆積されていることも示している。
【0051】
図１４～図１６は、下段ＶＴＦＥＴの下部ソース／ドレイン領域１１０へのコンタクトの形成、ならびにゲート・スタック１１４および１２６への共通ゲート・コンタクトの形成を示す。上記の図１～図１３は、垂直フィンを「横断」した断面図であり、図１４～図１６は、フィンの「長さ」に沿った断面図である。
【0052】
図１４は、垂直フィンの縁部から離れて（たとえば、垂直フィンの端縁部から、図１～図１３のＸ－Ｘ’方向と直交するＺ－Ｚ’方向にいくらかの距離だけ離れて）、下段ＶＴＦＥＴの下部ソース／ドレイン領域１１０までエッチングした後の、図７の構造の断面図１４００である。ゲート・スタック１１４および１２６を保護するために、側壁スペーサ１５０が形成される。側壁スペーサ１５０は、側壁スペーサ１４０に関して上記で説明したものと同様の材料から、同様のサイズで、また同様の処理を使用して形成されてもよい。
【0053】
図１５は、下段ＶＴＦＥＴ用の下部ソース／ドレイン・コンタクト１５２を形成するようにコンタクト材料を堆積または形成した後の、図１４の構造の断面図１５００である。下部ソース／ドレイン・コンタクト１５２は、上記のコンタクト１４２と同様の材料から形成されてもよい。
【0054】
図１６は、共通ゲート・コンタクト１５４を形成した後の、図１５の構造の断面図１６００である。共通ゲート・コンタクト１５４は、開口部をパターニングし、ゲート・スタック１１４までエッチングし、続いてコンタクト材料を堆積することによって形成される。共通ゲート・コンタクト１５４は、コンタクト１４２と同様の材料から形成されてもよい。また、側壁スペーサ１５６および１５８も示されており、これらは、共通ゲート・コンタクト１５４が、下段ＶＴＦＥＴ用の上部ソース／ドレイン・コンタクトおよび上段ＶＴＦＥＴ用の下部ソース／ドレイン・コンタクトを短絡させるのを防止する。代替として、ＰＳＧ層１１８およびＢＳＧ層１２２を、ゲート・コンタクト領域から除去して、代わりに誘電体とするような方法でパターニングし、それにより短絡が確実に発生しないようにしてもよい。側壁スペーサ１５６および１５８は、側壁スペーサ１４０に関して上記で説明したものと同様の材料から、同様のサイズで、また同様の処理を使用して形成されてもよい。共通ゲート・コンタクト１５４は、下段ＶＴＦＥＴの下部ソース／ドレイン・コンタクト１５２と同様に、（下段ＶＴＦＥＴ用の下部ソース／ドレイン・コンタクト１５２が形成される端部と反対側に）垂直フィンの端部から（Ｚ－Ｚ’方向に）いくらかの距離だけ離れて形成される。
【0055】
いくつかの実施形態では、半導体構造体は、基板と、基板の上面の上に配置された少なくとも１つの垂直フィンと、基板の上面の上に配置され、少なくとも１つの垂直フィンの第１の部分を囲む第１のＶＴＦＥＴと、第１のＶＴＦＥＴの上に配置され、少なくとも１つの垂直フィンの第２の部分を囲む絶縁層と、絶縁層の上面の上に配置され、少なくとも１つの垂直フィンの第３の部分を囲む第２のＶＴＦＥＴとを備える。少なくとも１つの垂直フィンの第１の部分は、第１のＶＴＦＥＴ用の第１の垂直輸送チャネルを提供する第１の結晶配向を有する第１の半導体層を含み、少なくとも１つの垂直フィンの第２の部分は、絶縁体を含み、少なくとも１つの垂直フィンの第３の部分は、第２のＶＴＦＥＴ用の第２の垂直輸送チャネルを提供する第２の結晶配向を有する第２の半導体層を含む。
【0056】
第１の結晶配向は、ｎＦＥＴおよびｐＦＥＴのうちの一方のための第１の垂直輸送配向を提供してもよく、第２の結晶配向は、ｎＦＥＴおよびｐＦＥＴのうちの他方のための垂直輸送配向を提供してもよい。
【0057】
第１の半導体層は、（１１０）結晶配向および（１００）結晶配向のうちの一方を有するシリコンを含んでもよく、第２の半導体層は、（１１０）結晶配向および（１００）結晶配向のうちの他方を有するシリコンを含んでもよい。
【0058】
半導体構造体は、第１のＶＴＦＥＴ用の第１の下部ソース／ドレイン領域であって、基板の上面に近接するドープ領域、および基板の上面に近接する第１の半導体層の第１の部分のドープ領域を含む、第１の下部ソース／ドレイン領域と、基板の上面の上に配置され、第１の半導体層の第１の部分を囲む第１の下部スペーサと、第１の下部スペーサの上面の上に配置され、第１の半導体層の第２の部分を囲む第１のゲート・スタックと、第１のゲート・スタックの上面の上に配置され、第１の半導体層の第３の部分を囲む第１の上部スペーサと、第１の上部スペーサの上面の上に配置され、第１の半導体層の第４の部分を囲む、第１のＶＴＦＥＴ用の第１の上部ソース／ドレイン・コンタクトとをさらに備えてもよい。第１の半導体層の第３の部分および第１の半導体層の第４の部分は、第１のＶＴＦＥＴ用の第１の上部ソース／ドレイン領域を提供するためにドープされる。
【0059】
半導体構造体は、絶縁層の上面の上に配置され、第２の半導体層の第１の部分を囲む、第２のＶＴＦＥＴ用の第２の下部ソース／ドレイン・コンタクトと、第２の下部ソース／ドレイン・コンタクトの上面の上に配置され、第２の半導体層の第２の部分を囲む、第２の下部スペーサと、第２の下部スペーサの上面の上に配置され、第２の半導体層の第３の部分を囲む、第２のゲート・スタックと、第２のゲート・スタックの上面の上に配置され、第２の半導体層の第４の部分を囲む、第２の上部スペーサとをさらに備えてもよい。第２の半導体層の第１の部分および第２の半導体層の第２の部分は、第２のＶＴＦＥＴ用の第２の下部ソース／ドレイン領域を提供するためにドープされる。第２の半導体層の第４の部分および第２の半導体層の第４の部分の上に配置された第２の半導体層の第５の部分は、第２のＶＴＦＥＴ用の第２の上部ソース／ドレイン領域を提供するためにドープされる。
【0060】
半導体構造体は、第２の半導体層の第５の部分を囲み、第２の半導体層の上面の上に配置された、第２のＶＴＦＥＴ用の第２の上部ソース／ドレイン・コンタクトと、第２の上部スペーサの上に配置され、第２の上部ソース／ドレイン・コンタクトを囲む層間誘電体とをさらに備えてもよい。
【0061】
半導体構造体は、層間誘電体、第２の上部スペーサ、第２のゲート・スタック、および第２の下部スペーサの第１の側壁に隣接して配置された第１の垂直面を有する第１の側壁スペーサをさらに備えてもよく、第２の下部ソース／ドレイン・コンタクトはさらに、第１の側壁スペーサの第２の垂直面に隣接して配置される。半導体構造体は、層間誘電体、第２の上部スペーサ、第２のゲート・スタック、第２の下部スペーサ、および絶縁層の第２の側壁に隣接して配置された第１の垂直面を有する第２の側壁スペーサをさらに備えてもよく、第１の上部ソース／ドレイン・コンタクトはさらに、第２の側壁スペーサの第２の垂直面に隣接して配置される。
【0062】
半導体構造体は、層間誘電体、第２の上部スペーサ、第２のゲート・スタック、および第２の下部スペーサの第１の側壁に隣接して配置された第１の垂直面を有する第１の側壁スペーサをさらに備えてもよく、第１の上部ソース／ドレイン・コンタクトおよび第２の下部ソース／ドレイン・コンタクトは、第１の側壁スペーサの第２の垂直面に隣接し、かつ絶縁層の第１の縁部に隣接して配置された共通コンタクトを含む。
【0063】
半導体構造体は、少なくとも１つの垂直フィンの第１の端部から離間し、層間誘電体、第２の上部スペーサ、第２のゲート・スタック、第２の下部スペーサ、絶縁層、第１の上部スペーサ、第１のゲート・スタック、および第１の下部スペーサの第１の端部に隣接して配置された、第１の垂直面を有する第１の側壁スペーサと、基板の上面の上に配置され、第１の側壁スペーサの第２の垂直面に隣接する、第１のＶＴＦＥＴ用の第１の下部ソース／ドレイン・コンタクトとをさらに備えてもよい。
【0064】
半導体構造体は、少なくとも１つの垂直フィンの第２の端部から離間し、層間誘電体、第２の上部スペーサ、第２のゲート・スタック、第２の下部スペーサ、および第１の上部スペーサの中に配置された、第１のゲート・スタックおよび第２のゲート・スタックへの共通ゲート・コンタクトをさらに備えてもよい。
【0065】
いくつかの実施形態では、集積回路は、基板と、基板の上面の上に配置された少なくとも１つの垂直フィンと、基板の上面の上に配置され、少なくとも１つの垂直フィンの第１の部分を囲む第１のＶＴＦＥＴと、第１のＶＴＦＥＴの上に配置され、少なくとも１つの垂直フィンの第２の部分を囲む絶縁層と、絶縁層の上面の上に配置され、少なくとも１つの垂直フィンの第３の部分を囲む第２のＶＴＦＥＴとを備える、積層ＶＴＦＥＴを備える。少なくとも１つの垂直フィンの第１の部分は、第１のＶＴＦＥＴ用の第１の垂直輸送チャネルを提供する第１の結晶配向を有する第１の半導体層を含み、少なくとも１つの垂直フィンの第２の部分は、絶縁体を含み、少なくとも１つの垂直フィンの第３の部分は、第２のＶＴＦＥＴ用の第２の垂直輸送チャネルを提供する第２の結晶配向を有する第２の半導体層を含む。
【0066】
第１の結晶配向は、ｎＦＥＴおよびｐＦＥＴのうちの一方のための第１の垂直輸送配向を提供してもよく、第２の結晶配向は、ｎＦＥＴおよびｐＦＥＴのうちの他方のための垂直輸送配向を提供してもよい。
【0067】
第１の半導体層は、（１１０）結晶配向および（１００）結晶配向のうちの一方を有するシリコンを含んでもよく、第２の半導体層は、（１１０）結晶配向および（１００）結晶配向のうちの他方を有するシリコンを含んでもよい。
【0068】
いくつかの実施形態では、半導体構造体を形成する方法は、基板の上面の上に、少なくとも１つの垂直フィンを形成することと、基板の上面の上に、少なくとも１つの垂直フィンの第１の部分を囲む第１のＶＴＦＥＴを形成することと、第１のＶＴＦＥＴの上に、少なくとも１つの垂直フィンの第２の部分を囲む絶縁層を形成することと、絶縁層の上面の上に、少なくとも１つの垂直フィンの第３の部分を囲む第２のＶＴＦＥＴを形成することとを含む。少なくとも１つの垂直フィンの第１の部分は、第１のＶＴＦＥＴ用の第１の垂直輸送チャネルを提供する第１の結晶配向を有する第１の半導体層を含み、少なくとも１つの垂直フィンの第２の部分は、絶縁体を含み、少なくとも１つの垂直フィンの第３の部分は、第２のＶＴＦＥＴ用の第２の垂直輸送チャネルを提供する第２の結晶配向を有する第２の半導体層を含む。
【0069】
第１の結晶配向は、ｎＦＥＴおよびｐＦＥＴのうちの一方のための第１の垂直輸送配向を提供してもよく、第２の結晶配向は、ｎＦＥＴおよびｐＦＥＴのうちの他方のための垂直輸送配向を提供してもよい。
【0070】
第１の半導体層は、（１１０）結晶配向および（１００）結晶配向のうちの一方を有するシリコンを含んでもよく、第２の半導体層は、（１１０）結晶配向および（１００）結晶配向のうちの他方を有するシリコンを含んでもよい。
【0071】
少なくとも１つの垂直フィンを形成することは、第１の半導体層と、絶縁体と、第２の半導体層とを含む層状スタックの上にハード・マスクをパターニングすることと、層状スタックの露出部分をエッチングして、少なくとも１つの垂直フィンを形成することとを含んでもよい。
【0072】
方法は、基板の上面に近接し、第１の半導体層の第１の部分の中にある、ドープ領域を形成することであって、ドープ領域が、第１のＶＴＦＥＴ用の第１の下部ソース／ドレイン領域を提供する、形成することと、基板の上面の上に、第１の半導体層の第１の部分を囲む第１の下部スペーサを形成することと、第１の下部スペーサの上面の上に、第１の半導体層の第２の部分を囲む第１のゲート・スタックを形成することと、第１のゲート・スタックの上面の上に、第１の半導体層の第３の部分を囲む第１の上部スペーサを形成することと、第１の上部スペーサの上面の上に、第１の半導体層の第４の部分を囲む第１のケイ酸塩ガラス層を形成することと、第１のケイ酸塩ガラス層の上に、少なくとも１つの垂直フィンの絶縁体を囲む絶縁層を形成することとをさらに含んでもよい。第１のケイ酸塩ガラス層は、ｎ型ドーパント材料およびｐ型ドーパント材料のうちの一方を含む。
【0073】
方法は、絶縁層の上面の上に、第２の半導体層の第１の部分を囲む第２のケイ酸塩ガラス層を形成することと、第２のケイ酸塩ガラス層の上面の上に、第２の半導体層の第２の部分を囲む第２の下部スペーサを形成することと、第２の下部スペーサの上面の上に、第２の半導体層の第３の部分を囲む第２のゲート・スタックを形成することと、第２のゲート・スタックの上面の上に、第２の半導体層の第４の部分を囲む第２の上部スペーサを形成することと、第２の上部スペーサの上面の上に、第２の半導体層の第５の部分を囲む第３のケイ酸塩ガラス層を形成することとをさらに含んでもよい。第２のケイ酸塩ガラス層および第３のケイ酸塩ガラス層は、ｎ型ドーパント材料およびｐ型ドーパント材料のうちの他方を含む。
【0074】
方法は、第１のケイ酸塩ガラス層、第２のケイ酸塩ガラス層、および第３のケイ酸塩ガラス層からドーパントをドライブするようにドーパント・ドライブインを実行して、第１の半導体層の第３の部分および第１の半導体層の第４の部分の中の、第１のＶＴＦＥＴ用の第１の上部ソース／ドレイン領域と、第２の半導体層の第１の部分および第２の半導体層の第２の部分の中の、第２のＶＴＦＥＴ用の第２の下部ソース／ドレイン領域と、第２の半導体層の第４の部分、第２の半導体層の第５の部分、および第２の半導体層の第５の部分の上にある第２の半導体層の第６の部分の中の、第２のＶＴＦＥＴ用の第２の上部ソース／ドレイン領域とを形成することをさらに含んでもよい。
【0075】
方法は、第３のケイ酸塩ガラス層を除去することと、第２の上部スペーサの上に層間誘電体を形成し、第２の半導体層の第５の部分、第２の半導体層の第６の部分、および第２の半導体層の第６の部分の上のハード・マスクを封入することとをさらに含んでもよい。
【0076】
方法は、少なくとも１つの垂直フィンの第１の側壁から離間した、層間誘電体、第２の上部スペーサ、第２のゲート・スタック、および第２の下部スペーサの第１の部分をエッチングすることと、層間誘電体、第２の上部スペーサ、第２のゲート・スタック、および第２の下部スペーサのエッチングされた第１の部分の縁部に隣接する第１の側壁スペーサを形成することと、第２のケイ酸塩ガラス層を除去することと、第２のＶＴＦＥＴ用の第２の下部ソース／ドレイン・コンタクトを形成するようにコンタクト材料を堆積することであって、第２の上部ソース／ドレイン・コンタクトが、第２のケイ酸塩ガラス層の除去によって露出された第２の半導体層の第１の部分を包み込む、堆積することと、少なくとも１つの垂直フィンの第２の側壁から離間した、層間誘電体、第２の上部スペーサ、第２のゲート・スタック、第２の下部スペーサ、第２の上部ソース／ドレイン・コンタクト、および絶縁層の第２の部分をエッチングすることと、層間誘電体、第２の上部スペーサ、第２のゲート・スタック、第２の下部スペーサ、第２の上部ソース／ドレイン・コンタクト、および絶縁層のエッチングされた第２の部分の縁部に隣接する第２の側壁スペーサを形成することと、第１のケイ酸塩ガラス層を除去することと、第１のＶＴＦＥＴ用の第１の上部ソース／ドレイン・コンタクトを形成するようにコンタクト材料を堆積することであって、第１の上部ソース／ドレイン・コンタクトが、第１のケイ酸塩ガラス層の除去によって露出された第１の半導体層の第４の部分を包み込む、堆積することとをさらに含んでもよい。
【0077】
方法は、少なくとも１つの垂直フィンの第１の側壁から離間した、層間誘電体、第２の上部スペーサ、第２のゲート・スタック、第２の下部スペーサ、第２のケイ酸塩ガラス層、および絶縁層の第１の部分をエッチングすることと、層間誘電体、第２の上部スペーサ、第２のゲート・スタック、および第２の下部スペーサのエッチングされた第１の部分の縁部に隣接する第１の側壁スペーサを形成することと、第２のケイ酸塩ガラス層および第１のケイ酸塩ガラス層を除去することと、第２のＶＴＦＥＴの第２の下部ソース／ドレイン領域および第１のＶＴＦＥＴの第１の上部ソース／ドレイン領域への共通コンタクトを形成するようにコンタクト材料を堆積することであって、共通コンタクトが、第２のケイ酸塩ガラス層および第１のケイ酸塩ガラス層の除去によって露出された、第２の半導体層の第１の部分および第１の半導体層の第４の部分を包み込む、堆積することとをさらに含んでもよい。
【0078】
方法は、層間誘電体、第２の上部スペーサ、第２のゲート・スタック、第２の下部スペーサ、第２のケイ酸塩ガラス層、絶縁層、第１のケイ酸塩ガラス層、第１の上部スペーサ、第１のゲート・スタック、および第１の下部スペーサの一部分をエッチングして、少なくとも１つの垂直フィンの第１の端部から離間した基板の上面の一部分を露出することと、層間誘電体、第２の上部スペーサ、第２のゲート・スタック、第２の下部スペーサ、第２のケイ酸塩ガラス層、絶縁層、第１のケイ酸塩ガラス層、第１の上部スペーサ、第１のゲート・スタック、および第１の下部スペーサのエッチングされた縁部に、第１の垂直面を有する側壁スペーサを形成することと、基板の露出された上面の上の側壁スペーサの第２の垂直面に隣接する第１のＶＴＦＥＴの第１の下部ソース／ドレイン領域への第１の下部ソース／ドレイン・コンタクトを形成するように、コンタクト材料を堆積することと、層間誘電体、第２の上部スペーサ、第２のゲート・スタック、第２の下部スペーサ、第２のケイ酸塩ガラス層、絶縁層、第１のケイ酸塩ガラス層、および第１の上部スペーサの一部分をエッチングして、少なくとも１つの垂直フィンの第２の端部から離間した露出部分を形成することと、露出部分にコンタクト材料を堆積して、第１のＶＴＦＥＴの第１のゲート・スタックおよび第２のＶＴＦＥＴの第２のゲート・スタックへの共通ゲート・コンタクトを形成することとをさらに含んでもよい。
【0079】
上記の説明で示した様々な材料、処理方法（たとえば、エッチングのタイプ、堆積のタイプなど）、および寸法は、単に例示のために提示されたものであることを理解されたい。必要に応じて、様々な他の適切な材料、処理方法、および寸法を使用してもよい。
【0080】
上記の技術による半導体デバイスおよび半導体デバイスを形成するための方法を、様々な適用、ハードウェア、または電子システム、あるいはその組合せで採用することができる。本発明の実施形態を実装するための適切なハードウェアおよびシステムには、センサおよび感知デバイス、パーソナル・コンピュータ、通信ネットワーク、電子商取引システム、携帯型通信デバイス（たとえば、携帯電話およびスマート・フォン）、ソリッドステート媒体記憶デバイス、機能回路などが含まれ得るが、これらに限定されない。半導体デバイスを組み込んだシステムおよびハードウェアが、本発明の企図される実施形態である。本明細書に提供される教示を考慮すれば、当業者は、本発明の実施形態の他の実装および適用を企図することが可能となろう。
【0081】
上記の様々な構造を集積回路において実装することができる。結果として得られる集積回路チップは、製作者によって、生ウエハの形で（すなわち、複数のパッケージされていないチップを有する単一のウエハとして）、ベア・ダイとして、またはパッケージされた形で流通させることができる。パッケージされた形の場合、チップは、シングル・チップ・パッケージ（マザーボードまたは他の高レベル・キャリアに付加されるリードを含むプラスチック・キャリアなど）、またはマルチチップ・パッケージ（片面もしくは両面相互接続または埋設相互接続を有するセラミック・キャリアなど）に装着される。いずれの場合も、チップはその後、（ａ）マザーボードなどの中間製品もしくは（ｂ）最終製品の一部として、他のチップ、ディスクリート回路素子、または他の信号処理デバイス、あるいはその組合せに集積される。最終製品は、玩具および他の低性能の適用から、ディスプレイ、キーボード、または他の入力デバイス、および中央処理装置を有する高機能のコンピュータ製品に至るまでの、集積回路チップを含む任意の製品とすることができる。
【0082】
本発明の様々な実施形態の説明を例示の目的で提示してきたが、網羅的であることも、開示された実施形態に限定されることも意図されていない。当業者には、説明した実施形態の範囲から逸脱することなく多くの変更形態および変形形態が明らかであろう。本明細書で使用される用語は、実施形態の原理、実際の適用例、もしくは市場で見られる技術を超える技術的な改良を最もよく説明するように、または本明細書で開示される実施形態を当業者が理解することが可能になるように選択されたものである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】