特許 7424411 楽音信号発生装置、電子機器、楽音信号発生方法、及びプログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-22

(45)【発行日】2024-01-30

(54)【発明の名称】楽音信号発生装置、電子機器、楽音信号発生方法、及びプログラム

(51)【国際特許分類】

   G10H 7/12 20060101AFI20240123BHJP

【ＦＩ】

G10H7/12

【請求項の数】 8

(21)【出願番号】P 2022098190

(22)【出願日】2022-06-17

(65)【公開番号】P2023046241

(43)【公開日】2023-04-03

【審査請求日】2022-09-22

(31)【優先権主張番号】P 2021153006

(32)【優先日】2021-09-21

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000001443

【氏名又は名称】カシオ計算機株式会社

(74)【代理人】

【識別番号】110004185

【氏名又は名称】インフォート弁理士法人

(74)【代理人】

【識別番号】100121083

【弁理士】

【氏名又は名称】青木 宏義

(74)【代理人】

【識別番号】100138391

【弁理士】

【氏名又は名称】天田 昌行

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(74)【代理人】

【識別番号】100182936

【弁理士】

【氏名又は名称】矢野 直樹

(72)【発明者】

【氏名】春日 一貴

【審査官】中村 天真

(56)【参考文献】

【文献】特開平０６－３４８２７７（ＪＰ，Ａ）

【文献】特開平１１－１６１２７５（ＪＰ，Ａ）

【文献】特開平０６－２８２２７１（ＪＰ，Ａ）

【文献】特開平０７－０９２９７０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１０Ｈ １／００－７／１２

(57)【特許請求の範囲】

【請求項1】

カスケードに接続され、夫々入力される信号を第１の遅延幅で遅延させる複数の遅延器を備えたディレイラインと、
夫々、前記複数の遅延器のうちのいずれかの遅延器に対応されて接続されることにより、入力される信号を前記第１の遅延幅以下の長さの第２の遅延幅で遅延させる、少なくとも３つの小数部遅延ブロックと、
前記複数の遅延器のうちの任意の１つを、指定音高に対応する遅延を発生する第１の遅延器に設定し、前記複数の遅延器のうち、前記第１の遅延器の前段の遅延器を第０の遅延器に設定し、前記複数の遅延器のうち、前記第１の遅延器の後段の遅延器を第２の遅延器に設定する、少なくとも１つのプロセッサと、
を備え、
前記少なくとも１つのプロセッサは、
前記少なくとも３つの小数部遅延ブロックを、前記第１の遅延器と、前記第０の遅延器と、前記第２の遅延器と、に夫々接続させ、
前記指定音高の変化に応じて、接続されている前記第０の遅延器及び接続されている前記第２の遅延器のいずれか一方を、新たな前記第１の遅延器として設定し、前記新たな第１の遅延器の前段の遅延器を新たな第０の遅延器に設定し、前記新たな第１の遅延器の後段の遅延器を新たな第２の遅延器に設定する場合、接続されている前記第０の遅延器及び接続されている前記第２の遅延器のいずれか一方を、前記小数部遅延ブロックに接続し続けさせるとともに、前記新たな第０の遅延器及び前記新たな第２の遅延器の少なくともいずれか一方を、前記新たな第１の遅延器に接続された前記小数部遅延ブロック以外の前記小数部遅延ブロックの少なくともいずれか一方に接続し直す、楽音信号発生装置。

【請求項2】

前記少なくとも３つの小数部遅延ブロックは、夫々前記小数部遅延ブロックが対応された前記遅延器と共にオールパスフィルタブロックとして動作する、
請求項１に記載の楽音信号発生装置。

【請求項3】

前記少なくとも１つのプロセッサは、
前記第１の遅延器に対応される前記小数部遅延ブロックである前記オールパスフィルタブロックに、前記指定音高に対応する遅延幅の小数部である前記第２の遅延幅に対応するフィルタ係数を設定し、
前記第０の遅延器に対応される前記小数部遅延ブロックである前記オールパスフィルタブロック及び前記第２の遅延器に対応される前記小数部遅延ブロックである前記オールパスフィルタブロックに、夫々値１及び値０の前記第２の遅延幅に対応する値０及び値１のフィルタ係数を設定し、
前記第１の遅延器に対応される前記小数部遅延ブロックである前記オールパスフィルタブロックの出力を、楽音信号及び前記ディレイラインの前記入力へのフィードバック信号として出力する、
請求項２に記載の楽音信号発生装置。

【請求項4】

前記少なくとも１つのプロセッサは、
前記遅延長の小数部をｌとしたときに、前記第１の遅延器が偶数番目の遅延器である場合に、
ｇ＝（１－ｌ）／（１＋ｌ） ・・・（１）
の演算式で示される演算により計算される係数ｇを前記指定音高に対応する遅延幅の小数部である前記第２の遅延幅に対応するフィルタ係数として設定し、前記第１の遅延器が奇数番目の遅延器である場合に、
ｇ＝２×ｌ／（１＋ｌ） ・・・（２）
の演算式で示される演算により計算される係数ｇを用いて算出される係数（１－ｇ）を前記フィルタ係数として設定し、
前記遅延長の小数部ｌを入力として、前記（１）式又は（２）式の演算式で示される変化をする係数ｇをエンベロープ値として出力するエンベロープジェネレータブロックを更に備える、
請求項１に記載の楽音信号発生装置。

【請求項5】

前記第０の遅延器の両端が接続される前記小数部遅延ブロックは、前記第０の遅延器の出力をそのまま出力する演算を実行し、
前記第２の遅延器の両端が接続される前記小数部遅延ブロックは、値０の前記第２の遅延幅に対応する値１のフィルタ係数に対応する値１又は値－１を乗算する各乗算演算の代わりに、前記乗算演算における入力値をそのまま又は符号を変えて前記各乗算演算における出力値として出力する演算を実行する、
請求項１に記載の楽音信号発生装置。

【請求項6】

請求項１に記載の楽音信号発生装置と、
操作子と、
を備えた電子機器。

【請求項7】

カスケードに接続され、夫々入力される信号を第１の遅延幅で遅延させる複数の遅延器を備えたディレイラインのいずれかの遅延器に夫々対応されて接続されることにより、入力される信号を前記第１の遅延幅以下の長さの第２の遅延幅で遅延させる、少なくとも３つの小数部遅延ブロックを、前記複数の遅延器のうちの、指定音高に対応する遅延を発生する前記遅延器である第１の遅延器と、前記複数の遅延器のうちの、前記第１の遅延器の前段に対応された第０の遅延器と、前記複数の遅延器のうちの、前記第１の遅延器の後段に対応された第２の遅延器と、に夫々接続させ、
前記指定音高の変化に応じて、接続されている前記第０の遅延器及び接続されている前記第２の遅延器のいずれか一方を、新たな前記第１の遅延器として設定し、前記新たな第１の遅延器の前段の遅延器を新たな第０の遅延器に設定し、前記新たな第１の遅延器の後段の遅延器を新たな第２の遅延器に設定する場合、接続されている前記第０の遅延器及び接続されている前記第２の遅延器のいずれか一方を、前記小数部遅延ブロックに接続し続けさせるとともに、前記新たな第０の遅延器及び前記新たな第２の遅延器の少なくともいずれか一方を、前記新たな第１の遅延器に接続された前記小数部遅延ブロック以外の前記小数部遅延ブロックの少なくともいずれか一方に接続し直す、楽音信号発生方法。

【請求項8】

コンピュータに、
カスケードに接続され、夫々入力される信号を第１の遅延幅で遅延させる複数の遅延器を備えたディレイラインのいずれかの遅延器に夫々対応されて接続されることにより、入力される信号を前記第１の遅延幅以下の長さの第２の遅延幅で遅延させる、少なくとも３つの小数部遅延ブロックを、前記複数の遅延器のうちの、指定音高に対応する遅延を発生する前記遅延器である第１の遅延器と、前記複数の遅延器のうちの、前記第１の遅延器の前段に対応された第０の遅延器と、前記複数の遅延器のうちの、前記第１の遅延器の後段に対応された第２の遅延器と、に夫々接続させる処理と、
前記指定音高の変化に応じて、接続されている前記第０の遅延器及び接続されている前記第２の遅延器のいずれか一方を、新たな前記第１の遅延器として設定し、前記新たな第１の遅延器の前段の遅延器を新たな第０の遅延器に設定し、前記新たな第１の遅延器の後段の遅延器を新たな第２の遅延器に設定する場合、接続されている前記第０の遅延器及び接続されている前記第２の遅延器のいずれか一方を、前記小数部遅延ブロックに接続し続けさせるとともに、前記新たな第０の遅延器及び前記新たな第２の遅延器の少なくともいずれか一方を、前記新たな第１の遅延器に接続された前記小数部遅延ブロック以外の前記小数部遅延ブロックの少なくともいずれか一方に接続し直させる処理と、を実行させるプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、楽音信号発生装置、電子機器、楽音信号発生方法、及びプログラムに関する。

【背景技術】

【0002】

ウェーブガイドモデリング音源を構成する遅延器の数は、整数であり、離散的である。従って、厳密な周波数を決定するためには、遅延器の数に相当する整数よりも更に細かい小数の遅延長を実現する技術が必要である。

【0003】

広い周波数帯域で小数の遅延長を連続的に実現する従来技術として、遅延器最終段の先にオールパスフィルタを挿入する技術が知られている（例えば、特許文献１に記載の技術）。この技術では、第１のオールパスフィルタＡＰＦ１と、第２のオールパスフィルタＡＰＦ２と、第１及び第２のオールパスフィルタを遅延素子の選択された異なる段に接続する可変接続手段と、第１及び第２のオールパスフィルタの出力において、遅延時間が等しくなるようにオールパスフィルタ及び可変接続手段を制御する制御手段と、第１及び第２のオールパスフィルタの出力を重み付け加算する重み付け加算手段とを含む楽音信号合成装置が実現されている。
この従来技術では、オールパスフィルタを用いることにより、高い周波数帯域での振幅の低下を防ぐことができる。
また、この従来技術では、２つのオールパスフィルタの重み付け加算により小数の遅延長を生成することにより、ピッチベンド時などのように音高周波数が時間的に変化し時間経過に従ってウェーブガイドモデリング音源における整数の遅延長が切り替わるようなときに、オールパスフィルタの係数が０．０と１．０の間を不連続に遷移することによるノイズの発生を抑制している。

【先行技術文献】

【特許文献】

【0004】

【文献】特開平６－３４８２７７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかし、上述の従来技術では、２つのオールパスフィルタを常に遅延時間が等しくなるように動作させ、なおかつ２つのオールパスフィルタの出力を重み付け加算する必要があった。このため、２つのオールパスフィルタ演算において常にフィルタ係数を２回ずつ乗算させる演算を実行すると共に、重み付け加算における乗算演算も必要であり、１サンプルあたり合計で少なくとも６回の乗算演算が必要であった。このように乗算演算回数の多いウェーブガイドモデリング音源の技術を用いて、例えば２５６ポリフォニックの楽音を同時に発音させるような場合（例えばピアノのモデリング音源の場合）に、１サンプルあたり合計で例えば少なくとも６回×２５６ポリフォニック＝１，５３６回の乗算演算が必要になり、全体として楽音生成のための演算量が多くなってしまうという課題があった。

【0006】

そこで、本発明の目的は、少ない演算量で楽音を生成することである。

【課題を解決するための手段】

【0007】

態様の一例の楽音信号発生装置は、カスケードに接続され、夫々入力される信号を第１の遅延幅で遅延させる複数の遅延器を備えたディレイラインと、夫々、前記複数の遅延器のうちのいずれかの遅延器に対応されて接続されることにより、入力される信号を前記第１の遅延幅以下の長さの第２の遅延幅で遅延させる、少なくとも３つの小数部遅延ブロックと、前記複数の遅延器のうちの任意の１つを、指定音高に対応する遅延を発生する第１の遅延器に設定し、前記複数の遅延器のうち、前記第１の遅延器の前段の遅延器を第０の遅延器に設定し、前記複数の遅延器のうち、前記第１の遅延器の後段の遅延器を第２の遅延器に設定する、少なくとも１つのプロセッサと、を備え、前記少なくとも１つのプロセッサは、前記少なくとも３つの小数部遅延ブロックを、前記第１の遅延器と、前記第０の遅延器と、前記第２の遅延器と、に夫々接続させ、前記指定音高の変化に応じて、接続されている前記第０の遅延器及び接続されている前記第２の遅延器のいずれか一方を、新たな前記第１の遅延器として設定し、前記新たな第１の遅延器の前段の遅延器を新たな第０の遅延器に設定し、前記新たな第１の遅延器の後段の遅延器を新たな第２の遅延器に設定する場合、接続されている前記第０の遅延器及び接続されている前記第２の遅延器のいずれか一方を、前記小数部遅延ブロックに接続し続けさせるとともに、前記新たな第０の遅延器及び前記新たな第２の遅延器の少なくともいずれか一方を、前記新たな第１の遅延器に接続された前記小数部遅延ブロック以外の前記小数部遅延ブロックの少なくともいずれか一方に接続し直す。

【発明の効果】

【0008】

本発明によれば、少ない演算量で楽音を生成することが可能となる。

【図面の簡単な説明】

【0009】

【図1】本開示による楽音信号発生装置の実施形態のハードウェア例を示すブロック図である。

【図2】ＤＳＰ又はウェーブガイドモデル回路が実現する機能例を示すブロック図である。

【図3】ウェーブガイドモデル演算部のブロック構成例を示す図である。

【図4】３組のＡＰＦのディレイラインへの一接続例を示す図である。

【図5】実施形態における演算負荷の削減効果の説明図である。

【図6】遅延長の整数部である遅延器数ｋが増加したときの３組のＡＰＦのディレイラインへの接続の変化を示す図である。

【図7】フィルタ係数の連続制御方法の説明図である。

【図8】遅延長の整数部である遅延器数ｋが減少したときの３組のＡＰＦのディレイラインへの接続の変化を示す図である。

【図9】ピッチベンド制御処理の例を示すフローチャート（その１）である。

【図10】ピッチベンド制御処理の例を示すフローチャート（その２）である。

【図11】ウェーブガイドモデル演算部の他の実施形態を示す図である。

【発明を実施するための形態】

【0010】

以下、本開示を実施するための形態について図面を参照しながら詳細に説明する。電子機器は、楽音信号発生装置１００、図示しない演奏操作子、スピーカを備えている。演奏操作子は、電子機器が電子ピアノ等のキーボードであれば、鍵盤に該当し、電子機器が電子管楽器であれば、マウスピースに該当する。図１は、本開示による楽音信号発生装置１００の実施形態のハードウェア例を示すブロック図である。楽音信号発生装置１００は、少なくとも１つのプロセッサとしてのＣＰＵ（セントラルプロセッシングユニット：中央演算処理装置）１０１、ＲＯＭ（リードオンリーメモリ）１０２、ＲＡＭ（ランダムアクセスメモリ）１０３、ＤＳＰ（デジタルシグナルプロセッサ）又は後述するウェーブガイドモデル回路１０４、ピッチベンドセンサ１１０とその出力が接続されるＡＤＣ（アナログデジタルコンバータ）１０６、音量センサ１０９とこれを検出するＡＤＣ又はデジタル入力ポート１０５、音高指定スイッチ１１１とその出力が接続されるデジタル入力ポート１０７、ＤＡＣ（デジタルアナログコンバータ）／増幅器１０８、及びシステムバス１１２を備えている。ＣＰＵ１０１、ＲＯＭ１０２、ＲＡＭ１０３、ＤＳＰ又はウェーブガイドモデル回路１０４、ＡＤＣ１０６、ＡＤＣ又はデジタル入力ポート１０５、デジタル入力ポート１０７、ＤＡＣ／増幅器１０８は夫々システムバス１１２によって相互に接続されている。ここで、音量センサ１０９と音高指定スイッチ１１１は、同一のものであってもよい。例えば、楽音信号発生装置１００が電子ピアノであれば、鍵盤を弾いたことをセンシングするスイッチが音高センサであり、音量センサでもある。

【0011】

本実施例では、本開示をソフトウェアで実現する実施形態として、ＣＰＵ１０１、ＤＳＰ１０４を使用する例を説明する。しかし、ＣＰＵ１０１がＤＳＰ１０４の役割を担ってもよい。また、ＤＳＰ１０４の機能がハードウェアのウェーブガイドモデル回路１０４で実現されてもよい。図２は、ＤＳＰ又はウェーブガイドモデル回路１０４が実現する機能例を示すブロック図である。

【0012】

制御回路であるウェーブガイドモデル制御部２０１は、図１の音高指定スイッチ１１１から入力される音高情報２０３（例えば電子ピアノであれば鍵盤によるノート番号）、及び図１のピッチベンドセンサ１１０から送られてくるベンド情報（ピッチ変化量）２０４を入力信号として受け取り、発音すべき周波数ｆに対応するウェーブガイドモデルの遅延長を算出し、遅延長の整数部である遅延器数ｋと、遅延長の小数部ｌを定めるオールパスフィルタ（小数部遅延ブロック）のフィルタ係数ｇを算出し、算出した遅延器数ｋ及びフィルタ係数ｇをウェーブガイドモデル演算部２０２に出力する。

【0013】

ここで、遅延長の小数部ｌと、オールパスフィルタのフィルタ係数ｇの間には、
ｇ＝（１－ｌ）／（１＋ｌ） ・・・（１）
の関係があることが知られている。

【0014】

また、ウェーブガイドモデル制御部２０１は、図１の音量センサ１０９から入力された音量情報２０５を元に、励振原音２０６のボリューム２０７を算出する。そして、このボリューム２０７が乗算器２０８にて励振原音２０６に乗算される。ここで、励振原音２０６とは、ウェーブガイドモデリングで共鳴させる元となる信号で、予め録音して例えば図１のＲＯＭ１０２に保存しておき、システムが起動時にＲＯＭ１０２からＲＡＭ１０３にコピーされ、発音制御の開始時にＲＡＭ１０３から読み出される信号、又は演算によって合成される信号である。

【0015】

ウェーブガイドモデル演算部２０２は、遅延長（遅延器数ｋ及びフィルタ係数ｇ）及びボリューム２０７を乗算された励振原音２０６を入力信号ｘ（ｎ）として受け取り、図３で後述する演算を行い、楽音信号２０９を出力する。楽音信号２０９は、図１のＤＡＣ／増幅器１０８へ入力され、電子機器（電子楽器）のスピーカ等を介して放音される。

【0016】

図３は、図２のウェーブガイドモデル演算部２０２のブロック構成例を示す図である。図３において、ディレイライン３０１は、カスケード（縦属）に接続された＃０～＃Ｎ－１のＮ個（複数個）の遅延器３０２を備える。遅延器３０２は、入力した信号を１サンプリング時間遅延させて出力する。図３の各遅延器３０２内の記号ｚ^－１は、ｚ変換における１サンプル分の遅延演算が実行されることを表している。このディレイライン３０１の先頭の遅延器３０２（＃０）には、励振原音２０６に基づいて生成される入力信号ｘ（ｎ）（図２参照）に、フィードバック信号３０３に乗算器３０４により所定のゲインを乗算して得られる信号を、加算器３１１により加算して得られる信号が入力される。ディレイライン３０１中の各遅延器３０２の出力は、ディレイラインスイッチ端子ｄ１～ｄＮから取り出すことができる。

【0017】

また、本実施形態では、ウェーブガイドモデル演算部２０２は、＃０、＃１、及び＃２の３個のオールパスフィルタ回路（以下「ＡＰＦ」と記載）３０５を備える。このＡＰＦ３０５は、ディレイライン３０１中の何れかの遅延器３０２の両端に接続（設定）されることによりオールパスフィルタとして動作する。ＡＰＦ３０５は、接続される遅延器３０２の入力側の信号にフィードフォワードゲインｇ（ｇ０、ｇ１、又はｇ２）を乗算する乗算器３０６と、接続される遅延器３０２の出力側の信号と乗算器３０６の出力信号と後述する乗算器３０８の出力信号とを加算しその加算出力信号をスイッチ３１０に選択的に出力する加算器３０９と、上記加算出力信号を１サンプリング時間遅延するフィードバック遅延器３０７と、フィードバック遅延器３０７の出力信号にフィードバックゲイン－ｇ（－ｇ０、－ｇ１、又は－ｇ２）を乗算しその乗算出力信号を前述した加算器３０９に出力する乗算器３０８とを備える。

【0018】

ＡＰＦ３０５（＃０）の接続端子ｉ００とｉ０１、ＡＰＦ３０５（＃１）の接続端子ｉ１０とｉ１１、及びＡＰＦ３０５（＃２）の接続端子ｉ２０とｉ２１の各組は、夫々ディレイライン３０１の同じ遅延器３０２の両端のディレイラインスイッチ端子に接続（設定）される。

【0019】

また、ＡＰＦ３０５（＃０）、ＡＰＦ３０５（＃１）、及びＡＰＦ３０５（＃２）には、夫々、フィードフォワードゲインとフィードバックゲインｇ０と－ｇ０、ｇ１と－ｇ１、ｇ２と－ｇ２があるが、以後、フィードフォワードゲインとフィードバックゲインをまとめて、オールパスフィルタのフィルタ係数と呼ぶことにする。

【0020】

ＡＰＦ３０５（＃０）、ＡＰＦ３０５（＃１）、及びＡＰＦ３０５（＃２）は、ディレイライン３０１中の必ず隣り合った遅延器３０２に接続（設定）されるが、その順番は、後述するピッチベンド制御処理によって、輪環の順で入れ替わるように制御される。

【0021】

ＡＰＦ３０５（＃０）、ＡＰＦ３０５（＃１）、又はＡＰＦ３０５（＃２）の各出力先は、スイッチ３１０の各出力選択端子ｏ０、ｏ１、又はｏ２へ接続（設定）され、このうちの１つが出力信号ｙ（ｎ）として選択されて楽音信号２０９が出力される。また、出力信号ｙ（ｎ）には、乗算器３０４にて出力フィードバックゲインが乗算され、その乗算結果が加算器３１１にて入力信号ｘ（ｎ）に加算される。

【0022】

図４は、図３の構成を有する図２のウェーブガイドモデル演算部２０２における＃０、＃１、及び＃２の３組のＡＰＦ３０５のディレイライン３０１への一接続例を示す図である。図２のウェーブガイドモデル制御部２０１は、前述したように、例えば電子楽器の演奏操作子である図１の音高指定スイッチ１１１から入力される音高情報２０３に基づいて、発音すべき周波数ｆに対応するウェーブガイドモデルの遅延長を算出し、続いて、その遅延長の整数部である遅延器数ｋをウェーブガイドモデル演算部２０２に指定する。また、図２のウェーブガイドモデル制御部２０１は、遅延長の小数部ｌを定めるＡＰＦ３０５のフィルタ係数ｇを、前述した（１）式で示される演算により算出し、ウェーブガイドモデル演算部２０２に指定する。

【0023】

この結果、図４のウェーブガイドモデル演算部２０２において、ＡＰＦ３０５（＃１）の接続端子ｉ１０とｉ１１に、ウェーブガイドモデル制御部２０１から指定された指定音高に対応する遅延長の整数部の遅延を発生する第１の遅延器であるディレイライン３０１内の遅延器３０２（＃ｋ）の両端のディレイラインスイッチ端子ｄｋとｄｋ＋１が夫々接続（設定）される。

【0024】

また、ＡＰＦ３０５（＃０）の接続端子ｉ００とｉ０１に、ディレイライン３０１内の、第１の遅延器である遅延器３０２（＃ｋ）の１段前段の第０の遅延器である遅延器３０２（＃ｋ－１）の両端のディレイラインスイッチ端子ｄｋ－１とｄｋが夫々接続（設定）される。

【0025】

更に、ＡＰＦ３０５（＃２）の接続端子ｉ２０とｉ２１に、ディレイライン３０１内の、第１の遅延器である遅延器３０２（＃ｋ）の１段後段の第２の遅延器である遅延器３０２（＃ｋ＋１）の両端のディレイラインスイッチ端子ｄｋ＋１とｄｋ＋２が夫々接続（設定）される。

【0026】

一方、ＡＰＦ３０５（＃１）の乗算器３０６（＃１）及び３０８（＃１）には夫々、図２のウェーブガイドモデル制御部２０１から、指定音高に対応する遅延長の小数部ｌに対応して（１）式で示される演算により算出されたフィルタ係数ｇのフィードフォワードゲインｇとフィードバックゲイン－ｇが設定される。

【0027】

また、ＡＰＦ３０５（＃０）の乗算器３０６（＃０）及び３０８（＃０）には共に、フィルタ係数のフィードフォワードゲイン及びフィードバックゲインとして、小数部の値１の遅延を発生させる値０が設定される。

【0028】

更に、ＡＰＦ３０５（＃２）の乗算器３０６（＃２）及び３０８（＃２）には夫々、フィルタ係数のフィードフォワードゲイン及びフィードバックゲインとして、小数部の値０の遅延を発生させる値１及び－１が設定される。

【0029】

そして、スイッチ３１０は、出力選択端子ｏ１を導通させる。この結果、ＡＰＦ３０５（＃１）の出力信号がスイッチ３１０を介して、出力信号ｙ（ｎ）として選択されて楽音信号２０９が出力される。また、出力信号ｙ（ｎ）は、乗算器３０４にて出力フィードバックゲインが乗算され、加算器３１１にて入力信号ｘ（ｎ）に加算される。

【0030】

以上の制御動作の結果、楽音信号２０９としては、指定音高に対応する遅延長の整数部ｋがディレイライン３０１内の＃０～＃ｋ－１の遅延器３０２によって生み出され、上記遅延長の小数部ｌが（１）式で示される演算で算出されたフィルタ係数ｇに基づいて動作するＡＰＦ３０５（＃１）によって生み出されることになる。

【0031】

この場合、ディレイライン３０１及びＡＰＦ３０５（＃１）からなる回路は、周波数特性がフラットであるため、高い周波数帯域での振幅の低下を防ぐことが可能となる。

【0032】

図５は、本実施形態における演算負荷の削減効果の説明図である。前述したように、ＡＰＦ３０５（＃０）の乗算器３０６（＃０）及び３０８（＃０）には共に、フィルタ係数のフィードフォワードゲイン及びフィードバックゲインとして、小数部の値１の遅延を発生させる値０が設定されている。従って、乗算器３０６（＃０）及び３０８（＃０）では実質的に負荷の大きな乗算演算を実行する必要はなく、図４のＡＰＦ３０５（＃０）は図５に示される等価回路となる。即ち、ＡＰＦ３０５（＃０）では、ディレイライン３０１内の遅延器３０２（＃ｋ－１）からのディレイラインスイッチ端子ｄｋを介した出力をそのままスイッチ３１０の出力選択端子ｏ０に出力する演算を実行すればよい。

【0033】

一方、前述したように、ＡＰＦ３０５（＃２）の乗算器３０６（＃２）及び３０８（＃２）には夫々、フィルタ係数のフィードフォワードゲイン及びフィードバックゲインとして、小数部の値０の遅延を発生させる値１及び値－１が設定されている。従って、乗算器３０６（＃２）及び３０８（＃２）では実質的に負荷の大きな乗算演算を実行する必要はなく、図４のＡＰＦ３０５（＃２）は図５に示される等価回路となる。即ち、ＡＰＦ３０５（＃２）では、ディレイライン３０１内の遅延器３０２（＃ｋ）からのディレイラインスイッチ端子ｄｋ＋１を介した出力を、乗算器３０６（＃２）によって値１を乗算する代わりにそのまま加算器３０９（＃２）に入力させ、フィードバック遅延器３０７（＃２）の出力を、乗算器３０８（＃２）によって値－１を乗算する代わりに符号を変えて加算器３０９（＃２）に入力させる演算を実行すればよい。

【0034】

以上のようにして、本実施形態では、乗算演算は実質的にＡＰＦ３０５（＃１）においてのみ必要で、ＡＰＦ３０５（＃０）及びＡＰＦ３０５（＃２）においては乗算演算は必要ない。従って、オールパスフィルタを２個使用する特許文献１の従来技術に対して、特にポリフォニック数が多いウェーブガイドモデリングによる楽音生成において、演算負荷を大幅に削減することが可能となる。

【0035】

次に、演奏者が楽器のピッチベンドセンサ１１０（図１）を操作することにより、発音されている演奏音の音高（ピッチ）を変更した場合における、ピッチベンド制御処理の原理について説明する。

【0036】

図２において、ウェーブガイドモデル制御部２０１は、順次入力するベンド情報２０４に基づいて、新たな指定音高の遅延長を順次計算し、その遅延長の整数部である遅延器数ｋと、小数部ｌに対応して（１）式で示される演算により算出されるフィルタ係数ｇを、ウェーブガイドモデル演算部２０２に順次出力する。

【0037】

ここで、遅延器数ｋの値に変化がなければ、フィルタ係数ｇのみが変化する。これは、楽音信号２０９の波長の変化が１サンプリング時間内に収まっていることを意味する。例えば、演奏者がピッチをダウンさせるピッチベンド操作により、新たな指定音高に対応する遅延長の小数部ｌが順次増加してゆく場合、前述の（１）式で示される演算により算出されるフィルタ係数ｇの値は順次減少するように指定されてゆく。

【0038】

図６は、遅延長の整数部である遅延器数ｋが増加したときの３組のＡＰＦ３０５のディレイライン３０１への接続（設定）の変化を示す図である。演奏者がピッチをダウンさせるピッチベンド操作により、新たな指定音高に対応する遅延長の小数部ｌが順次増加していって値１に到達すると、図２のウェーブガイドモデル制御部２０１は、ウェーブガイドモデル演算部２０２に出力する指定音高の遅延長の整数部である遅延器数ｋの値を＋１インクリメントする。このとき、遅延長の小数部ｌは遅延器数ｋのインクリメントに従って０になるため、（１）式で示される演算により算出されるフィルタ係数ｇの値は１になる。

【0039】

このようにしてウェーブガイドモデル制御部２０１から指定される遅延器数ｋの値が＋１インクリメントされて変化した場合、図６に示されるウェーブガイドモデル演算部２０２では、変化した遅延器数ｋ＋１に対応するディレイライン３０１内の新たな遅延器３０２（＃ｋ＋１）を新たな第１の遅延器として、その両端のディレイラインスイッチ端子ｄｋ＋１とｄｋ＋２に今まで接続されていたＡＰＦ３０５（＃２）に、オールパスフィルタの動作が引き継がれる。

【0040】

また、図６において、上記引継の結果、スイッチ３１０は出力選択端子ｏ１の導通をオフにして、出力選択端子ｏ２を新たに導通させる。

【0041】

このとき、前述したように、ＡＰＦ３０５（＃２）の乗算器３０６（＃２）及び３０８（＃２）には夫々、フィルタ係数のフィードフォワードゲイン及びフィードバックゲインとして、小数部の値０の遅延を発生させる値１及び－１が設定されて動作している。従って、オールパスフィルタの動作をＡＰＦ３０５（＃１）からＡＰＦ３０５（＃２）に切り替える上述の動作は、図２のウェーブガイドモデル制御部２０１から指定される小数部ｌ＝０に制御する動作と良くマッチしている。

【0042】

また、ＡＰＦ３０５（＃２）は、ディレイラインスイッチ端子ｄｋ＋１とｄｋ＋２からの実際の信号により継続的に動作しているため、ＡＰＦ３０５の切替えに際してノイズが発生しないように制御することが可能となる。

【0043】

ここで、ＡＰＦ３０５（＃１）において小数部ｌの値が増加するに従って（１）式で示される演算により算出されるフィルタ係数ｇの値は前述したように０に向かって減少している。しかし、ＡＰＦ３０５（＃１）からＡＰＦ３０５（＃２）に制御が切り替わったときに、小数部ｌの値が０にリセットされて開始されるため、この瞬間にフィルタ係数ｇの値を０付近から１付近にジャンプさせる必要が生じる。このような値の不連続なジャンプは、フィルタ係数ｇをエンベロープ制御するような場合に、あまり好ましくない。

【0044】

そこで、本実施形態では、第１の遅延器として動作する遅延器３０２が例えば偶数番目の遅延器である場合には、前述した（１）式で示される演算処理によって、フィルタ係数ｇを算出する。

【0045】

一方、第１の遅延器として動作する遅延器３０２が例えば奇数番目の遅延器である場合には、下記（２）式で示される演算処理によって、フィルタ係数ｇを算出する。
ｇ＝１－（１－ｌ）／（１＋ｌ）
＝｛（１＋ｌ）－（１－ｌ）｝／（１＋ｌ）
＝２×ｌ／（１＋ｌ） ・・・（２）
そしてこの場合に、上記（２）式で示される演算により計算される係数ｇを用いて算出される係数（１－ｇ）及び－（１－ｇ）が夫々、乗算器３０６及び３０８におけるフィードフォワードゲイン及びフィードバックゲインとして設定される。

【0046】

図６の例では、例えば今までＡＰＦ３０５（＃１）でオールパスフィルタの演算が実行されていてそのときに、乗算器３０６（＃１）及び３０８（＃１）におけるフィードフォワードゲイン及びフィードバックゲインとしてｇ及び－ｇが設定されていた場合に、上述したようにＡＰＦ３０５（＃１）からＡＰＦ３０５（＃２）にオールパスフィルタの動作が切り替わった場合には、乗算器３０６（＃２）及び３０８（＃２）におけるフィードフォワードゲイン及びフィードバックゲインとして（１－ｇ）及び－（１－ｇ）が設定されるように制御してよい。

【0047】

図７は、フィルタ係数ｇの連続制御方法の説明図である。例えば、図７（ａ）に示されるように遅延長の整数部である遅延器数の値がｋである区間ｌ１で、図７（ｂ）に示されるようにフィルタ係数ｇが（１）式で示される演算により遅延長の小数の増加に従って減少している場合を考える。区間ｌ１においてフィルタ係数ｇの値が０に到達すると、図７（ａ）に示されるように遅延長の整数部である遅延器数の値がｋからｋ＋１の区間ｌ２に切り替わる。この新たな区間ｌ２において、上述した制御方法により、図７（ｂ）に示されるようにフィルタ係数ｇの値が、最小値０から（２）式で示される演算により遅延長の小数の増加に従って増加するように制御される。

【0048】

以上のように、本実施形態では、第１の遅延器として動作する遅延器３０２が、偶数番目の遅延器であるか、奇数番目の遅延器であるかによって、（１）式で示される演算と（２）式で示される演算とを切り替えてフィルタ係数ｇを算出し、ＡＰＦ３０５内の乗算器３０６及び３０８にｇ及び－ｇの組を設定するか（１－ｇ）及び－（１－ｇ）の組を設定するかを切り替えることにより、図２のウェーブガイドモデル制御部２０１からウェーブガイドモデル演算部２０２に指定するフィルタ係数ｇを、図７（ｂ）に示されるように連続的に変化させることが可能となる。

【0049】

この結果、電子楽器の技術で一般的に用いられるエンベロープジェネレータ回路を用いて、遅延長の小数部ｌを入力として（１）式又は（２）式で示される演算処理により図７（ｂ）に示されるように変化をするフィルタ係数ｇをエンベロープ値として出力させることが可能となる。

【0050】

以上説明したようにして、図６において、遅延長の整数部である遅延器数ｋが増加して、第１の遅延器としてオールパスフィルタの演算動作をする対象が、今までのＡＰＦ３０５（＃１）から新たなＡＰＦ３０５（＃２）に切り替わった場合、今まで第１の遅延器として動作していた遅延器３０２（＃ｋ）は、図６に示されるように、新たな第１の遅延器である遅延器３０２（＃ｋ＋１）の１つ前段の第０の遅延器として認識され、その両側のディレイラインスイッチ端子ｄｋ及びｄｋ＋１に接続されていたＡＰＦ３０５（＃１）の乗算器３０６（＃１）及び３０８（＃１）には共に、フィルタ係数のフィードフォワードゲイン及びフィードバックゲインとして、第０の遅延器に接続されるオールパスフィルタ回路としての小数部の値１の遅延を発生させる値０が設定される。

【0051】

また、図６において、遅延器３０２（＃ｋ＋２）が、新たな第１の遅延器である遅延器３０２（＃ｋ＋１）の１つ後段の第２の遅延器として認識され、その両側のディレイラインスイッチ端子ｄｋ＋２及びｄｋ＋３には、夫々ＡＰＦ３０５（＃０）の接続端子ｉ００とｉ０１が新たに接続（設定）され、ＡＰＦ３０５（＃０）の乗算器３０６（＃０）及び３０８（＃０）には夫々、フィルタ係数のフィードフォワードゲイン及びフィードバックゲインとして、第２の遅延器に接続されるオールパスフィルタ回路としての小数部の値０の遅延を発生させる値１及び値－１が設定される。

【0052】

なお、上述のようにして各ＡＰＦ３０５の接続（設定）が切り替えられる前に、フィードバック遅延器３０７の出力が０にクリアされるようにしてよい。

【0053】

図８は、遅延長の整数部である遅延器数ｋが減少したときの３組のＡＰＦ３０５のディレイライン３０１への接続（設定）の変化を示す図である。演奏者がピッチをアップさせるピッチベンド操作により、新たな指定音高に対応する遅延長の小数部ｌが順次減少していって値０に到達すると、図２のウェーブガイドモデル制御部２０１は、ウェーブガイドモデル演算部２０２に出力する指定音高の遅延長の整数部である遅延器数ｋの値を－１デクリメントする。このとき、遅延長の小数部ｌは遅延器数ｋのデクリメントに従って最大値１になるため、（１）式で示される演算により算出されるフィルタ係数ｇの値は０になる。

【0054】

このようにしてウェーブガイドモデル制御部２０１から指定される遅延器数ｋの値が－１デクリメントされて変化した場合、図８に示されるウェーブガイドモデル演算部２０２では、変化した遅延器数ｋ－１に対応するディレイライン３０１内の新たな遅延器３０２（＃ｋ－１）を新たな第１の遅延器として、その両端のディレイラインスイッチ端子ｄｋ－１とｄｋに今まで接続されていたＡＰＦ３０５（＃０）に、オールパスフィルタの動作が引き継がれる。

【0055】

また、図８において、上記引継の結果、スイッチ３１０は出力選択端子ｏ１の導通をオフにして、出力選択端子ｏ０を新たに導通させる。

【0056】

このとき、前述したように、ＡＰＦ３０５（＃０）の乗算器３０６（＃０）及び３０８（＃０）には共に、フィルタ係数のフィードフォワードゲイン及びフィードバックゲインとして、小数部の値１の遅延を発生させる値０が設定されて動作している。従って、オールパスフィルタの動作をＡＰＦ３０５（＃１）からＡＰＦ３０５（＃０）に切り替える上述の動作は、図２のウェーブガイドモデル制御部２０１から指定される小数部ｌ＝１に制御する動作と良くマッチしている。

【0057】

また、ＡＰＦ３０５（＃０）は、ディレイラインスイッチ端子ｄｋ－１とｄｋからの実際の信号により継続的に動作しているため、ＡＰＦ３０５の切替えに際してノイズが発生しないように制御することが可能となる。

【0058】

ここで、ＡＰＦ３０５（＃１）において小数部ｌの値が減少するに従って（１）式で示される演算により算出されるフィルタ係数ｇの値は前述したように１に向かって増加している。しかし、ＡＰＦ３０５（＃１）からＡＰＦ３０５（＃０）に制御が切り替わったときに、小数部ｌの値が１にセットされて開始されるため、この瞬間にフィルタ係数ｇの値を１付近から０付近にジャンプさせる必要が生じる。このような値の非線形なジャンプは、遅延長の整数部である遅延器数ｋの値が増加する場合と同様に、遅延長の整数部である遅延器数ｋの値が減少する場合も、フィルタ係数ｇをエンベロープ制御するような場合に、あまり好ましくない。

【0059】

そこで、本実施形態では、遅延長の整数部である遅延器数ｋの値が増加する場合と同様に、第１の遅延器として動作する遅延器３０２が、偶数番目の遅延器であるか、奇数番目の遅延器であるかによって、前述した（１）式で示される演算と（２）式で示される演算とを切り替えてフィルタ係数ｇを算出し、ＡＰＦ３０５内の乗算器３０６及び３０８にｇ及び－ｇの組を設定するか（１－ｇ）及び－（１－ｇ）の組を設定するかを切り替える制御を行う。

【0060】

図８の例では、例えば今までＡＰＦ３０５（＃１）でオールパスフィルタの演算が実行されていてそのときに、乗算器３０６（＃１）及び３０８（＃１）におけるフィードフォワードゲイン及びフィードバックゲインとしてｇ及び－ｇが設定されていた場合に、上述したようにＡＰＦ３０５（＃１）からＡＰＦ３０５（＃０）にオールパスフィルタの動作が切り替わった場合には、乗算器３０６（＃０）及び３０８（＃０）におけるフィードフォワードゲイン及びフィードバックゲインとして（１－ｇ）及び－（１－ｇ）が設定されるように制御してよい。

【0061】

例えば、前述した図７において、図７（ａ）に示されるように遅延長の整数部である遅延器数の値がｋである区間ｌ１で、図７（ｂ）に示されるようにフィルタ係数ｇが（１）式で示される演算により遅延長の小数の減少に従って増加している場合を考える。区間ｌ１においてフィルタ係数ｇの値が１に到達すると、図７（ａ）に示されるように遅延長の整数部である遅延器数の値がｋからｋ－１の区間ｌ０に切り替わる。この新たな区間ｌ０において、上述した制御方法により、図７（ｂ）に示されるようにフィルタ係数ｇの値が、最大値１から（２）式で示される演算により遅延長の小数の減少に従って減少するように制御される。

【0062】

以上のように、本実施形態では、遅延長の整数部である遅延器数ｋの値が増加する場合と同様に、遅延長の整数部である遅延器数ｋの値が減少する場合であっても、第１の遅延器として動作する遅延器３０２が、偶数番目の遅延器であるか、奇数番目の遅延器であるかによって、（１）式で示される演算と（２）式で示される演算とを切り替えてフィルタ係数ｇを算出し、ＡＰＦ３０５内の乗算器３０６及び３０８にｇ及び－ｇの組を設定するか（１－ｇ）及び－（１－ｇ）の組を設定するかを切り替えることにより、図２のウェーブガイドモデル制御部２０１からウェーブガイドモデル演算部２０２に指定するフィルタ係数ｇを、図７（ｂ）に示されるように連続的に変化させることが可能となる。

【0063】

この結果、電子楽器の技術で一般的に用いられるエンベロープジェネレータ回路を用いて、遅延長の小数部ｌを入力として（１）式又は（２）式で示される演算処理により図７（ｂ）に示されるように変化をするフィルタ係数ｇをエンベロープ値として出力させることが可能となる。

【0064】

以上説明したようにして、図８において、遅延長の整数部である遅延器数ｋが減少して、第１の遅延器としてオールパスフィルタの演算動作をする対象が、今までのＡＰＦ３０５（＃１）から新たなＡＰＦ３０５（＃０）に切り替わった場合、今まで第１の遅延器として動作していた遅延器３０２（＃ｋ）は、図８に示されるように、新たな第１の遅延器である遅延器３０２（＃ｋ－１）の１つ後段の第２の遅延器として認識され、その両側のディレイラインスイッチ端子ｄｋ及びｄｋ＋１に接続されていたＡＰＦ３０５（＃１）の乗算器３０６（＃１）及び３０８（＃１）には夫々、フィルタ係数のフィードフォワードゲイン及びフィードバックゲインとして、第２の遅延器に接続されるオールパスフィルタ回路としての小数部の値０の遅延を発生させる値１及び値－１が設定される。

【0065】

また、図８において、遅延器３０２（＃ｋ－２）が、新たな第１の遅延器である遅延器３０２（＃ｋ－１）の１つ前段の第０の遅延器として認識され、その両側のディレイラインスイッチ端子ｄｋ－２及びｄｋ－１には、夫々ＡＰＦ３０５（＃２）の接続端子ｉ２０とｉ２１が新たに接続（設定）され、ＡＰＦ３０５（＃２）の乗算器３０６（＃２）及び３０８（＃２）には共に、フィルタ係数のフィードフォワードゲイン及びフィードバックゲインとして、第０の遅延器に接続されるオールパスフィルタ回路としての小数部の値１の遅延を発生させる値０が設定される。

【0066】

図６の場合と同様に、上述のようにして各ＡＰＦ３０５の接続（設定）が切り替えられる前に、フィードバック遅延器３０７の出力が０にクリアされるようにしてよい。

【0067】

図９及び図１０は、以上説明した原理に基づいて実行されるピッチベンド制御処理の例を示すフローチャートである。この処理は、図１のＣＰＵ１０１が、ＲＯＭ１０２に記憶されたピッチベンド制御処理プログラムをＲＡＭ１０３にロードして実行する処理である。図９及び図１０のフローチャートは、ＡＰＦ３０５（＃０）が遅延器３０２（＃ｋ－１）、ＡＰＦ３０５（＃１）が遅延器３０２（＃ｋ）、ＡＰＦ３０５（＃２）が遅延器３０２（＃ｋ＋１）の各両端に接続されている時に、発音後にピッチベンドセンサ１１０によって指定音高の遅延長の整数部である遅延器数ｋ，小数部ｌの値がＬ１からＬ２に変化した場合の、図２のウェーブガイドモデル制御部２０１及びウェーブガイドモデル演算部２０２の制御時系列をフローチャートに表した図である。

【0068】

ピッチベンドが開始されると、ＣＰＵ１０１は、ステップＳ１で、Ｌ２がＬ１より大きいのか小さいのか、即ちベンドダウンなのかベンドアップなのかを判定する。

【0069】

Ｌ１＜Ｌ２だった場合、即ちベンドダウンだった場合、ＣＰＵ１０１は、ステップＳ２で、遅延長の小数部ｌにレートｒを加算する。なお、「＋＝」は左辺の変数値に右辺の変数値を累算する演算を表す。

【0070】

ステップＳ３でＬが目標値よりも大きい場合、ＣＰＵ１０１は、ステップＳ４で、目標値に一致するように、小数部ｌをｌ２に一致させる。

【0071】

次に、ＣＰＵ１０１は、ステップＳ５で、遅延器数ｋが偶数か奇数かを判定する。なお、「％」は遅延器数ｋの値を２で除算した剰余を算出する演算である。この演算結果が０であれば遅延器数ｋは偶数、０でなければ遅延器数ｋは奇数である。

【0072】

ｋが偶数の場合、ＣＰＵ１０１は、ステップＳ６で、フィルタ係数ｇに（１）式で示される演算により小数部ｌから算出される係数を設定する。

【0073】

ｋが奇数の場合、ＣＰＵ１０１は、ステップＳ８で、１－ｇに（２）式で示される演算により小数部ｌから算出される係数を設定する。

【0074】

その後、ステップＳ７又はステップＳ９で、ｇ＜０又は１－ｇ＜０とならなかった場合は、遅延長の整数部である遅延器数ｋにおいて桁上がりがなかった場合であるから、ＣＰＵ１０１は、そのままステップＳ１０にてＡＰＦ３０５（＃０）、ＡＰＦ３０５（＃１）、及びＡＰＦ３０５（＃２）の各オールパスフィルタ演算を実行し、その後ステップＳ１１で、サンプルを更新する。サンプルの更新とは、ディレイライン３０１の各遅延器３０２に入っているデータを１つずつずらし、波形を進めることである。

【0075】

ＣＰＵ１０１は、ステップＳ１２で、Ｌが目標値に到達していると判定した場合は処理を終了するが、到達していないと判定した場合は、到達するまでＬにレートｒを加算しながら処理を繰り返す。

【0076】

ステップＳ７又はステップＳ９で、ｇ＜０又は１－ｇ＜０となった場合は、遅延長の整数部である遅延器数ｋにおいて桁上がりした場合である。この場合、ＣＰＵ１０１は、ステップＳ１３で、ｇ＝０にする。

【0077】

この状態で、ＣＰＵ１０１は、ステップＳ１４で、ＡＰＦ３０５（＃０）、ＡＰＦ３０５（＃１）、及びＡＰＦ３０５（＃２）の各オールパスフィルタ演算を実行する。この場合、ＡＰＦ３０５（＃１）は遅延器数ｋ、フィルタ係数０で、ＡＰＦ３０５（＃２）は、遅延器数ｋ＋１、フィルタ係数１で演算が実行される。ＡＰＦ３０５（＃２）は、フィードバック遅延器の値が０で演算が始まっているため、オールパスフィルタの性質から、ｉ２０の信号がそのまま出力されている。一方、ＡＰＦ３０５（＃１）では、ｇ＝０で演算されているため、ｉ１１の信号がそのまま出力されている。ｉ２０とｉ１１の信号は同一である。従って、このタイミングでは、出力選択端子ｏ１とｏ２に出力される信号は等しくなる。このため、ステップＳ１６でスイッチ３１０が出力選択端子をｏ１からｏ２に切り替えても、ノイズが発生しない。

【0078】

その後、ＣＰＵ１０１は、ステップＳ１５で、ステップＳ１１と同様のサンプル更新を実行する。

【0079】

続いて、ＣＰＵ１０１は、スイッチ３１０を出力選択端子ｏ２に切り替える。

【0080】

その後、ＣＰＵ１０１は、ステップＳ１７で、ＡＰＦ３０５（＃０）のフィードバック遅延器３０７（＃０）に入っているデータを０にクリアする。

【0081】

その後、ＣＰＵ１０１は、ステップＳ１８で、ＡＰＦ３０５（＃０）の入力スイッチｉ００、ｉ０１を、夫々ディレイラインスイッチ端子ｄｋ＋２、ｄｋ＋３に接続し直す。また、ＡＰＦ３０５（＃０）のフィルタ係数ｇ０は０から１に変更する。

【0082】

ＡＰＦ３０５（＃０）の接続切り替え後のウェーブガイドモデル演算部２０２の状態は、図６で前述した通りである。ステップＳ１８の処理が、遅延長の整数部である遅延器数ｋを＋１インクリメントする作業と同等である。図中「＋＋」は＋１のインクリメント演算を示す。

【0083】

ステップＳ１８の処理の後、ＣＰＵ１０１は、ステップＳ２の処理に戻り、遅延長を増大させる作業を繰り返す。この時、ＡＰＦ３０５（＃２）がフィルタ係数を変更する対象になる。以降、ＡＰＦ３０５（＃０）、ＡＰＦ３０５（＃１）、及びＡＰＦ３０５（＃２）は、遅延器数ｋがインクリメントされるたび、輪環の昇順で次々にフィルタ係数算出の対象になる。

【0084】

図９のステップＳ１で、Ｌ１＞Ｌ２であった場合、即ちベンドアップであった場合は、図１０のフローチャートのステップＳ１９以降の処理が実行される。Ｌ１＞Ｌ２の場合は、Ｌ１＜Ｌ２の場合に比べて次のような違いがある。

【0085】

まず、ＣＰＵ１０１は、ステップＳ１９で、小数部ｌからレートｒを減算する。図中、「－＝」は、左辺の変数値から右辺の変数値を減算する演算を表す。

【0086】

また、ステップＳ２４又はステップＳ２６で、ｇ＞１又は１－ｇ＞１となるかどうかで、遅延長の整数部である遅延器数ｋが桁下がりするかどうかを判定する。

【0087】

ｇ＞１又は１－ｇ＞１と判定された場合は、遅延器数ｋが桁下がりする場合である。この場合、ＣＰＵ１０１は、ステップＳ３０で、ｇ＝１とする。

【0088】

ＣＰＵ１０１は、更にステップＳ３１，Ｓ３２でＡＰＦ３０５（＃０）、ＡＰＦ３０５（＃１）、及びＡＰＦ３０５（＃２）の各演算及びサンプル更新を実行する。その後の状態では、ＡＰＦ３０５（＃１）はフィルタ係数ｇ＝１で演算が実行され、フィードバックの影響は多少あるものの、ｉ１０の信号がほぼそのまま出力されている状態である。ＡＰＦ３０５（＃０）は、フィルタ係数０で演算し続けているため、ｉ０１の値がそのまま出力されている状態である。ｉ１０とｉ０１の信号はほぼ同一である。従って、ステップＳ３３で、スイッチ３１０において出力選択端子をｏ１からｏ０に切り替えても、ノイズが発生しない。

【0089】

ＣＰＵ１０１は、ステップＳ３３で、スイッチ３１０を出力選択端子ｏ０に切り替える。

【0090】

その後、ＣＰＵ１０１は、ステップＳ３４で、ＡＰＦ３０５（＃２）のフィードバック遅延器３０７（＃２）に入っているデータを０にクリアする。

【0091】

その後、ＣＰＵ１０１は、ステップＳ３５で、ＡＰＦ３０５（＃２）の接続端子ｉ２０、ｉ２１を、夫々ディレイラインスイッチ端子ｄｋ－２、ｄｋ－１に接続（設定）する。

【0092】

ＡＰＦ３０５（＃２）の接続切り替え後のウェーブガイドモデル演算部２０２の状態は、図８で前述した通りである。ステップＳ３５の処理が、遅延長の整数部である遅延器数ｋを－１デクリメントする作業と同等である。図中「－－」は－１のデクリメント演算を示す。

【0093】

ステップＳ３５の処理の後、ＣＰＵ１０１は、ステップＳ１９の処理に戻り、遅延長を減少させる作業を繰り返す。この時、ＡＰＦ３０５（＃０）がフィルタ係数を変更する対象になる。以降、ＡＰＦ３０５（＃０）、ＡＰＦ３０５（＃１）、及びＡＰＦ３０５（＃２）は、遅延器数ｋがデクリメントされるたび、輪環の降順で次々にフィルタ係数算出の対象になる。

【0094】

遅延長が小さくなるピッチ変化処理では、図１０のステップＳ３５の説明にあるように、ＡＰＦ３０５のフィルタ係数を０にして接続を変え、レートｒが十分に小さい場合はフィルタ係数が小さい状態で演算が開始されるため、フィードバック側の値が不定（不連続）であっても、次のサンプルで出てくるノイズは小さい。従って、本実施例の変形例として、図１１に示すように、ＡＰＦ３０５（＃０）を取り除いた形でＡＰＦ３０５（＃１）とＡＰＦ３０５（＃２）を演算しておき、図９のステップＳ１８では、ＡＰＦ３０５（＃０）の代わりにＡＰＦ３０５（＃１）を繋ぎ変え、図１０のステップＳ３５では、ＡＰＦ３０５（＃２）をディレイラインスイッチ端子ｄｋ－１及びｄｋへ繋ぎ変えても、ノイズの影響が小さく遅延器数を変えることができる。この場合、乗算回数を２回減らすことができる。

【0095】

図５では、ＡＰＦ３０５（＃０）とＡＰＦ３０５（＃２）において乗算回数を削減できることを説明したが、アルゴリズムやハードウェアの統一性を優先して、乗算演算を残してもよい。最終出力信号ｙ（ｎ）は、発音中のピッチベンドが起きない場合ｏ１に接続されている。この時、ＡＰＦ３０５（＃０）及びＡＰＦ３０５（＃２）の出力信号は出力選択端子ｏ０及びｏ２から出力されないが、前述した発音中のピッチベンドが起きたときのために、演算して用意しておく。

【0096】

以上説明したように、本実施形態では、複数のＡＰＦ３０５をディレイライン３０１中の隣り合う遅延器３０２に予め接続しておくことにより、遅延器３０２内に不定データが入らないようにして、ウェーブガイドモデルが発音中に遅延器３０２の数が変化する際のノイズを抑制することが可能となる。また、本実施形態では、第１の遅延器に接続されるＡＰＦ３０５以外の２つのＡＰＦ３０５での乗算回数を削減することが可能となる。

【0097】

このようにして、本実施形態によれば、ウェーブガイドモデリング音源において、オールパスフィルタのような小数部遅延ブロックを使用することにより、振幅の周波数依存性をなくしつつ、遅延器の接続数が変化するときのノイズの発生を少ない演算量で抑制することが可能となる。具体的には、乗算回数が１ウェーブガイドモデル当たり最大４回減るという点で優位性がある。これは、例えばピアノであれば、弦が２３０本程度あるので、もし全弦をモデリングして動作させるならば、乗算が９２０回減る。

【0098】

また、本実施形態によれば、フィルタ係数を連続的に変化させることができるため、フィルタ係数にエンベロープ制御を容易につけることが可能となる。

【0099】

以上説明した各図面に表されたブロック図は、ソフトウェアによる置き換えが可能である。例えば、図３の構成の全てをソフトウェアで置換した場合は、プロセッサが第０～２の遅延器と夫々のＡＰＦ３０５（＃０～＃２）のペアの遅延幅を導出する数式からフィルタ係数を算出して出力し、そのうちの第１の遅延器とＡＰＦ３０５（＃１）のペアのフィルタ係数で波形を演算し、出力に適用させることで、ソフトウェア処理を実現することができる。また、図６にて説明したＡＰＦ３０５の切り替え動作については、プロセッサが切り替え前の第０～２の遅延器と夫々のＡＰＦ３０５（＃０～＃２）のペアの遅延幅を導出する数式からフィルタ係数を定期的に出力し、そのうちＡＰＦ３０５（＃１）に対応するフィルタ係数が所定の範囲を超えたときを切り替えと見なし、切り替え後は新たな第０～２の遅延器と夫々のＡＰＦ３０５（＃０～＃２）のペアの遅延幅を導出する数式からフィルタ係数を出力し、そのうちの新たな第１の遅延器とＡＰＦ３０５（＃１）のペアのフィルタ係数で波形を演算し、出力に適用させることで、ソフトウェア処理を実現することができる。さらに、回路を用いた実施例とソフトウェアとを組み合わせ、回路の一部をソフトウェアで置き換えることも可能である。

【0100】

また、上述した実施形態では、制御プログラムは、ＲＯＭ１０２に記憶されていたが、これに限らず、ＵＳＢメモリ、ＣＤ、ＤＶＤ等のようなリムーバルの記憶媒体に記憶させてもよいし、或いはサーバに記憶させてもよい。楽音信号発生装置１００は、このような記憶媒体から制御プログラムを取得してもよいし、ネットワークを介してサーバから取得するものであってもよい。

【0101】

また、上記実施形態で示したオールパスフィルタは３つとは限らず、４つ以上設けられていてもよい。

【0102】

その他、本発明は上述した実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上述した実施形態で実行される機能は可能な限り適宜組み合わせて実施しても良い。上述した実施形態には種々の段階が含まれており、開示される複数の構成要件による適宜の組み合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、効果が得られるのであれば、この構成要件が削除された構成が発明として抽出され得る。

【0103】

以上の実施形態に関して、更に以下の付記を開示する。
（付記１）
カスケードに接続され、夫々入力される信号を第１の遅延幅で遅延させる複数の遅延器を備えたディレイラインと、
夫々、前記複数の遅延器のうちのいずれかの遅延器に対応されて接続されることにより、入力される信号を前記第１の遅延幅以下の長さの第２の遅延幅で遅延させる、少なくとも３つの小数部遅延ブロックと、
前記複数の遅延器のうちの任意の１つを、指定音高に対応する遅延を発生する第１の遅延器に設定し、前記複数の遅延器のうち、前記第１の遅延器の前段の遅延器を第０の遅延器に設定し、前記複数の遅延器のうち、前記第１の遅延器の後段の遅延器を第２の遅延器に設定する、少なくとも１つのプロセッサと、
を備え、
前記少なくとも１つのプロセッサは、
前記少なくとも３つの小数部遅延ブロックを、前記第１の遅延器と、前記第０の遅延器と、前記第２の遅延器と、に夫々接続させ、
前記指定音高の変化に応じて、接続されている前記第０の遅延器及び接続されている前記第２の遅延器のいずれか一方を、新たな前記第１の遅延器として設定し、前記新たな第１の遅延器の前段の遅延器を新たな第０の遅延器に設定し、前記新たな第１の遅延器の後段の遅延器を新たな第２の遅延器に設定する場合、接続されている前記第０の遅延器及び接続されている前記第２の遅延器のいずれか一方を、前記小数部遅延ブロックに接続し続けさせるとともに、前記新たな第０の遅延器及び前記新たな第２の遅延器の少なくともいずれか一方を、前記新たな第１の遅延器に接続された前記小数部遅延ブロック以外の前記小数部遅延ブロックの少なくともいずれか一方に接続し直す、楽音信号発生装置。
（付記２）
前記少なくとも３つの小数部遅延ブロックは、夫々前記小数部遅延ブロックが対応された前記遅延器と共にオールパスフィルタブロックとして動作する、
付記１に記載の楽音信号発生装置。
（付記３）
前記少なくとも１つのプロセッサは、
前記第１の遅延器に対応される前記小数部遅延ブロックである前記オールパスフィルタブロックに、前記指定音高に対応する遅延幅の小数部である前記第２の遅延幅に対応するフィルタ係数を設定し、
前記第０の遅延器に対応される前記小数部遅延ブロックである前記オールパスフィルタブロック及び前記第２の遅延器に対応される前記小数部遅延ブロックである前記オールパスフィルタブロックに、夫々値１及び値０の前記第２の遅延幅に対応する値０及び値１のフィルタ係数を設定し、
前記第１の遅延器に対応される前記小数部遅延ブロックである前記オールパスフィルタブロックの出力を、楽音信号及び前記ディレイラインの前記入力へのフィードバック信号として出力する、
付記２に記載の楽音信号発生装置。
（付記４）
前記少なくとも１つのプロセッサは、
前記遅延長の小数部をｌとしたときに、前記第１の遅延器が偶数番目又は奇数番目の遅延器である場合に、
ｇ＝（１－ｌ）／（１＋ｌ） ・・・（１）
の演算式で示される演算により計算される係数ｇを前記指定音高に対応する遅延幅の小数部である前記第２の遅延幅に対応するフィルタ係数として設定し、前記第１の遅延器が奇数番目又は偶数番目の遅延器である場合に、
ｇ＝２×ｌ／（１＋ｌ） ・・・（２）
の演算式で示される演算により計算される係数ｇを用いて算出される係数（１－ｇ）を前記フィルタ係数として設定し、
前記遅延長の小数部ｌを入力として、前記（１）式又は（２）式の演算式で示される変化をする係数ｇをエンベロープ値として出力するエンベロープジェネレータブロックを更に備える、
付記１に記載の楽音信号発生装置。
（付記５）
前記第０の遅延器の両端が接続される前記小数部遅延ブロックは、前記第０の遅延器の出力をそのまま出力する演算を実行し、
前記第２の遅延器の両端が接続される前記小数部遅延ブロックは、値０の前記第２の遅延幅に対応する値１のフィルタ係数に対応する値１又は値－１を乗算する各乗算演算の代わりに、前記乗算演算における入力値をそのまま又は符号を変えて前記各乗算演算における出力値として出力する演算を実行する、
付記１に記載の楽音信号発生装置。
（付記６）
付記１に記載の楽音信号発生装置と、
操作子と、
を備えた電子機器。
（付記７）
カスケードに接続され、夫々入力される信号を第１の遅延幅で遅延させる複数の遅延器を備えたディレイラインのいずれかの遅延器に夫々対応されて接続されることにより、入力される信号を前記第１の遅延幅以下の長さの第２の遅延幅で遅延させる、少なくとも３つの小数部遅延ブロックを、前記複数の遅延器のうちの、指定音高に対応する遅延を発生する前記遅延器である第１の遅延器と、前記複数の遅延器のうちの、前記第１の遅延器の前段に対応された第０の遅延器と、前記複数の遅延器のうちの、前記第１の遅延器の後段に対応された第２の遅延器と、に夫々接続させ、
前記指定音高の変化に応じて、接続されている前記第０の遅延器及び接続されている前記第２の遅延器のいずれか一方を、新たな前記第１の遅延器として設定し、前記新たな第１の遅延器の前段の遅延器を新たな第０の遅延器に設定し、前記新たな第１の遅延器の後段の遅延器を新たな第２の遅延器に設定する場合、接続されている前記第０の遅延器及び接続されている前記第２の遅延器のいずれか一方を、前記小数部遅延ブロックに接続し続けさせるとともに、前記新たな第０の遅延器及び前記新たな第２の遅延器の少なくともいずれか一方を、前記新たな第１の遅延器に接続された前記小数部遅延ブロック以外の前記小数部遅延ブロックの少なくともいずれか一方に接続し直す、楽音信号発生方法。
（付記８）
コンピュータに、
カスケードに接続され、夫々入力される信号を第１の遅延幅で遅延させる複数の遅延器を備えたディレイラインのいずれかの遅延器に夫々対応されて接続されることにより、入力される信号を前記第１の遅延幅以下の長さの第２の遅延幅で遅延させる、少なくとも３つの小数部遅延ブロックを、前記複数の遅延器のうちの、指定音高に対応する遅延を発生する前記遅延器である第１の遅延器と、前記複数の遅延器のうちの、前記第１の遅延器の前段に対応された第０の遅延器と、前記複数の遅延器のうちの、前記第１の遅延器の後段に対応された第２の遅延器と、に夫々接続させる処理と、
前記指定音高の変化に応じて、接続されている前記第０の遅延器及び接続されている前記第２の遅延器のいずれか一方を、新たな前記第１の遅延器として設定し、前記新たな第１の遅延器の前段の遅延器を新たな第０の遅延器に設定し、前記新たな第１の遅延器の後段の遅延器を新たな第２の遅延器に設定する場合、接続されている前記第０の遅延器及び接続されている前記第２の遅延器のいずれか一方を、前記小数部遅延ブロックに接続し続けさせるとともに、前記新たな第０の遅延器及び前記新たな第２の遅延器の少なくともいずれか一方を、前記新たな第１の遅延器に接続された前記小数部遅延ブロック以外の前記小数部遅延ブロックの少なくともいずれか一方に接続し直させる処理と、を実行させるプログラム。

【符号の説明】

【0104】

１００ 楽音信号発生装置
１０１ ＣＰＵ
１０２ ＲＯＭ
１０３ ＲＡＭ
１０４ ＤＳＰ又はウェーブガイドモデル回路
１０５ ＡＤＣ又はデジタル入力ポート
１０６ ＡＤＣ
１０７ デジタル入力ポート
１０８ ＤＡＣ／増幅器
１０９ 音量センサ
１１０ ピッチベンドセンサ
１１１ 音高指定スイッチ
２０１ ウェーブガイドモデル制御部
２０２ ウェーブガイドモデル演算部
２０３ 音高情報
２０４ ベンド情報
２０５ 音量情報
２０６ 励振原音
２０７ ボリューム
２０８、３０４、３０６、３０８ 乗算器
２０９ 楽音信号
３０１ ディレイライン
３０２ 遅延器
３０３ フィードバック信号
３０７ フィードバック遅延器
３０９、３１１ 加算器
３１０ スイッチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】