特許 7424580 半導体装置とその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-22

(45)【発行日】2024-01-30

(54)【発明の名称】半導体装置とその製造方法

(51)【国際特許分類】

   H01L 25/07 20060101AFI20240123BHJP

   H01L 25/065 20230101ALI20240123BHJP

   H01L 25/18 20230101ALI20240123BHJP

   G06F 12/00 20060101ALI20240123BHJP

   G11C 5/04 20060101ALI20240123BHJP

【ＦＩ】

H01L25/08 C

G06F12/00 550K

G11C5/04 220

【請求項の数】 5

(21)【出願番号】P 2020038818

(22)【出願日】2020-03-06

(65)【公開番号】P2021141240

(43)【公開日】2021-09-16

【審査請求日】2022-10-12

(73)【特許権者】

【識別番号】000005326

【氏名又は名称】本田技研工業株式会社

(73)【特許権者】

【識別番号】304021417

【氏名又は名称】国立大学法人東京工業大学

(74)【代理人】

【識別番号】100165179

【弁理士】

【氏名又は名称】田▲崎▼ 聡

(74)【代理人】

【識別番号】100126664

【弁理士】

【氏名又は名称】鈴木 慎吾

(74)【代理人】

【識別番号】100154852

【弁理士】

【氏名又は名称】酒井 太一

(74)【代理人】

【識別番号】100194087

【弁理士】

【氏名又は名称】渡辺 伸一

(72)【発明者】

【氏名】作井 康司

(72)【発明者】

【氏名】大場 隆之

【審査官】佐藤 靖史

(56)【参考文献】

【文献】特開２０１８－１５２４１９（ＪＰ，Ａ）

【文献】特開２０１７－０４１４７３（ＪＰ，Ａ）

【文献】特開２０１２－００８７４７（ＪＰ，Ａ）

【文献】特開２００９－０７１０７０（ＪＰ，Ａ）

【文献】国際公開第２０１６／０９８６９１（ＷＯ，Ａ１）

【文献】国際公開第２０１１／０３０４６７（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２５／０７

Ｇ０６Ｆ １２／００

Ｇ１１Ｃ ５／０４

(57)【特許請求の範囲】

【請求項1】

基板に積層された複数の半導体チップを、積層方向に貫通する複数の貫通電極を介して電気的に接続してなる半導体装置であって、
複数の半導体チップが、単数または複数のメモリブロックを有する第一半導体チップと、前記メモリブロックの動作を制御するロジック回路を有する第二半導体チップとを含み、
少なくとも一つの前記第一半導体チップの前記メモリブロックの容量が、他の前記第一半導体チップの前記メモリブロックの容量と異なり、
前記貫通電極が、各々の前記メモリブロックの外周部を貫通しており、
いずれの前記メモリブロックの形成領域にも、前記メモリブロックとして機能し得る最小単位の構造の容量が存在し、かつ前記メモリブロックの形成領域が、前記最小単位の構造の容量の整数倍になっていることを特徴とする半導体装置。

【請求項2】

複数の前記第一半導体チップ同士が、バンプを介さずに接合されていることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記基板から遠い前記第一半導体チップほど、大きい容量の前記メモリブロックを有することを特徴とする請求項１または２のいずれかに記載の半導体装置。

【請求項4】

全ての前記メモリブロックの容量が、最小の前記メモリブロックの容量の整数倍であることを特徴とする請求項１～３のいずれか一項に記載の半導体装置。

【請求項5】

請求項１～４のいずれか一項に記載の半導体装置の製造方法であって、
同じ工程を経た複数の前記第一半導体チップを積層する際に、
最上層以外の各層の前記第一半導体チップに対し、上層になる他の前記第一半導体チップを積層する前に、積層方向において前記他の第一半導体チップの前記貫通電極と重ならない非積層貫通電極を形成することを特徴とする半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置とその製造方法に関する。

【背景技術】

【0002】

近年、ＤＲＡＭチップを積層させ、バンド幅を拡大し、高速化を図るＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）が注目されている（特許文献１、２）。現在開発されている最先端のＨＢＭ２は、４チップを積層してなり、１０２４チャネル分の入出力Ｉ／Ｏを備えている。今後開発されるＨＢＭは、さらに高速化されるＣＰＵ／ＧＰＵのスピードに適応させるために、何らかの方法で、入出力Ｉ／Ｏ数を１桁、２桁と増加させ、より大規模な並列処理（Ｐａｒａｌｌｅｌｉｓｍ）を実現することが求められる。

【0003】

入出力Ｉ／Ｏ数を１桁～２桁増加させた大規模な並列処理を実現するためには、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）のサイズを縮小し、現在の１００μｍピッチから数１０μｍピッチに、最終的には１０μｍピッチとなるように狭ピッチ化する必要がある。しかしながら、積層させるＤＲＡＭチップの膜厚は約５０μｍ、積層チップピッチが約１００μｍもあるため、設計ルールによって、ＴＳＶサイズの縮小、狭ピッチ化が阻まれており、ＴＳＶに接続される入出力（Ｉ／Ｏ）数の増加が律則されている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１８－３２１４１号公報

【文献】特開２００６－２７７８７０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

従来のＮＡＮＤフラッシュメモリ等の記憶デバイスは、記憶するデータのサイズによらず、容量が固定（統一）された複数のメモリブロックを有する。しかしながら、記憶するデータのサイズによって必要な容量は様々であり、それぞれのデータが、サイズに適した容量のメモリブロックに記憶されることが好ましい。サイズが大きいデータは、容量が大きいメモリブロックに記憶させる必要があるが、サイズが小さいデータは、容量が小さいメモリブロックに記憶させる方が、負荷容量が小さくなる分、より高速な動作（消去・書き込み・読み出し）が可能となるため好ましい。

【0006】

本発明は上記事情に鑑みてなされたものであり、記憶する様々なデータのサイズに対し、適した容量のメモリブロックを、いずれかの半導体チップに有する半導体装置と、その製造方法を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記課題を解決するため、本発明は以下の手段を採用している。

【0008】

（１）本発明の一態様に係る半導体装置は、基板に積層された複数の半導体チップを、積層方向に貫通する複数の貫通電極を介して電気的に接続してなる半導体装置であって、複数の半導体チップが、単数または複数のメモリブロックを有する第一半導体チップと、前記メモリブロックの動作を制御するロジック回路を有する第二半導体チップとを含み、少なくとも一つの前記第一半導体チップの前記メモリブロックの容量が、他の前記第一半導体チップの前記メモリブロックの容量と異なり、前記貫通電極が、各々の前記メモリブロックの外周部を貫通している。

【0009】

（２）前記（１）に記載の半導体装置において、複数の前記第一半導体チップ同士が、バンプを介さずに接合されていることが好ましい。

【0010】

（３）前記（１）または（２）のいずれかに記載の半導体装置において、前記基板から遠い前記第一半導体チップほど、大きい容量の前記メモリブロックを有していてもよい。

【0011】

（４）前記（１）～（３）のいずれか一つに記載の半導体装置において、全ての前記メモリブロックの容量が、最小の前記メモリブロックの容量の整数倍であることが好ましい。

【0012】

（５）本発明の一態様に係る半導体装置の製造方法は、前記（１）～（４）のいずれか一つに記載の半導体装置の製造方法であって、同じ工程を経た複数の前記第一半導体チップを積層する際に、最上層以外の各層の前記第一半導体チップに対し、上層になる他の前記第一半導体チップを積層する前に、積層方向において前記他の第一半導体チップの前記貫通電極と重ならない非積層貫通電極を形成する。

【発明の効果】

【0013】

本発明の半導体装置とその製造方法によれば、少なくとも一つの第一半導体チップのメモリブロックを、他の第一半導体チップのメモリブロックと異なる容量とすることができる。本発明の半導体装置は、容量が異なる二種類以上のメモリブロックを備えることができ、記憶する様々なデータのサイズに対し、適した容量のメモリブロックを、いずれかの第一半導体チップに有する。

【図面の簡単な説明】

【0014】

【図1】（ａ）本発明の第一実施形態に係る半導体装置の斜視図である。（ｂ）（ａ）の半導体装置の一部を拡大した図である。

【図2】（ａ）～（ｄ）図１の半導体装置を構成する各半導体チップにおける、メモリブロックの容量・形状の一例を示す平面図である。

【図3】（ａ）～（ｄ）図１の半導体装置を構成する各半導体チップにおける、メモリブロックの容量・形状の変形例１を示す平面図である。

【図4】（ａ）～（ｄ）図１の半導体装置を構成する各半導体チップにおける、メモリブロックの容量・形状の変形例２を示す平面図である。

【図5】（ａ）～（ｄ）図１の半導体装置を構成する各半導体チップにおける、メモリブロックの容量・形状の変形例２を示す平面図である。

【発明を実施するための形態】

【0015】

以下、本発明を適用した実施形態に係る半導体装置とその製造方法について、図面を用いて詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。

【0016】

図１（ａ）は、本発明の第一実施形態に係る半導体装置１００の構成例を、模式的に示す斜視図である。図１（ｂ）は、半導体装置１００の一部の領域Ｒを拡大した図である。

【0017】

半導体装置１００は、主に、基板１０１と、基板１０１上に積層された複数の半導体チップ１０２と、複数の半導体チップ１０２を積層方向Ｌに貫通し、一端が基板１０１に固定された貫通電極（ＴＳＶ）１０３と、を備えている。

【0018】

複数の半導体チップ１０２は、単数または複数の第一半導体チップ１０４と、第二半導体チップ１０５とを含み、貫通電極１０３を介して互いに電気的に接続されている。第一半導体チップ１０４は、単数または複数のメモリブロック１０６を有する。貫通電極１０３は、各々のメモリブロック１０６の外周部を貫通している。複数の貫通電極１０３のそれぞれに接続された機能素子（不図示）が、所定のタイミングでオンまたはオフの動作を行うように、複数の貫通電極１０３のそれぞれに対し、信号の入出力動作を行う入出力（Ｉ／Ｏ）素子（トランジスタ）１０７が接続されている。第二半導体チップ１０５は、メモリブロック１０６の動作を制御するロジック回路を有する。

【0019】

ここでは、基板１０１上に、一つの第二半導体チップ１０５、四つの第一半導体チップ１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄが、順に形成されている場合について例示している。第一半導体チップ１０４の数については、特に限定されることはなく、用途、スペースの制限等に応じて決定する。

【0020】

図１では、複数の半導体チップ１０２同士が、互いに離間した状態を示しているが、実際には、これらは接合されているものとする。ただし、バンプを挟んで接合する場合、バンプ材料との熱膨張係数の違い等によって半導体チップに加わるストレスが大きくなる。さらに、バンプのサイズ分、半導体チップ１０２同士の距離が大きくなるため、貫通電極１０３を長くする必要がある。また、アスペクト比の関係から、貫通電極１０３は、長くした分だけ太くする必要もあり、さらに、貫通電極１０３同士のピッチを広げる必要がある。

【0021】

これらのことを考慮すると、貫通電極１０３のサイズの縮小、狭ピッチ化を実現する上では、半導体チップ１０２同士は、バンプを介さずに、直接、または中間層（接着剤層等）を挟んで接合されていることが好ましい。バンプを介さずに接合する場合、隣接するメモリブロック１０６の貫通電極１０３同士の距離を、バンプ同士の接触を考慮せずに縮めることができる。そのため、メモリブロック１０６において、外周部の端部（以下では、単に外周と呼ぶことがある。）ぎりぎりの位置に貫通電極１０３を設けることができる。

【0022】

半導体チップ１０２を薄くするほど、貫通電極１０３のサイズの縮小、狭ピッチ化を実現しやすくなる。貫通電極１０３を数１０μｍピッチで形成することを想定すると、半導体チップ１０２の厚みは、１０μｍ以下であることが好ましく、５μｍ以下であればより好ましい。ただし、半導体チップ１０２を薄くし過ぎると、他の半導体チップ１０２との接合等に伴うストレスが加わった際に、割れやすくなってしまう。割れの防止を考慮すると、半導体チップ１０２の厚みは、２μｍ以上であることが好ましい。

【0023】

第一半導体チップ１０４は、半導体材料、絶縁体材料等からなるチップ基板上に、少なくとも一つ、好ましくは複数のＤＲＡＭ等のメモリブロック１０６を有しており、メモリブロック１０６ごとに、ＤＲＡＭ等の所定の機能素子が備わっている。図１では、８０個のメモリブロック１０６を有している場合について例示している。第一半導体チップ１０４の積層数について限定されることはない。

【0024】

メモリブロック１０６は、各々の第一半導体チップ１０４の用途に応じて、二種類以上の様々な容量を有する。つまり、少なくとも一つの第一半導体チップ１０４に設けられた、一つのメモリブロック１０６の容量が、他の第一半導体チップ１０４に設けられた一つのメモリブロック１０６の容量と異なる。

【0025】

図２（ａ）～（ｄ）は、それぞれ、半導体装置１００を構成する第一半導体チップ１０４（１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄ）の平面図であり、メモリブロックの容量・形状の一例を示している。これら四つの第一半導体チップ１０４は、基板１０１側から、第一半導体チップ１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄの順に積層されている。この例では、基板１０１から遠い第一半導体チップ１０４ほど、すなわち上層側の第一半導体チップ１０４ほど、大きい容量のメモリブロック１０６を有する。第一半導体チップ１０４の積層数が限定されることはない。

【0026】

第一半導体チップ１０４Ａでは、中央のメモリブロック形成領域１０６Ｒに、矩形のメモリブロック１０６Ａが６４個設けられ、Ｘ方向、Ｙ方向に格子状に並んで配置されている。ここでは、貫通電極１０３の図示を省略しているが、メモリブロック外周（実線で表示）に沿って並んでものとする。

【0027】

本実施形態では、このメモリブロック１０６Ａの容量を最小とし、他の第一半導体チップ１０４Ｂ、１０４Ｃ、１０４Ｄのメモリブロック１０６Ｂ、１０６Ｃ、１０６Ｄの容量が、メモリブロック１０６Ａの容量を基準容量（破線で表示）とし、これより大きいとしている。具体的には、メモリブロック１０６Ｂ、１０６Ｃ、１０６Ｄの容量を、それぞれ、メモリブロック１０６Ａの４倍、１６倍、６４倍の容量としている。メモリブロック１０６Ｂ、１０６Ｃは、メモリブロック１０６Ａと同様に、Ｘ方向、Ｙ方向に格子状に並んで配置されている。メモリブロック１０６Ｄは、単体でメモリブロック形成領域１０６Ｒを占有している。

【0028】

積層方向Ｌにおいて隣接する第一半導体チップ１０４間で、メモリブロック１０６の容量が異なる場合、メモリブロック１０６の外周のうち少なくとも一部分が重ならず、この部分に沿って並ぶ各層の貫通電極１０３同士も重ならない。この場合には、積層方向Ｌにおいて、隣接する上下両層の第一半導体チップ１０４の貫通電極１０３と重ならず、一体化されない両側非積層貫通電極、または、上層、下層のいずれかの第一半導体チップ１０４の貫通電極１０３と重ならず、一体化されない片側非積層貫通電極が形成される。ただし、両側非積層貫通電極、片側非積層貫通電極は、隣接する第一半導体チップ１０４の貫通電極１０３に対し、層間絶縁膜中の配線（不図示）を介して、電気的に接続されているものとする。

【0029】

第一半導体チップ１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄは、いずれも同じウェハプロセスを経て製造されるものである。そのため、全ての第一半導体チップ１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄのメモリブロック形成領域１０６Ｒにおいて、貫通電極１０３以外の構成は同じである。したがって、いずれのメモリブロック形成領域１０６Ｒにも、メモリブロック１０６として機能し得る最小単位の構造（サブメモリブロック）が存在し、かつメモリブロック形成領域１０６Ｒを、この最小単位の構造の容量の整数倍とすることが好ましい。このような構成であれば、ウェハプロセス後に、貫通電極を設ける位置のみを調整することにより、所望の容量のメモリブロック１０６を形成することができる。全てのメモリブロック１０６の容量が、最小のメモリブロックの容量の整数倍となっていれば、スペースの無駄をなくすことができるため、好ましい。

【0030】

各第一半導体チップ１０４に形成される貫通電極１０３には、積層方向Ｌにおいて、上層側に隣接する他の第一半導体チップの貫通電極１０３と重なる積層貫通電極１０３Ａと、重ならない非積層貫通電極１０３Ｂとがある。

【0031】

非積層貫通電極１０３Ｂについては、上層側の第一半導体チップ１０４とともに、一括して貫通孔を形成することができない。そのため、本実施形態の半導体装置の製造方法では、同じ工程を経た複数の第一半導体チップを積層する際に、次の工程が必要となる。すなわち、最上層以外の各層の第一半導体チップ１０４に対し、上層になる他の第一半導体チップ１０４を積層する前に、積層方向Ｌにおいて他の第一半導体チップ１０４の貫通電極１０３と重ならない非積層貫通電極１０３Ｂを形成する。

【0032】

積層貫通電極１０３Ａについては、非積層貫通電極１０３Ｂと同時に形成してもよいし、全ての第一半導体チップ１０４を最上層まで積層した後に、積層貫通電極１０３Ａのみを、全ての第一半導体チップ１０４を貫通するように一括して形成してもよい。

【0033】

各層のメモリブロック１０６の容量・形状については、メモリブロック１０６として機能し得る最小単位の矩形構造（サブメモリブロック）を組み合わせたものであれば、用途に応じて任意に構成することができる。メモリブロック１０６の構成に関する変形例を、以下に列挙する。

【0034】

（変形例１）
図３（ａ）～（ｄ）は、それぞれ、半導体装置１００を構成する第一半導体チップ１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄの平面図であり、メモリブロックの容量・形状の変形例１を示している。変形例１では、基板１０１から遠い第一半導体チップ１０４ほど、すなわち上層側の第一半導体チップ１０４ほど、小さい容量のメモリブロック１０６を有する。第一半導体チップ１０４の積層数が限定されることはない。

【0035】

図２（ａ）～（ｄ）に示した例に対し、変形例１では、第一半導体チップごとのメモリブロック１０６の大小関係が異なっているが、その他の構成は同様である。メモリブロック１０６の容量は、第一半導体チップ１０４の積層順に単調に変化してもよいし、積層順と関係なく変化してもよい。

【0036】

（変形例２）
図４（ａ）～（ｄ）は、それぞれ、半導体装置１００を構成する第一半導体チップ１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄの平面図であり、メモリブロックの容量・形状の変形例２を示している。変形例２では、複数の第一半導体チップ１０４同士で、メモリブロック１０６の容量が同じになっている。ここでは中間層の第一半導体チップ１０４Ｂ、１０４Ｃのメモリブロックの容量が等しくなっている。

【0037】

メモリブロック１０６の容量が等しい第一半導体チップ１０４の数について、限定されることはない。また、メモリブロック１０６の容量が等しい第一半導体チップ１０４同士の積層順序は、連続していてもよいし、連続していなくてもよい。変形例２の構成であれば、例えば、所定のサイズのデータを特に多く記憶させたい場合にも、そのサイズに対応する同じ容量のメモリブロックを複数層にわたって備えることにより、適応することができる。

【0038】

（変形例３）
図５（ａ）～（ｄ）は、それぞれ、半導体装置１００を構成する第一半導体チップ１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄの平面図であり、メモリブロックの容量・形状の変形例３を示している。変形例３では、メモリブロック１０６の容量については、図２（ａ）～（ｄ）に示した例と同様に、基板１０１から遠い層ほど大きくなるように構成されているが、メモリブロック１０６の形状が異なっている。一部または全部の第一半導体チップ１０４において、メモリブロック１０６を構成するサブメモリブロックの数が、Ｘ方向とＹ方向とで同じであってもよいし、変形例３のように異なっていてもよい。

【0039】

以上のように、本実施形態の半導体装置１００では、少なくとも一つの第一半導体チップ１０４のメモリブロック１０６を、他の第一半導体チップ１０４のメモリブロック１０６と異なる容量とすることができる。つまり、本実施形態の半導体装置１００は、容量が異なる二種類以上のメモリブロック１０６を備えることができ、記憶する様々なデータのサイズに対し、適した容量のメモリブロック１０６を、いずれかの第一半導体チップ１０４に有するものである。

【0040】

そのため、サイズが異なる複数種類のデータを記憶させる用途がある場合に、それぞれのデータに対し、サイズに適した容量のメモリブロック１０６を割り当てることができる。これにより、サイズが大きいデータを、容量が大きいメモリブロック１０６に記憶させるとともに、サイズが小さいデータを、容量が小さいメモリブロック１０６に記憶させ、負荷容量を小さくすることができ、効率的な記憶を実現することができる。

【0041】

全ての第一半導体チップ１０４において、メモリブロック１０６の容量が統一される従来の半導体装置は、いずれのメモリブロック１０６も、大きいサイズのデータに合わせた大きい容量を有する必要がある。これに対し、本実施形態の半導体装置１００では、記憶するデータのサイズに応じて一部のメモリブロックの負荷容量を小さくすることができる分、より高速な動作（消去・書き込み・読み出し）が可能となる。

【0042】

予め、記憶させる複数のデータのサイズが決まっている場合には、製造段階において、各々のデータのサイズに応じて、割り当てる各々の第一半導体チップ１０４のメモリブロック１０６の容量を作り分けることにより、最適構造の半導体装置１００を提供することができる。

【符号の説明】

【0043】

１００・・・半導体装置
１０１・・・基板
１０２・・・半導体チップ
１０３・・・貫通電極
１０４、１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄ・・・第一半導体チップ
１０５・・・第二半導体チップ
１０６、１０６Ａ、１０６Ｂ、１０６Ｃ、１０６Ｄ・・・メモリブロック
１０６Ｒ・・・メモリブロック形成領域
１０７・・・入出力
Ｌ・・・積層方向
Ｒ・・・領域

【図1】

【図2】

【図3】

【図4】

【図5】