特許 7425535 フォトニックチップ、フィールドプログラマブルフォトニックアレイおよびフォトニック集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-23

(45)【発行日】2024-01-31

(54)【発明の名称】フォトニックチップ、フィールドプログラマブルフォトニックアレイおよびフォトニック集積回路

(51)【国際特許分類】

   G02F 3/00 20060101AFI20240124BHJP

   G02F 1/01 20060101ALI20240124BHJP

   G11C 13/04 20060101ALI20240124BHJP

   G02B 6/12 20060101ALI20240124BHJP

【ＦＩ】

G02F3/00

G02F1/01 F

G11C13/04 300

G02B6/12 361

【請求項の数】 18

【外国語出願】

(21)【出願番号】P 2018247546

(22)【出願日】2018-12-28

(65)【公開番号】P2020106747

(43)【公開日】2020-07-09

【審査請求日】2021-11-15

【前置審査】

(73)【特許権者】

【識別番号】516365529

【氏名又は名称】ウニヴェルシダッド ポリテクニカ デ バレンシア

(74)【代理人】

【識別番号】110000338

【氏名又は名称】弁理士法人 ＨＡＲＡＫＥＮＺＯ ＷＯＲＬＤ ＰＡＴＥＮＴ ＆ ＴＲＡＤＥＭＡＲＫ

(72)【発明者】

【氏名】カプマニー フランコイ，ホセ

(72)【発明者】

【氏名】ガスラ メストレ，イバナ

(72)【発明者】

【氏名】ペレス ロペス，ダニエル

【審査官】大西 孝宣

(56)【参考文献】

【文献】米国特許出願公開第２００９／０２０８１６２（ＵＳ，Ａ１）

【文献】特開２００６－２５１４２９（ＪＰ，Ａ）

【文献】特表２０１５－５２８１３０（ＪＰ，Ａ）

【文献】スペイン国特許出願公開第２６９４２４９（ＥＳ，Ａ１）

【文献】米国特許出願公開第２０１５／０３５４９３８（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１７／０３５１２９３（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００９／０１２９７２３（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１０／０１１９２２６（ＵＳ，Ａ１）

【文献】中国特許出願公開第１０７１９３０８５（ＣＮ，Ａ）

【文献】PEREZ, Daniel et al.，Programmable multifunctional integrated nanohotonics，Nanophotonics，ドイツ，De Gruyter，2018年07月28日，Vol.7, No.8，p.1351-1371，https://doi.org/10.1515/nanoph-2018-0051

【文献】PEREZ, Daniel et al.，Reconfigurable integrated waveguide meshes for photonic signal processing and emerging applications，Proceedings of SPIE Integrated Optics: Devices, Materials, and Technologies XXII，SPIE，2018年02月23日，Vol.10535，p.105351L-1 - 105351L-13，doi:10.1117/12.2292733

【文献】SHOKRANEH, Farhad et al.，A 4×4 Reconfigurable Optical Processor，2018 Asia Communications and Photonics Conference (ACP)，IEEE，2018年10月26日，p.1-3，DOI:10.1109/ACP.2018.8596132

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０２Ｆ １／００ － １／１２５

Ｇ０２Ｆ １／２１ － ７／００

Ｇ０２Ｂ ６／１２ － ６／１４

ＪＳＴＰｌｕｓ／ＪＳＴＣｈｉｎａ／ＪＳＴ７５８０（ＪＤｒｅａｍＩＩＩ）

(57)【特許請求の範囲】

【請求項1】

フォトニックチップであって、
ａ）複数のプログラマブルビルディングブロックに相互接続されて、前記複数のプログラマブルビルディングブロックのそれぞれの内部にフィードバック伝播を供給する、共鳴素子のない少なくとも１つのプログラマブルフォトニックアナログブロック（ＰＰＡＢ）と、
ｂ）前記複数のプログラマブルビルディングブロックの内部にフィードバック伝播を供給するために相互接続されることができる、共鳴素子のない少なくとも１つの再構成可能な光インターコネクション（ＲＰＩ）であって、隣接する前記プログラマブルフォトニックアナログブロック同士の間に共鳴素子を入れずに、隣接する前記プログラマブルフォトニックアナログブロック同士を相互接続するように構成される、少なくとも１つの再構成可能な光インターコネクションと、
を備えることを特徴とする、フォトニックチップ。

【請求項2】

上記少なくとも１つの再構成可能な光インターコネクション（ＲＰＩ）は少なくとも２つの光導波路素子を備えることを特徴とする、請求項１に記載のフォトニックチップ。

【請求項3】

上記光導波路素子は両方向に伝播可能であるように構成されることを特徴とする、請求項２に記載のフォトニックチップ。

【請求項4】

上記光導波路素子は光路を配列に配置するようにプログラム可能であるように構成されることを特徴とする、請求項２に記載のフォトニックチップ。

【請求項5】

上記少なくとも１つのプログラマブルフォトニックアナログブロック（ＰＰＡＢ）は、４つの構成要素の中でそれぞれ位相関係が異なる４つの構成要素を有する、ＳＵ（２）で表される、次数２の特殊ユニタリー群のユニタリー２×２回転行列によって記述される、少なくとも２つの入力ポート（（ａ１、ｂ１）、（ａ２、ｂ２））と、２つの出力ポート（（ａ３、ｂ３）、（ａ４、ｂ４））とを備えることを特徴とする、請求項１に記載のフォトニックチップ。

【請求項6】

上記少なくとも１つのプログラマブルフォトニックアナログブロックは、少なくとも１つの入力ポートと２つの出力ポートとの間に、任意の分割比K(0<=K<=1)および共通の位相シフトΔ_PPABを独立して構成することができることを特徴とする、請求項５に記載のフォトニックチップ。

【請求項7】

上記少なくとも１つの再構成可能な光インターコネクション（ＲＰＩ）は、共通値Δ_ＲＰＩに対する独立かつ調節可能な差動位相シフトφを、以下の送信アレイ：

【数1】

によって、上記少なくとも２つの光導波路素子の２つの光導波路入力フィールドに提供するように構成されることを特徴とする、請求項２に記載のフォトニックチップ。

【請求項8】

請求項１から７のいずれか１項に記載の、少なくとも２つのフォトニックチップを備えるフィールドプログラマブルフォトニックアレイ。

【請求項9】

請求項８において定義された少なくとも２つのフォトニックチップの相互接続のためのプログラム可能でかつ調節可能な結合器を備えるフォトニック集積回路であって、上記少なくとも２つのフォトニックチップは、上記プログラム可能でかつ調節可能な結合器を用いて干渉構造を構成する、フォトニック集積回路。

【請求項10】

上記フィールドプログラマブルフォトニックアレイが、光増幅、光源、電気光学変調、オプトエレクトロニック光検出、光吸収および遅延線アレイ、可視光波長および偏光（逆）多重化、光ルーティング等の基本的な光学的処理タスクを行うように構成された高性能のビルディングブロックに相互接続されることを特徴とする、請求項９に記載のフォトニック集積回路。

【請求項11】

上記フィールドプログラマブルフォトニックアレイが、スペクトル的に循環的な方法またはスペクトル的に非循環的な方法のどちらかで光の波長多重化／逆多重化を行うように構成された高性能のビルディングブロックに相互接続されることを特徴とする、請求項９に記載のフォトニック集積回路。

【請求項12】

マッハツェンダ干渉計（ＭＺＩ）型の非共鳴型干渉計で実装されるプログラマブルフォトニックアナログブロック設計および再構成可能な光インターコネクション設計を特徴とする、請求項９に記載のフォトニック集積回路。

【請求項13】

長さが等しい２つのアームを備えるマッハツェンダ干渉計型の非共鳴型干渉計で実装されるプログラマブルフォトニックアナログブロック設計および再構成可能な光インターコネクション設計を特徴とする、請求項９に記載のフォトニック集積回路。

【請求項14】

二重駆動方向性結合器で実装されるプログラマブルフォトニックアナログブロック設計および再構成可能な光インターコネクション設計を特徴とする、請求項９に記載のフォトニック集積回路。

【請求項15】

任意の多数のポートを備えるプログラマブルフォトニックアナログブロックおよび再構成可能な光インターコネクションを特徴とする、請求項９に記載のフォトニック集積回路。

【請求項16】

位相チューナおよび振幅チューナがＭＥＭＳ、熱光学効果、電気光学効果、オプトメカニクス効果または電気容量効果に基づく、プログラマブルフォトニックアナログブロックおよび再構成可能な光インターコネクションを特徴とする、請求項９に記載のフォトニック集積回路。

【請求項17】

プログラマブルフォトニックアナログブロックおよび再構成可能な光インターコネクションは均一アレイで分布する導波路のメッシュ配列を定義する、請求項９に記載のフォトニック集積回路。

【請求項18】

プログラマブルフォトニックアナログブロックおよび再構成可能な光インターコネクションは不均一アレイで分布する導波路のメッシュ配列を定義する、請求項９に記載のフォトニック集積回路。

【発明の詳細な説明】

【発明の詳細な説明】

【0001】

〔技術分野〕
本発明は、少なくとも１つのプログラマブルフォトニックアナログブロック（ＰＰＡＢ）と、少なくとも１つの再構成可能な光インターコネクション（ＲＰＩ）とを組み合わせることによって実現されるフォトニックチップに関する。当該フォトニックチップは、そのリソース（すなわち、ＰＰＡＢおよびＲＰＩ）の適切なプログラミングと、その入力ポートならびに出力ポートの選択と、それに組み合わせて任意の高性能な周辺ビルディングブロックとによって、１つまたは同時に多種のフォトニック回路および／または線形マルチポート変換を実装できる。

【0002】

〔背景技術〕
プログラマブル多機能性フォトニクス（ＰＭＰ）は、適切なプログラミングによって多種多様な機能性を備え得る、統合された光ハードウェアの共通の構成を設計することを目指している。様々な著者が、カスケードビームスプリッタまたはマッハツェンダ干渉計（ＭＺＩｓ）に基づいたプログラマブル回路の種々の構成および設計原理を提案する理論的な研究を取り扱ってきた。これらの提案においては、プログラマブル回路を実施するために多方面の解決策が提示されているが、これらの提案のどれ一つとして、単一の回路、複合回路、または同時に存在する任意の回路さえ実施するようにプログラミングされ得るフォトニックデバイスについての設計上の完全な解決策を明確に述べるものはない。

【0003】

〔発明の概要〕
〔発明が解決しようとする課題〕
本明細書に記載される本発明の目的は、上で提示した問題を解決すること、かつ、電子フィールドプログラマブルアナログゲートアレイにおけるのと同様に、単一の総合的なハードウェアプラットフォームによって複数の機能性を提供できるようにすることにある。

【0004】

本発明の目的は、プログラマブルフォトニックアナログブロック（ＰＰＡＢ）のユニットおよび再構成可能な光インターコネクション（ＲＰＩ）のユニットを、好ましくはフォトニックチップを介して反復および相互接続することに基づく。ＰＰＡＢは、基本的な任意のアナログ動作（再構成可能な光パワー／エネルギー分割および独立した位相シフト）を実施するための基本的な構成要素を提供する。非常に広い意味では、再構成可能な処理は、プログラマブルロジックブロック（ＰＬＢ）が電子ＦＰＧＡでデジタル動作を行うのと同様、あるいは再構成可能なアナログブロック（ＣＢＡ）が電子フィールドプログラマブルアナログアレイ（ＦＰＡＡ）でアナログ動作を行うのと同様であり、相互接続はＲＰＩによって提供されるＰＰＡＢ間において再構成可能であると考えられる。このため、かつ、前述のことを考慮すれば、本発明の目的は、１つまたは多種の同時に存在するフォトニック回路および／または線形マルチポート変換を、それらのリソース（すなわち、対応するＰＰＡＢおよびＲＰＩ）を適切にプログラミングすることにより、またそれらの入力ポートおよび出力ポートを選択することにより、可能にすることが分かる。

【0005】

本発明の目的は、一組の請求項に記載されており、参照することにより、本明細書に含まれる。

【0006】

提案された、本発明のフォトニックチップ、フィールドプログラマブルフォトニックアレイ（ＦＰＰＡ）は、フィールドプログラマブルハードウェアアプローチ特有の一連の利益をもたらす。これらは、
・製造時間がより短く、より短い時間で市場へ出せること、
・プロトタイプ開発費用および経常外エンジニアリング費用が低いこと、
・構想を展開する際の、および構想をＡＳＰＩＣに変える際の金銭上のリスクが低減されること、
・多機能動作およびマルチタスク動作、
・回路の最適化、
を含む。

【0007】

提案された、本発明のフォトニックチップおよびフィールドプログラマブルフォトニックアレイ（ＦＰＰＡ）は、以下の用途に適している：
・航空宇宙および防衛（航空電子工学、通信、セキュアソリューション、宇宙）：
・自動車（高解像度映像、画像処理、車両ネットワーキングおよびコネクティビティ、オートモーティブインフォテインメント）
・データセンタ（サーバ、ルータ、スイッチ、ゲートウェイ）
・高性能計算（サーバ、スーパーコンピュータ、ＳＩＧＩＮＴシステム、高性能レーダ（ＲＡＤＡＲ）、高性能ビーム形成システム、量子計算、高速ニューラルネットワーク）
・集積回路設計（ＡＳＰＩＣプロトタイピング、ハードウェアエミュレーション）
有線通信および無線通信（光伝送ネットワーク、ネットワーク処理５Ｇコネクティビティインターフェース、モバイルバックホール）
・ハードウェアアクセラレータ
機械およびディープラーニングアプリケーション。

【0008】

〔図面の簡単な説明〕
成されている説明を補足するため、かつ、本発明の特徴をより理解しやすくする目的で、本発明の好ましい実用的な実施形態に基づき、説明の不可欠な一部として図一式を添える。図一式には、例示的かつ非限定的なかたちで以下のことが示されている。
〔図１〕提案された本発明のフォトニックチップの概略図例である。拡大図は、左上から右下への伝播方向に関連するプログラマブルフォトニックアナログブロックの詳細を示す。
〔図２〕本発明のデバイスの、４種類の好ましい２×２ＰＰＡＢブロック、および破線で示された、それらの内部の信号結合レイアウトを示す。
〔図３〕本発明のデバイスの、ポートにおいて内部および外部の光場を含むＡ型のＰＰＡＢブロックを示す。
〔図４〕フォトニック信号処理において必要とされる非常に基本的な動作を生じさせる、少なくとも１つのプログラマブルフォトニックアナログブロック（ＰＰＡＢ）と、少なくとも１つの再構成可能な光インターコネクション（ＲＰＩ）の単純なプログラミングの非限定的ないくつかの例を示す。
〔図５〕２つのアクセスＲＰＩ位相シフト素子と、１つの再構成可能な光インターコネクション（ＲＰＩ）と、左上のポートから右下のポートへの伝播方向用のＡ型のＰＰＢＡとの複合効果を示す図である（左：ＰＰＡＢに先立つＰＲＩ。右：ＰＰＡＢに続くＰＰＡＢ）。
〔図６〕正方形型の均一なフォトニックチップ設計に関連する第１設計のレイアウトを示す。Ａ型およびＢ型のＰＰＡＢ素子は、デバイスのすべての縦列および横列においてインターリーブされており、この設計をＡＢＡＢＡＢと表す。
〔図７〕第２設計を示す。インターリーブされたＡ型およびＢ型のＰＰＡＢの縦列が、Ｃ型のＰＰＡＢによって形成された縦列とインターリーブされており、この設計をＡＢＣＣＡＢと表す。
〔図８〕第３設計の例を示す。インターリーブされたＡ型およびＢ型のＰＰＡＢの縦列が、Ｄ型のＰＰＡＢによって形成された縦列とインターリーブされており、この設計をＡＢＤＤＡＢと表す。
〔図９〕左側に、本発明のフォトニックチップの設計／構成フローに関係する主な工程を示しており、右側に、フォトニックチップのソフト層およびハード層、および周辺の高性能ブロックを含む拡大レイアウトを示す。
〔図１０〕輪状の空洞、マッハツェンダ干渉計、および本発明のフォトニックチップのＡＢＡＢＡＢ設計を用いた３ｘ３マルチポート干渉計を同時に実装することを示す。
〔図１１〕輪状の空洞、マッハツェンダ干渉計、および本発明のフォトニックチップのＡＢＣＣＡＢ設計を用いた３ｘ３マルチポート干渉計を同時に実装することを示す。
〔図１２〕輪状の空洞、マッハツェンダ干渉計、および本発明のフォトニックチップのＡＢＤＤＡＢ設計を用いた３ｘ３マルチポート干渉計を同時に実装することを示す。
〔図１３〕ＰＰＡＢ素子（上方）、いくつかのフィールドプログラマブルフォトニックアレイ（ＦＰＰＡ）レイアウト（中間）、および他のＦＰＰＡの可能な構成（下方）を実装するためのいくつかの技術選択肢を示す。
〔図１４〕波長多重化および逆多重化タスクをもたらす高性能ビルディングブロックによるＦＰＰＡ実装を示す。基本的な処理ユニットの配列をこのブロックに結合して、異なるチャネルおよび異なる波長で処理ができるようにすることができる。

【0009】

〔発明を実施するための形態〕
本発明の目的の好ましい実施形態において、デバイスは、図１に示すように提供される。図１に示すのは、少なくとも１つであるが好ましくは多数のプログラマブルフォトニックアナログブロック（ＰＰＡＢ）と、フォトニックチップ基板上に作成された一連の光導波路素子によって実現される少なくとも１つの再構成可能な光インターコネクション（ＲＰＩ）とを備えるフィールドプログラマブルフォトニックアレイ（ＦＰＰＡ）である。また、ＲＰＩを構成する導波路素子は、プログラマブル特性を有し、光を両方向に伝播し得る。図１の設計は、どの特定の導波路アレイの構造も想定していないこと、および、図１に示された正方形の設計は例示のみを目的としていることを考慮されたい。ＰＰＢＡに対して種々の構成が考えられるが、ここでは、非常に基本的な２×２（２つの入力ポート／２つの出力ポートを有するＰＰＢＡユニット）を用いた設計を例示する。上記ＰＰＡＢのスキームは、特定の軸配向に対して、かつ、内部の結合路を除いて、図１の正方形に示されている。概括的に、様々な選択肢を以下で検討するが、それらのどれもＡから得られ得るものである（例えば、Ｂ、Ｃ、Ｄが回転によって得られる特定の例を参照）。Ａにおいて、第１入力ポートは縦方向に揃えられ、第２入力ポートは横方向に揃えられ、第１出力ポートは縦方向に揃えられ、第１出力ポートは横方向に揃えられ、従来の回転によってさまざまな選択肢が得られる（ＢはＡを９０°回転したもの、ＣはＡを４５°回転したもの、ＤはＡを－４５°回転したもの）。図２は、考えられる選択肢を示す。ＰＰＡＢは、独立した電力結合関係および調整可能な位相調整（以下で説明）をもたらす機能を有する。

【0010】

ＰＰＡＢの独立した動作は、Ａ型の場合に関する図３に図示されている（他の型についての説明は、同様の論理の筋道に従う）。図３は、入力ポートおよび出力ポート（ｂ１、ｂ２、ｂ３、ｂ４）における光場の表示、また、ＰＰＡＢを囲む入力／出力ＲＰＩ素子（ａ１、ａ２、ａ３、ａ４）における外部場の表示を含む、Ａ型のＰＰＢＡの設計を示す。

【0011】

ＰＰＡＢは、光導波路入力フィールドと出力光導波路出力フィールドとの間に、共通する調節可能な位相シフトΔ_ＰＰＡＢおよび調節可能な光パワー分割比K=sinθ(０<=K<=１）を独立して構成可能な２×２フォトニック部品である。２つの伝播方向が考えられ、第１の伝播方向は、左上のポートから右下のポートへの方向であり、以下の２つの送信アレイのいずれかによって特徴付けられる。

【数1】

式中、σ_ｏ、σ_１、およびσ_２は、それぞれ、ゼロ、第１パウリ行列、および第２パウリ行列を示す。両方とも、線形関係によって、２つの外部の制御信号（電気信号、機械信号、音響信号）を用いて変更できる。第２の伝播方向は、右下のポートから左上のポートへの方向であり、以下の送信アレイによって特徴付けられる。

【数2】

図４は、光信号の処理に必要な、非常に基本的な動作に導くＲＰＩ＋ＰＰＡＢの単純なプログラミングのいくつかの例を示す。さらに多くのプログラミングが可能である。

【0012】

動作モードおよび類似したカラーコードは、再度、Ｂ型、Ｃ型、およびＤ型のＰＰＡＢに対して定義され得る。

【0013】

ＲＰＩ素子が無損失の調節可能な相変化をもたらし、ＲＰＩ素子をＰＰＡＢ素子と組み合わせることによって、２×２送信アレイにおいてより高い柔軟性をもたらすと想定される。図５は、左上のポートから右下への伝播方向のＡ型のＰＰＢＡ素子に関するこの特徴（類似した手順が、逆の伝播方向およびＰＰＢＡ型のＢ型、Ｃ型、およびＤ型に対して確立され得る）を示す。

【0014】

光導波路のＲＰＩ素子は、ＰＰＡＢにアクセスする２つの入力導波路および／または出力導波路に、共通値Δ_ＲＰＩに対して独立かつ調節可能な差動位相シフトφをもたらし得る。例えば、図５の左側の部分を参照する。

【数3】

式中、σ_３は第３パウリ行列を示す。ＰＰＡＢ素子とその先行するＲＰＩ素子との複合作用は、少なくとも以下の２つの方法で変換できる。

【数4】

式中、共通の位相因子がΔ＝Δ_ＲＰＩ＋Δ_ＰＰＡＢによって求められる。

【0015】

同様に、ＰＰＡＢ素子とそれに続くＲＰＩ素子（図５の右部分に示されている）の複合作用は、以下の式によって求められる。

【数5】

【0016】

適切なプログラミングおよび連続するＲＰＩ＋ＰＰＡＢおよび／またはＰＰＡＢ＋ＲＰＩユニットの連結により、従来の光処理回路をＲＰＩおよびＰＰＡＢユニットに離散化することによって、ＦＰＰＡは、複合的な自律および／または並列フォトニック回路ならびに信号処理変換を実装することができる。

【0017】

この概念は、詳細には、図６、図７および図８にそれぞれ示されている３つの概括的な設計によって図示される。

【0018】

本発明に係るフィールドプログラマブルフォトニックアレイ（ＦＰＰＡ）は、多種多様な用途のために構成されているユーザ仕様に従って相互接続され得るコミットされていない素子のアレイである。ＦＰＰＡは、最も基本的な再構成可能なフォトニック集積回路が有するプログラム可能性を、拡張可能な相互接続構造と結び付けたものであり、非常に処理密度が高いプログラマブル回路を可能にする。このように、処理の複雑さは相互接続性に由来する。

【0019】

図９の左部分は、これから説明される設計フロープロセスの主な工程を示す。設計フローの開始点は、実行されるべき初期アプリケーションエントリーである。その後、当該仕様を最適化プロセスによって処理することにより、最終的な回路の面積と性能を向上させる。その後、ＦＰＰＡ処理ブロック（技術マッピング）の互換回路に仕様が変換されることにより、遅延、性能またはブロックの数等の属性が最適化される。

【0020】

技術マッピング位相は、最適化されたネットワークを、限られた回路素子一式（ＦＰＰＡ処理ブロック）で構成される回路に変換する。これは、利用可能な基礎回路素子の１つによってそれぞれ実装され得るネットワークの一部を選択することによって、かつ、これらの素子の相互接続方法を特定することによって行われる。これにより、目標とされる実装に必要な処理ブロックの総数が決まる。

【0021】

その後、配置の決定が続き、各処理ブロックをＦＰＰＡの特定の場所に割り当てる。その際、アクセス光路として機能する処理ユニットを選択することにより、グローバルルーティングが行われる。この構造は、ＦＰＧＡとは対照的に、処理ブロックと相互接続リソースとを物理的には区別しない。元々、処理ブロック構成は、相応して選択され、かつ、性能計算および設計検証が行われる。これは、プログラミングユニットにすべての必要な構成データを与えて最終的なチップを構成すること、またはＦＰＰＡの正確なモデルを採用することのどちらかによって物理的に行われ得る。各工程において、前の工程の任意の一つを再構成することを決定し得る最適化プロセスを実行することが可能である。

【0022】

前述の説明から、ＦＰＰＡは、物理的なハードウェアであるフォトニック層および制御電子層を含むだけでなく、ソフトウェア層で構成されること（図９の上部右参照）が好ましい。

【0023】

概括的な設計フローに含まれる各工程は、ＦＰＰＡの自律性および機能に応じて、ソフトウェア層、ユーザ、または、ソフトウェア層とユーザとの２つの組合せによって自動的に行われ得る。さらに、各工程のいずれかにおける不具合により、仕様がうまく完遂されるまで反復プロセスが必要となる。さらなる並列最適化プロセス（主に自動）は、物理的デバイスに対し、ロバスト動作、自己回復属性および付加的処理能力を可能にする。

【0024】

現代のＦＰＧＡ類と同様に、ＦＰＰＡは、周辺および内部の高性能ブロック（ＨＰＢ）を有することでその性能を拡張し、より高いレベルの機能をチップに備えることができる。このことは、図９の右下部に概略的に示されている。これらの共通する機能をチップに埋め込むことにより、必要な面積を削減するとともに、初めから機能を構築するのに比べてこれらの機能の性能を増大させる。さらに、それらの機能のいくつかは、離散化されたバージョンの基本的な処理ブロックによっては得ることができない。これらの例として、幾つかの例を挙げれば、高分散素子、螺旋状導波路遅延線、概括的な変調サブシステムおよび光検出サブシステム、光増幅器および光源サブシステム、ならびに高性能フィルタリング構造がある。

【0025】

ＨＰＢの特例は、基本処理ユニットの配列と入力／出力波長多重化／逆多重化デバイスとの相互接続であり、どちらか一方は、スペクトル的に循環的であり、もう一方は非循環的であり得る。図１４に図示しているように、これは、異なる柔軟度をもたらし、これにより、多波長の処理が可能になる。ここで、当該システムは種々の周波数チャネル／周波数モードと同様に、種々の空間チャネル／空間モードの処理も可能にすることがわかる。

【0026】

〔動作例〕
図１０、図１１および図１２は、種々の種類のＦＰＰＡが、種々のフォトニック回路をエミュレートしかつ実装するようプログラムされているいくつかの例を提供している。いずれの場合にも、図は、先に定義したコードおよび実装される回路のレイアウトに従った、着色されたＰＰＢＡを備えるＦＦＰＡのレイアウトを含む。

【0027】

〔物理的実装〕
ＦＰＰＡデバイスの物理的実装は、シリコンフォトニクスプラットフォーム、または、ＩＩＩ－Ｖとシリコンとの混成／異種フォトニクスプラットフォームに基づく統合された光学アプローチを必要とする。図１３は、利用可能な物理的選択肢についての情報を提供している。

【0028】

ＰＰＡＢ素子に関しては、現在利用可能な光学技術の選択肢が図１３の上部に記載されている。ＡＢＡＢＡＢ、ＡＢＣＣＡＢおよびＡＢＤＤＡＢのＦＰＰＡのレイアウトの実装に関しては、図１３の中間部分が、基本的な複製ブロックを示す。これらの複製ブロックは、正方形、六角形および三角形の導波路メッシュのユニットブロックに相当するため、これらの複製ブロックは実装するのに自然かつ小サイズの選択肢である。最後に、前述したように、より複雑なＦＰＰＡのレイアウトを、提案した種類のＰＰＢＡをインターリーブすることによって設計できる。そのいくつかの例が、図１３の下部に示されている。
態様１．
フォトニックチップであって、好ましくは、
ａ）少なくとも１つのプログラマブルフォトニックアナログブロック（ＰＰＡＢ）と、
ｂ）少なくとも１つの再構成可能な光インターコネクション（ＲＰＩ）と、
をフォトニックチップを介して実装することを特徴とする、フォトニックチップ。
態様２．
上記再構成可能な光インターコネクション（ＲＰＩ）は少なくとも２つの光導波路素子を備えることを特徴とする、態様１に記載のフォトニックチップ。
態様３．
上記光導波路素子は両方向に伝播可能であるように構成されることを特徴とする、態様２に記載のフォトニックチップ。
態様４．
上記光導波路素子は上記光路を上記配列に配置するようにプログラム可能であるように構成されることを特徴とする、態様２に記載のフォトニックチップ。
態様５．
上記プログラマブルフォトニックアナログブロック（ＰＰＡＢ）は、４つの構成要素の中でそれぞれ位相関係が異なる特殊ユニタリー群２ＳＵ（２）のユニタリー２×２回転行列によって記述される、少なくとも２つの入力ポート（（ａ１、ｂ１）、（ａ２、ｂ２））と、２つの出力ポート（（ａ３、ｂ３）、（ａ４、ｂ４））とを備えることを特徴とする、態様１に記載のフォトニックチップ。
態様６．
フォトニックチップは、少なくとも１つの入力ポートと２つの出力ポートとの間に、任意の分割比K(0<=K<=1)および共通の位相シフトΔ _PPAB を配置するようにプログラムされることを特徴とする、態様５に記載のフォトニックチップ。
態様７．
上記少なくとも１つの再構成可能な光インターコネクション（ＲＰＩ）は、共通値Δ _ＲＰＩ に対する独立しかつ調節可能な差動位相シフトφを、以下の送信アレイ：

【数2】

によって、２つの光導波路入力フィールドに提供するように構成されることを特徴とする、態様２に記載のフォトニックチップ。
態様８．
上記少なくとも１つのプログラマブルフォトニックアナログブロック（ＰＰＡＢ）および上記少なくとも１つの再構成可能な光インターコネクション（ＲＰＩ）は、フォトニックチップ基板上に作成された一連の光導波路素子によって実装されるように構成されることを特徴とする、態様１に記載のフォトニックチップ。
態様９．
態様１から８のいずれか１項に記載の、少なくとも２つのフォトニック素子を備えるフィールドプログラマブルフォトニックアレイ。
態様１０．
態様９において定義された少なくとも２つのプログラマブルフォトニック素子の相互接続のためのプログラム可能でかつ調節可能な結合器を備えるフォトニック集積回路であって、上記少なくとも２つのプログラマブルフォトニック素子は、上記プログラム可能でかつ調節可能な結合器を基本素子として用いて干渉構造を構成する、フォトニック集積回路。
態様１１．
上記プログラム可能でかつ調節可能な結合器は、さらなる位相構成を基本素子として有する上記調節可能な結合器を用いて、光キャビティならびにフィードフォワードおよびフィードバック干渉構造の構成を可能にするように相互接続可能である、態様１０に記載のフォトニック集積回路。
態様１２．
光増幅、光源、電気光学変調、オプトエレクトロニック光検出、光吸収および遅延線アレイ、可視光波長および偏光（逆）多重化、光ルーティング等の基本的な光学的処理タスクを行うように構成された高性能のビルディングブロックに相互接続されることを特徴とする、態様１１に記載のフォトニック集積回路。
態様１３．
スペクトル的に循環的な方法またはスペクトル的に非循環的な方法のどちらかで光の波長多重化／逆多重化を行うように構成された高性能のビルディングブロックに相互接続されることを特徴とする、態様１１に記載のフォトニック集積回路。
態様１４．
マッハツェンダ干渉計（ＭＺＩ）型の非共鳴型干渉計で実装されるＰＰＡＢ設計およびＲＰＩ設計を特徴とする、態様１０に記載のフォトニック集積回路。
態様１５．
長さが等しい２つのアームを備えるマッハツェンダ干渉計型の非共鳴型干渉計で実装されるＰＰＡＢ設計およびＲＰＩ設計を特徴とする、態様１０に記載のフォトニック集積回路。
態様１６．
共鳴型干渉計で実装されるＰＰＡＢ設計およびＲＰＩ設計を特徴とする、態様１０に記載のフォトニック集積回路。
態様１７．
二重駆動方向性結合器で実装されるＰＰＡＢ設計およびＲＰＩ設計を特徴とする、態様１０に記載のフォトニック集積回路。
態様１８．
任意の多数のポートを備えるＰＰＡＢおよびＲＰＩを特徴とする、態様１０に記載のフォトニック集積回路。
態様１９．
上記位相チューナおよび振幅チューナは、ＭＥＭＳ、熱光学効果、電気光学効果、オプトメカニクス効果または電気容量効果に基づくことを特徴とする、態様１０に記載のフォトニック集積回路。
態様２０．
ＰＰＡＢおよびＲＰＩの上記導波路のメッシュ配列は一様位相で分布する、態様１０に記載のフォトニック集積回路。
態様２１．
ＰＰＡＢおよびＲＰＩの上記導波路のメッシュ配列は非一様位相で分布する、態様１０に記載のフォトニック集積回路。

【図面の簡単な説明】

【0029】

【図1】提案された本発明のフォトニックチップの概略図例である。拡大図は、左上から右下への伝播方向に関連するプログラマブルフォトニックアナログブロックの詳細を示す。

【図2】本発明のデバイスの、４種類の好ましい２×２ＰＰＡＢブロック、および破線で示された、それらの内部の信号結合レイアウトを示す。

【図3】本発明のデバイスの、ポートにおいて内部および外部の光場を含むＡ型のＰＰＡＢブロックを示す。

【図4】フォトニック信号処理において必要とされる非常に基本的な動作を生じさせる、少なくとも１つのプログラマブルフォトニックアナログブロック（ＰＰＡＢ）と、少なくとも１つの再構成可能な光インターコネクション（ＲＰＩ）の単純なプログラミングの非限定的ないくつかの例を示す。

【図5】２つのアクセスＲＰＩ位相シフト素子と、１つの再構成可能な光インターコネクション（ＲＰＩ）と、左上のポートから右下のポートへの伝播方向用のＡ型のＰＰＢＡとの複合効果を示す図である（左：ＰＰＡＢに先立つＰＲＩ。右：ＰＰＡＢに続くＰＰＡＢ）。

【図6】正方形型の均一なフォトニックチップ設計に関連する第１設計のレイアウトを示す。Ａ型およびＢ型のＰＰＡＢ素子は、デバイスのすべての縦列および横列においてインターリーブされており、この設計をＡＢＡＢＡＢと表す。

【図7】第２設計を示す。インターリーブされたＡ型およびＢ型のＰＰＡＢの縦列が、Ｃ型のＰＰＡＢによって形成された縦列とインターリーブされており、この設計をＡＢＣＣＡＢと表す。

【図8】第３設計の例を示す。インターリーブされたＡ型およびＢ型のＰＰＡＢの縦列が、Ｄ型のＰＰＡＢによって形成された縦列とインターリーブされており、この設計をＡＢＤＤＡＢと表す。

【図9】左側に、本発明のフォトニックチップの設計／構成フローに関係する主な工程を示しており、右側に、フォトニックチップのソフト層およびハード層、および周辺の高性能ブロックを含む拡大レイアウトを示す。

【図10】輪状の空洞、マッハツェンダ干渉計、および本発明のフォトニックチップのＡＢＡＢＡＢ設計を用いた３ｘ３マルチポート干渉計を同時に実装することを示す。

【図11】輪状の空洞、マッハツェンダ干渉計、および本発明のフォトニックチップのＡＢＣＣＡＢ設計を用いた３ｘ３マルチポート干渉計を同時に実装することを示す。

【図12】輪状の空洞、マッハツェンダ干渉計、および本発明のフォトニックチップのＡＢＤＤＡＢ設計を用いた３ｘ３マルチポート干渉計を同時に実装することを示す。

【図13】ＰＰＡＢ素子（上方）、いくつかのフィールドプログラマブルフォトニックアレイ（ＦＰＰＡ）レイアウト（中間）、および他のＦＰＰＡの可能な構成（下方）を実装するためのいくつかの技術選択肢を示す。

【図14】波長多重化および逆多重化タスクをもたらす高性能ビルディングブロックによるＦＰＰＡ実装を示す。基本的な処理ユニットの配列をこのブロックに結合して、異なるチャネルおよび異なる波長で処理ができるようにすることができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】