特許 7425927 導電性ブロックにシリサイドを備える基板にメモリセル、高電圧デバイス、及び論理デバイスを作製する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-23

(45)【発行日】2024-01-31

(54)【発明の名称】導電性ブロックにシリサイドを備える基板にメモリセル、高電圧デバイス、及び論理デバイスを作製する方法

(51)【国際特許分類】

   H10B 41/30 20230101AFI20240124BHJP

   H10B 41/60 20230101ALI20240124BHJP

   H01L 21/336 20060101ALI20240124BHJP

   H01L 29/788 20060101ALI20240124BHJP

   H01L 29/792 20060101ALI20240124BHJP

【ＦＩ】

H10B41/30

H10B41/60

H01L29/78 371

【請求項の数】 17

(21)【出願番号】P 2023511994

(86)(22)【出願日】2021-03-04

(65)【公表番号】

(43)【公表日】2023-08-03

(86)【国際出願番号】 US2021020960

(87)【国際公開番号】W WO2022039786

(87)【国際公開日】2022-02-24

【審査請求日】2023-04-13

(31)【優先権主張番号】202010826250.6

(32)【優先日】2020-08-17

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】17/185,709

(32)【優先日】2021-02-25

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】ワン、チュンミン

(72)【発明者】

【氏名】サン、ジャック

(72)【発明者】

【氏名】リウ、シアン

(72)【発明者】

【氏名】シン、レオ

(72)【発明者】

【氏名】ドー、ナン

(72)【発明者】

【氏名】ヤン、アンディ

(72)【発明者】

【氏名】ソン、グオ シャン

【審査官】小山 満

(56)【参考文献】

【文献】国際公開第２０１９／１１２７５６（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０２０／０１７６４５９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１５／０３４０４９３（ＵＳ，Ａ１）

【文献】特表２０１８－５０７５４８（ＪＰ，Ａ）

【文献】特表２０１９－５１５５１３（ＪＰ，Ａ）

【文献】米国特許第１００２０３７２（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４１／３０

Ｈ１０Ｂ ４１／６０

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

半導体デバイスを形成する方法であって、
第１のエリア、第２のエリア、及び第３のエリアを含む、半導体材料の基板を提供するステップと、
前記第３のエリア内の前記基板の上面に対して、前記第１のエリア内の前記基板の上面及び前記第２のエリア内の前記基板の上面を陥凹させるステップと、
前記第１のエリア内に一対のスタック構造を形成するステップであって、前記スタック構造の各々は、前記第１のエリア内の前記基板の前記上面の上方に配設され、かつ前記上面から絶縁された導電性材料の浮遊ゲートと、前記浮遊ゲートの上方に配設され、かつ前記浮遊ゲートから絶縁された導電性材料の第１の非浮遊ゲートと、を含む、形成するステップと、
前記第１のエリア内で前記一対のスタック構造の間で前記基板内に第１のソース領域を形成するステップと、
前記第１のエリア内の前記第１のソース領域の上方に配設され、かつ前記第１のソース領域から絶縁された第２の非浮遊ゲートを形成するステップと、
前記第３のエリア内の前記基板の前記上面の上方に配設され、かつ前記上面から絶縁されたダミー材料のブロックを形成するステップと、
前記第１のエリア内の前記基板の前記上面の上方に配設され、かつ前記上面から絶縁され、各々が前記スタック構造のうちの１つに横方向に隣接しかつ前記スタック構造のうちの１つから絶縁された、導電性材料の複数の第３の非浮遊ゲートを形成するステップと、
前記第２のエリア内の前記基板の前記上面の上方に配設され、かつ前記上面から絶縁された導電性材料の複数の第４の非浮遊ゲートを形成するステップと、
各々が前記複数の第３の非浮遊ゲートのうちの１つに隣接する、前記第１のエリア内の前記基板内の複数の第１のドレイン領域を形成するステップと、
各々が前記複数の第４の非浮遊ゲートのうちの１つに隣接する、前記第２のエリア内の前記基板内の複数の第２のソース領域を形成するステップと、
各々が前記複数の第４の非浮遊ゲートのうちの１つに隣接する、前記第２のエリア内の前記基板内の複数の第２のドレイン領域を形成するステップと、
前記ダミー材料のブロックに隣接して、前記第３のエリア内の前記基板内に第３のソース領域を形成するステップと、
前記ダミー材料のブロックに隣接して、前記第３のエリア内の前記基板内に第３のドレイン領域を形成するステップと、
前記第２のエリア内の前記複数の第４の非浮遊ゲートのうちの１つの少なくとも一部の上方に第１のブロッキング層を形成するステップと、
前記第１、第２、及び第３のドレイン領域上、前記第２及び第３のソース領域上、並びに前記第１のブロッキング層の下にない前記複数の第４の非浮遊ゲートの上面にシリサイドを形成するステップと、
前記ダミー材料のブロックを金属材料のブロックで置き換えるステップと、を含む、方法。

【請求項2】

前記第２、第３、及び第４の非浮遊ゲートの前記形成は、
前記第１及び第２のエリア内の前記上面の上方に配設され、かつ前記上面から絶縁された導電層を形成するステップと、
前記第１及び第２のエリア内の前記導電層の上方に保護絶縁層を形成するステップと、
前記導電層の第１の部分から前記複数の第３の非浮遊ゲートを形成しかつ前記導電層の第３の部分から前記複数の第４の非浮遊ゲートを形成するために、前記第１及び第２のエリア内の前記保護絶縁層の部分及び前記導電層の部分をエッチングするステップであって、前記一対のスタック構造の間の前記導電層の第２の部分が前記第２の非浮遊ゲートを構成する、エッチングするステップと、を含む、請求項１に記載の方法。

【請求項3】

前記第２、第３、及び第４の非浮遊ゲートの上の前記保護絶縁層の部分を除去しかつ前記第２のエリア内の前記第１のブロッキング層の少なくとも一部分を除去するために、１回以上のエッチングを実行するステップを更に含む、請求項２に記載の方法。

【請求項4】

前記シリサイドを形成するステップは、前記第２及び第３の非浮遊ゲートの上面にシリサイドを形成するステップを更に含む、請求項３に記載の方法。

【請求項5】

前記第１、第２、及び第３のエリアの上方にフォトレジストを形成するステップと、
前記第１及び第２のエリアから前記フォトレジストを除去するステップと、
前記フォトレジストの前記除去の後に、かつ前記シリサイドの前記形成の前に、前記第２、第３及び第４の非浮遊ゲート上方の前記保護絶縁層の部分を除去するステップと、を更に含む、請求項２に記載の方法。

【請求項6】

前記シリサイドを形成するステップは、前記第２及び第３の非浮遊ゲートの上面にシリサイドを形成するステップを更に含む、請求項５に記載の方法。

【請求項7】

前記第１、第２、及び第３のエリアの上方にフォトレジストを形成するステップと、
前記第２のエリアから前記フォトレジストを除去しかつ前記第１、第２、及び第３の非浮遊ゲートの上方の前記フォトレジストの一部分を除去するステップと、
前記フォトレジストの前記除去の後に、かつ前記シリサイドの前記形成の前に、前記第２、第３及び第４の非浮遊ゲートの上方の前記保護絶縁層の一部分を除去するステップと、を更に含む、請求項２に記載の方法。

【請求項8】

前記シリサイドを形成するステップは、前記第２及び第３の非浮遊ゲートの上面にシリサイドを形成するステップを更に含む、請求項７に記載の方法。

【請求項9】

前記第１、第２、及び第３のエリアの上方にフォトレジストを形成するステップと、
前記第２のエリアから前記フォトレジストを除去しかつ前記複数の第３の非浮遊ゲートの上方の前記フォトレジストの一部分を除去するステップと、
前記フォトレジストの前記除去の後に、かつ前記シリサイドの前記形成の前に、前記第３及び第４の非浮遊ゲートの上方の前記保護絶縁層の一部分を除去するステップと、を更に含む、請求項２に記載の方法。

【請求項10】

前記シリサイドの前記形成は、前記複数の第３の非浮遊ゲートの上面にシリサイドを形成するステップを更に含む、請求項９に記載の方法。

【請求項11】

前記保護絶縁層を形成するステップの後に、かつ前記第１のブロッキング層を形成するステップの前に、前記第１、第２、及び第３のエリアの上方にフォトレジストを形成するステップと、
前記第２のエリアから前記フォトレジストを除去するステップと、
前記複数の第４の非浮遊ゲート上の前記保護絶縁層の一部を薄くするステップと、を更に含む、請求項２に記載の方法。

【請求項12】

前記シリサイドを形成するステップの後に、
前記第１、第２、及び第３のエリアの上方に第２のブロッキング層を形成するステップと、
前記第１、第２、及び第３の非浮遊ゲートの上方の前記第２のブロッキング層の一部分を除去するステップと、
前記第１、第２、及び第３の非浮遊ゲートの上面にシリサイドを形成するステップと、
を更に含む、請求項１１に記載の方法。

【請求項13】

前記シリサイドを形成するステップの後に、
前記第１、第２、及び第３のエリアの上方に第２のブロッキング層を形成するステップと、
前記第２及び第３の非浮遊ゲートの上方の前記第２のブロッキング層の一部分を除去するステップと、
前記第２及び第３の非浮遊ゲートの上面にシリサイドを形成するステップと、を更に含む、請求項１１に記載の方法。

【請求項14】

前記シリサイドを形成するステップの後に、
前記第１、第２、及び第３のエリアの上方に第２のブロッキング層を形成するステップと、
前記複数の第３の非浮遊ゲートの上方の前記第２のブロッキング層の複数の部分を除去するステップと、
前記複数の第３の非浮遊ゲートの上面にシリサイドを形成するステップと、を更に含む、請求項１１に記載の方法。

【請求項15】

前記シリサイドを形成するステップの後に、かつ前記ダミー材料のブロックを前記金属材料のブロックで置き換えるステップの後に、
前記第１、第２、及び第３のエリアの上方に第２のブロッキング層を形成するステップと、
前記第１、第２、及び第３の非浮遊ゲートの上方の前記第２のブロッキング層の部分を除去するステップと、
前記第１、第２、及び第３の非浮遊ゲートの上面にシリサイドを形成するステップと、
を更に含む、請求項１１に記載の方法。

【請求項16】

前記シリサイドを形成するステップの後に、かつ前記ダミー材料のブロックを前記金属材料のブロックで置き換えるステップの後に、
前記第１、第２、及び第３のエリアの上方に第２のブロッキング層を形成するステップと、
前記第２及び第３の非浮遊ゲートの上方の前記第２のブロッキング層の複数の部分を除去するステップと、
前記第２及び第３の非浮遊ゲートの上面にシリサイドを形成するステップと、を更に含む、請求項１１に記載の方法。

【請求項17】

前記シリサイドを形成するステップの後に、かつ前記ダミー材料のブロックを前記金属材料のブロックで置き換えるステップの後に、
前記第１、第２、及び第３のエリアの上方に第２のブロッキング層を形成するステップと、
前記複数の第３の非浮遊ゲートの上方の前記第２のブロッキング層の複数の部分を除去するステップと、
前記複数の第３の非浮遊ゲートの上面にシリサイドを形成するステップと、を更に含む、請求項１１に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

（優先権の主張）
本出願は、２０２０年８月１７日に出願され、「Ｍｅｔｈｏｄ ｏｆ Ｍａｋｉｎｇ Ｍｅｍｏｒｙ Ｃｅｌｌｓ，Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｌｏｇｉｃ Ｄｅｖｉｃｅｓ ｏｎ ａ Ｓｕｂｓｔｒａｔｅ Ｗｉｔｈ Ｓｉｌｉｃｉｄｅ Ｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｂｌｏｃｋｓ」と題する中国特許出願第２０２０１０８２６２５０．６号、及び２０２１年２月２５日に出願され、「Ｍｅｔｈｏｄ Ｏｆ Ｍａｋｉｎｇ Ｍｅｍｏｒｙ Ｃｅｌｌｓ，Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｄｅｖｉｃｅｓ Ａｎｄ Ｌｏｇｉｃ Ｄｅｖｉｃｅｓ Ｏｎ Ａ Ｓｕｂｓｔｒａｔｅ Ｗｉｔｈ Ｓｉｌｉｃｉｄｅ Ｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｂｌｏｃｋｓ」と題する米国特許出願第１７／１８５，７０９号の優先権を主張する。

【0002】

（発明の分野）
本発明は、埋め込み型不揮発性メモリセルを備えた半導体デバイスに関する。

【背景技術】

【0003】

シリコン半導体基板に形成された不揮発性メモリ半導体デバイスは、周知である。例えば、米国特許第６，７４７，３１０号、同第７，８６８，３７５号、及び同第７，９２７，９９４号は、半導体基板に形成された４つのゲート（浮遊ゲート、制御ゲート、選択ゲート、及び消去ゲート）を備えたメモリセルを開示し、これらは、全ての目的に対して参照により本明細書に組み込まれる。ソース及びドレイン領域は、基板への拡散埋め込み領域として形成され、基板においてそれらの間にチャネル領域を画定する。浮遊ゲートは、チャネル領域の第１の部分の上方に配設され、第１の部分の導電率を制御し、選択ゲートは、チャネル領域の第２の部分の上方に配設され、第２の部分の導電率を制御し、制御ゲートは、浮遊ゲートの上方に配設され、消去ゲートは、ソース領域の上方に、かつ浮遊ゲートに横方向に隣接して配設される。

【0004】

また、不揮発性メモリセルと同じ基板に低電圧論理デバイス及び高電圧論理デバイスを形成することも知られている。例えば、全ての目的に対して参照により本明細書に組み込まれる、米国特許第９，２７６，００５号を参照されたい。高Ｋ誘電体及び金属ゲートなどの新しいゲート材料も、性能を高めるために使用される。しかしながら、メモリセルを形成することにおける処理ステップは、同時に作製される論理デバイスに悪影響を与える場合があり、逆もまた同様である。

【0005】

同じ基板にメモリセル、低電圧論理デバイス、及び高電圧デバイスを含むデバイスを作製する改善された方法が必要とされている。

【発明の概要】

【0006】

上述した問題及び必要性は、半導体デバイスを形成する方法によって対処され、この方法は、
第１のエリア、第２のエリア、及び第３のエリアを含む半導体材料の基板を提供するステップと、
第３のエリア内の基板の上面に対して、第１のエリア内の基板の上面及び第２のエリア内の基板の上面を陥凹させるステップと、
第１のエリア内に一対のスタック構造を形成するステップであって、スタック構造の各々は、第１のエリア内の基板の上面の上方に配設され、上面から絶縁された導電性材料の浮遊ゲートと、浮遊ゲートの上方に配設されかつされ、かつ浮遊ゲートから絶縁された導電性材料の第１の非浮遊ゲートと、を含む、形成するステップと、
第１のエリアにおいて一対のスタック構造の間で基板内に第１のソース領域を形成するステップと、
第１のエリア内の第１のソース領域の上方に配設され、かつ第１のソース領域から絶縁された第２の非浮遊ゲートを形成するステップと、
第３のエリア内の基板の上面の上方に配設され、かつ上面から絶縁されたダミー材料のブロックを形成するステップと、
第１のエリア内の基板の上面の上方に配設され、かつ上面から絶縁され、各々がスタック構造のうちの１つに横方向に隣接し、かつスタック構造のうちの１つから絶縁された、導電性材料の複数の第３の非浮遊ゲートを形成するステップと、
第２のエリア内の基板の上面の上方に配設され、かつ上面から絶縁された導電性材料の複数の第４の非浮遊ゲートを形成するステップと、
各々が複数の第３の非浮遊ゲートのうちの１つに隣接する、第１のエリア内の基板内の複数の第１のドレイン領域を形成するステップと、
各々が複数の第４の非浮遊ゲートのうちの１つに隣接する、第２のエリア内の基板内の複数の第２のソース領域を形成するステップと、
各々が複数の第４の非浮遊ゲートのうちの１つに隣接する、第２のエリア内の基板内の複数の第２のドレイン領域を形成するステップと、
ダミー材料のブロックに隣接して、第３のエリア内の基板内に第３のソース領域を形成するステップと、
ダミー材料のブロックに隣接して、第３のエリア内の基板内に第３のドレイン領域を形成するステップと、
第２のエリア内の複数の第４の非浮遊ゲートのうちの１つの少なくとも一部の上方に第１のブロッキング層を形成するステップと、
第１、第２、及び第３のドレイン領域上、第２及び第３のソース領域上、並びに第１のブロッキング層の下にない複数の第４の非浮遊ゲートの上面にシリサイドを形成するステップと、
ダミー材料のブロックを金属材料のブロックで置き換えるステップと、を含む、方法。

【0007】

本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。

【0008】

【0009】

【0010】

【0011】

【0012】

【0013】

【0014】

【0015】

【0016】

【0017】

【0018】

【0019】

【0020】

【0021】

【図面の簡単な説明】

【0022】

【図1A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。

【図1B】高電圧（high voltage、ＨＶ）デバイスを形成することにおけるステップを示すＨＶエリアの断面図である。

【図1C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。

【図2A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。

【図2B】高電圧（high voltage、ＨＶ）デバイスを形成することにおけるステップを示すＨＶエリアの断面図である。

【図2C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。

【図3A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。

【図3B】高電圧（high voltage、ＨＶ）デバイスを形成することにおけるステップを示すＨＶエリアの断面図である。

【図3C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。

【図4A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。

【図4B】高電圧（high voltage、ＨＶ）デバイスを形成することにおけるステップを示すＨＶエリアの断面図である。

【図4C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。

【図5A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。

【図5B】高電圧（high voltage、ＨＶ）デバイスを形成することにおけるステップを示すＨＶエリアの断面図である。

【図5C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。

【図6A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。

【図6B】高電圧（high voltage、ＨＶ）デバイスを形成することにおけるステップを示すＨＶエリアの断面図である。

【図6C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。

【図7A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。

【図7B】高電圧（high voltage、ＨＶ）デバイスを形成することにおけるステップを示すＨＶエリアの断面図である。

【図7C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。

【図8A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。

【図8B】高電圧（high voltage、ＨＶ）デバイスを形成することにおけるステップを示すＨＶエリアの断面図である。

【図8C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。

【図9A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。

【図9B】高電圧（high voltage、ＨＶ）デバイスを形成することにおけるステップを示すＨＶエリアの断面図である。

【図9C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。

【図10A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。

【図10B】高電圧（high voltage、ＨＶ）デバイスを形成することにおけるステップを示すＨＶエリアの断面図である。

【図10C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。

【図11A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。

【図11B】高電圧（high voltage、ＨＶ）デバイスを形成することにおけるステップを示すＨＶエリアの断面図である。

【図11C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。

【図12A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。

【図12B】高電圧（high voltage、ＨＶ）デバイスを形成することにおけるステップを示すＨＶエリアの断面図である。

【図12C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。

【図13A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。

【図13B】高電圧（high voltage、ＨＶ）デバイスを形成することにおけるステップを示すＨＶエリアの断面図である。

【図13C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。

【図14A】メモリセルを形成することにおけるステップを示すメモリセルエリアの断面図である。

【図14B】高電圧（high voltage、ＨＶ）デバイスを形成することにおけるステップを示すＨＶエリアの断面図である。

【図14C】論理デバイスを形成することにおけるステップを示す論理エリアの断面図である。

【図15】完成したメモリセルを示すメモリセルエリアの断面図である。

【図16】完成したＨＶデバイスを示すＨＶエリアの断面図である。

【図17】完成した論理デバイスを示す論理エリアの断面図である。

【図18A】メモリセルエリアの断面図であり、第１の代替実施形態におけるメモリセルを形成することにおけるステップを示す。

【図18B】ＨＶエリアの断面図であり、第１の代替実施形態におけるＨＶデバイスを形成することにおけるステップを示す。

【図18C】論理エリアの断面図であり、第１の代替実施形態における論理デバイスを形成することにおけるステップを示す。

【図19A】メモリセルエリアの断面図であり、第１の代替実施形態におけるメモリセルを形成することにおけるステップを示す。

【図19B】ＨＶエリアの断面図であり、第１の代替実施形態におけるＨＶデバイスを形成することにおけるステップを示す。

【図19C】論理エリアの断面図であり、第１の代替実施形態における論理デバイスを形成することにおけるステップを示す。

【図20A】メモリセルエリアの断面図であり、第２の代替実施形態におけるメモリセルを形成することにおけるステップを示す。

【図20B】ＨＶエリアの断面図であり、第２の代替実施形態におけるＨＶデバイスを形成することにおけるステップを示す。

【図20C】論理エリアの断面図であり、第２の代替実施形態における論理デバイスを形成することにおけるステップを示す。

【図21A】メモリセルエリアの断面図であり、第２の代替実施形態におけるメモリセルを形成することにおけるステップを示す。

【図21B】ＨＶエリアの断面図であり、第２の代替実施形態におけるＨＶデバイスを形成することにおけるステップを示す。

【図21C】論理エリアの断面図であり、第２の代替実施形態における論理デバイスを形成することにおけるステップを示す。

【図22A】メモリセルエリアの断面図であり、第３の代替実施形態におけるメモリセルを形成することにおけるステップを示す。

【図22B】ＨＶエリアの断面図であり、第３の代替実施形態におけるＨＶデバイスを形成することにおけるステップを示す。

【図22C】論理エリアの断面図であり、第３の代替実施形態における論理デバイスを形成することにおけるステップを示す。

【図23A】メモリセルエリアの断面図であり、第３の代替実施形態におけるメモリセルを形成することにおけるステップを示す。

【図23B】ＨＶエリアの断面図であり、第３の代替実施形態におけるＨＶデバイスを形成することにおけるステップを示す。

【図23C】論理エリアの断面図であり、第３の代替実施形態における論理デバイスを形成することにおけるステップを示す。

【図24A】メモリセルエリアの断面図であり、第４の代替実施形態におけるメモリセルを形成することにおけるステップを示す。

【図24B】ＨＶエリアの断面図であり、第４の代替実施形態におけるＨＶデバイスを形成することにおけるステップを示す。

【図24C】論理エリアの断面図であり、第４の代替実施形態における論理デバイスを形成することにおけるステップを示す。

【図25A】メモリセルエリアの断面図であり、第４の代替実施形態におけるメモリセルを形成することにおけるステップを示す。

【図25B】ＨＶエリアの断面図であり、第４の代替実施形態におけるＨＶデバイスを形成することにおけるステップを示す。

【図25C】論理エリアの断面図であり、第４の代替実施形態における論理デバイスを形成することにおけるステップを示す。

【図26A】メモリセルエリアの断面図であり、第４の代替実施形態におけるメモリセルを形成することにおけるステップを示す。

【図26B】ＨＶエリアの断面図であり、第４の代替実施形態におけるＨＶデバイスを形成することにおけるステップを示す。

【図26C】論理エリアの断面図であり、第４の代替実施形態における論理デバイスを形成することにおけるステップを示す。

【図27A】メモリセルエリアの断面図であり、第４の代替実施形態におけるメモリセルを形成することにおけるステップを示す。

【図27B】ＨＶエリアの断面図であり、第４の代替実施形態におけるＨＶデバイスを形成することにおけるステップを示す。

【図27C】論理エリアの断面図であり、第４の代替実施形態における論理デバイスを形成することにおけるステップを示す。

【図28A】メモリセルエリアの断面図であり、第４の代替実施形態におけるメモリセルを形成することにおけるステップを示す。

【図28B】ＨＶエリアの断面図であり、第４の代替実施形態におけるＨＶデバイスを形成することにおけるステップを示す。

【図28C】論理エリアの断面図であり、第４の代替実施形態における論理デバイスを形成することにおけるステップを示す。

【図29A】メモリセルエリアの断面図であり、第５の代替実施形態におけるメモリセルを形成することにおけるステップを示す。

【図29B】ＨＶエリアの断面図であり、第５の代替実施形態におけるＨＶデバイスを形成することにおけるステップを示す。

【図29C】論理エリアの断面図であり、第５の代替実施形態における論理デバイスを形成することにおけるステップを示す。

【図30A】メモリセルエリアの断面図であり、第５の代替実施形態におけるメモリセルを形成することにおけるステップを示す。

【図30B】ＨＶエリアの断面図であり、第５の代替実施形態におけるＨＶデバイスを形成することにおけるステップを示す。

【図30C】論理エリアの断面図であり、第５の代替実施形態における論理デバイスを形成することにおけるステップを示す。

【図31A】メモリセルエリアの断面図であり、第６の代替実施形態におけるメモリセを形成することにおけるステップを示す。

【図31B】ＨＶエリアの断面図であり、第６の代替実施形態におけるＨＶデバイスを形成することにおけるステップを示す。

【図31C】論理エリアの断面図であり、第６の代替実施形態における論理デバイスを形成することにおけるステップを示す。

【図32A】メモリセルエリアの断面図であり、第６の代替実施形態におけるメモリセルを形成することにおけるステップを示す。

【図32B】ＨＶエリアの断面図であり、第６の代替実施形態におけるＨＶデバイスを形成することにおけるステップを示す。

【図32C】論理エリアの断面図であり、第６の代替実施形態における論理デバイスを形成することにおけるステップを示す。

【図33A】メモリセルエリアの断面図であり、第７の代替実施形態におけるメモリセルを形成することにおけるステップを示す。

【図33B】ＨＶエリアの断面図であり、第７の代替実施形態におけるＨＶデバイスを形成することにおけるステップを示す。

【図33C】論理エリアの断面図であり、第７の代替実施形態における論理デバイスを形成することにおけるステップを示す。

【図34A】メモリセルエリアの断面図であり、第７の代替実施形態におけるメモリセルを形成することにおけるステップを示す。

【図34B】ＨＶエリアの断面図であり、第７の代替実施形態におけるＨＶデバイスを形成することにおけるステップを示す。

【図34C】論理エリアの断面図であり、第７の代替実施形態における論理デバイスを形成することにおけるステップを示す。

【図33A】メモリセルエリアの断面図であり、第８の代替実施形態におけるメモリセルを形成することにおけるステップを示す。

【図33B】ＨＶエリアの断面図であり、第８の代替実施形態におけるＨＶデバイスを形成することにおけるステップを示す。

【図33C】論理エリアの断面図であり、第８の代替実施形態における論理デバイスを形成することにおけるステップを示す。

【図35A】メモリセルエリアの断面図であり、第８の代替実施形態におけるメモリセルを形成することにおけるステップを示す。

【図35B】ＨＶエリアの断面図であり、第８の代替実施形態におけるＨＶデバイスを形成することにおけるステップを示す。

【図35C】論理エリアの断面図であり、第８の代替実施形態における論理デバイスを形成することにおけるステップを示す。

【図33A】メモリセルエリアの断面図であり、第９の代替実施形態におけるメモリセルを形成することにおけるステップを示す。

【図33B】ＨＶエリアの断面図であり、第９の代替実施形態におけるＨＶデバイスを形成することにおけるステップを示す。

【図33C】論理エリアの断面図であり、第９の代替実施形態における論理デバイスを形成することにおけるステップを示す。

【図36A】メモリセルエリアの断面図であり、第９の代替実施形態におけるメモリセを形成することにおけるステップを示す。

【図36B】ＨＶエリアの断面図であり、第９の代替実施形態におけるＨＶデバイスを形成することにおけるステップを示す。

【図36C】論理エリアの断面図であり、第９の代替実施形態における論理デバイスを形成することにおけるステップを示す。

【発明を実施するための形態】

【0023】

本発明は、同じ半導体基板にメモリセル、低電圧論理デバイス、及び高電圧論理デバイスを同時に形成することによって半導体デバイスを形成するプロセスである。以下で説明されるプロセスは、基板１０の１つ以上のメモリセルエリア（第１のエリア又はＭＣエリアとも称される）２内にメモリセル、基板１０の１つ以上の高電圧論理デバイスエリア（第２のエリア又はＨＶエリアとも称される）４内に高電圧論理デバイス、及び基板１０の１つ以上の低電圧論理デバイスエリア（第３のエリア又は論理エリアとも称される）６内に低電圧論理デバイスを形成するステップを含む。本プロセスは、ＭＣエリア２内にメモリセルの対、ＨＶエリア４内に高電圧論理デバイス、及び論理エリア６内に低電圧論理デバイスを同時に形成することに関して説明される。しかしながら、各エリアの中の多数のそのようなデバイスは、同時に形成される。基板１０は、半導体材料（例えば、シリコン）の基板である。

【0024】

ＭＣエリア２について図１Ａ～図１４Ａを参照し、ＨＶエリア４について図１Ｂ～図１４Ｂを参照し、論理エリア６について図１Ｃ～図１４Ｃを参照すると、半導体デバイスを作製するプロセスにおけるステップの断面図が示されている。このプロセスは、ＭＣエリア２及びＨＶエリア４におけるシリコン基板１０の上面１０ａを、論理エリア６に対して凹部量Ｒだけ陥凹させることによって始まる。基板上面１０ａを陥凹させるステップは、好ましくは、基板上面１０ａに二酸化ケイ素（以下、「酸化物」）層及び酸化物層に窒化ケイ素（以下、「窒化物」）層を形成することによって行われる。フォトリソグラフィマスキングステップを実行して、フォトレジストでＭＣ及びＨＶエリア２／４ではなく論理エリア６を覆う（すなわち、３つのエリア全てにわたってフォトレジストを形成し、フォトレジストの一部を選択的に露出し、フォトレジストの一部を選択的に除去し、下地構造の露出した部分（この場合、ＭＣ及びＨＶエリア２／４内の窒化物層）を残す一方、下地構造の他の部分（この場合、論理エリア６内の窒化物層）をフォトレジストによって覆われたままにする。）窒化物及び酸化物エッチングを行い、シリコン及び窒化物層をＭＣ及びＨＶエリア２／４から除去し、これらのエリア内の上面１０ａを露出したままにする。フォトレジストの除去後、次いで、熱酸化を行い、ＭＣ及びＨＶエリア２／４内の上面１０ａの露出部分に酸化物層を形成する。この熱酸化プロセスは、基板のシリコンの一部を消費し、これらのエリア内で上面１０ａを効果的に下げる。次いで、窒化物及び酸化物エッチングを使用して、論理エリア６から全ての酸化物及び窒化物層を除去し、図１Ａ、図１Ｂ、及び図１Ｃに示される構造をもたらす。ＭＣ及びＨＶエリア２／４の上面１０ａは、論理エリア６の上面１０ａに対して量Ｒ（例えば、２００～７００Å）だけ陥凹される。

【0025】

次に、酸化物層１２が上面１０ａに形成される（例えば、堆積又は熱成長などによって）。その後、ポリシリコン（以下「ポリ」）１４のような導電層が酸化物層１２に形成される。ポリ層１４は、代わりに、その場ドープ又は非ドープのいずれかの、アモルファスシリコンであり得る。非ドープのポリシリコン又はアモルファスシリコンが層１４に使用される場合、埋め込み及びアニールが行われる。次いで、フォトリソグラフィマスキングステップを行って、ＭＣ及びＨＶエリア２／４をフォトレジスト１６で覆うが、論理エリア６を露出させたままにする（すなわち、フォトレジスト１６は、マスキングステップの一部として論理エリア６から除去される）。次いで、図２Ａ、図２Ｂ、及び図２Ｃに示されるように、ポリエッチングを使用して、論理エリア６からポリ層１４を除去する。

【0026】

フォトレジスト１６が除去された後、任意選択的な酸化物層１８が構造の上方に形成され、続いて酸化物層１８に窒化物層２０が形成される。フォトリソグラフィマスキングステップを使用して、各エリアの部分をフォトレジストで選択的に覆う。窒化物、酸化物、ポリ、及びシリコンのエッチングを使用して、窒化物２０、酸化物１８、ポリ１４、酸化物１２を貫いてシリコン基板１０の中までトレンチを形成する。好ましくは、トレンチは、基板１０の論理エリア６内で２０００Ａ～３５００Ａの深さであり、基板１０のＭＣ及びＨＶエリア２／４内で１６００Ａ～３３００Ａの深さである。次いで、図３Ａ、図３Ｂ、及び図３Ｃに示されるように、トレンチを窒化物層２０の酸化物堆積及び化学機械研磨（ＣＭＰ）停止によって酸化物２２で充填する。酸化物２２はまた、浅いトレンチ分離（shallow trench isolation、ＳＴＩ）酸化物２２と称することができ、これは周知の分離技術である。酸化物２２は、酸化物堆積前の熱酸化によって形成されたライナー酸化物を含むことができる。

【0027】

一連の埋め込みを実行して、各エリア２／４／６（各埋め込み中に他のエリアのうちの１つ以上を保護するフォトレジストを用いる）において基板１０内に所望のウェルを作成し、続いて酸化物のエッチバックを行い、ＳＴＩ酸化物２２が窒化物層２０の上端の下方になるように陥凹させることができる。次に、窒化物エッチングを使用して、窒化物層２０を除去する。次いで、絶縁層２４が構造の上方に形成される。好ましくは、絶縁層２４は、酸化物／窒化物／酸化物副層（酸化物、窒化物、酸化物堆積及びアニールによって形成された）を有するＯＮＯ複合体層である。しかしながら、絶縁層２４は、代わりに、他の誘電体層の複合体、又は副層を有しない単一の誘電体材料で形成され得る。次いで、ポリシリコン層２６などの導電層が、ポリシリコン堆積によって構造に形成される。ポリ層２６は、代わりに、その場ドープ又は非ドープのいずれかの、アモルファスシリコンであり得る。ポリ埋め込み及びアニールは、非ドープのポリシリコン又はアモルファスシリコンが層１４に使用される場合に実行される。次いで、ハードマスク層２８をポリ層２６に形成する。ハードマスク層２８は、窒化物、ＳｉＣＮ、又は酸化物、窒化物及び／若しくはＳｉＣＮ層の複合体であり得る。結果として得られた構造を図４Ａ、図４Ｂ、及び図４Ｃに示す。

【0028】

フォトリソグラフィマスキングステップは、構造にフォトレジスト３０を形成するために使用され、ここで、これは、ＨＶエリア４から除去され、ＭＣエリア２から選択的に除去されて、ＨＶエリア４内のハードマスク層２８を露出させ、ＭＣエリア２内のハードマスク層２８の一部分のみを露出させる。一連のエッチングを使用して、ハードマスク層２８、ポリ層２６、及び絶縁層２４の露出部分を除去し、ＭＣエリア２内のハードマスク層２８、ポリ層２６、及び絶縁層２４の離間したスタック構造Ｓ１及びＳ２の対を残し、これらの層をＨＶエリア４から完全に除去する。結果として得られた構造を図５Ａ、図５Ｂ、及び図５Ｃに示す。

【0029】

フォトレジスト３０が除去された後、酸化物堆積又は熱酸化及びエッチングを使用して、ＭＣエリア２内のスタックＳ１及びＳ２の側面に沿ってスペーサ３２を形成する。窒化物の堆積及びエッチングを使用して、酸化物スペーサ３２の側面に沿って窒化物スペーサ３４を形成する。酸化物及び窒化物のエッチングは、組み合わされ得る。各離間したスタック構造Ｓ１／Ｓ２が同様にポリ１４のブロックを含むように、ポリエッチングを実行して、ポリ層１４の露出部分を除去する。ポリ層１４をＨＶエリア４から完全に除去する。酸化物スペーサ３６は、図６Ａ、図６Ｂ、及び図６Ｃに示されるように、酸化物堆積及び酸化物異方性エッチングによってポリ層１４のブロックの露出端に沿って含むスタック構造Ｓ１／Ｓ２の側面に形成される。

【0030】

フォトリソグラフィマスキングステップを使用して、ＭＣ及び論理エリア２／６をフォトレジストで覆うが、露出したＨＶエリア４を残す。酸化物エッチングを使用して、ＨＶエリア４から酸化物層１２を除去する。フォトレジストの除去後、次いで、絶縁層３８を、熱成長及び／又は堆積によってＨＶエリア４内の基板上面１０ａ、並びにＭＣ及び論理エリア２／６内の構造に形成する。絶縁層３８は、酸化物及び／又は酸窒化物であり得、ＨＶデバイスのゲート酸化物として機能する。しかしながら、酸化物１２の除去及び絶縁層３８との置き換えは任意選択的であり、酸化物１２は代わりに、ＨＶデバイスのゲート酸化物の一部又は全体として使用され得ることに留意されたい。フォトレジストの除去後、フォトレジスト４０を構造に形成し、ＭＣエリア２内のスタックＳ１とＳ２との間のエリア（本明細書ではスタック内エリアと称される）からのみ除去する。埋め込みプロセスを実行して、スタックＳ１とスタックＳ２との間の基板内にソース領域４２を形成する。次いで、酸化物エッチングを使用して、スタック内エリア内の酸化物層３８、酸化物スペーサ３６、及び酸化物層１２を除去する。結果として得られた構造を図７Ａ、図７Ｂ及び図７Ｃに示す。

【0031】

フォトレジスト４０の除去後、構造にトンネル酸化物４４を形成する。トンネル酸化物４４は、堆積及び／又は熱成長によって形成された酸化物及び／又は酸窒化物であり得る。ソース領域４２におけるより高いドーパントレベルの触媒効果のために、トンネル酸化物４４は、ソース領域４２により厚い部分４４ａを有することができる。フォトリソグラフィマスキングステップを使用して、ＨＶ及び論理エリア４／６、並びにＭＣエリア内の内部スタックエリアをフォトレジストで覆う。スタック構造Ｓ１及びＳ２の他方側のエリア（本明細書では外部スタックエリアと称される）は露出したままである。埋め込みは、この時点で、外部スタックエリア内のシリコン基板１０の部分（すなわち、後に形成される選択ゲートの下にあるそれらの基板部分）について実行することができる。酸化物エッチングを使用して、外部スタックエリア内の露出した酸化物層１２を除去する。フォトレジストの除去後、構造に酸化物層４６を形成する。酸化物層４６は、堆積及び／又は熱成長によって形成された酸化物及び／若しくは酸窒化物又は任意の他の適切な誘電体材料であり得る。酸化物層４６の形成は、トンネル酸化物４４及び絶縁層３８の一部を厚くするか、又はその一部になる。結果として得られた構造を図８Ａ、図８Ｂ及び図８Ｃに示す。

【0032】

構造にポリシリコン層４８などの導電層が形成される。ポリ層４８は、その場ドープ又は非ドープとすることができ、また代わりにアモルファスシリコンであり得る。次いで、非ドープのポリシリコン又はアモルファスシリコンが層４８に使用される場合、ドーピング及びアニールが実行される。バッファ酸化物層５０は、ポリ層４８に形成される。フォトリソグラフィマスキングステップを使用して、ＨＶエリア４内のバッファ酸化物層５０を覆うが、ＭＣ及び論理エリア２／６内に露出したバッファ酸化物層５０を残す。次いで、バッファ酸化物層５０の露出部分を、ＭＣ及び論理エリア２／６内で酸化物エッチングによって除去する。フォトレジストの除去後、図９Ａ、図９Ｂ、及び図９Ｃに示されるように、ポリシリコン層５２などの導電層を構造に堆積させる（これは代わりにポリ層４８と同じドーピングを用いるアモルファスシリコンであり得る）。ポリ化学機械研磨（ＣＭＰ）を実行して、構造の上面を平坦化し、ハードマスク層２８で停止する。更なるポリエッチバックプロセスを使用して、スタックＳ１及びＳ２の頂部より下にポリ層４８の上面を陥凹させる。これにより、メモリセル形成の大部分が完成する。酸化物エッチングを使用して、ＨＶエリア４内でバッファ酸化物５０を除去する。保護絶縁層５４をこの構造の上方に形成する。保護絶縁層５４は、酸化物、窒化物、ＳｉＣＮ、又はそれらの組み合わせであることができる。フォトリソグラフィマスキングステップを使用して、ＭＣ及びＨＶエリア２／４をフォトレジストで覆い、一方、論理エリア６を露出したままにする。エッチングを使用して、論理エリア６内の保護絶縁層５４を除去する。フォトレジストの除去後、図１０Ａ、図１０Ｂ及び図１０Ｃに示すように、一連のエッチングを実行して、論理エリア６内の材料の層の全てを除去し、基材の上面１０ａを露出させたままにする。保護絶縁層５４は、この一連のエッチングからＭＣ及びＨＶエリア２／４を保護する。

【0033】

埋め込みをこの時点で実行して、論理エリア６内の基板１０にドープされたＰ及びＮウェルを形成することができる。誘電体層５６は、論理エリア６内の露出した基板上面１０ａに形成される（これは、論理デバイスのゲート誘電体として機能することができる）。誘電体層５６は、酸化ケイ素、酸窒化ケイ素、高Ｋ誘電体層、又はそれらの複合体であり得る。高Ｋ絶縁材料は、二酸化ケイ素の誘電率より大きい誘電率Ｋを有する絶縁材料である。高Ｋ絶縁材料の例としては、ＨｆＯ₂、ＺｒＯ₂、ＴｉＯ₂、Ｔａ₂Ｏ₅、及びそれらの組み合わせが挙げられる。次いで、ポリシリコンなどのダミー材料のダミー導電層５８を構造の上方に形成する。次いで、ハードマスク層６０をダミー導電層５８に形成する。フォトリソグラフィマスキングステップを使用して、論理エリア６の選択部分をフォトレジストで覆い、ハードマスク層６０をＭＣ及びＨＶエリア２／４全体、並びに論理エリア６の一部に露出させたままにする。次いで、エッチングを使用して、ＭＣ、ＨＶ、及び論理エリア２／４／６内のハードマスク層６０の露出エリアを除去する。フォトレジストの除去後、エッチングを使用して、ダミー導電層５８及び誘電体層５６の露出部分（すなわち、論理エリア６内のハードマスク層６０の残りの部分によって保護されていない全ての部分）を除去し、論理エリア６内の論理スタック構造ＬＳ１及びＬＳ２を残す（すなわち、誘電体層５６によって基板から絶縁されたダミー材料５８のブロックと共に）。誘電体スペーサ６２を、堆積及びエッチングによって、論理スタック構造ＬＳ１／ＬＳ２の側面に形成する。この時点で、論理エリア６内の基板１０に埋め込みを実行することができる。結果として得られた構造を図１１Ａ、図１１Ｂ、及び図１１Ｃに示す。

【0034】

フォトリソグラフィマスキングステップを使用して、論理エリア６、ＨＶエリア４の一部、及びＭＣエリア２の一部をフォトレジスト６４で覆う（すなわち、内部スタックエリア、スタック構造Ｓ１及びＳ２、並びにスタック構造Ｓ１及びＳ２に直接隣接する外部スタックエリアのこれらの部分を覆う）。図１２Ａ、図１２Ｂ、及び図１２Ｃに示されるように、エッチングを使用して、保護絶縁層５４及びポリ層４８の露出部分を除去する。フォトレジスト６４を除去した後、追加の選択的な埋め込み及びエッチングを、シリコン基板１０の異なる露出部分において（すなわち、追加のフォトリソグラフィマスクステップ及び埋め込みによって）実行することができる。例えば、ＨＶ及び論理エリア４／６は、ＭＣエリア２を露出したままにするフォトレジストによって覆うことができ、酸化物層４６によってのみ覆われた基板１０の部分は、埋め込みを受ける。ＭＣ及び論理エリア２／６は、ＨＶエリア４を露出したままにするフォトレジストによって覆うことができ、酸化物層３８によってのみ覆われた基板１０の部分は、埋め込みを受ける。

【0035】

酸化物及び窒化物の堆積、続いてスペーサエッチングを使用して、ＭＣエリア２内のスタック構造Ｓ１／Ｓ２の側面、論理エリア６内のスタック構造ＬＳ１／ＬＳ２の側面、及びＨＶエリア４内の構造の側面に酸化物スペーサ６６及び窒化物スペーサ６８を形成する。埋め込みを実行して、ＭＣエリア２の窒化物スペーサ６８に隣接して基板内にドレイン領域７４を、ＨＶエリア４の窒化物スペーサ６８に隣接してソース及びドレイン領域７６／７８を、そして、論理エリア６の窒化物スペーサ６８に隣接してソース及びドレイン領域８０／８２を形成する。任意の所与の領域の埋め込みは、埋め込まれるべきではない他の領域の埋め込みを阻止するためにフォトレジストを形成することによって実行することができる。例えば、同じドーピングタイプの、ＭＣエリア２のドレイン領域７４、ＨＶエリア４のソース／ドレイン領域７６／７８、及び論理エリア６のソース／ドレイン領域８０／８２は、逆のソース／ドレインドーピングタイプのエリアにフォトレジストを形成し、次いでＭＣ、ＨＶ、及び論理エリア２／４／６に単一の埋め込みを実行することによって、同時に形成することができる。ブロッキング層８４（第１のブロッキング層）が構造の上方に堆積される。マスキングステップは、ブロッキング層８４が残るべき領域のみをフォトレジストで覆うように行われる。次に、１回以上のエッチングを行って、ＭＣ及びＨＶエリア２／４から保護絶縁層５４を除去し、ブロッキング層８４の露出部分を除去し、ＭＣエリア２内の酸化物層４６及びＨＶエリア４内の酸化物層３８の露出部分を除去する。フォトレジスト除去の後、金属堆積及びアニールを実行して、ポリ４８、ソース領域７６／８０、及びドレイン領域７４／７８／８２の露出ブロックの上面にシリサイド８６を形成する。ブロッキング層８４は、そのような形成が望ましくない任意の部分のシリサイド形成を防止する。任意選択的に、ブロッキング層８４は、これらの選択領域内のシリサイド形成を阻止するために、ソース／ドレイン領域７４／７６／７８／８０／８２及び／又はポリゲートエリア４８の選択部分に維持することができる。結果として得られた構造を図１３Ａ、図１３Ｂ、及び図１３Ｃに示す。

【0036】

エッチングを使用して、論理エリア６内のスタック構造ＬＳ１／ＬＳ２のハードマスク層６０の残りの部分、ＭＣエリア２内のスタック構造Ｓ１／Ｓ２のハードマスク層２８、及び３つ全てのエリア内の任意の露出した窒化物スペーサ６８を除去する。層８８（例えば、窒化物）を構造の上方に形成する。次いで、層間誘電体（inter-layer dielectric、ＩＬＤ）絶縁材料９０の比較的厚い層を層８８に形成する。ＣＭＰを実行して、ＩＬＤ絶縁材料９０を平坦化及び陥凹させて、論理エリア６内のダミー導電層５８を露出させる。フォトリソグラフィマスキングステップを使用して、ＭＣ及びＨＶエリア２／４をフォトレジストで覆い、論理エリア６を露出したままにする。ポリエッチングを使用して、論理エリア６内のダミー導電層５８のブロックを除去する。任意選択的に、このステップで誘電体層５６を除去することもできる。フォトレジストの除去後、任意選択的に、酸化ケイ素、酸窒化物、高Ｋ誘電体層、又はそれらの複合体などの誘電体層９２を構造の上方に堆積させることができる。Ａｌ、Ｔｉ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＮ、ＴｉＮ、若しくは他の適切な金属材料など、又はそれらの複合体の金属ゲート材料９４の層を誘電体層９２の上方に形成する。次いで、ＣＭＰを実行して、誘電体層９２及び金属ゲート材料層９４を除去し、論理エリア６内の誘電体層９２で裏打ちされた金属材料９４のブロックを残す。最終構造を図１４Ａ、図１４Ｂ、及び図１４Ｃに示す。

【0037】

図１５は、ＭＣエリア２内の最終メモリセル構造を示し、これは、各々が２つのドレイン領域７４（第１のドレイン領域）から離間したソース領域４２（第１のソース領域）を共有し、それらの間にシリコン基板１０内のチャネル領域９６が延在する、メモリセルの対を含む。各メモリセルは、チャネル領域９６の第１の部分の上方に配設され、かつチャネル領域９６の第１の部分から絶縁されてその導電率を制御する浮遊ゲート１４ａ（ポリ層１４の残りの部分から形成される）と、浮遊ゲート１４ａの上方に配設され、かつ浮遊ゲート１４ａから絶縁された制御ゲート２６ａ（ポリ層２６の残りの部分から形成される第１の非浮遊ゲート）と、ソース領域４２（一対のメモリセルによって共有される）の上方に配設され、かつソース領域４２から絶縁された消去ゲート４８ｂ（ポリ層４８の第２の部分から形成される第２の非浮遊ゲート）と、チャネル領域９６の第２の部分の上方に配設され、かつチャネル領域９６の第２の部分から絶縁されてその導電率を制御する選択ゲート４８ａ（第３の非浮遊ゲート、これは、ワード線ゲートとも称され得、ポリ層４８の第１の部分から形成される）と、を含む。メモリセルの対は、列方向（ビット線方向）に延在し、メモリセルの列は、隣接する列の間に酸化物２２を伴って形成される。制御ゲート２６ａの行は、メモリセルの行全体にわたって制御ゲート２６ａを相互に接続する、連続制御ゲート線として形成される。選択ゲート４８ａの行は、メモリセルの行全体にわたって選択ゲート４８ａを相互に接続する、連続選択ゲート線として（ワードゲート線としても知られる）形成される。消去ゲート４８ｂの行は、メモリセルの対の行全体にわたって消去ゲート４８ｂを相互に接続する、連続消去ゲート線として形成される。

【0038】

ＨＶエリア４における最終ＨＶデバイスを図１６に示す。各ＨＶデバイスは、離間したソース及びドレイン領域７６及び７８（第２のソース及びドレイン領域）を含み、シリコン基板１０のチャネル領域９８がそれらの間に延在する。ポリ層４８の第３の部分から形成された導電性ゲート４８ｃ（第４の非浮遊ゲート）は、チャネル領域９８の上方に配設され、チャネル領域９８から絶縁されて、その導電率を制御する。

【0039】

論理エリア６における最終的な論理デバイスが図１７に示されている。各論理デバイスは、離間したソース及びドレイン領域８０及び８２（第３のソース及びドレイン領域）を含み、シリコン基板１０のチャネル領域１００がそれらの間に延在する。金属ゲート９４は、その導電率を制御するために（誘電体層９２によって）チャネル領域１００の上方に配設され、そこから絶縁される。

【0040】

同じ基板にメモリセル、ＨＶデバイス、及び論理デバイスを形成する上記方法には、多くの利点がある。メモリセル及びＨＶデバイスの形成は、任意選択的な高Ｋ誘電体及び金属ゲートが論理エリア６内に形成される前に完了するため、論理エリア６内の任意選択的な高Ｋ誘電体層９２及び金属ゲート９４は、メモリセル及びＨＶデバイスの形成によって悪影響を受けない。ＭＣ及びＨＶエリア２／４内のゲートを形成するためのプロセスステップは、論理エリア６内のゲートの形成のためのプロセスステップとは別個で独立している（及びそれに対してカスタマイズされ得る）。ＭＣ及びＨＶエリア２／４は、メモリセル及びＨＶデバイスの形成のほとんどが完了した後、かつ、論理エリア６内の処理の前（すなわち、メモリセル及びＨＶデバイスの形成から残された論理エリア６内の層の除去の前、かつ、ダミー導電層５８の除去を含む論理デバイスを形成するために使用された層の堆積及び除去の前、それらに限定されない）に保護絶縁層５４によって覆われる。シリコン基板１０の上面１０ａは、ＭＣ／ＨＶエリア２／４内のより高い構造を収容するために、論理エリア６内のそれに対してＭＣ及びＨＶエリア２／４内で陥凹される（すなわち、そのため、論理エリア６内のより背の低い論理デバイスの頂部が、ＭＣ／ＨＶエリア２／４内のより高いメモリセル及びＨＶデバイスの頂部よりわずかに高くなる。また、そのため、３つの領域全てにまたがるＣＭＰを処理に使用できる。例えば、選択ゲート４８ａとＨＶゲート４８ｃの頂部は、論理ゲート形成ＣＭＰステップ中に健全なままである）。層８８は、金属論理ゲート９４を形成する際に使用されるＣＭＰからシリサイド化されたポリブロック４８を保護し、制御ゲートポリ２６は、このＣＭＰの停止層として役立つ。シリサイド８６は、ドレイン領域７４、及びソース／ドレイン領域７６／７８、ソース／ドレイン領域８０／８２、選択ゲート４８ａ、消去ゲート４８ｂ、及びＨＶゲート４８ｃの導電率を高める。メモリセル選択ゲート４８ａ、メモリセル消去ゲート４８ｂ、及びＨＶデバイスゲート４８ｃは、単一の導電性材料堆積を使用して形成することができる（すなわち、単一のポリシリコン堆積によって形成された単一のポリシリコン層を使用して、３つのタイプ全てのゲートを形成することができる）。更に、同じポリエッチングを使用して、各選択ゲート４８ａのエッジのうちの１つ及び各ＨＶゲート４８ｃの両方のエッジを定義することができる。様々なゲートの下の様々な層４６、１２、３８、及び５６の厚さは、各々がそのそれぞれのゲート動作に対して最適化されて互いに独立している。例えば、選択ゲート４８ａの下の酸化物層４６は、浮遊ゲート１４ａの下の酸化物層１２より薄いことが好ましい。最後に、同じエッチング又はエッチングのセットを使用して、プロセスの同じ時点で、ＭＣ及びＨＶエリア２／４から保護絶縁層５４、及びブロッキング層８４の露出部分を除去し、これにより、形成プロセスのこの部分の信頼性が簡略化され、向上する。

【0041】

図１８Ａ～図１８Ｃ及び図１９Ａ～図１９Ｃは、第１の代替実施形態を示しており、これは、ＭＣエリア２については図１Ａ～図１２Ａに関して、ＨＶエリア４については図１Ｂ～図１２Ｂに関して、及び、論理エリア６については図１Ｃ～図１２Ｃに関して上で説明される同じ処理ステップから始まる。図１２Ａ、図１２Ｂ、及び図１２Ｃに示される構造から始めて、フォトレジスト６４が除去された後、酸化物スペーサ６６及び窒化物スペーサ６８が上で説明されるように形成される。次に、図１８Ａ、１８Ｂ及び１８Ｃに示すように、マスキングステップを実行して、論理エリア６をフォトレジスト１０２で覆うが、メモリ及びＨＶエリア２／４は露出させたままにする。次に、１回以上のエッチングを使用して、ＭＣエリア２及びＨＶエリア４から保護層５４を除去し、これにより、ＭＣエリア２内の露出した酸化物層４６も除去され、ＨＶエリア４内の絶縁層３８の露出部分も部分的に除去される（すなわち、薄くなる）。フォトレジスト１０２が除去された後、ソース領域７６／８０及びドレイン領域７４／７８／８２が、上で説明されたように埋め込みによって形成される。ブロッキング層８４を構造の上方に堆積させる。マスキングステップは、ブロッキング層８４が残るべき領域のみをフォトレジストで覆うように行われる。次いで、エッチングを実行して、ブロッキング層８４の露出した部分を除去する。フォトレジスト除去の後、金属堆積及びアニールを実行して、ポリ４８、ソース領域７６／８０、及びドレイン領域７４／７８／８２の露出ブロックの上面にシリサイド８６を形成する。得られた構造は図１９Ａ、図１９Ｂ及び図１９Ｃに示されており、これはブロッキング層８４が予め薄くされた層３８の一部に形成されていることを除いて、図１３Ａ、図１３Ｂ及び図１３Ｃの構造と本質的に同じである。次に、図１４Ａ～図１４Ｃに関して上で説明されるステップを実行してプロセスを完了する。

【0042】

この第１の代替実施形態の更なる利点は、フォトレジスト１０２によるマスキングステップが、ブロッキング層８４の後続のエッチングの前に、ＭＣエリア２及びＨＶエリア４内の層３８、４６及び５４を除去又は薄くすることができ、シリサイド層８６の形成を、ブロッキング層８４のエッチングレシピを変えることなく実行することができるので、結果として得られる論理デバイスの性能に悪影響がないことである。

【0043】

この第１の代替実施形態の追加の利点は、フォトレジスト１０２を用いたマスキングステップの結果として、１回以上のエッチングが、その後のブロッキング層８４の堆積及びエッチングの前に、ＭＣエリア２及びＨＶエリア４内の層３８、４６及び５４を除去又は薄くすることができ、シリサイド層８６の形成を、ブロッキング層８４のエッチングレシピを変えることなく実行することができるので、結果として得られる論理デバイスの性能に悪影響がないことである。

【0044】

図２０Ａ～図２０Ｃ及び図２１Ａ～図２１Ｃは、第２の代替実施形態を示しており、これは、ＭＣエリア２については図１Ａ～図１２Ａに関して、ＨＶエリア４については図１Ｂ～図１２Ｂに関して、及び、論理エリア６については図１Ｃ～図１２Ｃに関して上で説明される同じ処理ステップから始まる。図１２Ａ、図１２Ｂ、及び図１２Ｃに示される構造から始めて、フォトレジスト６４が除去された後、酸化物スペーサ６６及び窒化物スペーサ６８が上で説明されるように形成される。次に、図２０Ａ、図２０Ｂ及び図２０Ｃに示すように、マスキングステップを実行して、論理エリア６をフォトレジスト１０４で覆い、スペーサ６６／６８及びＭＣエリア２内の酸化物層４６の露出部分をフォトレジスト１０４で覆うが、ＭＣエリア２の残りの部分及びＨＶエリア４全体を露出させたままにする。次に、１回以上のエッチングを使用して、ＭＣ及びＨＶエリア２／４から保護絶縁層５４を除去し、これにより、ＨＶエリア４内の絶縁層３８の露出部分も部分的に除去する（すなわち、薄くする）。フォトレジスト１０４が除去された後、ソース領域７６／８０及びドレイン領域７４／７８／８２が、上で説明されるように埋め込みによって形成される。次いで、ブロッキング層８４が構造の上方に堆積させられる。マスキングステップは、ブロッキング層８４が残るべき領域のみをフォトレジストで覆うように行われる。次に、ブロッキング層８４の露出部分を除去するためにエッチングが実行され、ＭＣエリア２内の酸化物層４６の露出部分も除去される。フォトレジスト除去の後、金属堆積及びアニールを実行して、ポリ４８、ソース領域７６／８０、及びドレイン領域７４／７８／８２の露出ブロックの上面にシリサイド８６を形成する。得られた構造は図２１Ａ、図２１Ｂ及び図２１Ｃに示されており、これはブロッキング層８４が予め薄くされた層３８の一部に形成されていることを除いて、図１３Ａ、図１３Ｂ及び図１３Ｃの構造と本質的に同じである。次に、図１４Ａ～図１４Ｃに関して上で説明されるステップを実行してプロセスを完了する。

【0045】

この第２の代替実施形態の追加の利点は、シリサイドの形成によるベースライン論理プロセスへの影響がないことを含み、ＭＣエリア２内のドレイン領域７４を覆うフォトレジスト１０４は、より良好なメモリセル性能制御のために、ＳＴＩ酸化物２２の高さを保護することができる。

【0046】

図２２Ａ～図２２Ｃ及び図２３Ａ～図２３Ｃは、第３の代替実施形態を示しており、これは、ＭＣエリア２については図１Ａ～図１２Ａに関して、ＨＶエリア４については図１Ｂ～図１２Ｂに関して、及び、論理エリア６については図１Ｃ～図１２Ｃに関して上で説明される同じ処理ステップから始まる。図１２Ａ、図１２Ｂ、及び図１２Ｃに示される構造から始めて、フォトレジスト６４が除去された後、酸化物スペーサ６６及び窒化物スペーサ６８が上で説明されるように形成される。次に、図２２Ａ、図２２Ｂ及び図２２Ｃに示すように、マスキングステップを実行して、論理エリア６をフォトレジスト１０６で覆い、スペーサ６６／６８及びＭＣエリア２内の酸化物層４６の露出部分をフォトレジスト１０６で覆い、ＭＣエリア２内のソース領域４２の上方に垂直にある保護絶縁層５４の部分をフォトレジスト１０６で覆うが、ＭＣエリア２の残りの部分及びＨＶエリア４全体を露出させたままにする。次いで、１回以上のエッチングを使用して、ＭＣエリア２から保護絶縁層５４の露出部分を除去し、ＨＶエリア４から保護絶縁層５４を除去し、これにより、ＨＶエリア４内の絶縁層３８の露出部分も部分的に除去する（すなわち、薄くする）。フォトレジスト１０６が除去された後、ソース領域７６／８０及びドレイン領域７４／７８／８２が、上で説明されるように埋め込みによって形成される。ブロッキング層８４を構造の上方に堆積させる。マスキングステップは、ブロッキング層８４が残るべき領域のみをフォトレジストで覆うように行われる。次に、ブロッキング層８４の露出部分を除去するためにエッチングが実行され、ＭＣエリア２内の酸化物層４６の露出部分も除去される。フォトレジスト除去の後、金属堆積及びアニールを実行して、ポリ層４８、ソース領域７６／８０、及びドレイン領域７４／７８／８２の露出ブロックの上面にシリサイド８６を形成する。結果として得られる構造が図２３Ａ、図２３Ｂ及び図２３Ｃに示されており、これは、ブロッキング層８４が予め薄くされた絶縁層３８の一部に形成され、シリサイドがＭＣエリア２内のソース領域４２の上方に垂直に配設されたポリブロック４８（最終的には消去ゲート４８ｂ）に形成されないことを除いて、図１３Ａ、図１３Ｂ及び図１３Ｃの構造と本質的に同じである。次に、図１４Ａ～図１４Ｃに関して上で説明されるステップを実行してプロセスを完了する。

【0047】

この第３の代替実施形態の追加の利点は、シリサイド８６の形成によるベースライン論理プロセスへの影響がないこと、ＭＣエリア２内のドレイン領域７４を覆うフォトレジスト１０６が、より良好なメモリセル性能制御のためにＳＴＩ酸化物２２の高さを保護することができること、及びＭＣエリア２内の消去ゲート４８ｂを覆うフォトレジスト１０６が、層５４をエッチングから保護することを含む。

【0048】

図２４Ａ～図２８Ａ、図２４Ｂ～図２８Ｂ及び図２４Ｃ～図２８Ｃは、第４の代替実施形態を示しており、これは、ＭＣエリア２については図１Ａ～図１２Ａに関して、ＨＶエリア４については図１Ｂ～図１２Ｂに関して、及び、論理エリア６については図１Ｃ～図１２Ｃに関して上で説明される同じ処理ステップから始まる。図１２Ａ、図１２Ｂ及び図１２Ｃに示される構造から開始して、フォトレジスト６４が除去された後、マスキングステップが実行されて、ＭＣ及び論理エリア２／６をフォトレジスト１０８で覆い、ＨＶエリア４を露出されたままにする。シリコン基板１０のＨＶエリア４部分内に埋め込みを行うことができる。次に、図２４Ａ、図２４Ｂ及び図２４Ｃに示すように、酸化物エッチングを使用して、保護絶縁層５４及びＨＶエリア４内の絶縁層３８の露出部分を薄くする。フォトレジスト１０８が除去された後、酸化物スペーサ６６及び窒化物スペーサ６８が上で説明されるように形成される。次に、ソース領域７６／８０及びドレイン領域７４／７８／８２が、上で説明されるように埋め込みによって形成される。ブロッキング層８４を構造の上方に堆積させる。マスキングステップは、ブロッキング層８４が残るべき領域のみをフォトレジストで覆うように行われる。次に、エッチングを行ってブロッキング層８４の露出部分を除去し、これにより、ＭＣエリア２内の酸化物層４６の露出部分及びＨＶエリア４内の薄くなった保護絶縁層５４の露出部分も除去される。フォトレジスト除去の後、金属堆積及びアニールを実行して、ＨＶエリア４、ソース領域７６／８０、及びドレイン領域７４／７８／８２内のポリ層４８の露出ブロックの上面にシリサイド８６を形成する。結果として得られる構造が図２５Ａ、図２５Ｂ及び図２５Ｃに示されており、これは、ブロッキング層８４が予め薄くされた絶縁層３８の一部に形成され、シリサイドがＭＣエリア２内のポリ層４８のブロックに形成されないことを除いて、図１３Ａ、図１３Ｂ及び図１３Ｃの構造と本質的に同じである。

【0049】

上に同様に開示したように、エッチングを使用して、論理エリア６内のスタック構造ＬＳ１／ＬＳ２のハードマスク層６０の残りの部分、ＭＣエリア２内のスタック構造Ｓ１／Ｓ２のハードマスク層２８、及び３つ全てのエリア内の任意の露出した窒化物スペーサ６８を除去する。層８８（例えば、窒化物）を構造の上方に形成する。次いで、層間誘電体（ＩＬＤ）絶縁材料９０の比較的厚い層を層８８に形成する。ＣＭＰを行って、ＩＬＤ絶縁材料９０を平坦化して、ＭＣエリア２内のポリ層２６及びポリ層４８のブロック、並びに論理エリア６内のダミー導電層５８を露出させる。結果として得られた構造を図２６Ａ、図２６Ｂ、及び図２６Ｃに示す。

【0050】

ブロッキング層１１０（第２のブロッキング層）が構造の上方に形成され、マスキングステップを使用してパターニングされて、ＨＶ及び論理エリア４／６を第２のブロッキング層１１０によって覆われたままにしながら、ＭＣエリア２の部分を露出させる（すなわち、ポリブロック４８及びポリブロック２６を露出させる）。次に、図２７Ａ、図２７Ｂ及び図２７Ｃに示すように、金属堆積及びアニールを実行して、ＭＣエリア２内のポリ層４８及びポリ層２６の露出ブロックの上面にシリサイド８６を形成する。マスキングステップを用いて、論理エリア６以外の構造をフォトレジストで覆う。次いで、ブロッキング層１１０を論理エリア６から除去する。上で同様に説明したように、ポリエッチングを使用して、論理エリア６内のダミー導電層５８のブロックを除去する。任意選択的に、このステップで誘電体層５６を除去することもできる。フォトレジストの除去後、任意選択的に、酸化ケイ素、酸窒化物、高Ｋ誘電体層、又はそれらの複合体などの誘電体層９２を構造の上方に堆積させることができる。Ａｌ、Ｔｉ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＮ、ＴｉＮ、若しくは他の適切な金属材料であるがこれらに限定されない、又はそれらの複合体などの金属ゲート材料９４の層を誘電体層９２の上方に形成する。次いで、ＣＭＰを実行して、誘電体層９２及び金属ゲート材料層９４を除去し、論理エリア６内の誘電体層９２で裏打ちされた金属ゲート材料９４のブロックを残す。最終構造を図２８Ａ、図２８Ｂ、及び図２８Ｃに示す。

【0051】

第４の代替実施形態の利点は、フォトレジスト１０８を形成するためのマスキングステップの結果として、酸化物エッチングが、論理プロセスブロッキング層８４のエッチングレシピを変えることなく、ブロッキング層８４の後続のエッチングの前に、ＨＶエリア４内の層３８及び５４を除去又は薄くすることができること、シリサイド層８６が、論理デバイス性能に悪影響を及ぼすことなく形成されることができること、及びメモリセル性能が、ブロッキング層１１０によって保護される任意の他の領域に影響を及ぼすことなく、ＭＣエリア２内のシリサイド形成のためにポリブロック４８及び２６を露出することによって改善されることを含む。

【0052】

図２９Ａ～図３０Ａ、図２９Ｂ～図３０Ｂ、及び図２９Ｃ～図３０Ｃは、第５の代替実施形態を示しており、これは、第４の代替実施形態に関して上で説明される図２６Ａ、図２６Ｂ、及び図２６Ｃの構造から始まる。第２のブロッキング層１１０は、構造の上方に上で説明されるように形成されるが、マスキングステップを使用してパターニングされて、ＭＣエリア２の部分を露出させ（すなわち、ポリブロック４８を露出させるが、ポリブロック２６は覆われたままである）、一方、ＨＶ及び論理エリア４／６は第２のブロッキング層１１０によって覆われたままである。次に、図２９Ａ、図２９Ｂ及び図２９Ｃに示すように、金属堆積及びアニールを行って、ＭＣエリア２内のポリ４８の露出したブロックの上面にシリサイド８６を形成する。次に、図２８Ａ～図２８Ｃに関して上で説明されるステップを実行して、図３０Ａ、図３０Ｂ、及び図３０Ｃに示すように、プロセスを完了する。

【0053】

この第５の代替実施形態の更なる利点は、ブロッキング層１１０が、ポリブロック２６を覆って、ポリブロック４８に形成されたシリサイド８６にブリッジする可能性があるシリサイドがポリブロック２６に形成されるのを防止することを含む。

【0054】

図３１Ａ～図３２Ａ、図３１Ｂ～図３２Ｂ、及び図３１Ｃ～図３２Ｃは、第６の代替実施形態を示しており、これは、第４の代替実施形態に関して上で説明される図２６Ａ、図２６Ｂ、及び図２６Ｃの構造から始まる。第２のブロッキング層１１０は、構造の上方に上で説明されるように形成されるが、マスキングステップを使用してパターニングされて、ＭＣエリア２の部分を露出させ（すなわち、ポリブロック４８の一部を露出させるが、ソース領域４２の上方のポリブロック２６及びポリブロック４８は覆われたままである）、一方で、ＨＶ及び論理エリア４／６は第２のブロッキング層１１０によって覆われたままである。次に、図３１Ａ、図３１Ｂ及び図３１Ｃに示すように、ＭＣエリア２内の露出したポリブロック４８の上面にシリサイド８６を形成するために、金属堆積及びアニールが実行される。次に、図２８Ａ～図２８Ｃに関して上で説明されるステップを実行して、図３２Ａ、図３２Ｂ、及び図３２Ｃに示すように、プロセスを完了する。

【0055】

この第６の代替実施形態の追加の利点は、ブロッキング層１１０が、ポリブロック２６及び４８ｂを覆って、ポリブロック２６及び４８上の２つの近接して離間されたシリサイド層が互いにブリッジすることを回避し、また、第２のブロッキング層１１０がエッチングされている間に酸化物層４４が損傷を受けることを回避することを含む。

【0056】

図３３Ａ～図３４Ａ、図３３Ｂ～図３４Ｂ、及び図３３Ｃ～図３４Ｃは、第７の代替実施形態を示しており、これは、第４の代替実施形態に関して上で説明される図２６Ａ、図２６Ｂ、及び図２６Ｃの構造から始まる。この第７の代替実施形態は、図３３Ａ、３３Ｂ、３３Ｃに示すように、メモリセルゲートシリサイド形成（図１４Ａ、図１４Ｂ、図１４Ｃに関する上で説明されるプロセスを使用する）の前に金属論理ゲート材料９４が形成されることを除いて、第４の代替実施形態と同様である。次いで、第２のブロッキング層１１０が構造の上方に形成され、マスキングステップを使用してパターニングされて、ＨＶ及び論理エリア４／６を第２のブロッキング層１１０によって覆われたままにしながら、ＭＣエリア２の部分を露出させる（すなわち、ポリブロック４８及びポリブロック２６を露出させる）。次に、図３４Ａ、図３４Ｂ及び図３４Ｃに示すように、金属堆積及びアニールを実行して、ＭＣエリア２内のポリ４８及びポリ２６の露出ブロックの上面にシリサイド８６を形成する。

【0057】

この第７の代替実施形態の更なる利点は、より良好なメモリセル性能を含み、ポリブロック４８及び２６が露出され、ブロッキング層１１０を有する任意の他の領域に悪影響を与えることなく、その上にシリサイドが形成され、メモリセルの高さが金属ゲート９４の上面より高い場合、シリサイド８６の任意の金属ＣＭＰ研磨を回避するために、論理エリア内の金属ゲート形成後に、シリサイドがポリブロック４８及び２６に形成される。

【0058】

図３３Ａ、図３３Ｂ、図３３Ｃ、及び図３５Ａ、図３５Ｂ、図３５Ｃは、第８の代替実施形態を示しており、これは、第４の代替実施形態に関して上で説明される図２６Ａ、２６Ｂ、及び２６Ｃの構造から始まる。この第８の代替実施形態は、図３３Ａ、３３Ｂ、３３Ｃに示すように、メモリセルゲートシリサイド形成（図１４Ａ、図１４Ｂ、図１４Ｃに関する上で説明されるプロセスを使用する）の前に金属論理ゲート材料９４が形成されることを除いて、第５の代替実施形態と同様である。次いで、第２のブロッキング層１１０が構造の上方に形成され、マスキングステップを使用してパターニングされて、ＨＶ及び論理エリア４／６を第２のブロッキング層１１０によって覆われたままにしながら、ＭＣエリア２の部分を露出させる（すなわち、ポリブロック４８を露出させるが、ポリブロック２６を覆われたままにする）。次に、図３５Ａ、３５Ｂ及び３５Ｃに示すように、金属堆積及びアニールを行って、ＭＣエリア２内のポリ層４８の露出したブロックの上面にシリサイド８６を形成する。

【0059】

この第８の代替実施形態の更なる利点は、メモリセルの高さが金属ゲート９４の上面より高い場合にシリサイド８６の金属ＣＭＰ研磨を回避するために、論理領域内の金属ゲート形成後にポリブロック４８及び２６にシリサイド８６を形成するステップと、ブロッキング層１１０が、ポリブロック４８に形成されたシリサイド８６にブリッジする可能性があるポリブロック２６上のシリサイド形成を防止するために、ポリブロック２６を覆うステップと、を含む。

【0060】

図３３Ａ、図３３Ｂ、図３３Ｃ、及び図３６Ａ、図３６Ｂ、図３６Ｃは、第９の代替実施形態を示しており、これは、第４の代替実施形態に関して上で説明される図２６Ａ、図２６Ｂ、及び図２６Ｃの構造から始まる。この第９の代替実施形態は、図３３Ａ、図３３Ｂ、図３３Ｃに示すように、メモリセルゲートシリサイド形成（図１４Ａ、１４Ｂ、１４Ｃに関する上で説明されるプロセスを使用する）の前に金属論理ゲート材料９４が形成されることを除いて、第６の代替実施形態と同様である。次いで、第２のブロッキング層１１０は、構造の上方に形成され、マスキングステップを使用してパターニングされて、ＭＣエリア２の部分を露出させ（すなわち、ポリブロック４８の一部を露出させるが、ソース領域４２の上方のポリブロック２６及びポリブロック４８は覆われたままである）、一方で、ＨＶ及び論理エリア４／６は第２のブロッキング層１１０によって覆われたままである。次に、図３６Ａ、図３６Ｂ及び図３６Ｃに示すように、ＭＣエリア２内の露出したポリブロック４８の上面にシリサイド８６を形成するために、金属堆積及びアニールが実行される。

【0061】

この第９の代替実施形態の更なる利点は、メモリセルの高さが金属ゲート９４の上面より高い場合にシリサイドの任意の金属ＣＭＰ研磨を回避するために、論理エリア内の金属ゲート形成後にポリブロック４８にシリサイド８６が形成されるステップと、ブロッキング層１１０が、ポリブロック２６及び４８上の２つの近接して離間されたシリサイド層が互いにブリッジするのを回避するためにポリブロック２６及び４８ｂを覆うステップと、を含み、第２のブロッキング層１１０がエッチングされている間に酸化物層４４が損傷を受けるのも回避する。

【0062】

本発明は、上で説明され、本明細書において図示した実施形態に限定されるものではなく、添付の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、特許請求の範囲又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法のステップは、例示又は特許請求した正確な順序で実施される必要はなく、むしろ特許請求の範囲に別段の定めがない限り、任意の順序で本発明のメモリセルエリア及び論理エリアの適切な形成が可能である。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。

【0063】

本明細書で使用される場合、「～の上方に（over）」及び「～に（on）」という用語は両方とも、「上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接する」という用語は、「直接隣接する」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「間接的に隣接する」（中間材料、要素、又は空間がそれらの間に配設される）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。

【図1A】

【図1B】

【図1C】

【図2A】

【図2B】

【図2C】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図4C】

【図5A】

【図5B】

【図5C】

【図6A】

【図6B】

【図6C】

【図7A】

【図7B】

【図7C】

【図8A】

【図8B】

【図8C】

【図9A】

【図9B】

【図9C】

【図10A】

【図10B】

【図10C】

【図11A】

【図11B】

【図11C】

【図12A】

【図12B】

【図12C】

【図13A】

【図13B】

【図13C】

【図14A】

【図14B】

【図14C】

【図15】

【図16】

【図17】

【図18A】

【図18B】

【図18C】

【図19A】

【図19B】

【図19C】

【図20A】

【図20B】

【図20C】

【図21A】

【図21B】

【図21C】

【図22A】

【図22B】

【図22C】

【図23A】

【図23B】

【図23C】

【図24A】

【図24B】

【図24C】

【図25A】

【図25B】

【図25C】

【図26A】

【図26B】

【図26C】

【図27A】

【図27B】

【図27C】

【図28A】

【図28B】

【図28C】

【図29A】

【図29B】

【図29C】

【図30A】

【図30B】

【図30C】

【図31A】

【図31B】

【図31C】

【図32A】

【図32B】

【図32C】

【図33A】

【図33B】

【図33C】

【図34A】

【図34B】

【図34C】

【図35A】

【図35B】

【図35C】

【図36A】

【図36B】

【図36C】