特許 7425929 平面状のスプリットゲート不揮発性メモリセル、高電圧デバイス、及びＦＩＮＦＥＴ論理デバイスを有するデバイスを形成する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-23

(45)【発行日】2024-01-31

(54)【発明の名称】平面状のスプリットゲート不揮発性メモリセル、高電圧デバイス、及びＦＩＮＦＥＴ論理デバイスを有するデバイスを形成する方法

(51)【国際特許分類】

   H10B 41/10 20230101AFI20240124BHJP

   H10B 41/35 20230101ALI20240124BHJP

   H10B 41/42 20230101ALI20240124BHJP

   H01L 21/336 20060101ALI20240124BHJP

   H01L 29/788 20060101ALI20240124BHJP

   H01L 29/792 20060101ALI20240124BHJP

【ＦＩ】

H10B41/10

H10B41/35

H10B41/42

H01L29/78 371

【請求項の数】 10

(21)【出願番号】P 2023517707

(86)(22)【出願日】2021-01-20

(65)【公表番号】

(43)【公表日】2023-09-07

(86)【国際出願番号】 US2021014244

(87)【国際公開番号】W WO2022060402

(87)【国際公開日】2022-03-24

【審査請求日】2023-05-08

(31)【優先権主張番号】202010993707.2

(32)【優先日】2020-09-21

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】17/151,944

(32)【優先日】2021-01-19

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】ワン、チュンミン

(72)【発明者】

【氏名】ソン、グオ シャン

(72)【発明者】

【氏名】シン、レオ

(72)【発明者】

【氏名】サン、ジャック

(72)【発明者】

【氏名】リウ、シアン

(72)【発明者】

【氏名】ドー、ナン

【審査官】小山 満

(56)【参考文献】

【文献】米国特許出願公開第２０１９／０３２６３０５（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２０／０１７６４５９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２０／０１７６５７８（ＵＳ，Ａ１）

【文献】特表２０１８－５３３２２８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４１／１０

Ｈ１０Ｂ ４１／３５

Ｈ１０Ｂ ４１／４２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

デバイスを形成する方法であって、
上面を有し、第１、第２、及び第３のエリアを有するシリコン基板を提供するステップと、
前記上面を、前記シリコン基板の前記第１及び第２のエリアにおいて陥凹させるが、前記シリコン基板の前記第３のエリアにおいては陥凹させないステップと、
前記第１及び第２のエリアにおける前記上面の上方の、前記第１及び第２のエリアにおける前記上面から絶縁された第１のポリシリコン層を形成するステップと、
少なくとも第１のシリコンエッチングを使用して、前記第１のポリシリコン層を通して、前記第３のエリアではなく前記第１及び第２のエリアにおける前記シリコン基板内に第１のトレンチを形成するステップと、
前記第１のトレンチを絶縁材料で充填するステップと、
前記第１のトレンチの前記充填後に、少なくとも第２のシリコンエッチングを使用して、前記第３のエリアにおける前記シリコン基板内に第２のトレンチを形成して、上に延在し、かつ頂面で終端する、側面の１対を有する、前記シリコン基板の上向きに延在するフィンを形成するステップと、
前記フィンの前記形成後に、前記第１のエリアにおける前記第１のポリシリコン層の上方に材料のブロックの１対を形成するステップと、
前記第１のエリアにおける前記第１のポリシリコン層の一部を除去して、前記材料のブロックの対の一方の下に各々配設された前記第１のポリシリコン層の浮遊ゲートの１対を形成するステップと、
第１の注入を行って、前記浮遊ゲートの対間の前記第１のエリアにおける前記シリコン基板に第１のソース領域を形成するステップと、
前記第１、第２、及び第３のエリアにおける前記シリコン基板の上方に第２のポリシリコン層を形成するステップと、
前記第２のポリシリコン層の一部を除去して、
前記第１のエリアにおける前記第１のソース領域の上方に配設され、前記第１のエリアにおける前記第１のソース領域から絶縁された、前記第２のポリシリコン層の第１のポリシリコンブロックと、
前記第１のエリアにおける前記シリコン基板の上方に配設され、前記第１のエリアにおける前記シリコン基板から絶縁され、前記第１のエリアにおける前記浮遊ゲートの対の一方に隣接する、前記第２のポリシリコン層の第２のポリシリコンブロックと、
前記第１のエリアにおける前記シリコン基板の上方に配設され、前記第１のエリアにおける前記シリコン基板から絶縁され、前記第１のエリアにおける前記浮遊ゲートの対の別の１つに隣接する、前記第２のポリシリコン層の第３のポリシリコンブロックと、
前記第２のエリアにおける前記シリコン基板の上方に配設され、前記第２のエリアにおける前記シリコン基板から絶縁された、前記第２のポリシリコン層の第４のポリシリコンブロックと、
前記第３のエリアにおける前記フィンの前記側面の１対及び前記頂面の上方に配設され、前記第３のエリアにおける前記フィンの前記側面の１対及び前記頂面から絶縁された、前記第２のポリシリコン層の第５のポリシリコンブロックと、を形成するステップと、
１つ以上の注入を行って、
前記第２のポリシリコンブロックに隣接する前記シリコン基板の前記第１のエリアにおける第１のドレイン領域と、
前記第３のポリシリコンブロックに隣接する前記シリコン基板の前記第１のエリアにおける第２のドレイン領域と、
前記第４のポリシリコンブロックに隣接する前記シリコン基板の前記第２のエリアにおける第２のソース領域と、
前記第４のポリシリコンブロックに隣接する前記シリコン基板の前記第２のエリアにおける第３のドレイン領域と、
前記第５のポリシリコンブロックに隣接する前記フィンにおける第３のソース領域と、
前記第５のポリシリコンブロックに隣接する前記フィンにおける第４のドレイン領域と、を形成するステップと、
前記第５のポリシリコンブロックを除去するステップと、
前記第３のエリアにおける前記フィンの前記側面の１対及び前記頂面に沿って、高Ｋ材料の層を形成するステップと、
前記第３のエリアにおける前記高Ｋ材料の層に金属材料のブロックを形成するステップであって、その結果、前記金属材料のブロックは、前記フィンの前記側面の１対及び前記頂面に沿って延在し、前記フィンの前記側面の１対及び前記頂面から絶縁されている、形成するステップと、を含む、方法。

【請求項2】

前記材料のブロックの対は、ポリシリコンで形成され、前記浮遊ゲートの対から絶縁されている、請求項１に記載の方法。

【請求項3】

前記材料のブロックの対は、酸化物－窒化物－酸化物の層によって前記浮遊ゲートの対から絶縁されている、請求項２に記載の方法。

【請求項4】

前記材料のブロックの対は、絶縁材料で形成されている、請求項１に記載の方法。

【請求項5】

前記第２のトレンチの前記形成は、
前記第３のエリアにおける前記上面の上方に材料の層を形成するステップと、
前記材料の層に第３のトレンチを形成するステップと、
前記第３のトレンチに材料のスペーサを形成するステップと、
前記材料の層を除去するステップと、
前記材料のスペーサ間の前記シリコン基板の一部において前記第２のシリコンエッチングを行うステップと、を含む、請求項１に記載の方法。

【請求項6】

前記第３のソース領域及び前記第４のドレイン領域の前記形成は、
前記第５のポリシリコンブロックを除去する前に、前記第５のポリシリコンブロックに隣接する前記フィンに材料をエピタキシャル成長させるステップであって、前記第３のソース領域及び前記第４のドレイン領域は、前記エピタキシャル成長させた材料に形成される、成長させるステップを含む、請求項１に記載の方法。

【請求項7】

前記第２及び第３のポリシリコンブロックは、前記浮遊ゲートを前記上面から絶縁する絶縁材料の厚さよりも薄い厚さを有する絶縁材料によって、前記シリコン基板の前記上面から絶縁される、請求項１に記載の方法。

【請求項8】

前記第４のポリシリコンブロックは、前記浮遊ゲートを前記上面から絶縁する絶縁材料の厚さとは異なる厚さを有する絶縁材料によって、前記シリコン基板の前記上面から絶縁される、請求項１に記載の方法。

【請求項9】

前記第１のトレンチは、前記第２のトレンチよりも深く前記シリコン基板内に延在している、請求項１に記載の方法。

【請求項10】

前記第２のトレンチは、前記第１のトレンチよりも深く前記シリコン基板内に延在している、請求項１に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

（優先権の主張）
本特許出願は、２０２０年９月２１日に出願した中国特許出願第２０２０１０９９３７０７．２号、名称「Ｍｅｔｈｏｄ Ｏｆ Ｆｏｒｍｉｎｇ Ａ Ｄｅｖｉｃｅ Ｗｉｔｈ Ｐｌａｎａｒ Ｓｐｌｉｔ Ｇａｔｅ Ｎｏｎ－ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌｓ，Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｄｅｖｉｃｅｓ Ａｎｄ ＦＩＮＦＥＴ Ｌｏｇｉｃ Ｄｅｖｉｃｅ」、及び２０２１年１月１９日出願した米国特許出願第１７／１５１，９４４号、名称「Ｍｅｔｈｏｄ Ｏｆ Ｆｏｒｍｉｎｇ Ａ Ｄｅｖｉｃｅ Ｗｉｔｈ Ｐｌａｎａｒ Ｓｐｌｉｔ Ｇａｔｅ Ｎｏｎ－ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌｓ，Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｄｅｖｉｃｅｓ Ａｎｄ ＦＩＮＦＥＴ Ｌｏｇｉｃ Ｄｅｖｉｃｅ」に対して優先権を主張するものである。

【0002】

（技術分野）
本発明は、不揮発性メモリセル、高電圧デバイス、及びＦＩＮＦＥＴ論理デバイスを有するデバイスを形成する方法に関する。

【背景技術】

【0003】

選択ゲート、浮遊ゲート、制御ゲート、及び消去ゲートを有するスプリットゲート不揮発性フラッシュメモリセルは、当該技術分野においてよく知られている。例えば、参照によって本明細書に組み込まれる、米国特許第６，７４７，３１０号及び同第７，８６８，３７５号を参照されたい。選択線ゲート、浮遊ゲート、及び消去ゲートを有するスプリットゲート不揮発性フラッシュメモリセルも、当該技術分野においてよく知られている。例えば、参照によって本明細書に組み込まれる、米国特許第７，３１５，０５６号及び同第８，７１１，６３６号を参照されたい。同じシリコンチップに論理デバイス（すなわち、低電圧及び／又は高電圧論理デバイス）を形成すること、並びに、その際にメモリセル及び論理デバイスの両方の部分を形成する（例えば、同じポリシリコン堆積プロセスを使用して、メモリセル及び論理デバイスの両方のためのゲートを形成する）ための、いくつかの処理ステップを共有することも知られている。しかしながら、メモリセルを形成する他の処理ステップは、以前に製作された論理デバイスに悪影響を及ぼし、かつその逆もあり得るので、両方の型のデバイスを同じウェハに形成することは困難かつ複雑であり得る場合が多い。

【0004】

リソグラフィのサイズを縮小することによってチャネル幅を低減することに伴う問題を解決するために、ＦｉｎＦＥＴ型の構造体がメモリセル構造体のために提案されている。ＦｉｎＦＥＴ型の構造体において、半導体材料のフィン形部材は、ソース領域をドレイン領域に接続する。フィン形部材は、頂面と、２つの側面と、を有する。ソース領域からドレイン領域への電流は、次いで、フィン形部材の頂面及び２つの側面に沿って流れることができる。したがって、チャネル領域の有効幅が増加し、これにより電流の流れが増加する。しかしながら、チャネル領域を２つの側面に「折り畳む」ことによって、より多くの半導体の占有面積を犠牲にすることなくチャネル領域の有効幅が増加し、これによりチャネル領域の「フットプリント」を低減する。このようなＦｉｎＦＥＴを使用した不揮発性メモリセルが開示されている。先行技術のＦｉｎＦＥＴ不揮発性メモリ構造のいくつかの例としては、米国特許第７，４２３，３１０号、同第７，４１０，９１３号、同第８，４６１，６４０号、及び同第９，９８５，０４２号、並びに米国特許出願第１６／７２４，０１０号が挙げられ、各々の内容全体は参照により本明細書に組み込まれる。これらの先行技術の参考文献が企図していないものは、改良された製作技術を用いて、両方とも非ＦｉｎＦＥＴ型構成である不揮発性メモリセル及び高電圧トランジスタデバイスの両方と同じウェハ基板に形成された論理デバイス用のＦｉｎＦＥＴ型構成である。

【0005】

米国特許第９，９７２，６３０号及び同第１０，２４９，６３１号は、ＦｉｎＦＥＴ型論理デバイス及び非ＦｉｎＦＥＴメモリセルを有するメモリデバイスを開示しており、各々の内容全体が参照により本明細書に組み込まれる。しかしながら、これらの特許は、非ＦｉｎＦＥＴ型構成の高電圧トランジスタデバイスの同時形成を企図していない。

【発明の概要】

【0006】

上述した問題及び必要性は、デバイスを形成する方法によって対処され、この方法は、
上面を有し、第１、第２、及び第３のエリアを有するシリコン基板を提供するステップと、
この上面を、基板の第１及び第２のエリアにおいて陥凹させるが、基板の第３のエリアにおいては陥凹させないステップと、
第１及び第２のエリアにおける上面の上方の、第１及び第２のエリアにおける上面から絶縁された第１のポリシリコン層を形成するステップと、
少なくとも第１のシリコンエッチングを使用して、第１のポリシリコン層を通して、第３のエリアではなく第１及び第２のエリアにおけるシリコン基板内に第１のトレンチを形成するステップと、
第１のトレンチを絶縁材料で充填するステップと、
第１のトレンチの充填後に、少なくとも第２のシリコンエッチングを使用して、第３のエリアにおけるシリコン基板内に第２のトレンチを形成して、上に延在し、かつ頂面で終端する、側面の１対を有する、シリコン基板の上向きに延在するフィンを形成するステップと、
フィンの形成後に、第１のエリアにおける第１のポリシリコン層の上方に材料のブロックの１対を形成するステップと、
第１のエリアにおける第１のポリシリコン層の一部を除去して、材料のブロックの対の一方の下に各々配設された第１のポリシリコン層の浮遊ゲートの１対を形成するステップと、
第１の注入を行って、浮遊ゲートの対間の第１のエリアにおけるシリコン基板に第１のソース領域を形成するステップと、
第１、第２、及び第３のエリアにおけるシリコン基板の上方に第２のポリシリコン層を形成するステップと、
第２のポリシリコン層の一部を除去して、
第１のエリアにおける第１のソース領域の上方に配設され、第１のエリアにおける第１のソース領域から絶縁された、第２のポリシリコン層の第１のポリシリコンブロックと、
第１のエリアにおけるシリコン基板の上方に配設され、第１のエリアにおけるシリコン基板から絶縁され、第１のエリアにおける浮遊ゲートの対の一方に隣接する、第２のポリシリコン層の第２のポリシリコンブロックと、
第１のエリアにおけるシリコン基板の上方に配設され、第１のエリアにおけるシリコン基板から絶縁され、第１のエリアにおける浮遊ゲートの対の別の１つに隣接する、第２のポリシリコン層の第３のポリシリコンブロックと、
第２のエリアにおけるシリコン基板の上方に配設され、第２のエリアにおけるシリコン基板から絶縁された、第２のポリシリコン層の第４のポリシリコンブロックと、
第３のエリアにおけるシリコンフィンの側面及び頂面の対の上方に配設され、第３のエリアにおけるシリコンフィンの側面及び頂面の対から絶縁された、第２のポリシリコン層の第５のポリシリコンブロックと、を形成するステップと、
１つ以上の注入を行って、
第２のポリシリコンブロックに隣接する基板の第１のエリアにおける第１のドレイン領域と、
第３のポリシリコンブロックに隣接する基板の第１のエリアにおける第２のドレイン領域と、
第４のポリシリコンブロックに隣接する基板の第２のエリアにおける第２のソース領域と、
第４のポリシリコンブロックに隣接する基板の第２のエリアにおける第３のドレイン領域と、
第５のポリシリコンブロックに隣接するフィンにおける第３のソース領域と、
第５のポリシリコンブロックに隣接するフィンにおける第４のドレイン領域と、を形成するステップと、
第５のポリシリコンブロックを除去するステップと、
第３のエリアにおけるフィンの側面及び頂面の対に沿って、高Ｋ材料の層を形成するステップと、
第３のエリアにおける高Ｋ材料の層に金属材料のブロックを形成するステップであって、その結果、金属のブロックが、フィンの側面及び頂面の対に沿って延在し、フィンの側面及び頂面の対から絶縁されている、形成するステップと、を含む。

【0007】

本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。

【0008】

【0009】

【0010】

【0011】

【0012】

【0013】

【0014】

【0015】

【図面の簡単な説明】

【0016】

【図1A】半導体基板のメモリセルエリアに不揮発性メモリセルを形成するステップを示す側断面図である。

【図1B】半導体基板のＨＶデバイスエリアに高電圧デバイスを形成するステップを示す側断面図である。

【図1C】半導体基板の論理デバイスエリアに論理デバイスを形成するステップを示す側断面図である。

【図2A】半導体基板のメモリセルエリアに不揮発性メモリセルを形成するステップを示す側断面図である。

【図2B】半導体基板のＨＶデバイスエリアに高電圧デバイスを形成するステップを示す側断面図である。

【図2C】半導体基板の論理デバイスエリアに論理デバイスを形成するステップを示す側断面図である。

【図3A】半導体基板のメモリセルエリアに不揮発性メモリセルを形成するステップを示す側断面図である。

【図3B】半導体基板のＨＶデバイスエリアに高電圧デバイスを形成するステップを示す側断面図である。

【図3C】半導体基板の論理デバイスエリアに論理デバイスを形成するステップを示す側断面図である。

【図4A】半導体基板のメモリセルエリアに不揮発性メモリセルを形成するステップを示す側断面図である。

【図4B】半導体基板のＨＶデバイスエリアに高電圧デバイスを形成するステップを示す側断面図である。

【図4C】半導体基板の論理デバイスエリアに論理デバイスを形成するステップを示す側断面図である。

【図5A】半導体基板のメモリセルエリアに不揮発性メモリセルを形成するステップを示す側断面図である。

【図5B】半導体基板のＨＶデバイスエリアに高電圧デバイスを形成するステップを示す側断面図である。

【図5C】半導体基板の論理デバイスエリアに論理デバイスを形成するステップを示す側断面図である。

【図6A】半導体基板のメモリセルエリアに不揮発性メモリセルを形成するステップを示す側断面図である。

【図6B】半導体基板のＨＶデバイスエリアに高電圧デバイスを形成するステップを示す側断面図である。

【図6C】半導体基板の論理デバイスエリアに論理デバイスを形成するステップを示す側断面図である。

【図7A】半導体基板のメモリセルエリアに不揮発性メモリセルを形成するステップを示す側断面図である。

【図7B】半導体基板のＨＶデバイスエリアに高電圧デバイスを形成するステップを示す側断面図である。

【図7C】半導体基板の論理デバイスエリアに論理デバイスを形成するステップを示す側断面図である。

【図8A】半導体基板のメモリセルエリアに不揮発性メモリセルを形成するステップを示す側断面図である。

【図8B】半導体基板のＨＶデバイスエリアに高電圧デバイスを形成するステップを示す側断面図である。

【図8C】半導体基板の論理デバイスエリアに論理デバイスを形成するステップを示す側断面図である。

【図9A】半導体基板のメモリセルエリアに不揮発性メモリセルを形成するステップを示す側断面図である。

【図9B】半導体基板のＨＶデバイスエリアに高電圧デバイスを形成するステップを示す側断面図である。

【図9C】半導体基板の論理デバイスエリアに論理デバイスを形成するステップを示す側断面図である。

【図10A】半導体基板のメモリセルエリアに不揮発性メモリセルを形成するステップを示す側断面図である。

【図10B】半導体基板のＨＶデバイスエリアに高電圧デバイスを形成するステップを示す側断面図である。

【図10C】半導体基板の論理デバイスエリアに論理デバイスを形成するステップを示す側断面図である。

【図11A】半導体基板のメモリセルエリアに不揮発性メモリセルを形成するステップを示す側断面図である。

【図11B】半導体基板のＨＶデバイスエリアに高電圧デバイスを形成するステップを示す側断面図である。

【図11C】半導体基板の論理デバイスエリアに論理デバイスを形成するステップを示す側断面図である。

【図12A】半導体基板のメモリセルエリアに不揮発性メモリセルを形成するステップを示す側断面図である。

【図12B】半導体基板のＨＶデバイスエリアに高電圧デバイスを形成するステップを示す側断面図である。

【図12C】半導体基板の論理デバイスエリアに論理デバイスを形成するステップを示す側断面図である。

【図13A】半導体基板のメモリセルエリアに不揮発性メモリセルを形成するステップを示す側断面図である。

【図13B】半導体基板のＨＶデバイスエリアに高電圧デバイスを形成するステップを示す側断面図である。

【図13C】半導体基板の論理デバイスエリアに論理デバイスを形成するステップを示す側断面図である。

【図14A】半導体基板のメモリセルエリアに不揮発性メモリセルを形成するステップを示す側断面図である。

【図14B】半導体基板のＨＶデバイスエリアに高電圧デバイスを形成するステップを示す側断面図である。

【図14C】半導体基板の論理デバイスエリアに論理デバイスを形成するステップを示す側断面図である。

【図15A】半導体基板のメモリセルエリアに不揮発性メモリセルを形成するステップを示す側断面図である。

【図15B】半導体基板のＨＶデバイスエリアに高電圧デバイスを形成するステップを示す側断面図である。

【図15C】半導体基板の論理デバイスエリアに論理デバイスを形成するステップを示す側断面図である。

【図16】メモリセルエリアにおけるメモリセルの側断面図である。

【図17】ＨＶデバイスエリアにおける高電圧デバイスの側断面図である。

【図18】論理デバイスエリアにおける論理デバイスの側断面図である。

【図19】論理デバイスエリアにおける論理デバイスの側断面図である。

【図20A】代替の実施形態による、半導体基板のメモリセルエリアに不揮発性メモリセルを形成するステップを示す側断面図である。

【図20B】代替の実施形態による、半導体基板のＨＶデバイスエリアに高電圧デバイスを形成するステップを示す側断面図である。

【図20C】代替の実施形態による、半導体基板の論理デバイスエリアに論理デバイスを形成するステップを示す側断面図である。

【図21A】代替の実施形態による、半導体基板のメモリセルエリアに不揮発性メモリセルを形成するステップを示す側断面図である。

【図21B】代替の実施形態による、半導体基板のＨＶデバイスエリアに高電圧デバイスを形成するステップを示す側断面図である。

【図21C】代替の実施形態による、半導体基板の論理デバイスエリアに論理デバイスを形成するステップを示す側断面図である。

【発明を実施するための形態】

【0017】

図１Ａ～図１５Ａ、図１Ｂ～図１５Ｂ、及び図１Ｃ～図１５Ｃを参照すると、半導体ウェハ基板（基板とも称される）１０のメモリセルエリア２（第１のエリア）にメモリセルの対（図１Ａ～図１５Ａを参照）、基板１０のＨＶデバイスエリア６（第２のエリア）に高電圧トランジスタデバイス（図１Ｂ～図１５Ｂを参照）、及び基板１０の論理デバイスエリア４（第３のエリア）に論理デバイス（図１Ｃ～図１５Ｃを参照）を作製するプロセスにおけるステップの側断面図が示されている。プロセスは、基板１０の平面状の表面１０ａに二酸化ケイ素（酸化物とも称される）１２の層を形成することによって始まり、基板１０は、Ｐ型単結晶シリコンで形成され得る。酸化物層１２は、堆積によって、又は熱酸化によって、形成することができる。酸化物層１２に窒化シリコン層１４（窒化物層１４とも称される）を形成する。次いで、フォトリソグラフィマスキングプロセスを使用して、窒化物層１４及び酸化物層１２をパターン化する（すなわち、層のいくつかの部分を選択的に除去するが、他の部分は除去しない）。フォトリソグラフィマスキングプロセスは、窒化物層１４にフォトレジスト材料をコーティングすることを含み、その後、フォトレジストを露光及び現像して、フォトレジストを論理デバイスエリア４に維持しながらメモリセルエリア２及びＨＶデバイスエリア６からフォトレジスト材料を除去する。次いで、窒化物及び酸化物エッチングを使用して、メモリセルエリア２及びＨＶデバイスエリア６から露出した窒化物層１４及び酸化物層１２を除去し、メモリセルエリア２及びＨＶデバイスエリア６において、基板１０の上面１０ａを露出させたままにする（フォトレジストは、これらの層を論理デバイスエリア４におけるエッチングから保護する）。残りのフォトレジストが論理デバイスエリア４から除去された後、シリコン酸化のみ、又はシリコンエッチングと組み合わせたシリコン酸化を使用して、メモリセルエリア２及びＨＶデバイスエリア６における基板１０の露出した上面１０ａを陥凹させる。例えば、シリコン酸化は、基板の上面１０ａにおいてシリコンを消費する熱酸化であり得る。酸化物層１２及び窒化物層１４は、この酸化／エッチングから論理デバイスエリア４を保護する。次いで、酸化物エッチングを使用して、熱酸化によって作成された酸化物を除去する。結果的に得られた構造体を、図１Ａ～図１Ｃに示し、ＨＶエリア６／メモリセルエリア２における基板１０の上面１０ａは、論理デバイスエリア４における基板１０の表面１０ａの下に陥凹量Ｒだけ陥凹している。陥凹量Ｒの非限定的な例は、およそ２０～７０ｎｍを含むことができる。

【0018】

窒化物層１４及び酸化物層１２は、論理デバイスエリア４から除去され（例えば、１回以上のエッチングによって）、基板１０の表面１０ａを露出させたままにする。この段階での基板１０の上面１０ａは、階段状であり、メモリセルエリア２及びＨＶデバイスエリア６における基板１０の上面１０ａの部分は、論理デバイスエリア４における基板１０の上面１０ａの一部に対して、陥凹量Ｒだけ陥凹している（すなわち、より低い）。次いで、酸化物（絶縁材料）層１６は、３つのエリア２／４／６の全てにおいて基板１０の表面１０ａに（例えば、堆積又は熱酸化物によって）形成され、続いて、酸化物層１６へのポリ堆積によってポリシリコン（ポリとも称される）層１８（第１のポリシリコン層）が形成される。フォトリソグラフィマスキングプロセスを使用して、構造体をフォトレジストで覆い、論理デバイスエリア４からフォトレジストを除去する。次いで、ポリシリコンエッチングを使用して、論理デバイスエリア４からポリ層１８を除去する。結果的に得られた構造体を、図２Ａ～図２Ｃ（フォトレジスト除去後）に示す。このポリ層１８は、最終的に、メモリセルエリア２におけるメモリセルの浮遊ゲートを形成するために使用される。

【0019】

酸化物層２０は、メモリセルエリア２及びＨＶデバイスエリア６におけるポリ層１８に、並びに論理デバイスエリア４における酸化物層１６に形成され、窒化物層２２は、酸化物層２０に形成されている。フォトリソグラフィマスキングステップを使用して、構造体をフォトレジストで覆い、次いで、フォトレジストの一部を選択的に除去して、下地窒化物層２２の選択部分を露出させたままにする。次いで、これらの選択エリアで１回以上のエッチングを行って、窒化物層２２、酸化物層２０、ポリ層１８、酸化物層１６を通って、かつメモリセルエリア２及びＨＶデバイスエリア６における基板１０内に延在する、トレンチ２３を形成する。フォトレジスト除去後、構造体は、酸化物（すなわち、シャロートレンチアイソレーション（shallow trench isolation、ＳＴＩ）酸化物）２４の層において覆われ、トレンチ２３を酸化物２４で充填する。次いで、窒化物層２２の頂面を露出させるために、この構造体を（例えば、化学機械研磨－（Chemical Mechanical Polish）ＣＭＰによって）平面化する。結果的に得られた構造体を、図３Ａ～図３Ｃに示す。

【0020】

材料（例えば、ポリシリコン）の層２６は、酸化物層２２に形成される。図４Ａ～図４Ｃに示されるように、フォトレジスト２８を形成し、論理デバイスエリア４におけるフォトレジスト２８のストリップを選択的に除去し、層２６の下地露出部分を除去して、下地窒化物層２２まで下に延在して露出する論理デバイスエリア４における層２６にトレンチ３０を形成することによって、材料の層２６をパターン化する。フォトレジスト除去後、次いで、スペーサ２９をトレンチ３０内に形成する。スペーサの形成は、当該技術分野においてよく知られており、構造体の輪郭の上方に材料を堆積した後、異方性エッチング処理することを含み、それによって、材料は、構造体の水平面からは除去される一方、材料は、構造体（丸みを帯びた上面を有することが多い）の垂直配向面においては大部分がそのまま残存する。この場合、スペーサ２９は、トレンチ３０の側壁に沿って形成され、酸化物又は窒化物で形成されることが好ましい。次に、層２６の残りの部分がエッチングによって除去される。次に、この構造体をフォトレジストで覆い、露光及び現像して、論理デバイスエリア４からフォトレジストを除去する。次いで、窒化物エッチングを使用して、論理デバイスエリアにおけるスペーサ２９間の窒化物層２２の露出部分を除去し、続いて酸化物エッチングを使用して、論理デバイスエリア４における酸化物層２０及び１６、並びにメモリセルエリア２及びＨＶデバイスエリア６における酸化物層２０の露出部分を除去する。次いで、シリコンエッチングを使用して、論理デバイスエリア４における基板１０の露出面を陥凹させ、基板１０内に延在するトレンチ３１を形成し、シリコン基板のフィン１０ｂをトレンチ３１間に形成する。各フィン１０ｂは、図１９に関して以下で更に説明されるように、上に延在し、頂面１０ｄで終端する、側面１０ｃの１対を有する、上向きに延在する部材である。結果的に得られた構造体を、図５Ａ～図５Ｃ（フォトレジスト除去後）に示す。

【0021】

スペーサ２９は、エッチングによって除去される。フィン１０ｂ間の空間をＳＴＩ酸化物３２で充填するために、酸化物堆積及びＣＭＰが使用される。ＨＶデバイスエリアは、ＰＭＯＳ領域及びＮＭＯＳ領域を有することができる。フォトレジストを、構造体の上方に形成し、ＨＶデバイスエリア６のＰＭＯＳ領域から除去する。次いで、基板１０内に注入を行って、Ｎウェル（N well、ＮＷ）を形成する。次いで、エッチングを行って、ＨＶデバイスエリア６の酸化物２４を陥凹させ、窒化物層２２を除去する。フォトレジスト除去後、フォトレジストが構造体の上方に形成され、ＨＶデバイスエリア６のＮＭＯＳ領域及びメモリセルエリア２から除去される。次いで、基板１０内に注入を行って、Ｐウェル（P well、ＰＷ）を形成する。次いで、エッチングを行って、メモリセルエリア２の酸化物２４を陥凹させ、窒化物層２２を除去する。結果的に得られた構造体を、図６Ａ～図６Ｃ（フォトレジスト除去後）に示す。

【0022】

酸化物エッチングを使用して、メモリセルエリア２及びＨＶデバイスエリア６から酸化物層２０を除去する（かつ、これらのエリアにおける酸化物２４の上面を低下させる）。好ましくは酸化物、窒化物、及び酸化物の３つの副層（例えば、ＯＮＯ層）を含む絶縁層３４は、構造体の上方に形成される。第２のポリシリコン堆積によって、ＯＮＯ層３４に、ポリ層３６を形成する。ハードマスク層（例えば、窒化物又は他の適切な絶縁材料）３８は、ポリ層３６に形成される。結果的に得られた構造体を、図７Ａ～図７Ｃに示す。フォトレジストが構造体の上方に形成され、部分的に除去されて、論理デバイスエリア４を完全に露出させ、ＨＶデバイスエリア６を完全に露出させ、メモリセルエリア２の一部を露出させ、ハードマスク層３８の一部を露出させたままにする。窒化物エッチングを使用して、ハードマスク層３８の露出部分を除去し、ポリ層３６の一部を露出させる。ポリエッチングを使用して、ポリ層３６の露出部分を除去し、絶縁層３４の一部を露出させる。エッチングを使用して、絶縁層３４の露出部分を除去し、ポリ層１８の一部を露出させる。フォトレジスト除去後、ＯＮ（酸化物及び窒化物）スペーサ４０／４２は、酸化物堆積、窒化物堆積、次いで、窒化物異方性エッチング及び酸化物異方性エッチングによって形成される。結果的に得られた構造体を、図８Ａ～図８Ｃに示す。図８Ａに示されるように、スタック構造体Ｓ１及びＳ２の対がメモリセルエリア２に形成され、これらは、絶縁層３４から残っている絶縁３４ａのブロックの上の、ポリ層３６から残っているポリシリコン３６ａのブロックの上の、ハードマスク層３８から残っているハードマスク材料３８ａのブロック、を含み、スタック構造体Ｓ１及びＳ２の側面に沿った酸化物スペーサ４０及び窒化物スペーサ４２を有する。スタック構造体Ｓ１／Ｓ２の各対について、スタック構造体Ｓ１とＳ２との間のエリアは、本明細書では内側領域ＩＲと称され、スタック構造体Ｓ１及びＳ２の反対側のエリアは、本明細書では外側領域ＯＲと称される。

【0023】

次いで、ポリエッチングを使用して、メモリセルエリア２及びＨＶデバイスエリア６におけるポリ層１８の露出部分（すなわち、スタック構造体Ｓ１及びＳ２によって保護された部分を除く全ての部分）を除去する。次いで、酸化物スペーサ４４が、酸化物堆積及び異方性エッチングによって、スタック構造体Ｓ１及びＳ２の側面に形成される。スタック構造体Ｓ１及びＳ２は、ここでは更に、ポリ層１８から残っているポリブロック１８ａをその下部に含む。フォトレジストを、構造体の上方に形成し、ＨＶデバイスエリア６からのみ除去する。ＨＶデバイスエリア６における基板１０内に任意選択的な注入を行うことができる。次いで、酸化物エッチングを使用して、ＨＶデバイスエリア６から酸化物層１６を除去する。酸化物層４６は、ＨＶデバイスエリア６における露出した基板表面１０ａに（例えば、熱酸化又は堆積によって）形成され、このエリアに形成されるＨＶデバイスの動作に適切な厚さを有する。結果的に得られた構造体を、図９Ａ～図９Ｃ（フォトレジスト除去後）に示す。

【0024】

次いで、この構造体をフォトレジストで覆い、フォトレジストを選択的に除去して、メモリセルエリア２におけるスタック構造体Ｓ１及びＳ２の対との間の内側領域ＩＲを露出させる。次いで、注入を行って、スタック構造体Ｓ１及びＳ２の対の、各々の間の基板１０におけるメモリセルエリア２にソース領域４８を形成する。次いで、酸化物エッチングを使用して、スタック構造体Ｓ１及びＳ２の内側壁（すなわち、内側領域ＩＲにおいて互いに対向する側壁）の酸化物スペーサ４４を除去する。酸化物（トンネル酸化物）の層５０は、スタック構造体Ｓ１及びＳ２の内側壁に、並びにスタック構造体Ｓ１とＳ２との間の基板表面１０ａに（例えば、熱酸化及び／又は酸化物堆積によって）形成され、電子トンネリングに好適な厚さを有する。ソース領域４８の熱酸化及び高ドーパント濃度は、酸化物層５０を基板表面１０ａでより厚くすることができる。この構造体は、フォトレジストによって覆われ、フォトレジストはメモリセルエリア２における外側領域ＯＲから除去される。外側領域ＯＲにおける基板１０に、注入が行われる（ワード線電圧注入と称される）。酸化物エッチングを使用して、メモリセルエリア２におけるＯＲ領域から酸化物層１６を除去する。結果的に得られた構造体を、図１０Ａ～図１０Ｃ（フォトレジスト除去後）に示す。

【0025】

フォトレジストを、構造体に形成し、論理デバイスエリア４から除去する。エッチングを使用して、論理デバイスエリア４から窒化物層２２を除去する。論理デバイスエリア４における基板１０にウェルを作成するために、注入が行われる。酸化物エッチングを使用して、論理デバイスエリア４から酸化物層２０及び１６を除去し、フィン１０ｂを取り囲むトレンチ３１の酸化物３２を陥凹させる。フォトレジスト除去後、誘電体（絶縁）層５２が、メモリセルエリア２及び論理デバイスエリア４における基板の露出面１０ａに、かつ論理デバイスエリア４におけるフィン１０ｂの側面に沿って形成される。誘電体層５２はまた、ＨＶデバイスエリア６における酸化物層４６の一部となる。誘電体層５２は、酸化物、酸窒化物、又は他の好適な絶縁材料とすることができる。次いで、論理デバイスエリア４におけるフィン１０ｂの側面の周囲を含む構造体にポリシリコンの層５４（第２のポリシリコン層）が堆積される。ＣＭＰ及びエッチバックプロセスを使用して、ポリシリコン層５４の厚さを低減させる（すなわち、ポリ層５４の上面が、メモリセルエリア２におけるスタック構造体Ｓ１／Ｓ２の頂部と同じ高さになるか、又はそれを下回るようにする）。結果的に得られた構造体を、図１１Ａ～図１１Ｃに示す。

【0026】

ハードマスク層５６が構造体に形成され、これは材料の単一層又は材料の複数層（図では２つの層が示されている）とすることができる。ハードマスク層５６は、１回以上のフォトリソグラフィプロセスを使用してパターン化され、ハードマスク層５６の一部を露出させたままにする。ハードマスク層５６の露出部分は、１回以上のエッチングによって除去され、ポリ層５４の一部を露出させたままにする。ポリ層５４の露出部分は、１回以上のエッチングによって除去され、ハードマスク５６の残りの部分の下にあってこれらによって保護されるポリ層５４の部分は、１回以上のエッチングから保護され、残る。結果的に得られた構造体を、図１２Ａ～図１２Ｃに示し、図１２Ｃは、図１１Ｃの線Ａ－Ａに沿った、図１Ｃ～図１１Ｃの図に直交するフィン１０ｂの断面図である。ハードマスク及びポリ層のパターン化は、２段階で行うことができる。例えば、第１のハードマスクエッチングは、メモリセルエリア２及びＨＶデバイスエリア６において、及び論理デバイスエリア４における部分的なエリアにおいて行うことができ、その後、論理デバイスエリア４における部分的なエリアのみに対して別個の第２のハードマスクエッチングを行うことができる。フォトレジスト除去後、次いで、別個のポリエッチングが行われる。結果的に得られた構造体は、ソース領域４８のうちの１つの上方に各々配設されたポリ層５４から残っている第１のポリブロック５４ａと、スタック構造体Ｓ１／Ｓ２のうちの１つに隣接する外側領域ＯＲのうちの１つに各々配設されたポリ層５４から残っている第２及び第３のポリブロック５４ｂと、ＨＶデバイスエリア６に各々配設されたポリ層５４から残っている第４のポリブロック５４ｃと、論理デバイスエリア４に各々配設されたポリ層５４から残っている第５のポリブロック５４ｄと、を有する。第５のポリブロック５４ｄの各々は、フィン１０ｂの周囲に配置されている。

【0027】

絶縁スペーサ（例えば、窒化物）５８は、堆積及び異方性エッチングによって構造体の側面に形成される。メモリセルエリア２におけるポリブロック５４ｂに隣接する基板１０にドレイン領域６０を形成し、ＨＶデバイスエリア６におけるポリブロック５４ｃに隣接する基板１０にソース領域６２及びドレイン領域６４を形成し、ポリブロック５４ｄに隣接する基板１０にソース領域６６及びドレイン領域６８を形成するために、一連のマスキングステップ及び注入が行われる。論理デバイスエリア４におけるソース領域６６及びドレイン領域６８の形成は、ポリブロック５４ｄに隣接するフィン１０ｂの一部を除去するステップと、それらをエピタキシャル成長材料で置き換えるステップと、を含むことができ、ソース領域６６及びドレイン領域６８は、フィン１０ｂのエピタキシャル成長材料部分である。任意選択的に、メモリセルエリア２におけるドレイン領域６０、及び／又はＨＶデバイスエリア６におけるソース領域６２及びドレイン領域６４も、同様の方法で、エピタキシャル成長材料で置き換えることができる。追加の酸化物スペーサ７０及び窒化物スペーサ７２を、窒化物スペーサ５８に沿って形成することができる。結果的に得られた構造体を、図１３Ａ～図１３Ｃに示す。

【0028】

材料のエッチング停止層７４を構造体の上方に形成する。絶縁材料（ＩＬＤ酸化物）の厚い層７６を構造体の上方に形成する。次いで、図１４Ａ～図１４Ｃに示されるように、化学機械研磨及びエッチングを行って、ＩＬＤ層７６を低下させ、ハードマスク層５６を除去し、ポリブロック５４ａ、５４ｂ、５４ｃ、及び５４ｄを露出させる（例えば、ポリブロック５４ａ～５４ｄが露出した後にＣＭＰを停止する）。エッチングを使用して、ポリブロック５４ｄを除去し（誘電体層５２を露出させ）、論理デバイスエリア４から露出した誘電体層５２を除去する。高Ｋ（すなわち、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５、又は他の適切な材料などの二酸化ケイ素より大きい誘電率Ｋを有する）材料の層７８を、構造体に形成する。金属材料の層を構造体の上方に形成する。ＣＭＰを使用して、フィン１０ｂの上方に配設され、かつ高Ｋ材料の層７８によってフィン１０ｂから絶縁された、金属のブロック８０を除いて、金属材料及び高Ｋ材料層を除去する。ＩＬＤ絶縁層８２が構造体の上方に形成され、コンタクトホールがＩＬＤ及び他の絶縁層に形成されて、様々なソース領域及びドレイン領域、ポリブロック、及び金属ブロックを露出させる。次いで、コンタクトホールを金属などのコンタクト材料で充填して、電気的コンタクト８４を形成する。最終構造体を図１５Ａ～図１５Ｃに示す。

【0029】

図１６は、メモリセルエリア２に形成された不揮発性メモリセル１００の１対を示す断面図である。不揮発性メモリセル１００の各対は、（第１の）ソース領域４８と、２つの（第１及び第２の）ドレイン領域６０と、を含み、これらは、それらの間の基板１０に平面状のチャネル領域９０を画定する。各不揮発性メモリセル１００に対して、ポリブロック１８ａによって形成された浮遊ゲートは、チャネル領域９０の第１の部分の上方に配設され、チャネル領域９０の第１の部分を制御し、ポリブロック５４ｂによって形成されたワード線（選択）ゲートは、チャネル領域９０の第２の部分の上方に配設され、チャネル領域９０の第２の部分を制御する。ポリシリコンブロック３６ａから形成された制御ゲートは、ポリブロック１８ａによって形成された浮遊ゲートの上方に配設され、ポリブロック５４ａによって形成された消去ゲートは、ソース領域４８の上方に配設される。不揮発性メモリセル１００は、端から端まで対で形成され、各メモリセルの対は、共通ドレイン領域６０を共有し、不揮発性メモリセル１００の隣接する対は、ポリブロック５４ａ及びソース領域４８によって形成された共通消去ゲートを共有する。ポリブロック５４ｂによって形成されたワード線ゲートの下の誘電体層５２は、より良好なワード線ゲート性能のために、ポリブロック１８ａによって形成された浮遊ゲートの下の酸化物層１６よりも薄いことが好ましい。

【0030】

図１７は、ＨＶデバイスエリア６に形成されたＨＶ（高電圧）デバイス１０２の断面図を含む。各ＨＶデバイス１０２は、（第２の）ソース領域６２及び（第３の）ドレイン領域６４を含み、これらの領域は、ソース領域６２とドレイン領域６４との間の基板１０に平面状のチャネル領域９２を画定する。ポリブロック５４ｃによって形成されたＨＶゲートは、平面状のチャネル領域９２の上方に配置され、平面状のチャネル領域９２の導電率を制御する。ポリブロック５４ｃによって形成されたＨＶゲートは、酸化物層４６によって基板から絶縁され、酸化物層４６は、ＨＶデバイス１０２の改良された性能のために別個に形成されるので、酸化物層１６（ポリブロック１８ａによって形成された浮遊ゲート用）及び誘電体層５２（ポリブロック５４ｂによって形成されたワード線ゲート用）とは異なる厚さを有することができる。

【0031】

図１８及び図１９は、論理デバイスエリア４に形成された論理デバイス１０４の断面図である。各論理デバイス１０４は、（第３の）ソース領域６６及び（第４の）ドレイン領域６８を含み、これらの領域は、ソース領域６６とドレイン領域６８との間のフィン１０ｂにチャネル領域９４を画定する。図１９に最良に示されるように、チャネル領域９４は、フィン１０ｂの頂部に沿って延在する頂面部分９４ａと、フィン１０ｂの側面に沿って延在する側面部分９４ｂと、を含む。論理ゲート８０は、フィン１０ｂの周囲に配置されている（すなわち、金属のブロック８０から形成された論理ゲートは、チャネル領域９４の導電性を制御するために、チャネル領域９４の頂面部分の上方に、具体的には頂面部分９４ａの上方に、側面部分９４ｂに横方向に隣接して配設されている）。

【0032】

２つの不揮発性メモリセル１００、２つのＨＶデバイス１０２、及び２つの論理デバイス１０４のみが図に示されているが、当業者であれば、各タイプの多くのデバイスが、それぞれのエリアに同時に形成されることを理解するであろう。

【0033】

上で説明されたメモリデバイス方法及び結果的に得られた構造体は、平面状の不揮発性メモリセル１００（すなわち、基板１０の平面状の領域に形成され、平面状のチャネル領域９０を有する不揮発性メモリセル１００）及び平面状のＨＶデバイス１０２（すなわち、基板１０の平面状の領域に形成され、平面状のチャネル領域９２を有するデバイス）の高い動作性能及び製造の容易さの利点を含む多くの利点を、論理デバイス１０４が凝縮された非平面状の論理デバイス（すなわち、フィン１０ｂに形成され、フィン１０ｂを取り囲み、非平面状であるチャネル領域９４を有する論理デバイス）である埋め込み論理デバイスとメモリデバイスとの高度な組み合わせの利点とともに提供する。論理デバイス１０４のＦｉｎＦＥＴトランジスタアーキテクチャは、トライゲート構成を用いた強化されたチャネル制御を提供し、トランジスタ寸法の更なるスケーリングを可能にする。

【0034】

別の利点は、基板１０の上面１０ａが、メモリセルエリア２及びＨＶデバイスエリア６において、論理デバイスエリア４に対して陥凹していることである。具体的には、メモリセルエリア２及びＨＶデバイスエリア６におけるチャネル領域を構成する基板１０の平面状の上面１０ａは、図１Ａ～図１Ｃに示されるように、陥凹量Ｒだけ論理デバイスエリア４におけるフィン１０ｂの頂部の下に陥凹している高さを有し、これは、論理デバイス１０４に対してより高いゲートスタック厚並びにメモリセル１００及びＨＶデバイス１０２のトポロジに対応する。加えて、論理デバイスエリア４並びにメモリセルエリア２及びＨＶデバイスエリア６における共通の処理が容易になる。例えば、メモリセルエリアにおける基板表面の高さの上に立ち上がるフィン１０ｂを論理デバイスエリア４に有することは、ポリ層５４、ハードマスク層５６、及びスペーサ５８／７０／７２のブロックの共通の形成ステップを簡略化する。同様に、共通の注入ステップを使用して、メモリセルドレイン領域６０、ＨＶデバイスソース領域６２／ドレイン領域６４、及び論理デバイスソース領域６６／ドレイン領域６８を形成することができる。更に、ポリブロック５４ａによって形成された消去ゲート、ポリブロック５４ｂによって形成されたワード線ゲート、ポリブロック５４ｃによって形成されたＨＶゲート、及びダミーポリブロック５４ｄは全て、同じポリシリコン堆積処理を使用して形成される。更に別の利点は、ポリ層５４のポリブロック５４ｄをダミーブロックとして使用することであり、ダミーブロックは除去され、高Ｋ材料及び金属ゲート８０で置き換えられる。これは、単一のポリシリコン層を使用して、メモリセルエリア２においてポリブロック５４ａによって形成された消去ゲート及びポリブロック５４ｂによって形成されたワード線ゲート、ＨＶデバイスエリア６においてポリブロック５４ｃによって形成された高電圧ゲート、並びに論理エリア４におけるダミーポリブロック５４ｄを形成することを意味する。メモリセル及びＨＶデバイスのためのプロセス製作（メモリセル及びＨＶデバイスのゲートの全てのポリブロックの形成を含む）の大部分は、論理ゲートの形成の前に行われ、これは、ＣＭＯＳベースラインへの処理の影響を低減する。メモリセルエリア２及びＨＶデバイスエリア６のためのＳＴＩ絶縁は、フィン１０ｂが論理デバイスエリア４に形成される前に形成され、これは、基板内に延在するＳＴＩの深さを、メモリセルエリア２及びＨＶデバイスエリア６と論理デバイスエリアとの間で変え得ることを意味する（すなわち、トレンチ２３は、トレンチ３１よりも基板１０内により深く延在し得、逆もまた可能である）。

【0035】

図２０Ａ～図２０Ｃ及び図２１Ａ～２１Ｃは、図６Ａ～図６Ｃの構造から始まる代替の一実施形態を例解する。この代替の実施形態では、図２０Ａ～図２０Ｃに示されるように、ハードマスク層３８がポリ層１８に直接形成されるように絶縁層３４及びポリ層３６の形成が省略されることを除いて、図７Ａ～図７Ｃに関して上で説明したステップが行われる。残りの処理ステップは、絶縁層３４及びポリ層３６を対象としたすべてのステップを除いて、上で説明したように行われ、図２１Ａ～図２１Ｃに示される最終構造体をもたらす。この第１の代替の実施形態における最終構造体の唯一の重要な違いは、メモリセルエリア２におけるポリブロック１８ａによって形成された浮遊ゲートの上方に制御ゲート（ポリ層３６からの材料のブロック）が存在しないことである。その代わりに、各メモリセルは、３つのゲート（ポリブロック１８ａによって形成された浮遊ゲート、ポリブロック５４ｂによって形成されたワード線ゲート、及びポリブロック５４ａによって形成された消去ゲート）のみを含む。本実施形態では、浮遊ゲートの上方の材料のブロックは、窒化物層３８のブロックである。制御ゲートの省略により、メモリセルの高さを更に低減させることができる。

【0036】

本発明は、上で説明され、かつ本明細書に例解される実施形態に限定されないことが理解されるべきである。例えば、本明細書で本発明に言及することは、いかなる特許請求項又は特許請求項の用語の範囲を限定することも意図しておらず、代わりに、単に、１つ以上の特許請求項によって網羅され得る１つ以上の特徴に言及するものである。上で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法ステップが例解又は特許請求される正確な順序で行われる必要はないが、むしろ本発明のメモリセル及び論理デバイスの適切な形成を可能にする任意の順序で（任意の順序における明示的に列挙された制限がない限り）行われる。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。

【0037】

本明細書で使用される、「の上方に（over）」及び「に（on）」という用語はともに、「上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に接続していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に接続している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板にその要素を形成することも含み得る。

【図1A-1C】

【図2A】

【図2B】

【図2C】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図4C】

【図5A】

【図5B-5C】

【図6A】

【図6B】

【図6C】

【図7A】

【図7B】

【図7C】

【図8A】

【図8B】

【図8C】

【図9A】

【図9B】

【図9C】

【図10A】

【図10B】

【図10C】

【図11A】

【図11B】

【図11C】

【図12A】

【図12B】

【図12C】

【図13A】

【図13B】

【図13C】

【図14A】

【図14B】

【図14C】

【図15A】

【図15B】

【図15C】

【図16】

【図17】

【図18】

【図19】

【図20A】

【図20B】

【図20C】

【図21A】

【図21B】

【図21C】