特許 7426505 ソース線プルダウン回路においてストラップセルを使用する不揮発性メモリシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-24

(45)【発行日】2024-02-01

(54)【発明の名称】ソース線プルダウン回路においてストラップセルを使用する不揮発性メモリシステム

(51)【国際特許分類】

   G11C 16/26 20060101AFI20240125BHJP

   G11C 16/10 20060101ALI20240125BHJP

   G11C 16/14 20060101ALI20240125BHJP

【ＦＩ】

G11C16/26 130

G11C16/10 143

G11C16/14 110

【請求項の数】 14

(21)【出願番号】P 2022562523

(86)(22)【出願日】2020-10-20

(65)【公表番号】

(43)【公表日】2023-06-06

(86)【国際出願番号】 US2020056430

(87)【国際公開番号】W WO2021211164

(87)【国際公開日】2021-10-21

【審査請求日】2022-12-12

(31)【優先権主張番号】202010304167.2

(32)【優先日】2020-04-17

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】17/074,103

(32)【優先日】2020-10-19

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】シン、レオ

(72)【発明者】

【氏名】ワン、チュンミン

(72)【発明者】

【氏名】リウ、シアン

(72)【発明者】

【氏名】ドー、ナン

(72)【発明者】

【氏名】リン、グァンミン

(72)【発明者】

【氏名】ズー、ヤオファ

【審査官】小林 紀和

(56)【参考文献】

【文献】米国特許出願公開第２０２０／００８３２３７（ＵＳ，Ａ１）

【文献】特表２０１８－５２６７６２（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１０／０００８１４１（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １６／２６

Ｇ１１Ｃ １６／１０

Ｇ１１Ｃ １６／１４

(57)【特許請求の範囲】

【請求項1】

メモリシステムであって、
第１のビット線端子及び第１のソース線端子を含むメモリセルと、
第２のビット線端子及び第２のソース線端子を含むストラップセルと、
前記第１のソース線端子及び前記第２のソース線端子に結合されたソース線と、
前記第２のビット線端子を、前記メモリセルが読み出されているか又は消去されているときには接地に、前記メモリセルがプログラムされているときには電圧源に、選択的に結合するプルダウン回路と、を備える、メモリシステム。

【請求項2】

前記メモリセルが第１のワード線端子を含み、前記ストラップセルが第２のワード線端子を含む、請求項１に記載のシステム。

【請求項3】

前記メモリセルが第１の制御ゲート端子を備え、前記ストラップセルが第２の制御ゲート端子を備える、請求項２に記載のシステム。

【請求項4】

前記メモリセルが第１の消去ゲート端子を備え、前記ストラップセルが第２の消去ゲート端子を備える、請求項３に記載のシステム。

【請求項5】

前記ストラップセルがソース線ストラップセルであり、前記第２のソース線端子がソース線接点に接続されている、請求項４に記載のシステム。

【請求項6】

前記ストラップセルがワード線ストラップセルであり、前記第２のワード線端子がワード線接点に接続されている、請求項４に記載のシステム。

【請求項7】

前記ストラップセルが制御ゲートストラップセルであり、第２の制御線端子が制御ゲート接点に接続されている、請求項４に記載のシステム。

【請求項8】

前記ストラップセルが消去ゲートストラップセルであり、前記第２の消去ゲート端子が消去ゲート接点に接続されている、請求項４に記載のシステム。

【請求項9】

前記ストラップセルがソース線ストラップセルであり、前記第２のソース線端子がソース線接点に接続されている、請求項３に記載のシステム。

【請求項10】

前記ストラップセルがワード線ストラップセルであり、前記第２のワード線端子がワード線接点に接続されている、請求項３に記載のシステム。

【請求項11】

前記ストラップセルが制御ゲートストラップセルであり、第２の制御線端子が制御ゲート接点に接続されている、請求項３に記載のシステム。

【請求項12】

前記ストラップセルがソース線ストラップセルであり、前記第２のソース線端子がソース線接点に接続されている、請求項２に記載のシステム。

【請求項13】

前記ストラップセルがワード線ストラップセルであり、前記第２のワード線端子がワード線接点に接続されている、請求項２に記載のシステム。

【請求項14】

前記ストラップセルがソース線ストラップセルであり、前記第２のソース線端子がソース線接点に接続されている、請求項１に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

（優先権の主張）
本出願は、２０２０年４月１７日に出願された中国特許出願第２０２０１０３０４１６７．２号及び、２０２０年１０月１９日に出願された米国特許出願第１７／０７４，１０３号に対する利益を主張する。

【0002】

（技術分野）
本発明は、ソース線プルダウン回路におけるアレイ内で既存のストラップセルを利用する不揮発性メモリデバイスに関する。

【背景技術】

【0003】

不揮発性メモリセルは、当該技術分野において周知である。先行技術で知られている不揮発性メモリセルの例を図１～図６に示す。

【0004】

図１は、積み上げゲート型の不揮発性メモリセル１１０を示す。各メモリセル１１０は、半導体基板１２内に形成されたソース領域（ソース線端子とも称される）１４とドレイン領域１６と、を含み、ソース領域１４とドレイン領域１６の間にはチャネル領域１８がある。浮遊ゲート２０は、チャネル領域１８の上方に形成され、チャネル領域１８から絶縁され（チャネル領域１８の導電率を制御し）、かつドレイン領域１６及びソース領域１４の各々の一部分の上方に形成される。制御ゲート端子２２（ここではワード線に結合されている）は、浮遊ゲート２０の上方に配設され、浮遊ゲートから絶縁される。ゲート酸化物によって、浮遊ゲート２０、制御ゲート端子２２同士が絶縁され、かつ、これらが基板１２から絶縁される。ビット線端子２４はドレイン領域１６に結合される。

【0005】

プログラミングは、チャネル１８から、ドレイン領域１６に隣接するチャネル領域内の浮遊ゲート２０へのホット電子注入を使用して実行される。

【0006】

消去は、浮遊ゲート２０から基板１２へのファウラーノルドハイム（Fowler Nordheim）電子トンネリングを使用して実行される。

【0007】

読み出しは、ドレイン領域１６及び制御ゲート端子２２に正の読み出し電圧を印加することによって実行される（これにより、チャネル領域１８がオンになる）。浮遊ゲート２０が正に帯電する（すなわち、電子を消去する）と、浮遊ゲート２０の下方のチャネル領域１８も同様にオンになり、電流はチャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）と、浮遊ゲート２０の下方のチャネル領域はほとんど又は完全にオフになり、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラムされた状態つまり「０」の状態として検知される。

【0008】

表１は、読み出し、消去、及びプログラム動作を実行するためのメモリセル１１０及び基板１２の端子に印加され得る典型的な電圧範囲を示す。
表１：図１の積み上げゲート型の不揮発性メモリセル１１０の動作

【表1】

「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子１４に出力される読み出しモードである。プログラムモードでは、セルのプログラミングを阻止するために、ビット線端子がＶＤＤ（典型的には３～５Ｖ）に設定され、ソース線端子が０Ｖに設定され、セルをプログラムするために、ビット線端子が０Ｖに設定され、ソース線端子がＶＤＤ（典型的には３～５Ｖ）に設定される。

【0009】

図２は、スプリットゲート型の不揮発性メモリセル２１０を示す。各メモリセル２１０は、半導体基板１２内に形成されたソース領域（ソース線端子）１４とドレイン領域１６と、を含み、ソース領域１４とドレイン領域１６の間にはチャネル領域１８がある。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に絶縁されて形成され（並びに、チャネル領域１８の第１の部分の導電性を制御して）、ソース領域１４の一部分の上方にかけて形成される。ワード線端子２２（典型的には、ワード線に結合される）は、チャネル領域１８の第２の部分の上方に配設され、チャネル領域１８の第２の部分から絶縁された、（並びに、チャネル領域１８の第２の部分の導電性を制御する）第１の部分と、浮遊ゲート２０の上方で上に延在する第２の部分と、を有する。浮遊ゲート２０及びワード線端子２２は、ゲート酸化物によって基板１２から絶縁される。ビット線端子２４はドレイン領域１６に結合される。

【0010】

ワード線端子２２に高圧正電圧を印加することによって、メモリセル２１０に対して消去が行われ（電子が浮遊ゲートから除去される）、これによって、浮遊ゲート２０の電子は、浮遊ゲート２０からワード線端子２２までそれらの間にある絶縁体の中をファウラーノルドハイム（Fowler-Nordheim）トンネリングを介して通過する。

【0011】

メモリセル２１０は、ワード線端子２２に正電圧、及びソース領域１４に正電圧を印加することによってプログラムされる（電子が浮遊ゲートに印加される）。電子電流は、ドレイン領域１６からソース領域１４（ソース線端子）に向かって流れる。電子は加速し、ワード線端子２２と浮遊ゲート２０との間の間隙に達すると、励起される（発熱する）。熱せられた電子の一部が、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０にゲート酸化物を介して注入される。

【0012】

メモリセル２１０は、ドレイン領域１６及びワード線端子２２に正の読み出し電圧を印加する（ワード線端子の下方のチャネル領域１８の部分をオンにする）ことによって、読み出される。浮遊ゲート２０が正に帯電する（すなわち、電子を消去する）と、浮遊ゲート２０の下方のチャネル領域１８の部分も同様にオンになり、電流はチャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）と、浮遊ゲート２０の下方のチャネル領域の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラムされた状態つまり「０」の状態として検知される。

【0013】

表２は、読み出し、消去、及びプログラム動作を実行するためのメモリセル２１０の端子に印加され得る典型的な電圧範囲を示す。
表２：図２の不揮発性メモリセル２１０の動作

【表2】

「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子１４に出力される読み出しモードである。

【0014】

図３は、スプリットゲート型の不揮発性メモリセル３１０を示す。メモリセル３１０は、図２のメモリセル２１０と類似しているが、制御ゲート（control gate、ＣＧ）端子２８が追加されている。制御ゲート端子２８は、プログラミング中に高い正電圧（例えば、１０Ｖ）、消去中に低い又は負電圧（例えば、０ｖ／－８Ｖ）、読み出し中に低い又は中程度電圧（例えば、０ｖ／２．５Ｖ）でバイアスされる。他の端子は、図２の端子と同様にバイアスされる。

【0015】

図４は、スプリットゲート型の不揮発性メモリセル４１０を示す。メモリセル４１０は、ソース領域（ソース線端子）１４と、ドレイン領域１６と、チャネル領域１８の第１の部分の上方にある浮遊ゲート２０と、チャネル領域１８の第２の部分の上方にある選択ゲート２２（典型的には、ワード線ＷＬに結合される）と、浮遊ゲート２０の上方にある制御ゲート２８と、ソース領域１４の上方にある消去ゲート３０と、を備える。ここで、浮遊ゲート２０を除く全てのゲートは非浮遊ゲートであり、つまり、それらは電圧源に電気的に接続される又は接続可能である。プログラミングは、熱せられた電子がチャネル領域１８から浮遊ゲート２０にその電子自体を注入することによって実行される。消去は、電子が浮遊ゲート２０から消去ゲート３０へトンネリングすることによって実行される。

【0016】

表３は、読み出し、消去、及びプログラム動作を実行するためのメモリセル４１０の端子に印加され得る典型的な電圧範囲を示す。
表３：図４の不揮発性メモリセル４１０の動作

【表3】

「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子に出力される読み出しモードである。

【0017】

図５は、スプリットゲート型の不揮発性メモリセル５１０を示す。メモリセル５１０は、メモリセル５１０が消去ゲート（erase gate、ＥＧ）端子を含まないことを除いて、図４のメモリセル４１０と同様である。プログラミングは、熱せられた電子がチャネル領域１８から浮遊ゲート２０にその電子自体を注入することによって実行される。消去は、基板１２を高い電圧にバイアスし、制御ゲートＣＧ端子２８を低い又は負電圧にバイアスすることによって実行され、その結果、浮遊ゲート２０からチャネル領域１８へと電子をトンネリングさせる。代替的に、消去は、電子が浮遊ゲート２０からワード線端子２２にトンネルするように、ワード線端子２２を正の電圧にバイアスし、制御ゲート端子２８を負の電圧にバイアスすることによって実行される。プログラミング及び読み出しは、図４のものと同様である。

【0018】

図６は、スプリットゲート型の不揮発性メモリセル６１０を示す。メモリセル６１０は、メモリセル６１０が別個の制御ゲート端子を有しないことを除いて、図４のメモリセル４１０と同一である。（消去ゲート端子の使用を通じて消去が起こる）消去動作及び読み出し動作は、制御ゲートバイアスが印加されないことを除いて、図４のものと同様である。プログラミング動作もまた、制御ゲートバイアスなしで行われるため、結果として、プログラム動作中は、制御ゲートバイアスの不足を補償するため、より高い電圧がソース線端子１４に印加されなければならない。

【0019】

表４は、読み出し、消去、及びプログラム動作を実行するためのメモリセル６１０の端子に印加され得る典型的な電圧範囲を示す。
表４：図６の不揮発性メモリセル６１０の動作

【表4】

「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子に出力される読み出しモードである。

【0020】

図１～図６に示した種類のメモリセルは、典型的には、行及び列に配置されてアレイを形成する。消去動作は、各ワード線が、メモリセルの一つの行を制御し、その行の各セルのワード線端子２２に結合され、消去ゲート線（存在する場合）が、メモリセルの行のペアによって共有され、それらの行のペアの各セルの消去ゲート端子３０に結合されているため、一度に行全体又は行のペアで実行される。ソース線は、典型的には、メモリセルの１つの行又はメモリセルの２つの隣接する行のソース線端子１４に結合される。ビット線は、典型的には、メモリセル２４の１つの列のビット線端子２４に結合される。

【0021】

図１～図６の先行技術のメモリセルの各々に関して、及び上の表から分かり得るように、しばしば、ソース線を接地、すなわち、０ボルトまでプルダウンすること、かつ当該プルダウンを比較的迅速に行うことが必要である。

【0022】

図７は、それを行うための典型的な先行技術の技法を示す。メモリシステム７００は、メモリセル７１０と、ワード線７２２と、制御ゲート線７２６と、消去ゲート線７２８と、ビット線７２０と、ソース線７１４とを備える。メモリセル７１０は、図１～図６に示される種類、すなわち、メモリセル１１０、メモリセル２１０、メモリセル３１０、メモリセル４１０、メモリセル５１０、メモリセル６１０、又は別の種類のメモリセルのうちのいずれかとすることができる。ソース線７１４は、ここでは単一のＮＭＯＳトランジスタを含むプルダウントランジスタ７３０に結合される。プルダウントランジスタ７３０のゲートが活性化されたときに、ソース線７１４は、接地にプルダウンされる。フラッシュメモリシステムでは、多数のプルダウン回路が必要になり、各ソース線７１４は、ソース線７１４の静電容量に応じて２つ以上のプルダウン回路を必要とし得る。プルダウントランジスタ７１４は、表１～４に示すように、低電圧動作には約０～１．２Ｖ、及び高電圧動作には４～５～１１．５Ｖの動作電圧を必要とする。これは、プルダウントランジスタ７３０が、高電圧トランジスタ型（例えば、１１．５Ｖトランジスタ）又はＩＯトランジスタ型（例えば、２．５Ｖ又は３Ｖトランジスタ）の一方又は両方を必要とし、これにより、ダイスペースが占有され、システムの全体的なコスト及び複雑さを増加させることを意味する。両方のタイプが存在する状況では、それらは典型的には、一方の端部で接地に接続され、他方の端部でマルチプレクサに接続されることになり、マルチプレクサは、制御信号に応答してトランジスタのうちの１つをソース線に接続する。更に、プルダウントランジスタは、メモリセル７１０がプログラムされたときに過剰ストレス及びブレークダウンを引き起こす可能性がある。

【0023】

出願人は、参照により本明細書に組み込まれる、「Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ Ｕｓｉｎｇ Ｄｕｍｍｙ Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｓ Ｓｏｕｒｃｅ Ｌｉｎｅ Ｐｕｌｌ Ｄｏｗｎ Ｃｉｒｃｕｉｔ」と題する国際公開第２０１７／０４４２５１（Ａ１）号でメモリシステム７００の改良版を提示した。このメモリシステムは、図８及び図９に示される。

【0024】

図８を参照すると、フラッシュメモリシステム８００は、例示的なメモリセル７１０と、例示的なダミーメモリセル８１０とを備える。ダミーメモリセル８１０は、ダミーメモリセル８１０がデータを記憶するために使用されないことを除いて、メモリセル７１０と同じ構成である。メモリセル７１０のソース線７１４は、典型的にメモリセル７１０及びダミーメモリセル８１０がアレイ内の同じ行にある場合であるように、ダミーメモリセル８１０のソース線８１４に結合される。ワード線７２２はワード線８２２に結合され、ビット線７２０は列のメモリセル８００間で共有される。

【0025】

示される実施例において、メモリセル７１０及びダミーメモリセル８１０は、図４のメモリセル４１０の設計に従う。メモリセル７１０及びダミーメモリセル８１０はまた、図３のメモリセル３１０若しくは図５のメモリセル５１０の設計（その場合、消去ゲート７２８及び８２８は存在しない）、図６のメモリセル６１０の設計（その場合、制御ゲート７２６及び８２６は存在しない）、又は図１のメモリセル１１０若しくは図２のメモリセル２１０の設計（その場合、消去ゲート７２８及び８２８並びに制御ゲート７２６及び８２６は存在しない）にも従うことができることを理解されたい。

【0026】

メモリセル７１０が読み出しモード又は消去モードにあるとき、ソース線８１４は、ダミーメモリセル８１０及びダミービット線８２０を介して接地に結合され、これは、接地に切り替え可能に結合され、その結果、ソース線７１４及びソース線８１４、ビット線８２０に電気的に接続されている他のものは全て接地されている。ダミーメモリセル８１０は、読み出し動作の前に消去することが必要である。

【0027】

メモリセル７１０がプログラムモードであるときに、ダミービット線８２０は、ＶＤＤなどの阻止電圧に切り替え可能に結合される。これは、ダミーメモリセル８１０を、ダミーメモリセル８１０を消去状態に維持するプログラム阻止モードにする。ソース線７１４の接地へのプルダウンを強化するために、各メモリセル７１０のための複数のダミーメモリセル８１０が存在し得る。

【0028】

図９は、フラッシュメモリシステム９００を示し、これは、例示的なメモリセル９２０と、例示的なダミーメモリセル回路９１０とを備える。ダミーメモリセル回路９１０は、互いに結合された複数のダミーメモリセルを備える。この実施例において、メモリセル９２０からのソース線９３０（ＳＬ０とも標識される）及びソース線９４０（ＳＬ１とも標識される）は、ダミーメモリセル回路９１０のソース線端子に結合される。この実施例において、ソース線９３０ＳＬ０及びソース線９４０ＳＬ１は、互いに接続される。

【0029】

したがって、メモリセル９２０の１つ又は複数のセクタ全体のソース線は、１つ又は複数のセクタの一部である同じ行のセルからのダミーメモリセルを備えるダミーメモリセル回路９１０のソース線に、共に結合され得る。

【0030】

メモリセル９２０が読み出しモード又は消去モードであるときに、ダミーメモリセル回路９１０は、ダミービット線を通して接地に結合される。ダミーメモリセルは、読み出し動作の前に消去する必要がある。消去されたダミーメモリセルは、ダミービット線を介して接地に結合されると、ソース線９３０及び９４０を接地する。

【0031】

メモリセル９２０がプログラムモードであるときに、ダミーメモリセル回路９１０のダミービット線は、ＶＤＤなどの阻止電圧に結合される。これにより、ダミーメモリセル回路９１０のダミーメモリセルがプログラム阻止モードに置かれ、これは、ダミーメモリセルを消去状態に維持する。

【0032】

任意選択で、ワード線９５０（ＷＬ＿ｒｄｃｅｌｌｐｄｗｎとも標識され、メモリセル９２０のワード線とは別体である）、及び制御ゲート９６０（ＣＧ＿ｒｄｃｅｌｌｐｄｗｎとも標識され、メモリセル９２０の制御ゲートとは別体である）は、ダミーメモリセル回路９１０のダミーメモリセルにわたる電流低下を最小にするために、読み出しモード又はスタンバイモード中に、ＶＤＤ以上などの、メモリセル９２０の電圧とは異なる電圧でバイアスされる。

【0033】

図８及び図９のシステムは、図７の先行技術のシステムに勝る多数の利点を有する。第１に、ソース線プルダウン電流は、多数のダミーメモリセル及び金属経路の間で分配され、結果として、電磁干渉がより低くなり、また、復号相互接続が少なくなる。第２に、先行技術のプルダウン高電圧トランジスタと比較して、ダミーメモリセルにわたる消費電力が少ない。第３に、本実施形態は、高電圧トランジスタプルダウンのソリューションに対して、必要とされるダイスペースが少ない。第４に、本実施形態のバイアス制御及び論理制御は、先行技術のプルダウントランジスタのバイアス制御及び論理制御よりも単純である。結果として、プログラミングモード中の過剰ストレス及びブレークダウンがより少なくなる。

【0034】

しかしながら、図８及び図９の実施形態は、ダミーメモリセル回路のダミーメモリセルのための追加のダイスペースを必要とする。これにより、ダイのサイズ、複雑さ、及び製造コストが増加する。

【0035】

先行技術のメモリシステムはまた、ストラップセルも含む。図１０Ａ、図１０Ｂ、図１０Ｃ、及び図１０Ｄは、それぞれ、例示的なメモリセル１０１０及び例示的なストラップセル１０２０、すなわち、例示的なストラップセル１０２０－１、１０２０－２、１０２０－３、及び１０２０－４を含む、それぞれ、先行技術のメモリシステム１０００－１、１０００－２、１０００－３、及び１０００－４を示す。ストラップセル１０２０は、消去ゲート線、ソース線、制御ゲート線、及びワード線のうちの１つ以上と、アレイの外側の別の構造（ドライバ、低電圧デコーダ、又は高電圧デコーダなど）との間で物理的な接続を行うことができるエリアとして、典型的にはアレイ内に存在するストラップ行又はストラップ列の一部である。ストラップセル１０２０は、メモリセル１０１０と同じ構成要素の一部を含むが、必ずしも全てを含むとは限らない。

【0036】

図１０Ａ、図１０Ｂ、図１０Ｃ、及び図１０Ｄに示される実施例の各々において、メモリセル１０１０が図４のメモリセル４１０の設計に従う場合には、メモリセル１０１０は、第１のビット線端子１０１１、第１のワード線端子１０１２、第１の制御ゲート端子１０１３、第１の消去ゲート端子１０１４、及び第１のソース線端子１０１５を備える。ストラップセル１０２０は、４つの異なる種類のストラップセル、すなわち、消去ゲートストラップセル１０２０－１（図１０Ａに示される）、ソース線ストラップセル１０２０－２（図１０Ｂに示される）、制御ゲートストラップセル１０２０－３（図１０Ｃに示される）、及びワード線ストラップセル１０２０－４（図１０Ｄに示される）のうちの１つであり得る。
１． 消去ゲートストラップセル

【0037】

図１０Ａを参照すると、ストラップセル１０２０は、第２のビット線端子１０２１、第２のワード線端子１０２２、第２の制御ゲート端子１０２３、第２の消去ゲート端子１０２４、第２のソース線端子１０２５、及び消去ゲート接点１０３４を含む消去ゲートストラップセル１０２０－１とすることができ、消去ゲート接点１０３４は、プログラム、消去、及び読み出し動作中に必要に応じて、第２の消去ゲート端子１０２４に接続された消去ゲート線１１０４を駆動するメモリセル１０１０及びストラップセル１０２０－１を含むアレイの外側の構造（低電圧又は高電圧デコーダなど）に第２の消去ゲート端子１０２４を接続する。第２の消去ゲート端子１０２４は、メモリセル１０１０と同じ行にあるため、消去ゲート線１１０４に更に接続される。メモリセル１０１０は、第１のワード線端子１０１２、第１の制御ゲート端子１０１３、第１の消去ゲート端子１０１４、第１のソース線端子１０１５、及び第１のビット線端子１０１１を含む。

【0038】

図１１Ａは、消去ゲートストラップセル１０２０－１を含むアレイの例を示す。アレイ１１００－１は、ビット線１１０１、ワード線１１０２ａ及び１１０２ｂ、制御ゲート線１１０３ａ及び１１０３ｂ、消去ゲート線１１０４、及びソース線１１０５を含む。ソース線１１０５は、消去ゲート線１１０４の下に位置し、したがって、この図から、それらが三次元空間内で分離している場合であっても同じ線であるように見える。

【0039】

例示的なメモリセル１０１０が示されている。セル１０１０のワード線端子（図１０の第１のワード線端子１０１２など）は、ワード線１１０２ａに結合され、メモリセル１０１０の制御ゲート端子（図１０の第１の制御ゲート端子１０１３など）は、制御ゲート線１１０３ａに結合され、セル１０１０の消去ゲート端子（図１０の第１の消去ゲート端子１０１４など）は、消去ゲート線１１０４に結合され、メモリセル１０１０のソース線端子（図１０の第１のソース線端子１０１５など）は、ソース線１１０５に結合される。

【0040】

ビット線１１０１は、ビット線接点１１０６を介してアレイ１１００の外側の構造（各ビット線の両端に位置する）に結合される。

【0041】

アレイ１１００はまた、例示的な消去ゲートストラップセル１０２０－１を含む消去ゲートストラップ１１１０を備える。消去ゲートストラップ１１１０は、同じ行にあるため、消去ゲート線１１０４に結合され、したがってメモリセル１０１０の消去ゲート線１１０４及び消去ゲート端子１０１４は、消去ゲート接点１０３４に結合される。ストラップセル１０２０－１及び消去ゲートストラップ１１１０は、いずれのビット線接点にも接続されておらず、したがって、アレイ１１００の外側の構造に対応するビット線に接続されていない。結果として、ストラップセル１０２０－１及び消去ゲートストラップ１１１０は、先行技術ではプルダウン機能を有さない。
２． ソース線ストラップセル

【0042】

図１０Ｂを参照すると、ストラップセル１０２０は、ソース線ストラップセル１０２０－２であり得る。ソース線ストラップセル１０２０－２は、第２のビット線端子１０２１、第２のワード線端子１０２２、第２の制御ゲート端子１０２３、第２のソース線端子１０２５、及びソース線接点１０３５を含み、消去ゲート端子を含まない（ソース線接点１０３５用のスペースを提供するため）。ソース線接点１０３５は、プログラム、消去、及び読み出し動作中に必要に応じて、第２のソース線端子１０２５に接続されたソース線を駆動するメモリセル１０１０及びストラップセル１０２０－２を含んでいるアレイの外側の構造（低電圧又は高電圧デコーダなど）に接続する。メモリセル１０１０は、第１のワード線端子１０１２、第１の制御ゲート端子１０１３、第１の消去ゲート端子１０１４、第１のソース線端子１０１５、及び第１のビット線端子１０１１を含む。

【0043】

図１１Ｂは、ソース線ストラップセル１０２０－２を含んでいるアレイの例を示す。アレイ１１００－２－２は、例示的なソース線ストラップセル１０２０－２を含む、消去ゲートストラップ１１１０がソース線ストラップ１１２０に置き換えられていることを除いて、図１１Ａのアレイ１１００－１と同様である。

【0044】

ソース線ストラップ１１２０は、同じ行にあり、したがってソース線１１０５及びメモリセル１０１０のソース線端子１０１５がソース線接点１０３５に結合されているため、ソース線１１０５に結合されている。ソース線ストラップセル１０２０－２及びソース線ストラップ１１２０は、いずれのビット線接点にも接続されておらず、したがって、それらの関連付けられたビット線を介してアレイ１１００－２の外側の構造に接続されていない。結果として、ソース線ストラップセル１０２０－２及びソース線ストラップ１１２０は、先行技術においてプルダウン機能を実行しない。
３． 制御ゲートストラップセル

【0045】

図１０Ｃを参照すると、ストラップセル１０２０は、制御ゲートストラップセル１０２０－３であり得る。制御ゲートストラップセル１０２０－３は、第２のビット線端子１０２１、第２のワード線端子１０２２、第２の制御ゲート端子１０２３、第２のソース線端子１０２５、制御ゲート接点１０３３、及びソース線接点１０３５を含み、消去ゲート端子を含まない（ソース線接点１０３５用のスペースを提供するため）。制御ゲート接点１０３３及びソース線接点１０３５は、プログラム、消去、及び読み出し動作中に必要に応じて、それぞれ、第２の制御ゲート端子１０２３及びソース線端子１０２５に接続された制御ゲート線１１０３ａ及びソース線１１０５を駆動するメモリセル１０１０及びストラップセル１０２０－３を含んでいるアレイの外側の構造（低電圧又は高電圧デコーダなど）に接続する。メモリセル１０１０は、第１のワード線端子１０１２、第１の制御ゲート端子１０１３、第１の消去ゲート端子１０１４、第１のソース線端子１０１５、及び第１のビット線端子１０１１を含む。

【0046】

図１１Ｃは、制御ゲート線ストラップセル１１３０を含んでいるアレイの例を示す。アレイ１１００－３は、消去ゲートストラップ１１１０又はソース線ストラップ１１２０が、それぞれ、例示的な制御ゲートストラップセル１０２０－３を含む制御ゲート線ストラップ１１３０と置き換えられていることを除いて、図１１Ａ及び図１１Ｂのそれぞれアレイ１１００－１及び１１００－２と同様である。制御ゲート線ストラップ１１３０、特に制御ゲートストラップセル１０２０－３（そのうちの１つが呼び出される）は、それぞれ、同じ行にあるため、制御ゲート線１１０３ａ及び１１０３ｂに結合され、したがって、それぞれ、制御ゲート線１１０３ａ、１１０ｂ、及びメモリセル１０１０の制御ゲート端子１０１３は、それぞれ、制御ゲート線接点１０３３ａ及び１０３３ｂに結合される。ソース線１１０５は、同じ行にあるため、第２のソース線端子１０２５に結合され、したがって、ソース線１１０５はソース線接点１０３５に結合される。制御ゲート線ストラップセル１０２０－３及び制御ゲート線ストラップ１１３０は、いずれのビット線接点にも接続されておらず、したがって、それらの関連付けられたビット線を介してアレイ１１００－３の外側の構造に接続されていない。結果として、制御ゲート線ストラップセル１０２０－３及び制御ゲート線ストラップ１１３０は、先行技術においてプルダウン機能を実行しない。
４． ワード線ストラップセル

【0047】

図１０Ｄを参照すると、ストラップセル１０２０は、ワード線ストラップセル１０２０－４であり得る。ワード線ストラップセル１０２０－４は、第２のビット線端子１０２１、第２のワード線端子１０２２、第２の制御ゲート端子１０２３、第２のソース線端子１０２５、ワード線接点１０３２、及びソース線接点１０３５を含み、消去ゲート端子を含まない（ソース線接点１０３５にスペースを提供するため）。ワード線接点１０３２及びソース線接点１０３５は、プログラム、消去、及び読み出し動作中に必要に応じて、それぞれ、ワード線接点１０３２及びソース線接点１０３５に接続されたワード線及びソース線を駆動するメモリセル１０１０及びストラップセル１０２０－４を含んでいるアレイの外側の構造（低電圧又は高電圧デコーダなど）に接続する。メモリセル１０１０は、第１のワード線端子１０１２、第１の制御ゲート端子１０１３、第１の消去ゲート端子１０１４、第１のソース線端子１０１５、及び第１のビット線端子１０１１を含む。

【0048】

図１１Ｄは、ワード線ストラップセル１０２０－４を含んでいるアレイの例を示す。アレイ１１００－４は、消去ゲートストラップ１１１０、ソース線ストラップ１１２０又は制御ゲート線ストラップ１１３０が、それぞれ、例示的なワード線ストラップセル１０２０－４を含むワード線ストラップ１１４０と置き換えられていることを除いて、図１１Ａ、図１１Ｂ、及び図１１Ｃのそれぞれアレイ１１００－１、１１００－２、及び１１００－３と同様である。

【0049】

ワード線ストラップ１１４０、特にワード線ストラップセル１０２０－４（そのうちの１つが呼び出される）は、それぞれ同じ行にあるため、ワード線１１０２ａ及び１１０２ｂに結合され、したがって、ワード線１１０２ａ及び１１０２ｂ並びにメモリセル１０１０のワード線端子１０１２は、それぞれ、ワード線接点１０３２ａ及び１０３２ｂに結合される。ソース線１１０５は、同じ行にあるため、第２のソース線端子１０２５に結合され、したがって、ソース線１１０５がソース線接点１０３５に結合される。ストラップセル１０２０－４及びワード線ストラップ１１４０は、いずれのビット線接点にも接続されておらず、したがって、それらの関連付けられたビット線を介してアレイ１１００－４の外側の構造に接続されていない。したがって、ワード線ストラップセル１０２０－４及びワード線ストラップ１１４０は、先行技術においてプルダウン機能を実行しない。

【0050】

図１０Ａ～図１０Ｄ及び図１１Ａ～図１１Ｄを再び参照すると、上記したように、メモリセル１０１０及びストラップセル１０２０が同じ行に位置するため、メモリセル１０１０の第１のソース線端子１０１５は、ストラップセル１０２０の第２のソース線端子１０２５と同じソース線に結合され、メモリセル１０１０の第１のワード線端子１０１２は、ストラップセル１０２０の第２のワード線端子１０２２と同じワード線に結合され、メモリセル１０１０の第１の制御ゲート端子１０１３は、ストラップセル１０２０の第２の制御ゲート端子１０２３と同じ制御ゲート線に結合され、メモリセル１０１０の第１の消去ゲート端子１０１４は、ストラップセル１０２０の第２の消去ゲート端子１０２４（存在する場合）と同じ消去ゲート線に結合される。

【0051】

図１０Ａ～図１０Ｄ及び図１１Ａ～図１１Ｄに示される例では、メモリセル１０１０及びストラップセル１０２０は、ストラップセル１０２０－２、１０２０－３、及び１０３０－４について上述したものを除いて、図４のメモリセル４１０の設計に従う。メモリセル１０１０及びストラップセル１０２０はまた、図３のメモリセル３１０又は図５のメモリセル５１０の設計（その場合、第１及び第２の消去ゲート端子１０１４及び１０２４は存在しない）、図６のメモリセル６１０の設計（その場合、第１及び第２の制御ゲート端子１０１３及び１０２３は存在しない）、又は図１のメモリセル１１０若しくは図２のメモリセル２１０の設計（その場合、第１及び第２の消去ゲート端子１０１４及び１０２４並びに第１及び第２の制御ゲート端子１０１３及び１０２３は存在しない）に従うことができる。

【0052】

したがって、ストラップセルは、メモリセルを含んでいるアレイの外側の構造（低電圧デコーダ又は高電圧デコーダなど）に接続する消去ゲート接点、制御ゲート接点、ソース線接点、及びワード線接点のうちの少なくとも１つを含む、データを記憶するために使用されないセルである。それぞれの消去ゲート接点、制御ゲート接点、ソース線接点、及びワード線接点は、金属線に接続する垂直接点であり、金属線は、メモリセルを含んでいるアレイの外側の構造（低電圧デコーダ又は高電圧デコーダなど）に接続される。

【0053】

出願人によって開示され、図８又は図９を参照して上で考察された前の設計よりも少ないダイスペースを利用するフラッシュメモリシステム内でソース線を接地させるための新しい技法が、必要とされている。

【発明の概要】

【0054】

下で説明される実施形態において、フラッシュメモリデバイスは、ソース線プルダウン回路においてアレイ内に既存のストラップセルを利用する。

【0055】

一実施形態では、メモリシステムは、第１のビット線端子及び第１のソース線端子を含むメモリセルと、第２のビット線端子及び第２のソース線端子を含むストラップセルと、第１のソース線端子及び第２のソース線端子に結合されたソース線と、第２のビット線端子を、メモリセルが読み出し又は消去されているときには接地に、メモリセルがプログラムされているときには電圧源に、選択的に結合するプルダウン回路と、を備える。

【0056】

特定の実施形態では、メモリセルは、第１のワード線端子を含み、ストラップセルは、第２のワード線端子を含む。特定の実施形態では、メモリセルは、第１の制御ゲート端子を含み、ストラップセルは第２の制御ゲート端子を含む。特定の実施形態では、メモリセルは第１の消去ゲート端子を含み、ストラップセルは第２の消去ゲート端子を含む。

【0057】

特定の実施形態では、ストラップセルはソース線ストラップセルであり、第２のソース線端子はソース線接点に接続されている。特定の実施形態では、ストラップセルはワード線ストラップセルであり、第２のワード線端子はワード線接点に接続されている。特定の実施形態では、ストラップセルは制御ゲートストラップセルであり、第２の制御線端子は制御ゲート接点に接続されている。特定の実施形態では、ストラップセルは消去ゲートストラップセルであり、第２の消去ゲート端子は消去ゲート接点に接続されている。

【0058】

【0059】

【0060】

【0061】

【0062】

【0063】

【0064】

【0065】

【0066】

【0067】

【0068】

【0069】

【0070】

【0071】

【0072】

【0073】

【0074】

【0075】

【0076】

【0077】

【0078】

【0079】

【0080】

【図面の簡単な説明】

【0081】

【図1】本発明を適用することができる先行技術の積み上げゲート型の不揮発性メモリセルの断面図である。

【図2】本発明を適用することができる先行技術のスプリットゲート型の不揮発性メモリセルの断面図である。

【図3】本発明を適用することができる先行技術のスプリットゲート型の不揮発性メモリセルの断面図である。

【図4】本発明を適用することができる先行技術のスプリットゲート型の不揮発性メモリセルの断面図である。

【図5】本発明を適用することができる先行技術のスプリットゲート型の不揮発性メモリセルの断面図である。

【図6】本発明を適用することができる先行技術のスプリットゲート型の不揮発性メモリセルの断面図である。

【図7】プルダウントランジスタをソース線に結合させた、先行技術のメモリセルを示す。

【図8】ダミーメモリセルがソース線のプルダウン回路として使用される出願人によって以前に開示された設計を示す。

【図9】複数のダミーメモリセルがソース線のプルダウン回路として使用される出願人によって以前に開示された別の設計を示す。

【図10A】先行技術のメモリセル及び消去ゲートストラップセルを示す。

【図10B】先行技術のメモリセル及びソース線ストラップセルを示す。

【図10C】先行技術のメモリセル及び制御ゲートストラップセルを示す。

【図10D】先行技術のメモリセル及びワード線ストラップセルを示す。

【図11A】消去ゲートストラップを含む先行技術のメモリアレイを示す。

【図11B】ソース線ストラップを含む先行技術のメモリアレイを示す。

【図11C】制御ゲートストラップを含む先行技術のメモリアレイを示す。

【図11D】ワード線ストラップを含む先行技術のメモリアレイを示す。

【図12】ストラップセルがソース線のプルダウン回路として使用される実施形態を示す。

【図13】ソース線プルダウン回路で使用される消去ゲートストラップを含むメモリアレイの実施形態のレイアウト図を示す。

【図14】ソース線プルダウン回路で使用される消去ゲートストラップを含むメモリアレイの別の実施形態のレイアウト図を示す。

【図15】ソース線プルダウン回路で使用される消去ゲートストラップを含むメモリアレイの別の実施形態のレイアウト図を示す。

【図16】ソース線プルダウン回路で使用されるソース線ストラップを含むメモリアレイの実施形態のレイアウト図を示す。

【図17】ソース線プルダウン回路で使用される制御ゲートストラップを含むメモリアレイの実施形態のレイアウト図を示す。

【図18】ソース線プルダウン回路で使用されるワード線ストラップを含むメモリアレイの実施形態のレイアウト図を示す。

【発明を実施するための形態】

【0082】

図１２は、ストラップセルがソース線のためのプルダウン回路として使用される実施形態を示す。メモリシステム１２００は、図１０Ａ～図１０Ｄに関してメモリセル１０１０について前述した同じ構成要素を含むメモリセル１０１０を備え、特定のメモリセル１０１０は、第１のワード線端子１０１２、第１の制御ゲート端子１０１３、第１の消去ゲート端子１０１４、第１のソース線端子１０１５、及び第１のビット線端子１０１１を含む。メモリシステム１２００はまた、図１０Ａ～図１０Ｄ及び図１１Ａ～図１１Ｄに関して前述したストラップセル１０２０－１、１０２０－２、１０２０－３、及び１０２０－４のいずれかであり得るストラップセル１０２０を備える。

【0083】

先行技術とは異なり、ストラップセル１０２０の第２のビット線端子１０２１は、（例えば、層間のビアを含むことができる）プルダウン回路接点１２０１に接続され、これは次いで、メモリアレイの外側をプルダウン回路１２１０に接続する。プルダウン回路１２１０は、制御信号に応答して、接地又はＶＤＤなどの電圧源に選択的に接続されるスイッチ１２１１を含む。

【0084】

メモリセル１０１０が読み出しモード又は消去モードにあるとき、第１のソース線端子１０１５は、ソース線１１０５に結合され、このソース線は、接地までストラップセル１０２０及びプルダウン回路１２１０に結合される。したがって、第１のソース線端子１０１５、ソース線１１０５、及び第２のソース線端子１０２５は、ストラップセル１０２０を介して接地へとプルダウンされる。任意選択で、２つ以上のストラップセル１０２０を第１のソース線端子１０１５に結合して、第１のソース線端子１０１５及びソース線１１０５の接地へのプルダウンを強化して、第１のソース線端子１０１５及びソース線１１０５をより速く接地させることができる。

【0085】

メモリセル１０１０がプログラムモードにあるとき、第２のビット線端子１０２１は、プルダウン回路１２１０においてスイッチ１２１１を介してＶＤＤなどの阻止電圧源に結合される。これにより、ストラップセル１０２０は、メモリセル１０１０がプログラムされている間でも、ストラップセル１０２０を消去状態に維持するプログラム阻止モードになる。

【0086】

ストラップセル１０２０は、ニュートラルな状態で生成され、そこでは、電流を伝導する（消去状態と同等）。メモリセル１０１０が消去されると、ストラップセル１０２０も同様に消去電位を経験し、したがって、常に消去された状態に留まるか、又は任意選択で、消去されず、電流がストラップセル１０２０を通って流れるニュートラルな状態に保たれる。なぜなら、メモリセル１０１０がプログラムされると、ストラップセル１０２０は、プルダウン回路１２１０に応答して阻止プログラム電位を経験するからである。

【0087】

図１３～図１８は、それぞれ、ストラップセル１０２０のための４つの種類のストラップセル（消去ゲートストラップセル１０２０－１、ソース線ストラップセル１０２０－２、制御ゲートストラップセル１０２０－３、及びワード線ストラップセル１０２０－４）を利用する実施形態の例示的なレイアウトを示す。

【0088】

図１３は、消去ゲートストラップ１３１０内のビット線端子１０２１（図示されていないが、図１０Ａ～図１０Ｄに見られる）がビット線の両端でプルダウン回路接点１２０１に接続されており、これは、次いで、それぞれのプルダウン回路１２１０（ここでは図示しないが、図１２に示される）の切り替え可能な接点に接続することを除いて、アレイ１１００－１に類似しているアレイ１３００を示す。セル１０１０及び消去ゲートストラップセル１０２０－１は、ソース線１１０５を共有し、ソース線１１０５は、読み出しモード又は消去モード中にプルダウン回路接点１２０１及びそれぞれのプルダウン回路１２１０を介して接地にプルダウンされ、図１２を参照して前に考察されたように、プログラムモード中にプルダウン回路１２１０に応答して、プルダウン回路接点１２０１を介してＶＤＤに引っ張られる。

【0089】

図１４は、消去ゲートストラップ１４１０が消去ゲートストラップ１３１０よりも広いことを除いて、アレイ１３００と同様であるアレイ１４００を示し、消去ゲートストラップセル１０２０－２は、この例では、アレイ１３００よりも２倍だけアレイ１４００において広い。これにより、プルダウン能力が増加する。セル１０１０及び消去ゲートストラップセル１０２０－２は、ソース線１１０５を共有し、ソース線１１０５は、読み出しモード又は消去モード中にプルダウン回路１２１０に応答してプルダウン回路接点１２０１を介して接地にプルダウンされ、図１２を参照して前に考察されたように、プログラムモード中にプルダウン回路１２１０に応答して、プルダウン回路接点１２０１を介してＶＤＤに引っ張られる。

【0090】

図１５は、（１）消去ゲートストラップ１４１０が、各々がメモリセルの列と同様のサイズである消去ゲートストラップセルの２つの列を含む、消去ゲートストラップ１５１０に置き換えられていること、（２）消去ゲートストラップセル１０２０－２が、１つの代わりに２つあること、及び（３）消去ゲートストラップ１５１０が、２つの代わりに、それぞれのビット線端子に各々接続された４つのプルダウン回路接点１２０１を有することを除いて、図１４のアレイ１４００と同様のアレイ１５００を示す。アレイ１５００は、通常のセルの列と２列の消去ゲートストラップセルの間の相対的な均一性に起因して、アレイ１４００よりも製造が容易であり得る。

【0091】

図１６は、ソース線ストラップ１６１０を含むアレイ１６００を示す。アレイ１６００は、ソース線ストラップ１６１０のビット線端子が、ビット線の両端でプルダウン回路接点１２０１に接続され、これが次にそれぞれのプルダウン回路１２１０（ここでは図示しないが、図１２に示される）の切り替え可能な接点に接続することを除いて、図１１Ｂのアレイ１１００－２と同様である。セル１０１０及びソース線ストラップセル１０２０－２は、ソース線１１０５を共有し、共有されたソース線１１０５は、読み出しモード又は消去モード中にプルダウン回路１２１０に応答してプルダウン回路接点１２０１を介して接地にプルダウンされ、図１２を参照して前に考察されたように、プログラムモード中にプルダウン回路１２１０に応答して、プルダウン回路接点１２０１を介してＶＤＤに引っ張られる。

【0092】

図１７は、制御ゲート線ストラップ１７１０を含むアレイ１７００を示す。アレイ１７００は、制御ゲート線ストラップ１７１０のビット線端子が、ビット線の両端でプルダウン回路接点１２０１に接続され、これが次にそれぞれのプルダウン回路１２１０（ここでは図示しないが、図１２に示される）の切り替え可能な接点に接続することを除いて、図１１Ｃのアレイ１１００－３と同様である。セル１０１０及び制御ゲートストラップセル１０２０－３は、ソース線１１０５を共有し、ソース線１１０５は、読み出しモード又は消去モード中にプルダウン回路１２１０に応答して、プルダウン回路接点１２０１を介して接地にプルダウンされ、図１２を参照して前に考察されたように、プログラムモード中にプルダウン回路１２１０に応答して、プルダウン回路接点１２０１を介してＶＤＤに引っ張られる。

【0093】

図１８は、ワード線ストラップ１８１０を含むアレイ１８００を示す。アレイ１８００は、ワード線ストラップ１８１０のビット線端子がそれぞれ、ビット線の両端でプルダウン回路接点１２０１に接続され、これは次にそれぞれのプルダウン回路１２１０（ここでは図示されていないが、図１２に示される）の切り替え可能な接点に接続することを除いて、図１１Ｄのアレイ１１００－４と同様である。セル１０１０及びワード線ストラップセル１０２０－４はソース線１１０５を共有し、ソース線１１０５は、読み出しモード又は消去モード中にプルダウン回路１２１０に応答して、プルダウン回路接点１２０１を介して接地にプルダウンされ、図１２を参照して前に考察されたように、プログラムモード中にプルダウン回路１２１０に応答して、プルダウン回路接点１２０１を介してＶＤＤに引っ張られる。

【0094】

上記の実施形態は、図８及び図９の先行技術のシステムのシステムよりも小さいダイスペースを利用する。これは、製造の複雑さとコストを低減する大幅な改善である。

【0095】

本明細書で使用される場合、「～の上方に（over）」及び「～に（on）」という用語は両方とも、「上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は「直接隣接した」（中間物質、要素、又は空間がそれらの間に何ら配設されない）、及び「間接的に隣接した」（中間物質、要素、又は空間がそれらの間に配設される）を含み、「結合された」は、「に直接結合された」（中間物質、又は要素がそれらの間で要素を電気的に接続しない）、及び「に間接的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に接続する）を含む。例えば、要素を「基板の上方に」形成することは、その要素を直接基板に、中間材料／要素をそれらの間に伴わずに形成すること、及びその要素を基板に間接的に１つ以上の中間材料／要素をそれらの間に伴って形成することを含み得る。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10A】

【図10B】

【図10C】

【図10D】

【図11A】

【図11B】

【図11C】

【図11D】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】