特許 7427566 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-26

(45)【発行日】2024-02-05

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240129BHJP

   H01L 29/06 20060101ALI20240129BHJP

   H01L 21/336 20060101ALI20240129BHJP

   H01L 29/739 20060101ALI20240129BHJP

   H01L 29/41 20060101ALI20240129BHJP

   H01L 21/28 20060101ALI20240129BHJP

【ＦＩ】

H01L29/78 652M

H01L29/78 653C

H01L29/78 652P

H01L29/06 301F

H01L29/06 301V

H01L29/78 652K

H01L29/78 658F

H01L29/78 652D

H01L29/78 655A

H01L29/44 Y

H01L29/44 S

H01L29/44 L

H01L21/28 301S

H01L21/28 301R

【請求項の数】 8

(21)【出願番号】P 2020155893

(22)【出願日】2020-09-16

(65)【公開番号】P2022049608

(43)【公開日】2022-03-29

【審査請求日】2022-07-05

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下 雅弘

(72)【発明者】

【氏名】冨田 幸太

【審査官】鈴木 聡一郎

(56)【参考文献】

【文献】特開２０１８－０１４３９２（ＪＰ，Ａ）

【文献】特開２００３－３１８３９６（ＪＰ，Ａ）

【文献】特開２００３－３１８３９５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／４１

Ｈ０１Ｌ ２１／２８

(57)【特許請求の範囲】

【請求項1】

第１電極と、
前記第１電極の上に設けられた、第１導電型の第１半導体層と、
前記第１半導体層の上に設けられた、第２導電型の第１半導体領域と、
前記第１半導体領域の上に設けられた、第１導電型の第２半導体領域と、
前記第１電極から前記第１半導体層に向かう第１方向に交差する第２方向において、前記第１半導体領域と第１絶縁膜を介して設けられた第２電極と、
前記第２方向において、前記第１半導体領域と第２絶縁膜を介して設けられた第３電極と、
前記第２電極と前記第３電極の間に設けられ、第１導電材料を含む第４電極と、
前記第４電極と前記第１半導体領域の間及び前記第４電極と前記第２半導体領域の間に設けられ、前記第１方向における前記第４電極と前記第１半導体領域の間の膜厚は、前記第２方向における前記第４電極と前記第２半導体領域の間の膜厚より小さい、第２導電材料を含む第５電極と、
前記第４電極と前記第５電極の間に設けられた、第３導電材料を含む第６電極と、
を備える半導体装置。

【請求項2】

前記第１方向において、前記第５電極と前記第１半導体領域の間に設けられ、前記第１半導体領域よりも第２導電型不純物濃度の高い第３半導体領域と、
をさらに備える請求項１記載の半導体装置。

【請求項3】

前記第５電極と前記第３半導体領域の間に設けられ、シリサイドを含む第７電極と、
前記第５電極と前記第２半導体領域の間に設けられ、シリサイドを含む第８電極と、
をさらに備える請求項２記載の半導体装置。

【請求項4】

前記第２電極の上に設けられた層間絶縁部をさらに備え、
前記第５電極は、前記層間絶縁部の側面及び上面にさらに設けられ、
前記層間絶縁部の前記上面に設けられた前記第５電極の膜厚は、前記層間絶縁部の前記側面に設けられた前記第５電極の膜厚より小さい、
請求項１乃至請求項３いずれか一項記載の半導体装置。

【請求項5】

前記第１電極と前記第１半導体層の間に設けられた、第２導電型の第２半導体層と、
をさらに備える請求項１乃至請求項４いずれか一項記載の半導体装置。

【請求項6】

前記第１導電材料は、タングステン（Ｗ）又はアルミニウム（Ａｌ）を含む、
請求項１乃至請求項５いずれか一項記載の半導体装置。

【請求項7】

前記第２導電材料は、チタン（Ｔｉ）又はタングステン（Ｗ）を含む、
請求項１乃至請求項６いずれか一項記載の半導体装置。

【請求項8】

前記第３導電材料は、窒化チタン（ＴｉＮ）、コバルト（Ｃｏ）又はＮｉ（ニッケル）を含む、
請求項１乃至請求項７いずれか一項記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置は、電力変換等の用途に用いられる。このような半導体装置については、オン抵抗の低減や、アバランシェ耐量の向上が求められている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１８－０１４３９２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明が解決しようとする課題は、オン抵抗の低減とアバランシェ耐量の向上を両立させた半導体装置を提供することである。

【課題を解決するための手段】

【0005】

実施形態の半導体装置は、第１電極と、第１電極の上に設けられた、第１導電型の第１半導体層と、第１半導体層の上に設けられた、第２導電型の第１半導体領域と、第１半導体領域の上に設けられた、第１導電型の第２半導体領域と、第１電極から第１半導体層に向かう第１方向に交差する第２方向において、第１半導体領域と第１絶縁膜を介して設けられた第２電極と、第２方向において、第１半導体領域と第２絶縁膜を介して設けられた第３電極と、第２電極と第３電極の間に設けられ、第１導電材料を含む第４電極と、第４電極と第１半導体領域の間及び第４電極と第２半導体領域の間に設けられ、第１方向における第４電極と第１半導体領域の間の膜厚は、第２方向における第４電極と第２半導体領域の間の膜厚より小さい、第２導電材料を含む第５電極と、第４電極と第５電極の間に設けられた、第３導電材料を含む第６電極と、を備える。

【図面の簡単な説明】

【0006】

【図1】第１実施形態の半導体装置の模式断面図である。

【図2】第１実施形態の半導体装置の要部の模式断面図である。

【図3】第１実施形態の半導体装置の要部の模式断面図である。

【図4】第１実施形態の半導体装置の他の態様の模式断面図である。

【図5】第１実施形態の半導体装置の製造工程の一部を示す模式断面図である。

【図6】第１実施形態の半導体装置の製造工程の一部を示す模式断面図である。

【図7】第１実施形態の第１比較形態となる半導体装置の模式断面図である。

【図8】第１実施形態の第２比較形態となる半導体装置の模式断面図である。

【図9】第１実施形態の半導体装置の作用効果を説明するための模式図である。

【図10】第２実施形態の半導体装置の模式断面図である。

【図11】第２実施形態の半導体装置の他の態様の模式断面図である。

【発明を実施するための形態】

【0007】

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。

【0008】

本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。

【0009】

以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。

【0010】

以下の説明において、ｎ^＋、ｎ、ｎ^－および、ｐ^＋、ｐ、ｐ^－の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ^＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ^－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ^＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ^－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ^＋型、ｎ^－型を単にｎ型、ｐ^＋型、ｐ^－型を単にｐ型と記載する場合もある。

【0011】

（第１実施形態）
本実施形態の半導体装置は、第１電極と、第１電極の上に設けられた、第１導電型の第１半導体層と、第１半導体層の上に設けられた、第２導電型の第１半導体領域と、第１半導体領域の上に設けられた、第１導電型の第２半導体領域と、第１半導体領域の上から第１半導体層に到達する第１トレンチ内に、第１半導体領域と第１絶縁膜を介して設けられた第２電極と、第１半導体領域の上から第１半導体層に到達する第２トレンチ内に、第１半導体領域と第２絶縁膜を介して設けられた第３電極と、第２半導体領域の上から第１半導体領域に到達し、第１トレンチと第２トレンチの間の、第２電極と第３電極の間に設けられ、第１導電材料を含む第４電極と、第４電極と第１半導体領域の間及び第４電極と第２半導体領域の間に設けられ、第１電極と第１半導体層が積層された第１方向における第４電極と第１半導体領域の間の膜厚は、第１方向に交差する第２方向における第４電極と第２半導体領域の間の膜厚より小さい、第２導電材料を含む第５電極と、第４電極と第５電極の間に設けられた、第３導電材料を含む第６電極と、第１方向において、第５電極と第１半導体領域の間に設けられ、第１半導体領域よりも第２導電型不純物濃度の高い第３半導体領域と、を備える。

【0012】

図１は、本実施形態の半導体装置１００の模式断面図である。図２は、本実施形態の半導体装置１００の要部の模式断面図である。半導体装置１００は、例えば、縦型のＭＯＳＦＥＴである。

【0013】

半導体装置１００は、ドレイン層１０と、ドリフト層１２と、ベース領域１４と、ソース領域１６と、ｐ^＋領域２４と、第１シリサイド部２６と、第２シリサイド部２８と、コンタクト電極３０と、バリアメタル３２と、ドレイン電極３８と、埋込電極４２と、ソースメタル４４と、第１トレンチ５０と、第３絶縁膜５２と、第１絶縁膜５３と、第１フィールドプレート電極５４と、第５絶縁膜５６と、第１ゲート電極５８と、層間絶縁部６０と、第２トレンチ７０と、第４絶縁膜７２と、第２絶縁膜７３と、第２フィールドプレート電極７４と、第６絶縁膜７６と、第２ゲート電極７８（第３電極の一例）と、を備える。

【0014】

ドレイン層１０は、第１半導体層の一例である。ドリフト層１２は、第２半導体層の一例である。ベース領域１４は、第１半導体領域の一例である。ソース領域１６は、第２半導体領域の一例である。ｐ^＋領域２４ｂは、第３半導体領域の一例である。第１シリサイド部２６は、第７電極の一例である。第２シリサイド部２８は、第８電極の一例である。コンタクト電極３０は、第５電極の一例である。バリアメタル３２は、第６電極の一例である。ドレイン電極３８は、第１電極の一例である。埋込電極４２の一部である埋込電極４２ｂ及び埋込電極４２ｅは、第４電極の一例である。第１ゲート電極５８は、第２電極の一例である。第２ゲート電極７８は、第３電極の一例である。

【0015】

ドレイン電極３８は、ＭＯＳＦＥＴのドレイン電極として機能する電極である。

【0016】

ドレイン層１０は、ドレイン電極３８の上に設けられ、ドレイン電極３８と電気的に接続されている。ドレイン層１０は、ＭＯＳＦＥＴのドレインとして機能する層である。ドレイン層１０は、例えば、ｎ^＋型の半導体材料を含む。

【0017】

ドリフト層１２は、ドレイン層１０の上に設けられている。ドリフト層１２は、ＭＯＳＦＥＴのドリフト層として機能する層である。ドリフト層１２は、例えば、ｎ^－型の半導体材料を含む。ドリフト層１２のｎ型不純物濃度は、ドレイン層１０のｎ型不純物濃度よりも低い。

【0018】

ここで、Ｘ方向と、Ｘ方向に対して垂直に交差するＹ方向と、Ｘ方向及びＹ方向に垂直に交差するＺ方向を定義する。ドレイン層１０及びドリフト層１２は、Ｘ方向及びＹ方向に平行なＸＹ平面に平行に設けられた層である。Ｚ方向は、ドレイン電極３８及びドレイン層１０が積層された方向又はドレイン層１０及びドリフト層１２が積層された方向である。図１（ａ）は、半導体装置１００のＹＺ平面内における模式断面図である。

【0019】

ベース領域１４は、ドリフト層１２の上に設けられている。ベース領域１４は、ＭＯＳＦＥＴのベースとして機能する領域である。ベース領域１４は、第１ゲート電極５８又は第２ゲート電極７８に電圧が印加された場合にチャネルを形成し、ソース領域１６とドレイン層１０の間にキャリアが流れることを可能とする領域である。ベース領域１４は、例えば、ｐ^－型の半導体材料を含む。半導体装置１００は、ベース領域１４ａ、１４ｂ及び１４ｃを含む。

【0020】

ソース領域１６は、ベース領域１４の上に設けられている。ソース領域１６は、ＭＯＳＦＥＴのソースとして機能する領域である。第１ゲート電極５８又は第２ゲート電極７８に適切な電圧が印加された場合に、ソース領域１６とドレイン層１０の間にキャリアが流れる。ソース領域１６は、例えば、ｎ^＋型の半導体材料を含む。ソース領域１６のｎ型不純物濃度は、ドリフト層１２の不純物濃度よりも高い。半導体装置１００は、ソース領域１６ａ、１６ｂ、１６ｃ及び１６ｄを含む。

【0021】

第１トレンチ５０は、ベース領域１４の上からドリフト層１２内に到達するように設けられている。

【0022】

第２トレンチ７０は、ベース領域１４の上からドリフト層１２内に到達するように設けられている。

【0023】

第１フィールドプレート電極５４は、第１トレンチ５０内に、第３絶縁膜５２を介して設けられている。第１フィールドプレート電極５４は、例えば、第３絶縁膜５２とドリフト層１２の界面からドリフト層１２側に空乏層が広がるので、ベース領域１４とドリフト層１２の界面からドレイン層１０に向かって空乏層が広がるのを助長して、耐圧を増加させるために設けられている。なお、第１フィールドプレート電極５４は、設けられていなくても良い。

【0024】

第２フィールドプレート電極７４は、第２トレンチ７０内に、第４絶縁膜７２を介して設けられている。第２フィールドプレート電極７４は、例えば、第４絶縁膜７２とドリフト層１２の界面からドリフト層１２側に空乏層が広がるので、ベース領域１４とドリフト層１２の界面からドレイン層１０に向かって空乏層が広がるのを助長して、耐圧を増加させるために設けられている。なお、第２フィールドプレート電極７４は、設けられていなくても良い。

【0025】

第３絶縁膜５２は、第１トレンチ５０内に設けられている。第３絶縁膜５２は、第１フィールドプレート電極５４をドリフト層１２から絶縁する、フィールドプレート絶縁膜として機能する。例えば、第３絶縁膜５２は、第１フィールドプレート電極５４の周囲に、第１フィールドプレート電極５４を覆うように設けられていても良い。

【0026】

第１絶縁膜５３は、第１トレンチ５０内の、第３絶縁膜５２の上に設けられている。第１絶縁膜５３ａは、ベース領域１４ａと第１ゲート電極５８の間に設けられている。第１絶縁膜５３ｂは、ベース領域１４ｂと第１ゲート電極５８の間に設けられている。言い換えると、第１ゲート電極５８は、第１トレンチ５０内に、第１絶縁膜５３ａを介してベース領域１４ａに対向するように設けられている。また、第１ゲート電極５８は、第１トレンチ５０内に、第１絶縁膜５３ｂを介してベース領域１４ｂに対向するように設けられている。第１絶縁膜５３は、第１ゲート電極５８をドリフト層１２、ベース領域１４及びソース領域１６から絶縁する、ゲート絶縁膜として機能する。第１絶縁膜５３ａの膜厚及び第１絶縁膜５３ｂの膜厚は、第３絶縁膜５２の膜厚より薄い。

【0027】

第１絶縁膜５３及び第３絶縁膜５２は、第１フィールドプレート電極５４及び第１ゲート電極５８を、ドリフト層１２、ベース領域１４及びソース領域１６から絶縁している。

【0028】

第４絶縁膜７２は、第２トレンチ７０内に設けられている。第４絶縁膜７２は、第２フィールドプレート電極７４をドリフト層１２から絶縁する、フィールドプレート絶縁膜として機能する。例えば、第４絶縁膜７２は、第２フィールドプレート電極７４の周囲に、第２フィールドプレート電極７４を覆うように設けられていても良い。

【0029】

第２絶縁膜７３は、第２トレンチ７０内の、第４絶縁膜７２の上に設けられている。第２絶縁膜７３ａは、ベース領域１４ｂと第２ゲート電極７８の間に設けられている。第２絶縁膜７３ｂは、ベース領域１４ｃと第２ゲート電極７８の間に設けられている。言い換えると、第２ゲート電極７８は、第２トレンチ７０内に、第２絶縁膜７３ａを介してベース領域１４ｂに対向するように設けられている。また、第２ゲート電極７８は、第２トレンチ７０内に、第２絶縁膜７３ｂを介してベース領域１４ｃに対向するように設けられている。第２絶縁膜７３は、第２ゲート電極７８をドリフト層１２、ベース領域１４及びソース領域１６から絶縁する、ゲート絶縁膜として機能する。第２絶縁膜７３ａの膜厚及び第２絶縁膜７３ｂの膜厚は、第４絶縁膜７２の膜厚より薄い。

【0030】

第２絶縁膜７３及び第４絶縁膜７２は、第２フィールドプレート電極７４及び第２ゲート電極７８を、ドリフト層１２、ベース領域１４及びソース領域１６から絶縁している。

【0031】

第５絶縁膜５６は、第１フィールドプレート電極５４の上に設けられている。例えば、第３絶縁膜５２が第１フィールドプレート電極５４を覆うように設けられている場合、第５絶縁膜５６は、第３絶縁膜５２の一部の上に設けられている。第５絶縁膜５６は、例えばＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）により形成された絶縁膜である。なお、第５絶縁膜５６は設けられていなくてもかまわない。

【0032】

第６絶縁膜７６は、第２フィールドプレート電極７４の上に設けられている。例えば、第４絶縁膜７２が第２フィールドプレート電極７４を覆うように設けられている場合、第６絶縁膜７６は、第４絶縁膜７２の一部の上に設けられている。第６絶縁膜７６は、例えばＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）により形成された絶縁膜である。なお、第６絶縁膜７６は設けられていなくてもかまわない。

【0033】

第１ゲート電極５８は、第５絶縁膜５６の上に設けられている。第１ゲート電極５８は、ＭＯＳＦＥＴのゲートとして機能する電極である。

【0034】

第２ゲート電極７８は、第６絶縁膜７６の上に設けられている。第２ゲート電極７８は、ＭＯＳＦＥＴのゲートとして機能する電極である。

【0035】

層間絶縁部６０ａは、第１ゲート電極５８の上に設けられている。層間絶縁部６０ｂは、第２ゲート電極７８の上に設けられている。層間絶縁部６０は、埋込電極４２、バリアメタル３２及びコンタクト電極３０から第１ゲート電極５８及び第２ゲート電極７８を絶縁するために設けられている。

【0036】

埋込電極４２ｄ及び埋込電極４２ａは、ソース領域１６ａの上からベース領域１４ａに到達して設けられている。埋込電極４２ｅ及び埋込電極４２ｂは、ソース領域１６ｃの上からベース領域１４ｂに到達して設けられている。埋込電極４２ｆ及び埋込電極４２ｃは、ソース領域１６ｄの上からベース領域１４ｃに到達して設けられている。埋込電極４２ｇは、埋込電極４２ｄ、層間絶縁部６０ａ、埋込電極４２ｅ、層間絶縁部６０ｂ及び埋込電極４２ｆの上にわたって設けられている。埋込電極４２ａ、埋込電極４２ｂ、埋込電極４２ｃ、埋込電極４２ｄ、埋込電極４２ｅ、埋込電極４２ｆ及び埋込電極４２ｇは、例えば、一体として形成されている。埋込電極４２は、ＭＯＳＦＥＴのソースとして機能する電極である。

【0037】

コンタクト電極３０ａは、埋込電極４２ｂとベース領域１４ｂの間に設けられている。コンタクト電極３０ｂは、埋込電極４２ｂとソース領域１６ｂの間及び埋込電極４２ｂとベース領域１４ｂの間に設けられている。コンタクト電極３０ｃは、埋込電極４２ｂとソース領域１６ｃの間及び埋込電極４２ｂとベース領域１４ｂの間に設けられている。コンタクト電極３０ｄは、埋込電極４２ｅとソース領域１６ｂの間に設けられている。コンタクト電極３０ｅは、埋込電極４２ｅとソース領域１６ｃの間に設けられている。コンタクト電極３０ｆは、層間絶縁部６０ａと埋込電極４２ｅの間に設けられている。コンタクト電極３０ｇは、層間絶縁部６０ｂと埋込電極４２ｅの間に設けられている。コンタクト電極３０ｈは、層間絶縁部６０ａと埋込電極４２ｇの間に設けられている。コンタクト電極３０ｉは、層間絶縁部６０ｂと埋込電極４２ｇの間に設けられている。コンタクト電極３０は、ベース領域１４及びソース領域１６の間に、後述するシリサイド部を形成することにより、埋込電極４２とベース領域１４及びソース領域１６の間の接触抵抗を低減するために設けられている。

【0038】

コンタクト電極３０ａのＺ方向の膜厚ａは、コンタクト電極３０ｂのＹ方向の膜厚ｂ_１及びコンタクト電極３０ｃのＹ方向の膜厚ｂ_２より小さい。また、コンタクト電極３０ｈのＺ方向の膜厚ｆ_１は、コンタクト電極３０ｆのＹ方向の膜厚ｅ_１より小さい。また、コンタクト電極３０ｉのＺ方向の膜厚ｆ_２は、コンタクト電極３０ｇのＹ方向の膜厚ｅ_２より小さい。

【0039】

なお、埋込電極４２ａ及び埋込電極４２ｄとベース領域１４ａ、ソース領域１６ａ及び層間絶縁部６０ａの間にも同様にコンタクト電極３０が設けられている。また、埋込電極４２ｃ及び埋込電極４２ｆとベース領域１４ｃ、ソース領域１６ｄ及び層間絶縁部６０ｂの間にも同様にコンタクト電極３０が設けられている。

【0040】

ソースメタル４４は、埋込電極４２の上に設けられ、埋込電極４２と電気的に接続されている。ソースメタル４４は、図示しない外部電気回路とＭＯＳＦＥＴのソースの接続のために用いられる。

【0041】

バリアメタル３２は、埋込電極４２とコンタクト電極３０の間に設けられている。バリアメタル３２は、埋込電極４２とコンタクト電極３０の間における元素の拡散を抑制するために設けられている。

【0042】

ｐ^＋領域２４ｂは、コンタクト電極３０ａの下の、ベース領域１４ｂ内に設けられている。ｐ^＋領域２４ｂのｐ型不純物濃度は、ベース領域１４ｂのｐ型不純物濃度よりも高い。なお同様に、ベース領域１４ａ内にｐ^＋領域２４ａが設けられ、ベース領域１４ｃ内にｐ^＋領域２４ｃが設けられている。

【0043】

第１シリサイド部２６は、コンタクト電極３０ａとｐ^＋領域２４ｂの間に設けられている。第２シリサイド部２８ａは、コンタクト電極３０ｂとソース領域１６ｂの間に設けられている。例えば、第１シリサイド部２６のＺ方向の膜厚ｃは、第２シリサイド部２８ａのＹ方向の膜厚ｄと等しい。なお、第１シリサイド部２６のＺ方向の膜厚ｃは、第２シリサイド部２８ａのＹ方向の膜厚ｄと異なっていてもかまわない。

【0044】

なお、コンタクト電極３０ｂ及びコンタクト電極３０ｃとベース領域１４ｂの間にも、図示しないシリサイド部が設けられていてもかまわない。また、同様にして、コンタクト電極３０とｐ^＋領域２４ａ及びｐ^＋領域２４ｃの間、コンタクト電極３０とソース領域１６ａ及びソース領域１６ｄの間にも、シリサイド部が設けられている。

【0045】

なお、シリサイド化反応が進んだ場合には、コンタクト電極３０ａがすべて第１シリサイド部２６となる、言い換えるとコンタクト電極３０ａのＺ方向の膜厚ａがゼロとなることが考えられる。この場合、第１シリサイド部２６はバリアメタル３２と直接接することになる。この場合、Ｚ方向において、ベース領域１４ｂと埋込電極４２ｂの間にバリアメタル３２が設けられている。また、Ｚ方向において、バリアメタル３２とベース領域１４ｂの間にｐ^＋領域２４ｂが設けられている。また、バリアメタル３２とｐ^＋領域２４ｂの間に第１シリサイド部２６が設けられている。

【0046】

図３は、本実施形態の半導体装置１００の要部の模式断面図である。図３（ａ）は、半導体装置１００の、ＸＺ平面内における模式断面図である。図３（ｂ）は、半導体装置１００の、Ａ－Ａ’断面及びＤ－Ｄ’断面（図３（ａ））における模式断面図である。なお、コンタクト電極３０及びバリアメタル３２の図示は、省略している。

【0047】

第１フィールドプレート電極５４は、上方に延伸した部分５５を有する。そして、第１フィールドプレート電極５４は、かかる上方に延伸した部分５５を用いて、埋込電極４２の一部と電気的に接続されている。これにより、第１フィールドプレート電極５４は、ソースメタル４４と電気的に接続されている。第２フィールドプレート電極７４とソースメタル４４との電気的接続も同様に行われる。なお、第１フィールドプレート電極５４及び第２フィールドプレート電極７４とソースメタル４４の間の電気的接続の態様は、これに限定されるものではない。

【0048】

第１ゲート電極５８は、埋込電極４３と電気的に接続されている。そして、埋込電極４３の上にはゲートメタル４６が設けられて、埋込電極４３と電気的に接続されている。これにより、第１ゲート電極５８は、ゲートメタル４６と電気的に接続されている。ゲートメタル４６は、図示しない外部電気回路とＭＯＳＦＥＴのソースとの接続に用いられる。第２ゲート電極７８とゲートメタル４６との電気的接続も同様に行われる。なお、第１ゲート電極５８及び第２ゲート電極７８とゲートメタル４６の間の電気的接続の態様は、これに限定されるものではない。

【0049】

図４は、本実施形態の半導体装置の他の態様の模式断面図である。図４は、半導体装置１１０の模式断面図である。半導体装置１１０においては、第５絶縁膜５６及び第６絶縁膜７６は設けられていない。第１フィールドプレート電極５４は、第１ゲート電極５８と接している。これにより、第１フィールドプレート電極５４は、第１ゲート電極５８と電気的に接続されている。そして、第１ゲート電極５８は、ゲートメタル４６と電気的に接続されているため、第１フィールドプレート電極５４はゲートメタル４６と電気的に接続されている。なお、第２フィールドプレート電極７４とゲートメタル４６との電気的接続も同様に行われる。

【0050】

以上のように、第１フィールドプレート電極５４及び第２フィールドプレート電極７４は、ソースメタル４４に電気的に接続されていてもかまわないし、ゲートメタル４６に電気的に接続されていてもかまわない。

【0051】

ドレイン層１０、ドリフト層１２、ベース領域１４、ソース領域１６、ｐ^＋領域２４に用いられる半導体材料は、例えばシリコン（Ｓｉ）である。

【0052】

半導体材料としてシリコンが用いられる場合、ｎ型不純物としては例えばヒ素（Ａｓ）、リン（Ｐ）又はアンチモン（Ｓｂ）を、またｐ型不純物としては例えばＢ（ホウ素）を、それぞれ用いることができる。

【0053】

第１ゲート電極５８、第２ゲート電極７８、第１フィールドプレート電極５４及び第２フィールドプレート電極７４は、不純物を含むポリシリコン等の導電材料を含む。

【0054】

第１絶縁膜５３、第２絶縁膜７３、第３絶縁膜５２、第４絶縁膜７２、第５絶縁膜５６、第６絶縁膜７６及び層間絶縁部６０は、酸化シリコン又は窒化シリコン（ＳｉＮ）等の絶縁材料を含む。

【0055】

ドレイン電極３８は、例えばアルミニウム（Ａｌ）等の金属を含む。

【0056】

埋込電極４２は、第１導電材料を含む。ここで第１導電材料は、例えばタングステン（Ｗ）又はアルミニウム（Ａｌ）を含む、これに限定されるものではない。

【0057】

コンタクト電極３０は、第２導電材料を含む。ここで第２導電材料は、例えばチタン（Ｔｉ）又はタングステン（Ｗ）を含む、これに限定されるものではない。

【0058】

バリアメタル３２は、第３導電材料を含む。ここで第３導電材料は、例えば窒化チタン（ＴｉＮ）、コバルト（Ｃｏ）又はニッケル（Ｎｉ）を含むが、これに限定されるものではない。

【0059】

ソースメタル４４及びゲートメタル４６は、例えばＡｌを含む。

【0060】

第１シリサイド部２６及び第２シリサイド部２８は、シリサイドを含む。

【0061】

図５及び図６は、本実施形態の半導体装置の製造工程の一部を示す模式断面図である。

【0062】

まず、ドレイン電極３８、ドレイン層１０、ドリフト層１２、ベース領域１４、ソース領域１６、ｐ^＋領域２４、第１トレンチ５０、第３絶縁膜５２、第１絶縁膜５３、第１フィールドプレート電極５４、第５絶縁膜５６、第１ゲート電極５８、層間絶縁部６０、第２トレンチ７０、第４絶縁膜７２、第２絶縁膜７３、第２フィールドプレート電極７４、第６絶縁膜７６、及び第２ゲート電極７８を形成する。次に、層間絶縁部６０の上からベース領域１４に到達するトレンチ８０を形成する。なお、ここでトレンチ８０は、幅ｇのトレンチ８０ａと、トレンチ８０ａの下に設けられ幅ｇより小さい幅ｈを有するトレンチ８０ｂと、を有するものとなっている。しかし、単一の幅を有するトレンチがベース領域１４に到達するものとなっていてもかまわない。

【0063】

次に、層間絶縁部６０の上面、トレンチ８０ａの側面及び底面、トレンチ８０ｂの側面及び底面に、Ｔｉを含むコンタクト電極３０を、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する（図５）。

【0064】

次に、例えば逆スパッタ法又は異方性エッチング法により、コンタクト電極３０ａ、コンタクト電極３０ｄ、コンタクト電極３０ｅ、コンタクト電極３０ｈ及びコンタクト電極３０ｉの膜厚を小さくする（図６）。

【0065】

次に、コンタクト電極３０の上に、例えばスパッタリングを用いて、バリアメタル３２を形成する。このときに、第１シリサイド部２６及び第２シリサイド部２８が形成される。次に、バリアメタル３２の上に、例えばＣＶＤ法又はＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、埋込電極４２及びソースメタル４４を形成し、本実施形態の半導体装置１００を得る。

【0066】

次に、本実施形態の半導体装置の作用効果を記載する。

【0067】

図７は、本実施形態の第１比較形態となる半導体装置の模式断面図である。コンタクト電極３０は、例えばＰＶＤ法により形成されている。この場合、Ｚ方向におけるコンタクト電極３０ａ、コンタクト電極３０ｄ、コンタクト電極３０ｅ、コンタクト電極３０ｈ及びコンタクト電極３０ｉの膜厚は、Ｙ方向におけるコンタクト電極３０ｂ、コンタクト電極３０ｃ、コンタクト電極３０ｆ及びコンタクト電極３０ｇの膜厚よりも厚い。

【0068】

図８は、本実施形態の第２比較形態となる半導体装置の模式断面図である。コンタクト電極３０は、例えばＣＶＤ法により形成されている。この場合、Ｚ方向におけるコンタクト電極３０ａ、コンタクト電極３０ｄ、コンタクト電極３０ｅ、コンタクト電極３０ｈ及びコンタクト電極３０ｉの膜厚は、Ｙ方向におけるコンタクト電極３０ｂ、コンタクト電極３０ｃ、コンタクト電極３０ｆ及びコンタクト電極３０ｇの膜厚と等しい。

【0069】

図９は、本実施形態の半導体装置１００の作用効果を説明するための模式図である。図９には、縦軸にシリサイドに接触する半導体領域とシリサイドの間のコンタクト抵抗、横軸にかかるシリサイドの膜厚をとったグラフを模式的に示している。ｐ^＋領域２４とコンタクト電極３０ａの間には、第１シリサイド部２６が形成される。第１シリサイド部２６は、ｐ^＋領域２４に含まれていたｐ型不純物を含む。一方、ソース領域１６ｂとコンタクト電極３０ｂの間及びソース領域１６ｃとコンタクト電極３０ｃの間には、第２シリサイド部２８が形成される。第２シリサイド部２８は、ソース領域１６に含まれていたｎ型不純物を含む。

【0070】

ｎ型不純物を含む第２シリサイド部２８とソース領域１６の間のコンタクト抵抗は、シリサイド膜厚が大きくなると共に、単調に減少する。そのため、コンタクト電極３０ｂのＹ方向の膜厚ｂ_１及びコンタクト電極３０ｃのＹ方向の膜厚ｂ_２は、大きくしておくことが好ましい。

【0071】

一方、ｐ型不純物を含む第１シリサイド部２６とｐ^＋領域２４の間のコンタクト抵抗は、シリサイド膜厚が大きくなると共に減少する。しかし、さらにシリサイド膜厚が大きくなると、逆に、増加する。これは、シリサイド膜厚が大きくなると、ｐ^＋領域２４からより多くのｐ型不純物が第１シリサイド部２６に移動するため、第１シリサイド部２６近傍のｐ^＋領域２４のｐ型不純物量が少なくなってしまうためである。かかるｐ型不純物量が少なくなってしまうと、ｐ^＋領域２４と埋込電極４２のコンタクト抵抗が増加し、アバランシェ耐量が低下するという問題があった。

【0072】

なお、第１シリサイド部２６とｐ^＋領域２４の間のコンタクト抵抗を小さくするために、ｐ^＋領域２４を深めに設計する、言い換えると、Ｚ方向におけるｐ^＋領域２４の長さを長くすることが考えられる。しかしこの場合、逆方向電圧が半導体装置１００に印加された場合に、アバランシェ降伏が発生した場合にスナップバックモードの耐量が低下するおそれがある。また、この場合、Ｙ方向のｐ型不純物の拡散長が長くなるため、半導体装置１００の微細化に不利であるという問題点がある。

【0073】

そこで、本実施形態の半導体装置１００では、コンタクト電極３０ａのＺ方向の膜厚ａは、コンタクト電極３０ｂのＹ方向の膜厚ｂ_１及びコンタクト電極３０ｃのＹ方向の膜厚ｂ_２より小さいものとしている。コンタクト電極３０ａの膜厚を小さくすれば、第１シリサイド部２６の膜厚が大きくなりすぎることを抑制できる。そのため、コンタクト電極３０ａの膜厚は、小さいことが、コンタクト抵抗の極端な増加を抑制するために好ましい。

【0074】

以上より、コンタクト電極３０ａのＺ方向の膜厚ａは、コンタクト電極３０ｂのＹ方向の膜厚ｂ_１及びコンタクト電極３０ｃのＹ方向の膜厚ｂ_２より小さいことが好ましい。

【0075】

また、コンタクト電極３０ａのＺ方向の膜厚ａが、コンタクト電極３０ｂのＹ方向の膜厚ｂ_１及びコンタクト電極３０ｃのＹ方向の膜厚ｂ_２より小さいものとして製造を行う場合には、図６に示したとおり、コンタクト電極３０ｈのＺ方向の膜厚ｆ_１は、コンタクト電極３０ｆのＹ方向の膜厚ｅ_１より小さくなる。また、コンタクト電極３０ｉのＺ方向の膜厚ｆ_２は、コンタクト電極３０ｇのＹ方向の膜厚ｅ_２より小さいものとなる。

【0076】

本実施形態の半導体装置によれば、オン抵抗の低減とアバランシェ耐量の向上を両立させた半導体装置の提供が可能となる。

【0077】

（第２実施形態）
本実施形態の半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である点で、第１実施形態の半導体装置とは異なっている。ここで、第１実施形態と重複する内容の記載は省略する。

【0078】

図１０は、本実施形態の半導体装置２００の模式断面図である。

【0079】

コレクタ電極（第１電極の一例）３８は、ＩＧＢＴのコレクタ電極として機能する電極である。

【0080】

コレクタ層（第１半導体層の一例）８は、コレクタ電極３８の上に設けられ、コレクタ電極３８と電気的に接続されている。コレクタ層８は、ＩＧＢＴのコレクタとして機能する層である。コレクタ層８は、例えば、ｐ^＋型の半導体材料を含む。

【0081】

埋込電極４２は、ＩＧＢＴのエミッタ電極として機能する。

【0082】

図１１は、本実施形態の半導体装置の他の態様の模式断面図である。図１１は、半導体装置２１０の模式断面図である。半導体装置２１０においては、第５絶縁膜５６及び第６絶縁膜７６は設けられていない。第１フィールドプレート電極５４は、第１ゲート電極５８と接している。これにより、第１フィールドプレート電極５４は、第１ゲート電極５８と電気的に接続されている。そして、第１ゲート電極５８は、例えば図３（ｄ）に示したようにゲートメタル４６と電気的に接続されているため、第１フィールドプレート電極５４はゲートメタル４６と電気的に接続されている。なお、第２フィールドプレート電極７４とゲートメタル４６との電気的接続も同様に行われる。

【0083】

本実施形態の半導体装置によっても、オン抵抗の低減とアバランシェ耐量の向上を両立させた半導体装置の提供が可能となる。

【0084】

本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0085】

８ ：コレクタ層（第２半導体層）
１０ ：ドレイン層（第２半導体層）
１２ ：ドリフト層（第１半導体層）
１４ ：ベース領域（第１半導体領域）
１６ ：ソース領域（第２半導体領域）
２４ｂ ：ｐ^＋領域（第３半導体領域）
２６ ：第１シリサイド部（第７電極）
２８ ：第２シリサイド部（第８電極）
３０ ：コンタクト電極（第５電極）
３２ ：バリアメタル（第６電極）
３８ ：ドレイン電極、コレクタ電極（第１電極）
４２ ：埋込電極
４２ｂ ：埋込電極（第４電極）
４２ｅ ：埋込電極（第４電極）
４４ ：ソースメタル
４６ ：ゲートメタル
５０ ：第１トレンチ
５３ ：第１絶縁膜
５４ ：第１フィールドプレート電極
５８ ：第１ゲート電極（第２電極）
６０ａ ：層間絶縁部
６０ｂ ：層間絶縁部
７０ ：第２トレンチ
７３ ：第２絶縁膜
７４ ：第２フィールドプレート電極
７６ ：第６絶縁膜
７８ ：第２ゲート電極（第３電極）
８０ ：トレンチ
１００ ：半導体装置
１１０ ：半導体装置
２００ ：半導体装置
２１０ ：半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】