特許 7427925 ゲート電位制御装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-29

(45)【発行日】2024-02-06

(54)【発明の名称】ゲート電位制御装置

(51)【国際特許分類】

   H02M 1/08 20060101AFI20240130BHJP

   H02M 1/00 20070101ALI20240130BHJP

   H03K 17/0812 20060101ALI20240130BHJP

   H03K 17/082 20060101ALI20240130BHJP

   H03K 17/08 20060101ALN20240130BHJP

   H03K 17/16 20060101ALN20240130BHJP

【ＦＩ】

H02M1/08 A

H02M1/00 F

H03K17/0812

H03K17/082

H03K17/08 C

H03K17/16 H

【請求項の数】 1

(21)【出願番号】P 2019208160

(22)【出願日】2019-11-18

(65)【公開番号】P2021083209

(43)【公開日】2021-05-27

【審査請求日】2022-10-12

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】渡辺 光

(72)【発明者】

【氏名】森下 英俊

【審査官】佐藤 匡

(56)【参考文献】

【文献】特開２０１８－１５７６１７（ＪＰ，Ａ）

【文献】特開２０１８－１５３００７（ＪＰ，Ａ）

【文献】特開２００８－０７９３７９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ １／０８

Ｈ０２Ｍ １／００

Ｈ０３Ｋ １７／０８１２

Ｈ０３Ｋ １７／０８２

Ｈ０３Ｋ １７／０８

Ｈ０３Ｋ １７／１６

Ｈ０２Ｍ ３／００

Ｈ０２Ｍ ７／４８

(57)【特許請求の範囲】

【請求項1】

メインスイッチング素子のゲート電位を制御するゲート電位制御装置であって、
一方の主端子がゲートオン電位に接続されており、他方の主端子が前記メインスイッチング素子のゲートに接続されているオン用スイッチング素子と、
一方の主端子が前記ゲートに接続されており、他方の主端子が前記ゲートオン電位よりも低いゲートオフ電位に接続されているオフ用スイッチング素子と、
前記オフ用スイッチング素子を制御する制御回路、
を有しており、
前記制御回路が、前記メインスイッチング素子をオフするオフ動作において、第１タイミングにおいて前記オフ用スイッチング素子をオンし、前記第１タイミングから第１基準時間が経過した第２タイミングにおいて前記オフ用スイッチング素子をオフし、前記第２タイミングから第２基準時間が経過した第３タイミングにおいて前記オフ用スイッチング素子をオンし、
前記オフ動作において、前記メインスイッチング素子の主電極間の主電圧が、オン電圧からサージ電圧のピーク値まで上昇し、その後、前記ピーク値よりも低く前記オン電圧よりも高いオフ電圧に低下するように変化し、
前記オフ動作において、前記メインスイッチング素子に流れる主電流が減少し、
前記第２タイミングから前記第３タイミングまでの期間が、前記主電流が減少を開始する第４タイミングから前記主電圧が前記ピーク値に達する第５タイミングまでの期間の一部であり、
前記制御回路が、各オフ動作において、前記第４タイミングと前記第２タイミングの間の時間差を検出し、
前記制御回路が、以前に行った複数回の前記オフ動作において検出された複数の前記時間差に基づいて、前記第１基準時間を調整する、
ゲート電位制御装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示の技術は、ゲート電位制御装置に関する。

【0002】

特許文献１に開示のゲート電位制御装置は、メインスイッチング素子のゲートの電位を制御することで、メインスイッチング素子をスイッチングさせる。ゲート電位制御装置は、メインスイッチング素子のゲートとゲートオフ電位の間に接続されたオフ用スイッチング素子を有している。メインスイッチング素子をオフするオフ動作では、ゲート電位制御装置は、オフ用スイッチング素子をオンすることでメインスイッチング素子のゲートにゲートオフ電位を印加し、メインスイッチング素子をオフする。

【0003】

オフ動作において、メインスイッチング素子の主電流は減少する。また、オフ動作において、メインスイッチング素子の主電極間の主電圧は、オン電圧からサージ電圧のピーク値まで上昇し、その後、ピーク値よりも低くオン電圧よりも高いオフ電圧に低下する。特許文献１のゲート電位制御装置は、オフ動作において、主電流が減少を開始するタイミングから主電圧がサージ電圧のピーク値に達するタイミングまでの期間の一部で、一時的にオフ用スイッチング素子をオフする。このようにオフ用スイッチング素子を一時的にオフすることで、メインスイッチング素子のゲートがフローティングとなり、サージ電圧を低減することができる。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１８－１５７６１７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１の技術では、オフ動作において主電流が減少を開始したタイミングの直後にオフ用スイッチング素子をオフする必要があるので、主電流の減少開始を検出してからオフ用スイッチング素子をオフする制御を実行しても、オフ用スイッチング素子を適切なタイミングでオフすることができない。したがって、オフ動作において最初にオフ用スイッチング素子をオンしたタイミングから基準時間の経過後に、オフ用スイッチング素子をオフする。これによって、主電流が減少を開始したタイミングの直後にオフ用スイッチング素子をオフすることができる。しかしながら、メインスイッチング素子の特性のばらつきやメインスイッチング素子の動作状態によって、主電流が減少を開始するタイミングや、主電圧にサージ電圧が生じるタイミングが変化する。したがって、前記基準時間を一定とすると、オフ用スイッチング素子を適切なタイミングでオフすることができない場合がある。前回のオフ動作においてサージ電圧が生じるタイミング等を測定し、その測定結果に応じて基準時間を変更することも考え得る。しかしながら、この場合、前回のオフ動作でノイズ等によって適切なタイミングを測定できなかった場合に、その後のオフ動作を適切に実施することが困難となる。本明細書では、オフ動作の一部の期間でオフ用スイッチング素子をオフする制御において、オフ用スイッチング素子をオフするタイミングを適切に制御することが可能なゲート電位制御装置を提案する。

【課題を解決するための手段】

【0006】

本明細書が開示するゲート電位制御装置は、メインスイッチング素子のゲート電位を制御する。このゲート電位制御装置は、オン用スイッチング素子と、オフ用スイッチング素子と、制御回路を有する。前記オン用スイッチング素子の一方の主端子がゲートオン電位に接続されており、前記オン用スイッチング素子の他方の主端子が前記メインスイッチング素子のゲートに接続されている。前記オフ用スイッチング素子の一方の主端子が前記ゲートに接続されており、前記オフ用スイッチング素子の他方の主端子が前記ゲートオン電位よりも低いゲートオフ電位に接続されている。前記制御回路は、前記オフ用スイッチング素子を制御する。前記制御回路が、前記メインスイッチング素子をオフするオフ動作において、第１タイミングにおいて前記オフ用スイッチング素子をオンし、前記第１タイミングから第１基準時間が経過した第２タイミングにおいて前記オフ用スイッチング素子をオフし、前記第２タイミングから第２基準時間が経過した第３タイミングにおいて前記オフ用スイッチング素子をオンする。前記オフ動作において、前記メインスイッチング素子の主電極間の主電圧が、オン電圧からサージ電圧のピーク値まで上昇し、その後、前記ピーク値よりも低く前記オン電圧よりも高いオフ電圧に低下するように変化する。前記オフ動作において、前記メインスイッチング素子に流れる主電流が減少する。前記第２タイミングから前記第３タイミングまでの期間が、前記主電流が減少を開始する第４タイミングから前記主電圧が前記ピーク値に達する第５タイミングまでの期間の一部である。前記制御回路が、各オフ動作において、前記４タイミングと前記第２タイミングの間の時間差を検出する。前記制御回路が、以前に行った複数回の前記オフ動作において検出された複数の前記時間差に基づいて、前記第１基準時間を調整する。

【0007】

このゲート電位制御装置は、各オフ動作において、第４タイミング（主電流が低下を開始するタイミング）と第２タイミング（オフ用スイッチング素子がオフするタイミング）の間の時間差を検出する。そして、以前に行った複数回のオフ動作において検出された複数の前記時間差に基づいて、第１基準時間（すなわち、オフ動作の最初にオフ用スイッチング素子をオンするタイミングからオフ用スイッチング素子をオフするまでの時間）を調整する。これによって、第１基準時間を適切な値に調整することができ、サージ電圧を好適に抑制することができる。また、以前に行った複数回のオフ動作で検出された複数の前記時間差に基づいて第１基準時間を調整するので、特定のオフ動作においてノイズ等によって前記時間差を適切に検出できなかったとしても、その後のオフ動作を適切に行うことができる。

【図面の簡単な説明】

【0008】

【図1】実施例１のゲート電位制御装置の回路図。

【図2】オフ動作における各値の変化を示すグラフ。

【図3】実施例２のゲート電位制御装置の回路図。

【発明を実施するための形態】

【実施例1】

【0009】

図１に示す実施例１のゲート電位制御装置１０は、メインスイッチング素子７０のゲートＧの電位を制御する。実施例１では、メインスイッチング素子７０は、ｎチャネル型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）である。但し、メインスイッチング素子７０が、ＩＧＢＴ（insulated gate bipolar transistor）等の他のスイッチング素子であってもよい。メインスイッチング素子７０のドレインＤは、高電位配線７２に接続されている。メインスイッチング素子７０のソースＳは、低電位配線７４に接続されている。なお、図１において、グランドは、いずれも、低電位配線７４を意味する。メインスイッチング素子７０は、センスソースＳＳを有している。センスソースＳＳは、センス抵抗７６を介してグランドに接続されている。メインスイッチング素子７０がオンすると、ドレインＤからソースＳに主電流Ｉｄｓが流れる。また、メインスイッチング素子７０がオンすると、センスソースＳＳにセンス電流Ｉｓｓが流れる。センス電流Ｉｓｓは、主電流Ｉｄｓに比例するとともに主電流Ｉｄｓよりも小さい。センス電流Ｉｓｓは、センス抵抗７６を通って流れる。したがって、センス抵抗７６の両端の間に、センス電流Ｉｓｓに比例する電圧（すなわち、主電流Ｉｄｓに比例する電圧）が生じる。

【0010】

ゲート電位制御装置１０は、ゲートオン抵抗６２を介してメインスイッチング素子７０のゲートＧに接続されているとともに、ゲートオフ抵抗６４を介してメインスイッチング素子７０のゲートＧに接続されている。ゲート電位制御装置１０は、ＰＭＯＳ１２、ＮＭＯＳ１４、ＮＭＯＳ１６、ＡＮＤ回路１８、遅延回路２０、積算回路２２、時間差算出回路２４、ＡＤＣ（アナログデジタルコンバータ）２６、ＡＤＣ２８、タイミング検出回路３０、タイミング検出回路３２、及び、信号配線３４を有している。

【0011】

信号配線３４には、外部からメインスイッチング素子７０のスイッチングを指令する駆動指令信号Ｖｓが入力される。

【0012】

ＰＭＯＳ１２は、ｐチャネル型のＭＯＳＦＥＴである。ＰＭＯＳ１２のゲートは、信号配線３４に接続されている。ＰＭＯＳ１２のソースは、ゲートオン電位ＶＨ（例えば、２０Ｖ）が印加された配線４０に接続されている。ゲートオン電位ＶＨは、メインスイッチング素子７０のゲート閾値よりも高い電位である。ＰＭＯＳ１２のドレインは、ゲートオン抵抗６２を介してメインスイッチング素子７０のゲートＧに接続されている。ＰＭＯＳ１２は、信号配線３４に印加される駆動指令信号Ｖｓに応じてスイッチングする。ＰＭＯＳ１２がオンすると、配線４０からＰＭＯＳ１２とゲートオン抵抗６２を介してゲートＧに電流が流れ、ゲートＧが充電される。

【0013】

ＮＭＯＳ１４は、ｎチャネル型のＭＯＳＦＥＴである。ＮＭＯＳ１４のゲートは、ＡＮＤ回路１８の出力端子に接続されている。ＮＭＯＳ１４のゲート電位Ｖｇ１４は、ＡＮＤ回路１８によって制御される。ＮＭＯＳ１４のドレインは、ゲートオフ抵抗６４を介してメインスイッチング素子７０のゲートＧに接続されている。ＮＭＯＳ１４のソースは、グランドに接続されている。ＮＭＯＳ１４がオンすると、ゲートＧからゲートオフ抵抗６４とＮＭＯＳ１４を介してグランドへ電流が流れ、ゲートＧが放電される。

【0014】

ＮＭＯＳ１６は、ｎチャネル型のＭＯＳＦＥＴである。ＮＭＯＳ１６のゲートは、ＮＭＯＳ１４のゲート（すなわち、ＡＮＤ回路１８の出力端子）に接続されている。したがって、ＮＭＯＳ１６のゲート電位は、ＮＭＯＳ１４のゲート電位Ｖｇ１４と等しい。ＮＭＯＳ１６のドレインは、抵抗４２を介して配線４４に接続されている。配線４４には、電位Ｖ１（例えば、５Ｖ）が印加されている。ＮＭＯＳ１６のソースは、グランドに接続されている。ＮＭＯＳ１６がオンすると、配線４４から抵抗４２とＮＭＯＳ１６を介してグランドへ電流が流れる。

【0015】

ＡＤＣ２６は、ＮＭＯＳ１６のドレインとＮＭＯＳ１６のソースに接続されている。ＡＤＣ２６の出力端子は、タイミング検出回路３０に接続されている。ＡＤＣ２６は、ＮＭＯＳ１６のドレイン―ソース間の電圧を検出し、検出した電圧をデジタル値として出力する。

【0016】

タイミング検出回路３０には、ＡＤＣ２６の出力信号（すなわち、ＮＭＯＳ１６のドレイン―ソース間の電圧のデジタル値）が入力される。上述したように、ＮＭＯＳ１６のゲート電位は、ＮＭＯＳ１４のゲート電位Ｖｇ１４と等しい。このため、ＮＭＯＳ１６のドレイン―ソース間電圧は、ＮＭＯＳ１４のゲート電位Ｖｇ１４と相関を有する。ＡＤＣ２６は、メインスイッチング素子７０をオフするオフ動作中に、ＮＭＯＳ１６のドレイン―ソース間電圧に基づいて、ＮＭＯＳ１４のゲート電位Ｖｇ１４が特定の変化をするタイミングを検出する。

【0017】

ＡＤＣ２８は、センス抵抗７６の両端に接続されている。ＡＤＣ２８の出力端子は、タイミング検出回路３２に接続されている。ＡＤＣ２８は、センス抵抗７６の両端間の電圧を検出し、検出した電圧をデジタル値として出力する。

【0018】

タイミング検出回路３２には、ＡＤＣ２８の出力信号（すなわち、センス抵抗７６の両端間の電圧のデジタル値）が入力される。上述したように、センス抵抗７６の両端間の電圧は、メインスイッチング素子７０に流れる主電流Ｉｄｓに比例する。タイミング検出回路３２は、メインスイッチング素子７０をオフするオフ動作中に、センス抵抗７６の両端間の電圧に基づいて、主電流Ｉｄｓが減少を開始するタイミングを検出する。

【0019】

時間差算出回路２４には、タイミング検出回路３０、３２のそれぞれが検出したタイミングが入力される。時間差算出回路２４は、タイミング検出回路３０が検出したタイミングとタイミング検出回路３２が検出したタイミングとの差（時間差）を算出する。

【0020】

積算回路２２には、時間差算出回路２４が定期的に算出する時間差が入力される。積算回路２２は、時間差算出回路２４から入力される時間差を積算し、時間差の平均値を算出する。

【0021】

遅延回路２０には、積算回路２２が算出する時間差の平均値が入力される。また、遅延回路２０には、信号配線３４から駆動指令信号Ｖｓが入力される。また、遅延回路２０は、第１基準時間Ｐ１と第２基準時間Ｐ２を記憶している。遅延回路２０は、駆動指令信号Ｖｓ、平均値、第１基準時間Ｐ１、及び、第２基準時間Ｐ２に基づいて、信号Ｖｆを出力する。

【0022】

ＡＮＤ回路１８には、遅延回路２０の出力信号Ｖｆが入力される。また、ＡＮＤ回路１８には、信号配線３４から駆動指令信号Ｖｓが入力される。ＡＮＤ回路１８は、遅延回路２０の出力信号Ｖｆと駆動指令信号ＶｓがともにＨｉｇｈ（高電位）の場合にＨｉｇｈとなり、それ以外の場合にＬｏｗ（低電位）となる信号を出力する。

【0023】

次に、ゲート電位制御装置１０がメインスイッチング素子７０をオフするオフ動作について説明する。図２は、オフ動作中における各値の変化を示している。図２において、記号Ｖｇ７０はメインスイッチング素子７０のゲート電位を示しており、記号Ｖｄｓはメインスイッチング素子７０のドレイン―ソース間電圧を示している。

【0024】

図２のタイミングｔ１よりも前の期間Ｔａでは、駆動指令信号ＶｓがＬｏｗに維持されている。このため、ＰＭＯＳ１２のゲート電位がＬｏｗであり、ＰＭＯＳ１２がオンしている。また、期間Ｔａでは、ＡＮＤ回路１８に入力される駆動指令信号ＶｓがＬｏｗに維持されているので、ＡＮＤ回路１８の出力信号（すなわち、ＮＭＯＳ１４のゲート電位Ｖｇ１４）もＬｏｗに維持される。したがって、ＮＭＯＳ１４はオフしている。したがって、期間Ｔａでは、メインスイッチング素子７０のゲートＧにゲートオン電位ＶＨが印加されている。したがって、メインスイッチング素子７０はオンしている。このため、期間Ｔａにおいて、主電流Ｉｄｓは高く、電圧Ｖｄｓは低い。なお、期間Ｔａでは、遅延回路２０が出力する信号ＶｆがＨｉｇｈに維持されている。

【0025】

タイミングｔ１において、駆動指令信号ＶｓがＬｏｗからＨｉｇｈに変化する。すなわち、タイミングｔ１において、メインスイッチング素子７０をオフする指令がゲート電位制御装置１０に入力される。駆動指令信号ＶｓがＬｏｗからＨｉｇｈに変化すると、遅延回路２０が時間の計測を開始する。遅延回路２０は、駆動指令信号ＶｓがＬｏｗからＨｉｇｈに変化したタイミングｔ１からの経過時間を計測する。上述したように、遅延回路２０は、第１基準時間Ｐ１を記憶している。遅延回路２０は、タイミングｔ１から第１基準時間Ｐ１が経過するまで、信号ＶｆをＨｉｇｈに維持する。

【0026】

また、タイミングｔ１において駆動指令信号ＶｓがＬｏｗからＨｉｇｈに変化すると、ＰＭＯＳ１２のゲート電位がＨｉｇｈとなる。このため、タイミングｔ１においてＰＭＯＳ１２がオフする。また、タイミングｔ１において信号ＶｆはＨｉｇｈに維持されているので、タイミングｔ１において駆動指令信号ＶｓがＬｏｗからＨｉｇｈに変化すると、ＡＮＤ回路１８の出力信号（すなわち、ゲート電位Ｖｇ１４）がＬｏｗからＨｉｇｈに変化する。したがって、タイミングｔ１において、ＮＭＯＳ１４がオンする。その結果、メインスイッチング素子７０のゲートＧから、ゲートオフ抵抗６４とＮＭＯＳ１４を介してグランドへゲート電流が流れる。これによって、ゲートＧが放電される。このため、タイミングｔ１以降に、ゲート電位Ｖｇ７０が低下する。

【0027】

ゲート電位Ｖｇ７０は、ミラー電位Ｖｍｒまで低下した後に、一旦、ミラー電位Ｖｍｒで安定する。そして、その後、ゲート電位Ｖｇ７０は、ミラー電位Ｖｍｒから０Ｖまで低下する。

【0028】

ゲート電位Ｖｇ７０がミラー電位Ｖｍｒ近くまで低下したタイミングｔ４において、メインスイッチング素子７０に流れる主電流Ｉｄｓが減少を開始する。また、タイミングｔ４において、メインスイッチング素子７０に印加されている電圧Ｖｄｓが上昇し始める。主電流Ｉｄｓは、略ゼロまで低下する。また、電圧Ｖｄｓが上昇する過程において、回路の寄生インダクタンス等の影響によってサージ電圧が発生する。このため、電圧Ｖｄｓは、タイミングｔ５において、一旦ピーク電圧Ｖｄｓｐまで上昇する。電圧Ｖｄｓは、その後、電圧Ｖｄｓｈまで低下して安定する。電圧Ｖｄｓｈは、ピーク電圧Ｖｄｓｐよりも低く、オン電圧（メインスイッチング素子７０がオンしているときの電圧Ｖｄｓ（略０Ｖ））よりも高い電圧である。

【0029】

上述したように、遅延回路２０は、タイミングｔ１からの経過時間を計測する。遅延回路２０は、タイミングｔ１から第１基準時間Ｐ１が経過したタイミングｔ２において、出力信号ＶｆをＨｉｇｈからＬｏｗに変化させる。なお、タイミングｔ２がタイミングｔ４よりも後でタイミングｔ５よりも前となるように、第１基準時間Ｐ１が設定されている。出力信号ＶｆがＨｉｇｈからＬｏｗに変化すると、ＡＮＤ回路１８の出力信号（すなわち、ＮＭＯＳ１４のゲート電位Ｖｇ１４）がＨｉｇｈからＬｏｗに変化する。したがって、タイミングｔ２において、ＮＭＯＳ１４がオフする。このため、タイミングｔ２以降の期間Ｔｂでは、ＮＭＯＳ１４とＰＭＯＳ１２がともにオフしており、メインスイッチング素子７０のゲートＧがフローティングとなる。ゲートＧがフローティングになると、ゲートＧとドレインＤの間に存在する寄生容量を介した容量結合によって、ゲート電位Ｖｇ７０がわずかに上昇する。このため、期間Ｔｂにおいては、メインスイッチング素子７０のインピーダンスが低くなる。このため、期間Ｔｂにおいて、電圧Ｖｄｓの上昇速度が緩やかになる。

【0030】

上述したように、遅延回路２０は、第２基準時間Ｐ２を記憶している。遅延回路２０は、タイミングｔ２から第２基準時間Ｐ２が経過したタイミングｔ３において、出力信号ＶｆをＬｏｗからＨｉｇｈに変化させる。なお、タイミングｔ３がタイミングｔ５（電圧Ｖｄｓがピーク電圧Ｖｄｓｐとなるタイミング）よりも前となるように、第２基準時間Ｐ２が設定されている。出力信号ＶｆがＬｏｗからＨｉｇｈに変化すると、ＡＮＤ回路１８の出力信号（すなわち、ＮＭＯＳ１４のゲート電位Ｖｇ１４）がＬｏｗからＨｉｇｈに変化する。したがって、タイミングｔ３において、ＮＭＯＳ１４がオンする。このため、タイミングｔ３以降において、ゲートＧの放電が再開され、ゲート電位Ｖｇ７０が０Ｖまで低下する。このため、タイミングｔ３以降に、主電流Ｉｄｓが略ゼロまで減少する。また、電圧Ｖｄｓは、タイミングｔ３よりも後のタイミングｔ５においてピーク電圧Ｖｄｓｐを形成し、その後に電圧Ｖｄｓｈまで変化して安定する。期間Ｔｂの間に電圧Ｖｄｓの上昇速度が低減されるので、ピーク電圧Ｖｄｓｐの大きさが抑制される。このように、タイミングｔ２とタイミングｔ３の間の期間（すなわち、タイミングｔ４とタイミングｔ５の間の期間の一部）でメインスイッチング素子７０のゲートＧをフローティングに制御することで、サージ電圧を抑制することができる。これによって、各デバイスへのストレスを軽減できるとともに、サージ電圧による誤動作を抑制することができる。

【0031】

次に、第１基準時間Ｐ１を調整する動作について説明する。ゲート電位制御装置１０は、メインスイッチング素子７０を繰り返しオン―オフする。各オフ動作において、ゲート電位制御装置１０は、タイミングｔ４とタイミングｔ２の時間差Δｔを算出する。時間差Δｔを算出する処理は、以下の通りである。まず、タイミング検出回路３２が、センス抵抗７６の両端間に生じる電圧に基づいて、主電流Ｉｄｓが減少を開始するタイミングｔ４を検出する。次に、タイミング検出回路３０が、ＮＭＯＳ１６のドレイン―ソース間の電圧に基づいて、オフ動作中にＮＭＯＳ１４のゲート電位Ｖｇ１４がＨｉｇｈからＬｏｗに変化するタイミングｔ２を検出する。次に、時間差算出回路２４が、タイミングｔ４とタイミングｔ２の時間差Δｔを算出する。

【0032】

各オフ動作において、時間差Δｔが時間差算出回路２４から積算回路２２に入力される。積算回路２２は、各オフ動作において入力される時間差Δｔを積算し、時間差Δｔの平均値Δｔａｖｅを算出する。積算回路２２は、オフ動作を実行する毎に、平均値Δｔａｖｅを算出する。平均値Δｔａｖｅは、ゲート電位制御装置１０の起動後のすべてのオフ動作における時間差Δｔの平均値であってもよいし、過去ｎ回（例えば、数十回）のオフ動作における時間差Δｔの平均値であってもよい。算出された平均値Δｔａｖｅは、遅延回路２０に入力される。遅延回路２０は、平均値Δｔａｖｅが入力されると、次回のオフ動作において時間差Δｔが平均値Δｔａｖｅと等しくなるように、第１基準時間Ｐ１を調整する。例えば、前回のオフ動作における時間差Δｔが平均値Δｔａｖｅよりも短い場合には、第１基準時間Ｐ１をより長い値に修正する。したがって、次回のオフ動作では、時間差Δｔが平均値Δｔａｖｅにより近い値となるようにＮＭＯＳ１４を制御することができる。

【0033】

以上に説明したように、実施例１のゲート電位制御装置１０は、過去複数回のオフ動作における時間差Δｔの平均値Δｔａｖｅに基づいて、次回のオフ動作における第１基準時間Ｐ１を調整する。これによって、各オフ動作において時間差Δｔが安定し、より適切にサージ電圧を抑制することが可能となる。また、いずれかのオフ動作においてノイズ等によって異常な時間差Δｔが算出されたとしても、過去複数回のオフ動作における時間差Δｔの平均値Δｔａｖｅに基づいて第１基準時間Ｐ１を調整するので、第１基準時間Ｐ１が異常な値に設定されることを防止することができる。

【0034】

また、このゲート電位制御装置１０は、主電流Ｉｄｓが減少を開始するタイミングｔ４、及び、ゲートＧがフローティングするタイミングｔ２のそれぞれを検出し、これらの時間差Δｔに基づいて第１基準時間Ｐ１を調整するので、時間差Δｔを従来よりも正確に制御することができる。したがって、より適切にサージ電圧を抑制することができる。

【実施例2】

【0035】

図３は、実施例２のゲート電位制御装置１０ｘを示している。実施例２のゲート電位制御装置１０ｘは、実施例１のゲート電位制御装置１０にオフセット電圧生成回路８０を付加したものである。オフセット電圧生成回路８０は、オフ動作の開始タイミングｔ１における主電流Ｉｄｓを検出する。そして、検出された主電流Ｉｄｓに応じた大きさのオフセット電圧を生成する。オフセット電圧生成回路８０は、主電流Ｉｄｓが大きいほど、大きいオフセット電圧を生成する。オフセット電圧は、積算回路２２に入力される。積算回路２２は、平均値Δｔａｖｅに、オフセット電圧に応じた長さの付加時間を加算または減算した目標時間差Δｔｃを算出する。したがって、検出された主電流Ｉｄｓが大きいほど、目標時間差Δｔｃが長くなる。算出された目標時間差Δｔｃは、遅延回路２０に入力される。遅延回路２０は、時間差Δｔが目標時間差Δｔｃと等しくなるように、第１基準時間Ｐ１を調整する。調整された第１基準時間Ｐ１は、次回のオフ動作において使用される。したがって、次回のオフ動作では、時間差Δｔが目標時間差Δｔｃとほぼ一致するようにＮＭＯＳ１４が制御される。

【0036】

ゲートＧをフローティングとするタイミングｔ２の最適値が、オフ動作の開始時の主電流Ｉｄｓの大きさによって変化する場合がある。例えば、オフ動作の開始時の主電流Ｉｄｓが大きいほど、タイミングｔ２を遅くすることで、サージ電圧を効果的に抑制できる場合がある。実施例２のゲート電位制御装置１０ｘでは、オフ動作の開始時の主電流Ｉｄｓが大きいほど、第１基準時間Ｐ１が長くなる（すなわち、タイミングｔ２が遅くなる）。このため、このような場合により好適にサージ電圧を抑制することができる。

【0037】

なお、上述した実施例１、２では、第２基準時間Ｐ２が固定値であったが、第２基準時間Ｐ２がオフ動作毎に変更されてもよい。

【0038】

また、上述した実施例１、２では、ＮＭＯＳ１６のドレイン―ソース間電圧に基づいてゲート電圧ＶｇがＨｉｇｈからＬｏｗに変化するタイミングｔ２を検出したが、ゲート電圧Ｖｇを直接検出してタイミングｔ２を検出してもよい。この場合、ＮＭＯＳ１６は不要である。

【0039】

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

【符号の説明】

【0040】

１０ ：ゲート電位制御装置
１２ ：ＰＭＯＳ
１４ ：ＮＭＯＳ
１６ ：ＮＭＯＳ
１８ ：ＡＮＤ回路
２０ ：遅延回路
２２ ：積算回路
２４ ：時間差算出回路
３０ ：タイミング検出回路
３２ ：タイミング検出回路
３４ ：信号配線
６２ ：ゲートオン抵抗
６４ ：ゲートオフ抵抗
７０ ：メインスイッチング素子
７２ ：高電位配線
７４ ：低電位配線
７６ ：センス抵抗

【図1】

【図2】

【図3】