特許 7427985 Ａ／Ｄ変換器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-29

(45)【発行日】2024-02-06

(54)【発明の名称】Ａ／Ｄ変換器

(51)【国際特許分類】

   H03M 1/14 20060101AFI20240130BHJP

   H03M 1/40 20060101ALI20240130BHJP

   H03M 3/04 20060101ALI20240130BHJP

【ＦＩ】

H03M1/14 A

H03M1/40

H03M3/04

【請求項の数】 3

(21)【出願番号】P 2020016232

(22)【出願日】2020-02-03

(65)【公開番号】P2021125738

(43)【公開日】2021-08-30

【審査請求日】2021-12-09

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110000567

【氏名又は名称】弁理士法人サトー

(72)【発明者】

【氏名】藤本 悠

(72)【発明者】

【氏名】根塚 智裕

(72)【発明者】

【氏名】中村 邦彦

【審査官】及川 尚人

(56)【参考文献】

【文献】特開２０１６－０３９４９０（ＪＰ，Ａ）

【文献】特開２０１７－２１６５６１（ＪＰ，Ａ）

【文献】特開２０１９－１２２０１３（ＪＰ，Ａ）

【文献】特開２０１８－１３３７０２（ＪＰ，Ａ）

【文献】特開２０１５－１３３６２６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１３／００３３６１３（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ １／００－１／８８

Ｈ０３Ｍ ３／０４

(57)【特許請求の範囲】

【請求項1】

アナログ入力信号を２ビット以上の分解能を持つＡ／Ｄ変換器をΔΣ型動作させることでデジタル信号に変換するメインＡ／Ｄ変換器（１１０、１、２１、３１）と、
前記メインＡ／Ｄ変換器の量子化誤差のアナログ出力を増幅して出力する増幅回路（１２０）と、
前記メインＡ／Ｄ変換器の動作後に前記増幅回路により増幅された量子化誤差のアナログ出力をデジタル信号に変換して出力するサブＡ／Ｄ変換器（１３０、２、２１、５０、６０）と、
を備え、
前記メインＡ／Ｄ変換器は、１ビットまたは１．５ビットの分解能のＡ／Ｄ変換器を複数回実行して２ビット以上の分解能を得るＡ／Ｄ変換器をΔΣ型動作させる構成とし、
前記サブＡ／Ｄ変換器は、巡回型のＡ／Ｄ変換器であり、
前記サブＡ／Ｄ変換器の１フェーズは、前記メインＡ／Ｄ変換器の１フェーズより短くなっており、
前記増幅回路は、前記メインＡ／Ｄ変換器（１、２１、３１）の構成を利用して一体に構成されており、
前記メインＡ／Ｄ変換器は、アナログ入力信号を２ビット以上の分解能を持つＡ／Ｄ変換器をΔΣ型動作させることでデジタル信号に変換する変換動作を実施するとともに、量子化誤差のアナログ出力を増幅して出力する増幅動作を実施し、
前記サブＡ／Ｄ変換器（２、２１、５０、６０）は、前記メインＡ／Ｄ変換器の動作後の量子化誤差のアナログ出力をデジタル信号に変換して出力し、
前記メインＡ／Ｄ変換器は、前記増幅動作を１回の前記変換動作よりも長い時間で実施し、
前記巡回型のＡ／Ｄ変換器は、サンプラおよびＤ／Ａ変換器を備え、積分回路を含んだ他の回路構成を前記メインＡ／Ｄ変換器の構成を共用する構成とされ、前記変換動作および前記増幅動作の終了後に、Ａ／Ｄ変換処理を実施するように構成されるＡ／Ｄ変換器。

【請求項2】

前記メインＡ／Ｄ変換器は、２ビット以上の分解能のＡ／Ｄ変換器を複数回実行してより高ビットを得るＡ／Ｄ変換器をΔΣ型動作させる構成とした請求項１に記載のＡ／Ｄ変換器。

【請求項3】

前記巡回型のＡ／Ｄ変換器は、第１Ａ／Ｄ変換器および第２Ａ／Ｄ変換器を備え、複数サイクルに渡るＡ／Ｄ変換処理を前記第１Ａ／Ｄ変換器および前記第２Ａ／Ｄ変換器を交互に実行するように構成された請求項１または２に記載のＡ／Ｄ変換器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、Ａ／Ｄ変換器に関する。

【背景技術】

【0002】

ΔΣ型Ａ／Ｄ変換器を高速化するものとして、例えば、非特許文献１に示されるようなマルチビットΔΣ型Ａ／Ｄ変換器と巡回型ΔΣ型Ａ／Ｄ変換器を組み合わせた構成のハイブリッド型のものがある。これはマルチビットΔΣによりΔΣＡ／Ｄ変換の速度を向上させるとともに、巡回型とのハイブリッドとすることでさらなる高速化を実現する技術であるが、マルチビットＤＡＣの分割レベルが増えるほど巡回型ＡＤＣのコンパレータや基準電圧の精度の要求が高くなるというトレードオフが生じている。

【先行技術文献】

【非特許文献】

【0003】

【文献】Ｔ．Ｋａｔａｙａｍａ， ｅｔ ａｌ．，「Ａ １．２５ＭＳ／ｓ Ｔｗｏ－Ｓｔｅｐ Ｉｎｃｒｅｍｅｎｔａｌ ＡＤＣ ｗｉｔｈ １００ｄＢ ＤＲ ａｎｄ １１０ｄＢ ＳＦＤＲ」、２０１８ ＶＬＳＩ、 ２０１８、Ｃ１９－４

【特許文献】

【0004】

【文献】特開２０１５－１０３８５６号公報

【文献】特許第６１２４０１６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は、上記事情を考慮してなされたもので、その目的は、メインＡ／Ｄ変換器で上位ビットを生成し、アナログ出力となる量子化誤差をサブＡ／Ｄ変換器によって下位ビットを生成するものにおいて、後段のサブＡ／Ｄ変換器を高性能なものを用いずにＡ／Ｄ変換機能を高めることができるＡ／Ｄ変換器を提供することにある。

【課題を解決するための手段】

【0006】

請求項１に記載のＡ／Ｄ変換器は、アナログ入力信号を２ビット以上の分解能を持つＡ／Ｄ変換器をΔΣ型動作させることでデジタル信号に変換するメインＡ／Ｄ変換器（１１０、１、２１、３１）と、前記メインＡ／Ｄ変換器の量子化誤差のアナログ出力を増幅して出力する増幅回路（１２０）と、前記メインＡ／Ｄ変換器の動作後に前記増幅回路により増幅された量子化誤差のアナログ出力をデジタル信号に変換して出力するサブＡ／Ｄ変換器（１３０、２、２１、５０、６０）とを備える。前記メインＡ／Ｄ変換器は、１ビットまたは１．５ビットの分解能のＡ／Ｄ変換器を複数回実行して２ビット以上の分解能を得るＡ／Ｄ変換器をΔΣ型動作させる構成とし、前記サブＡ／Ｄ変換器は、巡回型のＡ／Ｄ変換器である。

【0007】

上記構成を採用することにより、入力されるアナログ電圧Ｖｉｎに対して、２ビット以上の分解能のメインＡ／Ｄ変換器においてΔΣ型動作を実行してデジタルデータ変換し、量子化誤差のアナログ出力を増幅回路に出力する。増幅回路は、量子化誤差のアナログ出力を増幅してサブＡ／Ｄ変換器に出力する。サブＡ／Ｄ変換器は増幅回路により増幅されたアナログ出力をデジタルデータに変換するので、後段のサブＡ／Ｄ変換器を高性能なものを用いずにＡ／Ｄ変換機能を高めることができる。

【0008】

請求項１に記載のＡ／Ｄ変換器において、前記増幅回路は、前記メインＡ／Ｄ変換器（１、２１、３１）の構成を利用して一体に構成されている。前記メインＡ／Ｄ変換器は、アナログ入力信号を２ビット以上の分解能を持つＡ／Ｄ変換器をΔΣ型動作させることでデジタル信号に変換する変換動作を実施するとともに、量子化誤差のアナログ出力を増幅して出力する増幅動作を実施する。前記サブＡ／Ｄ変換器（２、２１、５０、６０）は、前記メインＡ／Ｄ変換器の動作後の量子化誤差のアナログ出力をデジタル信号に変換して出力する。前記メインＡ／Ｄ変換器は、前記増幅動作を１回の前記変換動作よりも長い時間で実施する。前記巡回型のＡ／Ｄ変換器は、サンプラおよびＤ／Ａ変換器を備え、積分回路を含んだ他の回路構成を前記メインＡ／Ｄ変換器の構成を共用する構成とされ、前記変換動作および前記増幅動作の終了後に、Ａ／Ｄ変換処理を実施するように構成される。

【0009】

上記構成を採用することにより、入力されるアナログ電圧Ｖｉｎに対して、２ビット以上の分解能を持つメインＡ／Ｄ変換器をΔΣ型変調動作させることでデジタル信号に変換し、この後、量子化誤差のアナログ出力を増幅して出力する。サブＡ／Ｄ変換器はメインＡ／Ｄ変換器からの増幅されたアナログ出力をデジタルデータに変換するので、後段のサブＡ／Ｄ変換器を高性能なものを用いずにＡ／Ｄ変換機能を高めることができる。

【図面の簡単な説明】

【0010】

【図1】基本実施形態を示すブロック構成図

【図2】第１実施形態を示す電気的構成図

【図3】量子化器の電気的構成図

【図4】ロジック回路のブロック構成図

【図5】タイミングチャート

【図6】作用説明図

【図7】第２実施形態を示す電気的構成図

【図8】量子化器の電気的構成図

【図9】タイミングチャート

【図10】作用説明図

【図11】第３実施形態を示すタイミングチャート

【図12】第４実施形態を示すタイミングチャート

【図13】第５実施形態を示す電気的構成図

【図14】タイミングチャート

【図15】第６実施形態を示す電気的構成図

【図16】第７実施形態を示す電気的構成図

【図17】第８実施形態を示す電気的構成図

【図18】ロジック回路のブロック構成図

【発明を実施するための形態】

【0011】

（基本実施形態）
以下、基本実施形態について、図１を参照して説明する。
図１は、基本的な構成を示すもので、Ａ／Ｄ変換器１００は、マルチビットΔΣ変調型のメインＡ／Ｄ変換器１１０、増幅器１２０、サブＡ／Ｄ変換器１３０、制御回路１４０および加算器１５０を備えるハイブリッド型のＡ／Ｄ変換器を構成している。

【0012】

上記構成において、制御回路１４０は、メインＡ／Ｄ変換器１１０、増幅器１２０およびサブＡ／Ｄ変換器１３０に対して、クロックに基づいて内部のスイッチの切換動作を制御している。

【0013】

メインＡ／Ｄ変換器１１０は、入力端子１００ａから入力されるアナログ電圧Ｖｉｎを取り込み、マルチビットΔΣ変調処理を実行することにより上位ビットのデジタル変換出力を出力信号ＭＳＢとして生成して加算器１５０に出力する。このとき、メインＡ／Ｄ変換器１１０は、下位ビットのデータに対応する量子化誤差のアナログ出力（Residual）を増幅器１２０に出力する。増幅器１２０は、入力された量子化誤差のアナログ出力を増幅してサブＡ／Ｄ変換器１３０に出力する。

【0014】

サブＡ／Ｄ変換器１３０は、メインＡ／Ｄ変換器１１０から出力される上位ビットの出力信号ＭＳＢとサブＡ／Ｄ変換器１３０から出力される下位ビットの出力信号ＬＳＢとを加算して、入力信号Ｖｉｎに対応するデジタル変換値を生成し、デジタル出力Ｄｏｕｔとして出力端子１００ｂから出力する。

【0015】

このような基本実施形態によれば、メインＡ／Ｄ変換器１１０により、入力電圧Ｖｉｎに対して上位ビットのＡ／Ｄ変換を行い、変換後の量子化誤差のアナログ出力を増幅器１２０において増幅してサブＡ／Ｄ変換器１３０に出力する構成としているので、サブＡ／Ｄ変換器１３０による下位ビットのＡ／Ｄ変換処理において要求される演算性能を緩和することができるようになる。換言すれば、サブＡ／Ｄ変換器１３０を、増幅器１２０を設けない構成で用いる従来相当の構成に比べて変換精度を高めることができる。

【0016】

（第１実施形態）
以下、第１実施形態について、図２～図６を参照して説明する。この実施形態では、Ａ／Ｄ変換器１０として、上記した基本実施形態の構成中、増幅器１２０をメイン増幅器１１０の構成を利用して一体に構成している。
図２において、Ａ／Ｄ変換器１０は、ΔΣ変調型のメインＡ／Ｄ変換器１と例えば巡回型のサブＡ／Ｄ変換器２を備えるハイブリッド型のＡ／Ｄ変換器を構成している。サブＡ／Ｄ変換器２は巡回型のものに限らず、種々のタイプのものを用いることができる。Ａ／Ｄ変換器１０は、加算器８を備えるとともに、アナログ入力電圧Ｖｉｎの入力端子１０ａおよびデジタル信号出力Ｄｏｕｔの出力端子１０ｂを備えている。メインＡ／Ｄ変換器１は、サンプラ３、積分回路４、量子化器５、ロジック回路６、Ｄ／Ａ変換器７などを備えている。

【0017】

サンプラ３は、サンプリング容量Ｃｓおよび４つのスイッチＳｓ１～Ｓｓ４を備えている。入力端子１０ａは、スイッチＳｓ１、サンプリング容量ＣｓおよびスイッチＳｓ３を直列に介して積分回路４に接続される。サンプリング容量Ｃｓの入力側はスイッチＳｓ４を介して基準電位であるアナロググランドに接続され、出力側はスイッチＳｓ２を介して同じく基準電位であるアナロググランドに接続される。４つのスイッチＳｓ１～Ｓｓ４は、ロジック回路６によりオンオフの動作制御がなされる。なお、アナロググランドは、０Ｖとは限らず、基準電位として所定の電位が設定されれば良い。

【0018】

ロジック回路６は、サンプラ３のスイッチＳｓ１～Ｓｓ４の動作制御を行うことで、サンプル動作およびホールド動作を実施する。ロジック回路６は、サンプラ３によるサンプル動作では、スイッチＳｓ１、Ｓｓ２をオン、スイッチＳｓ３、Ｓｓ４をオフさせ、ホールド動作では、スイッチＳｓ１、Ｓｓ２をオフ、スイッチＳｓ３、Ｓｓ４をオンさせる。

【0019】

積分回路４は、アンプ４ａ、積分容量Ｃｆ１、Ｃｆ２、スイッチＳｆ１１、Ｓｆ１２、Ｓｆ１４、Ｓｆ２１、Ｓｆ２２、Ｓｆ２４を備えている。アンプ４ａの反転入力端子は、ノードＮ１を介してサンプラ２のスイッチＳｓ３に接続され、アンプ４ａの非反転入力端子はアナロググランドに接続されている。アンプ４ａの出力端子はノードＮ２および量子化器５に接続されている。アンプ４ａは、サンプラ３およびＤ／Ａ変換器７からの転送入力に応じて積分処理を行った結果をアナログ出力Ａｏｕｔとして出力する。

【0020】

積分容量Ｃｆ１は、一端子がノードＮ１に接続されると共にスイッチＳｆ１２を介してアナロググランドに接続され、他端子がスイッチＳｆ１１を介してノードＮ２に接続されると共にスイッチＳｆ１４を介してアナロググランドに接続されている。積分容量Ｃｆ２は、一端子がノードＮ１に接続されると共にスイッチＳｆ２２を介してアナロググランドに接続され、他端子がスイッチＳｆ２１を介してノードＮ２に接続されると共にスイッチＳｆ２４を介してアナロググランドに接続されている。なお、この実施形態では、積分容量Ｃｆ１とＣｆ２とは同じ容量値に設定されているが、異なる容量値に設定することも可能である。

【0021】

量子化器５は、マルチビット処理をするもので、図３に示すように、２個のコンパレータ５ａ、５ｂを備えている。コンパレータ５ａは、反転入力端子に閾値電圧－Ｖｔｈ２がスイッチＳｑ１を介して入力され、閾値電圧－Ｖｔｈ１がスイッチＳｑ２を介して入力される。コンパレータ５ｂは、非反転入力端子に閾値電圧＋Ｖｔｈ１がスイッチＳｑ３を介して入力され、閾値電圧＋Ｖｔｈ２がスイッチＳｑ４を介して入力される。コンパレータ５ａの非反転入力端子およびコンパレータ５ｂの反転入力端子には積分回路４のアナログ出力Ａｏｕｔが入力される。

【0022】

コンパレータ５ａは、アナログ出力Ａｏｕｔを、スイッチＳｑ１、Ｓｑ２の切り替えにより、閾値電圧－Ｖｔｈ１あるいは－Ｖｔｈ２と比較して、大きい場合にハイレベルの出力信号Ｖｏｕｔ１を出力する。また、コンパレータ５ｂは、アナログ出力Ａｏｕｔを、スイッチＳｑ３、Ｓｑ４の切り替えにより、閾値電圧＋Ｖｔｈ１あるいは＋Ｖｔｈ２と比較して、小さい場合にハイレベルの出力信号Ｖｏｕｔ２を出力する。出力信号Ｖｏｕｔ１およびＶｏｕｔ２を組み合わせた信号が量子化信号Ｑとして出力される。

【0023】

２つのコンパレータ５ａ、５ｂに入力される閾値電圧－Ｖｔｈ２、－Ｖｔｈ１、＋Ｖｔｈ１、＋Ｖｔｈ２は次の関係で設定されている。すなわち、アナロググランドを基準電位として、＋Ｖｔｈ２および＋Ｖｔｈ１が正の閾値電圧であり、閾値電圧＋Ｖｔｈ２は閾値電圧＋Ｖｔｈ１よりも大きい値に設定されている（＋Ｖｔｈ２＞＋Ｖｔｈ１＞０）。また、アナロググランドを基準電位として、－Ｖｔｈ１、－Ｖｔｈ２が負の閾値電圧であり、閾値電圧－Ｖｔｈ２は閾値電圧－Ｖｔｈ１よりも小さい値に設定されている（－Ｖｔｈ２＜－Ｖｔｈ１＜０）。

【0024】

より具体的には、アナロググランドを基準電位として設定される基準電圧Ｖｒｅｆに対して、次式のように設定されている。
－Ｖｔｈ２＝－（３／４）Ｖｒｅｆ
－Ｖｔｈ１＝－（１／４）Ｖｒｅｆ
＋Ｖｔｈ１＝＋（１／４）Ｖｒｅｆ
＋Ｖｔｈ２＝＋（３／４）Ｖｒｅｆ

【0025】

量子化器５は、積分回路４からアナログ出力Ａｏｕｔが入力されると、スイッチの切り替え制御により上記した４つの閾値電圧と比較を行って、比較結果Ｖｏｕｔ１およびＶｏｕｔ２を多ビットの量子化出力Ｑとしてロジック回路６に出力する。

【0026】

ロジック回路６は、図４に示すように、内部にシーケンサ６ａ、デコーダ６ｂ、ＳＷ（スイッチ）制御部６ｃ、ＤＡＣ制御部６ｄおよびデシメーションフィルタ６ｅの機能ブロックを備えている。シーケンサ６ａは、予め設定された処理手順に従って、デコーダ６ｂ、ＳＷ制御部６ｃおよびＤＡＣ制御部６ｄに制御信号を出力する。

【0027】

量子化結果Ｑとして入力される出力信号Ｖｏｕｔ１およびＶｏｕｔ２は、デコーダ６ｂにてデコード処理が行われ、この後、デシメーションフィルタ６ｅにおいて上位ビットの出力信号ＭＳＢが生成された結果が加算器８に出力される。ロジック回路６は、入力される量子化結果Ｑに対応してＤＡＣ制御部６ｄによりＤＡＣ制御信号を生成してＤ／Ａ変換器７に出力する。さらに、ロジック回路６は、シーケンサ６ａからのシーケンス信号に基づいてＳＷ制御部６ｃによりサンプラ３、積分回路４のスイッチを制御するＳＷ制御信号を出力する。

【0028】

Ｄ／Ａ変換器７は、アナログ電位を与えるＤＡＣ部７ａ、ＤＡＣ容量Ｃｄおよびこれらの制御をするための７個のスイッチＳｄｔ２、Ｓｄｔ１、Ｓｄｍ、Ｓｄｂ１、Ｓｄｂ２、Ｓｄ１、Ｓｄ３を備える。また、ＤＡＣ部７ａは、参照電位として図示しない電位生成部により５つのアナログ電位Ｖｒｅｆｐ２、Ｖｒｅｆｐ１、Ｖｃｍ、Ｖｒｅｆｍ１、Ｖｒｅｆｍ２を設定する。参照電位Ｖｃｍは基準電位であるアナロググランドとして設定され、Ｖｒｅｆｐ１、Ｖｒｅｆｐ２はアナロググランドよりも高い電位に設定され、Ｖｒｅｆｍ２、Ｖｒｅｆｍ１はアナロググランドよりも低い電位に設定される。

【0029】

なお、Ｖｒｅｆｐ１とＶｒｅｆｍ１は、参照電位Ｖｃｍが０Ｖの場合には、互いに絶対値が同一で正負が逆の関係にあり、Ｖｒｅｆｐ１＝－Ｖｒｅｍ１を満たすように設定される。同様に、Ｖｒｅｆｐ２とＶｒｅｆｍ２は、参照電位Ｖｃｍが０Ｖの場合には、互いに絶対値が同一で正負が逆の関係にあり、Ｖｒｅｆｐ２＝－Ｖｒｅｍ２を満たすように設定される。

【0030】

スイッチＳｄｔ２、Ｓｄｔ１、Ｓｄｍ、Ｓｄｂ１、Ｓｄｂ２は選択スイッチとして機能するもので、それぞれＶｒｅｆｐ２、Ｖｒｅｆｐ１、Ｖｃｍ、Ｖｒｅｆｍ１、Ｖｒｅｆｍ２をＤＡＣ容量Ｃｄの入力側に接続する。ＤＡＣ容量Ｃｄの出力側は、スイッチＳｄ２を介してアナロググランドに接続されると共に、スイッチＳｄ３を介して積分回路４のアンプ４ａの反転入力端子に接続される。５個のスイッチＳｄｔ２、Ｓｄｔ１、Ｓｄｍ、Ｓｄｂ１、Ｓｄｂ２は、ロジック回路６によりＤＡＣ制御信号が与えられてオンオフの動作制御がなされる。

【0031】

この場合、ロジック回路６は、量子化器５から出力される量子化結果Ｑに対応した制御信号に基づいて、サンプル動作およびホールド動作を実施する。ロジック回路６は、サンプル動作では、スイッチＳｄ２をオンさせると共に選択スイッチＳｄｔ２、Ｓｄｔ１、Ｓｄｍ、Ｓｄｂ１、Ｓｄｂ２のうちのいずれかをオンさせる。また、ロジック回路６は、ホールド動作では、スイッチＳｄ２をオフさせてスイッチＳｄ３をオンさせると共に選択スイッチＳｄｔ２、Ｓｄｔ１、Ｓｄｍ、Ｓｄｂ１、Ｓｄｂ２のうちのいずれかをオンさせる。

【0032】

Ｄ／Ａ変換器７により設定されるアナログ電位Ｖｒｅｆｐ２、Ｖｒｅｆｐ１、Ｖｃｍ、Ｖｒｅｆｍ１、Ｖｒｅｆｍ２は、基準電圧Ｖｒｅｆに対して、例えば次のように設定されている。
Ｖｒｅｆｐ２＝＋Ｖｒｅｆ
Ｖｒｅｆｐ１＝＋（１／２）Ｖｒｅｆ
Ｖｃｍ＝０
Ｖｒｅｆｍ１＝－（１／２）Ｖｒｅｆ
Ｖｒｅｆｍ２＝－Ｖｒｅｆ

【0033】

サブＡ／Ｄ変換器２は、メインＡ／Ｄ変換器１により処理されたノードＮ２に現れるアナログ出力Ａｏｕｔを入力し、デジタル値に変換して出力する。サブＡ／Ｄ変換器２は、メインＡ／Ｄ変換器１による変換処理が終了した時点で、積分回路４により増幅されたアナログ出力ＡｏｕｔからＡ／Ｄ変換処理を実行して下位ビットの出力信号ＬＳＢを生成して加算器８に出力する。

【0034】

加算器８は、メインＡ／Ｄ変換器１から出力される上位ビットの出力信号ＭＳＢとサブＡ／Ｄ変換器２から出力される下位ビットの出力信号ＬＳＢとを加算して、入力信号Ｖｉｎに対応するデジタル変換値を生成し、デジタル出力Ｄｏｕｔとして出力端子１０ｂから出力する。

【0035】

次に、上記構成の作用について、図５および図６も参照して説明する。なお、図５に示すタイミングチャートでは、各スイッチの動作状態を、オン状態をハイレベル「Ｈ」で示し、オフ状態をローレベル「Ｌ」で示している。また、クロックのサイクルを０、１、・・、２ｍ－１、２ｍなどとし、クロックの変化タイミングを時刻ｔ０、ｔ１、・・、ｔ（２ｍ）、ｔ（２ｍ＋１）などとする。

【0036】

また、図５に示すタイミングチャートでは、サンプル動作は「Ｓａｍｐｌｅ」、ホールド動作は「Ｈｏｌｄ」、リセット動作は「Ｒｅｓｅｔ」、待機状態は「Ｗａｉｔ」として示している。

【0037】

メインＡ／Ｄ変換器１およびサブＡ／Ｄ変換器２は、それぞれ、２サイクルで１フェーズつまり一回のΔΣ変調動作を行うように構成されている。メインＡ／Ｄ変換器１は、フェーズΔΣ１のサイクル１からフェーズΔΣｍのサイクル２ｍまでのｍフェーズのΔΣ変調処理期間として実行する。また、サブＡ／Ｄ変換器２は、メインＡ／Ｄ変換器１によるフェーズΔΣｍのサイクル２ｍまでのｍフェーズのΔΣ変調処理期間、およびフェーズΔΣ（ｍ＋１）のサイクル２ｍ＋１および２ｍ＋２までの増幅処理期間中は、待機状態となっており、任意の期間で下位ビットのＡ／Ｄ変換処理を実行する。

【0038】

まず、動作開始時のリセットサイクル０の期間では、メインＡ／Ｄ変換器１は、積分回路４のスイッチＳｆ１１、Ｓｆ２１をオフ、スイッチＳｆ１２、Ｓｆ１４、Ｓｆ２２、Ｓｆ２４をオンにして積分容量Ｃｆ１およびＣｆ２の電荷を放電するリセット動作を行う。また、サンプラ３においては、サイクル０および１の期間で、スイッチＳｓ１、Ｓｓ２をオン、スイッチＳｓ３、Ｓｓ４をオフにして入力端子１０ａをサンプリング容量Ｃｓに接続して入力信号Ｖｉｎのサンプル動作を行う。

【0039】

次のフェーズΔΣ１のサイクル１および２は、メインＡ／Ｄ変換器１においては、ΔΣ変調動作となり、サイクル１では前述のとおりサンプラ３によるサンプル動作が継続される。そして、後半のサイクル２では、サンプラ３のスイッチＳｓ１、Ｓｓ２をオフ、スイッチＳｓ３、Ｓｓ４をオンさせることでサンプリング容量Ｃｓの電荷をノードＮ１から積分回路４側に転送する。これにより、積分回路４は、アナログ出力Ａｏｕｔが入力電圧Ｖｉｎに相当する出力となり、量子化器５において１回目の量子化処理が行われる。

【0040】

このとき、量子化器５においては、４つの閾値電圧＋Ｖｔｈ２、＋Ｖｔｈ１、－Ｖｔｈ１、－Ｖｔｈ２によって、スイッチＳｑ１、Ｓｑ２、Ｓｑ３、Ｓｑ４を切り替え制御することで、アナログ出力Ａｏｕｔを５段階の区分で判定し、判定結果Ｖｏｕｔ１およびＶｏｕｔ２を量子化信号Ｑとしてロジック回路６に出力する。

【0041】

ロジック回路６においては、量子化器５からのＶｏｕｔ１およびＶｏｕｔ２の量子化信号Ｑに基づいて、デコード処理を行い、この結果に応じてＤＡＣ制御信号をＤ／Ａ変換器７に出力してスイッチの切り替え制御を行い、ＳＷ制御信号をサンプラ３および積分回路４に出力してスイッチの切り替え制御を行う。

【0042】

これにより、メインＡ／Ｄ変換器１においては、２回目以降のΔΣ変調処理において、量子化器５の量子化信号Ｑの値に応じて選択されたＤ／Ａ変換器７から出力されるアナログ電圧がサンプル信号に差分として印加され、積分回路４のアナログ出力Ａｏｕｔを繰り返し量子化器５により量子化処理を実施する。

【0043】

なお、このときアナログ出力Ａｏｕｔは、図６の左側に示すように、入力電圧Ｖｉｎが４つの閾値電圧により量子化され、－１／４・Ｖｒｅｆから＋１／４・Ｖｒｅｆの間に残る量子化誤差について更に次の段のΔΣ変調処置でさらに量子化されていく。なお、図６の左側に横軸で示す入力電圧Ｖｉｎは、Ｄ／Ａ変換器７がホールド動作を実施する前のＡｏｕｔを示しており、縦軸で示すＡｏｕｔはホールド動作を実施した後のＡｏｕｔを示している。また、図６の右側に縦軸で示す入力電圧Ｖｉｎおよび横軸で示す出力Ａｏｕｔも同様の趣旨のものである。

【0044】

このようにして、サイクル２ｍまでに、メインＡ／Ｄ変換器１によりフェーズΔΣｍまでのΔΣ変調処理が実行されると、ロジック回路６から所定の上位ビットの出力信号ＭＳＢが加算器８に出力される。

【0045】

この後メインＡ／Ｄ変換器１においては、フェーズΔΣ（ｍ＋１）のサイクル２ｍ＋１から２ｍ＋２において、Ｄ／Ａ変換器７による出力が積分回路４に転送されると、量子化誤差分となるアナログ出力ＡｏｕｔがノードＮ２に出力される。これにより、次のフェーズΔΣ（ｍ＋２）で、積分容量Ｃｆ１、Ｃｆ２の接続状態を切り替えスイッチＳｆ１１がオフ、スイッチＳｆ１４がオンされると、アナログ出力Ａｏｕｔが２倍の出力に増幅される。

【0046】

これにより、図６の右側に示すように、サブＡ／Ｄ変換器２への入力信号となるｍ回目のΔΣ変調処理における量子化誤差のアナログ出力Ａｏｕｔが２倍に増幅された信号となる。この後、サブＡ／Ｄ変換器２においては、入力されるアナログ出力Ａｏｕｔに基づいて、Ａ／Ｄ変換処理を実行して所定の下位ビットの出力ＬＳＢを生成し、加算器８に入力する。

【0047】

加算器８においては、メインＡ／Ｄ変換器１のロジック回路６から入力される上位ビットの出力ＭＳＢとサブＡ／Ｄ変換器２から入力される下位ビットの出力ＬＳＢとを合成して、デジタル変換出力Ｄｏｕｔを出力端子１０ｂに出力する。

【0048】

このような第１実施形態によれば、メインＡ／Ｄ変換器１により、入力電圧Ｖｉｎに対して上位ビットのＡ／Ｄ変換を行い、変換後のアナログ出力Ａｏｕｔを増幅してサブＡ／Ｄ変換器２に出力する構成としているので、サブＡ／Ｄ変換器２による下位ビットのＡ／Ｄ変換処理において要求される演算性能を緩和することができるようになる。

【0049】

（第２実施形態）
図７から図１０は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。
この実施形態では、図７に示すように、Ａ／Ｄ変換器２０において、メインＡ／Ｄ変換器２１として、量子化器２２は１．５ビットのものを用い、Ｄ／Ａ変換器２３は３レベルのアナログ電位を与える構成としている。一方、１回のサンプル動作において、量子化器２２により複数回行うマルチレート型によってマルチビット出力を得るようにした構成としている。なお、量子化器２２は、１ビットのものを用いることもできる。

【0050】

量子化器２２は、図８に示すように、２個のコンパレータ２２ａ、２２ｂを備えている。コンパレータ２２ａは、反転入力端子に閾値電圧－Ｖｔｈ入力される。コンパレータ２２ｂは、非反転入力端子に閾値電圧＋Ｖｔｈ入力される。コンパレータ２２ａの非反転入力端子およびコンパレータ２２ｂの反転入力端子には積分回路４のアナログ出力Ａｏｕｔが入力される。

【0051】

コンパレータ２２ａは、アナログ出力Ａｏｕｔを、閾値電圧－Ｖｔｈと比較して、大きい場合にハイレベルの出力信号Ｖｏｕｔ１を出力する。コンパレータ２２ｂは、アナログ出力Ａｏｕｔを、閾値電圧＋Ｖｔｈと比較して、小さい場合にハイレベルの出力信号Ｖｏｕｔ２を出力する。出力信号Ｖｏｕｔ１およびＶｏｕｔ２を組み合わせた信号が量子化信号Ｑとして出力される。

【0052】

各コンパレータ２２ａ、２２ｂに入力される閾値電圧－Ｖｔｈ、＋Ｖｔｈは、例えばそれぞれが第１実施形態における閾値電圧－Ｖｔｈ１、＋Ｖｔｈ１と同じ電圧に設定されている。より具体的には、基準電圧Ｖｒｅｆに対して、次式のように設定されている。
－Ｖｔｈ＝－（１／４）Ｖｒｅｆ
＋Ｖｔｈ＝＋（１／４）Ｖｒｅｆ

【0053】

量子化器２２は、積分回路４からアナログ出力Ａｏｕｔが入力されると、上記閾値電圧との比較結果Ｖｏｕｔ１およびＶｏｕｔ２を量子化出力Ｑとしてロジック回路６に出力する。

【0054】

Ｄ／Ａ変換器２３は、アナログ電位を与えるＤＡＣ部２３ａ、ＤＡＣ容量Ｃｄおよびこれらの制御をするための５個のスイッチＳｄｔ、Ｓｄｍ、Ｓｄｂ、Ｓｄ２、Ｓｄ３を備える。また、ＤＡＣ部２３ａは、参照電位として図示しない電位生成部により３つのアナログ電位Ｖｒｅｆｐ、Ｖｃｍ、Ｖｒｅｆｍを設定する。参照電位Ｖｃｍは基準電位であるアナロググランドとして設定され、Ｖｒｅｆｐはアナロググランドよりも高い電位に設定され、Ｖｒｅｆｍはアナロググランドよりも低い電位に設定される。

【0055】

なお、ＶｒｅｆｐとＶｒｅｆｍは、参照電位Ｖｃｍが０Ｖの場合には、互いに絶対値が同一で正負が逆の関係にあり、Ｖｒｅｆｐ＝－Ｖｒｅｍを満たすように設定される。スイッチＳｄｔ、Ｓｄｍ、Ｓｄｂは選択スイッチとして機能するもので、それぞれＶｒｅｆｐ、Ｖｃｍ、ＶｒｅｆｍをＤＡＣ容量Ｃｄの入力側に接続する。３個のスイッチＳｄｔ、Ｓｄｍ、Ｓｄｂは、ロジック回路６によりＤＡＣ制御信号が与えられてオンオフの動作制御がなされる。

【0056】

次に、上記構成の作用について、図９および図１０も参照して説明する。なお、図９に示すタイミングチャートでは、第１実施形態と異なる部分を抜粋して示している。この実施形態においては、クロックとなるサイクル周波数を第１実施形態で示した周波数の２倍にしてメインＡ／Ｄ変換器２１の１フェーズのΔΣ変調処理を４サイクルとし、Ｄ／Ａ変換器２３を２回の量子化動作とＤ／Ａ変換動作を実行することでマルチレート処理を実施している。

【0057】

この場合、図９に示しているように、メインＡ／Ｄ変換器２１においては、１フェーズの動作において、サンプラ３の動作としてはサンプル動作を３サイクルで実行し、１サイクルでホールド動作を実行する。この実施形態では２サイクルの時間が第１実施形態における１サイクルの時間に対応しているので、サンプル動作の時間は第１実施形態におけるサンプル動作の時間に対して１．５倍の時間を設定している。

【0058】

メインＡ／Ｄ変換器２１は、フェーズΔΣ１からフェーズΔΣｎまでｎ回のフェーズにおいて、各フェーズでＤ／Ａ変換器２３はサンプル動作とホールド動作を２回実行することで、マルチレート動作を行う。１回目のサンプル動作およびホールド動作で図１０の左側に示すように、量子化器２２において１回目の量子化出力Ｑ１として３レベルの出力を得る。そして、２回目のサンプル動作およびホールド動作で図１０の右側に示すように、量子化器２２において２回目の量子化出力Ｑ２として５レベルの出力を得る。この結果、第１実施形態のマルチビット処理と同様の量子化出力Ｑを得ることができる。

【0059】

また、メインＡ／Ｄ変換器２１の、フェーズΔΣ（ｎ＋１）では、量子化誤差に相当するアナログ出力Ａｏｕｔを２倍の出力に増幅したものをノードＮ２に出力する。これにより、サブＡ／Ｄ変換器２は、増幅されたアナログ出力Ａｏｕｔを入力して下位ビットＬＳＢの変換処理を実行して出力する。

【0060】

このような第２実施形態によっても、メインＡ／Ｄ変換器２１の量子化器２２およびＤ／Ａ変換器２３によりマルチレート処理を実行することで、第１実施形態と同様の効果を得ることができる。

【0061】

また、この実施形態においては、メインＡ／Ｄ変換器２１において、第１実施形態と同じ時間で実行する１回のΔΣ処理のフェーズで、４サイクル分の動作を割り当て、量子化器２２およびＤ／Ａ変換器２３にてサンプル動作およびホールド動作を２回実施するマルチレート処理とした。これにより、メインＡ／Ｄ変換器２１のサンプラ３において、サンプル動作を３サイクルで実行することができ、第１実施形態に比べて入力電圧Ｖｉｎのサンプル時間を実質的に１．５倍で確保することができる。

【0062】

（第３実施形態）
図１１は第３実施形態を示すもので、以下、第２実施形態と異なる部分について説明する。この実施形態では、図１１の対比図に示しているように、サブＡ／Ｄ変換器２として設けている巡回型Ａ／Ｄ変換器の４回分のサイクル動作Ｃｙｃｌｉｃ（ｌ）～Ｃｙｃｌｉｃ（ｌ＋４）を、メインＡ／Ｄ変換器２１の２回のフェーズ動作に対応させている。

【0063】

したがって、メインＡ／Ｄ変換器２１の１フェーズでサブＡ／Ｄ変換器２１は、２フェーズ実行するように構成されている。なお、図１１で示すメインＡ／Ｄ変換器２１の実行と巡回ＡＤＣで示すサブＡ／Ｄ変換器２の実行は時間配分を示すもので、タイミングを示すものではない。

【0064】

これにより、サブＡ／Ｄ変換器２においては、メインＡ／Ｄ変換器２１の１回のフェーズ動作に対応して、サンプル動作およびホールド動作を２回分実施することで処理速度を高めた状態で実施することができる。

【0065】

（第４実施形態）
図１２は第４実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、図１２に示しているように、メインＡ／Ｄ変換器１による増幅サイクルを増やして２サイクル分を割り当てている。

【0066】

これにより、メインＡ／Ｄ変換器１のアンプ４ａの性能を緩和することができ、高性能なアンプを用いることなく精度を高めた増幅出力を得ることができるようになる。

【0067】

（第５実施形態）
図１３および図１４は第５実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、Ａ／Ｄ変換器３０として、メインＡ／Ｄ変換器３１に設ける積分回路３２の構成が第１実施形態における積分回路４と異なる構成である。

【0068】

積分回路３２は、アンプ３２ａ、積分容量Ｃｆ１、Ｃｆ２、Ｃｆ３、スイッチＳｆ１１、Ｓｆ１２、Ｓｆ１３、Ｓｆ１４、Ｓｆ２１、Ｓｆ２２、Ｓｆ２４、Ｓｆ３１、Ｓｆ３２、Ｓｆ３４を備えている。アンプ３２ａの反転入力端子は、ノードＮ１を介してサンプラ２のスイッチＳｓ３に接続され、アンプ３２ａの非反転入力端子はアナロググランドに接続されている。アンプ３２ａの出力端子はノードＮ２および量子化器５に接続されている。アンプ３２ａは、サンプラ３およびＤ／Ａ変換器７からの転送入力に応じて積分処理を行った結果をアナログ出力Ａｏｕｔとして出力する。

【0069】

積分容量Ｃｆ１は、一端子がスイッチＳｆ１３を介してノードＮ１に接続されると共にスイッチＳｆ１２を介してアナロググランドに接続され、他端子がスイッチＳｆ１１を介してノードＮ２に接続されると共にスイッチＳｆ１４を介してアナロググランドに接続されている。積分容量Ｃｆ２は、一端子がノードＮ１に接続されると共にスイッチＳｆ２２を介してアナロググランドに接続され、他端子がスイッチＳｆ２１を介してノードＮ２に接続されると共にスイッチＳｆ２４を介してアナロググランドに接続されている。

【0070】

積分容量Ｃｆ３は、一端子がノードＮ１に接続されると共にスイッチＳｆ３２を介してアナロググランドに接続され、他端子がスイッチＳｆ３１を介してノードＮ２に接続されると共にスイッチＳｆ３４を介してアナロググランドに接続されている。なお、この実施形態では、積分容量Ｃｆ１、Ｃｆ２およびＣｆ３は同じ容量値に設定されているが、異なる容量値に設定することも可能である。

【0071】

次に、上記構成の作用について図１４を参照して説明する。
この実施形態においては、メインＡ／Ｄ変換器３１によるΔΣ変調処理のフェーズにおいては、第１実施形態と同様にして第ｍフェーズまでの動作が行われる。このとき、積分回路３２においては、ΔΣ変調動作中は、スイッチＳｆ１１、Ｓｆ１３、Ｓｆ２１、Ｓｆ３１がオン動作され、実質的に第１実施形態と同様の動作を実行する。

【0072】

この後、メインＡ／Ｄ変換器３１においては、第（ｍ＋１）フェーズにおいて、Ａ／Ｄ変換処理における最下位のビットの量子化誤差をアナログ出力Ａｏｕｔとして出力する。次の第（ｍ＋２）フェーズでは、メインＡ／Ｄ変換器３１は、積分回路３２のスイッチの切り替え制御によって２サイクルに渡って増幅動作を実施する。第（ｍ＋２）フェーズのサイクル（２ｍ＋４）ではアナログ出力Ａｏｕｔを３／２倍すなわち１．５倍に増幅するようにスイッチの切り替え制御を実施する。

【0073】

そして、次のサイクル（２ｍ＋５）では３／２倍のアナログ出力Ａｏｕｔをさらに２倍に増幅するようにスイッチの切り替え制御を実施する。これにより、全体として、第（ｍ＋１）フェーズでメインＡ／Ｄ変換器３２から出力されたアナログ出力Ａｏｕｔを３倍に増幅したアナログ出力Ａｏｕｔを、ノードＮ２を介してサブＡ／Ｄ変換器２に出力する。
サブＡ／Ｄ変換器２においては、ノードＮ２に増幅して３倍に増幅されたアナログ出力Ａｏｕｔに基づいて下位ビットＬＳＢのＡ／Ｄ変換処理を実行する。

【0074】

このような第５実施形態によれば、メインＡ／Ｄ変換器３２に３個の積分容量Ｃｆ１～Ｃｆ３を設け、ΔΣ変調処理の終了後に、アナログ出力を複数サイクルに渡って複数段階で増幅するようにした。ここでは、例えば１回目に３／２倍に増幅し、２回目に２倍に増幅することで結果として３倍に増幅する構成としている。これにより、積分回路３２のアンプ３２ａの性能を緩和することができるようになる。

【0075】

（第６実施形態）
図１５は第６実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、サブＡ／Ｄ変換器２として用いたものを巡回型Ａ／Ｄ変換器４０により構成した場合の第１の例を示している。

【0076】

図１５において、巡回型Ａ／Ｄ変換器４０は、積分回路４１、サンプラ４２、量子化器４３およびロジック回路４４を備えている。メインＡ／Ｄ変換器１のアナログ出力Ａｏｕｔは、スイッチＳｃ１を介して内部に取り込まれる構成である。

【0077】

積分回路４１は、アンプ４１ａ、積分容量Ｃｃ１、スイッチＳｃ２、Ｓｃ３、Ｓｃ４を備えている。アンプ４１ａは、反転入力端子がサンプラ４２に接続され、非反転入力端子がアナロググランドに接続されている。アンプ４１ａの出力端子はスイッチＳｃ１に接続されるとともに量子化器４３に接続されている。アンプ４１ａは、サンプラ４２からの転送入力に応じて積分処理を行った結果をアナログ出力Ａｏｕｔとして出力する。

【0078】

積分容量Ｃｃ１は、一端子がアンプ４１ａの反転入力端子に接続されると共にスイッチＳｃ４を介してアナロググランドに接続され、他端子がスイッチＳｃ２を介してアンプ４１ａの出力端子に接続されると共にスイッチＳｃ３を介してアナロググランドに接続されている。

【0079】

サンプラ４２は、ＤＡＣ４２ａ、サンプリング容量Ｃｃ２および３つのスイッチＳｃ５～Ｓｃ７を備えている。スイッチＳｃ７の一端子は、スイッチＳｃ１に接続され、他端子はサンプリング容量Ｃｃ２およびスイッチＳｃ５を直列に介して積分回路４１に接続される。サンプリング容量Ｃｃ２の入力側はＤＡＣ４２ａの出力端子に接続され、出力側はスイッチＳｃ６を介して基準電位であるアナロググランドに接続される。

【0080】

上記構成のサブＡ／Ｄ変換器としての巡回型Ａ／Ｄ変換器４０は、スイッチＳｃ１を介して入力されるアナログ出力Ａｏｕｔを所定回数巡回処理することで下位ビットの出力ＬＳＢを得ることができる。

【0081】

（第７実施形態）
図１６は第７実施形態を示すもので、以下、第６実施形態と異なる部分について説明する。この実施形態では、サブＡ／Ｄ変換器として用いたものを巡回型Ａ／Ｄ変換器５０により構成した場合の第２の例を示している。巡回型Ａ／Ｄ変換器５０においては、サンプラ４２に加えてもう一つサンプラ５１を設ける構成としたものである。

【0082】

図１６において、巡回型Ａ／Ｄ変換器５０は、サンプラ４２を第１サンプラとし、サンプラ５１を第２サンプラとして設けた構成である。第２サンプラ５１も、第１サンプラ４２と同様の構成を備えている。すなわち、第２サンプラ５１は、Ｄ／Ａ変換器（以下ＤＡＣと称する）５１ａ、サンプリング容量Ｃｃ３および３つのスイッチＳｃ８～Ｓｃ１０を備えている。

【0083】

ここで、第１サンプラ４２のＤＡＣ４２ａは第１ＤＡＣ４２ａとして設けられ、第２サンプラ５１のＤＡＣ５１ａは第２ＤＡＣ５１ａとして設けられる。第１サンプラ４２および第２サンプラ５１は、ロジック回路４４により、サンプル動作およびホールド動作のサイクルを交互に実行するように制御される。

【0084】

上記構成を採用することにより、巡回型Ａ／Ｄ変換器を第１および第２サンプラ４２および５１を設けて交互にサンプル動作を行うので、サンプル時間を確保しながら全体の処理速度を早めることができる。

【0085】

（第８実施形態）
図１７および図１８は第８実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、第１実施形態の構成において、サブＡ／Ｄ変換器２として設けていた構成のうち、内部構成の積分回路をメインＡ／Ｄ変換器の積分回路と共用する構成としている。

【0086】

Ａ／Ｄ変換器６０は、メインＡ／Ｄ変換器１と同様の構成であるサンプラ３、積分回路４、量子化器５を備えるとともに、ロジック回路６１を備えている。また、サブＡ／Ｄ変換器としてサンプラ６２を設ける構成としている。サブＡ／Ｄ変換器としては、サンプラ６２と積分回路４、量子化器５およびロジック回路６１を用いた構成となる。積分回路４、量子化器５およびロジック回路６１は、兼用する構成とされている。

【0087】

ロジック回路６１は、サンプラ３、積分回路４、Ｄ／Ａ変換器７の動作制御に加えて、サブＡ／Ｄ変換器を構成するサンプラ６２の動作制御を実施する。ロジック回路６１は、図１８に示すように、第１実施形態と同様のシーケンサ６１ａ、デコーダ６１ｂ、ＳＷ（スイッチ）制御部６１ｃ、ＤＡＣ制御部６１ｄおよびデシメーションフィルタ６１ｅの機能ブロックを備えるとともに、加算器６１ｆを備えている。

【0088】

ロジック回路６１においては、メインＡ／Ｄ変換器としてΔΣ変調処理を行った結果、量子化結果Ｑとして入力される出力信号Ｖｏｕｔ１およびＶｏｕｔ２は、デコーダ６１ｂにてデコード処理が行われ、この後、デシメーションフィルタ６１ｅにおいて上位ビットの出力信号ＭＳＢが生成された結果が加算器６１ｆに出力される。

【0089】

一方、サブＡ／Ｄ変換器として巡回型Ａ／Ｄ変換処理を行った結果、量子化結果Ｑとして入力される出力信号Ｖｏｕｔ１およびＶｏｕｔ２は、デコーダ６１ｂにてデコード処理が行われ、この後、得られた下位ビットＬＳＢの出力信号を、デシメーションフィルタ６１ｅを介さずに加算器６１ｆに出力される。

【0090】

また、ロジック回路６１は、シーケンサ６１ａからのシーケンス信号に基づいてＳＷ制御部６１ｃによりサンプラ３、積分回路４に加えてサブＡ／Ｄ変換器を構成するサンプラ６２のスイッチを制御するＳＷ制御信号を出力する。

【0091】

サブＡ／Ｄ変換器を構成するサンプラ６２は、サンプリング容量Ｃｃおよび４つのスイッチＳｃ１～Ｓｃ４を備えている。入力端子となるスイッチＳｃ１の一端子は、積分回路４のノードＮ２に接続され、スイッチＳｃ１の他端子は、サンプリング容量ＣｃおよびスイッチＳｃ３を直列に介して積分回路４に接続される。サンプリング容量Ｃｃの入力側はスイッチＳｃ４を介して基準電位であるアナロググランドに接続され、出力側はスイッチＳｃ２を介して同じく基準電位であるアナロググランドに接続される。４つのスイッチＳｃ１～Ｓｃ４は、ロジック回路６１によりオンオフの動作制御がなされる。なお、アナロググランドは、０Ｖとは限らず、基準電位として所定の電位が設定されれば良い。

【0092】

上記構成を採用することにより、入力端子６０ａに入力される入力電圧Ｖｉｎに対して、メインＡ／Ｄ変換器としてのサンプラ３、積分回路４、量子化器５、ロジック回路６１およびＤ／Ａ変換器７によってΔΣ変調処理を繰り返し実行することで上位ビットＭＳＢの出力を得ることができる。

【0093】

そして、この後、メインＡ／Ｄ変換器の処理によって得られた量子化誤差のアナログ出力ＡｏｕｔをサブＡ／Ｄ変換器としてのサンプラ６２に取り込み、巡回型Ａ／Ｄ変換処理を積分回路４、量子化器５、ロジック回路６１とともに実行することで下位ビットＬＳＢの出力を得ることができる。

【0094】

このとき、メインＡ／Ｄ変換器およびサブＡ／Ｄ変換器の両機能の実行においては、積分回路４、量子化器５を同時に使用することなく行えるので、動作に支障をきたすことなく出力信号ＭＳＢおよびＬＳＢを得ることができる。そして、最終的に、ロジック回路６１において、加算器６１ｆにより出力信号ＭＳＢおよびＬＳＢを合成してデジタル出力Ｄｏｕｔを得ることができる。

【0095】

このような第８実施形態によれば、サブＡ／Ｄ変換器としての構成のうち積分回路４、量子化器５およびロジック回路６１の構成をメインＡ／Ｄ変換器の構成と兼用した構成としたので、全体をコンパクトに構成しながら、ほぼ同じ作用効果を得ることができる。

【0096】

（他の実施形態）
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。

【0097】

上記各実施形態においては、回路構成をシングルエンドタイプのものとして示したが、これに限らず、差動タイプの構成に適用することもできる。
上記各実施形態において、メインＡ／Ｄ変換器によるアナログ出力の増幅は、適宜の増幅度に設定することができる。

【0098】

メインＡ／Ｄ変換器によるマルチビット処理は３ビット以上の複数ビットでも良い。同じく、マルチレート処理においても、１フェーズにおいて３回以上の量子化とＤ／Ａ変換動作を実行することもできる。
メインＡ／Ｄ変換器による増幅サイクルは、３サイクル以上としても良い。

【0099】

メインＡ／Ｄ変換器による増幅動作は、３段階以上で実施することもできる。
サブＡ／Ｄ変換器は、巡回型Ａ／Ｄ変換器以外にも、例えば逐次比較型Ａ／Ｄ変換器やフラッシュＡ／Ｄ変換器など種々のものを用いることができる。

【0100】

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【符号の説明】

【0101】

図面中、１、２１、３１、１１０はメインＡ／Ｄ変換器、２、２１、１３０はサブＡ／Ｄ変換器、３、６２はサンプラ、４、３２は積分回路、４ａ、３２ａはアンプ、５、２２は量子化器、６、６１はロジック回路、７、２３はＤ／Ａ変換器、７ａはＤＡＣ部、８、６１ｆ、１５０は加算器、１０、２０、３０、６０、１００はＡ／Ｄ変換器、４０、５０は巡回型Ａ／Ｄ変換器（サブＡ／Ｄ変換器）、１４０は制御回路、Ｃｓはサンプリング容量、Ｃｆ１、Ｃｆ２、Ｃｆ３は積分容量である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】