特許 7428000 薄膜キャパシタ及びこれを内蔵する回路基板、並びに、薄膜キャパシタの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-29

(45)【発行日】2024-02-06

(54)【発明の名称】薄膜キャパシタ及びこれを内蔵する回路基板、並びに、薄膜キャパシタの製造方法

(51)【国際特許分類】

   H01G 4/33 20060101AFI20240130BHJP

   H01G 4/30 20060101ALI20240130BHJP

   H05K 3/46 20060101ALI20240130BHJP

【ＦＩ】

H01G4/33 102

H01G4/30 541

H01G4/30 547

H05K3/46 Q

【請求項の数】 8

(21)【出願番号】P 2020026806

(22)【出願日】2020-02-20

(65)【公開番号】P2021132122

(43)【公開日】2021-09-09

【審査請求日】2022-07-27

(73)【特許権者】

【識別番号】000003067

【氏名又は名称】ＴＤＫ株式会社

(74)【代理人】

【識別番号】100115738

【弁理士】

【氏名又は名称】鷲頭 光宏

(74)【代理人】

【識別番号】100121681

【弁理士】

【氏名又は名称】緒方 和文

(72)【発明者】

【氏名】油川 祐基

(72)【発明者】

【氏名】浪川 達男

(72)【発明者】

【氏名】飯岡 晃靖

(72)【発明者】

【氏名】松谷 淳生

(72)【発明者】

【氏名】齊田 仁

(72)【発明者】

【氏名】吉川 和弘

【審査官】木下 直哉

(56)【参考文献】

【文献】特開２０１５－０９５５８７（ＪＰ，Ａ）

【文献】特開２０１３－０６５６８７（ＪＰ，Ａ）

【文献】特開２０１２－０５４５２０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｇ ４／３３

Ｈ０１Ｇ ４／３０

Ｈ０５Ｋ ３／４６

(57)【特許請求の範囲】

【請求項1】

下部電極層と、
上部電極層と、
前記下部電極層と前記上部電極層の間に配置された誘電体層と、を備え、
前記誘電体層は貫通孔を有し、
前記上部電極層は、前記貫通孔を介して前記下部電極層に接続された接続部と、スリットによって前記接続部から絶縁された電極部とを有し、
前記貫通孔を介して前記接続部と接する前記下部電極層の表面は、前記貫通孔の内壁面に沿った環状領域と、前記環状領域に囲まれた中央領域とを含み、
前記環状領域は、前記中央領域よりも表面粗さが小さく、
前記環状領域の表面粗さは０．１ｎｍ以上、３ｎｍ以下であり、前記中央領域の表面粗さは３ｎｍ超、５０ｎｍ以下であることを特徴とする薄膜キャパシタ。

【請求項2】

下部電極層と、
上部電極層と、
前記下部電極層と前記上部電極層の間に配置された誘電体層と、を備え、
前記誘電体層は貫通孔を有し、
前記上部電極層は、前記貫通孔を介して前記下部電極層に接続された接続部と、スリットによって前記接続部から絶縁された電極部とを有し、
前記貫通孔を介して前記接続部と接する前記下部電極層の表面は、前記貫通孔の内壁面に沿った環状領域と、前記環状領域に囲まれた中央領域とを含み、
前記環状領域は、前記中央領域よりも表面粗さが小さく、
前記環状領域の幅は０．１μｍ以上、１０μｍ以下であることを特徴とする薄膜キャパシタ。

【請求項3】

前記環状領域の表面粗さは０．１ｎｍ以上、３ｎｍ以下であり、前記中央領域の表面粗さは３ｎｍ超、５０ｎｍ以下であることを特徴とする請求項２に記載の薄膜キャパシタ。

【請求項4】

前記下部電極層がＮｉからなることを特徴とする請求項１乃至３のいずれ一項に記載の薄膜キャパシタ。

【請求項5】

請求項１乃至４のいずれ一項に記載の薄膜キャパシタを内蔵する回路基板。

【請求項6】

下部電極層の表面に誘電体層を形成する第１の工程と、
前記誘電体層に貫通孔を形成する第２の工程と、
前記誘電体層の表面に上部電極層を形成する第３の工程と、
前記上部電極層にスリットを形成することにより、前記貫通孔を介して前記下部電極層に接続された接続部と、前記スリットによって前記接続部から絶縁された電極部とを形成する第４の工程と、を備え、
前記第２の工程は、前記貫通孔に露出する前記下部電極層の表面のうち、前記貫通孔の内壁面に沿った環状領域の表面粗さが、前記環状領域に囲まれた中央領域の表面粗さよりも小さくなるよう、ウェットエッチングによって行うことを特徴とする薄膜キャパシタの製造方法。

【請求項7】

前記第２の工程は、前記貫通孔よりも径の小さい第１のマスクを介して前記誘電体層をウェットエッチングすることにより、前記中央領域を露出させる第１のウェットエッチング工程と、前記第１のマスクよりも径の大きい第２のマスクを介して前記誘電体層をウェットエッチングすることにより、前記環状領域を露出させる第２のウェットエッチング工程とを含むことを特徴とする請求項６に記載の薄膜キャパシタの製造方法。

【請求項8】

前記第２の工程は、前記貫通孔よりも径の小さいマスクを介して前記誘電体層をウェットエッチングすることにより、前記マスクの開口部と重なる前記中央領域と、前記マスクで覆われた前記環状領域を露出させることを特徴とする請求項６に記載の薄膜キャパシタの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は薄膜キャパシタ及びこれを内蔵する回路基板に関し、特に、誘電体層に設けられた貫通孔を介して下部電極層と上部電極層の一部が接続された構造を有する薄膜キャパシタ及びこれを内蔵する回路基板に関する。また、本発明は、このような構造を有する薄膜キャパシタの製造方法に関する。

【背景技術】

【0002】

薄膜キャパシタは、特許文献１に記載されているように、誘電体層を介して下部電極層と上部電極層が積層された構造を有している。特許文献１に記載された薄膜キャパシタは、下部電極層を２つに分離し、一方を上部電極層に接続した構造を有している。

【0003】

特許文献１に記載された薄膜キャパシタは、下部電極層に誘電体層で覆われない部分を設ける必要があることから、その分、キャパシタンスが不足するという問題がある。これを解決するためには、誘電体層に貫通孔を設け、貫通孔を介して下部電極層と上部電極層の一部を接続する方法が考えられる。これによれば、下部電極層の大部分が誘電体層で覆われることから、より大きなキャパシタンスを得ることが可能となる。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１８－２０６８３９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、誘電体層に貫通孔を設けた場合、下部電極層のうち貫通孔に露出する表面が上部電極層の一部である接続部と接するため、この部分における下部電極層と上部電極層の密着性が不足するおそれがあった。このような密着性の不足は、下部電極層がＮｉからなる場合には特に顕著である。

【0006】

この問題を解決するためには、下部電極層のうち貫通孔に露出する表面を粗面化することが有効であるが、下部電極層を粗面化すると、ロールラミネータなどを用いて薄膜キャパシタを回路基板に埋め込む際に、貫通孔のエッジ部分に局所的な応力が集中することがあり、この応力によって誘電体層にクラックや剥離が生じるという問題があった。

【0007】

したがって、本発明は、誘電体層に設けられた貫通孔を介して下部電極層と上部電極層の一部が接続された構造を有する薄膜キャパシタ及びこれを内蔵する回路基板において、下部電極層と上部電極層の密着性を確保しつつ、実装時における信頼性を高めることを目的とする。また、本発明は、このような特徴を有する薄膜キャパシタの製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明による薄膜キャパシタは、下部電極層と、上部電極層と、下部電極層と上部電極層の間に配置された誘電体層とを備え、誘電体層は貫通孔を有し、上部電極層は、貫通孔を介して下部電極層に接続された接続部と、スリットによって接続部から絶縁された電極部とを有し、貫通孔を介して接続部と接する下部電極層の表面は、貫通孔の内壁面に沿った環状領域と、環状領域に囲まれた中央領域とを含み、環状領域は、中央領域よりも表面粗さが小さいことを特徴とする。また、本発明による回路基板は、上記の薄膜キャパシタが内蔵されていることを特徴とする。

【0009】

本発明によれば、接続部と接する下部電極層の表面のうち、中央領域については表面粗さが大きいことから、下部電極層と上部電極層の密着性を高めることができる。さらに、接続部と接する下部電極層の表面のうち、環状領域については表面粗さが小さいことから、貫通孔のエッジ部分に局所的な応力が加わりにくくなる。このため、回路基板への実装時において、誘電体層にクラックや剥離が生じにくくなる。

【0010】

本発明において、環状領域の表面粗さは０．１ｎｍ以上、３ｎｍ以下であり、中央領域の表面粗さは３ｎｍ超、５０ｎｍ以下であっても構わない。また、環状領域の幅は０．１μｍ以上、１０μｍ以下であっても構わない。これによれば、下部電極層と上部電極層の密着性を十分に確保しつつ、信頼性を高めることが可能となる。

【0011】

本発明において、下部電極層はＮｉからなるものであっても構わない。Ｎｉは密着性が低く、且つ、ヤング率が高いが、本発明によれば、密着性と信頼性を両立させることが可能となる。

【0012】

本発明による薄膜キャパシタの製造方法は、下部電極層の表面に誘電体層を形成する第１の工程と、誘電体層に貫通孔を形成する第２の工程と、誘電体層の表面に上部電極層を形成する第３の工程と、上部電極層にスリットを形成することにより、貫通孔を介して下部電極層に接続された接続部と、スリットによって接続部から絶縁された電極部とを形成する第４の工程とを備え、第２の工程は、貫通孔に露出する下部電極層の表面のうち、貫通孔の内壁面に沿った環状領域の表面粗さが、環状領域に囲まれた中央領域の表面粗さよりも小さくなるよう、ウェットエッチングによって行うことを特徴とする。

【0013】

本発明によれば、環状領域の方が中央領域よりも表面粗さが小さくなるよう誘電体層をウェットエッチングしていることから、密着性と信頼性を両立させた薄膜キャパシタを作製することが可能となる。

【0014】

本発明において、第２の工程は、貫通孔よりも径の小さい第１のマスクを介して誘電体層をウェットエッチングすることにより、中央領域を露出させる第１のウェットエッチング工程と、第１のマスクよりも径の大きい第２のマスクを介して誘電体層をウェットエッチングすることにより、環状領域を露出させる第２のウェットエッチング工程とを含むものであっても構わない。これによれば、表面粗さの小さい環状領域と表面粗さの大きい中央領域を確実に形成することができる。

【0015】

或いは、第２の工程は、貫通孔よりも径の小さいマスクを介して誘電体層をウェットエッチングすることにより、マスクの開口部と重なる中央領域と、マスクで覆われた環状領域を露出させても構わない。これによれば、表面粗さの小さい環状領域と表面粗さの大きい中央領域を少ない工程数で形成することができる。

【発明の効果】

【0016】

このように、本発明によれば、誘電体層に設けられた貫通孔を介して下部電極層と上部電極層の一部が接続された構造を有する薄膜キャパシタ及びこれを内蔵する回路基板において、下部電極層と上部電極層の密着性を確保しつつ、実装時における信頼性を高めることが可能となる。また、本発明によれば、このような特徴を有する薄膜キャパシタの製造方法を提供することが可能となる。

【図面の簡単な説明】

【0017】

【図1】図１は、本発明の一実施形態による薄膜キャパシタ１の構造を説明するための模式的な断面図である。

【図2】図２は、接続部２２と下部電極層１０の接触部分を拡大して示す略断面図である。

【図3】図３は、本実施形態による薄膜キャパシタ１を内蔵した回路基板２の模式的な断面図である。

【図4】図４は、薄膜キャパシタ１を回路基板２に埋め込む工程を説明するための模式的な拡大断面図である。

【図5】図５は、薄膜キャパシタ１の製造方法を説明するための工程図である。

【図6】図６は、薄膜キャパシタ１の製造方法を説明するための工程図である。

【図7】図７は、薄膜キャパシタ１の製造方法を説明するための工程図である。

【図8】図８は、薄膜キャパシタ１の製造方法を説明するための工程図である。

【図9】図９は、貫通孔３０ｂの平面図である。

【図10】図１０は、環状領域Ａ１と中央領域Ａ２を形成する第１の方法を説明するための工程図である。

【図11】図１１は、環状領域Ａ１と中央領域Ａ２を形成する第２の方法を説明するための工程図である。

【図12】図１２は、実際に貫通孔３０ｂを形成したサンプルの写真である。

【発明を実施するための形態】

【0018】

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

【0019】

図１は、本発明の一実施形態による薄膜キャパシタ１の構造を説明するための模式的な断面図である。

【0020】

図１に示すように、本実施形態による薄膜キャパシタ１は、下部電極層１０と、上部電極層２０と、下部電極層１０と上部電極層２０の間に配置された誘電体層３０とを備えている。下部電極層１０は、薄膜キャパシタ１の基材となる部分であり、例えばニッケル（Ｎｉ）からなる。下部電極層１０の材料として例えばＮｉ（ニッケル）を用いるのは、後述するように、誘電体層３０を焼成する工程において下部電極層１０が誘電体層３０の支持体として用いられるため、高温に耐える必要があるからである。上部電極層２０は例えば銅（Ｃｕ）からなり、シード層Ｓと電解メッキ層Ｐの積層膜からなる。

【0021】

誘電体層３０は、例えば、ペロブスカイト系の誘電体材料によって構成される。ペロブスカイト系の誘電体材料としては、ＢａＴｉＯ_３（チタン酸バリウム）、（Ｂａ_１－ＸＳｒ_Ｘ）ＴｉＯ_３（チタン酸バリウムストロンチウム）、（Ｂａ_１－ＸＣａ_Ｘ）ＴｉＯ_３、ＰｂＴｉＯ_３、Ｐｂ（Ｚｒ_ＸＴｉ_１－Ｘ）Ｏ_３等のペロブスカイト構造を持った（強）誘電体材料や、Ｐｂ（Ｍｇ_１／３Ｎｂ_２／３）Ｏ_３等に代表される複合ペロブスカイトリラクサー型強誘電体材料や、Ｂｉ_４Ｔｉ_３Ｏ_１２、ＳｒＢｉ_２Ｔａ_２Ｏ_９等に代表されるビスマス層状化合物、（Ｓｒ_１－ＸＢａ_Ｘ）Ｎｂ_２Ｏ_６、ＰｂＮｂ_２Ｏ_６等に代表されるタングステンブロンズ型強誘電体材料等から構成される。ここで、ペロブスカイト構造、ペロブスカイトリラクサー型強誘電体材料、ビスマス層状化合物、タングステンブロンズ型強誘電体材料において、ＡサイトとＢサイト比は、通常整数比であるが、特性向上のため、意図的に整数比からずらしてもよい。なお、誘電体層３０の特性制御のため、誘電体層３０に適宜、副成分として添加物質が含有されていてもよい。誘電体層３０の厚さは、例えば１０ｎｍ～１０００ｎｍである。

【0022】

上部電極層２０には、リング状のスリットＳＬが設けられており、これによって電極部２１と接続部２２に分離される。電極部２１は、薄膜キャパシタ１の一方の容量電極として機能する部分であり、誘電体層３０を介して、薄膜キャパシタ１の他方の容量電極として機能する下部電極層１０と対向する。これに対し、接続部２２は、誘電体層３０に設けられた貫通孔３０ｂを介して下部電極層１０に接続される。これにより、接続部２２は下部電極層１０と同電位となる。かかる構造により、下部電極層１０に対する電気的接続を上部電極層２０側から行うことができるとともに、下部電極層１０の大部分が誘電体層３０を介して電極部２１と対向することから、大きなキャパシタンスを得ることが可能となる。

【0023】

図２は、接続部２２と下部電極層１０の接触部分を拡大して示す略断面図である。

【0024】

図２に示すように、貫通孔３０ｂを介して接続部２２と接する下部電極層１０の表面は、貫通孔３０ｂの内壁面（エッジ）に沿った環状領域Ａ１と、環状領域Ａ１に囲まれた中央領域Ａ２とを含んでいる。そして、環状領域Ａ１については比較的平坦性が高いのに対し、中央領域Ａ２は粗面化されている。つまり、環状領域Ａ１の方が中央領域Ａ２よりも表面粗さが小さい。これは、中央領域Ａ２を粗面化することにより、例えばＮｉからなる下部電極層１０と例えばＣｕからなる上部電極層２０の密着性を高めるとともに、環状領域Ａ１を比較的平坦とすることにより、貫通孔３０ｂのエッジ部分に局所的な応力が加わりにくくするためである。

【0025】

図３は、本実施形態による薄膜キャパシタ１を内蔵した回路基板２の模式的な断面図である。

【0026】

図３に示す回路基板２は、複数の絶縁樹脂層４１～４３が積層されており、絶縁樹脂層４２に薄膜キャパシタ１が埋め込まれた構造を有している。回路基板２の上面には半導体チップ５０が搭載されている。また、回路基板２には、電源パターン６２Ｖ～６４Ｖ、グランドパターン６２Ｇ～６４Ｇ、信号パターン６２Ｓ～６４Ｓが設けられている。電源パターン６４Ｖ、グランドパターン６４Ｇ、信号パターン６４Ｓは、回路基板２の下面に設けられた外部端子を構成する。半導体チップ５０の種類については特に限定されないが、少なくとも、電源端子６１Ｖ、グランド端子６１Ｇ、信号端子６１Ｓを有している。これらの端子６１Ｖ，６１Ｇ，６１Ｓは、それぞれ電源パターン６２Ｖ、グランドパターン６２Ｇ、信号パターン６２Ｓに接続されている。

【0027】

電源パターン６２Ｖは、ビア導体６５Ｖを介して電源パターン６３Ｖに接続される。また、電源パターン６３Ｖは、ビア導体６６Ｖを介して電源パターン６４Ｖに接続されるとともに、ビア導体６７Ｖを介して薄膜キャパシタ１の電極部２１に接続される。グランドパターン６２Ｇは、ビア導体６５Ｇを介してグランドパターン６３Ｇに接続される。また、グランドパターン６３Ｇは、ビア導体６６Ｇを介してグランドパターン６４Ｇに接続されるとともに、ビア導体６７Ｇを介して薄膜キャパシタ１の接続部２２に接続される。

【0028】

これにより、薄膜キャパシタ１の一方の容量電極（上部電極層２０の電極部２１）に電源電位が与えられ、他方の容量電極（下部電極層１０）にグランド電位が与えられることから、半導体チップ５０に対するデカップリングコンデンサとして機能する。

【0029】

信号パターン６２Ｓは、ビア導体６５Ｓを介して信号パターン６３Ｓに接続される。また、信号パターン６３Ｓは、ビア導体６６Ｓを介して信号パターン６４Ｓに接続される。

【0030】

薄膜キャパシタ１の回路基板２への埋め込みは、ロールラミネータを用いることができる。つまり、模式的な拡大断面図である図４に示すように、絶縁樹脂層４１を形成した後、ロール３を回転させながら絶縁樹脂層４１の表面に薄膜キャパシタ１をラミネートすることができる。ロールラミネータを用いて薄膜キャパシタ１を搭載する際には、ロール３の加重が加わる部分において薄膜キャパシタ１に曲げ応力が加わる。この時、符号Ｂで示す領域、つまり、下部電極層１０、上部電極層２０及び誘電体層３０が接する領域に最も強い応力が加わり、場合によっては誘電体層３０にクラックや剥離が生じることがある。このような現象は、下部電極層１０と上部電極層２０のヤング率の差が大きい場合には特に顕著である。

【0031】

しかしながら、本実施形態による薄膜キャパシタ１は、領域Ｂに相当する部分において下部電極層１０の表面、つまり環状領域Ａ１の表面粗さが低減されていることから、局所的な応力の集中が生じにくい。これにより、薄膜キャパシタ１を回路基板２に埋め込む工程において、誘電体層３０にクラックや剥離が生じにくくなることから、製品の信頼性が向上する。また、下部電極層１０の表面のうち、貫通孔３０ｂの内壁面から離れた中央領域Ａ２は粗面化されていることから、下部電極層１０と上部電極層２０の密着性を高めることが可能となる。

【0032】

ここで、誘電体層３０のクラックや剥離を防止するためには、環状領域Ａ１の表面粗さを０．１ｎｍ以上、３ｎｍ以下とすることが好ましく、環状領域Ａ１の幅を０．１μｍ以上、１０μｍ以下とすることが好ましい。また、下部電極層１０と上部電極層２０の密着性を十分に高めるためには、中央領域Ａ２の表面粗さを３ｎｍ超、５０ｎｍ以下とすることが好ましく、中央領域Ａ２の面積を環状領域Ａ１の面積よりも大きくすることが好ましい。

【0033】

次に、本実施形態による薄膜キャパシタ１の製造方法について説明する。

【0034】

図５～図１０は、本実施形態による薄膜キャパシタ１の製造方法を説明するための工程図である。

【0035】

まず、図５に示すように、厚さ１５μｍ程度のＮｉからなる下部電極層１０を用意し、その表面にチタン酸バリウムなどからなる誘電体層３０を形成し、焼成する。この時、下部電極層１０にも高温が加わるが、下部電極層１０の材料としてＮｉなどの高融点金属を用いることにより、焼成温度に耐えることが可能である。次に、図６に示すように、誘電体層３０をパターニングすることにより、誘電体層３０に貫通孔３０ｂを形成する。貫通孔３０ｂが形成された領域においては下部電極層１０の表面が露出する。

【0036】

図９は貫通孔３０ｂの平面図である。図９に示す例では、貫通孔３０ｂの平面形状が円形であり、貫通孔３０ｂから露出する下部電極層１０の表面は、貫通孔３０ｂの内壁面に沿った幅Ｗの環状領域Ａ１と、環状領域Ａ１に囲まれた中央領域Ａ２によって構成される。上述の通り、環状領域Ａ１の方が中央領域Ａ２よりも表面粗さが小さい。このような特性を有する環状領域Ａ１と中央領域Ａ２を形成する方法については特に限定されないが、例えば、下記の方法を用いることができる。

【0037】

まず、図１０（ａ）に示すように、誘電体層３０の表面に開口部の径がφ１であるマスクＲ１を形成し、マスクＲ１を介して誘電体層３０をウェットエッチングする。ここで、マスクＲ１の開口部の径φ１は、最終的に形成する貫通孔３０ｂよりも小さく設計する。エッチング液としては、フッ化アンモニウムと塩酸の混合溶液を用いることができる。この時、エッチング液の組成や温度、エッチング時間、エッチング液の供給方法などを調整することにより、下部電極層１０に対するエッチングレートを比較的高く設定する。これにより、誘電体層３０から露出する下部電極層１０の表面は、表面粗さの大きい状態となる。この部分は、中央領域Ａ２に相当する。

【0038】

次に、マスクＲ１を除去した後、図１０（ｂ）に示すように、誘電体層３０の表面に開口部の径がφ２であるマスクＲ２を形成し、マスクＲ２を介して誘電体層３０を再度ウェットエッチングする。ここで、マスクＲ２の開口部の径φ２は、マスクＲ１の開口部の径φ１よりも大きく、最終的に形成する貫通孔３０ｂとほぼ同じか、やや小さく設計する。エッチング液としては、フッ化アンモニウムと塩酸の混合溶液を用いることができる。この時、エッチング液の組成や温度、エッチング時間、エッチング液の供給方法などを調整することにより、下部電極層１０に対するエッチングレートをできるだけ低く設定する。これにより、誘電体層３０から新たに露出する下部電極層１０の表面は、表面粗さの小さい状態となる。この部分は、環状領域Ａ１に相当する。

【0039】

このように、異なるマスクＲ１，Ｒ２を用いた２段階のウェットエッチングを行えば、表面粗さの小さい環状領域Ａ１と表面粗さの大きい中央領域Ａ２を確実に形成することが可能となる。

【0040】

或いは、図１１に示すように、誘電体層３０の表面に開口部の径がφ３であるマスクＲ３を形成し、マスクＲ３を介して誘電体層３０をウェットエッチングする。ここで、マスクＲ３の開口部の径φ３は、最終的に形成する貫通孔３０ｂよりも小さく設計する。エッチング液としては、フッ化アンモニウムと塩酸の混合溶液を用いることができる。この時、エッチング液の組成や温度、エッチング液の供給方法などを調整することにより、下部電極層１０に対するエッチングレートを比較的低く設定するとともに、エッチング時間を長く設定する。これにより、マスクＲ３で覆われている領域においても誘電体層３０のサイドエッチが進行することから、マスクＲ３の開口部の径φ３よりも大きな貫通孔３０ｂを形成することができる。そして、マスクＲ３の開口部と重なる部分は、より長時間に亘ってエッチング液に晒されることから、表面粗さの大きい中央領域Ａ２となり、マスクＲ３で覆われた部分はエッチング液に晒される時間が短いことから、表面粗さの小さい環状領域Ａ１となる。

【0041】

このように、誘電体層３０のサイドエッチを利用すれば、より少ない工程数で環状領域Ａ１と中央領域Ａ２を形成することが可能となる。

【0042】

図１２（ａ）は、実際に貫通孔３０ｂを形成したサンプルの写真であり、図１２（ｂ）はその拡大図である。図１２（ａ），（ｂ）に示すように、下部電極層１０の表面のうち、貫通孔３０ｂの内壁面に沿った環状領域Ａ１は、中央領域Ａ２に比べて表面粗さが明確に小さいことが分かる。

【0043】

次に、図７に示すように、貫通孔３０ｂを含む誘電体層３０の表面に上部電極層２０を形成する。上部電極層２０は、スパッタリング又は無電解メッキによって薄いシード層Ｓを形成した後、シード層Ｓを給電体とした電解メッキを行うことにより形成することができる。これにより、薄いシード層Ｓと厚い電解メッキ層Ｐの積層体からなる上部電極層２０が形成される。この時、貫通孔３０ｂ内においては、上部電極層２０と下部電極層１０が接触するが、下部電極層１０の表面のうち中央領域Ａ２が粗面化されていることから、両者の密着性が十分に確保される。

【0044】

次に、図８に示すように、下部電極層１０を例えば１０μｍ程度に薄くした後、図１に示すように、上部電極層２０をパターニングすることにより、スリットＳＬを形成する。これにより、電極部２１と接続部２２がスリットＳＬによって互いに絶縁分離され、図１に示した本実施形態による薄膜キャパシタ１が完成する。

【0045】

このように、本実施形態においては、誘電体層３０に貫通孔３０ｂを形成する際、貫通孔３０ｂに露出する下部電極層１０の表面のうち、環状領域Ａ１の表面粗さが中央領域Ａ２の表面粗さよりも小さくなるような条件でウェットエッチングを行っていることから、下部電極層１０と上部電極層２０の密着性を確保しつつ、回路基板２への実装時において懸念される誘電体層３０のクラックや剥離を防止することが可能となる。

【0046】

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

【符号の説明】

【0047】

１ 薄膜キャパシタ
２ 回路基板
３ ロール
１０ 下部電極層
２０ 上部電極層
２１ 電極部
２２ 接続部
３０ 誘電体層
３０ｂ 貫通孔
４１～４３ 絶縁樹脂層
５０ 半導体チップ
６１Ｇ グランド端子
６１Ｓ 信号端子
６１Ｖ 電源端子
６２Ｇ～６４Ｇ グランドパターン
６２Ｓ～６４Ｓ 信号パターン
６２Ｖ～６４Ｖ 電源パターン
６５Ｇ～６７Ｇ，６５Ｓ～６７Ｓ，６５Ｖ～６７Ｖ ビア導体
Ａ１ 環状領域
Ａ２ 中央領域
Ｐ 電解メッキ層
Ｒ１～Ｒ３ マスク
Ｓ シード層
ＳＬ スリット

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】