(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-01-30
(45)【発行日】2024-02-07
(54)【発明の名称】画素ユニット及び画素ユニットの信号処理方法
(51)【国際特許分類】
H01L 27/146 20060101AFI20240131BHJP
H04N 25/76 20230101ALI20240131BHJP
【FI】
H01L27/146 A
H04N25/76
(21)【出願番号】P 2022527808
(86)(22)【出願日】2021-06-25
(86)【国際出願番号】 CN2021102394
(87)【国際公開番号】W WO2022095474
(87)【国際公開日】2022-05-12
【審査請求日】2022-05-12
(31)【優先権主張番号】202011232475.5
(32)【優先日】2020-11-06
(33)【優先権主張国・地域又は機関】CN
(73)【特許権者】
【識別番号】507232478
【氏名又は名称】北京大学
【氏名又は名称原語表記】PEKING UNIVERSITY
【住所又は居所原語表記】No.5, Yiheyuan Road, Haidian District, Beijing 100871, China
(74)【代理人】
【識別番号】100112656
【氏名又は名称】宮田 英毅
(74)【代理人】
【識別番号】100089118
【氏名又は名称】酒井 宏明
(72)【発明者】
【氏名】劉曉彦
(72)【発明者】
【氏名】劉力橋
(72)【発明者】
【氏名】杜剛
【審査官】宮本 博司
(56)【参考文献】
【文献】特開2017-037934(JP,A)
【文献】中国特許出願公開第108666336(CN,A)
【文献】米国特許出願公開第2017/0339359(US,A1)
【文献】特開2014-060573(JP,A)
【文献】米国特許出願公開第2015/0312461(US,A1)
【文献】特開2018-006989(JP,A)
【文献】特開2014-170944(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 27/146
H04N 25/76
(57)【特許請求の範囲】
【請求項1】
1つのN型主画素と、1つのP型主画素と、1つの副画素とを含む少なくとも1つの画素を備え、
前記N型主画素、P型主画素、及び副画素は、いずれもNチャネル型MOSFET構造、埋め込み酸化物層、及び基板を含み、
前記N型主画素とP型主画素は、いずれも露光に応じて、露光強さに対応する電流を前記副画素に出力し、
前記副画素は、前記N型主画素とP型主画素の間で、前記電流に応じて、N型主画素とP型主画素の信号差分を生成して出力する、ことを特徴とする画素ユニット。
【請求項2】
隣接する少なくとも1つの第1画素と1つの第2画素を備え、
前記第1画素は、1つのN型主画素を含み、
前記第2画素は、1つのP型主画素を含み、
前記第1画素と前記第2画素は、1つの副画素を共有し、
前記N型主画素、P型主画素、及び副画素は、いずれもNチャネル型MOSFET構造、埋め込み酸化物層、及び基板を含み、
前記N型主画素とP型主画素は、いずれも露光に応じて、露光強さに対応する電流を前記副画素に出力し、
前記副画素は、前記電流に応じて、N型主画素とP型主画素の信号差分を生成して出力する、ことを特徴とする画素ユニット。
【請求項3】
前記Nチャネル型MOSFET構造は、Nチャネル型MOSFETソース領域、Nチャネル型MOSFETチャネル領域、及びNチャネル型MOSFETドレイン領域を含む、ことを特徴とする
請求項1又は請求項2に記載の画素ユニット。
【請求項4】
前記Nチャネル型MOSFETチャネル領域のシリコンフィルムの厚さは、5ナノメートルから20ナノメートルである、ことを特徴とする
請求項3に記載の画素ユニット。
【請求項5】
前記Nチャネル型MOSFETソース領域と前記Nチャネル型MOSFETドレイン領域の長さは、20ナノメートルから90ナノメートルである、ことを特徴とする
請求項3に記載の画素ユニット。
【請求項6】
前記埋め込み酸化物層の厚さは、10ナノメートルから30ナノメートルである、ことを特徴とする
請求項1又は請求項2に記載の画素ユニット。
【請求項7】
前記N型主画素における基板は、N型ドープウェルであり、
前記P型主画素における基板は、P型ドープウェルである、ことを特徴とする
請求項1又は請求項2に記載の画素ユニット。
【請求項8】
前記N型主画素と、P型主画素と、副画素との間は、浅いトレンチ隔離によって隔離される、ことを特徴とする
請求項1又は請求項2に記載の画素ユニット。
【請求項9】
請求項1または請求項2に記載の画素ユニットを用いた画素ユニットの信号処理方法であって、
画素ユニットにおけるN型主画素に正の電圧を印加し、P型主画素に負の電圧を印加することと、
前記画素ユニットを露光させることと、
前記N型主画素とP型主画素が、露光に応じて、露光強さに対応する電流を前記副画素に出力することと、
前記副画素が、前記電流に応じて、N型主画素とP型主画素の信号差分を生成して出力することと、含むことを特徴とする画素ユニットの信号処理方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、光電検出器分野に関し、特に画素ユニットおよび画素ユニットの信号処理方法に関する。
【背景技術】
【0002】
画像検知および処理システムは、特に顔認識、セキュリティモニタリング、自動運転などの分野で、生産および生活で広く使用されている。現在の主流の画像検知および処理システムでは、イメージング機能は、CMOS-APSオプトエレクトロニクスデバイスなどの画像センサーによって完了され、完全な画像データは、処理のために画像信号プロセッサに送信される。画像センサーのイメージング品質が向上し続けるにつれて、画像センサーによって生成される一次画像のデータ量は増加し続ける。インテリジェントな視覚認識などのアプリケーションでは、一次画像データに大量の情報の冗長性があり、データの送信と処理に大きなプレッシャーをもたらし、システムのデータの送信と処理に不必要な遅延と電力消費をもたらす。同時に、エッジコンピューティング、モノのインターネットなどの分野での高速かつ低電力の画像処理に対する需要が高まっており、より効率的な画像検知および処理システムが必要とされている。
【0003】
画素アレイレイヤにおいて、相応の前処理回路を設計することにより、一次画像信号をリアルタイムで処理できるため、一次画像に対して特徴抽出と情報フィルタリングを実行し、データ送信ユニットと画像処理ユニットの計算量を削減できる。現在の画像前処理スキームには、主に、コンパレータや畳み込み計算回路などのさまざまな機能回路を画素内または画素周辺に追加することが含まれている。画素信号をすぐに処理し、余分なデータを除外し、意味のあるデータのみを画像処理ユニットに入力してさらに処理することで、計算に必要な時間コストとエネルギー消費を削減し、システム全体の運用効率を向上させる。ただし、画素レイヤに前処理回路を追加すると、回路が複雑になり、画素面積が増加する。
【発明の概要】
【発明が解決しようとする課題】
【0004】
要約すると、センサー内で効率的な画像処理を実行でき、画素面積を増加させることなく、回路の複雑度が低い画素ユニットおよび画素ユニットの信号処理方法を提供する必要がある。
【課題を解決するための手段】
【0005】
本願は、上記の技術的課題を解決するために、画素ユニット及び画素ユニットの信号処理方法を提供する。
【0006】
第1の態様において、本願は画素ユニットを提供する。当該画素ユニットは、少なくとも1つの画素を備え、前記画素は、1つのN型主画素と、1つのP型主画素と、1つの副画素とを含み、前記N型主画素、P型主画素、及び副画素は、いずれもNチャネル型MOSFET構造、埋め込み酸化物層、及び基板を含み、前記N型主画素とP型主画素は、いずれも露光に応じて、露光強さに対応する電流を前記副画素に出力し、前記副画素は、前記N型主画素とP型主画素の間で、前記電流に応じて、N型主画素とP型主画素の信号差分を生成して出力する。
【0007】
第2の態様において、本願は画素ユニットを提供する。当該画素ユニットは、隣接する少なくとも1つの第1画素と1つの第2画素を備え、前記第1画素は、1つのN型主画素を含み、前記第2画素は、1つのP型主画素を含み、前記第1画素と前記第2画素は、1つの副画素を共有し、前記N型主画素、P型主画素、及び副画素は、いずれもNチャネル型MOSFET構造、埋め込み酸化物層、及び基板を含み、前記N型主画素とP型主画素は、いずれも露光に応じて、露光強さに対応する電流を前記副画素に出力し、前記副画素は、前記電流に応じて、N型主画素とP型主画素の信号差分を生成して出力する。
【0009】
好ましくは、前記Nチャネル型MOSFET構造は、Nチャネル型MOSFETソース領域、Nチャネル型MOSFETチャネル領域、及びNチャネル型MOSFETドレイン領域を含む。
【0010】
好ましくは、前記Nチャネル型MOSFETチャネル領域のシリコンフィルムの厚さは、5ナノメートルから20ナノメートルである。
【0011】
好ましくは、前記Nチャネル型MOSFETソース領域と前記Nチャネル型MOSFETドレイン領域の長さは、20ナノメートルから90ナノメートルである。
【0012】
好ましくは、前記埋め込み酸化物層の厚さは、10ナノメートルから30ナノメートルである。
【0013】
好ましくは、前記N型主画素における基板は、N型ドープウェルであり、前記P型主画素における基板は、P型ドープウェルである。
【0014】
好ましくは、前記N型主画素と前記P型主画素と前記副画素との間は、浅いトレンチ隔離によって隔離される。
【0015】
第3の態様において、本願は、上記の画素ユニットを用いた画素ユニットの信号処理方法であって、画素ユニットにおけるN型主画素に正の電圧を印加し、P型主画素に負の電圧を印加することと、前記画素ユニットを露光させることと、前記N型主画素と前記P型主画素が、露光に応じて、露光強さに対応する電流を前記副画素に出力することと、前記副画素が、前記電流に応じて、前記N型主画素と前記P型主画素の信号差を生成して出力することと、含む画素ユニットの信号処理方法を提供する。
【発明の効果】
【0016】
本願の利点は、2つの主画素の間に副画素を増設することにより、副画素が2つの主画素により送信された電流に応じて、N型主画素とP型主画素の信号差を生成して出力し、受信信号を高効率で直接処理し、出力データ量を削減できる。回路を増やす必要がないので、複雑な回路で画素面積が増えることはない。
【図面の簡単な説明】
【0017】
以下の好ましい実施態様の詳細な説明を読むことにより、他の様々な利点およびメリットが当業者に明らかになる。図面は、好ましい実施態様を示す目的でのみ使用され、本願への制限とは見なされない。また、図面全体を通して、同じ参照符号が同じ部材を示すために使用されている。
【0018】
【
図1】本願により提供された画素ユニットの概念図である。
【
図2】本願により提供された他の画素ユニットの概念図である。
【
図3】本願により提供された画素ユニットの信号処理方法の構造概念図である。
【
図4】本願により提供された画素ユニットの信号処理方法のステップ概略レイアウト図である。
【
図5】本願により提供された画素ユニットの副画素の閾値電圧の変化量の曲線図である。
【発明を実施するための形態】
【0019】
以下、本開示の例示的な実施態様を、添付の図面を参照してより詳細に説明する。図面は本開示の例示的な実施態様を示しているが、本開示は様々な形態で実施することができ、本明細書に記載の実施態様によって限定されるべきではないことを理解されたい。これらの実施態様は、本開示のより完全な理解を可能にし、本開示の範囲を当業者に完全に伝えるために提供される。
【0020】
本願の実施態様により提示する画素ユニットは、
図1に示されたように、少なくとも1つの画素100を備え、画素100は、1つのN型主画素101、1つのP型主画素102、1つの副画素103を含む。
【0021】
N型主画素101とP型主画素102は、いずれも露光に応じて、露光強さに対応する電流を副画素103に出力する。副画素103は、N型主画素101とP型主画素102の間で、電流に応じて、N型主画素101とP型主画素102の信号差分を生成して出力する。
【0022】
第2の態様において、本願が提示する画素ユニットは、
図2に示されたように、隣接する少なくとも1つの第1画素201と1つの第2画素202を備え、第1画素201は、1つのN型主画素101を含み、第2画素202は、1つのP型主画素102を含み、第1画素201と第2画素202は、1つの副画素103を共有する。
【0023】
N型主画素101とP型主画素102は、いずれも露光に応じて、露光強さに対応する電流を副画素103に出力する。副画素103は、電流に応じて、N型主画素101とP型主画素102の信号差分を生成して出力する。
【0024】
図3に示されたように、N型主画素101、P型主画素102、及び副画素103は、いずれもNチャネル型MOSFET構造310、埋め込み酸化物層320、基板330を含む。
【0025】
Nチャネル型MOSFET構造310は、Nチャネル型MOSFETソース領域311、Nチャネル型MOSFETチャネル領域312、Nチャネル型MOSFETドレイン領域313を含む。
【0026】
Nチャネル型MOSFETチャネル領域312のシリコンフィルムTsiの厚さは、5ナノメートルから20ナノメートルである。Nチャネル型MOSFETソース領域311(Ls)の長さは、20ナノメートルから90ナノメートルである。Nチャネル型MOSFETドレイン領域313(Ld)の長さは、20ナノメートルから90ナノメートルである。埋め込み酸化物層320(Tbox)の厚さは、10ナノメートルから30ナノメートルである。Nチャネル型MOSFETチャネル領域312(Lg)の長さは、20ナノメートルから100ナノメートルである。
【0027】
N型主画素101における基板は、N型ドープウェル330aであり、P型主画素102における基板は、P型ドープウェル330bである。
【0028】
N型主画素101及びP型主画素102と副画素103の間は、浅いトレンチ隔離340によって隔離される。
【0029】
主画素は、露光して光信号を電気信号に変換し、画像の一次信号を保存し、副画素は、画像信号の算出結果を生成して保存する。主画素は、N型主画素とP型主画素に分かれており、N型主画素が露光した後に、信号電圧が増加し、P型主画素が露光した後に、信号電圧が減少し、2種類の主画素が生成した信号は、中央の副画素において結合されると、副画素で2つの主画素信号の差分を得ることができる。異なる画素配列方式と露光タイミングにより、この構造は、空間と時間における画素信号の差分計算を実現できる。
【0030】
図2に示されたように、2つの隣接する画素には、異なるタイプの主画素が含まれ、露光後に、2つの主画素の間に位置する副画素において、隣接する画素の信号差分を得ることが出来る。
図1に示されたように、1つの画素には、2種類の主画素と1つの副画素が含まれ、2つの主画素が、それぞれ前後2つのフレームで露光されると、副画素においてこの画素の前後2つのフレームの信号差分を得ることが出来る。空間と時間における画素信号差分は、多くの画像処理アルゴリズムでは事前に算出される必要があるが、この画素構造では、一次信号を生成すると同時に、差分計算の結果を得ることができ、計算効率が向上する。
【0031】
本願の実施態様におけるN型主画素、P型主画素、副画素は、従来のCMOS画素又は他の新しいタイプの画素を用いて実現できる。主画素と副画素の配列方式と露光タイミングは、異なる要件に応じて調整できる。画素内の各構造パラメータは、個別に調整できる。裏面照射方式で主画素を露光できる。画素の基本構造と光電特性を用いて、画素内で光検出、信号保存、及び即時計算を完成することにより、画像処理の遅延とリソース消費を効果的に減少でき、画像処理効率が向上する。
【0032】
第3の態様において、本願は、画素ユニットの信号処理方法を提示し、
図4に示されたように、
画素ユニットにおけるN型主画素に正の電圧を印加し、P型主画素に負の電圧を印加するS101と、
画素ユニットを露光するS102と、
N型主画素とP型主画素が、露光に応じて、露光強さに対応する電流を副画素に出力するS103と、
副画素が、電流に応じて、N型主画素とP型主画素の信号差分を生成して出力するS104とを含む。
【0033】
本願の実施例における光電信号処理方法は、主にリセット、収集、及び読み取りの三つの過程に分割される。対応する電極バイアス条件を表1に示す。
【0034】
【0035】
表1と
図3に示されたように、リセット段階では、MOSFETのソース、ドレイン、及びゲート電圧は、ゼロになり、MOSFETは、切断状態にある。PN接合のN端(N型ドープ領域)に1つのリセットパルス信号Vreset(リセット信号)を印加すると、PN接合は正バイアスされ、正バイアスの電流がフローティングのP型ドープ領域に電荷を注入し、P端(P型ドープ領域)電圧を初期電圧にリセットさせ、Nチャネル型MOSFETソース領域311、Nチャネル型MOSFETチャネル領域312、Nチャネル型MOSFETドレイン領域313の電圧は、いずれもゼロになり、Nチャネル型MOSFETが切断状態になる。P型ドープウェル330bとN型ドープウェル330aに、それぞれリセットパルス信号+Vresetと-Vresetを印加し、ウェル内の電圧を初期電圧にリセットさせる。
【0036】
収集段階では、P型ドープウェル330bに、負の電圧-Vddを印加し、N型ドープウェル330aに、正の電圧+Vddを印加し、ドープウェルにおける埋め込み酸化物層320に近接する領域に空乏領域を生成する。入射された光は、ドープウェルで光生成キャリアを生成し、光生成キャリアは、空乏領域の電界作用で収集される。P型ドープウェル330bの空乏領域における電界方向は、下向きであり、光生成電子が収集され、光が照射された後、P型ドープウェル330bの電位が低下する。N型ドープウェル330aの空乏領域における電界方向は、上向きであり、光生成正孔が収集され、光が照射された後、N型ドープウェル330aの電位が上昇する。副画素103は、2種類の主画素の中央に位置し、2つの隣接する主画素の信号は、副画素103で結合される。2種類の主画素は光が照射された後、信号電圧の変化方向は逆になるので、副画素103で結合され後の信号の一部が互いに打ち消し合うことにより、2つの主画素信号の差分が副画素103で得られる。
【0037】
読み取り段階では、光信号は、埋め込み酸化物層320の上のNチャネル型MOSFETドレイン領域313上のドレイン電極の電流によって読み取られる。Nチャネル型MOSFETドレイン領域313上のドレイン電極、及びNチャネル型MOSFETゲート酸化誘電体層314上のゲート電極は、いずれも正の電圧+Vddである。埋め込み酸化物層320の下に蓄積された光生成キャリアは、埋め込み酸化物層320と基板330との界面での電位を変化させ、埋め込み酸化物層320を介して上方のNチャネル型MOSFETチャネル領域312に作用することにより、Nチャネル型MOSFETチャネルの閾値電圧を変化させる。N型主画素101については、光が照射された後、閾値電圧が減少し、そのドレイン(ドレイン領域313)電流が増加する。P型主画素102については、光が照射された後、閾値電圧が増加し、そのドレイン(ドレイン領域313)電流が減少する。副画素103については、N型主画素101の光強度が、P型主画素102の光強度よりも大きい時、閾値電圧が減少し、そのドレイン(ドレイン領域313)電流が増加し、逆の場合は、閾値電圧が増加し、そのドレイン(ドレイン領域313)電流が減少する。主画素におけるドレイン領域電流を測定することにより、光強度を評価でき、副画素103におけるドレイン(ドレイン領域313)電流を測定することにより、2つの主画素の間の信号差分が得られる。
【0038】
図5に示されたように、2つの隣接する主画素が異なる露光強さにあるとき、副画素103におけるNチャネル型MOSFET構造310の閾値電圧が変化する。異なるラインの主画素2の光照強さは異なり、ライン0の上の主画素2の光照強さは、0であり、ライン1の上の主画素2の光照強さは、1であり、ライン2の上の主画素2の光照強さは、2であり、ライン3の上の主画素2の光照強さは、3であり、ライン4の上の主画素2の光照強さは、4であり、ライン5の上の主画素2の光照強さは、5である。閾値電圧の変化は、主画素1と主画素2の光強度の差分を表すので、主画素2の光強度が増加すると、曲線が下にシフトする。
【0039】
本願の実施態様は、主画素と副画素との組合せによる、画像検知と計算とを一体化した画素の基本構造を提出し、異なるタイプの主画素の信号を結合することにより、計算結果を生成する画素作動メカニズムにより、画素の基本特性を使用して画像の効率的な前処理を実現する。
【0040】
本願の実施態様では、2つの主画素の間に副画素を加えることにより、副画素が2つの主画素から送信された電流に従って、N型主画素とP型主画素の信号差分を生成して出力し、受信信号を高効率で直接処理し、出力データ量を削減できる。回路を増やす必要がないので、複雑な回路で画素面積が増えることはない。本願の実施態様における主画素と副画素は、いずれも基本画素構造であり、計算機能を実現すると同時に、完全な画素構造が保持され、イメージング品質と画素面積を犠牲にすることが回避される。機能回路ではなく、画素の基本物理特性を利用して計算結果を生成し、計算結果は、一次信号と同時に生成され、計算回路と比較して、計算遅延はない。主画素と副画素には、画像の一次情報と計算後の結果がそれぞれ格納され、画像の一次情報を失わないことを前提として、計算結果を生成できる。
【0041】
上記は、本願の好ましい具体的な実施態様にすぎないが、本願の保護範囲はそれに限定されない。本願に開示された技術的範囲内で当業者によって容易に想到され得るいかなる変更または置換も、本願の保護範囲によってカバーされなければならない。したがって、本願の保護範囲は、請求項の保護範囲に準ずる。