特許 7429071 生成行列の三角因数分解を使用した誤り訂正符号化におけるデータのシステマティック符号化のための方法および装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-30

(45)【発行日】2024-02-07

(54)【発明の名称】生成行列の三角因数分解を使用した誤り訂正符号化におけるデータのシステマティック符号化のための方法および装置

(51)【国際特許分類】

   H03M 13/29 20060101AFI20240131BHJP

   H03M 13/00 20060101ALI20240131BHJP

【ＦＩ】

H03M13/29

H03M13/00

【請求項の数】 12

(21)【出願番号】P 2022533227

(86)(22)【出願日】2020-11-14

(65)【公表番号】

(43)【公表日】2023-02-06

(86)【国際出願番号】 IB2020060726

(87)【国際公開番号】W WO2021111218

(87)【国際公開日】2021-06-10

【審査請求日】2022-07-26

(31)【優先権主張番号】16/700,972

(32)【優先日】2019-12-02

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】520190713

【氏名又は名称】ポララン ハベレスメ テクノリジレリ アノニム シルケティ

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】アリカン、エルダル

【審査官】原田 聖子

(56)【参考文献】

【文献】米国特許出願公開第２０１９／０１６５８８７（ＵＳ，Ａ１）

【文献】Erdal Arikan，From Sequential Decoding to Channel Polarization and Back Again，arxiv，2019年09月09日，https://arxiv.org/pdf/1908.09594.pdf

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ １３／２９

Ｈ０３Ｍ １３／００

(57)【特許請求の範囲】

【請求項1】

ソースデータブロック（ＳＤＢ）の信頼できる転送のため通信システムで使用するシステマティックエンコーダ装置であって、
前記システマティックエンコーダ装置は、可逆上三角（ＩＵＴ）行列である外側変換行列および可逆下三角（ＩＬＴ）行列である内側変換行列に基づく三角因数分解（ＴＦ）符号のために構成され、
内側エンコーダと、
外側エンコーダを含み、
前記内側エンコーダは、前記ＳＤＢを受信し、前記内側変換行列の部分行列の逆行列による前記ＳＤＢの像として出力制約ブロック（ＯＣＢ）を生成するように構成され、
前記外側エンコーダは、固定データブロック（ＦＤＢ）と前記ＯＣＢとを受信し、変換出力ブロック（ＴＯＢ）が前記外側変換行列による変換入力ブロック（ＴＩＢ）の像であるという第１のシステマティック符号化制約、前記ＴＯＢが、前記ＴＯＢのサブブロック内に前記ＯＣＢを透過的に含むという第２のシステマティック符号化制約、及び前記ＴＩＢが、前記ＴＩＢのサブブロック内に前記ＦＤＢを透過的に含むという第３のシステマティック符号化制約に従って、前記ＴＯＢを生成するように構成され、
前記内側エンコーダは、前記ＴＯＢを受信し、送信符号ブロック（ＴＣＢ）が前記内側変換行列による前記ＴＯＢの像であるという第４のシステマティック符号化制約、及び前記ＴＣＢが、前記ＴＣＢのサブブロック内に前記ＳＤＢを透過的に含むという第５のシステマティック符号化制約に従って、前記ＴＣＢを生成するようにさらに構成される、
システマティックエンコーダ装置。

【請求項2】

前記ＴＯＢの前記サブブロックは、インデックスがインデックス集合に属する前記ＴＯＢの要素を含み、
前記ＴＩＢの前記サブブロックは、インデックスが前記インデックス集合の補集合に属する前記ＴＩＢの要素を含む
請求項１に記載のシステマティックエンコーダ装置。

【請求項3】

前記内側変換行列の前記部分行列は、列インデックスが前記インデックス集合に属し、
行インデックスが前記インデックス集合に属する前記内側変換行列の要素を含み、
前記ＴＣＢのサブブロックは、インデックスが前記インデックス集合に属する前記ＴＣＢの要素を含み、
請求項２に記載のシステマティックエンコーダ装置。

【請求項4】

前記外側エンコーダは、フィードフォワード計算回路を含み、
前記フィードフォワード計算回路は、ＴＩＢ要素のシーケンスを受信し、受信された各ＴＩＢ要素について、フィードフォワード値を生成するように構成される
請求項２に記載のシステマティックエンコーダ装置。

【請求項5】

前記外側変換行列は、ＩＵＴ Ｔｏｅｐｌｉｔｚ行列であり、
前記フィードフォワード計算回路は、畳み込み回路を備え、前記畳み込み回路は、複数のレジスタ、乗算器、及び加算器を備え、前記畳み込み回路は、インパルス応答に従って構成され、前記インパルス応答は、前記ＩＵＴ Ｔｏｅｐｌｉｔｚ行列の第１行から導出される請求項４に記載のシステマティックエンコーダ装置。

【請求項6】

前記外側エンコーダは、前記フィードフォワード値を、前記ＦＤＢの現在の要素または前記ＯＣＢの現在の要素と共に使用して、前記ＴＩＢの次の要素および前記ＴＯＢの次の要素を生成するようにさらに構成される請求項５に記載のシステマティックエンコーダ装置。

【請求項7】

ソースデータブロック（ＳＤＢ）の信頼できる転送のための通信システムで使用する方法であって、
前記方法は、可逆上三角（ＩＵＴ）行列である外側変換行列および可逆下三角（ＩＬＴ）行列である内側変換行列に基づく三角因数分解（ＴＦ）符号のために構成されたシステマティックエンコーダ装置を使用し、
前記ＳＤＢを受信し、前記内側変換行列の部分行列の逆行列による前記ＳＤＢの像として出力制約ブロック（ＯＣＢ）を生成するように内側エンコーダを構成し、
固定データブロック（ＦＤＢ）と前記ＯＣＢを受信し、変換出力ブロック（ＴＯＢ）が前記外側変換行列による変換入力ブロック（ＴＩＢ）の像であるという第１のシステマティック符号化制約、前記ＴＯＢが、前記ＴＯＢのサブブロック内に前記ＯＣＢを透過的に含むという第２のシステマティック符号化制約、及び前記ＴＩＢが、前記ＴＩＢのサブブロック内に前記ＦＤＢを透過的に含むという第３のシステマティック符号化制約に従って、前記ＴＯＢを生成するように外側エンコーダを構成し、
前記内側エンコーダは、前記ＴＯＢを受信し、送信符号ブロック（ＴＣＢ）が前記内側変換行列による前記ＴＯＢの像であるという第４のシステマティック符号化制約、及び前記ＴＣＢが、前記ＴＣＢのサブブロック内に前記ＳＤＢを透過的に含むという第５のシステマティック符号化制約に従って、前記ＴＣＢを生成するようにさらに構成される
方法。

【請求項8】

前記ＴＯＢの前記サブブロックは、インデックスがインデックス集合に属する前記ＴＯＢの要素を含み、
前記ＴＩＢの前記サブブロックは、インデックスが前記インデックス集合の補集合に属する前記ＴＩＢの要素を含む
請求項７に記載の方法。

【請求項9】

前記内側変換行列の前記部分行列は、行インデックスが前記インデックス集合に属し、列インデックスが前記インデックス集合に属する前記内側変換行列の要素を含み、
前記ＴＣＢの前記サブブロックは、インデックスが前記インデックス集合に属する前記
ＴＣＢの要素を含み、
請求項８に記載の方法。

【請求項10】

前記外側エンコーダがフィードフォワード計算回路を備え、前記フィードフォワード計算回路は、ＴＩＢ要素のシーケンスを受信し、受信された各ＴＩＢ要素についてフィードフォワード値を生成するように構成される
請求項９に記載の方法。

【請求項11】

前記外側変換行列がＩＵＴ Ｔｏｅｐｌｉｔｚ行列であり、
前記フィードフォワード計算回路は、複数のレジスタ、乗算器、及び加算器を含む畳み込み回路を備え、前記畳み込み回路は、インパルス応答に従って構成され、前記インパルス応答は、前記ＩＵＴ Ｔｏｅｐｌｉｔｚ行列の第１の行から得られる
請求項１０に記載の方法。

【請求項12】

前記外側エンコーダは、前記フィードフォワード値を、前記ＦＤＢの現在の要素または前記ＯＣＢの現在の要素と共に使用して、前記ＴＩＢの次の要素および前記ＴＯＢの次の要素を生成するようにさらに構成される
請求項１１に記載の方法。

【発明の詳細な説明】

【背景技術】

【0001】

本発明は、一般に、通信システムにおけるデータのシステマティック符号化のための方法および装置、より詳細には、生成行列の三角因数分解を使用するデータのシステマティック符号化に関する。

【技術分野】

【0002】

現代のデジタルデータ伝送（無線電話、無線データ伝送、プレーヤへの光ディスク伝送、音楽データを受信する音楽プレーヤなど）では、チャネルエンコーダは、ソースデータ・ブロック（ＳＤＢ）を受信し、（ＳＤＢを変換に通すことによって）それに冗長性を追加して、それを導出するＳＤＢよりも伝送チャネル内のノイズから保護された伝送符号ブロックを生成する。送信チャネルの他端の受信機は、チャネルノイズ及び／又は歪みによって破壊されたＴＣＢのバージョンである受信符号ブロック（ＲＣＢ）を受信し、チャネルデコーダを使用してＲＣＢから復号ソースデータブロック（ＤＳＤＢ）を生成する。そして、ＤＳＤＢは、復号されたデータを音声として再生する音楽プレーヤや、復号されたデータをファイルとして記憶する記憶装置などの宛先に転送される。

【0003】

ＤＳＤＢがＳＤＢの同一のコピーでない場合、フレームエラーが発生したと言われる。チャネル符号化のための一般に受け入れられている設計目標は、フレーム誤り率（ＦＥＲ）を許容可能なレベルに低減することである。チャネル符号化の性能の第２の尺度は、シンボル誤り率（ＳＥＲ：ｓｙｍｂｏｌ ｅｒｒｏｒ ｒａｔｅ）であり、これは、ＤＳＤＢがＳＤＢと異なるシンボル（座標）の平均数である。データシンボルがバイナリである場合、ＳＥＲの代わりにビット誤り率（ＢＥＲ：ｂｉｔ ｅｒｒｏｒ ｒａｔｅ）という用語が使用される。多すぎる計算量を犠牲にしてＦＥＲ／ＳＥＲを縮小するチャネル符号は、ほとんど実用的ではない。従来技術では、ＦＥＲ／ＳＥＲと実装の計算量の間の許容可能なトレードオフを達成することができる、線形ブロックエンコーダなどの多くのクラスのチャネルエンコーダが存在する。

【0004】

線形ブロック符号のためのエンコーダの１つのタイプは、ＳＤＢに生成行列を乗算することによってＳＤＢをＴＣＢに符号化する非システマティックエンコーダである。非システマティック符号化では、ＳＤＢは、ＴＣＢの一部として透過的に見えることが保証されない。符号化の代替方法は、ＳＤＢがＴＣＢの一部として透過的に見えることが保証されるシステマティック符号化である。

【0005】

システマティック符号化は、非システマティック符号化よりもいくつかの利点を提供する。第１に、ＳＤＢをＴＣＢの一部として透過的に見せることは、オプションではなくシステム要件となり得る。第２に、システマティック符号化は、通常、ＦＥＲ性能の劣化を引き起こすことなく、ＳＥＲ／ＢＥＲ性能を改善する。第３に、システマティック符号化は、ＲＣＢ上の「ハード決定」が有効なＴＣＢをもたらす場合（ここで、有効性は、特定のパリティチェックが満たされるかどうかをチェックすることによって検証され得る）、復号機能をバイパスすることを可能にする。デコーダをバイパスすることにより、電池式装置で重要なエネルギが節約される。第４に、システマティック符号化は、ターボ符号化［ＢＥＲ１９９６］などのいくつかの符号化スキームで必要であり、この場合、それらの動作のためにシステマティック符号化に依存する反復復号方法が採用される。

【0006】

本発明は、［ＡＲＩ２０１９ｂ］に開示されたより新しいタイプの線形ブロック符号である、三角因数分解（ＴＦ）符号のためのシステマティック符号化方法を提供する。ＴＦ符号は、符号生成行列の外側変換行列と内側変換行列への三角因数分解に基づいている。ＴＦ符号の一実施形態では、外側変換行列は、可逆上三角（ＩＵＴ）行列であり、内側変換行列は、可逆下三角（ＩＬＴ）行列である。ＴＦ符号のより具体的な実施形態は、極性調整畳み込み（ＰＡＣ）符号であり、これも［ＡＲＩ２０１９ｂ］で導入され、［ＡＲＩ２０１９ｃ］でさらに論じられる。

【0007】

ＴＦ符号またはＰＡＣ符号のシステマティック符号化のために特に設計された方法は、従来技術には存在しない。本発明は、ＴＦ符号のためのシステマティック符号化方法と、ＰＡＣ符号などのそれらの様々な実施形態とを提供する。本明細書で提供されるシステマティック符号化方法は、システマティック符号化の計算量を低減するために、ＴＦ符号の特殊な特性とそれらの様々な実施形態を利用する。

【0008】

ＰＡＣ符号では、外側変換行列はＩＵＴ Ｔｏｅｐｌｉｔｚ行列である。ＰＡＣ符号のＩＵＴ Ｔｏｅｐｌｉｔｚ外側変換行列は、不規則畳み込み符号を生じさせる。畳み込み符号は、Ｅｌｉａｓ［ＥＬＩ１９５４］によって導入された誤り訂正符号の周知のクラスである。不規則畳み込み符号は、極化現象［ＡＲＩ２００９ｂ］に応じて、エンコーダに受け入れられるソースビット数が時間的に変化する畳み込み符号の一般化である。不規則畳み込み符号のためのシステマティックエンコーダは、先行技術における対応物を伴わない本発明の新規性である。

【0009】

ＰＡＣ符号では、内側変換行列は、ポーラ符号に関連して［ＡＲＩ２００９］で導入された変換の一種であるポーラ変換とされている。ポーラ符号は、低計算量の符号化及び復号化アルゴリズム［ＡＲＩ２００９］によってチャネル容量を達成することができる符号のクラスである。ポーラ符号のシステマティック符号化は、最初に［ＡＲＩ２０１１］で論じられた。ポーラ符号のシステマティック符号化を低計算量で実行するための再帰的方法が、［ＡＲＩ２０１３］に開示されている。［ＣＨＥ２０１６］、［ＳＡＲ２０１４］、［ＳＡＲ２０１６］、［ＷＡＮ２０１４］には、［ＡＲＩ２０１３］の再帰原理をシステマティックポーラ符号化に利用した具体的な手法が掲載されている。

【0010】

ポーラ符号のシステマティック符号化に関する先行技術の方法は、ＰＡＣ符号のシステマティック符号化の一部として直接使用することができない。ポーラ符号とは異なり、ＰＡＣ符号化におけるポーラ変換への入力は、凍結シンボルを有することを保証されない。実際、ＰＡＣ符号化の主な動機は、［ＡＲＩ２００９ｃ］で説明されているように、ポーラ変換入力の座標を固定しないようにし、チャネル容量の損失を避けることである。

【0011】

本発明の原理は、ポーラ変換のクラスよりも広いクラスの内側変換であるＩＬＴ行列として表すことができる任意の内側変換のためのシステマティック符号化のための方法を提供する。これは、極符号のシステマティック符号化に関する従来技術とは異なる本発明の原理の別の態様である。

【0012】

システマティック符号化に加えて、本発明の原理は、ＴＦ符号およびＰＡＣ符号の短縮化のために使用することができる。短縮化は、ある符号のブロック長を調整する方法である。［ＨＵＡ２０１６］、［ＷＡＮ２０１４］、［ＡＲＩ２０１９ａ］などのポーラ符号に関する従来技術は、どのように短縮化およびシステマティック符号化を実施できるかを示している。同様の方法を適用して、本発明の原理によるＴＦ符号のシステマティック符号化への短縮を統合することができる。

【先行技術文献】

【非特許文献】

【0013】

【文献】［ＡＲＩ２００９］ Ｅ． Ａｒｉｋａｎ， “Ｃｈａｎｎｅｌ Ｐｏｌａｒｉｚａｔｉｏｎ：Ａ Ｍｅｔｈｏｄ ｆｏｒ Ｃｏｎｓｔｒｕｃｔｉｎｇ Ｃａｐａｃｉｔｙ－Ａｃｈｉｅｖｉｎｇ Ｃｏｄｅｓ ｆｏｒ Ｓｙｍｍｅｔｒｉｃ Ｂｉｎａｒｙ－Ｉｎｐｕｔ Ｍｅｍｏｒｙｌｅｓｓ Ｃｈａｎｎｅｌｓ，” ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｉｎｆｏｒｍａｔｉｏｎ Ｔｈｅｏｒｙ， ｖｏｌ． ５５， ｎｏ． ７， ｐｐ． ３０５１－３０７３， Ｊｕｌ．２００９．

【文献】［ＡＲＩ２０１１］ Ｅ． Ａｒｉｋａｎ， “Ｓｙｓｔｅｍａｔｉｃ Ｐｏｌａｒ Ｃｏｄｉｎｇ，” ＩＥＥＥ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｌｅｔｔｅｒｓ， ｖｏｌ． １５， ｎｏ． ８， ｐｐ． ８６０－８６２， Ａｕｇ． ２０１１．

【文献】［ＡＲＩ２０１３］ Ｅ． Ａｒｉｋａｎ， “Ｍｅｔｈｏｄ ａｎｄ ｓｙｓｔｅｍ ｆｏｒ ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｉｎ ｔｒａｎｓｍｉｔｔｉｎｇ ｄａｔａ ｕｓｉｎｇ ｌｏｗ ｃｏｍｐｌｅｘｉｔｙ ｓｙｓｔｅｍａｔｉｃ ｅｎｃｏｄｅｒ，” Ｕ．Ｓ． Ｐａｔｅｎｔ Ｎｏ． ８，３４７，１８６ Ｂ１， ０１－Ｊａｎ－２０１３．

【文献】［ＡＲＩ２０１９ａ］ Ｅ． Ａｒｉｋａｎ， “Ｍｅｔｈｏｄ ａｎｄ ｓｙｓｔｅｍ ｆｏｒ ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｉｎ ｔｒａｎｓｍｉｔｔｉｎｇ ｄａｔａ ｕｓｉｎｇ ｌｏｗ ｃｏｍｐｌｅｘｉｔｙ ｓｙｓｔｅｍａｔｉｃ ｅｎｃｏｄｅｒ，” Ｕ．Ｓ． Ｐａｔｅｎｔ Ｐｕｂｌｉｃａｔｉｏｎ Ｎｏ． ２０１９０１６５８８７， ３０－０５－２０１９．

【文献】［ＡＲＩ２０１９ｂ］ Ｅ． Ａｒｉｋａｎ， “Ｍｅｔｈｏｄｓ ａｎｄ ａｐｐａｒａｔｕｓ ｆｏｒ ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｉｎｇ ｗｉｔｈ ｔｒｉａｎｇｕｌａｒ ｆａｃｔｏｒｉｚａｔｉｏｎ ｏｆ ｇｅｎｅｒａｔｏｒ ｍａｔｒｉｘ，” Ｕ．Ｓ． Ｐａｔｅｎｔ Ａｐｐｌｉｃａｔｉｏｎ Ｎｏ． １６４５３８８７， ８４ ｐａｇｅｓ ２６－Ｊｕｎ－２０１９．

【文献】［ＡＲＩ２０１９ｃ］ Ｅ． Ａｒｉｋａｎ， “Ｆｒｏｍ ｓｅｑｕｅｎｔｉａｌ ｄｅｃｏｄｉｎｇ ｔｏ ｃｈａｎｎｅｌ ｐｏｌａｒｉｚａｔｉｏｎ ａｎｄ ｂａｃｋ ａｇａｉｎ，” ａｒＸｉｖ：１９０８．０９５９４ ［ｃｓ， ＩＴ］， ２６ Ａｕｇ． ２０１９．

【文献】［ＢＥＲ１９９６］ Ｃ． Ｂｅｒｒｏｕ ａｎｄ Ａ． Ｇｌａｖｉｅｕｘ， “Ｎｅａｒ ｏｐｔｉｍｕｍ ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｎｇ ｃｏｄｉｎｇ ａｎｄ ｄｅｃｏｄｉｎｇ： ｔｕｒｂｏ－ｃｏｄｅｓ，” ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ， ｖｏｌ． ４４， ｎｏ． １０， ｐｐ． １２６１－１２７１， Ｏｃｔ． １９９６．

【文献】［ＣＨＥ２０１６］ Ｇ． Ｔ．Ｃｈｅｎ， Ｚ． Ｚｈａｎｇ， Ｃ． Ｚｈｏｎｇ， ａｎｄ Ｌ． Ｚｈａｎｇ， “Ａ Ｌｏｗ Ｃｏｍｐｌｅｘｉｔｙ Ｅｎｃｏｄｉｎｇ Ａｌｇｏｒｉｔｈｍ ｆｏｒ Ｓｙｓｔｅｍａｔｉｃ Ｐｏｌａｒ Ｃｏｄｅｓ，” ＩＥＥＥ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｌｅｔｔｅｒｓ， ｖｏｌ． ２０， ｎｏ． ７， ｐｐ． １２７７－１２８０， Ｊｕｌ．２０１６．

【文献】［ＥＬＩ１９５４］ Ｐ． Ｅｌｉａｓ， “Ｅｒｒｏｒ－ｆｒｅｅ Ｃｏｄｉｎｇ，” Ｔｒａｎｓａｃｔｉｏｎｓ ｏｆ ｔｈｅ ＩＲＥ Ｐｒｏｆｅｓｓｉｏｎａｌ Ｇｒｏｕｐ ｏｎ Ｉｎｆｏｒｍａｔｉｏｎ Ｔｈｅｏｒｙ， ｖｏｌ． ４， ｎｏ． ４， ｐｐ． ２９－３７， Ｓｅｐ．１９５４．

【文献】［ＨＵＡ２０１６］ Ｒ１－１６７２０９， Ｐｏｌａｒ ｃｏｄｅ ｄｅｓｉｇｎ ａｎｄ ｒａｔｅ ｍａｔｃｈｉｎｇ， Ｈｕａｗｅｉ， ＨｉＳｉｌｉｃｏｎ， ３ＧＰＰ（登録商標） ＴＳＧ ＲＡＮ ＷＧ１ Ｍｅｅｔｉｎｇ ＃８６， Ｇｏｔｈｅｎｂｕｒｇ， Ｓｗｅｄｅｎ， Ａｕｇｕｓｔ ２２ｎｄ － ２６ｔｈ， ２０１６．

【文献】［ＳＡＲ２０１４］ Ｇ． Ｓａｒｋｉｓ， Ｐ． Ｇｉａｒｄ， Ａ． Ｖａｒｄｙ， Ｃ． Ｔｈｉｂｅａｕｌｔ， ａｎｄ Ｗ． Ｊ．Ｇｒｏｓｓ， “Ｆａｓｔ Ｐｏｌａｒ Ｄｅｃｏｄｅｒｓ：Ａｌｇｏｒｉｔｈｍ ａｎｄ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ，” ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｎ Ｓｅｌｅｃｔｅｄ Ａｒｅａｓ ｉｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ， ｖｏｌ． ３２， ｎｏ． ５， ｐｐ． ９４６－９５７， Ｍａｙ ２０１４．

【文献】［ＳＡＲ２０１６］ Ｇ． Ｓａｒｋｉｓ， Ｉ． Ｔａｌ， Ｐ． Ｇｉａｒｄ， Ａ． Ｖａｒｄｙ， Ｃ． Ｔｈｉｂｅａｕｌｔ， ａｎｄ Ｗ． Ｊ．Ｇｒｏｓｓ， “Ｆｌｅｘｉｂｌｅ ａｎｄ Ｌｏｗ－Ｃｏｍｐｌｅｘｉｔｙ Ｅｎｃｏｄｉｎｇ ａｎｄ Ｄｅｃｏｄｉｎｇ ｏｆ Ｓｙｓｔｅｍａｔｉｃ Ｐｏｌａｒ Ｃｏｄｅｓ，” ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ， ｖｏｌ． ６４， ｎｏ． ７， ｐｐ． ２７３２－２７４５， Ｊｕｌ．２０１６．

【文献】［ＷＡＮ２０１４］ Ｒ．Ｗａｎｇ ａｎｄ Ｒ．Ｌｉｕ、「Ａ Ｎｏｖｅｌ Ｐｕｎｃｔｕｒｉｎｇ Ｓｃｈｅｍｅ ｆｏｒ Ｐｏｌａｒ Ｃｏｄｅｓ」、ＩＥＥＥ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｌｅｔｔｅｒｓ、ｖｏｌ． １８， ｎｏ． １２， ｐｐ． ２０８１－２０８４， Ｄｅｃ． ２０１４．

【文献】［ＷＡＮ２０１６］ Ｈ． Ｖａｎｇａｌａ， Ｙ． Ｈｏｎｇ， ａｎｄ Ｅ． Ｖｉｔｅｒｂｏ， “Ｅｆｆｉｃｉｅｎｔ Ａｌｇｏｒｉｔｈｍｓ ｆｏｒ Ｓｙｓｔｅｍａｔｉｃ Ｐｏｌａｒ Ｅｎｃｏｄｉｎｇ，” ＩＥＥＥ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｌｅｔｔｅｒｓ， ｖｏｌ． ２０， ｎｏ． １， ｐｐ． １７－２０， Ｊａｎ． ２０１６．

【0014】

上記の刊行物は、本明細書中に参考として援用される。

【発明の概要】

【発明が解決しようとする課題】

【0015】

ＳＤＢ（Ｓｏｕｒｃｅ Ｄａｔａ Ｂｌｏｃｋ）の信頼性の高い転送のために通信システムで使用されるシステマティックエンコーダ装置は、外側変換行列と内側変換行列のために構成される。

【課題を解決するための手段】

【0016】

システマティックエンコーダ装置内で、内側エンコーダは、ＳＤＢを受信し、内側変換行列の部分行列の逆行列によるＳＤＢの像として出力制約ブロック（ＯＣＢ）を生成するように構成され、外側エンコーダは、固定データブロック（ＦＤＢ）とＯＣＢを受信し、外側変換行列による変換入力ブロック（ＴＩＢ）の像として変換出力ブロック（ＴＯＢ）を生成するように構成され、ＴＩＢは、ＦＤＢをＴＩＢのサブブロックに透過的に含み、ＴＯＢは、ＯＣＢをＴＯＢのサブブロックに透過的に含む。内側エンコーダは、ＴＯＢを受信し、送信された符号ブロック（ＴＣＢ）を生成するようにさらに構成され、ＴＣＢは、ＴＣＢのサブブロックにＳＤＢを透過的に含む。外側変換行列は、オプションとして、可逆上三角（ＩＵＴ）行列である。ＴＯＢのサブブロックは、インデックスがインデックス集合に属するＴＯＢの要素をオプションとして含み、ＴＩＢのサブブロックは、インデックスがインデックス集合の補集合に属するＴＩＢの要素をオプションとして含む。内側変換行列は、オプションとして、可逆下三角（ＩＬＴ）行列であり、内側変換行列の部分行列は、行インデックスがインデックス集合に属し、列インデックスがインデックス集合に属する内側変換行列の要素を含み、ＴＣＢのサブブロックは、インデックス集合に属するＴＣＢの要素を含み、ＴＣＢは、内側変換行列によるＴＯＢの像である。外側エンコーダは、オプションとして、フィードフォワード計算回路を備え、フィードフォワード計算回路は、ＴＩＢ要素のシーケンスを受信し、受信された各ＴＩＢ要素について、フィードフォワード値を生成するように構成される。外側変換行列がＩＵＴ Ｔｏｅｐｌｉｔｚ行列である実施形態では、フィードフォワード計算回路は、オプションとして畳み込み回路を含み、畳み込み回路は、複数のレジスタ、乗算器、および加算器を含み、ＩＵＴ Ｔｏｅｐｌｉｔｚ行列の第１の行から導出されるインパルス応答に従って構成される。いくつかの実施形態では、外側エンコーダは、オプションとして、ＦＤＢの現在の要素またはＯＣＢの現在の要素と共にフィードフォワード値を使用して、ＴＩＢの次の要素とＴＯＢの次の要素を生成するようにさらに構成される。

【0017】

ＳＤＢ（Ｓｏｕｒｃｅ Ｄａｔａ Ｂｌｏｃｋ）の信頼できる転送のために通信システムで使用する方法は、外側変換行列と内側変換行列のために構成されたシステマティックエンコーダ装置を使用する。この方法では、内側エンコーダは、ＳＤＢを受信し、内側変換行列の部分行列の逆行列によるＳＤＢの像として出力制約ブロック（ＯＣＢ）を生成するように構成され、外側エンコーダは、固定データブロック（ＦＤＢ）とＯＣＢを受信し、外側変換行列による変換入力ブロック（ＴＩＢ）の像として変換出力ブロック（ＴＯＢ）を生成し、ＴＩＢは、ＴＩＢのサブブロックにＦＤＢを透過的に含み、ＴＯＢは、ＴＯＢのサブブロックにＯＣＢを透過的に含む。内側エンコーダは、ＴＯＢを受信し、送信された符号ブロック（ＴＣＢ）を生成するようにさらに構成され、ＴＣＢは、ＴＣＢのサブブロックにＳＤＢを透過的に含む。外側変換行列は、オプションとして、可逆上三角（ＩＵＴ）行列であり、ＴＯＢのサブブロックは、オプションとして、インデックスがインデックス集合に属するＴＯＢの要素を含み、ＴＩＢのサブブロックは、インデックスがインデックス集合の補集合に属するＴＩＢの要素をオプションとして含む。内側変換行列が可逆下三角（ＩＬＴ）行列である実施形態では、内側変換行列の部分行列は、オプションとして、列インデックスがインデックス集合に属し、行インデックスがインデックス集合に属する内側変換行列の要素を含み、ＴＣＢのサブブロックは、オプションとして、インデックスがインデックス集合に属するＴＣＢの要素を含み、ＴＣＢは、内側変換行列によるＴＯＢの像である。外側エンコーダは、オプションとしてフィードフォワード計算回路を備え、フィードフォワード計算回路は、ＴＩＢ要素のシーケンスを受信し、受信された各ＴＩＢ要素についてフィードフォワード値を生成するように構成される。外側変換行列がＩＵＴ Ｔｏｅｐｌｉｔｚ行列である実施形態では、フィードフォワード計算回路は、オプションとして、複数のレジスタ、乗算器、および加算器を含む畳み込み回路を含み、畳み込み回路は、インパルス応答に従って構成され、インパルス応答は、ＩＵＴ Ｔｏｅｐｌｉｔｚ行列の第１の行から得られる。また、外側エンコーダは、フィードフォワード値をＦＤＢの現在の要素又はＯＣＢの現在の要素と共に用いて、ＴＩＢの次の要素とＴＯＢの次の要素を生成するように構成されていてもよい。

【図面の簡単な説明】

【0018】

【図1】本発明の実施形態を使用することができる通信システム１００を示すブロック図である。

【図2】非システマティックエンコーダ２００を示すブロック図である。

【図3】本原理に係るシステマティックエンコーダ３００を示す図である。

【図4A】本発明の原理に係るＩＵＴ符号化方法４００のフローチャートである。

【図4B】ＩＵＴ符号化方法４００に係る計算４５０の一例を示す図である。

【図5A】本発明の原理によるＩＵＴ Ｔｏｅｐｌｉｔｚ符号化方法５００を示すフローチャートである。

【図5B】ＩＵＴ Ｔｏｅｐｌｉｔｚ符号化方法５００による例示的な計算５５０を示す図である。

【図6】畳み込み回路６００の概略図である。

【図7】本発明の原理に係るＩＵＴ Ｔｏｅｐｌｉｔｚエンコーダ回路７００の概略図である。

【図8】転置畳み込み回路８００の概略図である。

【図9A】は、本発明の原理によるＩＵＴ Ｔｏｅｐｌｉｔｚ転置形式エンコーダ方法９００のフローチャートである。

【図9B】ＩＵＴ Ｔｏｅｐｌｉｔｚ転置形式符号化方法９００による例示的な計算９５０を示す図である。

【図10】本発明の原理に係る転置型ＩＵＴ Ｔｏｅｐｌｉｔｚエンコーダ回路１０００の概略図である。

【図11】生成行列の三角因数分解を使用する誤り訂正符号化におけるデータのシステマティック符号化が、本開示に従って実装され得る、例示的な無線ネットワークを図示する； 。

【図12A】生成行列の三角因数分解を使用する誤り訂正符号化におけるデータのシステマティック符号化が、本開示に従って実装され得る、例示的なユーザ機器ネットワークを図示する。

【図12B】生成行列の三角因数分解を使用する誤り訂正符号化におけるデータのシステマティック符号化が、本開示に従って実装され得る、例示的な拡張ＮｏｄｅＢ（ｅＮＢ）ネットワークを図示する。

【発明を実施するための形態】

【0019】

以下で論じられる図１～１２Ｂ、およびこの特許文献における本発明の原理を説明するために使用される様々な実施形態は、単に例示のためのものであって、本発明の範囲を限定するように解釈されるべきではない。当業者は、本発明の原理が任意の適切に構成された通信システムにおいて実施され得ることを理解するであろう。

【0020】

まず、いくつかの表記、用語、定義を紹介する。また、以下の本発明の原理の説明で必要とされる行列に関するいくつかの周知の事実を述べる。

【0021】

ここでは、集合を表すために、ｓｃｒｉｐｔ ｌｅｔｔｅｒｓ（スクリプト文字など）を使用する。また、表記｜Ａ｜は、Ａ（の濃度）における要素の数を示している。

【0022】

記号Ｆ_ｑは、要素｛０，１，…，ｑ－１｝を有する有限体を示す。

【0023】

表記ａ∈Ｆ_ｑ ^ｎは、ａ_ｉ∈Ｆ_ｑ、ｉ＝１，２，…，ｎである行ベクトルａ＝（ａ_１，ａ_２，…，ａ_ｎ）であることを示す。また、ａ∈Ｆ_ｑ ^ｎ、Ｓ⊂｛１，２，…，ｎ｝であるとき、ａ_ＳはＳにインデックスを持つａの要素からなるサブベクトルａ_Ｓ＝（ａ_ｉ：ｉ∈Ｓ）を示し、同様に、集合Ｓ^ｃにインデックスを持つａの要素からなるサブベクトルａ_Ｓｃ＝（ａ_ｉ：ｉ∈Ｓ^ｃ）を示し、ここでＳ^ｃはＳの｛１，２，…，ｎ｝における補集合を示す。たとえば、ｍ＝８、Ｓ＝｛１，２，３，５，８｝であれば、ａ_Ｓ＝（ａ_１，ａ_２，ａ_３，ａ_５，ａ_８）、ａ_Ｓｃ＝（ａ_４，ａ_６，ａ_７）である。慣例により、ａ_Ｓはａの座標が増加する順序で現れるように書く。したがって、ＳをＳ＝｛１，２，３，５，８｝としてもＳ＝｛２，３，１，５，８｝としても、サブベクトルａ_Ｓは、ａ_Ｓ＝（ａ_１，ａ_２，ａ_３，ａ_５，ａ_８）によって与えられる。

【0024】

Ｆ_ｑ ^ｍ×ｎは、Ｆ_ｑの要素を持つｍ×ｎ行列の集合を示す。表記Ａ∈Ｆ_ｑ ^ｍ×ｎは、ｍ行とｎ列を含む行列Ａであることを示す。しばしば、行列Ａ∈Ｆ_ｑ ^ｍ×ｎを２次元配列［ａ_ｉ，ｊ：１≦ｉ≦ｍ，１≦ｊ≦ｎ］として明示的に書き込むことによって定義する。ここで、ａ_ｉ，ｊは、行列Ａの第ｉ行目と第ｊ列目の要素（エントリ）を示す。行列Ａの要素ａ_ｉ，ｊの場合、インデックスｉを行インデックス、インデックスｊを列インデックスと呼ぶ。この要素ａ_ｉ，ｊは、行列Ａの第ｉ行第ｊ列にあると言われる。

【0025】

表記０は、すべての要素が０である行列を示す（０の寸法は文脈から明らかである）。

【0026】

また、全てのｉ≠ｊについてａ_ｉ，ｊ＝０となる行列Ａを対角行列と呼ぶ。対角線上に１を有する対角行列は、単位行列と呼ばれ、Ｉで示される。

【0027】

ＡＢ＝ＢＡ＝Ｉとなるような行列Ｂ∈Ｆ_ｑ ^ｎ×ｎ（Ａの逆行列と呼ばれる）が存在する場合、行列Ａ∈Ｆ_ｑ ^ｎ×ｎは可逆であると呼ばれる。Ａの逆行列が存在する場合、それをＡ^－１と表す。

【0028】

正方行列Ａ∈Ｆ_ｑ ^ｎ×ｎが、

【数1】

の形式を有し、Ａ_Ａ，Ｂは、正方行列であって、Ａ_Ａ，Ｂｃ＝０又はＡ_Ａｃ，Ｂ＝０である場合、ｄｅｔ（Ａ）＝ｄｅｔ（Ａ_Ａ，Ｂ）ｄｅｔ（Ａ_{Ａｃ，Ｂｃ}）であるから、ＡはＡ_Ａ，Ｂ及びＡ_{Ａｃ，Ｂｃ}の両方が可逆の場合に限って可逆である。

【0029】

以下、行列Ａ∈Ｆ_ｑ ^ｎ×ｎをついてａ_ｉ，ｊ＝０、１≦ｉ＜ｊ≦ｎの場合、Ａを下三角行列と言う。ａ_ｉ，ｊ＝０、１≦ｊ＜ｉ≦ｎの場合、行列Ａ∈Ｆ_ｑ ^ｎ×ｎを上三角行列と言う。

【0030】

Ａ∈Ｆ_ｑ ^ｎ×ｎが、ａ_ｉ，ｊ＝ａ_ｊ－ｉ、ｊ≧ｉを満たす上三角行列となるようなベクトルａ＝（ａ_０，ａ_１，…，ａ_ｎ－１）∈Ｆ_ｑ ^ｎが存在する場合、行列Ａは上三角Ｔｏｅｐｌｉｔｚと呼ばれる。すなわち、これはＡが以下の形式を有する場合である。

【数2】

このようなＴｏｅｐｌｉｔｚ行列は、ａ_０＝０の場合に限って可逆である。以下で考察するＴｏｅｐｌｉｔｚ行列は、可逆である。ここで、上三角形Ｔｏｅｐｌｉｔｚ行列Ａの第１行目ａ＝（ａ_０，ａ_１，…，ａ_ｎ－１）について、ｍ∈｛０，１，…，ｎ－１｝がａ_ｍ≠０となる最大のインデックスである場合、ａの初期セグメント（ａ_０，ａ_１，…，ａ_ｍ）をインパルス応答と言い、上三角形Ｔｏｅｐｌｉｔｚ行列Ａはインパルス応答に（ａ_０，ａ_１，…，ａ_ｍ）より定義されると言う。

【0031】

２つの行列のＡ∈Ｆ_ｑ ^ｍ×ｎ及びＢ∈Ｆ_ｑ ^ｋ×ｌのＫｒｏｎｅｃｋｅｒ積は、以下の行列として定義される。

【数3】

行列Ａのｎ次Ｋｒｏｎｅｃｋｅｒ乗

【数4】

は、
帰納的に、以下によって定義される。

【数5】

【0032】

以下、用語「変換」は、１つのベクトル空間から別のベクトル空間への線形マッピングの意味で使用される。行列は、特定の基底ベクトルに関する特定の形式の変換を表すために使用される。用語「変換行列Ａ」は、特定の行列の形態Ａの変換の特定の実現を指す。２つのベクトルａ、ｂが変換関係ｂ＝ａＡによって関連付けられる場合、ｂは変換行列Ａによるａの像と呼ばれる。

【0033】

以下の説明では、行ベクトルを用いて信号（例えば、ソースデータブロック及び符号データブロック）を表し、ベクトルａ及び行列Ａを含む乗算は、常に形式ａＡ（左乗算）を有する。本発明の原理は、行ベクトルの代わりに列ベクトルを使用し、左乗算の代わりに右乗算を使用しても容易に実施できることが明らかである。ベクトル空間の異なる表現、またはそのようなベクトル空間に作用する変換の行列表現に基づく、以下に提示される方法のすべてのそのような変形形態は、本原理の範囲内に入る。

【0034】

行列Ｐ∈Ｆ_ｑ ^Ｎ×Ｎは、Ｐの全てのエントリが０又は１の何れかであり、Ｐの各行にちょうど一つの１を有し、各列に一つの１を有する場合、置換行列と呼ばれる。ここでは、置換行列Ｐ∈Ｆ_ｑ ^ｎ×ｎ、Ｑ∈Ｆ_ｑ ^ｎ×ｎが存在し、Ａ＝ＰＢＱ場合、２つの行列Ａ∈Ｆ_ｑ ^ｎ×ｎ、Ｂ∈Ｆ_ｑ ^ｎ×ｎが置換等価であると言う。置換等価行列は、行と列の置換のみが互いに異なり、これは、通信システムでは、異なる（置換された）順序でソースデータを受信すること、または符号化データを送信することに対応する。以下では、本発明の原理を、本質的なアイデアを説明するために最も便利な行列表現を使用して説明するが、当業者であれば、代替の行列表現を使用することがより望ましい場合がある状況に本発明の原理を適用することは難しくないであろう。

【0035】

本発明の主な動機は、ＴＦ符号、より詳細には、ＴＦ符号のサブクラスであるＰＡＣ符号に関連して有用であり得るシステマティック符号化方法を提供することである。ＴＦ符号は、符号化および復号化の目的のために、生成行列が三角行列（または三角行列と置換等価である行列）に因数分解される線形ブロック符号のクラスである。本発明の原理の詳細を論じる前に、より一般的な用語でのシステマティック符号化の動機付けを再検討し、これは本発明の原理の利点と有用性をより良く理解するのに役立つであろう。

【0036】

チャネルエンコーダは、ソースデータが符号ワードの一部として透過的に見えるようにソースデータを符号ワードに符号化する場合、システマティックと呼ばれる。所与の線形ブロック符号の場合、ソースデータをシステマティック形式または非システマティック形式のいずれかで符号化することが可能である。システマティック符号化は、非システマティック符号化よりもいくつかの利点を提供する。第１に、システマティック符号化は、非システマティック符号化よりも良好なビット／シンボル誤り率（ＢＥＲ／ＳＥＲ）性能を提供する。しばしば、これだけがシステマティック符号化を好む十分な理由である。第２に、多くのアプリケーションシナリオでは、ソースデータを符号ワードの一部として透過的に見えるようにすることは、オプションではなくシステム要件である。第３に、システマティック符号化は、受信された符号ワード上の「ハード決定」が有効な符号ワードをもたらすと、すぐに復号を完了することを可能にする。第４に、システマティック符号化は、２つ以上のデコーダが（ターボ符号化におけるように）システマティックに符号化されたデータビットにわたって情報を交換する様々な連結符号化スキームにおいて必要とされ得る。

【0037】

システマティック符号化の利点にもかかわらず、従来技術では、ＴＦ符号を特にターゲットとするシステマティック符号化方法がない。本発明は、ＴＦ符号の特殊構造を利用するＴＦ符号のシステマティック符号化方法を提供することによって、従来技術のこのギャップを埋める。以下、図１～１２Ｂを用いて本発明の原理及びその具体的な実施形態の詳細を説明する。

【0038】

図１は、本発明の実施形態を使用することができる通信システム１００を示すブロック図である。通信システム１００は、送信側に配置されたエンコーダ１１０と、送信機と受信機とを接続するチャネル１２０と、受信機側のデコーダ１３０を備えている。

【0039】

通信システム１００は、ソースからソースデータブロック（ＳＤＢ：Ｓｏｕｒｃｅ Ｄａｔａ Ｂｌｏｃｋ）ｄを受信し、デコードソースデータブロック（ＤＳＤＢ：Ｄｅｃｏｄｅｄ Ｓｏｕｒｃｅ Ｄａｔａ Ｂｌｏｃｋ）ｄ^＾として宛先に配信する（ソース及び宛先は、与えられたものとみなされ、本発明の原理の範囲外であるため、図には示されていない）。ＤＳＤＢｄ^＾がＳＤＢｄと正確に一致しない場合、すなわちｄ^＾≠ｄである場合、フレームエラーが発生したと言われる。通信システム１００の主な性能基準は、確率Ｐｒ（ｄ^＾≠ｄ）として定義されるフレーム誤り率（ＦＥＲ：ｆｒａｍｅ ｅｒｒｏｒ ｒａｔｅ）である。一般に、通信システム１００は、ＦＥＲが可能な限り小さいことが好ましい。エンコーダ１１０及びデコーダ１３０は、チャネル帯域幅、装置コスト、及び待ち時間の増加を犠牲にしてＦＥＲを低減するためにチャネル符号化方式を実施する。チャネル符号化動作の詳細は以下の通りである。

【0040】

エンコーダ１１０は、ＳＤＢｄを受信し、ＴＣＢ（Ｔｒａｎｓｍｉｔｔｅｄ Ｃｏｄｅ Ｂｌｏｃｋ）ｘに符号化する。チャネル１２０は、チャネル入力及びチャネル出力を有する。エンコーダ１１０は、チャネル入力にＴＣＢｘを適用する。チャネルは、チャネル出力で受信符号ブロック（ＲＣＢ）ｙを生成することによって、チャネル入力に適用されたＴＣＢｘに応答する。デコーダ１３０は、チャネル出力からＲＣＢｙを受信し、ＲＣＢうを処理してＤＳＤＢｄ^＾を生成する。

【0041】

当業者には、典型的な通信システムが、チャネル１２０を介して信号を送受信するために不可欠な多くの機能ブロック（変調器および復調器、デジタル・アナログおよびアナログ・デジタル変換器、増幅器、送信および受信アンテナ、信号捕捉および同期回路など）を含むことが明らかであろう。本発明の観点からは、このような機能ブロックは、チャネル１２０の一部とみなされ、本発明の範囲外となる。

【0042】

本発明は、主に、エンコーダ１１０の特定の実装形態に関する。符号化操作に関する表記規則と用語の一部は、以下のとおりである。以下、ＳＤＢ、ＴＣＢを行ベクトルｄ＝（ｄ_１，ｄ_２，…，ｄ_Ｋ）、ｘ＝（ｘ_１，ｘ_２，…，ｘ_Ｎ）とし、ここでＫをソースブロック長、Ｎを符号ブロック長とする。ＳＤＢｄからＴＣＢｘへのマッピングのことを符号と称する。全体を通じて、我々は、ｄ、ｘの両方が共通の有限体Ｆ_ｑ上のベクトルであるような符号を考慮する。比率Ｒ＝Ｋ／Ｎを符号化率と呼び、符号化率Ｒを０≦Ｒ≦１を満足する数とする。

【0043】

ＳＤＢｄがＴＣＢｘの一部として透過的に見える場合、エンコーダ１１０はシステマティック（ｓｙｓｔｅｍａｔｉｃ）と呼ばれる。本発明の原理は、ＴＦ符号のシステマティック符号化に関する。ＴＦ符号は、可逆変換行列（生成行列）Ｇ∈Ｆ_ｑ ^Ｎ×ＮをＩＵＴ（Ｉｎｖｅｒｔｉｂｌｅ Ｕｐｐｅｒ Ｔｒｉａｎｇｕｌａｒ）行列Ｕ∈Ｆ_ｑ ^Ｎ×ＮとＩＬＴ（Ｉｎｖｅｒｔｉｂｌｅ Ｌｏｗｅｒ Ｔｒｉａｎｇｕｌａｒ）行列Ｌ∈Ｆ_ｑ ^Ｎ×Ｎの積に三角分解した線形ブロック符号の一種である。我々は、Ｕを外側変換行列及びＬを内側変換行列と称する。ＴＦ符号の好ましい実施形態は、外側変換行列がＩＵＴ Ｔｏｅｐｌｉｔｚ行列であり、内側変換行列がポーラ変換行列（カーネル行列のＫｒｏｎｅｃｋｅｒ乗）であるＰＡＣ符号である。ＴＦ符号の符号化に関する従来技術は、非システマティック符号化に基づいている。

【0044】

図２は、ＴＦ符号の非システマティックエンコーダ２００を示すブロック図であり、ＴＦ符号は、［ＡＲＩ２０１９ｂ］に記載されているとおりである。図１のエンコーダ１１０の場合と同様であるが、非システマティックエンコーダ２００の全体的な機能は、ソースからＳＤＢｄ∈Ｆ_ｑ ^Ｋを受信し、それをＴＣＢｘ∈Ｆ_ｑ ^Ｎに符号化することであり、ここで、ＴＣＢｘは、ＴＦ符号からの符号ワードである。

【0045】

非システマティックエンコーダ２００は、データ挿入部２１１、外側変換部２１２、内側変換部２１３を備えている。非システマティックエンコーダ２００の符号化動作は、外側変換行列Ｕ∈Ｆ_ｑ ^Ｎ×Ｎ、内側変換行列Ｌ∈Ｆ_ｑ ^Ｎ×Ｎ、（サイズＫの）インデックス集合Ａ⊂｛１，２，…，Ｎ｝、固定データブロック（ＦＤＢ：Ｆｉｘｅｄ Ｄａｔａ Ｂｌｏｃｋ） ａ∈Ｆ_ｑ ^Ｎ－Ｋの４つのパラメータ（Ｕ，Ｌ，Ａ，ａ）に従って構成される。ここで、外側変換及び内側変換の行列表現は、ＩＵＴ行列Ｕであり、ＩＬＴ行列Ｌであるものとする。

【0046】

データ挿入部２１１は、ＳＤＢｄ∈Ｆ_ｑ ^Ｋを受け、インデックス集合Ａの補集合をＡ^ｃ（全集合｛１，２，…，Ｎ｝に対する補集合）として、ｖ_Ａ＝ｄかつｖ_Ａｃ＝ａを満たす変換入力ブロック（ＴＩＢ）ｖ∈Ｆ_ｑ ^Ｎを生成する。外側変換２１２は、ＴＩＢｖを受け取り、ｗ＝ｖＵを満たすよう変換出力ブロックＴＯＢｗ∈Ｆ_ｑ ^Ｎを生成する。内側変換部２１３は、ＴＯＢｗを受け取り、ｘ＝ｗＬとなるよう、ＴＣＢｘ∈Ｆ_ｑ ^Ｎを生成する。言い換えると、ＴＯＢは外側変換行列によるＴＩＢの像であり、ＴＣＢは内側変換行列によるＴＯＢの像である。

【0047】

本発明の原理は、ＴＦ符号のシステマティック符号化問題に対する解決策を提供する。具体的な方法の説明を始める前に、ＴＦ符号のシステマティック符号化問題の数学的エッセンスを論じ、解が存在するかどうか、またどのような条件の下で存在するかを理解することが有用であろう。

【0048】

一般に、ＴＦ符号のシステマティック符号化は、外側変換行列Ｕ∈Ｆ_ｑ ^Ｎ×Ｎ、内側変換行列Ｌ∈Ｆ_ｑ ^Ｎ×Ｎ、（サイズＫの）第１のインデックス集合Ａ⊂｛１，２，…，Ｎ｝、（サイズＮ－Ｋの）第２のインデックス集合Ｂ⊂｛１，２，…，Ｎ｝、およびＦＤＢであるａ∈Ｆ_ｑ ^Ｎ－Ｋの５つのパラメータ（Ｕ，Ｌ，Ａ，Ｂ，ａ）によって指定することができる。ここでは、外側変換および内側変換の行列表現が、ＩＵＴ行列Ｕであり、ＩＬＴ行列Ｌであるものと仮定する。

【0049】

パラメータ（Ｕ，Ｌ，Ａ，Ｂ，ａ）を有するシステマティックエンコーダは、ＳＤＢｄ∈Ｆ_ｑ ^Ｋを受信し、ｘ＝ｖＵＬ、ｘ_Ａ＝ｄ、ｖ_Ｂ＝ａを満たす一対のベクトルｖ∈Ｆ_ｑ ^Ｎ、ｘ∈Ｆ_ｑ ^Ｎを生成する。このような一対のベクトルｖ、ｘが存在するか否かを解析するために、ＴＦ符号の生成行列をＧ＝ＵＬとし、式ｘ＝ｖＵＬをｘ_Ａ＝ｖ_ＢＧ_Ｂ，Ａ＋ｖ_ＢｃＧ_Ｂｃ，Ａ、ｘ_Ａｃ＝ｖ_ＢＧ_Ｂ，Ａｃ＋ｖ_ＢｃＧ_{Ｂｃ，Ａｃ}と書き換える。システマティック符号化制約条件に従ってｘ_Ａ＝ｄ、ｖ_Ｂ＝ａを代入し、それに従ってｘ_Ａｃを解くことによって、Ｅ＝（Ｇ_Ｂｃ，Ａ）^－１、ｅ＝ａ「Ｇ_Ｂ，Ａｃ－Ｇ_Ｂ，Ａ（Ｇ_Ｂｃ，Ａ）^－１Ｇ_{Ｂｃ，Ａｃ}］と定義したところとして形式的解ｘ_Ａｃ＝ｄＥ＋ｅを得る。この解は、生成行列Ｇの部分行列Ｇ_Ｂｃ，Ａが可逆である場合にのみ有効である。Ｇ_Ｂｃ，Ａが可逆であるための十分な条件は、以下のように与えられる。

【0050】

（命題１）Ｌ_Ａｃ，Ａ＝０ならば、Ｂを｛１，２，…，Ｎ｝におけるＡの補集合として選択することによってＧ_Ｂｃ，Ａを可逆にすることができる。

【0051】

（証明）Ｌ_Ａｃ，Ａ＝０と仮定し、Ｂ＝Ａ^ｃと設定する。すると、Ｇ_Ｂｃ，ＡはＧ_Ａ，Ａに等しく、これは従ってＵ_Ａ，ＡＬ_Ａ，Ａ＋Ｕ_Ａ，ＡｃＬ_Ａｃ，Ａに等しい。仮定Ｌ_Ａｃ，Ａ＝０を用いて、Ｇ_Ａ，Ａ＝Ｕ_Ａ，ＡＬ_Ａ，Ａを得る。Ｕ_Ａ，Ａ及びＬ_Ａ，Ａは三角行列の部分行列であるので、それらは可逆である。２つの可逆行列の積は可逆であるため、Ｇ_Ａ，Ａは可逆である。

【0052】

Ａ、Ｂが命題１のように選択されると、システマティック符号化方程式は、ｘ_Ａ＝ｄ、ｘ_Ａｃ＝ｄＥ＋ｅ、ここで、Ｅ＝（Ｇ_Ａ，Ａ）^－１Ｇ_Ａ，Ａｃ、ｅ＝ａ［Ｇ_{Ａｃ，Ａｃ}－Ｇ_Ａｃ，Ａ（Ｇ_Ａ，Ａ）^－１Ｇ_Ａ，Ａｃ］となる。そのようなシステマティックエンコーダを実装する際に、行列Ｅ∈Ｆ_ｑ ^{（Ｎ－Ｋ）×（Ｎ－Ｋ）}およびベクトルｅ∈Ｆ_ｑ ^Ｎ－Ｋを事前計算し、それに応じてシステマティックエンコーダを構成することができる。

【0053】

命題１の条件下では、システマティック符号化問題が実現可能であることを示した。しかし、ｘ_Ａｃ＝ｄＥ＋ｅの計算によるシステマティック符号化問題の直接的な解決策は、実用的ではない。積ｄＥを直接計算することは、Ｏ（（Ｎ－Ｋ）^２）の算術演算（体Ｆ_ｑ内の加算及び乗算）を伴い、これは、多くの実用的なアプリケーションにとって典型的には法外に複雑である。

【0054】

本発明の目的は、ＴＦ符号のシステマティック符号化の計算量を低減することである。この目的のために、本発明の原理は、生成行列Ｇの三角因数分解Ｕ、Ｌを利用して、システマティック符号化問題を解決する。まず、本発明の原理を適用するための一般的なフレームワークを説明する。なお、一般的な枠組みを説明するに当たっては、Ｂが｛１，２，…，Ｎ｝におけるＡの補集合の場合に着目し、（Ｕ，Ｌ，Ａ，Ｂ，ａ）の代わりに４つのパラメータ（Ｕ，Ｌ，Ａ，ａ）を用いればよい。

【0055】

図３は、本発明の原理によるＴＦ符号のためのシステマティックエンコーダ３００を示すブロック図である。システマティックエンコーダ３００のＴＦ符号は、非システマティックエンコーダ２００の場合と同様に、外側変換行列Ｕ∈Ｆ_ｑ ^Ｎ×Ｎ、内側変換行列Ｌ∈Ｆ_ｑ ^Ｎ×Ｎ、Ａ⊂｛１，２，…，Ｎ｝をサイズＫのインデックス集合、ａ∈Ｆ_ｑ ^Ｎ－Ｋとする固定データブロック（ＦＤＢ：Ｆｉｘｅｄ Ｄａｔａ Ｂｌｏｃｋ）の４つのパラメータ集合（Ｕ，Ｌ，Ａ，ａ）により特徴付けられる。ここで、外側変換及び内側変換の行列表現は、ＩＵＴ行列Ｕであり、ＩＬＴ行列Ｌであるものとする。また、パラメータは、Ｌ_Ａｃ，Ａ＝０を満たすように選択されたものとする。

【0056】

システマティックエンコーダ３００は、内側エンコーダ３０１と外側エンコーダ３０２とを備え、システマティック符号制約３２０に従って動作する。以下、システマティックエンコーダ３００の動作を３つのステップに分けて説明する。

【0057】

まず、内側エンコーダ３０１は、ＳＤＢ ｄ∈Ｆ_ｑ ^Ｋ ３１１を受信し、γ＝ｄ（Ｌ_Ａ，Ａ）^－１を満たす外側制約ブロック（ＯＣＢ：Ｏｕｔｅｒ Ｃｏｎｓｔｒａｉｎｔ Ｂｌｏｃｋ） γ∈Ｆ_ｑ ^Ｋ ３１２を生成する。言い換えると、ＯＣＢ３１２γは、内側変換行列の部分行列Ｌ_Ａ，Ａの逆行列によるＳＤＢ ｄ ３１１の像として生成される。すでに上記で指摘したように、Ｌ_Ａｃ，Ａ＝０という仮定のためにＬ_Ａ，Ａは可逆である。

【0058】

第２のステップでは、外側エンコーダ３０２は、ＦＤＢ ａ ３１３とＯＣＢ γ ３１２を受け、外側変換制約 ｗ＝ｖＵ ３２１、ＯＣＢ制約 ｗ_Ａ＝γ ３２２、ＦＤＢ制約 ｖ_Ａｃ＝ａ ３２３を満たすようにＴＩＢ ｖ ３１４とＴＯＢ ｗ ３１５を生成する。第３のステップでは、内側エンコーダ３０１は、ＴＯＢ ｗ ３１５を受け、内側変換制約 ｘ＝ｗＬ ３２４を満たすようにＴＣＢ ｘ ３１６を生成する。ここで、第３のステップの終わりに、ＴＣＢ ｘ ３１６がシステマティック符号化制約 ｘ_Ａ＝ｄ ３２５を満たすという意味でシステマティック符号化を得ることの証明を提供する。

【0059】

我々は、第３のステップにおける内側変換演算ｘ＝ｗＬが方程式ｘ_Ａ＝ｗ_ＡＬ_Ａ，Ａ＋ｗ_ＡｃＬ_Ａｃ，Ａの部分集合を含むことを観察する。Ｌ_Ａｃ，Ａ＝０（仮定による）、ｗ_Ａ＝γ（第２のステップ）であるので、第３のステップの動作は、ｘ_Ａ＝γＬ_Ａ，Ａと同等である。第１のステップからγ＝ｄ（Ｌ_Ａ，Ａ）^－１を代入すると、第３のステップｘ_Ａ＝ｄが得られることが分かる。この議論により、システマティックエンコーダ３００が実際にシステマティックであることが示された。

【0060】

上記の議論はまた、本発明の原理に関する条件Ｌ_Ａｃ、Ａ＝０の重要な役割を明らかにする。符号パラメータの選択に関する条件としてＬ_Ａｃ、Ａ＝０の導入と、ＴＦ符号のシステマティック符号化の３つのより小さな部分問題へのその結果としての分解は、本発明の原理の重要な新規の態様である。ここで、各ステップをどのように実施し、それらの計算量を評価することができるかを論じる。

【0061】

システマティックエンコーダ３００の第１のステップは、ＯＣＢγ＝ｄ（Ｌ_Ａ，Ａ）^－１を計算することを含む。Ｌ_Ａ，ＡはＩＬＴ行列（Ｌから継承する特性）であり、ＩＬＴ行列の逆数がＩＬＴであるため、行列（Ｌ_Ａ，Ａ）^－１はＩＬＴとなる。ＬがＩＬＴ以外の構造を持たない場合、γ＝ｄ（Ｌ_Ａ，Ａ）^－１の直接計算が唯一のオプションとなり得る。その場合、行列（Ｌ_Ａ，Ａ）^－１は事前に計算することができ、内側エンコーダ３０１は、（Ｌ_Ａ，Ａ）^－１の知識を用いて事前に構成することができる。また、（Ｌ_Ａ，Ａ）^－１の格納計算量はＯ（Ｋ^２）であり、γ＝ｄ（Ｌ_Ａ，Ａ）^－１の算術計算量もＯ（Ｋ^２）である。複雑量Ｏ（Ｋ^２）は、すでに述べたように、多くのアプリケーションにとってしばしば法外なものとなる。幸いなことに、ＰＡＣ符号化などのＴＦ符号化の特殊な場合を考慮すると、本発明の原理の計算量は実用レベルまで低減される。

【0062】

ＴＦ符号の重要な特殊なケースは、ＰＡＣ符号であり、この場合、内側変換行列Ｌは、例えば、Ｋｒｏｎｅｃｋｅｒ乗の形式を有する。すなわち、

【数6】

である。
このような内側変換Ｌの逆行列は、それ自体、すなわちＬ^－１＝Ｌであり、このことは、条件Ｌ_Ａｃ，Ａ＝０と共に、（Ｌ_Ａ，Ａ）^－１＝Ｌ_Ａ，Ａを暗示する。この場合、γ＝ｄ（Ｌ_Ａ，Ａ）^－１演算の好ましい方法は、（ｘ’）_Ａ＝ｄ、（ｘ’）_Ａｃ＝０と設定してベクトルｘ’を用意し、次にｗ’＝ｘ’Ｌを演算し、最後にγ＝（ｗ’）_Ａを設定してｗ’からγを抽出することである。変換ステップｗ’＝ｘ’Ｌは、Ｌの再帰的構造を利用することによって実施することができ、その計算量はＯ（ＮｌｏｇＮ）であり、γ＝ｄ（Ｌ_Ａ，Ａ）^－１を直接計算する計算量Ｏ（Ｋ^２）よりも著しく良好であり得る（直接計算の問題は、部分行列Ｌ_Ａ，Ａを考慮する際に、再帰構造が失われる可能性があることである）。

【0063】

当業者は、ポーラ変換の再帰的構造を利用することによるＯＣＢγを計算する上記の方法が、システマティックポーラ符号化に関する先行技術を活用することを認識するであろう。なお、ここで、

【数7】

であるとき、システマティックエンコーダ３００に与える条件Ｌ_Ａｃ，Ａ＝０は、通常、ＰＡＣ符号の集合Ａの好適な選択によって満たされるものとする。言い換えると、この条件Ｌ_Ａｃ，Ａ＝０は、ＰＡＣ符号の構成における最適性の損失を必ずしも意味しない。

【0064】

システマティックエンコーダ３００の第１のステップの計算量に関するコメントは、第３のステップの計算量にとって大いに有効である。一般的なＩＬＴ行列Ｌの場合、ｘ＝ｗＬの計算の計算量はＯ（Ｎ^２）である。一方、

【数7】

を満たすＰＡＣ符号の場合、第３のステップの計算量はＯ（ＮｌｏｇＮ）であり、ポーラ符号の符号化の計算量まで低減される。したがって、内側エンコーダ３０１によって実行されるシステマティックエンコーダ２５０の第１および第３のステップは、本発明の原理にとって主要な関心のある符号であるＰＡＣ符号の場合、組み合わされた計算量Ｏ（ＮｌｏｇＮ）を有する。

【0065】

次に、システマティックエンコーダ３００の第２のステップを実行する外側エンコーダ３０２の計算量に注目する。

【0066】

（命題２）パラメータ（Ｕ，Ａ，ａ，γ）の何れかの例について、Ｏ（Ｎ^２）の算術演算（体Ｆ_ｑにおける加算及び乗算）を用いて、外側符号化問題 （制約条件３２１、３２２、及び３２３を満たす一意のＴＩＢ ｖ ３１４とＴＯＢ ｗ ３１５の対を見つけること） を解決する外側エンコーダ３０２の実現が存在する。（ＩＵＴであることに加えて）Ｕがインパルス応答ｇ＝（ｇ_０，ｇ_１，…，ｇ_ｍ）∈Ｆ_ｑ ^ｍ＋１を有するＴｏｅｐｌｉｔｚ行列である場合、Ｏ（ｍＮ）の算術演算を使用して外側符号化問題を解決する外側エンコーダ３０２の実現形態が存在する。

【0067】

（証明）解を計算するアルゴリズムを与えることによって命題を証明する。ここで、ｕ_ｉ，ｊをＵの（ｉ，ｊ）番目の要素を示すとする。Ｕは、仮定により上三角形であるからであるからｉ＞ｊについてｕ_ｉ，ｊ＝０である。したがって、方程式の系ｗ＝ｖＵは、ｗ_１＝ｖ_１ｕ_１，１、ｗ_２＝ｖ_１ｕ_１，２＋ｖ_２ｕ_２，２と書くことができ、より一般的には、ｉ＝１，２，…，Ｎについて、ｗ_ｉ＝ｖ_１ｕ_１，ｉ＋…＋ｖ_ｉ－１ｕ_{ｉ－１，ｉ}＋ｖ_ｉｕ_ｉ，ｉと書くことができる。これらの式は逐次解くことができる。第１の方程式ｗ_１＝ｖ_１ｕ_１，１は、１∈Ａ^ｃ又は１∈Ａという２つのケースを有する。第１のケースでは、（ｖ_１，ｗ_１）＝（ａ_１，ａ_１ｕ_１，１）となる。第２のケースでは（ｖ_１，ｗ_１）＝（γ_１（ｕ_１，１）^－１，γ_１）、ここで、（ｕ_１，１）^－１は、ｕ_１，１の乗法的逆数である。なお、仮定によりＵは可逆であるため、各ｉについて、ｕ_ｉ，ｉ≠０であって乗算の逆数（ｕ_１，１）^－１は全て存在する。帰納仮説として、各ｈ＝１，２，…，ｉ－１について、（ｖ_ｈ，ｗ_ｈ）それぞれについて決定したものとし、次のペア（ｖ_ｉ，ｗ_ｉ）を考える。ここで、フィードフォワード変数をｓ＝ｖ_１ｕ_１，ｉ＋…＋ｖ_ｉ－１ｕ_{ｉ－１，ｉ}として定義する。なお、フィードフォワード変数ｓの値は、上記のアルゴリズムのステップｉ－１の最後に利用可能となり、ステップｉにおけるペア（ｖ_ｉ，ｗ_ｉ）の計算に利用可能となる。２つの未知数（ｖ_ｉ，ｗ_ｉ）のうちの１つはまた、ｉ∈Ａ^ｃの場合に、ＦＤＢ ａの何らかの要素としてｖ_ｉ＝ａ_ｋとなるか、または、ｉ∈Ａの場合に、ＯＣＢ γの何らかの要素γ_ｊによりｖ_ｉ＝γ_ｊとなるため、ステップｉで知られている。いずれの場合も、関係ｗ_ｉ＝ｓ＋ｖ_ｉｕ_ｉ，ｉからペアの残りの要素を得ることができる。具体的には、ｉ∈Ａ^ｃであれば（ｖ_ｉ，ｗ_ｉ）＝（ａ_ｋ，ｓ＋ａ_ｋｕ_ｉ，ｉ）であり、代わりに、ｉ∈Ａであれば、（ｖ_ｉ，ｗ_ｉ）＝（（γ_ｊ－ｓ）（ｕ_ｉ，ｉ）^－１，γ_ｊ）である。これで、解（ｖ，ｗ）が存在し、一意であることの証明が完了した。

【0068】

上記手順の計算量は、フィードフォワード変数ｓの計算によって支配される。Ｎ回のフィードフォワード変数計算があり、その各々は多くてもＮ回の乗算及びＮ－１回の加算演算を必要とする。したがって、全体の計算量はＯ（Ｎ^２）になる。もしＵがＩＵＴ Ｔｏｅｐｌｉｔｚで、インパルス応答ｇ＝（ｇ_０，ｇ_１，…，ｇ_ｍ）∈Ｆ_ｑ ^ｍ＋１を持つ場合、ｊ≧ｉの場合ｖ_ｉ－ｊ＝０として、ｉ＝１，２，…，Ｎについてｗ_ｉ＝ｖ_ｉｇ_０＋ｖ_ｉ－１ｇ_１＋…＋ｖ_ｉ－ｍｇ_ｍとなる。フィードフォワード変数は、ｓ＝ｖ_ｉ－１ｇ_１＋…＋ｖ_ｉ－ｍｇ_ｍで与えられるから、多くてもｍ回の乗算及びｍ－１回の加算を必要とする。したがって、フィードフォワード変数の計算の計算量がＯ（Ｎ）からＯ（ｍ）に減り、全体の計算量がＯ（ｍＮ）となる。以上で、命題２の証明が完了した。

【0069】

命題２の証明に示された手順は、本発明の原理による外側エンコーダ３０２の基礎を形成する。ここで、この手順のより正確なアルゴリズム的説明を与える。

【0070】

図４Ａは、本発明の原理に従って外側エンコーダ３０２を実装するためのＩＵＴ符号化方法４００のフローチャートである。ＩＵＴ符号化方法４００（以下、方法４００）は、外側エンコーダ３０２に関連して上記で定義された４つのパラメータ（Ｕ，Ａ，ａ，γ）を用いて動作するように構成される。方法４００は、制約条件３２１、３２２、および３２３を満たすＴＩＢ ｖ ３１４とＴＯＢ ｗ ３１５のペアを計算することによって、外側符号化問題を解決する。方法４００は、開始ステップ４０１で動作を開始し、新しいＯＣＢ γ∈Ｆ_ｑ ^Ｋ ３１２が符号化のために利用可能になると、ＯＣＢ入力ステップ４０２に移る。ＯＣＢ入力ステップ４０２では、メソッド４００は、外部、例えば、内側エンコーダ３０１からＯＣＢ γ ３１２を取得する。

【0071】

ＯＣＢ入力ステップ４０２に続いて、方法４００は変数初期化ステップ４０３に進み、ループカウンタｉ、ＦＤＢ制約カウンタｊ、およびＯＣＢ制約カウンタｋを初期化する。ループカウンタｉは、方法４００が主ループを実行した回数をカウントし、主ループはループカウンタ増分ステップ４０４の実行で開始する。ステップ４０３では、ループカウンタｉの初期値を０に設定する。ＦＤＢ制約カウンタｊは、方法４００の動作中の任意の瞬間にｊ←ｍｉｎ｛１，Ｎ－Ｋ｝により初期化され、カウンタｊは、Ｎ－Ｋ個のＦＤＢ制約３２３のうちのどの制約が方法４００によって次に処理されることになるかを示す。ＦＤＢ制約３２３の数が０である場合、すなわち、Ｎ－Ｋ＝０である場合、ＦＤＢ制約カウンタｊは、ステップ４０３で０に設定され、方法４００の動作の残りの間、０のままである。ＯＣＢ制約カウンタｋは、ｋ←ｍｉｎ｛１，Ｋ｝により初期化され、方法４００の動作中の任意の瞬間に、ｋ個のＯＣＢ制約３２２のうちのどの制約が方法４００によって次に処理されることになるかを示す。ＯＣＢ制約の数が０である場合、すなわち、Ｋ＝０である場合、ＯＣＢ制約カウンタｋは、ステップ４０３で０に設定され、方法４００の動作の残りの間、０のままである。

【0072】

変数初期化ステップ４０３の後、方法４００は、ループカウンタｉを１だけインクリメントすることによってループカウンタ・インクリメントステップ４０４を実行する。ステップ４０４は、方法４００の主ループの開始を示す。メインループは、Ｎ回実行される。メインループの第ｉ回目の実行中、方法４００は、フィードフォワード値ｓをＦＤＢ ａ ３１３の現在の要素ａ_ｊ又はＯＣＢ γ ３１２の現在の要素γ_ｋと共に処理して、ＴＩＢ ｖ ３１４の次の要素ｖ_ｉとＴＯＢ ｗ ３１５の次の要素ｗ_ｉを生成する。メインループの詳細は以下の通りである。

【0073】

方法４００は、ステップ４０４に続いてループカウンタチェックステップ４０５に入り、ループカウンタｉが依然としてその最終値Ｎ以下であるかどうかをチェックする。チェックの結果がＮＯである場合、方法４００は終了ステップ４０６に進む（次のＯＣＢが符号化のために利用可能である場合、終了ステップ４０６をバイパスすることができ、方法４００は、ＯＣＢ入力ステップ４０２に再び入ることによって次のＯＣＢの処理に進むことができる）。ステップ４０５のチェックの結果がＹＥＳである場合、方法４００は、フィードフォワード計算ステップ４０７に進み、フィードフォワード値ｓ＝Σ_ｈ＝１ ^ｉ－１ｖ_ｈｕ_ｈ，ｉを計算する。ｉ＝１の場合、フィードフォワード値をゼロに設定する、すなわち、ｓ＝０を計算する。ステップ４０７からの次のステップは、制約タイプチェックステップ４０８である。

【0074】

制約タイプチェックステップ４０８では、次に処理すべき制約がＦＤＢ制約３２３（ｂ_ｉ＝０で示される）であるか、ＯＣＢ制約３２２（ｂ_ｉ＝１で示される）であるかをチェックする。ここで、ｂ＝（ｂ_１，ｂ_２，…，ｂ_Ｎ）は、ｉ∈Ａならばｂ_ｉ＝１、ｉ∈Ａ^ｃならばｂ_ｉ＝０となるようインデックス集合Ａから導出される制約タイプインジケータ（ＣＴＩ）である。言い換えると、ＣＴＩ ｂは、インデックス集合Ａのインジケータベクトルである。ＣＴＩ ｂのｉ番目座標を調べることで、集合Ａを検索してｉが含まれているかどうかを調べるよりも効率的である。このような目的のためにブールベクトルを使用することは、以下で説明するハードウェア実装で特に有用である。

【0075】

制約タイプチェックステップ４０８の結果がＮＯである場合、方法４００は、ｗ_ｉ＝ａ_ｊｕ_ｉ，ｉ＋ｓ、ｖ_ｉ＝ａ_ｊを設定して、ＦＤＢ制約処理ステップ４０９を実行する。ステップ４０９の後には常にステップ４１１が続き、ＦＤＢ制約カウンタｊがｊ←ｍｉｎ｛ｊ＋１，Ｎ－Ｋ｝により更新される。ステップ４１１の終了時、ＦＤＢ制約カウンタｊは、残りがある場合は処理すべき次のＦＤＢ制約３２３を指し、全てのＦＤＢ制約３２３を処理した場合はｊの値はＮ－Ｋのままである。

【0076】

制約タイプチェックステップ４０８の結果がＹＥＳである場合、方法４００は、ｗ_ｉ＝γ_ｋ、ｖ_ｉ＝（γ_ｋ－ｓ）（ｕ_ｉ，ｉ）^－１を設定して、ＯＣＢ制約処理ステップ４１０を実行する。ステップ４１０の後には常にステップ４１２が続き、ＯＣＢ制約カウンタｋがｋ←ｍｉｎ｛ｋ＋１，Ｋ｝により更新される。ステップ４１２の終わりに、ＯＣＢ制約３２２カウンタｋは、残りがある場合に処理すべき次のＯＣＢ制約を指示し、すべてのＯＣＢ制約３２２が処理された場合には、ｋの値はＫのままである。

【0077】

ステップ４１１及び４１２の後には、出力ステップ４１３が続き、ここで、方法４００は、ＴＯＢ ｗ ３１５の第ｉの要素ｗ_ｉを出力する。オプションとして、方法４００は、出力ステップ４１３の一部としてＴＩＢ ｖ ３１４の第ｉの要素ｖ_ｉを出力することができる。

【0078】

出力ステップ４１３に続いて、方法４００はステップ４０４にループバックし、上述のように動作を続ける。

【0079】

すべての「ｍｉｎ」演算を排除し、ステップ４０３において、ｊ←ｍｉｎ｛１，Ｎ－Ｋ｝、ｋ←ｍｉｎ｛１，Ｋ｝の代わりに、ｊ←１、ｋ←１、およびステップ４１１および４１２において、ｊ←ｍｉｎ｛ｊ＋１，Ｎ－Ｋ｝、ｋ←ｍｉｎ｛ｋ＋１，Ｋ｝の代わりに、ｊ←ｊ＋１、ｋ←１とすることによって、方法４００をいくらか単純化することが可能である。この単純化は、範囲外の値を可能にし、または取り出すことを可能にするが、方法４００の検査は、ＴＩＢ ｖ ３１４およびＴＯＢ ｗ ３１５が依然として正確に計算されることを明らかにする。このタイプの単純化は、図５、図９に関連して以下で説明するように、方法４００のより具体的な実施形態でも有効である。

【0080】

ＩＵＴ行列Ｕの対角要素がすべて１（Ｆ_ｑにおける乗算的単位元）である場合、方法４００の実施態様で別の単純化が行われる、すなわち、ステップ４０９の演算ｗ_ｉ＝ａ_ｊｕ_ｉ，ｉ＋ｓがｗ_ｉ＝ａ_ｊ＋ｓに単純化され、ステップ４１０の演算ｖ_ｉ＝（γ_ｋ－ｓ）（ｕ_ｉ，ｉ）^－１がｖ_ｉ＝γ_ｋ－ｓに単純化される。特に、変換演算が二進体Ｆ_２＝｛０，１｝上にある場合、方法４００におけるすべての乗算および除算演算を、より単純な演算と置き換えることができ、それによって、ハードウェアおよびソフトウェアの両方で外側エンコーダ３０２を実装する計算量を低減する。

【0081】

図４Ｂは、方法４００による例示的な計算４５０を示す図である。例示的な計算４５０は、例示的なＩＵＴ行列 Ｕ ４５２、例示的なＣＴＩ ｂ ４５３、例示的なＦＤＢ ａ ４５４、および例示的なＯＣＢ γ ４５５を使用する。例示的な計算４５０は、二進体Ｆ_２＝｛０，１｝上にあると仮定される。例示的なパラメータ４５３および４５４を検査することによって、この例示的な計算における長さパラメータは、Ｎ＝８であること、およびＫ＝３であることを理解する。計算例４５０の詳細は、表４５１に示されている。表４５１の第ｉ行目は、ＦＤＢ制約処理ステップ４０９又はＯＣＢ制約処理ステップ４１０の終了直後にサンプリングされたメソッド４００の変数の値を列挙したものである。例示的な計算の最後に、例示的なＴＩＢ ｖ ４５６および例示的なＴＯＢ ｗ ４５７が取得される。変数例４５２～４５７は、Ａ＝｛４，６，８｝、Ａ^ｃ＝｛１，２，３，５，７｝とした場合の、変換制約 ｗ＝ｖＵ ３２１、ＦＤＢ制約 ｖ_Ａｃ＝ａ ３２３、ＯＣＢ制約 ｗ_Ａ＝γ ３２２を満たすことを容易に検証することができる。

【0082】

方法４００は、外側符号化問題の解決策を提供するが、一般的なＬＵＴ行列Ｕ∈Ｆ_ｑ ^Ｎ×Ｎの場合、計算量がＯ（Ｎ^２）であり、これは、実際にはしばしば法外なものとなる。また、Ｕが特殊な構造を有する場合には、計算量を軽減することができる。特に重要なのは、ＰＡＣ符号の場合のように、ＵがＩＵＴであることに加えてＴｏｅｐｌｉｔｚである場合である。ここで、この重要な特殊ケースに焦点を当てる。

【0083】

図５Ａは、本発明の原理に従って外側エンコーダ３０２を実施するためのＩＵＴ Ｔｏｅｐｌｉｔｚ符号化方法５００を示すフローチャートである。ＩＵＴ Ｔｏｅｐｌｉｔｚ符号化方法５００（以下、方法５００）は、外側変換行列ＵがＩＵＴ Ｔｏｅｐｌｉｔｚ行列である場合に対応した方法４００の特殊な例である。ＩＵＴ Ｔｏｅｐｌｉｔｚの仮定によれば、方法５００は、インパルス応答ｇ＝（ｇ_０，ｇ_１，…，ｇ_ｍ）∈Ｆ_ｑ ^ｍ＋１、ｇ_０≠０、ｇ_ｍ≠０であり、かつｇが外側変換行列Ｕ∈Ｆ_ｑ ^Ｎ×Ｎの第１の行から導出される場合ために構成される。

【0084】

方法５００は、開始ステップ５０１で動作を開始し、ＯＣＢ γ∈Ｆ_ｑ ^Ｋ ３１２が符号化のために利用可能になると、ＯＣＢ入力ステップ５０２に移る。ＯＣＢ入力ステップ５０２では、メソッド５００は、外部、例えば、内側エンコーダ３０１からＯＣＢ γ ３１２を取得する。

【0085】

ＯＣＢ入力ステップ５０２に続いて、方法５００は変数初期化ステップ５０３に進み、ループカウンタｉ、ＦＤＢ制約カウンタｊ、ＯＣＢ制約カウンタｋを初期化し、ｉ＝１，…，ｍについてｒ_ｉ←０を設定することによってレジスタアレイｒ＝（ｒ_１，…，ｒ_ｍ）を初期化する。カウンタｉ、ｊ、ｋは、方法４００の場合と同じカウント機能を実行する。レジスタアレイｒの役割は、以下の説明で明らかになるであろう。

【0086】

方法４００の場合と同様に、カウンタｊ、ｋの初期化および更新は、方法４００について説明したのと同じ方法で「ｍｉｎ」演算を除去することによって簡単にすることができる。そのような単純化は、方法５００によって計算されるＴＩＢ ｖ ３１４およびＴＯＢ ｗ ３１５の最終値に影響を及ぼさない。

【0087】

変数初期化ステップ５０３の後、方法５００は、ループカウンタｉを１だけインクリメントすることによってループカウンタ・インクリメントステップ５０４を実行する。ステップ５０４は、方法５００の主ループの開始を示す。メインループは、メソッド５００が呼び出されるたびにＮ回実行される。メインループの第ｉ回目の実行中、方法５００は、フィードフォワード値ｓをＦＤＢ ａ ３１３の現在の要素ａ_ｊ又はＯＣＢ γ ３１２の現在の要素γ_ｋと共に処理して、ＴＩＢ ｖ ３１４の次の要素ｖ_ｉとＴＯＢ ｗ ３１５の次の要素ｗ_ｉを生成する。メインループの詳細は以下の通りである。

【0088】

方法５００は、ステップ５０４に続いてループカウンタチェックステップ５０５に入り、ループカウンタｉが依然としてその最終値Ｎ以下であるかどうかをチェックする。チェックの結果がＮＯである場合、方法５００は終了ステップ５０６に進む（次のＯＣＢ ３１２が符号化のために利用可能である場合、終了ステップ５０６をバイパスすることができ、方法５００は、ＯＣＢ入力ステップ５０２に再び入ることによって次のＯＣＢの符号化に進むことができる）。ステップ５０５のチェックの結果がＹＥＳである場合、方法５００は、フィードフォワード計算ステップ５０７に進み、フィードフォワード値ｓ＝Σ_ｈ＝１ ^ｍｒ_ｈｇ_ｈを計算し、制約タイプのチェックステップ５０８に進む。

【0089】

制約タイプチェックステップ５０８では、次に処理すべき制約がＦＤＢ制約３２３（ｂ_ｉ＝０で示される）であるか、ＯＣＢ制約３２２（ｂ_ｉ＝１で示される）であるかを調べる。

【0090】

制約タイプチェックステップ５０８の結果がＮＯである場合、方法５００は、ｗ_ｉ＝ａ_ｊｇ_０＋ｓ、ｖ_ｉ＝ａ_ｊと設定してＦＤＢ制約処理ステップ５０９を実行する。ステップ５０９の後にステップ５１１が続き、ＦＤＢ制約カウンタｊがｊ←ｍｉｎ｛ｊ＋１，Ｎ－Ｋ｝により更新される。ステップ５１１の終了時、ＦＤＢ制約カウンタｊは、残りがある場合は処理すべき次のＦＤＢ制約３２３を指し、全てのＦＤＢ制約３２３を処理し終えた場合はｊの値はＮ－Ｋのままである。

【0091】

制約タイプチェックステップ５０８の結果がＹＥＳである場合、方法５００は、ｗ_ｉ＝γ_ｋ、ｖ_ｉ＝（γ_ｋ－ｓ）（ｇ_０）^－１と設定してＯＣＢ制約処理ステップ５１０を実行する。ステップ５１０の後にステップ５１２が続き、ＯＣＢ制約カウンタｋがｋ←ｍｉｎ｛ｋ＋１，Ｋ｝により更新される。ステップ５１２の終わりに、ＯＣＢ制約カウンタｋは、残りがある場合に処理すべき次のＯＣＢ制約３２２を指示し、すべてのＯＣＢ制約３２２が処理された場合には、ｋの値はＫのままである。

【0092】

ステップ５１１、５１２の後には、レジスタ更新ステップ５１３が続き、ｈ＝ｍ，ｍ－１，…，２に従って順番にｒ_ｈ←ｒ_ｈ－１と設定し、最後にｒ_１←ｖ_ｉと設定することでレジスタアレイｒの内容を１桁右にシフトさせる。

【0093】

ステップ５１３の後には、出力ステップ５１４が続き、ここで、方法５００は、ＴＯＢ ｗ ３１５の第ｉの要素ｗ_ｉを出力する。オプションとして、方法５００は、出力ステップ５１４の一部としてＴＩＢ ｖ ３１４の第ｉ要素ｖ_ｉを出力することができる。

【0094】

出力ステップ５１４に続いて、方法５００はステップ５０４にループバックし、上述のように動作を続ける。

【0095】

方法５００の計算量は、典型的にはＯ（ｍＮ）であり、方法４００の計算量Ｏ（Ｎ^２）よりもかなり小さい。例えば、ＰＡＣ符号の場合、パラメータｍは、通常、固定の小さな整数であるが、Ｎはいくらでも大きくなる可能性がある。

【0096】

本発明の主な利点は、この時点で見ることができるようになる。ＴＦ符号のシステマティック符号化問題を３ステップに分解した結果、外側変換行列のＴｏｅｐｌｉｔｚ形式を最大限に活用し、外側符号化問題を計算量Ｏ（ｍＮ）で解決できる外側符号器が得られた。この計算量は、ＴＦ符号のための一般的なシステマティックエンコーダの計算量Ｏ（Ｎ^２）に対しても非常に有利に比較される。特に、ＴＦ符号のシステマティック符号化の直接法は、上述のように、ＴＣＢ ｘをｘ_Ａ＝ｄ、ｘ_Ａｃ＝ｄＥ＋ｅにより設定して計算する。直接法は、外側変換行列のＴｏｅｐｌｉｔｚ構造を利用せず、計算量Ｏ（Ｎ^２）を被るが、本発明の原理は計算量をＯ（ｍＮ）に低減する。

【0097】

方法４００の場合と同様に、すべての「ｍｉｎ」演算を排除することによって、方法５００を単純化することが可能である。方法４００の場合のように、ＩＵＴ変換Ｕの対角要素がすべて１（Ｆ_ｑにおける乗算単位元）である場合、または変換演算が２進体Ｆ_２＝｛０，１｝上にある場合、方法５００の実施態様で別の単純化が行われる。

【0098】

図５Ｂは、方法５００による例示的な計算５５０を表形式で示す図である。例示的な計算５５０は、例示的なＩＵＴ Ｔｏｅｐｌｉｔｚ行列 Ｕ ５５２、例示的なＣＴＩ ｂ ５５３、例示的なＦＤＢ ａ ５５４、および例示的なＯＣＢ γ ５５５を使用する。例示的な計算５５０は、二進体Ｆ_２上にあると仮定される。例示的なパラメータ５５３および５５４を検査することによって、例示的な計算５５０における長さパラメータは、Ｎ＝８であること、およびＫ＝３であることを理解する。計算例５５０の詳細は、表５５１に示されている。表５５１の第ｉ行目は、ＦＤＢ制約処理ステップ５０９又はＯＣＢ制約処理ステップ５１０の終了直後にサンプリングされたメソッド５００の変数の値を列挙したものである。例示的な計算５５０の最後に、例示的なＴＩＢ ｖ ５５６および例示的なＴＯＢ ｗ ５５７が取得される。変数例５５２～５５７は、Ａ＝｛４，６，８｝、Ａ^ｃ＝｛１，２，３，５，７｝として、変換制約 ｗ＝ｖＵ ３２１、ＦＤＢ制約 ｖ_Ａｃ＝ａ ３２３、ＯＣＢ制約 ｗ_Ａ＝γ ３２２を満たしていることを容易に検証することができる。

【0099】

次に、方法５００の効率的なハードウェア実装を提供することに注目する。方法５００の最も計算集約的なステップは、フィードフォワード計算ステップ５０７である。このステップは、周知の畳み込み回路を用いて行うことができる。このような回路を論じるために、Ｔｏｅｐｌｉｔｚ行列演算の多項式表現を使用することが好都合であろう。

【0100】

（命題３）１行目ｇ＝（ｇ_０，ｇ_１，…，ｇ_Ｎ－１）∈Ｆ_ｑ ^Ｎを有する上三角形のＴｏｅｐｌｉｔｚ行列Ｕ∈Ｆ_ｑ ^Ｎ×Ｎをとり、任意のベクトルｖ＝（ｖ_１，ｖ_２，…，ｖ_Ｎ）∈Ｆ_ｑ ^Ｎをとり、ｗ＝（ｗ_１，ｗ_２，…，ｗ_Ｎ）∈Ｆ_ｑ ^Ｎが積ｗ＝ｖＵで定義されるものとする。多項式ｇ（Ｄ）＝ｇ_０＋ｇ_１Ｄ＋…＋ｇ_Ｎ－１Ｄ^Ｎ－１、ｖ（Ｄ）＝ｖ_１＋ｖ_２Ｄ＋…＋ｖ_ＮＤ^Ｎ－１、およびｗ（Ｄ）＝ｗ_１＋ｗ_２Ｄ＋…＋ｗ_ＮＤ^Ｎ－１と定義する。そして、関係ｗ＝ｖＵは、ｗ（Ｄ）＝ｖ（Ｄ）ｇ（Ｄ）ｍоｄＤ^Ｎにより多項式で表すことができる。

【0101】

（証明）ｗ＝ｖＵと仮定する。次に、行列乗算の定義によって、１≦ｉ≦Ｎについて、ｗ_ｉ＝Σ_ｈ＝１ ^Ｎｖ_ｈｕ_ｈ，ｉを得る。Ｕは上三角形およびＴｏｅｐｌｉｔｚ であるため、１≦ｈ≦ｉ≦Ｎであればｕ_ｈ，ｉ＝ｇ_ｉ－ｈであり、その他の場合はｕ_ｈ，ｉ＝０である。よって、１≦ｉ≦Ｎについてｗ_ｉ＝Σ_ｈ＝１ ^ｉｖ_ｈｇ_ｉ－ｈである。１≦ｉ≦Ｎについて、ｗ_ｉは積ｖ（Ｄ）ｇ（Ｄ）におけるＤ_ｉ－１の係数である。言い換えると、ｗ（Ｄ）はｖ（Ｄ）ｇ（Ｄ）ｍоｄＤ^Ｎに等しい。

【0102】

デジタル信号処理の当業者は、ｗ（Ｄ）＝ｖ（Ｄ）ｇ（Ｄ）ｍоｄＤ^Ｎという関係、または等価的には式ｗ_ｉ＝Σ_ｈ＝１ ^ｉｖ_ｈｇ_ｉ－ｈがＴＩＢ ｖ ３１４とＴＯＢ ｗ ３１５の間の畳み込み関係を定義することを認識するであろう。具体的には、ＴＯＢ ｗ ３１５は、ＴＩＢ ｖ ３１４を入力とした場合に、インパルス応答ｇ＝（ｇ_０，ｇ_１，…，ｇ_Ｎ－１）を有する線形時不変フィルタによって生成される最初のＮ項とみなすことができる。このようなフィルタをハードウェアで実現するための多くの回路が存在し、これらを本文脈で使用して方法５００を実施することができる。ハードウェアの計算量を最小限にするために、以下では、インパルス応答ｇ＝（ｇ_０，ｇ_１，…，ｇ_Ｎ－１）の末尾ゼロを省略し、ｇ＝（ｇ_０，ｇ_１，…，ｇ_ｍ）と書く。ここで、ｍは、範囲０≦ｉ≦Ｎ－１においてｇ_ｉ≠０を満たす最大整数である。以下に示す回路実装では、パラメータｍは、必要とされるレジスタステージの数となる。本発明の原理の典型的な用途では、パラメータｍは、符号ブロック長Ｎよりもかなり小さい数として固定される。

【0103】

図６は畳み込み回路６００の概略図である。畳み込み回路６００は、ｇ（Ｄ）＝ｇ_０＋ｇ_１Ｄ＋…＋ｇ_Ｎ－１Ｄ^Ｎ－１を固定多項式とし、ｖ（Ｄ）＝ｖ_１＋ｖ_２Ｄ＋…＋ｖ_ＮＤ^Ｎ－１、およびｗ（Ｄ）＝ｗ_１＋ｗ_２Ｄ＋…＋ｗ_ＮＤ^Ｎ－１ｖ（Ｄ）をそれぞれ入力多項式及び出力多項式とした時に、命題３の積ｗ（Ｄ）＝ｖ（Ｄ）ｇ（Ｄ）ｍоｄＤ^Ｎを算出するように構成されている。

【0104】

畳み込み回路６００は、入力ポート６０１、出力ポート６０２、レジスタ６１１～６１３、乗算器６２１～６２５、加算器６３１～６３４を備えている。畳み込み回路６００は、入力ポート６０１における入力多項式ｖ（Ｄ）の係数ｖ_ｉを自然順序ｖ_１（第１）、ｖ_２，…，ｖ_Ｎの順で受け取り、出力ポート６０２における出力多項式ｗ（Ｄ）の係数ｗ_ｉをｗ_１（第１）、ｗ_２，…，ｗ_Ｎの順で算出し、送出する。第１の入力ｖ_１を受ける前に、レジスタｒ_１，ｒ_２，…，ｒ_ｍ６１１～６１３の内容は０に初期化される。この回路は、ｉ＝１，２，…，Ｎについて、関係ｗ_ｉ＝Σ_ｊ＝０ ^ｍｇ_ｊｖ_ｉ－ｊを強制し、ここで、ｉ－ｊ＜１についてｖ_ｉ－ｊは０として解釈される。したがって、第１の出力係数ｗ_１はｗ_１＝ｇ_０ｖ_１により与えられ、第２の出力係数はｗ_２＝ｇ_０ｖ_２＋ｇ_１ｖ_１により与えられ、最終の出力係数はｗ_Ｎ＝ｇ_０ｖ_Ｎ＋ｇ_１ｖ_Ｎ－１＋…＋ｇ_ｍｖ_Ｎ－ｍで与えられる。畳み込み回路６００が動作を完了するまでにＮ時間単位を要する。畳み込み回路６００は、任意の体において積ｗ（Ｄ）＝ｇ（Ｄ）ｖ（Ｄ）ｍоｄＤ^Ｎを計算することができる。また、固定多項式ｇ（Ｄ）の係数ｇ_ｉをゼロとすることで、対応する乗算器回路及び加算器回路を省略できることが分かり、回路の簡略化を図ることができる。例えば、ｇ_１＝０であれば、乗算器６２１、加算器６３１を省略することができる。ｇ_ｉ＝１（乗算単元）の場合、さらなる単純化が行われ、この場合、対応する乗数を除去することができる。特に、演算の体が二進体の場合、乗算器を必要とせず、論理排他的論理和（ＸＯＲ）ゲートを用いて加算演算を実現することができる。畳み込み回路６００及びデジタル論理におけるその様々な実装は、従来技術において周知である。

【0105】

図７は、本発明の原理に従って外側エンコーダ３０２を実施するためのＩＵＴ Ｔｏｅｐｌｉｔｚエンコーダ回路７００の概略図である。ＩＵＴ Ｔｏｅｐｌｉｔｚエンコーダ回路７００は、加算器、乗算器、ランダムアクセスメモリ、シフトレジスタ、およびマルチプレクサなどの一般に入手可能なデジタル論理素子を使用するハードウェアにおける方法５００の実装である。回路７００は、ＦＤＢ ａ ３１３の要素ａ_ｊを受信するためのＦＤＢ入力ポート７０１と、ＯＣＢ γ ３１２の要素γ_ｋを受信するためのＯＣＢ入力ポート７０２と、ＣＴＩ ｂの要素ｂ_ｉを受信するためのＣＴＩ入力ポート７０３と、ＴＯＢ ｗ ３１５の要素ｗ_ｉを送出するためのＴＯＢ出力ポート７０４と、ＴＩＢ ｖ ３１４の要素ｖ_ｉを送出するためのＴＩＢ出力ポート７０５を含む。

【0106】

回路７００は、フィードフォワード計算回路７１０、第１のマルチプレクサＭＵＸ１ ７２０、および第２のマルチプレクサＭＵＸ２ ７３０をさらに備える。回路７００は、方法５００のステップに従う。方法５００の実装における特定のステップは、回路７００を不必要な詳細で煩雑化しないようにするために、回路７００に明示的に示されていない。特に、ＦＤＢ ａ ３１３、ＯＣＢ γ ３１２、及びＣＴＩ ｂを保持するためのクロック回路、制御ロジック、及び記憶素子は、回路７００には示されていない。また、回路７００には、各要素ａ_ｊ、γ_ｋ、ｂ_ｉを各記憶場所から取得するためのメモリアドレスとして用いられるカウンタｊ、ｋ、ｉの初期化及びインクリメントのための論理回路も示されていない。デジタル回路設計の当業者は、方法５００の完全な実装を得るために、回路７００のための制御論理のそのようなルーチンの詳細を完了することを困難にしないであろう。

【0107】

フィードフォワード計算回路７１０は、畳み込み回路６００によって着想される。フィードフォワード計算回路７１０の機能は、方法５００のステップ５０７を実行することである。フィードフォワード演算回路７１０は、ＴＩＢ ｖ ３１４の各要素ｖ_ｉを入力とし、フィードフォワード値ｓ＝Σ_ｈ＝１ ^ｍｒ_ｈｇ_ｈを出力として生成する。動作開始時には、方法５００のステップ５０３と同様に、フィードフォワード演算回路７１０内のレジスタの内容が０に初期化される。

【0108】

マルチプレクサＭＵＸ１ ７２０、ＭＵＸ２ ７３０は、デジタル回路で共通に採用されている通常の２対１マルチプレクサである。具体的には、ここで用いられる２対１マルチプレクサは、２つの入力ポートＩＮ１、ＩＮ０、制御ポートＳＥＬ、出力ポートＯＵＴを有している。２対１マルチプレクサは、制御ポートＳＥＬの信号が論理１（又は論理０）の場合、入力ポートＩＮ１（又は入力ポートＩＮ０）の論理信号を出力ポートＯＵＴへ転送する。

【0109】

制約タイプチェックステップ５０８は、ＣＴＩ入力ポート７０３をマルチプレクサＭＵＸ１ ７２０、ＭＵＸ２ ７３０のＳＥＬ入力７２３、７３３に接続することで実現される。

【0110】

ｂ_ｉ＝０である場合、第１のマルチプレクサＭＵＸ１ ７２０は、入力ポートＩＮ０ ７２２からの信号ａ_ｊｇ_０＋ｓを出力ポートＯＵＴ ７２４にルーティングし、第２のマルチプレクサＭＵＸ２ ７３０は、入力ポートＩＮ０ ７３２からの信号ａ_ｊを出力ポートＯＵＴ ７３４にルーティングする。したがって、ｂ_ｉ＝０の場合、ＴＯＢ出力ポート７０４の信号がｗ_ｉ＝ａ_ｊｇ_０＋ｓとして得られると、ＴＩＢ出力ポート７０５の信号は、方法５００のステップ５０９によって必要とされるように、ｖ_ｉ＝ａ_ｊとして得られる。ｂ_ｉ＝０の場合、制御ロジックは、方法５００のステップ５１１に従ってＦＤＢ制約カウンタｊを更新する。

【0111】

ｂ_ｉ＝１の場合、第１のマルチプレクサＭＵＸ１ ７２０は、入力ポートＩＮ１ ７２１からの信号γ_ｋを出力ポートＯＵＴ ７２４にルーティングし、第２のマルチプレクサＭＵＸ２ ７３０は、入力ポートＩＮ１ ７３１からの信号（γ_ｋ－ｓ）（ｇ_０）^－１を出力ポートＯＵＴ ７３４にルーティングする。したがって、ｂ_ｉ＝１の場合、ＴＯＢ出力ポート７０４の信号がｗ_ｉ＝γ_ｋとして得られると、方法５００のステップ５１０によって必要とされるように、出力ポート７０５の信号がｖ_ｉ＝（γ_ｋ－ｓ）（ｇ_０）^－１として得られる。ｂ_ｉ＝１の場合、制御ロジックは、方法５００のステップ５１２に従ってＯＣＢ制約カウンタｋを更新する。

【0112】

計算の第ｉラウンドの終わりに、信号ｖ_ｉは、フィードフォワード計算回路７１０への入力で次の信号となり、一方、レジスタｒ_１，ｒ_２，…，ｒ_ｍ－１の内容は、１つの場所だけ右にシフトされる。

【0113】

上記の説明に従って、当業者は、方法５００で説明したように回路７００が実行されるように回路７００を実装することを困難にしないであろう。当業者はまた、処理待ち時間を短縮し、スループットを改善するためにパイプライン化および並列化を含む方法５００の様々な代替実現形態が存在することを認識するであろう。

【0114】

また、外側変換行列がＩＵＴ Ｔｏｅｐｌｉｔｚの場合、畳み込み回路６００の転置形を用いて外側エンコーダ３０２を実現することができる。ここで、そのような転置形の回路について説明し、それらを直接形の回路６００と比較し、転置形の畳み込みに基づいた外側エンコーダ３０２の代替的な実装を与える。

【0115】

図８は、転置形畳み込み回路８００の概略図である。転置形畳み込み回路８００は、畳み込み回路６００と同じ機能を実行するが、特定の実装上の利点を有するために好ましい場合がある。転置形畳み込み回路８００は、命題３のように積ｗ（Ｄ）＝ｖ（Ｄ）ｇ（Ｄ）ｍоｄＤ^Ｎを演算するように構成され、ｇ（Ｄ）＝ｇ_０＋ｇ_１Ｄ＋…＋ｇ_ｍＤ^ｍは固定多項式であり、ｖ（Ｄ）＝ｖ_１＋ｖ_２Ｄ＋…＋ｖ_ＮＤ^Ｎ－１、およびｗ（Ｄ）＝ｗ_１＋ｗ_２Ｄ＋…＋ｗ_ＮＤ^Ｎ－１は、それぞれ入力多項式、出力多項式である。

【0116】

転置形畳み込み回路８００は、畳み込み回路６００からメイソンの法則（例えば、書籍「”Ａ．Ｖ． Ｏｐｐｅｎｈｅｉｍ ａｎｄ Ｒ． Ｗ．Ｓｃｈａｆｅｒ， Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ， Ｐｒｅｎｔｉｃｅ－Ｈａｌｌ， Ｅｎｇｌｅｗｏｏｄ Ｃｌｉｆｆｓ， Ｎｅｗ Ｊｅｒｓｅｙ， １９７５” の１５６ページ参照）によって得られる。転置形畳み込み回路８００は、入力ポート８０１、出力ポート８０２、レジスタ８１１～８１３、乗算器８２１～８２５、加算器８３１～８３４を備えている。

【0117】

転置形畳み込み回路８００は、入力ポート８０１における入力多項式ｖ（Ｄ）の係数ｖ_ｉを自然な順序ｖ_１（第１），ｖ_２，…，ｖ_Ｎで受け取り、出力ポート８０２における出力多項式ｗ（Ｄ）の係数を順序ｗ_１（第１），ｗ_２，…，ｗ_Ｎで算出し、送出する。第１の入力ｖ_１を受け取る前に、レジスタｒ１，ｒ１，…，ｒｍ ８１１～８１３の内容は０に初期化される。また、転置形畳み込み回路８００は、演算を完了するまでにＮ時間単位を要する。転置形畳み込み回路８００は、任意の体において積ｗ（Ｄ）＝ｇ（Ｄ）ｖ（Ｄ）ｍоｄＤ^Ｎを計算することができる。また、固定多項式ｇ（Ｄ）の係数ｇ_ｉがゼロであれば、対応する乗算器回路及び加算器回路を省略できることが分かり、回路の簡略化を図ることができる。ｇ_ｉ＝１（乗算単位元）の場合、さらなる単純化が行われ、この場合、対応する乗数を除去することができる。特に、演算の体が２進体の場合、乗算器を必要とせず、論理排他的論理和（ＸＯＲ）ゲートを用いて加算演算を実現することができる。転置形畳み込み回路８００の動作の詳細、およびデジタル論理におけるその様々な実装は、従来技術で周知である。

【0118】

デジタル回路設計の当業者には、直接形畳み込み回路６００（略、直接形回路６００）の場合）と転置形畳み込み回路８００（短絡、転置形回路８００の場合）が、実装の観点から、互いに対してある利点と欠点を有することが明らかであろう。直接形回路６００の欠点は、転置形回路８００と比べて遅延（レイテンシ又はクリティカルパスとも呼ばれる）が大きいことである。ここで、直接型回路６００の遅延は、加算器の遅延Ｔ_ａｄｄと乗算器の遅延Ｔ_ｍｕｌｔとを用いてｍＴ_ａｄｄ＋Ｔ_ｍｕｌｔ時間単位の出力６０２の演算によって決定される。これに対して、転置形回路８００の遅延は、Ｔ_ａｄｄ＋Ｔ_ｍｕｌｔとなる。したがって、転置形回路８００は、直接形回路６００と比べてより高いクロック周波数で動作することができ、これは、高スループットの用途にとって重要である。一方、当業者であれば、直接形回路６００にパイプラインを導入し、既存の各レジスタとタンデムに余分なパイプラインレジスタを追加することで、その遅延をＴ_ａｄｄ＋Ｔ_ｍｕｌｔに短縮することが可能であることを理解するであろう。２つの回路を信号のファンアウトで比較すると、転置形回路８００の入力８０１はファンアウトｍとなり、直接形回路６００はファンアウトが２よりも大きい信号を使用しない。ｍが大きければ、ファンアウトを考慮する必要がある要因となる。

【0119】

図９Ａは、本原理の一実施形態に係るＩＵＴ Ｔｏｅｐｌｉｔｚ転置形式エンコーダ方法９００のフローチャートである。ＩＵＴ Ｔｏｅｐｌｉｔｚ転置形符号化方法９００（以下、方法９００）は、ｇ_０≠０、ｇ_ｍ≠０を満たすインパルス応答ｇ＝（ｇ_０，ｇ_１，…，ｇ_ｍ）∈Ｆ_ｑ ^ｍ＋１を有するＩＵＴ Ｔｏｅｐｌｉｔｚ行列Ｕ∈Ｆ_ｑ ^Ｎ×Ｎのために構成される。方法９００は、開始ステップ９０１で動作を開始し、新しいＯＣＢ γ∈Ｆ_ｑ ^Ｋ ３１２が符号化のために利用可能になると、ＯＣＢ入力ステップ９０２に移る。ＯＣＢ入力ステップ９０２では、メソッド９００は、外部、例えば、内側エンコーダ３０１からＯＣＢ γ ３１２を取り出す。

【0120】

ＯＣＢ入力ステップ９０２に続いて、方法９００は変数初期化ステップ９０３に進み、ループカウンタｉ、ＦＤＢ制約カウンタｊ、ＯＣＢ制約カウンタｋ、及びレジスタアレイｒ＝（ｒ_１，…，ｒ_ｍ）を、ｉ＝１，…，ｍについてｒ_ｉ←０と設定することよって初期化する。カウンタｉ、ｊ、及びｋは、方法４００の場合と同じカウント機能を実行する。以下、レジスタアレイｒの役割について説明する。

【0121】

方法４００の場合と同様に、カウンタｊ及びｋの初期化および更新は、方法４００について説明したのと同じ方法で「ｍｉｎ」演算を除去することによって単純化することができる。そのような単純化は、方法９００によって計算されるＴＩＢ ｖ ３１４およびＴＯＢ ｖ ３１５の最終値に影響を及ぼさない。

【0122】

変数初期化ステップ９０３の後、方法９００は、ループカウンタｉを１だけインクリメントすることによってループカウンタ・インクリメントステップ９０４を実行する。ステップ９０４は、方法９００の主ループの開始を示す。主ループは、メソッド９００が呼び出されるたびにＮ回実行される。主ループの第ｉ回目の実行中、方法９００は、フィードフォワード値ｓをＦＤＢ ａ ３１３の現在の要素ａ_ｊ又はＯＣＢ γ ３１２の現在の要素γ_ｋと共に処理して、ＴＩＢ ｖ ３１４の次の要素ｖ_ｉとＴＯＢ ｗ ３１５の次の要素ｗ_ｉを生成する。主ループの詳細は以下の通りである。

【0123】

方法９００は、ステップ９０４に続いてループカウンタチェックステップ９０５に入り、ループカウンタｉが依然としてその最終値Ｎ以下であるかどうかをチェックする。チェックの結果がＮＯである場合、方法９００は終了ステップ９０６に進む（次のＯＣＢ ３１２が符号化に利用可能である場合、終了ステップ９０６をバイパスすることができ、方法９００は、パラメータ初期化ステップ９０２に再び入ることによって次のＯＣＢの符号化に進むことができる）。

【0124】

ステップ９０５のチェックの結果がＹＥＳである場合、方法９００は、制約タイプチェックステップ９０７に進み、処理される次の制約がＦＤＢ制約３２３（ｂ_ｉ＝０によって示される）またはＯＣＢ制約３２２（ｂ_ｉ＝１によって示される）であるかどうかをチェックする。

【0125】

制約タイプチェックステップ９０７の結果がＮＯの場合、方法９００は、ＦＤＢ処理ステップ９０８をｗ_ｉ＝ａ_ｊｇ_０＋ｒ_１、ｖ_ｉ＝ａ_ｊを設定することにより実行する。ステップ９０８の後にステップ９１０が続き、ＦＤＢ制約カウンタｊがｊ←ｍｉｎ｛ｊ＋１，Ｎ－Ｋ｝により更新される。ステップ９１０の終わりに、ＦＤＢ制約カウンタｊは、残りがある場合には処理すべき次のＦＤＢ制約３２３を指示し、すべてのＦＤＢ制約３２３が処理された場合には、ｊの値はＮ－Ｋのままである。

【0126】

制約タイプチェックステップ９０７の結果がＹＥＳである場合、方法９００は、ＯＣＢ処理ステップ９０９をｗ_ｉ＝γ_ｋ、ｖ_ｉ＝（γ_ｋ－ｒ_１）（ｇ_０）^－１と設定することで実行する。ステップ９０９の後にステップ９１１が続き、ＯＣＢ制約カウンタｋがｋ←ｍｉｎ｛ｋ＋１，Ｋ｝により更新される。ステップ９１１の終わりに、ＯＣＢ制約カウンタｋは、残りがある場合に処理すべき次のＯＣＢ制約３２２を指示し、すべてのＯＣＢ制約３２２が処理された場合には、ｋの値はＫのままである。

【0127】

ステップ９１０、９１１の後には、いずれもレジスタ更新ステップ９１２が続き、レジスタアレイｒの内容をｈ＝１，２，…，ｍ－１の順にｒ_ｈ←ｒ_ｈ＋１＋ｖ_ｉｇ_ｈにより更新した後に、ｒ_ｍ←ｖ_ｉｇ_ｍと続く。ここで、ｒ_１はフィードフォワード変数ｓの役割を果たす。

【0128】

ステップ９１２からの次のステップは、出力ステップ９１３であり、方法９００は、ＴＯＢ ｗ ３１５の第ｉの要素ｗ_ｉを出力する。オプションとして、方法５００は、出力ステップ９１３の一部としてＴＩＢ ｖ ３１４のｉ番目の要素ｖ_ｉを出力することができる。

【0129】

出力ステップ９１３に続いて、方法９００はステップ９０４にループバックし、上述のように動作を続ける。

【0130】

方法９００の計算量はＯ（ｍＮ）であり、方法５００の計算量と同じであるが、方法４００の計算量Ｏ（Ｎ^２）と比べるとｍがＮに比べて小さい場合にはかなり小さい場合がある。

【0131】

方法４００の場合と同様に、すべての「ｍｉｎ」演算を排除することによって、方法９００を単純化することが可能である。方法４００の場合のように、ＩＵＴ変換Ｕの対角要素がすべて１（Ｆ_ｑの乗算単位元）である場合、または変換演算が二進体Ｆ_２＝｛０，１｝上にある場合、方法９００の実施態様で別の単純化が行われる。

【0132】

図９Ｂは、方法９００による例示的な計算９５０を表形式で示す図である。例示的な計算９５０は、例示的な変換行列 Ｕ ９５２、例示的なＣＴＩ ｂ ９５３、例示的なＦＤＢ ａ ９５４、および例示的なＯＣＢ γ ９５５を使用する。例示的な計算９５０は、二進体Ｆ_２上にあると仮定される。例示的なパラメータ ｂ ９５３及び ａ ９５４を検査することによって、例示的な計算９５０における長さパラメータはＮ＝８、Ｋ＝３であることが理解される。例示的な計算９５０の詳細は、表９５１に示されている。表９５１の第ｉ行目は、ＦＤＢ制約処理ステップ９０８又はＯＣＢ制約処理ステップ９０９の終了直後にサンプリングされたメソッド９００の変数の値を列挙したものである。例示的な計算９５０の最後に、例示的なＴＩＢ ｖ ９５６および例示的なＴＯＢ ｗ ９５７が取得される。また、変数９５２～９５７の一例が、Ａ＝｛４，６，８｝、Ａ^ｃ＝｛１，２，３，５，７｝として、変換制約 ｗ＝ｖＵ ３２１、ＦＤＢ制約 ｖ_Ａｃ＝ａ ３２２、ＯＣＢ制約 ｗ_Ａ＝γ ３２３３を満たすことを容易に検証することができる。

【0133】

なお、算出例５５０と算出例９５０の入力パラメータは同一である。予想されるように、５５０と９５０の両方が、出力として同じＴＩＢ ｖ ３１４と同じＴＯＢ ｗ ３１５を生成する。

【0134】

次に、転置形畳み込み回路８００に基づく方法９００のハードウェア実装を示す。

【0135】

図１０は、本発明の一実施形態に係る転置形ＩＵＴ Ｔｏｅｐｌｉｔｚエンコーダ回路１０００の概略図である。転置形ＩＵＴ Ｔｏｅｐｌｉｔｚエンコーダ回路１０００（以下、回路１０００）は、加算器、乗算器、ランダムアクセスメモリ、シフトレジスタ、およびマルチプレクサなどの一般に入手可能なデジタル論理要素を使用するハードウェアにおける方法９００の実装である。回路１０００は、ＦＤＢ ａ ３１３の各要素ａ_ｊを受信するＦＤＢ入力ポート１００１、ＯＣＢ γ ３１２の各要素γ_ｋを受信するＯＣＢ入力ポート１００２、ＣＴＩ ｂの各要素ｂ_ｉを受信するＣＴＩ入力ポート１００３、ＴＯＢ ｗ ３１５の各要素ｗ_ｉを送出するＴＯＢ出力ポート１００４、ＴＩＢ ｖ ３１４の各要素ｖ_ｉを送出するＴＩＢ出力ポート１００５を備えている。

【0136】

回路１０００は、転置形フィードフォワード計算回路１０１０、第１のマルチプレクサＭＵＸ１ １０２０、および第２のマルチプレクサＭＵＸ２ １０３０をさらに備える。回路１０００は、方法９００のステップに従う。方法９００の実装における特定のステップは、回路１０００を不必要な詳細で煩雑化しないようにするために、回路１０００に明示的に示されていない。特に、ＦＤＢ ａ ３１３、ＯＣＢ γ ３１２、及びＣＴＩ ｂを保持するためのクロック回路、制御ロジック、及び記憶素子は、回路１０００には示されていない。また、回路１０００には、各記憶場所から各要素β_ｊ、γ_ｋ、ｂ_ｉを取得するためのメモリアドレスとして用いられるカウンタｊ、ｋ、ｉの初期化及びインクリメントを行うための論理回路が示されていない。デジタル回路設計の当業者は、方法９００の完全な実装を得るために、回路１０００のそのようなルーチンの詳細を完了することを困難にしないであろう。

【0137】

転置形フィードフォワード計算回路１０１０は、転置形畳み込み回路８００によって着想される。転置形フィードフォワード計算回路１０１０の機能は、方法９００のステップ９１２を実行することである。転置形フィードフォワード計算回路１０１０は、ＴＩＢ ｖ ３１４の要素ｖ_ｉを入力として受け、出力においてｒ_１をフィードフォワード変数ｓとして生成する。また、転置形フィードフォワード計算回路１０１０内のレジスタの内容は、方法９００のステップ９０３と同様に、動作の開始時に０に初期化される。

【0138】

マルチプレクサＭＵＸ１ １０２０、ＭＵＸ２ １０３０は、デジタル回路で共通に用いられる通常の２対１マルチプレクサである。具体的には、ここで用いられる２対１マルチプレクサは、２つの入力ポートＩＮ１、ＩＮ０、制御ポートＳＥＬ、出力ポートＯＵＴを有している。２対１マルチプレクサは、制御ポートＳＥＬの信号が論理１（論理０）の場合、入力ポートＩＮ１（入力ポートＩＮ０）の論理信号を出力ポートＯＵＴへ転送する。

【0139】

制約タイプチェックステップ９０７は、ＣＴＩ入力ポート１００３をマルチプレクサＭＵＸ１ １０２０、ＭＵＸ２ １０３０のＳＥＬポート１０２３、１０３３に接続することで実現される。

【0140】

ｂ_ｉ＝０の場合、第１のマルチプレクサＭＵＸ１ １０２０は、入力ポートＩＮ０ １０２１からの信号ａ_ｊを出力ポートＯＵＴ １０２４へルーティングし、第２のマルチプレクサＭＵＸ２ １０３０は、入力ポートＩＮ０ １０３１からの信号ａ_ｊｇ_０＋ｒ_１を出力ポートＯＵＴ １０３４へルーティングする。したがって、ｂ_ｉ＝０の場合、ＴＯＢ出力ポート１００４の信号がｗ_ｉ＝ａ_ｊｇ_０＋ｒ_１として得られると、ＴＩＢ出力ポート１００５の信号は、方法９００のステップ９０８によって必要に応じてｖ_ｉ＝ａ_ｊとして得られる。ｂ_ｉ＝０の場合、制御ロジックは、方法９００のステップ９１０に従ってＦＤＢ制約カウンタｊを更新する。

【0141】

ｂ_ｉ＝１の場合、第１のマルチプレクサＭＵＸ１ １０２０は、入力ポートＩＮ１ １０２２からの信号（γ_ｋ－ｒ_１）（ｇ_０）^－１を出力ポートＯＵＴ １０２４へルーティングし、第２のマルチプレクサＭＵＸ２ １０３０は、入力ポートＩＮ１ １０３２からの信号γ_ｋを出力ポートＯＵＴ １０３４へルーティングする。したがって、ｂ_ｉ＝１の場合、方法９００のステップ９０９の必要に応じて、ＴＯＢ出力ポート１００４の信号がｗ_ｉ＝γ_ｋとして得られ、ＴＩＢ出力ポート１００５の信号がｖｉ＝（γ_ｋ－ｒ_１）（ｇ_０）^－１として得られる。ｂ_ｉ＝１の場合、制御ロジックは、方法９００のステップ９１１に従ってＯＣＢ制約カウンタｋを更新する。

【0142】

計算の第ｉラウンドの終わりに、信号ｖ_ｉは転置形フィードフォワード計算回路１０１０への次の入力となる一方、レジスタｒ_１，ｒ_２，…，ｒ_ｍ－１の内容は方法９００のステップ９１２に従って更新される。上記の説明に従って、当業者は、方法９００で説明したように回路１０００が実行されるように、回路１０００を実装することを困難にしないであろう。当業者はまた、処理待ち時間を短縮し、スループットを改善するためにパイプライン化および並列化を含む方法９００の様々な代替の実現形態を認識するであろう。

【0143】

上記の本発明の原理の実施形態は、代替の実施形態を得るために、いくつかの方法で修正または拡張することができる。私たちはそのような代替案を羅列する。

【0144】

外側エンコーダ３０２のいくつかの実装形態では、デュアル方法を使用することが好ましい場合がある。デュアルメソッドのアイデアは、外側エンコーダ３０２のパラメータのプライマル集合（Ｕ，Ａ，ａ，γ，ｖ，ｗ）をパラメータのデュアル集合（Ｕ^－１，Ａ^ｃ，γ，ａ，ｗ，ｖ）で置き換えることである。デュアル法では、上述した方法をデュアルケースに適用する。我々は、デュアル方法の基礎を形成する２つの基本的な結果を述べる。

【0145】

（命題４）Ｎ≧１について、すべてのＮ×ＮＩＵＴ行列のクラスは行列乗算の下で群を形成する場合、言い換えると、２つのＩＵＴ行列の積がＩＵＴ行列であり、ＩＵＴ行列の逆行列がＩＵＴ行列である。

【0146】

なお、命題４は周知の結果であるため、その証明を省略する。

【0147】

（命題５）全てのＮ×ＮＩＵＴ Ｔｏｅｐｌｉｔｚ行列のクラスは、行列乗算の下で群を形成する。１行目がｇ＝（ｇ_０，ｇ_１，…，ｇ_Ｎ－１）∈Ｆ_ｑ ^Ｎで与えられるＩＵＴ Ｔｏｅｐｌｉｔｚ行列をＵ∈Ｆ_ｑ ^Ｎ×Ｎとする。すると、Ｕ^－１は、再帰的公式：ｈ_０＝（１／ｇ_０）、ｋ＝１，２，…，Ｎ－１についてｈ_ｋ＝（１／ｇ_０）Σ_ｉ＝１ ^ｋｇ_ｋ－ｉによって与えられる第１の行ｈ＝（ｈ_０，ｈ_１，…，ｈ_Ｎ－１）∈Ｆ_ｑ ^Ｎを有するＩＵＴ Ｔｏｅｐｌｉｔｚ行列である。等価的には、多項式ｇ（Ｄ）＝ｇ０
ｇ_１Ｄ＋…＋ｇ_Ｎ－１Ｄ^Ｎ－１、ｈ（Ｄ）＝ｈ_０＋ｈ_１Ｄ＋…ｈ_Ｎ－１Ｄ^Ｎ－１は、ｈ（Ｄ）＝［１／ｇ（Ｄ）］ｍоｄＤ^Ｎによって関係付けられる。

【0148】

命題５の証明は既知の結果であるため省略する（例えば、Ｄ． Ｃｏｍｍｅｎｇｅｓ ａｎｄ Ｍ． Ｍｏｎｓｉｏｎ， ”Ｆａｓｔ ｉｎｖｅｒｓｉｏｎ ｏｆ ｔｒｉａｎｇｕｌａｒ Ｔｏｅｐｌｉｔｚ ｍａｔｒｉｃｅｓ”， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ａｕｔｏｍａｔｉｃ Ｃｏｎｔｒｏｌ， ｖｏｌ． ２９， ｎｏ． ３， ｐｐ． ２５０－２５１， Ｍａｒｃ． １９８４を参照のこと）。

【0149】

以下の例は、デュアルＴｏｅｐｌｉｔｚ変換が、場合によっては実装するのに複雑でない可能性があることを示している。

【0150】

（例）Ｕ∈Ｆ_２ ^{１６×１６}を１行目がｇ＝（１，１，１，１，０，０，０，０，１，１，０，１，１，０，１，０）であるＩＵＴ Ｔｏｅｐｌｉｔｚ行列とする。命題５により、その逆行列Ｕ－１∈Ｆ_２ ^{１６×１６}は１行目ｈ＝（１，１，０，０，１，１，０，０，０，０，１，０，０，０，０，０）のＩＵＴ Ｔｏｅｐｌｉｔｚ行列となる。我々は、ｇ（Ｄ）の次数が１４であり、ｈ（Ｄ）の次数が１０であることを観察する。したがって、デュアル多項式ｈ（Ｄ）を使用して回路７００および１０００を実装するには、ｇ（Ｄ）を使用する場合の１４と比べて１０個のシフトレジスタが必要である。

【0151】

当業者であれば、上記の説明からこのような方法を実施するのが難しいことはないので、外側エンコーダ３０２を実施するためのデュアル方法の詳細を省略する。次に、本発明の原理を拡張することができる別の方向に移る。

【0152】

例えば図３に示されている上記の本発明の実施形態では、外側変換行列をＩＵＴ行列、内側変換をＩＬＴ行列と仮定した。当業者であれば、生成行列Ｇが外側変換Ａと内側変換Ｂの積Ｇ＝ＡＢに分割され、任意のＩＵＴ行列Ｕ、ＩＬＴ行列Ｌ、および置換行列Ｐ，Ｑ，Ｒ、ＳについてＡ＝ＰＵＱ，Ｂ＝ＲＬＳを満たす場合、本発明の原理を適用して、当業者は、システマティックエンコーダ３００（及び図４Ａ， ５Ａ、７、９Ａ、１０に示されるより具体的な実施形態）を修正することで、修正された三角因数分解Ｇ＝ＡＢに基づくシステマティックエンコーダを実装することができるであろう。

【0153】

本発明の原理の別の拡張は、以下の通りである。上記のＴＦ符号のシステマティック符号化の処理では、考慮中の様々な変換が正方行列によって表されると仮定した。本発明の原理は、生成行列が非正方行列として指定される生成行列を有する符号に対してシステマティック符号化が所望される場合に拡張することができる。そのような場合、非正方形生成行列は、それを正方形行列に変えるために余分の行または列によって増補されてもよく、結果として得られる正方形行列の三角因数分解を、本発明の原理に関連して使用して、符号のシステマティックエンコーダを得ることができる。本発明の原理を明示的または暗示的に使用するこのような実施形態はすべて、本発明の原理の範囲内に入る。

【0154】

最後に、本発明の原理は、符号短縮のために容易に使用できることに留意されたい。短縮は、符号の長さに対して柔軟性を持たせる方法である。いくつかの符号ファミリーは、符号が構築される方法によって指示される何らかの自然な符号長を有する。所与の符号の自然な符号長は、特定の用途の特別な要件に適合しない場合があり、その場合、符号長を調整する方法を有することが望ましい。短縮する場合、ＴＣＢの一部を固定短縮ブロック（ＦＳＢ：Ｆｉｘｅｄ Ｓｈｏｒｔｅｎｉｎｇ Ｂｌｏｃｋ）とし、ＦＳＢをシンボルの固定パターン（通常、全てゼロのパターン）とする。ＴＣＢは、送信チャネルを通じてＦＳＢを送信しないことによって短縮される。短縮を適用する場合、復号タスクを開始する前にＴＣＢの欠落部分を復元できるように、システム内のデコーダがＦＳＢを知っていることを保証することが一般的な慣行である。

【0155】

ＴＦ符号の統合短縮およびシステマティック符号化のために、本原理は、ＦＳＢをＳＤＢに埋め込むことによって適用することができる。ＴＦ符号の非システマティック符号化で短縮が望まれる場合、ＳＤＢをＦＤＢに埋め込み、本原理によるシステマティック符号化を、（ＳＤＢであるかのように）ＴＣＢに埋め込まれたＦＳＢで実行することができる。

【0156】

以上、本発明の様々な実施形態について説明した。次に、本発明の原理を使用することができる通信システムのいくつかの例に移る。

【0157】

図１１は、三角変換を使用する誤り訂正符号化におけるデータ符号化が、本開示に従って実装され得る、例示的な無線ネットワークを図示する。図１１に示される無線ネットワーク１１００の実施形態は単に説明のためのものである。本開示の範囲から逸脱することなく、無線ネットワーク１１００の他の実施形態を使用することができる。無線ネットワーク１１００は、ｅＮｏｄｅＢ（ｅＮＢ）１１０１、ｅＮＢ １１０２、ｅＮＢ １１０３を有する。ｅＮＢ １１０１は、ｅＮＢ １１０２及びｅＮＢ １１０３と通信する。ｅＮＢ １１０１はまた、インターネット、専用ＩＰネットワーク、または他のデータネットワークなどの少なくとも１つのインターネットプロトコル（ＩＰ）ネットワーク１１３０と通信する。

【0158】

また、ネットワークの種類によっては、「基地局」や「アクセスポイント」など、「ｅＮｏｄｅＢ」や「ｅＮＢ」の代わりに他の周知の用語を用いてもよい。便宜上、「ｅＮｏｄｅＢ」および「ｅＮＢ」という用語は、本特許文書では、リモート端末に無線アクセスを提供するネットワークインフラストラクチャコンポーネントを指すために使用される。また、ネットワークの種類によっては、「移動局」（または「ＭＳ」）、「加入者局」（または「ＳＳ」）、「遠隔端末」、「無線端末」、または「ユーザ装置」など、「ユーザ機器」または「ＵＥ」の代わりに他の周知の用語を使用することもできる。 便宜上、「ユーザ機器」および「ＵＥ」という用語は、本特許文書では、ＵＥがモバイルデバイス（携帯電話またはスマートフォンなど）であろうと、通常は固定デバイス（デスクトップコンピュータまたは自動販売機など）と考えられるかどうかにかかわらず、ｅＮＢに無線でアクセスするリモート無線機器を指すものとして使用される。

【0159】

ｅＮＢ １１０２は、ｅＮＢ １１０２のカバレージエリア１１２０内の第１の複数のユーザ機器（ＵＥ）のための無線ブロードバンドアクセスをネットワーク１１３０に提供する。第１の複数のＵＥは、スモールビジネス（ＳＢ）に位置し得るＵＥ １１１１と、エンタープライズ（Ｅ）に位置し得るＵＥ １１１２と、ＷｉＦｉホットスポット（ＨＳ）に位置し得るＵＥ １１１３と、第１の住居（Ｒ１）に位置し得るＵＥ １１１４と、第２の住居（Ｒ２）に位置し得るＵＥ １１１５と、携帯電話、無線ラップトップ、無線パーソナルデジタルアシスタント（ＰＤＡ）、タブレットなどのようなモバイルデバイスｅＮＢ １１０３は、ｅＮＢ １１０３のカバレージエリア１１２５内の第２の複数のＵＥのために、ネットワーク１１３０への無線ブロードバンドアクセスを提供する。第２の複数のＵＥは、ＵＥ １１１５とＵＥ １１１６とを含む。いくつかの実施形態では、ｅＮＢ１１０１～１１０３のうちの１つまたは複数は、３Ｇ、４Ｇ、または５Ｇ、ロングタームエボリューション（ＬＴＥ）、ＬＴＥ－Ａ、ＷｉＭＡＸ、または他の高度な無線通信技法を使用して、互いに、およびＵＥ１１１１～１１１６と通信し得る。

【0160】

点線は、カバレージエリア１１２０および１１２５のおおよその範囲を示し、これらは、図示および説明の目的のためだけにおおよそ円形として示されている。カバレージエリア１１２０および１１２５など、ｅＮＢに関連するカバレージエリアは、ｅＮＢの構成と、自然障害物および人工障害物に関連する無線環境の変動とに応じて、不規則形状を含む他の形状を有し得ることを明確に理解されたい。

【0161】

以下でより詳細に説明するように、ｅＮＢ １１０１、ｅＮＢ １１０２、およびｅＮＢ １１０３のうちの１つまたは複数は、本開示の実施形態で説明する２Ｄアンテナアレイを含む。いくつかの実施形態では、ｅＮＢ １１０１、ｅＮＢ １１０２、およびｅＮＢ １１０３のうちの１つまたは複数は、２Ｄアンテナアレイを有するシステムのための符号ブック設計および構造をサポートする。

【0162】

図１１は、無線ネットワーク１１００の一例を示し、様々な変更を図に加えることができる。例えば、無線ネットワーク１１００は、任意の数のｅＮＢと、任意の適切な構成の任意の数のＵＥとを含み得る。また、ｅＮＢ １１０１は、任意の数のＵＥと直接通信し、それらのＵＥにネットワーク１１３０への無線ブロードバンドアクセスを提供することができる。同様に、各ｅＮＢ１１０２～１１０３は、ネットワーク１１３０と直接通信し、ＵＥにネットワーク１１３０への直接無線ブロードバンドアクセスを提供することができる。さらに、ｅＮＢ １１０１、１１０２、および／または１１０３は、外部電話ネットワークまたは他のタイプのデータネットワークなど、他のまたは追加の外部ネットワークへのアクセスを提供することができる。

【0163】

図に示され、上記で説明された例示的なチャネル復号システムは、以下でさらに詳細に説明されるように、ｅＮＢ（ｅＮＢ １１０２など）および／またはＵＥ（ＵＥ １１１６など）で実装され得る。

【0164】

図１２Ａは、三角変換を使用する誤り訂正符号化におけるデータ符号化が、本開示に従って実装され得る、例示的なユーザ機器ネットワークを図示する。ＵＥ １１１６の実施形態を図１２Ａに単に例示のために示し、図１１のＵＥ１１１１～１１１５は、同一又は類似の構成を有することができる。しかし、ＵＥは、多種多様な構成を取ることができ、図１２Ａは、本開示の範囲をＵＥの任意の特定の実装形態に限定しない。

【0165】

ＵＥ １１１６は、アンテナ１２０５、無線周波数（ＲＦ）トランシーバ１２１０、送信（ＴＸ）処理回路１２１５（図１中のエンコーダ１１０を含み得る）、マイクロフォン１２２０、及び受信（ＲＸ）処理回路１２２５（図１のデコーダ１３０を含むことができる）を含む。ＵＥ １１１６はまた、スピーカ１２３０、メインプロセッサ１２４０、入出力（Ｉ／Ｏ）インターフェース（ＩＦ）１２４５、キーパッド１２５０、ディスプレイ１２５５、およびメモリ１２６０を含む。メモリ１２６０は、基本ＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）プログラム１２６１と、１つ又は複数のアプリケーション１２６２と、を含む。ＯＳプログラム１２６１、アプリケーション１２６２のうちの１つ、またはそれらの何らかの組み合わせのいずれかは、図１～１０の様々な実施形態で説明したように、誤り訂正符号化を採用するためのプログラミングを実施することができる。

【0166】

ＲＦトランシーバ１２１０は、ネットワーク１１００のｅＮＢによって送信された着信ＲＦ信号をアンテナ１２０５から受信する。ＲＦトランシーバ１２１０は、着信ＲＦ信号をダウンコンバートして、受信機（Ｒｘ）処理回路１２２５に送られる中間周波数（ＩＦ）またはベースバンド信号を生成することができる。Ｒｘ処理回路１２２５は、処理された信号をスピーカ１２３０（例えば、音声データ用）に、またはさらなる処理（例えば、ウェブブラウジングデータ用）のためにメインプロセッサ１２４０に送信する。

【0167】

送信（Ｔｘ）処理回路１２１５は、ソースデータブロックのための少なくともいくつかの入力データとして、マイクロフォン１２２０からのアナログまたはデジタル音声データ、またはメインプロセッサ１２４０からの他の発信ベースバンドデータ（ウェブデータ、電子メール、または対話型ビデオゲームデータなど）を受信する。Ｔｘ処理回路１２１５は、符号化を実施する。ＲＦトランシーバ１２１０は、Ｔｘ処理回路１２１５から出力処理済みベースバンドまたはＩＦ信号を受信し、ベースバンドまたはＩＦ信号を、アンテナ１２０５を介して送信されるＲＦ信号にアップコンバートする。

【0168】

メインプロセッサ１２４０は、１つ以上のプロセッサまたは他の処理装置を含み、ＵＥ１１１６の全体的な動作を制御するために、メモリ１２６０に格納された基本ＯＳプログラム１２６１を実行することができる。例えば、メインプロセッサ１２４０は、周知の原理に従って、ＲＦトランシーバ１２１０、Ｒｘ処理回路１２２５、およびＴｘ処理回路１２１５による順方向チャネル信号の受信と逆方向チャネル信号の送信とを制御することができる。いくつかの実施形態では、メインプロセッサ１２４０は、少なくとも１つのプログラマブルマイクロプロセッサまたはマイクロコントローラを含み、他の実施形態では、メインプロセッサは、（例えば、システマティックおよび／または非システマティック符号化または復号化プロセス、短縮プロセス、データマッピングなどのための）専用回路、ならびに（オプションで）プログラマブルロジックまたは処理回路を含む。

【0169】

主プロセッサ１２４０はまた、２Ｄアンテナアレイを有するシステムのチャネル品質測定および報告のための動作など、メモリ１２６０に常駐する他のプロセスおよびプログラムを実行することができる。メインプロセッサ１２４０は、実行中のプロセスによって必要とされるように、メモリ１２６０へのデータ及び／又は命令の移動又はメモリ１２６０からのデータ及び／又は命令の移動を可能にする。いくつかの実施形態では、メインプロセッサ１２４０は、ＯＳプログラム１２６１に基づいて、またはｅＮＢもしくはオペレータから受信した信号に応答して、アプリケーション１２６２を実行するように構成される。メインプロセッサ１２４０はまた、Ｉ／Ｏインターフェース１２４５に結合され、Ｉ／Ｏインターフェース１２４５は、ラップトップコンピュータおよびハンドヘルドコンピュータなどの他のデバイスに接続する能力をＵＥ １１１６に提供する。Ｉ／Ｏインターフェース１２４５は、これらのアクセサリと主制御装置１２４０との間の通信経路である。

【0170】

主プロセッサ１２４０はまた、キーパッド１２５０（単に単一のボタンであってもよいし、アレイ又は他の組のボタンであってもよい）と表示ユニット１２５５に結合される。ＵＥ １１１６のオペレータは、キーパッド１２５０を使用して、ＵＥ １１１６にデータを入力することができる。ディスプレイ１２５５は、ウェブサイトなどからテキストおよび／または少なくとも制限されたグラフィックスをレンダリングし、既知の慣行に従ってユーザによってタッチ入力を受信することができるタッチスクリーンディスプレイまたは他のディスプレイとすることができる。

【0171】

メモリ１２６０は、主プロセッサ１２４０に結合され、メモリ１２６０の少なくとも一部は、ランダムアクセスメモリ（ＲＡＭ）を含むことができ、メモリ１２６０の別の一部は、フラッシュメモリまたは他の読み取り専用メモリ（ＲＯＭ）を含むことができる。

【0172】

図１２Ａは、ＵＥ １１１６の一例を図示し、様々な変更を図に加えることができる。例えば、図中の様々な構成要素は、組み合わせるか、さらに細分するか、または省略することができ、特定の必要性に応じて追加の構成要素を追加することができる。特定の例として、メインプロセッサ１２４０は、１つまたは複数の中央処理装置（ＣＰＵ）、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）、１つまたは複数のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）、および１つまたは複数のグラフィックス処理ユニット（ＧＰＵ）などの複数のプロセッサに分割することができる。また、図１２Ａは、モバイル電話またはスマートフォンとして構成されたＵＥ １１１６を図示し、ＵＥは、他のタイプのモバイルデバイスまたは固定デバイスとして動作するように構成され得る。

【0173】

図１２Ｂは、三角形変換を使用する誤り訂正符号化におけるデータ符号化が、本開示に従って実装され得る、例示的な拡張ＮｏｄｅＢ（ｅＮＢ）ネットワークを図示する。図１２Ｂに示すｅＮＢ １１０２の実施形態は、単に説明のためのものであり、図１１の他のｅＮＢは、同一又は類似の構成を有することができる。しかし、ｅＮＢは、多種多様な構成であってよく、図１２Ｂは、本開示の範囲をｅＮＢの任意の特定の実装に限定しない。ｅＮＢ １１０１およびｅＮＢ １１０３は、ｅＮＢ １１０２と同じまたは類似の構造を含むことができることに留意されたい。

【0174】

図に示されるように。１２Ｂ， ｅＮＢ １１０２は、複数のアンテナ１２７０ａ～１２７０ｎ、複数のＲＦトランシーバ１２７２ａ～１２７２ｎ、送信（Ｔｘ）処理回路１２７４、および受信（Ｒｘ）処理回路１２７６を含む。特定の実施形態では、複数のアンテナ１２７０ａ～１２７０ｎのうちの１つまたは複数は、２Ｄアンテナアレイを含む。ｅＮＢ １１０２はまた、コントローラ／プロセッサ１２７８、メモリ１２８０、バックホールまたはネットワークインターフェース１２８２を含む。

【0175】

ＲＦトランシーバ１２７２ａ～１２７２ｎは、ＵＥまたは他のｅＮＢによって送信された信号などの着信ＲＦ信号を、アンテナ１２７０ａ～１２７０ｎから受信する。ＲＦトランシーバ１２７２ａ～１２７２ｎは、入ってくるＲＦ信号をダウンコンバートして、ＩＦ信号またはベースバンド信号を生成する。ＩＦ信号またはベースバンド信号は、Ｒｘ処理回路１２７６に送られ、Ｒｘ処理回路１２７６は、ベースバンド信号またはＩＦ信号をフィルタリング、復号、および／またはデジタル化することによって、処理された信号を生成する。Ｒｘ処理回路１２７６は、さらなる処理のために、処理された信号をコントローラ／プロセッサ１２７８に送信する。

【0176】

Ｔｘ処理回路１２７４は、ソースデータブロックのための少なくともいくつかの入力データとして、アナログまたはデジタルデータ（音声データ、ウェブデータ、電子メール、または対話型ビデオゲームデータなど）をコントローラ／プロセッサ１２７８から受信する。Ｔｘ処理回路１２７４は、出力ベースバンドデータを符号化、多重化、および／またはデジタル化して処理済み信号を生成する回路を実装する。ＲＦトランシーバ１２７２ａ～１２７２ｎは、Ｔｘ処理回路１２７４から出力処理信号を受信し、ベースバンド信号またはＩＦ信号を、アンテナ１２７０ａ～１２７０ｎを介して送信されるＲＦ信号にアップコンバートする。

【0177】

コントローラ／プロセッサ１２７８は、ｅＮＢ １１０２の全体的な動作を制御する１つまたは複数のプロセッサまたは他の処理デバイスを含むことができる。例えば、コントローラ／プロセッサ１２７８は、周知の原理に従って、ＲＦトランシーバ１２７２ａ～１２７２ｎ、Ｒｘ処理回路１２７６、およびＴｘ処理回路１２７４による順方向チャネル信号の受信と逆方向チャネル信号の送信とを制御することができる。コントローラ／プロセッサ１２７８は、より高度な無線通信機能などの追加の機能もサポートすることができる。多種多様な他の機能のいずれかを、コントローラ／プロセッサ１２７８によってｅＮＢ １１０２でサポートすることができる。いくつかの実施形態では、コントローラ／プロセッサ１２７８は、少なくとも１つのマイクロプロセッサまたはマイクロコントローラを含み、他の実施形態では、メインプロセッサは、（例えば、システマティックおよび／または非システマティック符号化プロセス、短縮プロセス、データマッピングなどのための）専用回路、ならびに（オプションで）プログラマブルロジックまたは処理回路を含む。

【0178】

また、コントローラ／プロセッサ１２７８は、基本ＯＳなどのメモリ１２８０に常駐するプログラム及び他のプロセスを実行することができる。コントローラ／プロセッサ１２７８はまた、２Ｄアンテナアレイを有するシステムのためのチャネル品質測定および報告をサポートすることができる。いくつかの実施形態では、コントローラ／プロセッサ１２７８は、エンティティ間の通信をサポートする。コントローラ／プロセッサ１２７８は、実行中のプロセスによって必要に応じて、データおよび／または命令をメモリ１２８０へ、またはメモリ１２８０から移動させることができる。

【0179】

コントローラ／プロセッサ１２７８はまた、バックホールまたはネットワークインターフェース１２８２に結合される。バックホール又はネットワークインターフェース１２８２は、ｅＮＢ １１０２がバックホール接続を通じて又はネットワークを通じて他のデバイス又はシステムと通信することを可能にする。インターフェース１２８２は、任意の適切な有線または無線接続を介した通信をサポートすることができる。例えば、ｅＮＢ １１０２が（３Ｇ、４Ｇ、５Ｇ、ＬＴＥ、またはＬＴＥ－Ａをサポートするものなど）セルラ通信システムの一部として実装される場合、インターフェース１２８２は、ｅＮＢ １１０２が有線または無線のバックホール接続を介して他のｅＮＢと通信することを可能にし得る。ｅＮＢ １１０２がアクセスポイントとして実装される場合、インターフェース１２８２は、ｅＮＢ １１０２が、有線もしくは無線のローカルエリアネットワークを介して、またはより大きなネットワーク（インターネットなど）への有線もしくは無線の接続を介して通信することを可能にし得る。インターフェース１２８２は、イーサネット（登録商標）又はＲＦトランシーバなどの有線又は無線接続を介した通信をサポートする任意の適切な構造を含む。

【0180】

メモリ１２８０は、コントローラ／プロセッサ１２７８に結合される。メモリ１２８０の一部はＲＡＭを含むことができ、メモリ１２８０の別の一部はフラッシュメモリまたは他のＲＯＭを含むことができる。特定の実施形態では、複数の命令がメモリに記憶される。命令は、コントローラ／プロセッサ１２７８に、システマティックおよび／または非システマティック符号化または復号化プロセス、短縮プロセス、データマッピングなどを実行させるように構成される。

【0181】

図１２Ｂは、ｅＮＢ １１０２の一例を示し、様々な変更を図に加えることができる。例えば、ｅＮＢ １１０２は、示された各構成要素の任意の数を含みうる。特定の例として、アクセスポイントは、いくつかのインターフェース１２８２を含むことができ、コントローラ／プロセッサ１２７８は、異なるネットワークアドレス間でデータをルーティングするルーティング機能をサポートすることができる。別の特定の例として、Ｔｘ処理回路１２７４の単一のインスタンスとＲｘ処理回路１２７６の単一のインスタンスとを含むものとして示されているが、ｅＮＢ １１０２は、それぞれの複数のインスタンス（ＲＦトランシーバ当たり１つなど）を含むことができる。

【0182】

「生成行列の三角因数分解を使用した誤り訂正符号化におけるデータのシステマティック符号化のための方法および装置」について本明細書で詳細に説明し、図面に示したが、本発明によって包含される主題は特許請求の範囲によってのみ限定されることを理解されたい。以上、本発明を例示的な実施形態を用いて説明したが、様々な変更及び修正を当業者に提案することができる。本発明は、添付の特許請求の範囲の範囲内にあるそのような変更及び修正を包含することが意図される。本出願における説明は、任意の特定の要素、ステップ、または機能が、特許請求の範囲に含まれなければならない必須または重要な要素であることを暗示するものとして読まれるべきではなく、特許主題の範囲は、許可された特許請求の範囲によってのみ定義される。さらに、これらの請求項のいずれも、特定の請求項で正確な語「ｍｅａｎｓ ｆｏｒ」または「ｓｔｅｐ ｆｏｒ」が明示的に使用され、その後に機能を識別するフレーズが続かない限り、添付の請求項または請求項の要素のいずれかに関して３５ ＵＳＣ１１２（ｆ）条を呼び出すようには意図されていない。請求項内の「機構」、「モジュール」、「装置」、「ユニット」、「構成」、「要素」、「部材」、「機器」、「装置」、「システム」、「プロセッサ」又は「コントローラ」は、関連技術における当業者によって知られる構造と、その請求項に記載される特徴により拡張されたものを示すものとし、３５ ＵＳＣ１１２（ｆ）条を呼び出すようには意図されていない。

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5A】

【図5B】

【図6】

【図7】

【図8】

【図9A】

【図9B】

【図10】

【図11】

【図12A】

【図12B】