特許 7429085 抵抗性メモリ構造と組み合わされた鉛直輸送フィン電界効果トランジスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-30

(45)【発行日】2024-02-07

(54)【発明の名称】抵抗性メモリ構造と組み合わされた鉛直輸送フィン電界効果トランジスタ

(51)【国際特許分類】

   H10B 63/00 20230101AFI20240131BHJP

   H01L 21/8234 20060101ALI20240131BHJP

   H01L 27/088 20060101ALI20240131BHJP

   H01L 21/336 20060101ALI20240131BHJP

   H01L 29/78 20060101ALI20240131BHJP

   H10N 70/20 20230101ALI20240131BHJP

   H10N 99/00 20230101ALI20240131BHJP

【ＦＩ】

H10B63/00

H01L27/088 A

H01L27/088 H

H01L29/78 301M

H01L29/78 301Z

H10N70/20

H10N99/00

【請求項の数】 14

(21)【出願番号】P 2021544650

(86)(22)【出願日】2020-01-28

(65)【公表番号】

(43)【公表日】2022-03-31

(86)【国際出願番号】 IB2020050652

(87)【国際公開番号】W WO2020161562

(87)【国際公開日】2020-08-13

【審査請求日】2022-06-22

(31)【優先権主張番号】16/271,501

(32)【優先日】2019-02-08

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(72)【発明者】

【氏名】リー、チョンヒョン

(72)【発明者】

【氏名】安藤 崇志

(72)【発明者】

【氏名】レズニチェク、アレクサンダー

(72)【発明者】

【氏名】チャン、ジンユン

(72)【発明者】

【氏名】ハシェミ、ポウヤ

【審査官】小山 満

(56)【参考文献】

【文献】特開２０１３－０８４６４０（ＪＰ，Ａ）

【文献】特開２０１３－０６９７７０（ＪＰ，Ａ）

【文献】特開２０１３－０８４９８２（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／０００５８９６（ＵＳ，Ａ１）

【文献】特表２０１９－５１９９２８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ６３／００

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２９／７８

Ｈ１０Ｎ ７０／００

Ｈ１０Ｎ ９９／００

(57)【特許請求の範囲】

【請求項1】

基板上の鉛直フィンであって、前記鉛直フィンの側壁の各々は｛１００｝結晶面を有する、前記鉛直フィンと、
前記鉛直フィン上のフィン・テンプレートと、
前記鉛直フィン上のゲート構造と、
前記鉛直フィンの対向側壁上の頂部ソース／ドレインと、
前記頂部ソース／ドレイン上の底部電極層であって、前記底部電極層は前記フィン・テンプレートの対向側部上にある、前記底部電極層と、
前記底部電極層の一部分の上の第１の中間抵抗層と、
前記第１の中間抵抗層上の頂部電極層と、
前記底部電極層の一部分の上の第１の電気的コンタクトと
を含む、抵抗性メモリ構造。

【請求項2】

前記基板上で前記鉛直フィンに隣接する底部ソース／ドレイン層をさらに含む、請求項１に記載の抵抗性メモリ構造。

【請求項3】

前記フィン・テンプレートの前記第１の中間抵抗層とは反対側の前記底部電極層の一部分の上に第２の中間抵抗層をさらに含む、請求項２に記載の抵抗性メモリ構造。

【請求項4】

前記フィン・テンプレートの前記第１の電気的コンタクトとは反対側の前記底部電極層の一部分の上に第２の電気的コンタクトをさらに含む、請求項３に記載の抵抗性メモリ構造。

【請求項5】

前記底部電極層は、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、スズ（Ｓｎ）、銀（Ａｇ）、金（Ａｕ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭化タンタル（ＴａＣ）、炭化チタン（ＴｉＣ）、炭化チタンアルミニウム（ＴｉＡｌＣ）、炭化タンタルマグネシウム（ＴａＭｇＣ）、ケイ化タングステン（ＷＳｉ）、窒化タングステン（ＷＮ）、酸化ルテニウム（ＲｕＯ_２）、ケイ化コバルト（ＣｏＳｉ）、ケイ化ニッケル（ＮｉＳｉ）、チタンアルミナイド（ＴｉＡｌ）、ジルコニウムアルミナイド（ＺｒＡｌ）、およびその好適な組み合わせからなる伝導性材料の群より選択される、請求項１～４のいずれか１項に記載の抵抗性メモリ構造。

【請求項6】

前記第１の中間抵抗層は酸化ハフニウム（ＨｆＯ）である、請求項５に記載の抵抗性メモリ構造。

【請求項7】

前記頂部電極層は、チタンリッチ窒化チタン（ＴｉＮ）または炭化チタンアルミニウム（ＴｉＡｌＣ）である、請求項６に記載の抵抗性メモリ構造。

【請求項8】

前記ゲート構造は、前記鉛直フィンの中央部分の上のゲート誘電体層と、前記ゲート誘電体層上のゲート電極とを含む、請求項７に記載の抵抗性メモリ構造。

【請求項9】

前記ゲート誘電体層の一部分と、前記基板上で前記鉛直フィンに隣接する底部ソース／ドレイン層との間に底部スペーサ層をさらに含む、請求項８に記載の抵抗性メモリ構造。

【請求項10】

クロスバー・アレイであって、
各々が鉛直輸送フィン電界効果トランジスタと、前記鉛直輸送フィン電界効果トランジスタの頂部ソース／ドレインに電気的に結合された２つの抵抗性メモリ・エレメントと、前記２つの抵抗性メモリ・エレメントの各々の底部電極層に対して形成された２つの電気的コンタクトとを含む複数の抵抗性メモリ構造と、
前記クロスバー・アレイの行の前記複数の抵抗性メモリ構造の各々の前記２つの電気的コンタクトの第１のものに電気的に接続された第１の金属線と、
前記クロスバー・アレイの列の前記複数の抵抗性メモリ構造の各々の前記２つの抵抗性メモリ・エレメントの第１のものに電気的に接続された第２の金属線と
を含む、クロスバー・アレイ。

【請求項11】

各々の前記抵抗性メモリ・エレメントは、前記底部電極層と、中間抵抗層と、頂部電極層とを含む、請求項１０に記載のクロスバー・アレイ。

【請求項12】

前記２つの抵抗性メモリ・エレメントの各々の前記底部電極層、中間抵抗層、および頂部電極層は、前記鉛直輸送フィン電界効果トランジスタ上のフィン・テンプレートの対向側部上にある、請求項１１に記載のクロスバー・アレイ。

【請求項13】

前記クロスバー・アレイの行の前記複数の抵抗性メモリ構造の各々の前記２つの電気的コンタクトの第２のものに電気的に接続された第３の金属線と、前記クロスバー・アレイの列の前記複数の抵抗性メモリ構造の各々の前記２つの抵抗性メモリ・エレメントの第２のものに電気的に接続された第４の金属線とをさらに含む、請求項１２に記載のクロスバー・アレイ。

【請求項14】

抵抗性メモリ構造を形成する方法であって、
基板上の鉛直フィンと、前記鉛直フィン上のフィン・テンプレートとを形成するステップであって、前記鉛直フィンの側壁の各々は｛１００｝結晶面を有する、形成するステップと、
前記鉛直フィン上にゲート構造を形成するステップと、
前記鉛直フィンの対向側壁上に頂部ソース／ドレインを形成するステップと、
前記頂部ソース／ドレイン上に底部電極層を形成するステップであって、前記底部電極層は前記フィン・テンプレートの対向側部上にある、形成するステップと、
前記底部電極層の一部分の上に第１の中間抵抗層を形成するステップと、
前記第１の中間抵抗層上に頂部電極層を形成するステップと、
前記底部電極層の一部分の上に第１の電気的コンタクトを形成するステップと
を含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は一般的に抵抗性メモリ構造に関し、より具体的には抵抗性ランダム・アクセス・メモリと組み合わされた鉛直輸送フィン電界効果トランジスタに関する。

【背景技術】

【0002】

電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は通常ソースと、チャネルと、ドレインとを有し、このソースからドレインに電流が流れ、電界効果トランジスタはさらにデバイス・チャネルを通る電流の流れを制御するゲートを有する。電界効果トランジスタ（ＦＥＴ）はさまざまな異なる構造を有することができ、たとえばＦＥＴはソースと、チャネルと、ドレインとを基板材料自体に形成して製作されており、ここで電流は水平（すなわち基板の面内）に流れ、ＦｉｎＦＥＴはチャネルが基板から外向きに伸長して形成されるが、電流はやはりソースからドレインに水平に流れる。基板面と平行な単一のゲートを有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）と比較して、ＦｉｎＦＥＴに対するチャネルは薄い矩形のシリコン（Ｓｉ）の直立スラブであってもよく、これは一般的にフィンと呼ばれ、このフィン上にゲートがある。ソースおよびドレインのドープによって、ＮＦＥＴまたはＰＦＥＴが形成され得る。２つのＦＥＴを結合して相補型金属酸化物半導体（ＣＭＯＳ：ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスを形成することもでき、ここではｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとがともに結合される。

【発明の概要】

【課題を解決するための手段】

【0003】

本発明の実施形態によると、抵抗性メモリ構造が提供される。この抵抗性メモリ構造は基板上の鉛直フィンを含み、鉛直フィンの側壁の各々は｛１００｝結晶面を有する。抵抗性メモリ構造はさらに、鉛直フィン上のフィン・テンプレートと、鉛直フィン上のゲート構造とを含む。抵抗性メモリ構造はさらに、鉛直フィンの対向側壁上の頂部ソース／ドレインと、頂部ソース／ドレイン上の底部電極層とを含み、底部電極層はフィン・テンプレートの対向側部上にある。抵抗性メモリ構造はさらに、底部電極層の一部分の上の第１の中間抵抗層と、第１の中間抵抗層の上の頂部電極層と、底部電極層の一部分の上の第１の電気的コンタクトとを含む。

【0004】

本発明の別の実施形態によると、クロスバー・アレイが提供される。クロスバー・アレイは、各々が鉛直輸送フィン電界効果トランジスタと、鉛直輸送フィン電界効果トランジスタの頂部ソース／ドレインに電気的に結合された２つの抵抗性メモリ・エレメントと、この２つの抵抗性メモリ・エレメントの各々の底部電極層に対して形成された２つの電気的コンタクトとを含む複数の抵抗性メモリ構造を含む。クロスバー・アレイはさらに、クロスバー・アレイの行の複数の抵抗性メモリ構造の各々の２つの電気的コンタクトの第１のものに電気的に接続された第１の金属線と、クロスバー・アレイの列の複数の抵抗性メモリ構造の各々の２つの抵抗性メモリ・エレメントの第１のものに電気的に接続された第２の金属線とを含む。

【0005】

本発明のさらに別の実施形態によると、抵抗性メモリ構造を形成する方法が提供される。この方法は、基板上の鉛直フィンと、鉛直フィン上のフィン・テンプレートとを形成するステップを含み、鉛直フィンの側壁の各々は｛１００｝結晶面を有する。この方法はさらに、鉛直フィン上にゲート構造を形成するステップと、鉛直フィンの対向側壁上に頂部ソース／ドレインを形成するステップとを含む。この方法はさらに、頂部ソース／ドレイン上に底部電極層を形成するステップを含み、底部電極層はフィン・テンプレートの対向側部上にある。この方法はさらに、底部電極層の一部分の上に第１の中間抵抗層を形成するステップを含む。この方法はさらに、第１の中間抵抗層上に頂部電極層を形成するステップと、底部電極層の一部分の上に第１の電気的コンタクトを形成するステップとを含む。

【0006】

これらおよびその他の特徴および利点は、添付の図面に関連して読まれるべきその例示的実施形態の以下の詳細な説明から明らかになるであろう。

【0007】

以下の説明は、以下の図面を参照して好ましい実施形態の詳細を提供することとなる。

【図面の簡単な説明】

【0008】

【図1】本発明の実施形態による、基板上の複数の鉛直フィンの上面図であり、ここで鉛直フィンは［１１０］結晶方向に対して４５度の角度である。

【図2】本発明の実施形態による、各々の鉛直フィン上にフィン・テンプレートを有する基板上の複数の鉛直フィンを示す断面側面図である。

【図3】本発明の実施形態による、複数の鉛直フィンおよびフィン・テンプレートの各々の上のフィン・ライナを示す断面側面図である。

【図4】本発明の実施形態による、フィン・ライナの下の基板が窪んで、窪んだ基板の上に底部ソース／ドレイン層が形成されたところを示す断面側面図である。

【図5】本発明の実施形態による、フィン・ライナが取り除かれて、底部ソース／ドレイン層の上に底部スペーサ層が形成されたところを示す断面側面図である。

【図6】本発明の実施形態による、底部スペーサ層と、複数の鉛直フィンと、フィン・テンプレートとの露出表面上にゲート誘電体層が形成されて、ゲート誘電体層の上にゲート電極が形成されたところを示す断面側面図である。

【図7】本発明の実施形態による、ゲート電極の表面上に封入層が形成されたところを示す断面側面図である。

【図8】本発明の実施形態による、封入層の上に充填層が形成されたところを示す断面側面図である。

【図9】本発明の実施形態による、ゲート電極の頂部表面から封入層の一部分が取り除かれたところを示す断面側面図である。

【図10】本発明の実施形態による、ゲート電極およびゲート誘電体層の一部分が取り除かれて、フィン・テンプレートおよび鉛直フィンの上側部分が露出したところを示す断面側面図である。

【図11】本発明の実施形態による、各々のゲート電極の頂部表面上に鉛直フィンの上側部分に隣接して頂部スペーサが形成されたところを示す断面側面図である。

【図12】本発明の実施形態による、各々の頂部スペーサの上に鉛直フィンの上側部分に隣接して頂部ソース／ドレインが形成されたところを示す断面側面図である。

【図13】本発明の実施形態による、各々の頂部ソース／ドレインの上にフィン・テンプレートに隣接して底部電極層が形成されたところを示す断面側面図である。

【図14】本発明の実施形態による、各々の底部電極層の上に頂部プラグ層が形成されたところを示す断面側面図である。

【図15】本発明の実施形態による、各々の頂部プラグ層の一部分が取り除かれて、各々の底部電極層の一部分を露出する開口部が形成されたところを示す断面側面図である。

【図16】本発明の実施形態による、各々の底部電極層の一部分を露出する各々の頂部プラグ層に形成されたアクセス・チャネルを示す、図１５の上面図である。

【図17】本発明の実施形態による、底部電極層の上の各々のアクセス・チャネル内に中間抵抗層が形成されたところを示す断面側面図である。

【図18】本発明の実施形態による、底部電極層の上の各々のアクセス・チャネル内に中間抵抗層が形成されたところを示す、図１７の上面図である。

【図19】本発明の実施形態による、各々のアクセス・チャネル内の中間抵抗層の上に頂部電極層が形成されたところを示す断面側面図である。

【図20】本発明の実施形態による、頂部プラグ層内に形成された各々の検知チャネル内に電気的コンタクトが形成されたところを示す上面図である。

【図21】本発明の実施形態による、頂部プラグ層内に形成された検知チャネル内に電気的コンタクトが形成されたところを示す断面側面図である。

【図22】本発明の実施形態による、２つのＲｅＲＡＭ構造を有する鉛直輸送フィン電界効果トランジスタ・デバイス（１Ｔ２Ｒ）に対するクロスバー・アレイ接続を示す上面図である。

【発明を実施するための形態】

【0009】

本発明の実施形態は、鉛直輸送フィン電界効果トランジスタ（ＶＴ ＦｉｎＦＥＴ：ｖｅｒｔｉｃａｌ ｔｒａｎｓｐｏｒｔ ｆｉｎ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）に電気的に結合された２つの抵抗性メモリ・エレメントを実現するメモリ・デバイスを提供するものであり、この抵抗性メモリ・エレメントはＶＴ ＦｉｎＦＥＴの頂部ソース／ドレインに電気的に結合される。この方式で、２つのＲｅＲＡＭセルを同じＦｉｎＦＥＴに並列に統合して、これら２つのＲｅＲＡＭセルの状態を検知するための別個の経路を提供することができる。２つのＲｅＲＡＭセルの状態を検知するために別個の電気経路を使用でき、かつ周辺回路を用いてその差を定めることができる。この２つのＲｅＲＡＭセルは、エリア・ペナルティを伴わないニューロモルフィック・コンピューティングに対する差動重みを表し得る。

【0010】

本発明の実施形態は、２つのＲｅＲＡＭセルを分離するハードマスク・フィン・テンプレートを有する鉛直輸送フィン電界効果トランジスタ・デバイスを提供するため、２つのＲｅＲＡＭセルの各々は鉛直フィンおよび頂部ソース／ドレインと自己整合する。

【0011】

本発明の実施形態は、｛１００｝結晶面を有するフィン側壁を有する鉛直フィンを有する鉛直輸送フィン電界効果トランジスタを製作する方法を提供し、｛１００｝フィン側壁は頂部ソース／ドレインの側方エピタキシャル成長に対する成長表面を提供できる。さまざまな実施形態において、鉛直フィンは、｛１００｝結晶面を有するフィン側壁を形成するためにウェハ基板の一次フラット（例、（０１１）表面）に対して４５度の角度であり得る。｛１００｝という表記は、結晶の対称性によって（１００）面と等価の結晶面を示す。

【0012】

本発明の実施形態は、ニューロモルフィック・コンピューティングに対するメモリスタならびに高密度および高速の不揮発性メモリ・アプリケーションを提供する。抵抗性メモリ・デバイスをプレニューロンとポストニューロンとの間の接続（シナプス）として用いて、デバイス抵抗の形で接続重みを表すことができる。さまざまな実施形態において、複数のプレニューロンおよびポストニューロンがＲｅＲＡＭのクロスバー・アレイを通じて接続されてもよく、それは必然的に完全に接続されたニューラル・ネットワークを表し得る。

【0013】

本発明の実施形態は、２つのＲｅＲＡＭセルと１つの鉛直ＦＥＴとを統合するための方法および構造を提供する。１つのＦｉｎＦＥＴトランジスタ（１Ｔ）は、エリア・ペナルティを伴わないニューロモルフィック・コンピューティングに対する差動重みを表すように並列に接続された２つのＲｅＲＡＭセル（２Ｒ）を有する（１Ｔ２Ｒ）。差動重みに対する線形スイッチングを伴う２つのユニポーラＲｅＲＡＭセルは、１つの重みを表すためにより多くのデバイスおよび周辺回路を必要とすることがあり、それは鉛直輸送フィン電界効果トランジスタ（ＶＴ ＦｉｎＦＥＴ）の頂部ソース／ドレインに直接電気的に結合された２つの抵抗性メモリ・エレメントを実現するメモリ・デバイスと比べてエリア・ペナルティを与え得る。

【0014】

本発明を適用し得る例示的な適用／使用は、ディープ・ニューラル・ネットワーク（ＤＮＮ：Ｄｅｅｐ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）、ニューロモルフィック・コンピューティング、ならびに高密度および高速の不揮発性メモリ・アプリケーションを含むが、それに限定されない。

【0015】

所与の例示的アーキテクチャによって本発明の態様が説明されることとなるが、その他のアーキテクチャ、構造、基板材料、ならびにプロセス特徴およびステップが本発明の態様の範囲内で変動され得ることが理解されるべきである。

【0016】

ここで図面を参照すると、図面において類似の番号は同じかまたは類似の構成要素を表しており、最初に図１を参照すると、これは本発明の実施形態による基板上の複数の鉛直フィンの上面図であり、ここで鉛直フィンは［１１０］結晶方向に対して４５度の角度である。

【0017】

１つ以上の実施形態において、基板１１０の上に鉛直輸送フィン電界効果トランジスタの鉛直フィン（単数または複数）１１１が形成されてもよく、ここで基板は予め定められた配向の結晶面を有する結晶性半導体であり得る。基板１１０の頂部表面は（００１）結晶面（すなわち、ｚ方向に対して垂直）であり得る。さまざまな実施形態において、鉛直フィン（単数または複数）１１１の側壁表面が露出｛１００｝結晶面となり得るように、鉛直フィン（単数または複数）１１１は半導体基板の結晶面と整合され得る。露出｛１００｝結晶面を達成するために、鉛直フィン（単数または複数）１１１は［１１０］方向に対して４５度の角度であり得る。さまざまな実施形態において、鉛直フィン（単数または複数）は｛１１０｝結晶面を有する半導体ウェハの一次フラット９９に対して４５度の角度にて形成されてもよく、そのウェハが基板１１０を形成している。

【0018】

さまざまな実施形態において、基板１１０は半導体基板であってもよく、その半導体はＩＶ族半導体（例、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ））、ＩＶ－ＩＶ族半導体（例、シリコン－ゲルマニウム（ＳｉＧｅ）、炭化ケイ素（ＳｉＣ）、ＩＩＩ－Ｖ族半導体（例、ガリウムヒ素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、インジウム－ガリウムヒ素（ＩｎＧａＡｓ）など）であってもよく、その結晶構造は結晶表面上の側方エピタキシャル成長を可能にできる。さまざまな実施形態において、基板１１０はセミコンダクタ・オン・インシュレータ基板（ＳｅＯＩ：ｓｅｍｉｃｏｎｄｕｃｔｏｒ－ｏｎ－ｉｎｓｕｌａｔｏｒ ｓｕｂｓｔｒａｔｅ）であり得る。

【0019】

さまざまな実施形態において、鉛直フィン１１１は、行もしくは列またはその両方となって基板１１０の表面上に配置され得る。鉛直フィン１１１は基板１１０上に正方形または矩形のアレイを形成でき、そのアレイはＸ×Ｙアレイであってもよく、ここでＸおよびＹは同じ値または異なる値であり得る。アレイの形状は、フィン１１１の数、長さ、およびピッチに依存し得る。

【0020】

図２は、本発明の実施形態による、各々の鉛直フィン上にフィン・テンプレートを有する基板上の複数の鉛直フィンを示す断面側面図である。

【0021】

１つ以上の実施形態において、基板１１０上に１つ以上の鉛直フィン１１１が形成されてもよく、鉛直フィンは、エピタキシャル成長もしくはたとえば反応性イオン・エッチング（ＲＩＥ：ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）などによる指向性エッチングまたはその両方によって形成され得る。さまざまな実施形態において、鉛直フィンは画像転写プロセスによって形成されてもよく、これはたとえば、自己整合ダブル・パターニング（ＳＡＤＰ：Ｓｅｌｆ－Ａｌｉｇｎｅｄ Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ）とも呼ばれる側壁イメージ転写（ＳＩＴ：ｓｉｄｅｗａｌｌ ｉｍａｇｅ ｔｒａｎｓｆｅｒ）、自己整合トリプル・パターニング（ＳＡＴＰ：Ｓｅｌｆ－ａｌｉｇｎｅｄ ｔｒｉｐｌｅ ｐａｔｔｅｒｎｉｎｇ）プロセス、自己整合クアドラプル・パターニング（ＳＡＱＰ：Ｓｅｌｆ－Ａｌｉｇｎｅｄ Ｑｕａｄｒｕｐｌｅ Ｐａｔｔｅｒｎｉｎｇ）プロセス、またはその組み合わせなどである。さまざまな実施形態において、鉛直フィンは、たとえば極紫外線（ＥＵＶ：ｅｘｔｒｅｍｅ ｕｌｔｒａｖｉｏｌｅｔ）リソグラフィ、電子ビーム・リソグラフィ、またはｘ線リソグラフィなどを用いた直接書込みプロセスによって形成され得る。

【0022】

１つ以上の実施形態において、鉛直フィン１１１上にフィン・テンプレート１２０が形成されてもよく、フィン・テンプレート１２０は、パターニング・プロセスの一部としてのフィン・テンプレート層から各々の鉛直フィン１１１上に形成され得る。さまざまな実施形態において、フィン・テンプレート１２０はハードマスクであってもよく、たとえば酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、ホウ窒化ケイ素（ＳｉＢＮ）、またはその組み合わせなどであり得る。

【0023】

１つ以上の実施形態において、鉛直フィン１１１は約５ナノメートル（ｎｍ）から約１０ｎｍ、または約６ｎｍから約８ｎｍの範囲の幅を有し得るが、その他の幅も予期される。

【0024】

図３は、本発明の実施形態による、複数の鉛直フィンおよびフィン・テンプレートの各々の上のフィン・ライナを示す断面側面図である。

【0025】

１つ以上の実施形態において、鉛直フィン１１１およびフィン・テンプレートの各々の上にフィン・ライナ１３０が形成されてもよく、このフィン・ライナは、たとえば原子層堆積（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、プラズマ強化ＡＬＤ（ＰＥＡＬＤ：ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ＡＬＤ）、低圧化学蒸着（ＬＰＣＶＤ：ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、またはその組み合わせなどの共形堆積によって形成され得る。さまざまな実施形態において、指向性エッチング（例、ＲＩＥ）を用いて、エッチング・ビームに対してほぼ垂直のフィン・テンプレート１２０および基板１１０の表面からフィン・ライナ１３０の部分を取り除く一方で、鉛直フィン１１１およびフィン・テンプレート１２０の側壁上にフィン・ライナ１３０の部分を残すことができる。

【0026】

さまざまな実施形態において、フィン・ライナの選択的除去を可能にするために、フィン・ライナ１３０はフィン・テンプレート１２０とは異なるハードマスク材料であり得る。さまざまな実施形態において、フィン・ライナ１３０は、たとえば酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、ホウ窒化ケイ素（ＳｉＢＮ）、またはその組み合わせなどであり得る。フィン・ライナ１３０は約２ｎｍから約６ｎｍ、または約３ｎｍから約５ｎｍの範囲の厚さを有し得るが、その他の厚さも予期される。

【0027】

図４は、本発明の実施形態による、フィン・ライナの下の基板が窪んで、窪んだ基板の上に底部ソース／ドレイン層が形成されたところを示す断面側面図である。

【0028】

１つ以上の実施形態において、鉛直フィン１１１の周りで露出されている基板１１０の部分は、指向性エッチング（例、ＲＩＥ）を用いて窪まされ得る。基板１１０の一部分を予め定められた深さまで取り除いて、鉛直フィン１１１をフィン・ライナ１３０の下に伸長させてもよく、ここで鉛直フィンの一部分が露出される。さまざまな実施形態において、基板は約１０ｎｍから約４０ｎｍ、または約２０ｎｍから約３０ｎｍの範囲の深さまで窪まされ得るが、その他の深さも予期される。

【0029】

１つ以上の実施形態において、窪んだ基板１１０の表面上に底部ソース／ドレイン層１４０が形成されてもよく、底部ソース／ドレイン層１４０は、側方成長を通じた露出基板表面もしくは鉛直フィン１１１の側壁またはその両方におけるエピタキシャル成長によって形成され得る。さまざまな実施形態において、底部ソース／ドレイン層１４０は、ｎ型ドーパント（例、リン（Ｐ）、ヒ素（Ａｓ）など）またはｐ型ドーパント（例、ホウ素（Ｂ）、ガリウム（Ｇａ）など）がドープされた半導体材料であり得る。非限定的な例示的実施形態において、底部ソース／ドレイン層１４０は、ｎ型ＦｉｎＦＥＴを形成するためのリンドープシリコン（Ｓｉ：Ｐ）か、またはｐ型ＦｉｎＦＥＴを形成するためのホウ素ドープシリコンゲルマニウム（ＳｉＧｅ：Ｂ）であり得る。

【0030】

さまざまな実施形態において、底部ソース／ドレイン層１４０は約１０ｎｍから約４０ｎｍ、または約２０ｎｍから約３０ｎｍの範囲の厚さに形成され得るが、その他の厚さも予期される。底部ソース／ドレイン層１４０は、基板表面とフィン・ライナ１３０の底部端縁との間の鉛直フィン（単数または複数）１１１の側壁を被覆する厚さに形成され得る。

【0031】

図５は、本発明の実施形態による、フィン・ライナが取り除かれて、底部ソース／ドレイン層の上に底部スペーサ層が形成されたところを示す断面側面図である。

【0032】

１つ以上の実施形態において、フィン・ライナ１３０の残りの部分が取り除かれて、ソース／ドレイン層の上の鉛直フィン１１１およびフィン・テンプレート１２０の側壁が露出してもよい。鉛直フィン（単数または複数）１１１に隣接して底部スペーサ層１５０を形成する前に、たとえばウェット化学エッチングまたはドライ・プラズマ・エッチングなどの選択的な等方性エッチングを用いてフィン・ライナ１３０が取り除かれ得る。

【0033】

１つ以上の実施形態において、底部ソース／ドレイン層１４０の露出した頂部表面上に底部スペーサ層１５０が形成されてもよく、底部スペーサ層１５０は、たとえば高密度プラズマ（ＨＤＰ：ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）またはガス・クラスタ・イオン・ビーム（ＧＣＩＢ：ｇａｓ ｃｌｕｓｔｅｒ ｉｏｎ ｂｅａｍ）などの指向性堆積によって形成され得る。さまざまな実施形態において、底部スペーサ層１５０は約４ｎｍから約１０ｎｍ、または約５ｎｍから約７ｎｍの範囲の厚さに形成され得るが、その他の厚さも予期される。底部スペーサ層１５０は、鉛直フィン１１１の下側部分を被覆し得る。鉛直フィン１１１の側壁から底部スペーサ層の堆積材料を取り除くために、等方性エッチングが用いられ得る。

【0034】

１つ以上の実施形態において、底部スペーサ層１５０は、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、一酸化窒素炭化ケイ素（ＳｉＣＯＮ）、およびその組み合わせを含むがそれに限定されない誘電材料であり得る。

【0035】

図６は、本発明の実施形態による、底部スペーサ層と、複数の鉛直フィンと、フィン・テンプレートとの露出表面上にゲート誘電体層が形成されて、ゲート誘電体層の上にゲート電極が形成されたところを示す断面側面図である。

【0036】

１つ以上の実施形態において、底部スペーサ層１５０、複数の鉛直フィン１１１、およびフィン・テンプレート１２０の露出表面上にゲート誘電体層１６０が形成されてもよく、ゲート誘電体層１６０は、たとえばＡＬＤ、ＰＥＡＬＤ、またはその組み合わせなどの共形堆積によって形成され得る。さまざまな実施形態において、ゲート誘電体層１６０は約１ｎｍから約５ｎｍ、または約２ｎｍから約４ｎｍの範囲の厚さに形成され得るが、その他の厚さも予期される。さまざまな実施形態において、ゲート誘電体層は鉛直フィン（単数または複数）１１１の端壁を被覆して、全周ゲート構造を提供できる。

【0037】

ゲート誘電体層１６０は酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、高ｋ誘電材料、またはその組み合わせであり得る。高ｋ材料の例は、たとえば酸化ハフニウム（ＨｆＯ）、ケイ酸ハフニウム（ＨｆＳｉＯ）、ハフニウムケイ酸窒化物（ＨｆＳｉＯＮ）、酸化ランタン（ＬａＯ）、ランタンアルミニウム酸化物（ＬａＡｌＯ）、酸化ジルコニウム（ＺｒＯ）、ケイ酸ジルコニウム（ＺｒＳｉＯ）、ジルコニウムケイ酸窒化物（ＺｒＳｉＯＮ）、酸化タンタル（ＴａＯ）、酸化チタン（ＴｉＯ）、バリウムストロンチウムチタン酸化物（ＢａＳｒＴｉＯ）、バリウムチタン酸化物（ＢａＴｉＯ）、ストロンチウムチタン酸化物（ＳｒＴｉＯ）、酸化イットリウム（ＹＯ）、酸化アルミニウム（ＡｌＯ）、鉛スカンジウムタンタル酸化物（ＰｂＳｃＴａＯ）、および鉛亜鉛ニオブ酸塩（ＰｂＺｎＮｂＯ）などの金属酸化物を含むがそれに限定されない。高ｋ材料はさらに、たとえばランタン、アルミニウム、マグネシウム、またはその組み合わせなどのドーパントを含んでもよい。

【0038】

１つ以上の実施形態において、ゲート誘電体層１６０の上にゲート電極が形成され得る。さまざまな実施形態において、ゲート電極は２つ以上の層であってもよく、このゲート電極は、伝導ゲート層１７５もしくは仕事関数材料層１７０またはその両方を含み得る。共形堆積（例、ＡＬＤ、ＰＥＡＬＤ）によって、ゲート誘電体層１６０の上に仕事関数材料層１７０が形成され得る。共形堆積（例、ＡＬＤ、ＰＥＡＬＤ）によって、仕事関数材料層の上に伝導ゲート層が形成され得る。さまざまな実施形態において、ゲート誘電体層１６０の上に複数の仕事関数材料層１７０が形成され得る。

【0039】

さまざまな実施形態において、各々の仕事関数材料層１７０は、たとえば窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭化タンタル（ＴａＣ）、炭化チタン（ＴｉＣ）、炭化チタンアルミニウム（ＴｉＡｌＣ）、およびその組み合わせなどの伝導性の金属窒化物または炭化物の化合物材料であり得る。それらの仕事関数材料層１７０は、同じかまたは異なる仕事関数材料であり得る。

【0040】

さまざまな実施形態において、伝導ゲート層１７５は、金属（例、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、スズ（Ｓｎ）、銀（Ａｇ）、金（Ａｕ）、伝導性金属化合物材料（例、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭化タンタル（ＴａＣ）、炭化チタン（ＴｉＣ）、炭化チタンアルミニウム（ＴｉＡｌＣ）、ケイ化タングステン（ＷＳｉ）、窒化タングステン（ＷＮ）、酸化ルテニウム（ＲｕＯ_２）、ケイ化コバルト（ＣｏＳｉ）、ケイ化ニッケル（ＮｉＳｉ））、遷移金属アルミナイド（例、チタンアルミナイド（ＴｉＡｌ）、ジルコニウムアルミナイド（ＺｒＡｌ））、炭化タンタル（ＴａＣ）、炭化タンタルマグネシウム（ＴａＭｇＣ）、またはこれらの材料の任意の好適な組み合わせであり得る。

【0041】

さまざまな実施形態において、ゲート電極は約５ｎｍから約２０ｎｍ、または約６ｎｍから約１０ｎｍの範囲の厚さに形成され得るが、その他の厚さも予期される。さまざまな実施形態において、仕事関数材料層１７０は約１ｎｍから約５ｎｍ、または約２ｎｍから約４ｎｍの範囲の厚さに形成され得るが、その他の厚さも予期される。伝導ゲート層１７５は、ゲート電極の厚さと仕事関数材料層の厚さとの差を埋め得る。ゲート誘電体層１６０およびゲート電極は鉛直フィン１１１の中央部分の上にゲート構造を形成でき、ここではフィン・テンプレート１２０が鉛直フィン１１１の頂部表面を被覆しているため、ゲート構造は鉛直フィン（単数または複数）１１１の頂部表面上に存在せずに鉛直フィンの中央部分を囲み得る。

【0042】

図７は、本発明の実施形態による、ゲート電極の表面上に封入層が形成されたところを示す断面側面図である。

【0043】

１つ以上の実施形態において、伝導ゲート層１７５もしくは仕事関数材料層１７０またはその両方を含むゲート電極の露出表面上に封入層１８０が形成され得る。封入層１８０は、共形堆積（例、ＡＬＤ、ＰＥＡＬＤ）によって形成され得る。さまざまな実施形態において、封入層１８０は、ホウ炭窒化ケイ素（ＳｉＢＣＮ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、一酸化窒素炭化ケイ素（ＳｉＣＯＮ）、およびその組み合わせを含むがそれに限定されない誘電材料であり得る。

【0044】

図８は、本発明の実施形態による、封入層の上に充填層が形成されたところを示す断面側面図である。

【0045】

１つ以上の実施形態において、封入層１８０の上に充填層１９０が形成されてもよく、充填層１９０はたとえば化学蒸着（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、スピンオン、またはその組み合わせなどのブランケット堆積によって形成され得る。さまざまな実施形態において、充填層１９０は隣り合う鉛直フィン１１１の間隙を埋めて、封入層１８０およびゲート電極を被覆できる。鉛直フィン１１１およびフィン・テンプレート１２０の上の封入層１８０の頂部表面を露出させるために、化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ－ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）を用いて充填層１９０の一部分を取り除き得る。

【0046】

さまざまな実施形態において、充填層１９０は、酸化ケイ素（ＳｉＯ）、低ｋ誘電材料、またはその組み合わせを含むがそれに限定されない誘電材料であり得る。低ｋ誘電材料は、炭素ドープ酸化ケイ素（ＳｉＯ：Ｃ）、フッ素ドープ酸化ケイ素（ＳｉＯ：Ｆ）、ポリマー材料、たとえばオルトケイ酸テトラエチル（ＴＥＯＳ：ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）、水素シルセスキオキサン（ＨＳＱ：ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、およびメチルシルセスキオキサン（ＭＳＱ：ｍｅｔｈｙｌｓｉｌｓｅｓｑｕｉｏｘａｎｅ）など、ならびにその組み合わせを含み得るがそれに限定されない。

【0047】

図９は、本発明の実施形態による、ゲート電極の頂部表面から封入層の一部分が取り除かれたところを示す断面側面図である。

【0048】

１つ以上の実施形態において、ＣＭＰによって露出された封入層１８０の一部分がゲート電極の頂部表面から取り除かれて、それを囲む充填層１９０内に浅いウェルが形成され得る。封入層１８０の一部分は、選択的な等方性または異方性エッチングを用いて取り除かれ得る。充填層１９０の露出した側壁とゲート電極との間に、封入層１８０の上側端縁が露出され得る。

【0049】

図１０は、本発明の実施形態による、ゲート電極およびゲート誘電体層の一部分が取り除かれて、フィン・テンプレートおよび鉛直フィンの上側部分が露出したところを示す断面側面図である。

【0050】

１つ以上の実施形態において、ゲート電極の上側部分が取り除かれて、フィン・テンプレート（単数または複数）１２０および鉛直フィン（単数または複数）１１１の上側部分を囲むトレンチ１９５が形成され得る。ゲート電極の上側部分は、選択的な等方性または異方性エッチングを用いて取り除かれ得る。ゲート電極が異なる材料でできた伝導ゲート層１７５もしくは仕事関数材料層１７０またはその両方を含むとき、仕事関数材料層１７０および伝導ゲート層１７５の各々は、別個の選択的な等方性または異方性エッチングを用いて取り除かれ得る。さまざまな実施形態において、その後に形成される頂部スペーサおよび頂部ソース／ドレインのための空間を提供するために十分な量の伝導ゲート層１７５もしくは仕事関数材料層１７０またはその両方が取り除かれ得る。ゲート電極の除去後、封入層１８０の一部分がトレンチ１９５の外側側壁を形成でき、ゲート誘電体層１６０の一部分がトレンチ１９５の内側側壁（図示せず）を形成できる。

【0051】

１つ以上の実施形態において、ゲート電極を取り除くことによって露出されたゲート誘電体層１６０の上側部分は、その後取り除かれてもよく、ゲート誘電体層１６０の上側部分の除去によって、フィン・テンプレート１２０および鉛直フィン１１１の上側部分が露出され得る。さまざまな実施形態において、ゲート誘電体層１６０の上側部分は、選択的等方性エッチング（例、ウェット化学エッチング、ドライ・プラズマ・エッチング）を用いて取り除かれ得る。

【0052】

さまざまな実施形態において、鉛直フィン（単数または複数）１１１の露出した上側部分は、伝導ゲート層１７５、仕事関数材料層１７０、およびゲート誘電体層１６０の露出表面の上に約１０ｎｍから約２０ｎｍ、または約１２ｎｍから約１６ｎｍの範囲の高さを有し得るが、その他の高さも予期される。

【0053】

図１１は、本発明の実施形態による、各々のゲート電極の頂部表面上に鉛直フィンの上側部分に隣接して頂部スペーサが形成されたところを示す断面側面図である。

【0054】

１つ以上の実施形態において、各々のゲート電極１７０の頂部表面上に鉛直フィン１１１の上側部分に隣接して頂部スペーサ２００が形成されてもよく、頂部スペーサ２００は、指向性堆積またはブランケット堆積の後の意図される厚さまでのエッチバックによって形成され得る。鉛直フィン（単数または複数）１１１の側壁から頂部スペーサ２００の材料を取り除くために、等方性エッチングが用いられ得る。頂部スペーサ（単数または複数）２００の頂部表面の上に、鉛直フィン（単数または複数）１１１の側壁の一部分がなおも露出され得る。

【0055】

さまざまな実施形態において、頂部スペーサ（単数または複数）２００は、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、一酸化窒素炭化ケイ素（ＳｉＣＯＮ）、およびその組み合わせを含むがそれに限定されない誘電絶縁材料であり得る。

【0056】

さまざまな実施形態において、頂部スペーサ２００は約２ｎｍから約１５ｎｍ、もしくは約３ｎｍから約１０ｎｍの範囲、または約６ｎｍの厚さを有し得るが、その他の厚さも予期される。頂部スペーサ２００の厚さは鉛直フィン１１１の露出部分の高さよりも小さくてもよく、よって鉛直フィンの一部分はなおも露出される。

【0057】

図１２は、本発明の実施形態による、各々の頂部スペーサの上に鉛直フィンの上側部分に隣接して頂部ソース／ドレインが形成されたところを示す断面側面図である。

【0058】

１つ以上の実施形態において、各々の頂部スペーサ２００の上に頂部ソース／ドレイン２１０が形成されてもよく、頂部ソース／ドレイン２１０は鉛直フィン１１１の上側部分の露出側壁に隣接する。さまざまな実施形態において、頂部ソース／ドレイン２１０は、露出側壁からの側方エピタキシャル成長によってトレンチ１９５内の鉛直フィン１１１の対向側壁上に形成されてもよく、鉛直フィンの側壁は（１００）結晶面を有し得る。頂部ソース／ドレイン２１０は、頂部スペーサ２００の頂部表面の上を鉛直フィン１１１の露出側壁から外向きに成長し得る。エピタキシャル成長は、結晶鉛直フィンの（１００）結晶面上の方が（１１０）または（１１１）結晶面上よりも大きい成長速度を有してもよく、エピタキシャル成長速度の関係は（１００）＞（１１０）＞（１１１）である。さまざまな実施形態において、頂部ソース／ドレイン（単数または複数）２１０は、フィン・テンプレート（単数または複数）１２０との界面より上に延在することなく鉛直フィン１１１の側壁の露出表面全体を被覆でき、かつ隣接する鉛直フィンと電気的に接続する。頂部ソース／ドレイン（単数または複数）２１０の頂部表面は、フィン・テンプレート（単数または複数）１２０の底部表面と同一平面上にあり得る。頂部ソース／ドレイン（単数または複数）２１０は、頂部スペーサ２００と、鉛直フィン（単数または複数）１１１の側壁上のゲート誘電体層１６０、伝導ゲート層１７５、もしくは仕事関数材料層１７０、またはその組み合わせによって形成されたゲート領域との上にあり得る。

【0059】

さまざまな実施形態において、頂部ソース／ドレイン（単数または複数）２１０は、ｎ型ドーパント（例、リン（Ｐ）、ヒ素（Ａｓ）など）またはｐ型ドーパント（例、ホウ素（Ｂ）、ガリウム（Ｇａ）など）がドープされた半導体材料であり得る。さまざまな実施形態において、頂部ソース／ドレイン（単数または複数）２１０は底部ソース／ドレイン層１４０と同じ半導体材料であってもよく、かつ底部ソース／ドレイン層と同じドーパント型を有してもよい。非限定的な例示的実施形態において、頂部ソース／ドレイン（単数または複数）２１０は、ｎ型ＦｉｎＦＥＴを形成するためのリンドープシリコン（Ｓｉ：Ｐ）か、またはｐ型ＦｉｎＦＥＴを形成するためのホウ素ドープシリコンゲルマニウム（ＳｉＧｅ：Ｂ）であり得る。

【0060】

非限定的な例示的実施形態において、鉛直フィン（単数または複数）１１１は、（１００）結晶面を有する側壁が露出されるように単結晶シリコン基板１１０上に配向された単結晶シリコンであり得る。鉛直ＦｉｎＦＥＴに対する｛１００｝フィン側壁表面は、基板１１０に対する（１００）の４５度の回転によって達成され得る。さまざまな実施形態において、基板１１０に対して、および鉛直ＦｉｎＦＥＴの鉛直フィン１１１を形成するために、同じ｛１００｝結晶面効果を有するタイプＩＶ（例、Ｇｅ）またはタイプＩＶ－ＩＶ（例、ＳｉＧｅ）が用いられ得る。

【0061】

図１３は、本発明の実施形態による、各々の頂部ソース／ドレインの上にフィン・テンプレートに隣接して底部電極層が形成されたところを示す断面側面図である。

【0062】

１つ以上の実施形態において、ドーパント（単数または複数）を頂部ソース／ドレイン（単数または複数）２１０から鉛直フィン（単数または複数）１１１の上側領域内に拡散させて上側拡張領域１１３を形成し、かつドーパント（単数または複数）を底部ソース／ドレイン層１４０から鉛直フィン（単数または複数）１１１の下側領域内に拡散させて下側拡張領域１１２を形成するために、デバイス構造１００は熱処理され得る。拡張領域１１２、１１３はそれぞれ頂部スペーサ２００および底部スペーサ層１５０を越えて、鉛直フィン１１１のゲート領域内まで伸長し得る。

【0063】

１つ以上の実施形態において、各々の頂部ソース／ドレイン２１０の上に底部電極層２２０が形成されてもよく、底部電極層２２０はフィン・テンプレート１２０に隣接し、それによって分離されている。底部電極層２２０はブランケット堆積（例、ＣＶＤ、ＰＥＣＶＤ）によって形成されてもよく、かつ選択的エッチングを用いて予め定められた厚さまでエッチバックされ得る。さまざまな実施形態において、底部電極層２２０は約５ｎｍから約２０ｎｍ、または約５ｎｍから約１０ｎｍ、または約８ｎｍから約１０ｎｍの範囲の厚さを有し得るが、その他の厚さも予期される。

【0064】

さまざまな実施形態において、底部電極層２２０は、金属、たとえばタングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、スズ（Ｓｎ）、銀（Ａｇ）、金（Ａｕ）、伝導性金属化合物材料（例、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭化タンタル（ＴａＣ）、炭化チタン（ＴｉＣ）、炭化チタンアルミニウム（ＴｉＡｌＣ）、炭化タンタルマグネシウム（ＴａＭｇＣ）、ケイ化タングステン（ＷＳｉ）、窒化タングステン（ＷＮ）、酸化ルテニウム（ＲｕＯ_２）、ケイ化コバルト（ＣｏＳｉ）、ケイ化ニッケル（ＮｉＳｉ））、遷移金属アルミナイド（例、チタンアルミナイド（Ｔｉ_３Ａｌ）、ジルコニウムアルミナイド（ＺｒＡｌ））、およびこれらの材料の任意の好適な組み合わせなどを含むがそれに限定されない伝導性材料であり得る。

【0065】

図１４は、本発明の実施形態による、各々の底部電極層の上に頂部プラグ層が形成されたところを示す断面側面図である。

【0066】

１つ以上の実施形態において、各々の底部電極層２２０の上に頂部プラグ層２３０が形成されてもよく、頂部プラグ層２３０はトレンチ（単数または複数）１９５を充填するブランケット堆積によって形成され得る。頂部プラグ層２３０の過剰な材料を取り除いて平滑で平坦な表面を提供するためにＣＭＰが用いられてもよく、頂部プラグ層２３０の頂部表面は充填層１９０の頂部表面と同一平面上にある。

【0067】

さまざまな実施形態において、頂部プラグ層２３０は、ホウ炭窒化ケイ素（ＳｉＢＣＮ）、ホウ窒化ケイ素（ＳｉＢＮ）、酸窒化ケイ素（ＳｉＯＮ）、一酸化窒素炭化ケイ素（ＳｉＣＯＮ）、およびその組み合わせを含むがそれに限定されない誘電材料であり得る。材料の選択的除去を可能にするために、頂部プラグ層２３０の材料はフィン・テンプレート（単数または複数）１２０および封入層１８０の材料とは異なり得る。

【0068】

図１５は、本発明の実施形態による、各々の頂部プラグ層の一部分が取り除かれて、各々の底部電極層の一部分を露出する開口部が形成されたところを示す断面側面図である。

【0069】

１つ以上の実施形態において、頂部プラグ層２３０、フィン・テンプレート（単数または複数）１２０、封入層１８０、および充填層１９０の上にリソグラフィ・マスクを堆積させてパターン形成することで、頂部プラグ層２３０の予め定められた部分の上に開口部（単数または複数）を形成し得る。さまざまな実施形態において、選択的な指向性エッチング（例、ＲＩＥ）を用いて、リソグラフィ・マスクの開口部を通じて露出された頂部プラグ層２３０の部分を取り除いて、アクセス・チャネル２３５を形成し得る。アクセス・チャネル２３５はフィン・テンプレート１２０の対向側部の頂部プラグ層２３０内に形成されてもよく、開口部は交互にされ、かつ頂部プラグ層（単数または複数）２３０よりも狭くされ得る。頂部プラグ層２３０の一部分は残されて、封入層１８０の一部分の上にチャネル側壁２３７を形成し得る。アクセス・チャネル２３５は、下にある底部電極層２２０の一部分を露出させ得る。

【0070】

さまざまな実施形態において、チャネル側壁２３７は約２ｎｍから約４ｎｍの範囲の厚さを有してもよく、アクセス・チャネル２３５は約８ｎｍから約１６ｎｍ、または約１０ｎｍから約１２ｎｍの範囲の幅を有し得るが、その他の幅も予期される。

【0071】

図１６は、本発明の実施形態による、各々の底部電極層の一部分を露出する各々の頂部プラグ層に形成されたアクセス・チャネルを示す、図１５の上面図である。

【0072】

１つ以上の実施形態において、フィン・テンプレート１２０の対向側部に形成されたアクセス・チャネル２３５が互いに斜めにオフセットになるようにして、頂部プラグ層２３０内にアクセス・チャネル２３５が形成され得る。アクセス・チャネル２３５を交互に分配することによって、後にクロスバー・アレイの電気的接続を形成する金属線およびビアの間隔を提供できる。交互のアクセス・チャネル２３５によって、同じ鉛直輸送フィン電界効果トランジスタに電気的に結合された２つの非対称に置かれた抵抗性メモリ・エレメントの形成を可能にできる。この２つの非対称に置かれた抵抗性メモリ・エレメントは、クロスバー・アレイを形成する異なる金属線に結合され得る。

【0073】

図１７は、本発明の実施形態による、底部電極層の上の各々のアクセス・チャネル内に中間抵抗層が形成されたところを示す断面側面図である。

【0074】

１つ以上の実施形態において、各々のアクセス・チャネル２３５内の底部電極層２２０の上に中間抵抗層２４０が形成され得る。中間抵抗層２４０は、アクセス・チャネル２３５を充填することなく底部電極層２２０およびアクセス・チャネル２３５の側壁の上に材料の薄層を堆積させ得る共形堆積（例、ＡＬＤ、ＰＥＡＬＤ）によって形成され得る。さまざまな実施形態において、中間抵抗層２４０は約３ｎｍから約１０ｎｍ、または約５ｎｍから約７ｎｍの範囲の厚さを有し得るが、その他の厚さも予期される。理論に結び付けられることは意図しないが、約３ｎｍ以上から約１０ｎｍまでの厚さは、酸素空孔が中間抵抗層２４０の厚さを通って浸透することを可能にし、それによって底部電極層２２０から頂部電極層への伝導性金属フィラメントが形成され得ると考えられる。中間抵抗層２４０がもっと厚くなると、酸素空孔の浸透および伝導性金属フィラメントの形成が妨げられ得る。底部電極層２２０の厚さは、中間抵抗層２４０が頂部ソース／ドレイン２１０と接触することを防ぐために十分なものであり得る。

【0075】

さまざまな実施形態において、中間抵抗層２４０の共形層を形成し、中央区域を有機平坦化層（ＯＰＬ：ｏｒｇａｎｉｃ ｐｌａｎａｒｉｚａｔｉｏｎ ｌａｙｅｒ）で充填し、ＯＰＬを窪ませて頂部プラグ層２３０の側壁上の中間抵抗層２４０の一部分を露出させ、たとえばＨＣｌベースのウェット化学作用などによって中間抵抗層２４０の露出部分を取り除くことによって、アクセス・チャネル２３５の側壁上の中間抵抗層２４０の一部分が取り除かれ得る。灰化によって残りのＯＰＬが取り除かれて、アクセス・チャネル内にカップ形状またはＵ形状の中間抵抗層が残され得る。

【0076】

さまざまな実施形態において、中間抵抗層２４０は酸化ハフニウム（ＨｆＯ）、酸化ジルコニウム（ＺｒＯ）、酸化タンタル（ＴａＯ）、酸化銅（ＣｕＯ）、酸化タングステン（ＷＯ）、酸化チタン（ＴｉＯ）、酸化ニッケル（ＮｉＯ）、およびその組み合わせを含むがそれに限定されない遷移金属酸化物であり得る。

【0077】

図１８は、本発明の実施形態による、底部電極層の上の各々のアクセス・チャネル内に形成された中間抵抗層を示す、図１７の上面図である。

【0078】

１つ以上の実施形態において、アクセス・チャネル２３５および中間抵抗層２４０は、フィン・テンプレート１２０を横切って斜めにオフセットになり得る。

【0079】

図１９は、本発明の実施形態による、各々のアクセス・チャネル内の中間抵抗層の上に頂部電極層が形成されたところを示す断面側面図である。

【0080】

１つ以上の実施形態において、各々のアクセス・チャネル２３５内の中間抵抗層２４０の上に頂部電極層２５０が形成されてもよく、アクセス・チャネル２３５の側壁上の中間抵抗層２４０と、カップ／Ｕ形状の中間抵抗層２４０との間のピンチオフを避けるために、頂部電極層２５０は共形堆積によって形成され得る。

【0081】

さまざまな実施形態において、頂部電極層２５０は窒化チタン（ＴｉＮ）であってもよく、窒化チタンはチタンリッチであるか、または炭化チタンアルミニウム（ＴｉＡｌＣ）であってもよく、それは中間抵抗層２４０内に酸素空孔を形成し得る。頂部電極層２５０は底部電極層２２０と同じ材料であり得る。底部電極層２２０、中間抵抗層２４０、および頂部電極層２５０の各層スタックは抵抗性メモリ・エレメント（すなわち、ＲｅＲＡＭセル）を形成し得る。２つのＲｅＲＡＭセルが各鉛直輸送フィン電界効果トランジスタ（ＶＴ ＦｉｎＦＥＴ）に電気的に結合されてＲｅＲＡＭのセットを形成でき、ここで第１のＲｅＲＡＭはフィン・テンプレート１２０の一方側にあってもよく、第２のＲｅＲＡＭはフィン・テンプレート１２０の反対側にあってもよい。

【0082】

図２０は、本発明の実施形態による、頂部プラグ層内に形成された各々の検知チャネル内に電気的コンタクトが形成されたところを示す上面図である。

【0083】

１つ以上の実施形態において、各フィン・テンプレート１２０の対向側部の頂部プラグ層２３０内に検知チャネル２３８が形成されてもよく、検知チャネル２３８はリソグラフィ・マスキングおよび指向性エッチングによって形成され得る。検知チャネル２３８は、フィン・テンプレート１２０を横切って斜めにオフセットになり得る。さまざまな実施形態において、各抵抗性メモリ・エレメントの底部電極層２２０に対する電気的コンタクト２６０を形成するために、検知チャネル２３８には、金属（例、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、スズ（Ｓｎ）、銀（Ａｇ）、金（Ａｕ）、伝導性金属化合物材料（例、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭化タンタル（ＴａＣ）、炭化チタン（ＴｉＣ）、炭化チタンアルミニウム（ＴｉＡｌＣ）、ケイ化タングステン（ＷＳｉ）、窒化タングステン（ＷＮ）、酸化ルテニウム（ＲｕＯ_２）、ケイ化コバルト（ＣｏＳｉ）、ケイ化ニッケル（ＮｉＳｉ））、遷移金属アルミナイド（例、Ｔｉ_３Ａｌ、ＺｒＡｌ））、ＴａＣ、ＴａＭｇＣ、またはこれらの材料の任意の好適な組み合わせなどを含むがそれに限定されない伝導性材料が充填され得る。

【0084】

さまざまな実施形態において、抵抗性メモリ構造は、頂部ソース／ドレイン２１０を含む鉛直輸送フィン電界効果トランジスタと、鉛直輸送フィン電界効果トランジスタの頂部ソース／ドレインに電気的に結合された２つの抵抗性メモリ・エレメントとを含んでもよく、各々の抵抗性メモリ・エレメントは底部電極層２２０と、中間抵抗層２４０と、頂部電極層２５０とを含む。２つの抵抗性メモリ・エレメントの各々の各底部電極層２２０に対して、電気的コンタクト２６０が形成され得る。

【0085】

図２１は、本発明の実施形態による、頂部プラグ層内に形成された検知チャネル内に電気的コンタクトが形成されたところを示す断面側面図である。

【0086】

１つ以上の実施形態において、電気的コンタクト２６０は、中間抵抗層２４０および頂部電極層２５０の介在なしに底部電極層２２０と電気的に接触し得る。第１のＲｅＲＡＭは重みの更新またはトレーニングに用いられてもよく、第２のＲｅＲＡＭはローカル参照として用いられ得る。抵抗率を変化させる電圧が左のＲｅＲＡＭに印加されるとき、抵抗率が変化していない右のＲｅＲＡＭ（ローカル参照）との比較によってその抵抗率の変化の差が検出され得る。

【0087】

図２２は、本発明の実施形態による、２つのＲｅＲＡＭ構造を有する鉛直輸送フィン電界効果トランジスタ・デバイス（１Ｔ２Ｒ）に対するクロスバー・アレイ接続を示す上面図である。

【0088】

１つ以上の実施形態において、各々の抵抗性メモリ・エレメントおよび検知のための各々の電気的コンタクトに対して上にあるメタライゼーション層に金属線２７１、２７２、２７３、２７４、２７５、２７６、２７７、２７８およびビア２８１、２８２、２８３、２８４、２８５、２８６、２８７、２８８、２８９が形成され得る。下側のエレメントに対するビア・コンタクトを通じて、より高いレベルに２つのクロスバー・アレイ（実線、破線、および点線）が形成され得る。さまざまな実施形態において、クロスバー・アレイ５００は１，０００抵抗性メモリ・エレメントＸ１，０００抵抗性メモリ・エレメント・アレイ、３０００抵抗性メモリ・エレメントＸ３０００抵抗性メモリ・エレメント・アレイ、または１０，０００抵抗性メモリ・エレメントＸ１０，０００抵抗性メモリ・エレメント・アレイであり得るが、適用によってはその他のサイズも予期される。

【0089】

さまざまな実施形態において、第１の金属線２７１はビア２８１によって第１の抵抗性メモリ構造２０１の第１の抵抗性メモリ・エレメント上の電気的コンタクト２６０に電気的に接続されてもよく、第２の金属線２７２は別のビア２８２によって第１の抵抗性メモリ構造２０１の第２の抵抗性メモリ・エレメント上の電気的コンタクト２６０に電気的に接続されてもよい。さまざまな実施形態において、第３の金属線２７３はビア２８３によって第１の抵抗性メモリ構造２０１の第１の抵抗性メモリ・エレメントの頂部電極層２５０に電気的に接続されてもよく、第４の金属線２７４は別のビア２８４によって第１の抵抗性メモリ構造の第２の抵抗性メモリ・エレメントの頂部電極層２５０に電気的に接続されてもよく、金属線２７３、２７４はビア２８１、２８２または電気的コンタクト２６０には接続しない。抵抗性メモリ・エレメントおよび抵抗性メモリ構造にアクセスするために、類似の金属線２７５、２７６、２７７、２７８が形成されて、ビア２８５、２８６、２８７、２８８、２８９によって他の抵抗性メモリ構造の抵抗性メモリ・エレメントに電気的に接続され得る。金属線２７１、２７３、２７５、２７７は抵抗性メモリ構造のアクティブ・アレイを形成し得るのに対し、金属線２７２、２７４、２７６、２７８は抵抗性メモリ構造の参照アレイを形成し得る。

【0090】

アクティブ・アレイ（実線および破線）における重みはトレーニングでき、参照アレイ（点線）における重みはローカル参照として一定にとどまり得る。抵抗性メモリ・エレメントの重みを更新するために中間抵抗層の物理的変化を用いることができ、ここでは線２７２および２７４と比較した線２８３および２７１を通じて抵抗変化を検出できる。実線および破線の間の電流差は、順方向および逆方向の経路に対して列ごとおよび行ごとに検知される。２つのＲｅＲＡＭの対の電鋳のためにＶＴ ＦｉｎＦＥＴが用いられ得る。さまざまな実施形態において、各々のＲｅＲＡＭを流れる電流を制御するためのパス・ゲートを形成するために、ＶＴ ＦｉｎＦＥＴは２つのＲｅＲＡＭに直接電気的に接続される。単一のＶＴ ＦｉｎＦＥＴが２つの並列の抵抗性メモリ・エレメントを流れる電流を制御できる。ＶＴ ＦｉｎＦＥＴおよびＲｅＲＡＭは、頂部ソース／ドレインおよび介在するフィン・テンプレートとのアライメントを通じて自己整合される。

【0091】

本実施形態は、集積回路チップに対する設計を含んでもよく、この設計はグラフィカル・コンピュータ・プログラミング言語で作成されて、コンピュータ・ストレージ媒体（たとえばディスク、テープ、物理ハード・ドライブ、またはたとえばストレージ・アクセス・ネットワークなどの仮想ハード・ドライブなど）に保存され得る。設計者がチップか、またはチップを製作するために用いられるフォトリソグラフィ・マスクを製作しないとき、設計者は結果として得られる設計を物理的手段によって（例、設計を保存するストレージ媒体のコピーを提供することによって）、または電子的に（例、インターネットを通じて）、こうしたエンティティに直接的または間接的に伝達し得る。保存された設計は、次いでフォトリソグラフィ・マスクの製作のために適切なフォーマット（例、ＧＤＳＩＩ）に変換され、このフォトリソグラフィ・マスクは通常、ウェハ上に形成されるべき当該チップ設計の複数のコピーを含む。このフォトリソグラフィ・マスクは、エッチングまたは別様に加工されるべきウェハ（もしくはその上の層またはその両方）の範囲を定めるために使用される。

【0092】

本明細書に記載される方法は、集積回路チップの製作に用いられ得る。結果として得られる集積回路チップは製作者によって、生ウェハの形で（すなわち、複数のパッケージングされていないチップを有する単一ウェハとして）、ベア・ダイとして、またはパッケージングされた形で流通され得る。後者の場合、チップは単一チップ・パッケージ（たとえば、マザーボードまたはその他のより高レベルの担体に付けられたリードを有するプラスチック担体など）またはマルチチップ・パッケージ（たとえば、片面もしくは両面相互接続または埋め込み相互接続を有するセラミック担体など）内に搭載される。いずれの場合にも、次いでチップは、（ａ）たとえばマザーボードなどの中間製品、または（ｂ）最終製品の一部として、他のチップ、ディスクリート回路エレメント、もしくはその他の信号処理デバイス、またはその組み合わせと集積される。最終製品は集積回路チップを含む任意の製品であってもよく、玩具およびその他の低価格の適用から、ディスプレイ、キーボードまたはその他の入力デバイス、および中央プロセッサを有する高度なコンピュータ製品までの範囲であり得る。

【0093】

空間的な相対的用語、たとえば「下（ｂｅｎｅａｔｈ）」、「下（ｂｅｌｏｗ）」、「下側（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、および「上側（ｕｐｐｅｒ）」などは、本明細書において、図面に示される１つの構成要素または特徴と別の構成要素（単数または複数）または特徴（単数または複数）との関係を説明するための記載を容易にするために用いられ得る。空間的な相対的用語は、図面に示される向きに加えて、使用または動作におけるデバイスの異なる向きも包含することが意図されることが理解されるだろう。たとえば、図面におけるデバイスが回転されるとき、他の構成要素または特徴の「下（ｂｅｌｏｗ）」または「下（ｂｅｎｅａｔｈ）」にあると記載された構成要素が、それによって他の構成要素または特徴の「上（ａｂｏｖｅ）」に方向付けられるだろう。よって、「下」という用語は上および下の両方の向きを包含し得る。デバイスは別様に方向付けられ（９０度またはその他の向きに回転され）てもよく、本明細書において用いられる空間的な相対的記述子もそれに応じて解釈され得る。

【0094】

デバイスと、デバイスを製作する方法との好ましい実施形態（これらは限定的ではなく例示的であることが意図される）を説明したが、上記の教示に照らして当業者が修正および変更を行い得ることを注記する。したがって、開示される特定の実施形態において、添付の請求項によって概説される本発明の範囲内にある変更が行われてもよいことが理解されるべきである。本発明のこうして記載される態様ならびに特許法によって要求される細部および詳細を有して、請求されかつ特許証による保護が望まれる事項が添付の請求項に示されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】