知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-02-02
(45)【発行日】2024-02-13
(54)【発明の名称】双安定回路および電子回路
(51)【国際特許分類】
G11C 11/412 20060101AFI20240205BHJP
H03K 3/356 20060101ALI20240205BHJP
H03K 3/3565 20060101ALI20240205BHJP
【ＦＩ】
G11C11/412
H03K3/356 B
H03K3/3565
【請求項の数】
13
(21)【出願番号】P 2022500317
(86)(22)【出願日】2021-01-29
(86)【国際出願番号】 JP2021003224
(87)【国際公開番号】W WO2021161808
(87)【国際公開日】2021-08-19
【審査請求日】2022-12-12
(31)【優先権主張番号】P 2020020954
(32)【優先日】2020-02-10
(33)【優先権主張国・地域又は機関】JP
(31)【優先権主張番号】P 2020178364
(32)【優先日】2020-10-23
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】503360115
【氏名又は名称】国立研究開発法人科学技術振興機構
(74)【代理人】
【識別番号】100087480
【弁理士】
【氏名又は名称】片山 修平
(72)【発明者】
【氏名】菅原 聡
(72)【発明者】
【氏名】塩津 勇作
【審査官】後藤 彰
(56)【参考文献】
【文献】国際公開第２０２０／０７０８３０（ＷＯ，Ａ１）
【文献】特開２００７－０５９０４３（ＪＰ，Ａ）
【文献】特表２０１３－５２５９３６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １１／４１２
Ｈ０３Ｋ ３／３５６
Ｈ０３Ｋ ３／３５６５
(57)【特許請求の範囲】
【請求項1】
ソースが電源線に接続され、ドレインが中間ノードに接続され、ゲートが入力ノードに接続された第１導電型のチャネルの第１ＦＥＴと、ソースが前記中間ノードに接続され、ドレインが出力ノードに接続され、ゲートが前記入力ノードに接続された前記第１導電型のチャネルの第２ＦＥＴと、
ソースおよびドレインの一方が前記中間ノードに接続され、前記ソースおよび前記ドレインの他方がバイアスノードに接続された第３ＦＥＴと、
ソースおよびドレインの一方が前記出力ノードに接続され、前記ソースおよび前記ドレインの他方が制御線に接続された前記第１導電型と反対の第２導電型のチャネルの第４ＦＥＴと、
を各々備える第１インバータ回路および第２インバータ回路と、
前記第１インバータ回路の入力ノードおよび前記第２インバータ回路の出力ノードが接続された第１記憶ノードと、
前記第１インバータ回路の出力ノードおよび前記第２インバータ回路の入力ノードが接続された第２記憶ノードと、を備え、
前記第１インバータ回路および前記第２インバータ回路の第４ＦＥＴのゲートはワード線に接続され、
前記第１インバータ回路の第３ＦＥＴのゲートは、前記第１インバータ回路の入力ノード、出力ノード、前記第２インバータ回路の入力ノードおよび出力ノードのいずれか１つのノードに接続され、
前記第２インバータ回路の第３ＦＥＴのゲートは、前記第２インバータ回路の入力ノード、出力ノード、前記第１インバータ回路の入力ノードおよび出力ノードのいずれか１つのノードに接続された双安定回路。
【請求項2】
前記第３ＦＥＴは、前記第２導電型のチャネルを有し、前記第１インバータ回路の第３ＦＥＴのゲートは、前記第１インバータ回路の入力ノードまたは前記第２インバータ回路の出力ノードに接続され、
前記第２インバータ回路の第３ＦＥＴのゲートは、前記第２インバータ回路の入力ノードまたは前記第１インバータ回路の出力ノードに接続された請求項１に記載の双安定回路。
【請求項3】
前記第３ＦＥＴは、前記第１導電型のチャネルを有し、前記第１インバータ回路の第３ＦＥＴのゲートは、前記第１インバータ回路の出力ノードまたは前記第２インバータ回路の入力ノードに接続され、
前記第２インバータ回路の第３ＦＥＴのゲートは、前記第２インバータ回路の出力ノードまたは前記第１インバータ回路の入力ノードに接続された請求項１に記載の双安定回路。
【請求項4】
請求項１から３のいずれか一項に記載の双安定回路と、前記双安定回路がデータを保持する第１状態において、前記電源線と前記制御線との間の第１電圧を、前記双安定回路からデータをリードまたは前記双安定回路へデータをライトする第２状態における前記第１記憶ノードと前記第２記憶ノードとの間の第２電圧より低くする制御回路と、
を備える電子回路。
【請求項5】
前記制御回路は、前記第２状態において、前記制御線を前記双安定回路からデータをリードまたは前記双安定回路へデータをライトするためのビット線に設定する請求項４に記載の電子回路。
【請求項6】
前記制御回路は、前記第２状態において、前記第１導電型がＮ型のとき前記ワード線の電圧を前記電源線の電圧より高くし、前記第１導電型がＰ型のとき前記ワード線の電圧を前記電源線の電圧より低くする請求項４または５に記載の電子回路。
【請求項7】
前記制御回路は、前記第１状態において、前記ワード線と前記電源線との間の電圧を前記第１電圧または前記第１電圧より低くする請求項４から６のいずれか一項に記載の電子回路。
【請求項8】
前記制御回路は、前記電源線と前記制御線との間の電圧を前記第２電圧とする第３状態において、前記ワード線と前記電源線との間の電圧を前記第２電圧より低くする請求項４から６のいずれか一項に記載の電子回路。
【請求項9】
前記第１状態および前記第２状態のいずれにおいても、前記バイアスノードには一定のバイアスが供給される請求項４から８のいずれか一項に記載の電子回路。
【請求項10】
前記一定のバイアスは、前記第２状態における前記第１記憶ノードの電圧と前記第２記憶ノードの電圧の間である請求項９に記載の電子回路。
【請求項11】
前記第２インバータ回路において、第４ＦＥＴのソースおよびドレインの他方は第１制御線に接続され、第４ＦＥＴのゲートは第１ワード線に接続され、前記第１インバータ回路において、第４ＦＥＴのソースおよびドレインの他方は第２制御線に接続され、第４ＦＥＴのゲートは第２ワード線に接続され、
前記第１インバータ回路は、ソースおよびドレインの一方が前記第１記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第３制御線に接続され、ゲートが第３ワード線に接続された前記第２導電型のチャネルの第５ＦＥＴを備え、
前記制御回路は、前記第１ワード線を用い前記第２インバータ回路の第４ＦＥＴをオンし、前記第１制御線を用い前記双安定回路にデータをライトし、前記第２ワード線を用い前記第１インバータ回路の第４ＦＥＴをオンし、前記第２制御線を用い前記双安定回路からデータをリードし、前記第３ワード線を用い前記第１インバータ回路の第５ＦＥＴをオンし、前記第３制御線を用い前記双安定回路からデータをリードする請求項４から１０のいずれか一項に記載の電子回路。
【請求項12】
前記制御回路は、前記第１導電型がＮ型のとき、前記双安定回路からデータをリードするときの前記第１ワード線の電圧を、前記双安定回路にデータをライトするときの前記第１ワード線の電圧より高くし、かつ前記双安定回路からデータをリードするときの前記第２ワード線の電圧および前記第３ワード線の電圧のうち高い方の電圧より低くし、前記第１導電型がＰ型のとき、前記双安定回路からデータをリードするときの前記第１ワード線の電圧を、前記双安定回路にデータをライトするときの前記第１ワード線の電圧より低くし、かつ前記双安定回路からデータをリードするときの前記第２ワード線の電圧および前記第３ワード線の電圧のうち低い方の電圧より高くする請求項１１に記載の電子回路。
【請求項13】
前記第１インバータ回路において、第４ＦＥＴのソースおよびドレインの他方は第１制御線に接続され、第４ＦＥＴのゲートは第１ワード線に接続され、前記第２インバータ回路において、第４ＦＥＴのソースおよびドレインの他方は第２制御線に接続され、第４ＦＥＴのゲートは前記第１ワード線に接続され、
前記第１インバータ回路は、ソースおよびドレインの一方が前記第１記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第３制御線に接続され、ゲートが第２ワード線に接続された前記第２導電型のチャネルの第５ＦＥＴを備え、
前記第２インバータ回路は、ソースおよびドレインの一方が前記第２記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第４制御線に接続され、ゲートが前記第２ワード線に接続された前記第２導電型のチャネルの第６ＦＥＴを備え、
前記制御回路は、前記第１ワード線を用い前記第１インバータ回路および前記第２インバータ回路の第４ＦＥＴをオンし、前記第１制御線および第２制御線を用い前記双安定回路にデータをライトしおよび前記双安定回路からデータをリードし、前記第２ワード線を用い前記第５ＦＥＴおよび前記第６ＦＥＴをオンし、前記第３制御線および前記第４制御線を用い前記双安定回路にデータをライトしおよび前記双安定回路からデータをリードする請求項４から１０のいずれか一項に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、双安定回路および電子回路に関する。
【背景技術】
【0002】
不揮発性記憶素子を用いることなく、ＣＭＯＳ（Complementary Metal Oxide Semiconductor)から構成されたインバータを用いた擬似不揮発性ＳＲＡＭ（ＶＮＲ－ＳＲＡＭ）または超低電圧（ＵＬＶ）リテンションＳＲＡＭ（Static Random Access Memory）（ＵＬＶＲ－ＳＲＡＭ）が知られている（例えば特許文献１）。ＶＮＲ－ＳＲＡＭでは、ＵＬＶリテンションが可能なシュミットトリガ（ＳＴ）モードと通常の電圧でＳＲＡＭと同等の回路性能を実現できるブーステッドインバータ（ＢＩ）モードとを切り替え可能なデュアルモードインバータを用いる。このＵＬＶリテンションＳＲＡＭをいわゆるパワーゲーティング（ＰＧ）に用いることができる。
【0003】
また、双安定回路と不揮発性記憶素子を有するメモリセル（ＮＶ－ＳＲＡＭ）を用いた記憶回路が知られている（例えば特許文献２）。ＮＶ－ＳＲＡＭでは双安定回路のデータを不揮発性記憶素子にストアし、電力消費を減らしつつ、必要な場合に不揮発性記憶素子のデータを双安定回路にリストアし、当該データを利用な状態とする。
【0004】
更にまた、ニューラルネットワークの重み係数等の係数を記憶するためのＳＲＡＭと、積和や評価関数の演算回路を組み合わせることによって、ニューラルネットワークの処理を高速に行うことが検討されている（例えば非特許文献１）。
【先行技術文献】
【特許文献】
【0005】
【文献】国際公開第２０１６／１５８６９１号
【文献】国際公開第２００９／０２８２９８号
【非特許文献】
【0006】
【文献】IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 53, pp,983-994, 2018.
【発明の概要】
【発明が解決しようとする課題】
【0007】
特許文献１のＶＮＲ－ＳＲＡＭでは、ＵＬＶリテンションすることで、セルの記憶内容を失うことなく、待機時電力を削減することができる。しかしながら、ＶＮＲ－ＳＲＡＭでは、１つのメモリセルに１４個または１０個のトランジスタを用いる（以下、それぞれ１４Ｔセル、１０Ｔセルと称する）。このため、メモリセルが大型化してしまう、または、セル面積が増大するという第１の課題がある。また、１０Ｔセルのようにトランジスタを減らすと、ＵＬＶリテンションの安定性（ノイズマージン）は低下する。
【0008】
また、特許文献２のＮＶ－ＳＲＡＭでは、メモリセル内の不揮発性記憶素子を用いることで、待機時にメモリセルの電源を遮断することができるため、待機時電力を削減できる。しかしながら，１つのメモリセルに不揮発性記憶素子に加えて８個トランジスタを用いる。このため、メモリセルが小型化しづらい、またはセル面積が増大するという第２の課題がある。
【0009】
前記第１および第２の課題は別に、非特許文献１の方法では、ニューラルネットワークの処理の高速化の効果は高いが、さらなる高速化のための余地があるという第３の課題がある。
【0010】
前記第１～第３の課題とは別に、非特許文献１の方法では、ニューラルネットワークの処理が大規模になればなるほど、そのネットワークの重み係数等の係数を記憶するための容量の大きいＳＲＡＭが必要となるためにＳＲＡＭの消費電力が大きくなり、ニューラルネットワークの処理の消費電力が大きくなるという第４の課題がある。
【0011】
本出願の第１の発明は、上記第１の課題または第２の課題に鑑みなされたものであり、小型化またはトランジスタ数を減らすことが可能な双安定回路および電子回路を提供することを第１の目的とする。
【0012】
また、本出願の第２の発明は、上記第１の課題または第２の課題に鑑み、小型化またはトランジスタ数を減らすことが可能な記憶回路を提供することを第２の目的とする。
【0013】
さらに、上記第１の課題および第２の課題とは別に、前記第３の課題に鑑みて、本出願の第３の発明は、ニューラルネットワークの処理を高速化することが可能な処理装置を提供することを第３の目的とする。
【0014】
さらに、上記第１～第３の課題とは別に、前記第４の課題に鑑みて、本出願の第４の発明は、ニューラルネットワークの処理の消費電力を減少させることを第４の目的とする。
【課題を解決するための手段】
【0015】
本出願の第１の発明は、ソースが電源線に接続され、ドレインが中間ノードに接続され、ゲートが入力ノードに接続された第１導電型のチャネルの第１ＦＥＴと、ソースが前記中間ノーに接続され、ドレインが出力ノードに接続され、ゲートが前記入力ノードに接続された前記第１導電型のチャネルの第２ＦＥＴと、ソースおよびドレインの一方が前記中間ノードに接続され、前記ソースおよび前記ドレインの他方がバイアスノードに接続された第３ＦＥＴと、ソースおよびドレインの一方が前記出力ノードに接続され、前記ソースおよび前記ドレインの他方が制御線に接続された前記第１導電型と反対の第２導電型のチャネルの第４ＦＥＴと、を各々備える第１インバータ回路および第２インバータ回路と、前記第１インバータ回路の入力ノードおよび前記第２インバータ回路の出力ノードが接続された第１記憶ノードと、前記第１インバータ回路の出力ノードおよび前記第２インバータ回路の入力ノードが接続された第２記憶ノードと、を備え、前記第１インバータ回路および前記第２インバータ回路の第４ＦＥＴのゲートはワード線に接続され、前記第１インバータ回路の第３ＦＥＴのゲートは、前記第１インバータ回路の入力ノード、出力ノード、前記第２インバータ回路の入力ノードおよび出力ノードのいずれか１つのノードに接続され、前記第２インバータ回路の第３ＦＥＴのゲートは、前記第２インバータ回路の入力ノード、出力ノード、前記第１インバータ回路の入力ノードおよび出力ノードのいずれか１つのノードに接続された双安定回路である。
【0016】
上記構成において、前記第３ＦＥＴは、前記第２導電型のチャネルを有し、前記第１インバータ回路の第３ＦＥＴのゲートは、前記第１インバータ回路の入力ノードまたは前記第２インバータ回路の出力ノードに接続され、前記第２インバータ回路の第３ＦＥＴのゲートは、前記第２インバータ回路の入力ノードまたは前記第１インバータ回路の出力ノードに接続された構成とすることができる。
【0017】
上記構成において、前記第３ＦＥＴは、前記第１導電型のチャネルを有し、前記第１インバータ回路の第３ＦＥＴのゲートは、前記第１インバータ回路の出力ノードまたは前記第２インバータ回路の入力ノードに接続され、前記第２インバータ回路の第３ＦＥＴのゲートは、前記第２インバータ回路の出力ノードまたは前記第１インバータ回路の入力ノードに接続された構成とすることができる。
【0018】
本出願の第１の別の発明は、上記双安定回路と、前記双安定回路がデータを保持する第１状態において、前記電源線と前記制御線との間の第１電圧を、前記双安定回路からデータをリードまたは前記双安定回路へデータをライトする第２状態における前記第１記憶ノードと前記第２記憶ノードとの間の第２電圧より低くする制御回路と、を備える電子回路である。
【0019】
上記構成において、前記制御回路は、前記第２状態において、前記制御線を前記双安定回路からデータをリードまたは前記双安定回路へデータをライトするためのビット線に設定する構成とすることができる。
【0020】
上記構成において、前記制御回路は、前記第２状態において、前記第１導電型がＮ型のとき前記ワード線の電圧を前記電源線の電圧より高くし、前記第１導電型がＰ型のとき前記ワード線の電圧を前記電源線の電圧より低くする構成とすることができる。
【0021】
上記構成において、前記制御回路は、前記第１状態において、前記ワード線と前記電源線との間の電圧を前記第１電圧または前記第１電圧より低くする構成とすることができる。
【0022】
上記構成において、前記制御回路は、前記電源線と前記制御線との間の電圧を前記第２電圧とする第３状態において、前記ワード線と前記電源線との間の電圧を前記第２電圧より低くする構成とすることができる。
【0023】
上記構成において、前記第１状態および前記第２状態のいずれにおいても、前記バイアスノードには一定のバイアスが供給される構成とすることができる。
【0024】
上記構成において、前記一定のバイアスは、前記第２状態における前記第１記憶ノードの電圧と前記第２記憶ノードの電圧の間である構成とすることができる。
【0025】
上記構成において、前記第２インバータ回路において、第４ＦＥＴのソースおよびドレインの他方は第１制御線に接続され、第４ＦＥＴのゲートは第１ワード線に接続され、前記第１インバータ回路において、第４ＦＥＴのソースおよびドレインの他方は第２制御線に接続され、第４ＦＥＴのゲートは第２ワード線に接続され、前記第１インバータ回路は、ソースおよびドレインの一方が前記第１記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第３制御線に接続され、ゲートが第３ワード線に接続された前記第２導電型のチャネルの第５ＦＥＴを備え、前記制御回路は、前記第１ワード線を用い前記第２インバータ回路の第４ＦＥＴをオンし、前記第１制御線を用い前記双安定回路にデータをライトし、前記第２ワード線を用い前記第１インバータ回路の第４ＦＥＴをオンし、前記第２制御線を用い前記双安定回路からデータをリードし、前記第３ワード線を用い前記第１インバータ回路の第５ＦＥＴをオンし、前記第３制御線を用い前記双安定回路からデータをリードする構成とすることができる。
【0026】
上記構成において、前記制御回路は、前記第１導電型がＮ型のとき、前記双安定回路からデータをリードするときの前記第１ワード線の電圧を、前記双安定回路にデータをライトするときの前記第１ワード線の電圧より高くし、かつ前記双安定回路からデータをリードするときの前記第２ワード線の電圧および前記第３ワード線の電圧のうち高い方の電圧より低くし、前記第１導電型がＰ型のとき、前記双安定回路からデータをリードするときの前記第１ワード線の電圧を、前記双安定回路にデータをライトするときの前記第１ワード線の電圧より低くし、かつ前記双安定回路からデータをリードするときの前記第２ワード線の電圧および前記第３ワード線の電圧のうち低い方の電圧より高くする構成とすることができる。
【0027】
上記構成において、前記第１インバータ回路において、第４ＦＥＴのソースおよびドレインの他方は第１制御線に接続され、第４ＦＥＴのゲートは第１ワード線に接続され、前記第２インバータ回路において、第４ＦＥＴのソースおよびドレインの他方は第２制御線に接続され、第４ＦＥＴのゲートは前記第１ワード線に接続され、前記第１インバータ回路は、ソースおよびドレインの一方が前記第１記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第３制御線に接続され、ゲートが第２ワード線に接続された前記第２導電型のチャネルの第５ＦＥＴを備え、前記第２インバータ回路は、ソースおよびドレインの一方が前記第２記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第４制御線に接続され、ゲートが前記第２ワード線に接続された前記第２導電型のチャネルの第６ＦＥＴを備え、前記制御回路は、前記第１ワード線を用い前記第１インバータ回路および前記第２インバータ回路の第４ＦＥＴをオンし、前記第１制御線および第２制御線を用い前記双安定回路にデータをライトしおよび前記双安定回路からデータをリードし、前記第２ワード線を用い前記第５ＦＥＴおよび前記第６ＦＥＴをオンし、前記第３制御線および前記第４制御線を用い前記双安定回路にデータをライトしおよび前記双安定回路からデータをリードする構成とすることができる。
【0028】
本出願の第２の発明は、ソースが電源線に接続され、ドレインが第１記憶ノードに接続され、ゲートが第２記憶ノードに接続された第１導電型のチャネルの第１ＦＥＴと、ソースが電源線に接続され、ドレインが第２記憶ノードに接続され、ゲートが第１記憶ノードに接続された前記第１導電型のチャネルの第２ＦＥＴと、ソースおよびドレインの一方が前記第１記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第１制御線に接続され、ゲートがワード線に接続された前記第１導電型と反対の第２導電型のチャネルの第３ＦＥＴと、ソースおよびドレインの一方が前記第２記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第２制御線に接続され、ゲートが前記ワード線に接続された前記第２導電型のチャネルの第４ＦＥＴと、を備える双安定回路と、一端が前記第１記憶ノードに接続された第１スイッチと、一端が前記第２記憶ノードに接続された第２スイッチと、一端が前記第１スイッチの他端に接続され、他端が第３制御線に接続された第１不揮発性記憶素子と、一端が前記第２スイッチの他端に接続され、他端が前記第３制御線に接続された第２不揮発性記憶素子と、を備える記憶回路である。
【0029】
上記構成において、前記双安定回路にデータを揮発的にライトするライト動作並びに前記双安定回路からリードするリード動作のとき前記第１スイッチおよび前記第２スイッチをオフし、前記双安定回路から前記第１不揮発性記憶素子および前記第２不揮発性記憶素子にデータを不揮発的にストアするストア動作のとき並びに前記第１不揮発性記憶素子および前記第２不揮発性記憶素子から前記双安定回路にデータをリストアするリストア動作のとき前記第１スイッチおよび前記第２スイッチをオンする制御回路を備える構成とすることができる。
【0030】
上記構成において、前記制御回路は、前記ストア動作を実行するとき、前記ワード線を第１電圧とし、前記第１制御線および前記第２制御線を第２電圧とし、前記第３制御線を第３電圧とする第１ストア動作と、前記ワード線を第４電圧とし、前記第１制御線および前記第２制御線を第５電圧とし、前記第３制御線を第６電圧とする第２ストア動作と、を実行し、前記第１導電型がＮ型のとき、前記第１電圧は前記第４電圧より低く、前記第２電圧および前記第５電圧は前記電源線の電圧より高く、前記第３電圧は前記第６電圧より低く、前記第１導電型がＰ型のとき、前記第１電圧は前記第４電圧より高く、前記第２電圧および前記第５電圧は前記電源線の電圧より低く、前記第３電圧は前記第６電圧より高い構成とすることができる。
【0031】
上記構成において、前記第１導電型がＮ型のとき、前記第４電圧は前記第５電圧より低く、前記第１導電型がＰ型のとき、前記第４電圧は前記第５電圧より高い構成とすることができる。
【0032】
上記構成において、前記制御回路は、前記リストア動作を実行するとき、前記ワード線の電圧を、前記ライト動作のときの前記第１記憶ノードおよび前記第２記憶ノードのうち低い方の電圧より高く、前記第１記憶ノードおよび前記第２記憶ノードのうち高い方の電圧より低くする構成とすることができる。
【0033】
上記構成において、前記第３ＦＥＴのゲートは第１ワード線に接続され、前記第４ＦＥＴのゲートは第２ワード線に接続され、前記記憶回路は、ソースおよびドレインの一方が前記第２記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第４制御線に接続され、ゲートが第３ワード線に接続された前記第２導電型のチャネルの第５ＦＥＴを備え、前記制御回路は、前記第１ワード線を用い前記第３ＦＥＴをオンし、前記第１制御線を用い前記双安定回路にデータをライトし、前記第２ワード線を用い前記第４ＦＥＴをオンし、前記第２制御線を用い前記双安定回路からデータをリードし、前記第３ワード線を用い前記第５ＦＥＴをオンし、前記第４制御線を用い前記双安定回路からデータをリードする構成とすることができる。
【0034】
上記構成において、前記制御回路は、前記第１導電型がＮ型のとき、前記双安定回路からデータをリードするときの前記第１ワード線の電圧を、前記双安定回路にデータをライトするときの前記第１ワード線の電圧より高くし、かつ前記双安定回路からデータをリードするときの前記第２ワード線の電圧および前記第３ワード線の電圧のうち高い方の電圧より低くし、前記第１導電型がＰ型のとき、前記双安定回路からデータをリードするときの前記第１ワード線の電圧を、前記双安定回路にデータをライトするときの前記第１ワード線の電圧より低くし、かつ前記双安定回路からデータをリードするときの前記第２ワード線の電圧および前記第３ワード線の電圧のうち低い方の電圧より高くする構成とすることができる。
【0035】
上記構成において、前記第３ＦＥＴのゲートは第１ワード線に接続され、前記第４ＦＥＴのゲートは前記第１ワード線に接続され、前記記憶回路は、ソースおよびドレインの一方が前記第２記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第４制御線に接続され、ゲートが第２ワード線に接続された前記第２導電型のチャネルの第５ＦＥＴと、ソースおよびドレインの一方が前記第１記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第５制御線に接続され、ゲートが前記第２ワード線に接続された前記第２導電型のチャネルの第６ＦＥＴと、を備え、前記制御回路は、前記第１ワード線を用い前記第３ＦＥＴおよび前記第４ＦＥＴをオンし、前記第１制御線および前記第２制御線を用い前記双安定回路にデータをライトし前記双安定回路からデータをリードし、前記第２ワード線を用い前記第５ＦＥＴおよび第６ＦＥＴをオンし、前記第４制御線および前記第５制御線を用い前記双安定回路にデータをライトし前記双安定回路からデータをリードする構成とすることができる。
【0036】
本出願の第３の発明は、第１層の複数の第１ノードに対応する複数の第１データに複数の第１重みによる重み付けをそれぞれ行った後に加算することにより、第２層の複数の第２ノードに対応する複数の第２データのうち１つの第２データを算出する処理を前記複数の第２データについて行うことによって、前記複数の第２データを算出する第１処理部と、前記複数の第２データのうち１つの第２データに複数の第２重みによる重み付けを行うことで第３層の複数の第３ノードに対応する複数の第３データの各々一部を算出する処理を前記複数の第２データについて行い、前記複数の第３データの各々について、前記複数の第３データの一部を前記複数の第２データ分加算することで前記複数の第３データを算出する第２処理部と、を備え、前記第２処理部が前記複数の第２データのうち１つの第２データの処理を実行しているときに、並列して前記第１処理部は前記複数の第２データのうち別の第２データの処理を実行する処理装置である。
【0037】
上記構成において、前記複数の第１データ、前記複数の第２データ、前記複数の第１重みおよび前記複数の第２重みは各々１ビットである構成とすることができる。
【0038】
上記構成において、前記複数の第１重みをそれぞれ格納し、１つの第２データに対応する複数の第１重みは同じ行に、異なる第２データに対応する複数の第１重みは異なる行に格納する複数の第１メモリセルと、同じ行の複数の第１メモリセルに各々接続され、列方向に延伸する複数の第１ビット線と、を備える第１メモリと、前記複数の第２重みをそれぞれ格納し、１つの第２データに対応する複数の第２重みは同じ行に、異なる第２データに対応する複数の第２重みは異なる行に格納する第２メモリセル、同じ行の複数の第２メモリセルに各々接続され、列方向に延伸する複数の第２ビット線と、を備える第２メモリと、を備え、前記第１処理部は、前記複数の第２データのうち１つの第２データの処理を行うとき、前記第１メモリから前記複数の第１ビット線を介し前記複数の第１重みを取得し、前記第２処理部は、前記複数の第２データのうち１つの第２データの処理を行うとき、前記第２メモリから前記複数の第２ビット線を介し前記複数の第２重みを取得する構成とすることができる。
【0039】
上記構成において、前記第１処理部は、前記複数の第２データのうち少なくとも２つの第２データの処理を並列に処理し、前記第２処理部は、前記複数の第２データのうち少なくとも２つの第２データの処理を並列に処理する構成とすることができる。
【0040】
上記構成において、前記複数の第１重みをそれぞれ格納し、１つの第２データに対応する複数の第１重みは同じ行に、異なる第２データに対応する複数の第１重みは異なる行に格納する複数の第１メモリセルを有する第１メモリを備え、前記複数の第１メモリセルは、相補的な一対の記憶ノードを各々有し、前記一対の記憶ノードの少なくとも１つの記憶ノードは並列に列方向に延伸する第１ビット線と第２ビット線とに接続され、前記第１処理部は、前記少なくとも２つの第２データの処理のうち１つの処理を行うとき、前記第１メモリから前記第１ビット線を介し前記複数の第１重みを取得し、前記少なくとも２つの第２データの処理のうち別の１つの処理を行うとき、前記第１メモリから前記第２ビット線を介し前記複数の第１重みを取得する構成とすることができる。
【0041】
上記構成において、前記複数の第２重みをそれぞれ格納し、１つの第２データに対応する複数の第２重みは同じ行に、異なる第２データに対応する複数の第２重みは異なる行に格納する第２メモリセルを有する第２メモリを備え、前記複数の第２メモリセルは、相補的な一対の記憶ノードを各々有し、前記一対の記憶ノードの少なくとも１つの記憶ノードは並列に列方向に延伸する第３ビット線と第４ビット線とに接続され、前記第２処理部は、前記少なくとも２つの第２データの処理のうち１つの処理を行うとき、前記第２メモリから前記第３ビット線を介し前記複数の第２重みを取得し、前記少なくとも２つの第２データの処理のうち別の１つの処理を行うとき、前記第２メモリから前記第４ビット線を介し前記複数の第２重みを取得する構成とすることができる。
【0042】
上記構成において、前記複数の第１重みをそれぞれ格納し、１つの第２データに対応する複数の第１重みは同じ行に、異なる第２データに対応する複数の第１重みは異なる行に格納する複数の第１メモリセルを有する第１メモリを備え、前記複数の第１メモリセルは、相補的な一対の記憶ノードを各々有し、前記複数の第１メモリセルの一部の第１メモリセルにおける前記一対の記憶ノードの少なくとも１つの記憶ノードは並列に列方向に延伸する第１ビット線に接続され、第２ビット線に接続されておらず、前記複数の第１メモリセルの別の一部の第１メモリセルにおける前記一対の記憶ノードの少なくとも１つの記憶ノードは並列に列方向に延伸する第２ビット線に接続され、前記第１ビット線に接続されておらず、前記第１処理部は、前記少なくとも２つの第２データの処理のうち１つの処理を行うとき、前記第１メモリから前記第１ビット線を介し前記複数の第１重みを取得し、前記少なくとも２つの第２データの処理のうち別の１つの処理を行うとき、前記第１メモリから前記第２ビット線を介し前記複数の第１重みを取得する構成とすることができる。
【0043】
上記構成において、前記複数の第２重みをそれぞれ格納し、１つの第２データに対応する複数の第２重みは同じ行に、異なる第２データに対応する複数の第２重みは異なる行に格納する複数の第２メモリセルを有する第２メモリを備え、前記複数の第２メモリセルは、相補的な一対の記憶ノードを各々有し、前記複数の第２メモリセルの一部の第２メモリセルにおける前記一対の記憶ノードの少なくとも１つの記憶ノードは並列に列方向に延伸する第３ビット線に接続され、第４ビット線に接続されておらず、前記複数の第２メモリセルの別の一部の第２メモリセルにおける前記一対の記憶ノードの少なくとも１つの記憶ノードは並列に列方向に延伸する第４ビット線に接続され、前記第３ビット線に接続されておらず、前記第２処理部は、前記少なくとも２つの第２データの処理のうち１つの処理を行うとき、前記第２メモリから前記第３ビット線を介し前記複数の第２重みを取得し、前記少なくとも２つの第２データの処理のうち別の１つの処理を行うとき、前記第２メモリから前記第４ビット線を介し前記複数の第２重みを取得する構成とすることができる。
【0044】
上記構成において、前記第１処理部は、前記複数の第１データと前記複数の第１重みとをＸＮＯＲすることにより前記複数の第１データに前記第１重みによる重み付けを行い、前記第２処理部は、前記第２データと前記複数の第２重みとをＸＮＯＲすることにより前記第２データに前記第２重みによる重み付けを行う構成とすることができる。
【0045】
上記構成において、前記複数の第１重みをそれぞれ格納する複数の第１メモリセルと、前記複数の第２重みをそれぞれ格納する複数の第２メモリセルと、前記複数の第１データと前記複数の第１重みとをＸＮＯＲすることにより前記複数の第１データに前記第１重みによる重み付けを行い、前記複数の第１メモリセルに対応し設けられた複数の第１ＸＮＯＲ回路と、前記１つの第２データと前記複数の第２重みとをＸＮＯＲすることにより前記１つの第２データに前記第２重みによる重み付けを行い、前記複数の第２メモリセルに対応し設けられた複数の第２ＸＮＯＲ回路と、を備えるメモリを備える構成とすることができる。
【0046】
上記構成において、前記複数の第１重みおよび前記複数の第２重みをそれぞれ格納し、各々ＣＭＯＳインバータ回路がループ状に接続された双安定回路を有する複数のメモリセルと、１個につき１０個以下のメモリセルの仮想電源線に接続され、前記仮想電源線に第１電源電圧を供給する第１パワースイッチと、前記仮想電源線に前記第１電源電圧より高い第２電源電圧を供給する第２パワースイッチと、を備えるメモリを備える構成とすることができる。
【0047】
上記構成において、前記複数の第１重みおよび前記複数の第２重みをそれぞれ格納する複数のメモリセルを有するメモリを備え、前記複数のメモリセルは、各々請求項１～３に記載の双安定回路または請求項１３から１９のいずれか一項に記載の記憶回路を含む構成とすることができる。
【0048】
本出願の第４発明は、ニューラルネットワーク処理のｎ－ｔｏ－１コネクション処理および１－ｔｏ－ｎコネクション処理の少なくとも一方の処理を行う処理部と、前記処理部が行う処理に用いられるデータを格納し、複数の行を有するメモリと、前記処理部が処理を行うデータが格納された行にデータの読み出し可能となる第１電源電圧を供給し、前記行以外の行に、前記第１電源電圧より低くかつデータの保持が可能な第２電源電圧を供給するまたは電源電圧をシャットダウンする電源回路と、を備える処理装置である。
【0049】
上記構成において、前記処理部は、前記ｎ－ｔｏ－１コネクション処理として、第１層の複数の第１ノードに対応する複数の第１データに複数の重みによる重み付けをそれぞれ行った後に加算することにより、第２層の複数の第２ノードに対応する複数の第２データのうち１つの第２データを算出する処理を前記複数の第２データについて行うことによって、前記複数の第２データを算出し、前記メモリは、前記複数の重みをそれぞれ格納し、１つの第２データに対応する複数の重みは同じ行に、異なる第２データに対応する複数の第みは異なる行に格納し、前記電源回路は、前記１つの第２データを算出する処理を行うときに前記同じ行に前記第１電源電圧を供給し、前記同じ行以外の少なくとも１つの行に前記第２電源電圧を供給するまたは電源電圧をシャットダウンする構成とすることができる。
【0050】
上記構成において、前記処理部は、前記１－ｔｏ－ｎコネクション処理として、第２層の複数の第２ノードに対応する複数の第２データのうち１つの第２データに複数の重みによる重み付けを行うことで第３層の複数の第３ノードに対応する複数の第３データの各々一部を算出する処理を前記複数の第２データについて行い、前記複数の第３データの各々について、前記複数の第３データの一部を前記複数の第２データ分加算することで前記複数の第３データを算出し、複数のメモリは、前記複数の重みをそれぞれ格納し、１つの第２データに対応する複数の重みは同じ行に、異なる第２データに対応する複数の第みは異なる行に格納し、前記電源回路は、前記１つの第２データを算出する処理を行うときに前記同じ行に前記第１電源電圧を供給し、前記同じ行以外の少なくとも１つの行のメモリセルに前記第２電源電圧を供給するまたは電源電圧をシャットダウンする構成とすることができる。
【発明の効果】
【0051】
本出願の第１の発明によれば、小型化またはトランジスタ数を減らすことが可能な双安定回路および電子回路を提供することができる。
【0052】
また、本出願の第２の発明によれば、小型化またはトランジスタ数を減らすことが可能な記憶回路を提供することができる。
【0053】
さらに、本出願の第３の発明によれば、ニューラルネットワークの処理を高速化することが可能な処理装置を提供することができる。
【0054】
さらに、本出願の第４の発明によれば、ニューラルネットワークの処理の消費電力を減少させることができる。
【図面の簡単な説明】
【0055】
【図14】図１４（ａ）は、実施例１、比較例２および３のＵＬＶリテンション状態におけるＳＮＭを示す図、図１４（ｂ）は、実施例１のＵＬＶリテンション状態におけるＶＶＤＤに対するＳＮＭおよびスタンバイパワーを示す図である。
【発明を実施するための形態】
【0056】
図１～図２：比較例１
図３～図４：比較例２
図５～図７Ｃ：実施例１
図８（ａ）～図１０（ｃ）：シミュレーション１、比較例２、３、実施例１
図１１～図１５：シミュレーション２、比較例２、３、実施例１
図１６～図１７：実施例１の変形例１
図１８～図２０：実施例１の変形例２
図２１：実施例１およびその変形例
図２２～図２９：実施例２
図３０～図３５（ｂ）：シミュレーション３、実施例２
図３６：実施例２の変形例１
図３７～図４４：実施例３
図４５～図４６：実施例３の変形例１
図４７～図５３：実施例３の変形例２
図５４～図５５（ｃ）：実施例３、その変形例１～３のシミュレーション
図５６～図５８：実施例３の変形例４
図５９（ａ）～図６１（ｂ）：実施例３の変形例５
図３～図４：比較例２
図５～図７Ｃ：実施例１
図８（ａ）～図１０（ｃ）：シミュレーション１、比較例２、３、実施例１
図１１～図１５：シミュレーション２、比較例２、３、実施例１
図１６～図１７：実施例１の変形例１
図１８～図２０：実施例１の変形例２
図２１：実施例１およびその変形例
図２２～図２９：実施例２
図３０～図３５（ｂ）：シミュレーション３、実施例２
図３６：実施例２の変形例１
図３７～図４４：実施例３
図４５～図４６：実施例３の変形例１
図４７～図５３：実施例３の変形例２
図５４～図５５（ｃ）：実施例３、その変形例１～３のシミュレーション
図５６～図５８：実施例３の変形例４
図５９（ａ）～図６１（ｂ）：実施例３の変形例５
【0057】
実施例について説明する前に比較例について説明する。
【0058】
［比較例１］
比較例１は、特許文献１に比べフィードバックトランジスタの導電型およびゲートの接続先が異なっている。図１および図２は、比較例１におけるメモリセル１０の回路図である。図１はループ表示の回路図であり、図２はクロスカップル表示の回路図である。図１と図２とは同じ回路であるが、動作の説明には図１のループ表示がわかりやすく、回路面積等の説明には図２のクロスカップル表示がわかりやすい。
比較例１は、特許文献１に比べフィードバックトランジスタの導電型およびゲートの接続先が異なっている。図１および図２は、比較例１におけるメモリセル１０の回路図である。図１はループ表示の回路図であり、図２はクロスカップル表示の回路図である。図１と図２とは同じ回路であるが、動作の説明には図１のループ表示がわかりやすく、回路面積等の説明には図２のクロスカップル表示がわかりやすい。
【0059】
図１および図２に示すように、インバータ回路１４および１６は、ＦＥＴｍ１～ｍ３およびｍ１ａ～ｍ３ａを備えている。ＦＥＴｍ１、ｍ２およびｍ３ａはＮチャネルＭＯＳＦＥＴであり、ＦＥＴｍ１ａ、ｍ２ａおよびｍ３はＰチャネルＭＯＳＦＥＴである。
【0060】
ＦＥＴｍ１、ｍ２、ｍ１ａおよびｍ２ａはグランド線１５ｂと電源線１５ａ（仮想電源線）との間に直列に接続されている。ＦＥＴｍ１、ｍ２、ｍ１ａおよびｍ２ａのゲートは入力ノードＮ１に接続されている。ＦＥＴｍ２とｍ２ａとの間は出力ノードＮ２である。ＦＥＴｍ１およびｍ２は、インバータ回路１４および１６のドライバであり、ＦＥＴｍ１ａおよびｍ２ａはロードである。
【0061】
ＦＥＴｍ１とｍ２との間の中間ノードＮ３とバイアスノードＮ４との間にＦＥＴｍ３が接続され、ＦＥＴｍ１ａとｍ２ａとの間の中間ノードＮ３ａとバイアスノードＮ４ａとの間にＦＥＴｍ３ａが接続されている。ＦＥＴｍ３およびｍ３ａのゲートは入力ノードＮ１に接続されている。ＦＥＴｍ３およびｍ３ａはフィードバックトランジスタＦＢＴｒである。
【0062】
記憶ノードＱ１およびＱ２はＦＥＴｍ５を介しビット線ＢＬおよびＢＬＢにそれぞれ接続されている。ＦＥＴｍ５のゲートはワード線ＷＬに接続されている。ＦＥＴｍ５はＮチャネルＦＥＴであり、パストランジスタである。
【0063】
ドライバ２６はインバータ２７ａおよび２７ｂを備えている。インバータ２７ａは制御信号ＶＣＴＲＬを反転した信号ＶＦＮをバイアスノードＮ４に出力し、インバータ２７ｂは信号ＶＦＮを反転した信号ＶＦＰをバイアスノードＮ４ａに出力する。パワースイッチ（ＰＳ）３０は、電源１５ｃの電圧ＶＤＤを仮想電源電圧ＶＶＤＤに変換し電源線１５ａに供給する。パワースイッチ３０は不図示の制御回路からの制御信号により仮想電源電圧ＶＶＤＤを切り替える。
【0064】
比較例１に係るメモリセルは、制御信号ＶＣＴＲＬによりインバータ回路１４および１６のモードをＳＴモードとＢＩモードに変更できる。制御信号ＶＣＴＲＬがハイレベル（ＶＶＤＤＨ、例えば１．２Ｖ）のとき、インバータ回路１４および１６はＢＩモードとなる。制御信号ＶＣＴＲＬがローレベル（ＶＧＮＤ、例えば０Ｖ）のとき、インバータ回路１４および１６はＳＴモードとなる。
【0065】
ＳＴモードは、インバータ回路１４および１６の伝達特性にヒステリシスを有するモードであり、ＢＩモードは、インバータ回路１４および１６の伝達特性にヒステリシスを実質的に有さないモードである。ＳＴモードでは、インバータ回路１４および１６に加わる仮想電源電圧ＶＶＤＤ－ＶＧＮＤを通常の電圧（例えば１．２Ｖ）とすると、リーク電流が大きくなる。ＢＩモードでは、電圧ＶＶＤＤ－ＶＧＮＤを通常の電圧としてもＳＴモードよりリーク電流が小さい。なお、ヒステリシスを実質的に有さないとはＳＴモードのような意図的なヒステリシスを有さないことであり、意図しないヒステリシスを有することを許容する。
【0066】
ＢＩモードでは、メモリセル１０は、通常のＳＲＡＭセルとして機能する。ＳＴモードでは、電圧（ＶＶＤＤ－ＶＧＮＤ）を例えば０．２Ｖと超低電圧（ＵＬＶ：Ultralow Voltage）としても双安定回路１２はデータを保持する。
【0067】
表１は、比較例１における状態を示す表である。
【表1】
【0068】
メモリセル１０にデータの読み出しおよび書き込みを行う状態はリード／ライト状態である。リード／ライト状態のとき、制御信号ＶＣＴＲＬはハイレベルＨである。これにより、インバータ回路１４および１６はＢＩモードとなる。パワースイッチ３０は仮想電源電圧ＶＶＤＤをＶＶＤＤＨ（例えば１．２Ｖ）とする。電圧（ＶＶＤＤ－ＶＧＮＤ）はＶＨ（例えば１．２Ｖ）となる。読み出しまたは書き込みを行うメモリセル１０のワード線ＷＬの電圧ＶＷＬをハイレベル（例えば１．２Ｖ）とすることにより、ＦＥＴｍ５がオンし、双安定回路１２からのデータの読み出しまたは書き込みが可能となる。
【0069】
通常動作のときに、データを保持している状態はＶＤＤリテンション状態である。ＶＤＤリテンション状態のとき、制御信号ＶＣＴＲＬはハイレベルＨであり、インバータ回路１４および１６はＢＩモードである。仮想電源電圧ＶＶＤＤはＶＶＤＤＨ（例えば１．２Ｖ）であり、電圧（ＶＶＤＤ－ＶＧＮＤ）はＶＨ（例えば１．２Ｖ）である。読み出しまたは書き込みを行わないためワード線ＷＬの電圧ＶＷＬはローレベル（例えば０Ｖ）であり、ＦＥＴｍ５はオフである。
【0070】
メモリセル１０のデータを超低電圧で保持する状態はＵＬＶリテンション状態である。ＵＬＶリテンション状態のとき、制御信号ＶＣＴＲＬはローレベルＬであり、インバータ回路１４および１６はＳＴモードである。パワースイッチ３０は、仮想電源電圧ＶＶＤＤをＶＶＤＤＬ（例えば０．２Ｖ）とする。電圧（ＶＶＤＤ－ＶＧＮＤ）はＶＨより低いＶＬ（例えば０．２Ｖ）となる。電圧ＶＷＬはローレベル（例えば０Ｖ）であり、ＦＥＴｍ５はオフである。
【0071】
【0072】
【0073】
表２は、比較例２における状態を示す表である。
【表2】
【0074】
表２に示すように、バイアスノードＮ４の電圧はモードによらずＶＦＮ（例えば０．２Ｖ）で一定である。リード／ライト状態のとき、不図示の制御回路からの制御信号によりパワースイッチ３０は仮想電源電圧ＶＶＤＤをＶＶＤＤＨ（例えば１．２Ｖ）とする。双安定回路１２に加わる仮想電源電圧（ＶＶＤＤ－ＶＧＮＤ）はＶＨ（例えば１．２Ｖ）となる。このとき、インバータ回路１４および１６はＢＩモードとなる。ワード線ＷＬの電圧ＶＷＬはハイレベル（例えば１．２Ｖ）である。ＶＤＤリテンション状態のとき、仮想電源電圧ＶＶＤＤはＶＶＤＤＨ（例えば１．２Ｖ）であり、電圧（ＶＶＤＤ－ＶＧＮＤ）はＶＨ（例えば１．２Ｖ）であり、インバータ回路１４および１６はＢＩモードである。ワード線ＷＬの電圧ＶＷＬはローレベル（０Ｖ）である。
【0075】
ＵＬＶリテンション状態のとき、パワースイッチ３０は仮想電源電圧ＶＶＤＤをＶＶＤＤＬ（例えば０．２Ｖ）とする。電圧（ＶＶＤＤ－ＶＧＮＤ）はＶＨより低いＶＬ（例えば０．２Ｖ）となる。このとき、インバータ回路１４および１６はＳＴモードとなる。電圧ＶＷＬはローレベル（例えば０Ｖ）である。比較例１と同様に、ＵＬＶリテンション状態では消費電力を抑制できる。
【0076】
Ｎ型チャネルのＦＥＴｍ１とｍ２との間にフィードバックトランジスタＦＢＴｒとしてＦＥＴｍ３を設けるタイプをプルダウン型フィードバックＰＤＦＢと呼ぶ。Ｐ型チャネルのＦＥＴｍ１ａとｍ２ａとの間にフィードバックトランジスタＦＢＴｒとしてＦＥＴｍ３ａを設けるタイプをプルアップ型フィードバックＰＵＦＢと呼ぶ。ＦＥＴｍ３とｍ３ａを両方設けるタイプをプルアッププルダウン型フィードバックＰＵＰＤＦＢと呼ぶ。比較例１はＰＵＰＤＦＢであり、比較例２はＰＤＦＢである。
【0077】
ＦＢＴｒとＦＢＴｒが接続されるＦＥＴが異なる導電型チャネルの場合、異導電型チャネルＦＢＴｒと呼ぶ。ＰＤＦＢである比較例２では、ＦＢＴｒであるＦＥＴｍ３はＰ型チャネルであり、ＦＥＴｍ３が接続されるＦＥＴｍ１およびｍ２はＮ型チャネルである。よって、ＰＤＦＢにおいてＦＢＴｒがＰ型チャネルのときは異導電型チャネルＦＢＴｒである。ＰＵＦＢにおいてＦＢＴｒがＮ型チャネルのとき、異導電型チャネルＦＢＴｒである。ＦＢＴｒとＦＢＴｒが接続されるＦＥＴが同じ導電型チャネルの場合、同導電型チャネルＦＢＴｒと呼ぶ。ＰＤＦＢにおいてＦＢＴｒがＮ型チャネルのとき、ＰＵＦＢにおいてＦＢＴｒがＰ型チャネルのとき、同導電型チャネルＦＢＴｒである。
【0078】
異導電型チャネルＦＢＴｒでは、ゲートは、同じインバータ回路の入力ノードまたは相手方のインバータ回路の出力ノードに接続される。同導電型チャネルＦＢＴｒでは、ゲートは、同じインバータ回路の出力ノードまたは相手方のインバータ回路の入力ノードに接続される。比較例１および２は異導電型チャネルＦＢＴｒである。特許文献１では、同導電型チャネルＦＢＴｒが開示されている。
【0079】
電源線１５ａと電源１５ｃとの間にパワースイッチ３０を設け、パワースイッチ３０は仮想電源電圧ＶＶＤＤを設定し、電圧ＶＶＤＤ－ＶＧＮＤをメモリセル１０の電源電圧とする方式をヘッダＰＳと呼ぶ。グランド線１５ｂとグランドとの間にパワースイッチ３０を設け、パワースイッチ３０は仮想接地電圧ＶＶＧＮＤを設定し、ＶＤＤ－ＶＶＧＮＤをメモリセル１０の電源電圧とする方式をフッタＰＳと呼ぶ。電源線１５ａと電源１５ｃとの間とグランド線１５ｂとグランドとの間の両方にパワースイッチ３０を設け、パワースイッチ３０は仮想電源電圧ＶＶＤＤおよび仮想接地電圧ＶＶＧＮＤを設定し、ＶＶＤＤ－ＶＶＧＮＤをメモリセル１０の電源電圧とする方式をデュアルＰＳと呼ぶ。比較例１および２はヘッダＰＳである。
【0080】
ドライバ２６を設け、制御信号ＶＣＴＲＬによりバイアスノードＮ４およびＮ４ａにハイレベルおよびローレベルを印加することでＳＴモードとＢＩモードを切り替える方式をタイプ２と呼ぶ。ドライバ２６を設けず、バイアスノードＮ４を定電圧（一定のバイアス）とする方式をタイプ１と呼ぶ。比較例１はタイプ２であり、比較例２はタイプ１である。
【0081】
まとめると、比較例１は、ＰＵＰＤＦＢ、異導電型チャネルＦＢＴｒ、ヘッダＰＳ、タイプ２である。比較例２は、ＰＤＦＢ、異導電型チャネルＦＢＴｒ、ヘッダＰＳ、タイプ１である。
【0082】
異導電型チャネルＦＢＴｒでは、同導電型チャネルＦＢＴｒよりＵＬＶリテンション状態における双安定回路１２の動作安定性（例えばノイズマージン）が向上することを説明する。
【0083】
例えば比較例２において、ＦＥＴｍ３がＮ型チャネル（すなわち同導電型チャネル）の場合、インバータ回路１４および１６のＦＥＴｍ３のゲートはそれぞれインバータ回路１４および１６の出力ノードＮ２に接続されている。ＵＬＶリテンション状態において、例えば記憶ノードＱ１およびＱ２がそれぞれローレベルおよびハイレベルのとき、インバータ回路１４のＦＥＴｍ３はオンし、中間ノードＮ３は電圧ＶＦＮのバイアスノードＮ４から充電される。しかし、ＦＥＴｍ３がＮ型チャネルであり、ＦＥＴｍ３の閾値電圧Ｖｔｈは正のため、バイアスノードＮ４からの充電電位は、不十分である。これにより、ＦＢＴｒであるＦＥＴｍ３のフィードバック効果が低下し、ＵＬＶリテンション状態における双安定回路の動作安定性が低下する場合がある。
【0084】
一方、比較例２のようにＦＥＴｍ３がＰ型チャネル（すなわち異導電型チャネル）のとき、例えば記憶ノードＱ１およびＱ２がそれぞれローレベルおよびハイレベルのとき、インバータ回路１４のＦＥＴｍ３がオンする。中間ノードＮ３は電圧がＶＦＮであるバイアスノードＮ４から充電される。ＦＥＴｍ３がＰ型チャネルであり、ＦＥＴｍ３のゲートにはソースおよびドレインに対し十分低い電圧が加わるため、中間ノードＮ３をＶＦＮにプルアップできる。これにより、ＦＥＴｍ３のフィードバック効果が十分に生じる。よって、ＵＬＶリテンション状態における双安定回路の動作安定性を向上させることができる。
【0085】
次に、比較例２がタイプ１となることを説明する。比較例２では、ＶＦＮをＶＶＤＤＬ程度の一定のバイアスとする。電源線１５ａにＶＶＤＤＨが印加されると、ＶＦＮはＶＶＤＤＨに対し十分に低いため、インバータ回路１４および１６はＢＩモードとなる。電源線１５ａにＶＶＤＤＬが印加されると、ＶＦＮはＶＧＮＤに対し高く、ＶＶＤＤＬに等しい、またはＶＶＤＤＬに近いため、インバータ回路１４および１６はＳＴモードとなる。このように、ＰＤＦＢ・ヘッダＰＳでは、ドライバ２６が不要となる。同様にＰＵＦＢ・フッタＰＳでは、ドライバ２６が不要となる。
【0086】
比較例１では、メモリセル１０内のトランジスタの個数は１４個であり、かつドライバ２６を設ける。これにより、図２のように、回路の面積が大きくなる。インバータ回路１４および１６に対するプルアップ側とインバータ回路１４および１６に対するプルダウン側の両方のＦＢＴｒ（ＦＥＴｍ３およびｍ３ａ）によりフィードバックをかけるため、ＵＬＶリテンション状態におけるノイズマージンが大きくなる。これにより、ＶＶＤＤＬを例えば０．１５Ｖとすることができ、消費電力を抑制できる可能性がある。
【0087】
比較例２では、メモリセル１０内のトランジスタの個数は１０個であり、かつドライバ２６が不要である。これにより、図４のように回路の面積を小さくできる。しかし、プルダウン側のＦＢＴｒ（ＦＥＴｍ３）のみによりフィードバックをかけるため、ＵＬＶリテンション状態におけるノイズマージンが比較例１より小さくなる。これにより、ＶＶＤＤＬは例えば０．２Ｖとなる。よって、比較例１より消費電力が大きくなる。
【実施例1】
【0088】
実施例１は、ＰＤＦＢ、異導電型チャネルＦＢＴｒ、ヘッダＰＳ、タイプ１の例である。実施例１では、比較例２のロードであるＦＥＴｍ１ａとパストランジスタであるＦＥＴｍ５とを１つのＦＥＴｍ４としている。これにより、メモリセル１０内のトランジスタの個数を８個と比較例２よりさらに削減できる。さらに、ＵＬＶリテンションにおけるノイズマージンを増大できる。
【0089】
【0090】
図５および図６に示すように、メモリセル１０は、インバータ回路１４および１６を主に備えている。インバータ回路１４および１６はループ状に接続され双安定回路１２を構成している。インバータ回路１４および１６は、ＦＥＴｍ１～ｍ４を各々備えている。ＦＥＴｍ１およびｍ２はＮチャネルＭＯＳＦＥＴであり、ＦＥＴｍ３およびｍ４はＰチャネルＭＯＳＦＥＴである。ＦＥＴｍ１～ｍ４は例えばノーマリオフ型トランジスタである。
【0091】
ＦＥＴｍ１において、ソースはグランド電圧ＶＧＮＤが印加されたグランド線１５ｂに接続され、ドレインは中間ノードＮ３に接続され、ゲートは入力ノードＮ１に接続されている。ＦＥＴｍ２において、ソースは中間ノードＮ３に接続され、ドレインは出力ノードＮ２に接続され、ゲートは入力ノードＮ１に接続されている。ＦＥＴｍ１およびｍ２はドライバである。
【0092】
ＦＥＴｍ３において、ソースおよびドレインの一方は中間ノードＮ３に接続され、ソースおよびドレインの他方はバイアスノードＮ４に接続され、ゲートは入力ノードＮ１に接続されている。ＦＥＴｍ３はフィードバックトランジスタＦＢＴｒである。
【0093】
ＦＥＴｍ４において、ソースおよびドレインの一方は出力ノードＮ２に接続され、ソースおよびドレインの他方は制御線ＣＴＲＬ１またはＣＴＲＬ２に接続され、ゲートはワード線ＷＬに接続されている。ＦＥＴｍ４は、リード／ライト状態ではパストランジスタとして機能し、ＶＤＤリテンション状態およびＵＬＶリテンション状態ではロードとして機能する。
【0094】
インバータ回路１４の入力ノードＮ１とインバータ回路１６の出力ノードＮ２は記憶ノードＱ１に接続され、インバータ回路１６の入力ノードＮ１とインバータ回路１４の出力ノードＮ２は記憶ノードＱ２に接続されている。記憶ノードＱ１とＱ２は相補的なノードである。記憶ノードＱ１はインバータ回路１６のＦＥＴｍ４を介し制御線ＣＴＲＬ１に接続され、記憶ノードＱ２はインバータ回路１４のＦＥＴｍ４を介し制御線ＣＴＲＬ２に接続されている。
【0095】
選択回路３２は、制御線ＣＴＲＬ１をビット線ＢＬおよび電源線１５ａ（仮想電源線）のいずれか一方に接続する。選択回路３２ａは、制御線ＣＴＲＬ２をビット線ＢＬＢおよび電源線１５ａのいずれか一方に接続する。パワースイッチ（ＰＳ）３０は、電源１５ｃの電圧ＶＤＤを仮想電源電圧ＶＶＤＤに変換し電源線１５ａに供給する。
【0096】
［メモリアレイの説明］
図７Ａは、実施例１におけるメモリアレイのブロック図である。図７Ａに示すように、メモリアレイ２２は、メモリセル１０を有する複数のブロック２４に分割されている。ブロック２４の個数は適宜設計可能である。メモリアレイ２２内には複数のメモリセル１０がｎ列にマトリックス状に配置されている。メモリアレイ２２内には、行方向にワード線ＷＬが延伸し、列方向に制御線ＣＴＲＬ１およびＣＴＲＬ２が延伸している。各メモリセル１０には、ワード線ＷＬ、制御線ＣＴＲＬ１およびＣＴＲＬ２が接続されている。図７Ａでは、１列からｎ列の制御線ＣＴＲＬ１およびＣＴＲＬ２をそれぞれ制御線ＣＴＲＬ１１およびＣＴＲＬ２１からＣＴＲＬ１ｎおよびＣＴＲＬ２ｎと示している。
図７Ａは、実施例１におけるメモリアレイのブロック図である。図７Ａに示すように、メモリアレイ２２は、メモリセル１０を有する複数のブロック２４に分割されている。ブロック２４の個数は適宜設計可能である。メモリアレイ２２内には複数のメモリセル１０がｎ列にマトリックス状に配置されている。メモリアレイ２２内には、行方向にワード線ＷＬが延伸し、列方向に制御線ＣＴＲＬ１およびＣＴＲＬ２が延伸している。各メモリセル１０には、ワード線ＷＬ、制御線ＣＴＲＬ１およびＣＴＲＬ２が接続されている。図７Ａでは、１列からｎ列の制御線ＣＴＲＬ１およびＣＴＲＬ２をそれぞれ制御線ＣＴＲＬ１１およびＣＴＲＬ２１からＣＴＲＬ１ｎおよびＣＴＲＬ２ｎと示している。
【0097】
メモリアレイ２２に対応し、制御回路２８、パワースイッチ３０および周辺回路３８が設けられている。制御回路２８は、パワースイッチ３０および周辺回路３８を制御する。
【0098】
パワースイッチ３０は、制御回路２８からの制御信号にしたがって、電源１５ｃの電圧ＶＤＤから、例えば分圧回路によって、得られ仮想電源電圧ＶＶＤＤを出力する。電圧ＶＶＤＤ－ＶＧＮＤが双安定回路１２に加わる電圧となる。周辺回路３８は、ＷＬデコーダ３１、選択回路３２ｂ、プリチャージ回路３３および読出書込回路３４を備えている。図７Ａでは、図５および図６の選択回路３２および３２ａを選択回路３２ｂとして説明する。以下の同様の図も同じである。
【0099】
メモリセル１０がデータを保持するときには、選択回路３２ｂは制御線ＣＴＲＬ１１およびＣＴＲＬ２１からＣＴＲＬ１ｎおよびＣＴＲＬ２ｎに電源線１５ａを接続するようにスイッチする。メモリセル１０からデータを読み出しまたは書き込むときには、選択回路３２ｂは制御線ＣＴＲＬ１１およびＣＴＲＬ２１からＣＴＲＬ１ｎおよびＣＴＲＬ２ｎにそれぞれビット線ＢＬ１およびＢＬＢ１からＢＬｎおよびＢＬＢｎを接続するようにスイッチする。ＷＬデコーダ３１は行アドレスに基づきワード線ＷＬを選択する。読出書込回路３４に列アドレスが入力する。読出書込回路３４は列アドレスに基づきビット線ＢＬ１およびＢＬＢ１からＢＬｎおよびＢＬＢｎから選択する列に対応するビット線ＢＬおよびＢＬＢを選択する。プリチャージ回路３３はビット線ＢＬおよびＢＬＢをプリチャージする。読出書込回路３４は、選択されたメモリセル１０の双安定回路１２にデータを書き込みまたは双安定回路１２からデータを読み出しバス２５に出力する。
【0100】
周辺回路の別の例を図７Ｂおよび図７Ｃを用い説明する。図７Ｂは、実施例１におけるパワースイッチおよび選択回路を示す図である。図７Ｂに示すように、パワースイッチ３０は、ＦＥＴＰＳ１およびＰＳ２を備えている。ＦＥＴＰＳ１およびＰＳ２はＰチャネルＦＥＴである。ＦＥＴＰＳ１は電源１５ｃＨと電源線１５ａとの間に接続され、ＦＥＴＰＳ２は電源１５ｃＬと電源線１５ａとの間に接続されている。電源１５ｃＨおよび電源１５ｃＬにはそれぞれ電源電圧ＶＤＤＨおよびＶＤＤＬが供給されている。
【0101】
ＦＥＴＰＳ１およびＰＳ２のゲートにはそれぞれ信号ＶＰＳ１およびＶＰＳ２が入力する。信号ＶＰＳ１およびＶＰＳ２がそれぞれローレベルおよびハイレベルのとき、ＦＥＴＰＳ１およびＰＳ２はそれぞれオンおよびオフし、仮想電源電圧ＶＶＤＤはＶＤＤＨとなる。仮想電源電圧ＶＶＤＤがＶＤＤＨとなるのは、リード／ライト状態およびＶＤＤリテンション状態のときであり、電圧ＶＶＤＤ－ＶＧＮＤは例えば１．２Ｖである。信号ＶＰＳ１およびＶＰＳ２がそれぞれハイレベルおよびローレベルのとき、ＦＥＴＰＳ１およびＰＳ２はそれぞれオフおよびオンし、仮想電源電圧ＶＶＤＤはＶＤＤＬとなる。仮想電源電圧ＶＶＤＤがＶＤＤＬとなるのは、ＵＬＶリテンション状態のときであり、電圧ＶＶＤＤ－ＶＧＮＤは例えば０．２Ｖである。信号ＶＰＳ１およびＶＰＳ２がともにハイレベルのとき、ＦＥＴＰＳ１およびＰＳ２はともにオフし、仮想電源電圧ＶＶＤＤが遮断される。仮想電源電圧ＶＶＤＤが遮断されるのは、シャットダウン状態のときである。
【0102】
電源線１５ａと制御線ＣＴＲＬ１およびＣＴＲＬ２との間にプリチャージ／選択回路３３ａが設けられている。プリチャージ／選択回路３３ａはＦＥＴＭ１０～Ｍ１２を備えている。ＦＥＴＭ１０は電源線１５ａと制御線ＣＴＲＬ１との間に接続されている。ＦＥＴＭ１１は電源線１５ａと制御線ＣＴＲＬ２との間に接続されている。ＦＥＴＭ１２は制御線ＣＴＲＬ１とＣＴＲＬ２との間に接続されている。ＦＥＴＭ１０～Ｍ１２はＰチャネルＦＥＴである。ＦＥＴＭ１０～Ｍ１２のゲートには選択信号Ｓｅｌが入力する。制御線ＣＴＲＬ１およびＣＴＲＬ２と読出書込回路３４に接続されたビット線ＢＬおよびＢＬＢとの間に選択回路３２ｂが設けられている。選択回路３２ｂはトランスファーゲートＭ１３およびＭ１４を備えている。トランスファーゲートＭ１３はビット線ＢＬと制御線ＣＴＲＬ１との間に接続されている。トランスファーゲートＭ１４はビット線ＢＬＢと制御線ＣＴＲＬ２との間に接続されている。トランスファーゲートＭ１３およびＭ１４に選択信号Ｓｅｌ´およびＳｅｌ´の相補信号ＳｅｌＢ´が入力する。
【0103】
図７Ｃは、実施例１におけるメモリアレイの別の例を示すブロック図である。図７Ｃに示すように、プリチャージ／選択回路３３ａはパワースイッチ３０とメモリアレイ２２との間に設けられている。プリチャージ／選択回路３３ａは図７ＢのＦＥＴＭ１０～Ｍ１２を備え、選択回路３２ｂは図７ＢのトランスファーゲートＭ１３およびＭ１４を備えている。
【0104】
選択信号Ｓｅｌがローレベルのとき、ＦＥＴＭ１０～Ｍ１２はオンし、制御線ＣＴＲＬ１およびＣＴＲＬ２に仮想電源電圧ＶＶＤＤが供給される。選択信号Ｓｅｌがハイレベルのとき、ＦＥＴＭ１０～Ｍ１２はオフする。ＦＥＴＭ１０～Ｍ１２がオフであり、かつ選択信号Ｓｅｌ´がハイレベルのとき、トランスファーゲートＭ１３およびＭ１４はオンし、制御線ＣＴＲＬ１およびＣＴＲＬ２はビット線ＢＬおよびＢＬＢとして機能する。ＦＥＴＭ１０～Ｍ１２がオンであり、かつ選択信号Ｓｅｌ´がローレベルのとき、トランスファーゲートＭ１３およびＭ１４はオフし、制御線ＣＴＲＬ１およびＣＴＲＬ２はビット線ＢＬおよびＢＬＢから切断される。以上のように、制御線ＣＴＲＬ１およびＣＴＲＬ２の端にプリチャージ／選択回路３３ａが接続し、制御線ＣＴＲＬ１およびＣＴＲＬ２の他の端に選択回路３２ｂが接続されていてもよい。
【0105】
図７Ａおよび図７Ｃの電子回路の制御回路２８はパワースイッチ３０を制御し、双安定回路１２がデータを保持するＵＬＶリテンション状態において、実施例１の表３の電圧ＶＶＤＤ－ＶＧＮＤの電圧ＶＬ（０．２Ｖ）をリード／ライト状態（第２状態）における電圧ＶＨ（１．２Ｖ）より低くする。これにより、ＵＬＶリテンション状態における消費電力を抑制できる。
【0106】
表３は、実施例１における状態を示す表である。
【表3】
【0107】
バイアスノードＮ４は定電圧ＶＦＮ（例えば０．２Ｖ）である。リード／ライト状態のとき、選択回路３２ｂは制御線ＣＴＲＬ（図５および図６では制御線ＣＴＲＬ１およびＣＴＲＬ２）にビット線ＢＬ（図５および図６ではビット線ＢＬおよびＢＬＢ）を接続する。パワースイッチ３０は仮想電源電圧ＶＶＤＤをＶＶＤＤＨ（例えば１．２Ｖ）とする。電圧ＶＶＤＤ－ＶＧＮＤはＶＨ（例えば１．２Ｖ）となる。リード状態ではビット線ＢＬおよびＢＬＢはほぼＶＶＤＤＨとなる。ライト状態ではビット線ＢＬおよびＢＬＢの一方はほぼＶＶＤＤＨとなり、他方はほぼＶＧＮＤとなる。記憶ノードＱ１およびＱ２のハイレベルはほぼＶＶＤＤＨとなり、ローレベルはほぼＶＧＮＤとなる。インバータ回路１４および１６はＢＩモードとなる。
【0108】
読み出しまたは書き込むメモリセル１０のワード線ＷＬの電圧ＶＷＬを電圧Ｖ１（例えば０．２５Ｖ）とする。電圧Ｖ１は記憶ノードＱ１およびＱ２がハイレベルおよびローレベルのいずれのときにもＦＥＴｍ４がオンする電圧とする。これにより、メモリセル１０からデータの読み出しおよび書き込みが可能となる。
【0109】
ＶＤＤリテンション状態のとき、選択回路３２ｂは制御線ＣＴＲＬ（図５および図６では制御線ＣＴＲＬ１およびＣＴＲＬ２）に電源線１５ａを接続する。パワースイッチ３０は仮想電源電圧ＶＶＤＤをＶＶＤＤＨ（例えば１．２Ｖ）とする。電圧ＶＶＤＤ－ＶＧＮＤはＶＨ（例えば１．２Ｖ）となる。インバータ回路１４および１６はＢＩモードとなる。
【0110】
ワード線ＷＬの電圧ＶＷＬを電圧Ｖ２（例えば１．１Ｖ）とする。電圧Ｖ２はＶＶＤＤＨより少し低いため、記憶ノードＱ１およびＱ２がハイレベルおよびローレベルのいずれのときでもＦＥＴｍ４はわずかにオンする。これにより、ＦＥＴｍ４はインバータ回路１４および１６のロードとして機能する。ＶＤＤリテンション状態では、双安定回路１２のデータが保持される。
【0111】
ＵＬＶリテンション状態のとき、選択回路３２ｂは制御線ＣＴＲＬ（図５および図６では制御線ＣＴＲＬ１およびＣＴＲＬ２）に電源線１５ａを接続する。パワースイッチ３０は仮想電源電圧ＶＶＤＤをＶＶＤＤＬ（例えば０．２Ｖ）とする。電圧ＶＶＤＤ－ＶＧＮＤはＶＬ（例えば０．２Ｖ）となる。インバータ回路１４および１６はＳＴモードとなる。
【0112】
ワード線ＷＬの電圧ＶＷＬを電圧Ｖ３（例えば０．２Ｖ）とする。電圧Ｖ３がゲートに加わると、記憶ノードＱ１およびＱ２がハイレベルおよびローレベルのいずれのときでもＦＥＴｍ４がオフするが、ＦＥＴｍ４のリーク電流によりＦＥＴｍ４はインバータ回路１４および１６のロードとして機能する。ＵＬＶリテンション状態では、超低電圧で双安定回路１２のデータが保持される。これにより、リーク電流による消費電力を抑制できる。
【0113】
［シミュレーション１］
シミュレーション１はＶＤＤリテンション状態およびリード／ライト状態のリード時におけるＳＮＭ（Static Noise Margin）およびスタンバイパワーのシミュレーションである。
シミュレーション１はＶＤＤリテンション状態およびリード／ライト状態のリード時におけるＳＮＭ（Static Noise Margin）およびスタンバイパワーのシミュレーションである。
【0114】
シミュレーションは、実施例１、比較例２および６個のトランジスタを用いたＳＲＡＭセル（６Ｔ）である比較例３について行った。シミュレーション条件は以下である。
【0115】
実施例１における各ＦＥＴのチャネル幅Ｗ／長さＬは以下である。
ＦＥＴｍ１、ｍ２（ドライバ）：１００ｎｍ／６０ｎｍ
ＦＥＴｍ３（フィードバックトランジスタ）：ＷＦＢ／６０ｎｍ
ＦＥＴｍ４（パストランジスタ／ロード）：ＷＬＰ／６０ｎｍ
実施例１における各電圧は以下である。
ＶＶＤＤＨ＝１．２Ｖ
ＶＧＮＤ＝０Ｖ
ＶＦＮ＝０．２Ｖ
ＶＷＬ＝１．１Ｖまたは０．２５Ｖ
ＦＥＴｍ１、ｍ２（ドライバ）：１００ｎｍ／６０ｎｍ
ＦＥＴｍ３（フィードバックトランジスタ）：ＷＦＢ／６０ｎｍ
ＦＥＴｍ４（パストランジスタ／ロード）：ＷＬＰ／６０ｎｍ
実施例１における各電圧は以下である。
ＶＶＤＤＨ＝１．２Ｖ
ＶＧＮＤ＝０Ｖ
ＶＦＮ＝０．２Ｖ
ＶＷＬ＝１．１Ｖまたは０．２５Ｖ
【0116】
比較例２における各ＦＥＴのチャネル幅Ｗ／長さＬは以下である。
ＦＥＴｍ１、ｍ２（ドライバ）：１６５ｎｍ／６０ｎｍ
ＦＥＴｍ１ａ（ロード）：１００ｎｍ／６０ｎｍ
ＦＥＴｍ３（フィードバックトランジスタ）：１２０ｎｍ／６０ｎｍ
ＦＥＴｍ５（パストランジスタ）：１００ｎｍ／６０ｎｍ
比較例２における各電圧は以下である。
ＶＶＤＤＨ＝１．２Ｖ
ＶＧＮＤ＝０Ｖ
ＶＦＮ＝０．２Ｖ
比較例３における各ＦＥＴのチャネル幅Ｗ／長さＬは以下である。
ドライバ：１５０ｎｍ／６０ｎｍ
ロード：１００ｎｍ／６０ｎｍ
パストランジスタ：１００ｎｍ／６０ｎｍ
比較例３における各電圧は以下である。
ＶＶＤＤ＝１．２Ｖ
ＶＧＮＤ＝０Ｖ
ＦＥＴｍ１、ｍ２（ドライバ）：１６５ｎｍ／６０ｎｍ
ＦＥＴｍ１ａ（ロード）：１００ｎｍ／６０ｎｍ
ＦＥＴｍ３（フィードバックトランジスタ）：１２０ｎｍ／６０ｎｍ
ＦＥＴｍ５（パストランジスタ）：１００ｎｍ／６０ｎｍ
比較例２における各電圧は以下である。
ＶＶＤＤＨ＝１．２Ｖ
ＶＧＮＤ＝０Ｖ
ＶＦＮ＝０．２Ｖ
比較例３における各ＦＥＴのチャネル幅Ｗ／長さＬは以下である。
ドライバ：１５０ｎｍ／６０ｎｍ
ロード：１００ｎｍ／６０ｎｍ
パストランジスタ：１００ｎｍ／６０ｎｍ
比較例３における各電圧は以下である。
ＶＶＤＤ＝１．２Ｖ
ＶＧＮＤ＝０Ｖ
【0117】
実施例１では、制御線ＣＴＲＬ１およびＣＴＲＬ２からメモリセル１０に仮想電源電圧ＶＶＤＤが供給される。このため、ＦＥＴｍ４のサイズおよびＶＤＤリテンション状態におけるワード線ＷＬの電圧ＶＷＬによりノイズマージンおよび待機時電力が決まる。また、ＶＦＮを一定のバイアスとしているため、ＢＩモードでもＦＥＴｍ３によりＳＴモードより弱いがフィードバックがかかる。このため、ＦＥＴｍ３のサイズによりノイズマージンを設計可能である。
【0118】
そこで、ＦＥＴｍ４のサイズ（チャネル幅ＷＬＰ）およびＦＥＴｍ３のサイズ（チャネル幅ＷＦＢ）を変え、ＶＤＤリテンション状態におけるＳＮＭ（Static Noise Margin）およびスタンバイ電力をシミュレーションした。スタンバイ電力は、データを保持している状態における各ＦＥＴのリーク電流の合計に相当する。また、ワード線ＷＬの電圧ＶＷＬを変え、ＶＤＤリテンション状態におけるＳＮＭおよびスタンバイパワーをシミュレーションした。ＳＮＭは雑音余裕であり、ＳＮＭが小さいと双安定回路１２のデータが雑音等により反転しやすくなり、ＳＮＭが大きいと双安定回路１２のデータが雑音等により反転しにくくなる。ＳＮＭの指標としてＳＮＭを８０ｍＶ以上とすることを目標とした。
【0119】
図８（ａ）および図８（ｂ）は、実施例１のＶＤＤリテンション状態におけるＷＬＰおよびＷＦＢに対するＳＮＭおよびスタンバイパワーを示す図である。ＳＮＭのＴＴはＰＦＥＴおよびＮＦＥＴの閾値電圧がＴｙｐｉｃａｌなときのＳＮＭである。ＳＮＭのＦＦはＰＦＥＴおよびＮＦＥＴの閾値電圧がいずれもプロセス変動によりＴｙｐｉｃａｌ値よりＦａｓｔ（Ｆ）側（低い方）に３σずれたときのＳＮＭである。ＳＮＭのＳＳはＰＦＥＴおよびＮＦＥＴの閾値電圧がいずれもプロセス変動によりＴｙｐｉｃａｌ値よりＳｌｏｗ（Ｓ）側（高い方）に３σずれたときのＳＮＭである。ＳＮＭのＦＳおよびＳＦはＰＦＥＴおよびＮＦＥＴの閾値電圧の一方がＴｙｐｉｃａｌ値よりＦ側に、他方がＴｙｐｉｃａｌ値よりＳ側に３σずれたときのＳＮＭである。ＴＴ、ＦＦ、ＳＳ、ＦＳおよびＳＦのＳＮＭが確保されていれば、ＰＦＥＴおよびＮＦＥＴの閾値電圧が±３σの範囲内でばらついたとしてもＳＮＭを確保できる。比較例３では、パストランジスタのチャネル幅Ｗは一定である。
【0120】
図８（ａ）に示すように、ＷＦＢ＝２３０ｎｍおよびＶＷＬ＝１．１Ｖのとき、ＷＬＰを１００ｎｍから３００ｎｍまで変化させている。ＷＬＰが大きくなるとＳＮＭは大きくなる。ＷＬＰが１００ｎｍ以上ではいずれのＳＮＭも８０ｍＶ以上である。ＳＮＭが大きくなるとスタンバイパワーが大きくなる。実施例１のスタンバイパワーが比較例３（６Ｔ）より小さくなるのはＷＬＰが１１０ｎｍ以下のときである。そこで、ＷＬＰを１１０ｎｍに設定する。
【0121】
図８（ｂ）に示すように、ＷＬＰ＝１１０ｎｍおよびＶＷＬ＝１．１Ｖのとき、ＷＦＢを１００ｎｍから３００ｎｍまで変化させている。ＷＦＢが大きくなるとＳＮＭは大きくなる。ＷＦＢが２３０ｎｍ以上ではいずれのＳＮＭも８０ｍＶ以上である。実施例１のスタンバイパワーはＷＦＢに依存せずいずれのＷＦＢでも比較例３より小さい。以上より、ＷＦＢを２３０ｎｍに設定する。
【0122】
図９（ａ）および図９（ｂ）は、実施例１および比較例３のＶＤＤリテンション状態およびリード／ライト状態のリードにおけるＶＷＬに対するＳＮＭおよびスタンバイパワーを示す図である。図９（ｂ）は、図９（ａ）のＶＷＬが１．１Ｖ付近の拡大図である。ＳＮＭを８０ｍＶ以上とすることを目標とした。ＳＮＭ＝８０ｍＶを破線で示した。
【0123】
図９（ａ）に示すように、ＷＬＰ＝１１０ｎｍおよびＷＦＢ＝２３０ｎｍのとき、ＶＷＬを０Ｖから１．２Ｖまで変化させている。ＳＮＭはＶＷＬ＝０．７Ｖ付近がピークであり、ＶＷＬが０．７Ｖより小さくなるとＳＮＭは小さくなり、ＶＷＬが０．７Ｖより大きくなるとＳＮＭは小さくなる。ＶＷＬが小さくなるとスタンバイパワーは大きくなる。
【0124】
図９（ｂ）に示すように、ＶＷＬが１．１Ｖ以上では、実施例１のスタンバイパワーは比較例３より小さくなる。ＶＷＬが１．１５Ｖ以下では、いずれのＳＮＭも８０ｍＶ以上である。そこで、ＶＤＤリテンション状態におけるＶＷＬを１．１Ｖとした。
【0125】
リード／ライト状態ではＦＥＴｍ４をオンするためＶＷＬを低くする。しかし、ＳＮＭは大きいことが好ましい。図９（ａ）のように、ＶＷＬが０．２５Ｖ以上ではいずれのＳＮＭも８０ｍＶ以上である。そこで、ＶＷＬを０．２５Ｖとした。
【0126】
実施例１、比較例２および３について、リード／ライト状態およびＶＤＤリテンション状態におけるＳＮＭをシミュレーションした。実施例１では、ＷＬＰ＝１１０ｎｍ、ＷＦＰ＝２３０ｎｍとし、ＶＤＤリテンション状態のＶＷＬ＝１．１Ｖ、リード／ライト状態のＶＷＬ＝０．２５Ｖとした。
【0127】
図１０（ａ）から図１０（ｃ）は、実施例１、比較例２および３のＶＤＤリテンション状態およびリード／ライト状態におけるＳＮＭを示す図である。図１０（ａ）はＶＤＤリテンション状態のＳＮＭであり、図１０（ｂ）はリード／ライト状態においてリードのときのＳＮＭであり、図１０（ｃ）はリード／ライト状態においてライトのときのＳＮＭである。
【0128】
図１０（ａ）に示すように、ＶＤＤリテンション状態では、実施例１のＳＮＭは比較例２および３より小さいものの、すべてのＳＮＭにおいて８０ｍＶより大きい。図１０（ｂ）に示すように、リードでは、実施例１のＳＮＭは比較例２および３とほぼ同じであり、すべてのＳＮＭにおいて８０ｍＶより大きい。図１０（ｃ）に示すように、ライトでは、実施例１のＳＮＭは比較例２および３より大きく、すべてのＳＮＭにおいて８０ｍＶより大きい。以上のように、実施例１では、すべてのＳＮＭにおいて８０ｍＶより大きい。また、ＴＴのＳＮＭは１００ｍＶより大きい。このように、実施例１では、リード／ライト状態およびＶＤＤリテンション状態において十分なノイズマージンを確保できる。図９（ａ）および図９（ｂ）でのＶＷＬの最適化は、ＶＤＤリテンション状態およびリード／ライト状態のリードで行っているが、図１０（ａ）から図１０（ｃ）のように、リード／ライト状態のライトにおいてもＳＮＭを増加させることができる。
【0129】
［シミュレーション２］
シミュレーション２はＵＬＶリテンション状態におけるインバータ回路１４および１６の伝達特性、双安定回路１２のバタフライカーブ、ＳＮＭおよびスタンバイパワーのシミュレーションである。
シミュレーション２はＵＬＶリテンション状態におけるインバータ回路１４および１６の伝達特性、双安定回路１２のバタフライカーブ、ＳＮＭおよびスタンバイパワーのシミュレーションである。
【0130】
特に記載されていない各ＦＥＴのチャネル幅Ｗ／長さＬおよび各電圧はシミュレーション１と同じである。実施例１では、ＷＬＰ＝１１０ｎｍ、ＷＦＰ＝２３０ｎｍとした。比較例３ではＶＶＤＤ＝０．２Ｖである。
【0131】
実施例１について、ワード線ＷＬの電圧ＶＷＬを変えＵＬＶリテンション状態におけるインバータ回路１４および１６の伝達特性をシミュレーションした。
【0132】
図１１は、実施例１のＵＬＶリテンション状態におけるインバータ回路の伝達特性を示す図であり、インバータ回路１４および１６の入力電圧Ｖｉｎ（入力ノードＮ１の電圧）に対する出力電圧Ｖｏｕｔ（出力ノードＮ２）を示す図である。
【0133】
図１１に示すように、Ｖｉｎを高くしていくフォワードスイープでは、ＶＷＬを高くすると、出力電圧Ｖｏｕｔがハイレベルからローレベルにシフトする閾値電圧がＶｉｎの高い方にシフトしている。Ｖｉｎを低くしていくバックワードスイープでは、ＶＷＬを高くすると、出力電圧Ｖｏｕｔがローレベルからハイレベルにシフトする閾値電圧がＶｉｎの低い方にシフトしている。バックワードスイープでは、ＶＷＬを高くすると閾値電圧がよりＶｉｎの低い方にシフトする。
【0134】
図１２（ａ）および図１２（ｂ）は、実施例１における双安定回路の回路図である。双安定回路１２の回路は図５および図６においてＵＬＶリテンション状態の回路図であり、原理がわかりやすくなるように表示している。図１２（ａ）および図１２（ｂ）のうちインバータ回路１４の入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔについて説明する。
【0135】
図１２（ａ）を参照し、フォワードスイープについて説明する。初期状態では、入力電圧Ｖｉｎはローレベル（例えば０Ｖ）であり、出力電圧Ｖｏｕｔはハイレベル（例えば０．２Ｖ）である。この状態では、インバータ回路１４において、ＦＥＴｍ１およびｍ２はオフであり、ＦＥＴｍ３はオンである。ＦＥＴｍ４はＶＷＬ＝０．２Ｖではオフであるが、リーク電流が流れる。ＶＷＬが０．２Ｖより低いとＦＥＴｍ４はオンする。このため、出力ノードＮ２は点線矢印９２のようにＦＥＴｍ４のリーク電流またはオン電流により制御線ＣＴＲＬ１のＶＶＤＤＬから充電され、中間ノードＮ３は点線矢印９３のようにバイアスノードＮ４のＶＦＮにより充電されている。
【0136】
入力電圧Ｖｉｎが高くなったときに、出力電圧Ｖｏｕｔをローレベルとするためには、実線矢印９０のように出力ノードＮ２から中間ノードＮ３に放電される。しかし、実線矢印９１のように中間ノードＮ３からグランド線１５ｂに放電されないと、出力ノードＮ２から中間ノードＮ３に放電できない。このため、中間ノードＮ３が放電した後に出力ノードＮ２が放電するため、出力電圧Ｖｏｕｔがローレベルとなる閾値電圧はＶｉｎの高い方にシフトする。
【0137】
図１２（ｂ）を参照し、バックワードスイープについて説明する。初期状態では、入力電圧Ｖｉｎはハイレベル（例えば０．２Ｖ）であり、出力電圧Ｖｏｕｔはローレベル（例えば０Ｖ）である。この状態では、インバータ回路１４において、ＦＥＴｍ１およびｍ２はオンであり、ＦＥＴｍ３およびｍ４はオフである。このため、中間ノードＮ３は点線矢印９５のようにグランド線１５ｂに放電される。ＦＥＴｍ４はＶＷＬ＝０．２Ｖではオフであるが、リーク電流が流れる。ＶＷＬが０．２Ｖより低いとＦＥＴｍ４は弱くオンする。点線矢印９４のＦＥＴｍ２を介した放電が点線矢印９６のＦＥＴｍ４を介した充電より速いため、出力ノードＮ２は中間ノードＮ３に放電されている。
【0138】
入力電圧Ｖｉｎが低くなると、ＦＥＴｍ１がオフしＦＥＴｍ３がオンするため、実線矢印９７のように中間ノードＮ３はバイアスノードＮ４のＶＦＮにより充電される。ＦＥＴｍ２がオフしＦＥＴｍ４がオフまたは弱いオンであると、点線矢印９６のように出力ノードＮ２は制御線ＣＴＲＬ１のＶＶＤＤＬから充電される。しかし、ＦＥＴｍ４のオフ電流に近い電流で出力ノードＮ２が充電されるため、充電はＶＷＬに依存する。これにより、出力電圧Ｖｏｕｔがハイレベルとなる閾値電圧は、ＶＷＬを高くすると、Ｖｉｎの低い方にシフトする。特にＦＥＴｍ４のゲートにはＶＷＬが印加されている。このため、点線矢印９６の電流の大きさはＶＷＬに依存する。ＶＷＬが高いとＦＥＴｍ４の電流は小さいため、閾値電圧はＶｉｎの低い方によりシフトする。
【0139】
実施例１、比較例２および３の双安定回路１２におけるバタフライカーブをシミュレーションした。実施例１においてＶＷＬ＝０．２Ｖとした。
【0140】
図１３（ａ）および図１３（ｂ）は、実施例１、比較例２および３のＵＬＶリテンション状態における双安定回路のバタフライカーブを示す図である。図１３（ａ）は、Ｑ１がローレベルかつＱ２がハイレベルのときが動作点であり、図１３（ｂ）は、Ｑ１がハイレベルかつＱ２がローレベルのときが動作点である。
【0141】
図１３（ａ）および図１３（ｂ）に示すように、比較例３の６Ｔ－ＳＲＡＭでは、バタフライカーブの開口（ｌｏｂｅ）が狭くノイズマージンが小さい。比較例２では動作点側の開口が広くなりノイズマージンが大きくなる。実施例１では動作点側の開口が比較例２より更に広くなりノイズマージンが比較例２よりさらに大きくなる。
【0142】
実施例１、比較例２および３のＵＬＶリテンション状態におけるＳＮＭをシミュレーションした。
【0143】
図１４（ａ）は、実施例１、比較例２および３のＵＬＶリテンション状態におけるＳＮＭを示す図である。図１４（ａ）に示すように、比較例３では、いずれのＳＮＭも８０ｍＶより小さく、ノイズマージンが小さい。比較例２では、いずれのＳＮＭも８０ｍＶ以上であり、ノイズマージンが大きい。実施例１では、いずれのＳＮＭも１３０ｍＶ以上であり、比較例２よりノイズマージンが大きい。実用的なＳＮＭを８０ｍＶとすると、実施例１では、ＶＶＤＤを０．２Ｖより低くすることもできる。ＶＶＤＤを０．２Ｖとすると、ＳＮＭは１３０ｍＶ以上となり双安定回路１２はＶＶＤＤを０．２Ｖより低くした場合に比べより安定となる。
【0144】
実施例１のＵＬＶリテンション状態において、ＶＶＤＤを変化させ、ＳＮＭおよびスタンバイパワーをシミュレーションした。
【0145】
図１４（ｂ）は、実施例１のＵＬＶリテンション状態におけるＶＶＤＤに対するＳＮＭおよびスタンバイパワーを示す図である。図１４（ｂ）に示すように、実施例１では、ＶＶＤＤを０．１から０．２Ｖまで変化させている。ＶＶＤＤが高くなると、ＳＮＭが大きくなり、かつスタンバイパワーが大きくなる。ＶＶＤＤが０．１５Ｖ以上では全てのＳＮＭは８０ｍＶ以上である。そこで、ＵＬＶリテンション状態におけるＶＶＤＤ（すなわちＶＶＤＤＬ）を０．１５Ｖとすることもできる。
【0146】
実施例１および比較例３について、各ＶＶＤＤに対するスタンバイパワーをシミュレーションした。
【0147】
図１５は、実施例１および比較例３におけるスタンバイパワーを示す図である。数字は、比較例３においてＶＶＤＤ＝１．２Ｖのときのスタンバイパワーに対するスタンバイパワーの削減率を示している。
【0148】
図１５に示すように、比較例３では、リード／ライトを行う通常状態ではＶＶＤＤ＝１．２Ｖである。このとき、スタンバイパワーは約４．４ｎＷである。比較例３において、リードおよびライトは行わずデータを保持するスリープ状態では、ＶＶＤＤ＝０．８Ｖである。このとき、スタンバイパワーの削減率は４４％である。
【0149】
実施例１において、ＶＤＤリテンション状態のときＶＶＤＤ＝１．２Ｖである。このときのスタンバイパワーの削減率は７％である。ＵＬＶリテンション状態のとき、ＶＶＤＤ＝０．２Ｖとすると、スタンバイパワーの削減率は９５％である。さらに、ＶＶＤＤ＝０．１５Ｖとすると、スタンバイパワーの削減率は９７％である。
【0150】
比較例２では、メモリセル１０内のトランジスタの個数は１０個であるが、実施例１では、メモリセル１０内のトランジスタの個数を８個と削減できる。これにより、図４と図６との比較のように回路面積を抑制できる。さらに、図１４（ａ）のように、ＵＬＶリテンション状態におけるノイズマージンを比較例２より大きくできる。比較例２と同じノイズマージンとすると、ＶＶＤＤＬを比較例２より低くできる。これにより、スタンバイパワーをより抑制できる。
【0151】
［実施例１の変形例１］
実施例１の変形例１は、ＰＵＦＢ、異導電型チャネルＦＢＴｒ、フッタＰＳ、タイプ１の例である。図１６および図１７は、実施例１の変形例１におけるメモリセル１０の回路図である。図１６はループ表示の回路図であり、図１７はクロスカップル表示の回路図である。なお、ＰＵＦＢ・フッタＰＳでは、ＶＤＤリテンション状態ではなくＶＳＳリテンション状態であるが、ここでは実施例１と合わせるためＶＤＤリテンション状態と呼ぶ。
実施例１の変形例１は、ＰＵＦＢ、異導電型チャネルＦＢＴｒ、フッタＰＳ、タイプ１の例である。図１６および図１７は、実施例１の変形例１におけるメモリセル１０の回路図である。図１６はループ表示の回路図であり、図１７はクロスカップル表示の回路図である。なお、ＰＵＦＢ・フッタＰＳでは、ＶＤＤリテンション状態ではなくＶＳＳリテンション状態であるが、ここでは実施例１と合わせるためＶＤＤリテンション状態と呼ぶ。
【0152】
図１６および図１７に示すようにインバータ回路１４および１６は、ＦＥＴｍ１ａ～ｍ４ａを各々備えている。ＦＥＴｍ１ａおよびｍ２ａはＰチャネルＭＯＳＦＥＴであり、ＦＥＴｍ３ａおよびｍ４ａはＮチャネルＭＯＳＦＥＴである。
【0153】
ＦＥＴｍ１ａにおいて、ソースは電源電圧ＶＤＤが印加された電源線１５ａに接続されている。選択回路３２は、制御線ＣＴＲＬ１をビット線ＢＬおよびグランド線１５ｂ（仮想グランド線）のいずれか一方に接続する。選択回路３２ａは、制御線ＣＴＲＬ２をビット線ＢＬＢおよびグランド線１５ｂのいずれか一方に接続する。パワースイッチ（ＰＳ）３０は、グランド１５ｄの電圧ＶＧＮＤを仮想接地電圧ＶＶＧＮＤに変換しグランド線１５ｂに供給する。バイアスノードＮ４には一定のバイアスＶＦＰが印加されている。その他の回路構成は実施例１の図５および図６のＦＥＴｍ１～ｍ４をＦＥＴｍ１ａ～ｍ４ａにそれぞれ置き換えた回路と同じである。
【0154】
表４は、実施例１の変形例１における状態を示す表である。
【表4】
【0155】
バイアスノードＮ４は定電圧ＶＦＰ（例えば１．０Ｖ）である。リード／ライト状態のとき、選択回路３２および３２ａは制御線ＣＴＲＬ１およびＣＴＲＬ２にビット線ＢＬおよびＢＬＢをそれぞれ接続する。パワースイッチ３０は仮想接地電圧ＶＶＧＮＤをＶＶＧＮＤＬ（例えば０Ｖ）とする。双安定回路１２に加わる仮想電源電圧ＶＤＤ－ＶＶＧＮＤはＶＨ（例えば１．２Ｖ）となる。リード状態ではビット線ＢＬおよびＢＬＢをほぼＶＶＧＮＤＬにできる。ライト状態ではビット線ＢＬおよびＢＬＢの一方をほぼＶＶＧＮＤＬにでき、他方をほぼＶＤＤにできる。記憶ノードＱ１およびＱ２のハイレベルはほぼＶＤＤとなり、ローレベルはほぼＶＶＧＮＤＬとなる。インバータ回路１４および１６はＢＩモードとなる。読み出しまたは書き込むメモリセル１０のワード線ＷＬの電圧ＶＷＬを電圧Ｖ１（例えば０．９Ｖ）とする。
【0156】
ＶＤＤリテンション状態のとき、選択回路３２および３２ａは制御線ＣＴＲＬ１およびＣＴＲＬ２にグランド線１５ｂを接続する。パワースイッチ３０は仮想接地電圧ＶＶＧＮＤをＶＶＧＮＤＬ（例えば０Ｖ）とする。電圧ＶＤＤ－ＶＶＧＮＤはＶＨ（例えば１．２Ｖ）となる。インバータ回路１４および１６はＢＩモードとなる。ワード線ＷＬの電圧ＶＷＬを電圧Ｖ２（例えば０．１Ｖ）とする。
【0157】
ＵＬＶリテンション状態のとき、選択回路３２および３２ａは制御線ＣＴＲＬ１およびＣＴＲＬ２にグランド線１５ｂを接続する。パワースイッチ３０は仮想接地電圧ＶＶＧＮＤをＶＶＧＮＤＨ（例えば１．０Ｖ）とする。電圧ＶＤＤ－ＶＶＧＮＤはＶＬ（例えば０．２Ｖ）となる。インバータ回路１４および１６はＳＴモードとなる。ワード線ＷＬの電圧ＶＷＬを電圧Ｖ３（例えば１．０Ｖ）とする。ＵＬＶリテンション状態では、超低電圧で双安定回路１２のデータが保持される。これにより、リーク電流による消費電力を抑制できる。
【0158】
［実施例１の変形例２］
実施例１の変形例２は、ＰＤＦＢ、同導電型チャネルＦＢＴｒ、ヘッダＰＳ、タイプ１の例である。図１８および図１９は、実施例１の変形例２におけるメモリセル１０の回路図である。図１８はループ表示の回路図であり、図１９はクロスカップル表示の回路図である。
実施例１の変形例２は、ＰＤＦＢ、同導電型チャネルＦＢＴｒ、ヘッダＰＳ、タイプ１の例である。図１８および図１９は、実施例１の変形例２におけるメモリセル１０の回路図である。図１８はループ表示の回路図であり、図１９はクロスカップル表示の回路図である。
【0159】
図１８および図１９に示すようにインバータ回路１４および１６においてＦＥＴｍ３はＮチャネルＦＥＴである。インバータ回路１４のＦＥＴｍ３のゲートは、インバータ回路１４の出力ノードＮ２またはインバータ回路１６の入力ノードＮ１に接続され、インバータ回路１６のＦＥＴｍ３のゲートは、インバータ回路１６の出力ノードＮ２またはインバータ回路１４の入力ノードＮ１に接続されている。その他の回路構成は実施例１の図５および図６と同じである。なお、図７Ｂと同様に、選択回路３２および３２ａの一部はパワースイッチ３０と制御線ＣＴＲＬ１およびＣＴＲＬ２との間に設けられたプリチャージ／選択回路３３ａであり、選択回路３２および３２ａの他の一部は読出書込回路３４と制御線ＣＴＲＬ１およびＣＴＲＬ２との間に設けられた選択回路３２ｂでもよい。
【0160】
実施例１の変形例２のＵＬＶリテンション状態におけるバタフライカーブをシミュレーションした。シミュレーション条件は実施例１のシミュレーション２とほぼ同じである。ＶＶＤＤを０．２Ｖとした。実施例１の変形例２では、ＶＷＬ＝０．１Ｖのときノイズマージンが最も大きくなるため、ＶＷＬ＝０．１Ｖとした。
【0161】
図２０は、実施例１およびその変形例２のＵＬＶリテンション状態における双安定回路のバタフライカーブを示す図である。図２０は、Ｑ１がローレベルかつＱ２がハイレベルのときが動作点である。実施例１のバタフライカーブは図１３（ａ）と同じである。
【0162】
図２０に示すように、実施例１の変形例２では、動作点側の開口は実施例１の動作点側の開口より小さい。このように、フィードバックトランジスタ（ＦＥＴｍ３）がＦＥＴｍ１およびｍ３と同導電型チャネルの場合、異導電型チャネルよりノイズマージンが小さくなる。動作点側の開口は図１３（ａ）の比較例３より広い。よって、ＵＬＶリテンションにより比較例３より消費電力を抑制できる。さらに、比較例２より回路面積を削減できる。
【0163】
実施例１およびその変形例によれば、インバータ回路１４（第１インバータ回路）およびインバータ回路１６（第２インバータ回路）において、ＦＥＴｍ１（第１ＦＥＴ）（またはＦＥＴｍ１ａ）では、ソースがグランド線１５ｂ（または電源線１５ａ）に接続され、ドレインが中間ノードＮ３に接続され、ゲートが入力ノードＮ１に接続されている。なお、実施例１およびその変形例２のようなＰＤＦＢではグランド線１５ｂが電源線に相当し、実施例１の変形例１のようなＰＵＦＢでは電源線１５ａが電源線に相当する。
【0164】
ＦＥＴｍ２（第２ＦＥＴ）（またはＦＥＴｍ２ａ）では、ソースが中間ノードＮ３に接続され、ドレインが出力ノードＮ２に接続されている。ＦＥＴｍ３（第３ＦＥＴ）（またはＦＥＴｍ３ａ）では、ソースおよびドレインの一方が中間ノードＮ３に接続され、ソースおよびドレインの他方がバイアスノードＮ４に接続されている。ＦＥＴｍ４（第４ＦＥＴ）（またはＦＥＴｍ４ａ）では、ソースおよびドレインの一方が出力ノードＮ２に接続され、ソースおよびドレインの他方が制御線ＣＴＲＬ１またはＣＴＲＬ２に接続されている。ＦＥＴｍ４（またはｍ４ａ）の導電型（第２導電型）は、ＦＥＴｍ１およびｍ２（またはＦＥＴｍ１ａおよびｍ２ａ）の導電型（第１導電型）と反対である。
【0165】
記憶ノードＱ１（第１記憶ノード）において、インバータ回路１４の入力ノードＮ１およびインバータ回路１６の出力ノードＮ２が接続され、記憶ノードＱ２（第２記憶ノード）において、インバータ回路１４の出力ノードＮ２およびインバータ回路１６の入力ノードＮ１が接続される。これにより、双安定回路１２が形成される。
【0166】
インバータ回路１４および１６のＦＥＴｍ４（またはＦＥＴｍ４ａ）のゲートはワード線ＷＬに接続されている。インバータ回路１４のＦＥＴｍ３（またはＦＥＴｍ３ａ）のゲートは、インバータ回路１４の入力ノードＮ１、出力ノードＮ２、インバータ回路１６の入力ノードＮ１および出力ノードＮ２のいずれか１つのノードに接続されている。インバータ回路１６のＦＥＴｍ３（またはＦＥＴｍ３ａ）のゲートは、インバータ回路１６の入力ノードＮ１、出力ノードＮ２、インバータ回路１４の入力ノードＮ１および出力ノードＮ２のいずれか１つのノードに接続されている。
【0167】
以上のような回路構成により、インバータ回路１４および１６のロードとパストランジスタとをＦＥＴｍ４（またはＦＥＴｍ４ａ）により共用できる。よって、比較例２に比べ回路面積を削減できる。また、ＦＢＴｒであるＦＥＴｍ３（またはＦＥＴｍ３ａ）により、ＵＬＶリテンション状態でのノイズマージンが比較例３より広くなる。よって、消費電力を削減できる。
【0168】
実施例１およびその変形例１では、ＦＥＴｍ３（またはＦＥＴｍ３ａ）は、ＦＥＴｍ１およびｍ２（またはＦＥＴｍ１ａおよびｍ２ａ）の第１導電型チャネルと反対の第２導電型のチャネルである。すなわちＦＢＴｒは異導電型チャネルである。このとき、インバータ回路１４のＦＥＴｍ３（またはＦＥＴｍ３ａ）のゲートは、インバータ回路１４の入力ノードＮ１またはインバータ回路１６の出力ノードＮ２に接続され、インバータ回路１６のＦＥＴｍ３（またはＦＥＴｍ３ａ）のゲートは、インバータ回路１６の入力ノードＮ１またはインバータ回路１４の出力ノードＮ２に接続されている。
【0169】
これにより、実施例１のシミュレーション２のように、ＵＬＶリテンション状態におけるノイズマージンを比較例２より大きくできる。また、ＶＶＤＤＬを低くすることで、消費電力を抑制できる。
【0170】
実施例１の変形例２のように、ＦＥＴｍ３は、ＦＥＴｍ１およびｍ２と同じ第１導電型チャネルである。すなわちＦＢＴｒは同導電型チャネルである。このとき、インバータ回路１４のＦＥＴｍ３のゲートは、インバータ回路１４の出力ノードＮ２またはインバータ回路１６の入力ノードＮ１に接続され、インバータ回路１６のＦＥＴｍ３のゲートは、インバータ回路１６の出力ノードＮ２またはインバータ回路１４の入力ノードＮ１に接続されている。
【0171】
これにより、ＵＬＶリテンション状態におけるノイズマージンを比較例３より大きくできる。また、ＶＶＤＤＬを低くすることで、消費電力を抑制できる。
【0172】
図７Ａおよび図７Ｃの電子回路の制御回路２８はパワースイッチ３０（電源回路）を制御し、双安定回路１２がデータを保持するＵＬＶリテンション状態（第１状態）において、実施例１の表３の電圧ＶＶＤＤ－ＶＧＮＤおよび実施例１の変形例１の表４のＶＤＤ－ＶＶＧＮＤの電圧ＶＬ（第１電圧）をリード／ライト状態（第２状態）における電圧ＶＨ（第２電圧）より低くする。これにより、ＵＬＶリテンション状態における消費電力を抑制できる。
【0173】
なお、電圧ＶＬは、実施例１ではＵＬＶリテンション状態におけるグランド線１５ｂと制御線ＣＴＲＬ１およびＣＴＲＬ２との間の電圧ＶＶＤＤ－ＶＧＮＤに相当し、実施例１の変形例１ではＵＬＶリテンション状態における電圧ＶＤＤの電源線１５ａと制御線ＣＴＲＬ１およびＣＴＲＬ２との間の電圧ＶＤＤ－ＶＶＧＮＤに相当する。電圧ＶＨは、リード／ライト状態における記憶ノードＱ１とＱ２との間の電圧に相当する。
【0174】
電圧ＶＬは電圧ＶＨより小さければよいが、ＵＬＶリテンション状態においてＳＮＭを確保しかつ消費電力を抑制する観点から、電圧ＶＬは電圧ＶＨの１／２以下が好ましく、１／４以下がより好ましく、１／５以下がさらに好ましく、さらに１／６以下がより好ましい。特に、消費電力を抑制する観点から１／１０程度が好ましい。電圧ＶＬは０Ｖより大きい。
【0175】
制御回路２８は、選択回路３２ｂを制御し、リード／ライト状態において、双安定回路１２からデータをリードまたはライトするためのビット線ＢＬおよびＢＬＢを制御線ＣＴＲＬ１およびＣＴＲＬ２に接続する。すなわち、制御線ＣＴＲＬ１およびＣＴＲＬ２をビット線ＢＬおよびＢＬＢに設定する。これにより、制御線ＣＴＲＬ１およびＣＴＲＬ２を介し、双安定回路１２からデータをリードまたはライトできる。
【0176】
実施例１およびその変形例２のようにＰＤＦＢのとき（すなわち第１導電型がＮ型のとき）、ＦＥＴｍ４はＰ型である。このため、リード／ライト状態においてＦＥＴｍ４をオンするためワード線ＷＬの電圧ＶＷＬをグランド線１５ｂの電圧ＶＧＮＤ（例えば０Ｖ）とすることが一般的である。しかし、図９（ａ）のように、ＶＷＬを０Ｖとすると、ＳＮＭが小さくなる。
【0177】
そこで、リード／ライト状態において、制御回路２８は、パワースイッチ３０のワード線ＷＬの電圧ＶＷＬをグランド線１５ｂの電圧より高くする。例えば実施例１およびその変形例２ではＶＧＮＤ＝０Ｖに対しＶＷＬ＝０．２５Ｖとする。これにより、図９（ａ）のように、ＳＮＭが目標である８０ｍＶより小さくなることを抑制できる。
【0178】
実施例１の変形例１のようにＰＵＦＢのとき（すなわち第１導電型がＰ型のとき）、制御回路２８は、ワード線ＷＬの電圧ＶＷＬを電源線１５ａの電圧ＶＤＤより低くする。例えば実施例１の変形例１ではＶＤＤ＝１．２Ｖに対しＶＷＬ＝０．９Ｖとする。これにより、ＰＤＦＢと同様に、ＳＮＭが小さくなることを抑制できる。
【0179】
ＶＤＤリテンションおよびリード／ライト状態では、ＶＷＬがグランド線１５ｂ（または電源線１５ａ）の電圧に近すぎるとリードにおけるＳＮＭが大きくならない。よって、グランド線１５ｂ（または電源線１５ａ）の電圧とＶＷＬとの差は、ＶＨの１／１０以上が好ましく、１／５以上がより好ましく、図９（ａ）のように１／２程度がさらに好ましい。
【0180】
ＵＬＶリテンション状態では、ＶＷＬが高くなるとＦＥＴｍ４がオンしなくなり動作速度が低下する。このため、グランド線１５ｂ（または電源線１５ａ）の電圧とＶＷＬとの差は、電圧ＶＨの１／２以下が好ましく、１／４以下がより好ましく、１／５以下がさらに好ましい。実施例１では、速度性能を優先してグランド線１５ｂの電圧とＶＷＬとの差を１／６程度とした。
【0181】
ＵＬＶリテンション状態では、図１２（ａ）および図１２（ｂ）において、出力ノードＮ２がローレベル（例えばＧＮＤ＝０Ｖ）のときＦＥＴｍ４はオフし、出力ノードＮ２がハイレベル（例えばＶＶＤＤＬ＝０．２Ｖ）のときＦＥＴｍ４はオンすることが好ましい。よって、ＶＷＬはＶＧＮＤ以上かつＶＶＤＤＬ以下であることが好ましい。すなわち、制御回路２８は、ワード線ＷＬとグランド線１５ｂ（または電源線１５ａ）との間の電圧を電圧ＶＬ、または電圧ＶＬより低くすることが好ましい。例えば、実施例１ではＶＬ＝０．２Ｖに対しＶＷＬ－ＶＧＮＤ＝０．２Ｖである。実施例１の変形例１ではＶＬ＝０．２Ｖに対しＶＤＤ－ＶＷＬ＝０．２Ｖである。実施例１の変形例２ではＶＬ＝０．２Ｖに対しＶＷＬ－ＶＧＮＤ＝０．１Ｖである。
【0182】
図１１のように、実施例１ではＶＷＬがＶＧＮＤに近すぎるとノイズマージンが小さくなる。よって、ワード線ＷＬとグランド線１５ｂ（または電源線１５ａ）との間の電圧は電圧ＶＬの１／４以上が好ましく、１／２以上がより好ましい。図１１においてＶＷＬ＝０．２Ｖにおいてノイズマージンが最大となるように、ワード線ＷＬとグランド線１５ｂ（または電源線１５ａ）との間の電圧は電圧ＶＬでもよい。
【0183】
実施例１およびその変形例２のようにＰＤＦＢのとき（すなわち第１導電型がＮ型のとき）、ＦＥＴｍ４はＰ型である。このため、グランド線１５ｂと制御線ＣＴＲＬ１およびＣＴＲＬ２との間の電圧をＶＶＤＤ－ＶＧＮＤ＝ＶＨ（例えば１．２Ｖ）とするＶＤＤリテンション状態においてＦＥＴｍ４をオフするためワード線ＷＬの電圧ＶＷＬをＶＶＤＤ（例えば１．２Ｖ）とすることが一般的である。しかし、図９（ｂ）のように、ＶＷＬを１．２Ｖとすると、ＳＮＭが小さくなる。
【0184】
そこで、ＶＤＤリテンション状態（第３状態）において、制御回路２８は、ワード線ＷＬとグランド線１５ｂとの間の電圧をＶＨより小さくする。例えば、実施例１およびその変形例２ではＶＨ＝１．２Ｖに対しＶＷＬ－ＶＧＮＤ＝１．１Ｖとする。これにより、図９（ｂ）のように、ＳＮＭが小さくなることを抑制できる。
【0185】
実施例１の変形例１のようにＰＵＦＢのとき（すなわち第１導電型がＰ型のとき）、制御回路２８は、ワード線ＷＬと電源線１５ａとの間の電圧をＶＨより小さくする。例えば、実施例１の変形例１ではＶＨ＝１．２Ｖに対しＶＤＤ－ＶＷＬ＝１．１Ｖとする。これにより、ＳＮＭが小さくなることを抑制できる。
【0186】
ＶＷＬがグランド線１５ｂ（または電源線１５ａ）の電圧に近すぎるとＳＮＭが大きくならない。よって、グランド線１５ｂ（または電源線１５ａ）の電圧とＶＷＬとの差はＶＨの４９／５０以下が好ましく、１９／２０以下がより好ましく、９／１０以下がさらに好ましい。
【0187】
図９（ｂ）のように、ＶＷＬが低くなるとスタンバイパワーが大きくなる。このため、グランド線１５ｂ（または電源線１５ａ）の電圧とＶＷＬとの差は、電圧ＶＨの１／２以上が好ましく、３／４以上がより好ましく、４／５以上がさらに好ましい。
【0188】
ＵＬＶリテンション状態、ＶＤＤリテンション状態およびリード／ライト状態のいずれにおいても、バイアスノードＮ４には一定のバイアスであるＶＦＮまたはＶＦＰが供給される。これにより、ドライバ２６が不要となり、回路面積を削減できる。バイアスノードＮ４に供給される電圧ＶＦＮおよびＶＦＰの好ましい範囲について考察する。
【0189】
図２１（ａ）および図２１（ｂ）は、それぞれヘッダＰＳ・ＰＤＦＢ・タイプ１型およびフッタＰＳ・ＰＵＦＢ・タイプ１型の各電圧を示す図である。図２１（ａ）では、ＶＧＮＤに対するＶＶＤＤＨおよびＶＶＤＤＬを縦方向に示し、図２１（ｂ）では、ＶＤＤに対するＶＶＧＮＤＬおよびＶＶＧＮＤＨを縦方向に示す。
【0190】
図２１（ａ）に示すように、ヘッダＰＳでは、リード／ライト状態およびＶＤＤリテンション状態では電源線１５ａにＶＶＤＤＨ、グランド線１５ｂにＶＧＮＤが供給される。このとき、ＶＦＮをＶＶＤＤＬ程度の一定のバイアスとすると、ＶＦＮはＶＶＤＤＨに対し十分低いため、インバータ回路１４および１６はＢＩモードとなる。ＵＬＶリテンション状態では電源線１５ａにＶＶＤＤＬ、グランド線１５ｂにＶＧＮＤが供給される。このとき、ＶＦＮをＶＶＤＤＬ程度とすると、ＶＦＮはＶＧＮＤに対し高いため、インバータ回路１４および１６はＳＴモードとなる。
【0191】
定電圧ＶＦＮはＶＶＤＤＨより小さくＶＧＮＤより大きければよい。すなわち、ＶＦＮは、リード／ライト状態における記憶ノードＱ１の電圧と記憶ノードＱ２の電圧の間（図２１（ａ）の範囲４０）であればよい。定電圧ＶＦＮがＶＶＤＤＨに近すぎると、仮想電源電圧ＶＶＤＤをＶＶＤＤＨとしたときに、インバータ回路１４および１６はＢＩモードとなり難い。定電圧ＶＦＮがＶＧＮＤに近すぎると、仮想電源電圧ＶＶＤＤをＶＶＤＤＬとしたときに、インバータ回路１４および１６はＳＴモードとなり難い。よって、仮想電源電圧ＶＶＤＤによって双安定回路１２のモードを自動的に切り替えるには、定電圧ＶＦＮは、ＶＶＤＤＨとＶＧＮＤとの中点の電圧以下（すなわち（ＶＶＤＤＨ－ＶＧＮＤ）／２以下）が好ましく、ＶＶＤＤＬにＶＶＤＤＬとＶＧＮＤの差の電圧の１／２を加えた電圧以下（すなわちＶＶＤＤＬ＋（ＶＶＤＤＬ－ＶＧＮＤ）／２以下）がより好ましく、さらには、（ＶＶＤＤＨ－ＶＧＮＤ）／２と、ＶＶＤＤＬとＶＧＮＤとの中点の電圧程度（すなわち（ＶＶＤＤＬ－ＶＧＮＤ）／２程度）と、の間（図２１（ａ）の範囲４１）が好ましく、ＶＶＤＤＬ＋（ＶＶＤＤＬ－ＶＧＮＤ）／２と、（ＶＶＤＤＬ－ＶＧＮＤ）／２程度と、の間（図２１（ａ）の範囲４２）が好ましい。さらには、ＶＶＤＤＬ程度が好ましい。
【0192】
図２１（ｂ）に示すように、フッタＰＳでは、リード／ライト状態およびＶＤＤリテンション状態ではグランド線１５ｂにＶＶＧＮＤＬ、電源線１５ａにＶＤＤが供給される。このとき、ＶＦＰをＶＶＧＮＤＨ程度の一定のバイアスとすると、ＶＦＰはＶＶＧＮＤＬに対し十分高いため、インバータ回路１４および１６はＢＩモードとなる。ＵＬＶリテンション状態ではグランド線１５ｂにＶＶＧＮＤＨ、電源線１５ａにＶＤＤが供給される。このとき、ＶＦＰをＶＶＧＮＤＨ程度とすると、ＶＦＰはＶＤＤに対し低いため、インバータ回路１４および１６はＳＴモードとなる。
【0193】
定電圧ＶＦＰはＶＶＧＮＤＬより大きくＶＤＤより小さければよい。すなわち、ＶＦＰは、リード／ライト状態における記憶ノードＱ１の電圧と記憶ノードＱ２の電圧の間（図２１（ｂ）の範囲４０）であればよい。定電圧ＶＦＰがＶＶＧＮＤＬに近すぎると、仮想接地電圧ＶＶＧＮＤをＶＶＧＮＤＬとしたときに、インバータ回路１４および１６はＢＩモードとなり難い。定電圧ＶＦＰがＶＤＤに近すぎると、仮想接地電圧ＶＶＧＮＤをＶＶＧＮＤＨとしたときに、インバータ回路１４および１６はＳＴモードとなり難い。よって、仮想接地電圧ＶＶＧＮＤによって双安定回路１２のモードを自動的に切り替えるためには、定電圧ＶＦＰは、ＶＤＤとＶＶＧＮＤＬとの中点の電圧以上（すなわち（ＶＤＤ－ＶＶＧＮＤＬ）／２以上）が好ましく、ＶＶＧＮＤＨにＶＤＤとＶＶＧＮＤＨの差の電圧の１／２を減じた電圧以上（すなわちＶＶＧＮＤＨ－（ＶＤＤ－ＶＶＧＮＤＨ）／２以上）がより好ましく、さらには、（ＶＤＤ－ＶＶＧＮＤＬ）／２と、ＶＤＤとＶＶＧＮＤＨとの中点の電圧程度（すなわちＶＶＧＮＤＨ＋（ＶＤＤ－ＶＶＧＮＤＨ）／２程度）と、の間（図２１（ｂ）の範囲４１）が好ましく、ＶＶＧＮＤＨ－（ＶＤＤ－ＶＶＧＮＤＨ）／２と、ＶＶＧＮＤＨ＋（ＶＤＤ－ＶＶＧＮＤＨ）／２程度と、の間（図２１（ｂ）の範囲４２）が好ましい。さらにＶＶＧＮＤＨ程度が好ましい。
【0194】
実施例１およびその変形例では、ドライバ２６を設けないタイプ１を例に説明したが、ドライバ２６を設けるタイプ２でもよい。ＰＤＦＢとＰＵＦＢ、異導電型チャネルと同導電型チャネル、およびヘッダＰＳとフッタＰＳとデュアルＰＳの組み合わせは任意に設定できる。
【0195】
また、ＳＲＡＭセルを例に説明したが、マスタスレーブ型フリップフロップ回路等のフリップフロップ回路に実施例１およびその変形例の双安定回路を用いてもよい。マスタスレーブ型フリップフロップ回路では、双安定回路１２のループ内にクロック信号に同期してオンオフするパスゲート等のスイッチを設けてもよい。
【実施例2】
【0196】
実施例２は、メモリセルが不揮発性記憶素子を有する例である。
［仮想電源方式のメモリセルの説明］
図２２は、実施例２における仮想電源電圧ＶＶＤＤを用いる仮想電源方式のメモリセルの回路図である。図２２に示すように、仮想電源方式では、パワースイッチ３０が電源線１５ａ（仮想電源線）と電源１５ｃとの間に設けられている。メモリセル１０は、インバータ回路１４および１６、ＦＥＴＭ５、Ｍ６、不揮発性記憶素子としてスピントランスファートルク磁気トンネル接合素子（ＳＴＴ-ＭＴＪ：以下では単に強磁性トンネル接合素子と呼ぶ）ＭＴＪ１およびＭＴＪ２を主に備えている。
［仮想電源方式のメモリセルの説明］
図２２は、実施例２における仮想電源電圧ＶＶＤＤを用いる仮想電源方式のメモリセルの回路図である。図２２に示すように、仮想電源方式では、パワースイッチ３０が電源線１５ａ（仮想電源線）と電源１５ｃとの間に設けられている。メモリセル１０は、インバータ回路１４および１６、ＦＥＴＭ５、Ｍ６、不揮発性記憶素子としてスピントランスファートルク磁気トンネル接合素子（ＳＴＴ-ＭＴＪ：以下では単に強磁性トンネル接合素子と呼ぶ）ＭＴＪ１およびＭＴＪ２を主に備えている。
【0197】
インバータ回路１４および１６はループ状に接続され双安定回路１２を構成している。インバータ回路１４は、ＦＥＴＭ２およびＭ４を備えている。インバータ回路１６はＦＥＴＭ１およびＭ３を備えている。ＦＥＴＭ１、Ｍ２、Ｍ５およびＭ６はＮチャネルＭＯＳＦＥＴであり、ＦＥＴＭ３およびＭ４はＰチャネルＭＯＳＦＥＴである。
【0198】
ＦＥＴＭ１（第１ＦＥＴ）およびＭ２（第２ＦＥＴ）において、ソースはグランド電圧ＶＧＮＤが印加されたグランド線１５ｂに接続され、ドレインはそれぞれ記憶ノードＱ１（第１記憶ノード）およびＱ２（第２記憶ノード）に接続され、ゲートはそれぞれ記憶ノードＱ２およびＱ１に接続されている。記憶ノードＱ１とＱ２は相補的なノードである。ＦＥＴＭ１およびＭ２はドライバである。
【0199】
ＦＥＴＭ３（第３ＦＥＴ）およびＭ４（第４ＦＥＴ）において、ソースおよびドレインの一方はそれぞれ記憶ノードＱ１およびＱ２に接続され、ソースおよびドレインの他方はそれぞれ制御線ＣＴＲＬ１（第１制御線）およびＣＴＲＬ２（第２制御線）に接続され、ゲートはワード線ＷＬに接続されている。ＦＥＴＭ３およびＭ４は、リード動作およびライト動作のときはパストランジスタとして機能し、ホールド状態、ストア動作およびリストア動作のときはロードとして機能する。
【0200】
記憶ノードＱ１と制御線ＣＴＲＬ０との間にＦＥＴＭ５と強磁性トンネル接合素子ＭＴＪ１とが接続され、記憶ノードＱ２と制御線ＣＴＲＬ０との間にＦＥＴＭ６と強磁性トンネル接合素子ＭＴＪ２とが接続されている。ＦＥＴＭ５（第１スイッチ）およびＭ６（第２スイッチ）において、ソースおよびドレインの一方は、それぞれ記憶ノードＱ１およびＱ２に接続され、ソースおよびドレインの他方は強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にそれぞれ接続されている。ゲートはスイッチ線ＳＲに接続されている。
【0201】
強磁性トンネル接合素子ＭＴＪ１（第１不揮発性記憶素子）およびＭＴＪ２（第２不揮発性記憶素子）は、それぞれフリー層１７、トンネル絶縁膜１８およびピン層１９を有している。フリー層１７は制御線ＣＴＲＬ０に接続され、ピン層１９はＦＥＴＭ５およびＭ６に接続されている。フリー層１７およびピン層１９は強磁性体からなる。フリー層１７とピン層１９との磁化方向が平行な状態（平行状態）では、ＭＴＪ１およびＭＴＪ２の抵抗値が低くなる。フリー層１７とピン層１９との磁化方向が反平行な状態（反平行状態）では、ＭＴＪ１およびＭＴＪ２の抵抗値が平行状態より高くなる。ＭＴＪ１およびＭＴＪ２は、ＭＴＪ１およびＭＴＪ２の磁化状態（すなわち抵抗値）によりデータをストアする。不揮発性記憶素子としてＭＴＪを例に説明するが、不揮発性記憶素子は、巨大磁気抵抗（ＧＭＲ）素子、ＲｅＲＡＭ（Resistance Random Access Memory）に用いられるような可変抵抗素子、または、ＰＲＡＭ（Phase change RAM）に用いられる相変化素子でもよい。
【0202】
選択回路３２は、制御線ＣＴＲＬ１をビット線ＢＬおよび電源線１５ａのいずれか一方に接続する。選択回路３２ａは、制御線ＣＴＲＬ２をビット線ＢＬＢおよび電源線１５ａのいずれか一方に接続する。パワースイッチ（ＰＳ）３０は、電源１５ｃの電圧ＶＤＤを仮想電源電圧ＶＶＤＤに変換し電源線１５ａに供給する。
【0203】
図２３は、実施例２の仮想電源電圧を用いる仮想電源方式におけるパワースイッチおよび選択回路を示す図である。図２３に示すように、メモリセル１０はＮＶ－ＳＲＡＭセルである。その他の回路構成は図７Ｂと同じである。実施例２では、仮想電源電圧ＶＶＤＤがＶＤＤＨとなるのは、ストア動作およびリストア動作のときであり、電圧ＶＶＤＤ－ＶＧＮＤは例えば１．２Ｖである。仮想電源電圧ＶＶＤＤがＶＤＤＬとなるのは、ホールド状態のときであり、電圧ＶＶＤＤ－ＶＧＮＤは例えば１．０Ｖである。ＦＥＴＭ１０～Ｍ１２がオフするのは、リード動作およびライト動作のときである。
【0204】
［仮想接地方式のメモリセルの説明］
図２４は、実施例２における仮想接地方式のメモリセル１０の回路図である。図２４に示すように、仮想接地方式では、パワースイッチ３０がグランド線１５ｂ（仮想グランド線）とグランド１５ｄとの間に設けられている。ＦＥＴＭ１～Ｍ６の代わりにＦＥＴＭ１ａ～Ｍ６ａが設けられている。ＦＥＴＭ１ａ、Ｍ２ａ、Ｍ５ａおよびＭ６ａは、ＰチャネルＦＥＴであり、ＦＥＴＭ３ａおよびＭ４ａはＮチャネルＦＥＴである。
図２４は、実施例２における仮想接地方式のメモリセル１０の回路図である。図２４に示すように、仮想接地方式では、パワースイッチ３０がグランド線１５ｂ（仮想グランド線）とグランド１５ｄとの間に設けられている。ＦＥＴＭ１～Ｍ６の代わりにＦＥＴＭ１ａ～Ｍ６ａが設けられている。ＦＥＴＭ１ａ、Ｍ２ａ、Ｍ５ａおよびＭ６ａは、ＰチャネルＦＥＴであり、ＦＥＴＭ３ａおよびＭ４ａはＮチャネルＦＥＴである。
【0205】
ＦＥＴＭ１ａおよびＭ２ａのソースは電源線１５ａに接続されている。ＭＴＪ１およびＭＴＪ２のピン層１９は制御線ＣＴＲＬ０に接続され、フリー層１７はＦＥＴＭ５およびＭ６に接続されている。選択回路３２は、制御線ＣＴＲＬ１をビット線ＢＬおよびグランド線１５ｂのいずれか一方に接続する。選択回路３２ａは、制御線ＣＴＲＬ２をビット線ＢＬＢおよびグランド線１５ｂのいずれか一方に接続する。パワースイッチ（ＰＳ）３０は、グランド１５ｄの電圧ＶＧＮＤを仮想接地電圧ＶＶＧＮＤに変換しグランド線１５ｂに供給する。その他の構成は、仮想電源方式の図２２と同じであり説明を省略する。
【0206】
図２５は、実施例２の仮想接地方式におけるパワースイッチおよび選択回路を示す図である。図２５に示すように、選択回路３２ｂは、読出書込回路３４に接続されるビット線ＢＬおよびＢＬＢとグランド線１５ｂとのいずれかを制御線ＣＴＲＬ１およびＣＴＲＬ２に接続する。パワースイッチ３０は、ＦＥＴＰＳ１ａおよびＰＳ２ａを備えている。ＦＥＴＰＳ１ａおよびＰＳ２ａはＮチャネルＦＥＴである。ＦＥＴＰＳ１ａはグランド１５ｄＬとグランド線１５ｂとの間に接続され、ＦＥＴＰＳ２ａはグランド１５ｄＨとグランド線１５ｂとの間に接続されている。グランド１５ｄＬおよび１５ｄＨにはそれぞれグランド電圧ＶＧＮＤＬおよび電圧ＶＧＮＤＨが供給されている。
【0207】
ＦＥＴＰＳ１ａおよびＰＳ２ａのゲートにはそれぞれ信号ＶＰＳ１およびＶＰＳ２が入力する。信号ＶＰＳ１およびＶＰＳ２がそれぞれハイレベルおよびローレベルのとき、ＦＥＴＰＳ１ａおよびＰＳ２ａはそれぞれオンおよびオフし、仮想接地電圧ＶＶＧＮＤはＶＧＮＤＬとなる。仮想接地電圧ＶＶＧＮＤがＶＧＮＤＬとなるのは、ストア動作およびリストア動作のときであり、ＶＤＤ－ＶＶＧＮＤは例えば１．２Ｖである。信号ＶＰＳ１およびＶＰＳ２がそれぞれローレベルおよびハイレベルのとき、ＦＥＴＰＳ１ａおよびＰＳ２ａはそれぞれオフおよびオンし、仮想接地電圧ＶＶＧＮＤはＶＧＮＤＨとなる。仮想接地電圧ＶＶＧＮＤがＶＧＮＤＨとなるのは、ホールド状態のときであり、ＶＤＤ－ＶＶＧＮＤは例えば１．０Ｖである。信号ＶＰＳ１ａおよびＶＰＳ２ａがともにローレベルのとき、ＦＥＴＰＳ１ａおよびＰＳ２ａはともにオフし、仮想接地電圧ＶＶＧＮＤが遮断される。仮想接地電圧ＶＶＧＮＤが遮断されるのは、シャットダウン状態のときである。
【0208】
プリチャージ／選択回路３３ａは、ＦＥＴＭ１０～Ｍ１２を備えている。電源１５ｃと制御線ＣＴＲＬ１との間にＦＥＴＭ１０が接続されている。電源１５ｃと制御線ＣＴＲＬ２との間にＦＥＴＭ１１が接続されている。制御線ＣＴＲＬ１とＣＴＲＬ２との間にＦＥＴＭ１２が接続されている。ＦＥＴＭ１０～Ｍ１２のゲートには選択信号Ｓｅｌが入力する。選択信号Ｓｅｌがローレベルのとき、ＦＥＴＭ１０～Ｍ１２はオンし、制御線ＣＴＲＬ１およびＣＴＲＬ２に電源電圧ＶＤＤが印加される。ＦＥＴＭ１０～Ｍ１２がオンするのは、リード動作のプリチャージのときである。選択信号Ｓｅｌがハイレベルのとき、ＦＥＴＭ１０～Ｍ１２はオフし、選択回路３２ｂは制御線ＣＴＲＬ１およびＣＴＲＬ２をビット線ＢＬおよびＢＬＢまたはグランド線１５ｂに接続する。
【0209】
以下仮想電源方式を例に、実施例２のメモリアレイおよび動作について説明する。
【0210】
［メモリアレイの説明］
図２６は、実施例２におけるメモリアレイのブロック図である。図２６に示すように、メモリアレイ２２は、メモリセル１０を有する複数のブロック２４に分割されている。ブロック２４の個数は適宜設計可能である。メモリアレイ２２内には複数のメモリセル１０がマトリックス状に配置されている。メモリアレイ２２内には、行方向にワード線ＷＬおよびスイッチ線ＳＲが延伸し、列方向に制御線ＣＴＲＬ０～ＣＴＲＬ２が延伸している。各メモリセル１０には、ワード線ＷＬ、スイッチ線ＳＲ、制御線ＣＴＲＬ０～ＣＴＲＬ２が接続されている。図２６では、１列からｎ列の制御線ＣＴＲＬ１およびＣＴＲＬ２をそれぞれ制御線ＣＴＲＬ１１およびＣＴＲＬ２１からＣＴＲＬ１ｎおよびＣＴＲＬ２ｎと示している。
図２６は、実施例２におけるメモリアレイのブロック図である。図２６に示すように、メモリアレイ２２は、メモリセル１０を有する複数のブロック２４に分割されている。ブロック２４の個数は適宜設計可能である。メモリアレイ２２内には複数のメモリセル１０がマトリックス状に配置されている。メモリアレイ２２内には、行方向にワード線ＷＬおよびスイッチ線ＳＲが延伸し、列方向に制御線ＣＴＲＬ０～ＣＴＲＬ２が延伸している。各メモリセル１０には、ワード線ＷＬ、スイッチ線ＳＲ、制御線ＣＴＲＬ０～ＣＴＲＬ２が接続されている。図２６では、１列からｎ列の制御線ＣＴＲＬ１およびＣＴＲＬ２をそれぞれ制御線ＣＴＲＬ１１およびＣＴＲＬ２１からＣＴＲＬ１ｎおよびＣＴＲＬ２ｎと示している。
【0211】
メモリアレイ２２に対応し、制御回路２８、パワースイッチ３０および周辺回路３８が設けられている。制御回路２８は、パワースイッチ３０および周辺回路３８を制御する。周辺回路３８は、ＷＬデコーダ３１、選択回路３２ｂ、プリチャージ／選択回路３３ａ、読出書込回路３４、ＳＲデコーダ３５および列デコーダ３６を備えている。
【0212】
リード動作およびライト動作において、選択回路３２ｂは制御線ＣＴＲＬ１１およびＣＴＲＬ２１からＣＴＲＬ１ｎおよびＣＴＲＬ２ｎにそれぞれビット線ＢＬ１およびＢＬＢ１からＢＬｎおよびＢｌＢｎを接続する。ＷＬデコーダ３１は行アドレスに基づきワード線ＷＬを選択する。読出書込回路３４は列アドレスに基づきビット線ＢＬ１およびＢＬＢ１からＢＬｎおよびＢＬＢｎから選択する列に対応するビット線ＢＬおよびＢＬＢを選択する。プリチャージ／選択回路３３ａはビット線ＢＬおよびＢＬＢをプリチャージする。読出書込回路３４は、選択されたメモリセル１０の双安定回路１２にデータを書き込みまたは双安定回路１２からデータを読み出しバス２５に出力する。
【0213】
ストア動作およびリストア動作において、選択回路３２ｂは制御線ＣＴＲＬ１１およびＣＴＲＬ２１からＣＴＲＬ１ｎおよびＣＴＲＬ２ｎに電源線１５ａを接続する。ストア動作において、ＳＲデコーダ３５は行アドレスに基づきスイッチ線ＳＲを選択する。列デコーダ３６は列アドレスに基づき制御線ＣＴＲＬ０を選択する。ＷＬデコーダ３１および列デコーダ３６に選択されたメモリセル１０において双安定回路１２のデータが強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に不揮発的にストアされる。
【0214】
【0215】
図２７（ａ）に示すように、双安定回路１２において、記憶ノードＱ１およびＱ２の電圧がそれぞれＨ（例えば１．２Ｖ）およびＬ（例えば０Ｖ）に設定されている場合について説明する。双安定回路１２のデータを読み出すリード動作のとき、制御回路２８は選択回路３２ｂに制御線ＣＴＲＬ１およびＣＴＲＬ２をビット線ＢＬおよびＢＬＢとして機能させる。例えば制御回路２８は図２３のＦＥＴＭ１０～Ｍ１２をオフさせ、トランスファーゲートＭ１３およびＭ１４をオンさせる。制御回路２８は、ワード線ＷＬをＬ（例えば０Ｖ）とし、ＦＥＴＭ５およびＭ６をオフさせ（例えばスイッチ線ＳＲをＬ（例えば０Ｖ）とする）、制御線ＣＴＲＬ０をＬ（例えば０Ｖ）に設定する。読出書込回路３４は制御線ＣＴＲＬ１およびＣＴＲＬ２をＨ（例えば１．２Ｖ）とし、双安定回路のデータを読み出す。
【0216】
図２７（ｂ）に示すように、双安定回路１２にデータを書き込むライト動作について、記憶ノードＱ１の電圧をＨからＬに書き換え、記憶ノードＱ２の電圧をＬからＨに書き換える場合を例に説明する。制御回路２８は選択回路３２ｂに制御線ＣＴＲＬ１およびＣＴＲＬ２をビット線ＢＬおよびＢＬＢとして機能させる。制御回路２８は、ワード線ＷＬをＬとし、ＦＥＴＭ５およびＭ６をオフさせ、制御線ＣＴＲＬ０をＬとする。読出書込回路３４はビット線ＢＬおよびＢＬＢをそれぞれＬ（例えば０Ｖ）およびＨ（例えば１．２Ｖ）に設定する。これにより、記憶ノードＱ１およびＱ２にそれぞれＬおよびＨが書き込まれる。
【0217】
図２７（ｃ）に示すように、双安定回路１２が揮発的にデータを保持するホールド状態のとき、制御回路２８はパワースイッチ３０および選択回路３２ｂに制御線ＣＴＲＬ１およびＣＴＲＬ２にＨとして電圧ＶＤＤＨ（例えば１．２Ｖ）を印加させる。例えば制御回路２８は図２３のＦＥＴＭ１０～Ｍ１２をオンさせ、トランスファーゲートＭ１３およびＭ１４をオフさせ、ＦＥＴＰＳ１をオン、ＰＳ２をオフさせる。制御回路２８は、ワード線ＷＬをＨ（例えば１．２Ｖ）とし、ＦＥＴＭ５およびＭ６をオフさせ、制御線ＣＴＲＬ０をＬとする。これにより、記憶ノードＱ１およびＱ２はそれぞれＨおよびＬに維持される。以上のように、リード動作、ライト動作およびホールド状態では、ＦＥＴＭ５およびＭ６がオフするため、ＭＴＪ１およびＭＴＪ２の影響は双安定回路１２に及ばない。
【0218】
双安定回路１２のデータをＭＴＪ１およびＭＴＪ２に不揮発的にストアする動作について説明する。ストア動作では、ＭＴＪ１およびＭＴＪ２の一方を高抵抗に設定するＨ－ストア動作（第１ストア動作）とＭＴＪ１およびＭＴＪ２の他方を低抵抗に設定するＬ－ストア動作（第２ストア動作）とを行う。Ｈ－ストア動作とＬ－ストア動作のいずれを先に実行してもよい。Ｈ－ストア動作とＬ－ストア動作との間をホールド状態としてもよい。
【0219】
図２８（ａ）に示すように、記憶ノードＱ１およびＱ２がそれぞれＨおよびＬの場合を例に説明する。Ｈ－ストア動作のとき、制御回路２８はパワースイッチ３０および選択回路３２ｂに制御線ＣＴＲＬ１およびＣＴＲＬ２にＨとして電圧ＶＤＤＨを印加させる。制御回路２８は、ワード線ＷＬをＬとし、ＦＥＴＭ５およびＭ６をオン（例えば電圧ＶＳＲを０．７Ｖとする）させ、制御線ＣＴＲＬ０をＬとする。これにより、記憶ノードＱ１からＭＴＪ１を介し制御線ＣＴＲＬ０に電流Ｉｍ１が流れる。よって、ＭＴＪ１は反平行状態となり高抵抗となる。
【0220】
図２８（ｂ）に示すように、Ｌ－ストア動作のとき、制御回路２８はパワースイッチ３０および選択回路３２ｂに制御線ＣＴＲＬ１およびＣＴＲＬ２にＨとして電圧ＶＤＤＨを印加させる。制御回路２８は、ワード線ＷＬをＨ´（例えば０．８Ｖ）とし、ＦＥＴＭ５およびＭ６をオン（例えば電圧ＶＳＲを０．７Ｖとする）させ、制御線ＣＴＲＬ０をＶｃ（例えば０．５Ｖ）とする。これにより、制御線ＣＴＲＬ０から記憶ノードＱ２へＭＴＪ２を介し電流Ｉｍ２が流れる。よって、ＭＴＪ２は平行状態となり低抵抗となる。
【0221】
図２８（ａ）および図２８（ｂ）のように、ＦＥＴＭ１およびＭ２がＮ型チャネルとき、Ｈ－ストア動作（第１ストア動作）のワード線ＷＬの電圧ＶＷＬ（第１電圧）は、Ｌ－ストア動作（第２ストア動作）の電圧ＶＷＬ（第４電圧）より低く、Ｈ－ストア動作の制御線ＣＴＲＬ０の電圧Ｖｃ（第３電圧）は、Ｌ－ストア動作の電圧Ｖｃ（第６電圧）より低い。Ｈ－ストア動作およびＬ－ストア動作における制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧（第２電圧および第５電圧）はグランド線１５ｂの電圧ＶＧＮＤより高い。これにより、双安定回路１２のデータをＭＴＪ１およびＭＴＪ２にストアできる。なお、図２４のように、ＦＥＴＭ１ａおよびＭ２ａがＰ型チャネルのとき、第１電圧は、第４電圧より高く、第３電圧は、第６電圧より高い。第２電圧および第５電圧は電源線１５ａの電圧ＶＤＤより低い。
【0222】
図２８（ｃ）に示すように、ストア動作の後に電源をシャットダウンする（電圧ＶＶＤＤ－ＶＧＮＤを０Ｖとする）シャットダウン状態とする。シャットダウン状態のとき、制御回路２８はパワースイッチ３０および選択回路３２ｂに制御線ＣＴＲＬ１およびＣＴＲＬ２にＬとして電圧ＶＧＮＤ（例えば０Ｖ）を印加させる。制御回路２８は、ワード線ＷＬをＬとし、ＦＥＴＭ５およびＭ６をオフさせ、制御線ＣＴＲＬ０をＬとする。このように、制御回路２８はメモリセル１０の電源をシャットダウンとする。シャットダウン状態では、ＭＴＪ１およびＭＴＪ２はそれぞれ高抵抗および低抵抗に維持される。なお、制御回路２８および周辺回路３８の電源はシャットダウンしてもよいししなくてもよい。
【0223】
図２９に示すように、ＭＴＪ１およびＭＴＪ２がそれぞれ高抵抗および低抵抗の場合を例に説明する。ＭＴＪ１およびＭＴＪ２のデータを双安定回路１２にリストアするリストア動作のとき、制御回路２８はパワースイッチ３０および選択回路３２ｂに制御線ＣＴＲＬ１およびＣＴＲＬ２をＬからＨ´（例えば１．０Ｖ）に立ち上げる。制御回路２８は、ワード線ＷＬをＬ´（例えば０．１Ｖ）とし、ＦＥＴＭ５およびＭ６をオンさせ（例えば電圧ＶＳＲを０．７Ｖとする）、制御線ＣＴＲＬ０をＬとする。制御線ＣＴＲＬ１からＦＥＴＭ３およびＭ５を介しＭＴＪ１に電流Ｉｍ３が流れる。同様に、制御線ＣＴＲＬ２からＦＥＴＭ４およびＭ６を介しＭＴＪ２に電流Ｉｍ４が流れる。ＭＴＪ１およびＭＴＪ２はそれぞれ高抵抗および低抵抗なため、電流Ｉｍ４はＩｍ３より大きい。これにより、記憶ノードＱ２の電圧は記憶ノードＱ１の電圧より速く低くなる。よって、記憶ノードＱ１およびＱ２はそれぞれＨおよびＬに安定する。以上によりリストア動作が完了する。リストア動作の後はホールド状態とすることで、双安定回路１２は揮発的にデータを保持する。また、リード動作およびライト動作を行う。
【0224】
図２７（ａ）および図２７（ｂ）のように、制御回路２８は、双安定回路１２にデータを揮発的にライトするライト動作並びに双安定回路１２からリードするリード動作のときＦＥＴＭ５およびＭ６をオフする。図２８（ａ）、図２８（ｂ）および図２９のように、双安定回路１２からＭＴＪ１およびＭＴＪ２にデータを不揮発的にストアするストア動作のとき並びにＭＴＪ１およびＭＴＪ２から双安定回路１２にデータをリストアするリストア動作のときＦＥＴＭ５およびＭ６をオンする。これにより、ライト動作およびリード動作のとき、ＭＴＪ１およびＭＴＪ２が双安定回路１２に影響することを抑制できる。
【0225】
［シミュレーション３］
実施例２における適切なチャネル幅および電圧をシミュレーションした。シミュレーション３では、以下のステップＳ１～Ｓ５を行い、各チャネル幅および電圧を決定した。まず、比較例３（６Ｔ－ＳＲＡＭ）の類推により、以下のように各ＦＥＴのチャネル幅を設定した。各ＦＥＴのチャネル長は６０ｎｍである。
ＦＥＴＭ１、Ｍ２：ＷＤＲＶ＝１５０ｎｍ
ＦＥＴＭ３，Ｍ４：ＷＬＰ＝１００ｎｍ
ＦＥＴＭ５、Ｍ６：ＷＳＲ＝１００ｎｍ
実施例２における適切なチャネル幅および電圧をシミュレーションした。シミュレーション３では、以下のステップＳ１～Ｓ５を行い、各チャネル幅および電圧を決定した。まず、比較例３（６Ｔ－ＳＲＡＭ）の類推により、以下のように各ＦＥＴのチャネル幅を設定した。各ＦＥＴのチャネル長は６０ｎｍである。
ＦＥＴＭ１、Ｍ２：ＷＤＲＶ＝１５０ｎｍ
ＦＥＴＭ３，Ｍ４：ＷＬＰ＝１００ｎｍ
ＦＥＴＭ５、Ｍ６：ＷＳＲ＝１００ｎｍ
【0226】
［ステップＳ１］
ステップＳ１では、実施例２の双安定回路１２の４Ｔセル（ＦＥＴＭ１～Ｍ４）のホールド状態におけるＳＮＭからＦＥＴＭ３およびＭ４のチャネル幅ＷＬＰを決定した。図３０は、シミュレーション３におけるホールド状態のＷＬＰに対するＳＮＭおよびスタンバイパワーを示す図である。ＦＥＴＭ１およびＭ２のチャネル幅ＷＤＲＶは１５０ｎｍ、ワード線ＷＬの電圧ＶＷＬは１．２Ｖ、制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧ＶＤＤＨは１．２Ｖである。ＳＮＭは、ＴＴ、ＳＳ、ＳＦ、ＦＳおよびＦＦについて図示した。スタンバイパワーは、実施例２（４Ｔセル）のシミュレーション結果を実線、比較例３（６Ｔセル）のシミュレーション結果を破線とした。
ステップＳ１では、実施例２の双安定回路１２の４Ｔセル（ＦＥＴＭ１～Ｍ４）のホールド状態におけるＳＮＭからＦＥＴＭ３およびＭ４のチャネル幅ＷＬＰを決定した。図３０は、シミュレーション３におけるホールド状態のＷＬＰに対するＳＮＭおよびスタンバイパワーを示す図である。ＦＥＴＭ１およびＭ２のチャネル幅ＷＤＲＶは１５０ｎｍ、ワード線ＷＬの電圧ＶＷＬは１．２Ｖ、制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧ＶＤＤＨは１．２Ｖである。ＳＮＭは、ＴＴ、ＳＳ、ＳＦ、ＦＳおよびＦＦについて図示した。スタンバイパワーは、実施例２（４Ｔセル）のシミュレーション結果を実線、比較例３（６Ｔセル）のシミュレーション結果を破線とした。
【0227】
図３０に示すように、ＷＬＰが大きくなるとＳＮＭは大きくなるがスタンバイパワーも大きくなる。ＷＬＰが１０５ｎｍ以上で全てのＳＮＭが８０ｍＶ以上となる。ＷＬＰが１１０ｎｍ以上となるとスタンバイパワーが比較例３を上回る。これらのことからＷＬＰを１０５ｎｍに決定した。
【0228】
［ステップＳ２］
ステップＳ２では、４Ｔセルのリード動作およびホールド状態のＳＮＭからリード動作、ライト動作およびホールド状態のワード線ＷＬの電圧ＶＷＬを決定した。図３１は、シミュレーション３におけるリード動作およびホールド状態のＶＷＬに対するＳＮＭを示す図である。ＦＥＴＭ１およびＭ２のチャネル幅ＷＤＲＶは１５０ｎｍ、ＦＥＴＭ３およびＭ４のチャネル幅ＷＬＰは１０５ｎｍ、制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧ＶＤＤＨは１．２Ｖである。ＳＮＭは、ＴＴ、ＳＳ、ＳＦ、ＦＳおよびＦＦについて図示した。ＶＷＬが０Ｖ付近は、ＦＥＴＭ３およびＭ４をオンするリード動作およびライト動作に対応し、ＶＷＬが１．２Ｖ付近はＦＥＴＭ３およびＭ４をオフするホールド状態に対応する。
ステップＳ２では、４Ｔセルのリード動作およびホールド状態のＳＮＭからリード動作、ライト動作およびホールド状態のワード線ＷＬの電圧ＶＷＬを決定した。図３１は、シミュレーション３におけるリード動作およびホールド状態のＶＷＬに対するＳＮＭを示す図である。ＦＥＴＭ１およびＭ２のチャネル幅ＷＤＲＶは１５０ｎｍ、ＦＥＴＭ３およびＭ４のチャネル幅ＷＬＰは１０５ｎｍ、制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧ＶＤＤＨは１．２Ｖである。ＳＮＭは、ＴＴ、ＳＳ、ＳＦ、ＦＳおよびＦＦについて図示した。ＶＷＬが０Ｖ付近は、ＦＥＴＭ３およびＭ４をオンするリード動作およびライト動作に対応し、ＶＷＬが１．２Ｖ付近はＦＥＴＭ３およびＭ４をオフするホールド状態に対応する。
【0229】
図３１に示すように、ＳＮＭはＶＷＬに依存する。ＶＷＬが０Ｖから高くなるとＳＮＭは大きくなり、ＶＷＬが１．２Ｖから低くなるとＳＮＭは大きくなる。ＶＷＬが０．７Ｖ～０．８ＶにおいてＳＮＭは最も大きくなる。ＶＷＬ＝０Ｖおよび１．２ＶにおいてＳＮＭは８０ｍＶ以上であるため、リード動作およびライト動作のＶＷＬを０Ｖに決定し、ホールド状態のＶＷＬを１．２Ｖに決定した。
【0230】
［ステップＳ３］
ステップＳ３では、Ｈ－ストア動作における電流Ｉｍ１（図２８（ａ）参照）を設計した。電流Ｉｍ１はＭＴＪ１およびＭＴＪ２が平行状態から反平行状態に切り替わる閾値電流Ｉｃの１．２倍を目標とした。ストア動作では、双安定回路１２のデータを保持するため制御線ＣＴＲＬ１およびＣＴＲＬ２はＨ（１．２Ｖ）である。Ｈの記憶ノードＱ１からＭＴＪ１に電流Ｉｍ１を流すため、制御線ＣＴＲＬ０の電圧Ｖｃを０Ｖとする。ＦＥＴＭ５およびＭ６をオンする。記憶ノードＱ１がＬにならないように、ＦＥＴＭ３をオンさせる。このため、ワード線ＷＬの電圧ＶＷＬを０Ｖとする。
ステップＳ３では、Ｈ－ストア動作における電流Ｉｍ１（図２８（ａ）参照）を設計した。電流Ｉｍ１はＭＴＪ１およびＭＴＪ２が平行状態から反平行状態に切り替わる閾値電流Ｉｃの１．２倍を目標とした。ストア動作では、双安定回路１２のデータを保持するため制御線ＣＴＲＬ１およびＣＴＲＬ２はＨ（１．２Ｖ）である。Ｈの記憶ノードＱ１からＭＴＪ１に電流Ｉｍ１を流すため、制御線ＣＴＲＬ０の電圧Ｖｃを０Ｖとする。ＦＥＴＭ５およびＭ６をオンする。記憶ノードＱ１がＬにならないように、ＦＥＴＭ３をオンさせる。このため、ワード線ＷＬの電圧ＶＷＬを０Ｖとする。
【0231】
図３２（ａ）および図３２（ｂ）は、シミュレーション３におけるＨ－ストア動作の電圧ＶＳＲに対するそれぞれ電流Ｉｍ１およびＳＮＭを示す図である。図３２（ａ）に示すように、電圧ＶＳＲが高くなると電流Ｉｍ１が大きくなる。電圧ＶＳＲが０．７Ｖ以上で電流Ｉｍ１は１．２Ｉｃ以上となる。図３２（ｂ）に示すように、電圧ＶＳＲが高くなると、ＳＮＭは小さくなる。電圧ＶＳＲが０．９５Ｖ以上となるとＳＮＭが８０ｍＶを下回る。ＳＮＭが８０ｍＶ以上かつ電流Ｉｍ１が１．２Ｉｃ付近となるように、電圧ＶＳＲを０．７Ｖに決定した。
【0232】
［ステップＳ４］
ステップＳ４では、Ｌ－ストア動作における電流Ｉｍ２（図２８（ｂ）参照）を設計した。電流Ｉｍ２はＭＴＪ１およびＭＴＪ２が反平行状態から平行状態に切り替わる閾値電流Ｉｃの１．２倍以上を目標とした。双安定回路１２のデータを保持するため制御線ＣＴＲＬ１およびＣＴＲＬ２はＨ（１．２Ｖ）である。制御線ＣＴＲＬ０からＬの記憶ノードＱ２にＭＴＪ２を介し電流Ｉｍ２を流すため、制御線ＣＴＲＬ０の電圧ＶｃをＬより高くする。ＦＥＴＭ５およびＭ６をオンするため電圧ＶＳＲはＨ－ストア動作と同じ０．７Ｖとする。ワード線ＷＬの電圧ＶＷＬと制御線ＣＴＲＬ０の電圧Ｖｃを変化させた。
ステップＳ４では、Ｌ－ストア動作における電流Ｉｍ２（図２８（ｂ）参照）を設計した。電流Ｉｍ２はＭＴＪ１およびＭＴＪ２が反平行状態から平行状態に切り替わる閾値電流Ｉｃの１．２倍以上を目標とした。双安定回路１２のデータを保持するため制御線ＣＴＲＬ１およびＣＴＲＬ２はＨ（１．２Ｖ）である。制御線ＣＴＲＬ０からＬの記憶ノードＱ２にＭＴＪ２を介し電流Ｉｍ２を流すため、制御線ＣＴＲＬ０の電圧ＶｃをＬより高くする。ＦＥＴＭ５およびＭ６をオンするため電圧ＶＳＲはＨ－ストア動作と同じ０．７Ｖとする。ワード線ＷＬの電圧ＶＷＬと制御線ＣＴＲＬ０の電圧Ｖｃを変化させた。
【0233】
図３３（ａ）および図３３（ｂ）は、シミュレーション３におけるＬ－ストア動作の電圧Ｖｃに対するそれぞれ電流Ｉｍ２およびＳＮＭを示す図である。ＳＦが最も小さいため、ＳＦをＳＮＭとして示している。図３３（ａ）に示すように、制御線ＣＴＲＬ０の電圧Ｖｃが大きくなると電流Ｉｍ２が大きくなり、ワード線ＷＬの電圧ＶＷＬが大きくなると電流Ｉｍ２が大きくなる。電圧ＶＷＬが低くなると電流Ｉｍ２が小さくなるのは、電圧ＶＷＬが０Ｖ付近ではＦＥＴＭ４が完全にオンし、記憶ノードＱ２の電圧が高くなってしまうためである。
【0234】
図３３（ｂ）に示すように、電圧ＶＷＬを０Ｖから高くするとＳＮＭは大きくなるがＶＷＬが０．４Ｖ以上となるとＳＮＭは小さくなる。ＶＷＬが０．９Ｖでは、ＳＮＭは８０ｍＶより小さくなる。電圧ＶＷＬが高くなるとＦＥＴＭ４がオフし、データを維持できないためである。電圧ＶＷＬを０．５Ｖ～０．８Ｖとすると、電圧Ｖｃを適切に選択することで電流Ｉｍ２＝１．２ＩｃとＳＮＭが１００ｍＶ以上を達成できる。電圧ＶＷＬを０．８Ｖに、電圧Ｖｃを０．５Ｖに決定した。このように、Ｌ－ストア動作の電圧ＶＷＬをＨ－ストア動作の電圧ＶＷＬより高くすることで、Ｌ－ストア動作におけるＳＮＭの低下を抑制できる。
【0235】
また、Ｌ－ストア動作のときの電圧ＶＷＬはＦＥＴＭ３およびＭ４が少しオンする程度が好ましい。よって、ＦＥＴＭ１およびＭ２がＮ型チャネルのとき、Ｌ－ストア動作における電圧ＶＷＬは制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧より低いことが好ましい。また、ＦＥＴＭ１ａおよびＭ２ａがＰ型チャネルのとき、第２ストア動作における電圧ＶＷＬは制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧より高いことが好ましい。これにより、ＳＮＭを大きくできる。第２ストア動作のときの電圧ＶＷＬは、ＶＧＮＤ＋１／４（ＶＤＤ－ＶＧＮＤ）以上かつＶＤＤ－１／４（ＶＤＤ－ＶＧＮＤ）以下が好ましい。
【0236】
［ステップＳ５］
ステップＳ５では、リストア動作におけるスイッチ線ＳＲの電圧ＶＳＲおよびワード線ＷＬの電圧ＶＷＬを決定した。リストア動作では、制御線ＣＴＲＬ０の電圧Ｖｃを０Ｖとし、制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧を上昇させる。制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧を電圧ＶＤＤＨ（１．２Ｖ）まで上昇させなくても双安定回路１２にデータは復帰される。そこで、リストア動作では、制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧を１．０Ｖまで引き上げたところで終了する。リストア動作後に、例えばホールド状態とするときに制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧をＶＤＤＨ（１．２Ｖ）まで上昇させる。これにより、制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧が１．０Ｖ以上において電圧ＶＳＲを０Ｖに、電圧ＶＷＬを１．０Ｖ以上にできるため消費電力を削減できる。
ステップＳ５では、リストア動作におけるスイッチ線ＳＲの電圧ＶＳＲおよびワード線ＷＬの電圧ＶＷＬを決定した。リストア動作では、制御線ＣＴＲＬ０の電圧Ｖｃを０Ｖとし、制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧を上昇させる。制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧を電圧ＶＤＤＨ（１．２Ｖ）まで上昇させなくても双安定回路１２にデータは復帰される。そこで、リストア動作では、制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧を１．０Ｖまで引き上げたところで終了する。リストア動作後に、例えばホールド状態とするときに制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧をＶＤＤＨ（１．２Ｖ）まで上昇させる。これにより、制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧が１．０Ｖ以上において電圧ＶＳＲを０Ｖに、電圧ＶＷＬを１．０Ｖ以上にできるため消費電力を削減できる。
【0237】
図３４（ａ）および図３４（ｂ）は、シミュレーション３におけるリストア動作のそれぞれＦＦおよびＦＳの電圧ＶＳＲに対するＳＮＭを示す図である。制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧が１．０ＶのときのＳＮＭである。図３４（ａ）および図３４（ｂ）に示すように、ＦＥＴＭ３およびＭ４がオフした状態（例えばＶＷＬ＝０．８Ｖ）で、スイッチ線ＳＲの電圧ＶＳＲを高くするとＨの記憶ノードＱ１の電圧が低下し、ＳＮＭが小さくなる。ワード線ＷＬの電圧ＶＷＬを低くしＦＥＴＭ３およびＭ４をオンさせることで、Ｈの記憶ノードＱ１に制御線ＣＴＲＬ１から電流が流れ、記憶ノードＱ１のＨを維持でき、ＳＮＭが大きくなる。電圧ＶＷＬを低くしすぎるとＬの記憶ノードＱ２の電圧が高くなりＳＮＭが低下する。これらを考慮し、電圧ＶＳＲをストア動作と同じ０．７Ｖに決定し、電圧ＶＷＬを０．１Ｖに決定した。
【0238】
リストア動作を実行するとき、ワード線ＷＬの電圧ＶＷＬは、ライト動作のときの記憶ノードＱ１およびＱ２のうち低い方の電圧ＶＤＤ（例えば０Ｖ）より高く、記憶ノードＱ１およびＱ２のうち高い方の電圧ＶＧＮＤ（例えば１．２Ｖ）より低い。これにより、図３４（ａ）および図３４（ｂ）のように、ＳＮＭを大きくできる。リストア動作のときの電圧ＶＷＬは、ＦＥＴＭ１およびＭ２がＮ型チャネルとき、ＶＧＮＤ＋１／４（ＶＤＤ－ＶＧＮＤ）より低いことが好ましく、ＦＥＴＭ１ａおよびＭ２ａがＰ型チャネルとき、ＶＤＤ－１／４（ＶＤＤ－ＶＧＮＤ）より高いことが好ましい。
【0239】
表５は、以上のステップＳ１～Ｓ５に基づき決定した、各ＦＥＴのチャネル幅、各電圧を示す。
【表5】
【0240】
表５において、リード動作、ライト動作、Ｈ－ストア動作およびＬ－ストア動作におけるワード線ＷＬの電圧ＶＷＬは、アクセスするメモリセル１０における電圧ＶＷＬである。アクセスしないメモリセル１０の電圧ＶＷＬはＦＥＴＭ３およびＭ４がオフする１．２Ｖ（ハイレベル）である。
【0241】
表５では、ホールド状態、リード動作およびライト動作のときに、スイッチ線ＳＲの電圧ＶＳＲとしてＬより低い－０．２Ｖを印加している。これは、ＦＥＴＭ５およびＭ６のリーク電流を抑制するためである。電圧ＶＳＲはＦＥＴＭ５およびＭ６がオフする電圧であればよい。ホールド状態、リード動作およびライト動作のときのＦＥＴＭ５およびＭ６のリーク電流を抑制するためには、制御線ＣＴＲＬ０の電圧ＶｃをＬより高くしてもよい。例えば電圧Ｖｃを０．０５Ｖとしてもよい。電圧ＶＳＲをＬより低くし、かつ電圧ＶｃをＬより高くしてもよい。
【0242】
Ｈ－ストア動作、Ｌ－ストア動作およびリストア動作における電圧ＶＳＲは、ＦＥＴＭ５およびＭ６がオンする程度であればよい。ホールド状態におけるワード線ＷＬの電圧ＶＷＬはＦＥＴＭ３およびＭ４がオフする程度の電圧であればよく、リード動作、ライト動作、Ｈ－ストア動作およびリストア動作の電圧ＶＷＬはＦＥＴＭ３およびＭ４がオンする程度であればよい。チャネル幅および各電圧は表５の例に限らず適宜設定できる。
【0243】
表５の数値を用い、各状態および動作におけるＳＮＭをシミュレーションした。図３５（ａ）は、実施例２におけるＳＮＭを示す図である。図３５（ａ）に示すように、ホールド状態のＦＳのＳＮＭが最も小さい。全ての状態および動作の全てのコーナにおいてＳＮＭは８０ｍＶ以上である。ＴＴでは、全ての状態および動作においてＳＮＭは１００ｍＶ以上である。
【0244】
【0245】
図３５（ｂ）に示すように、比較例３では、ＶＶＤＤ＝１．２Ｖとする通常動作に対するＶＶＤＤ＝０．８Ｖとするスリープ状態の削減率は４４％である。比較例３のＶＶＤＤ＝１．２Ｖに対する実施例２のＶＶＤＤ＝１．２Ｖのときのスタンバイパワーの削減率は１１％である。さらに、実施例２におけるＶＶＤＤ＝１．２Ｖに対するシャットダウン状態のスタンバイパワーの削減率は９９．９９％である。
【0246】
以上のように、実施例２では、ＦＥＴＭ１およびＭ２を第１導電型のチャネルのＦＥＴとし、ＦＥＴＭ３およびＭ４を第１導電型と反対の第２導電型のチャネルのＦＥＴとし、ＦＥＴＭ３およびＭ４をパストランジスタおよびロードとして用いる。これにより、スタンバイパワーを低くできかつトランジスタの個数を６個にできるため小型化ができる。
【0247】
［実施例２の変形例１］
図３６は、実施例２の変形例１に係るメモリセルの回路図である。図３６に示すように、実施例２の変形例１では、実施例１の図６の記憶ノードＱ１と制御線ＣＴＲＬ０との間にＦＥＴＭ５およびＭＴＪ１が接続され、記憶ノードＱ２と制御線ＣＴＲＬ０との間にＦＥＴＭ６およびＭＴＪ２が接続されている。このように、双安定回路１２を実施例１およびその変形例の双安定回路としてもよい。図７Ｂおよび図２３と同様に、制御線ＣＴＲＬ１およびＣＴＲＬ２の端にプリチャージ／選択回路３３ａが接続し、制御線ＣＴＲＬ１およびＣＴＲＬ２の他の端に選択回路３２ｂが接続されていてもよい。
図３６は、実施例２の変形例１に係るメモリセルの回路図である。図３６に示すように、実施例２の変形例１では、実施例１の図６の記憶ノードＱ１と制御線ＣＴＲＬ０との間にＦＥＴＭ５およびＭＴＪ１が接続され、記憶ノードＱ２と制御線ＣＴＲＬ０との間にＦＥＴＭ６およびＭＴＪ２が接続されている。このように、双安定回路１２を実施例１およびその変形例の双安定回路としてもよい。図７Ｂおよび図２３と同様に、制御線ＣＴＲＬ１およびＣＴＲＬ２の端にプリチャージ／選択回路３３ａが接続し、制御線ＣＴＲＬ１およびＣＴＲＬ２の他の端に選択回路３２ｂが接続されていてもよい。
【0248】
メモリセル１０へのアクセス間隔が短い場合には、データを双安定回路１２にＵＬＶリテンションし、アクセス間隔が長い場合にはデータをＭＴＪ１およびＭＴＪ２にストアし、シャットダウンする。これにより、消費電力をより削減できる。
【実施例3】
【0249】
実施例３は、BinaryNETまたはXNOR-NETなどの２値化ニューラルネットワーク（ＢＮＮ：Binary Neural Network）への応用例である。ＢＮＮは、推論精度をあまり劣化させずに、省電力および少ないメモリで実現可能でありエッジコンピューティングへの応用が期待されている。エッジコンピューティングでは、常に学習や推論をしていることはないが、ＢＮＮ装置に記憶された重みなどのデータをメモリに保持しておく必要がある。したがって、メモリの待機時電力の削減が課題になる。ＵＬＶＲ-ＳＲＡＭまたはＮＶ-ＳＲＡＭをＢＮＮ装置（ＢＮＮアクセラレータ）のメモリ部分に用いることで、メモリの待機時電力の削減が可能になる。
【0250】
図３７は、実施例３におけるＢＮＮモデルを示す図である。以下では、Batch Normalization Free Technique(Y. Yonekawa and H. Nakahara, “On-chip Memory Based Binarized Convolutional Deep Neural Network Applying Batch Normalization Free Technique on an FPGA”, 2017 IEEE International Parallel and Distributed Processing Symposium Workshops, pp. 98-105,2017)を用いたＢＮＮモデルについて示す。
【0251】
図３７に示すように、Ｘ層、Ｙ層およびＺ層の３層を例に説明する。層の数は４層以上でもよい。Ｘ層はノードｘ１～ｘｎを有し、Ｙ層はノードｙ１～ｙｎを有し、Ｚ層はノードｚ１～ｚｎを有する。ノードｘ１～ｘｎ、ｙ１～ｙｎおよびｚ１～ｚｎは各々１ビットである。Ｘ層の各ノードｘ１～ｘｎの出力はそれぞれ１ビットの重みｗ１ｉ～ｗｎｉ（ｉは１～ｎの整数）が積算されノードｙｉに入力する。さらに、ノードｙｉにはノードｌから整数バイアスＷ０ｉが入力する。これらの総和に対して評価関数を通すことでノードｙｉの出力を得る。すべてのｉ（１からｎまでの整数）について上記演算を行うことで、すべてのノードｙｉのデータが求まる。Ｙ層のノードｙｊの出力には１ビットの重みｗ´ｊ１～ｗ´ｊｎ（ｊは１～ｎの整数）が積算され各ノードｚｋ（ｋは１からｎの整数）に入力する。ノードｚｊにはノードｌから整数バイアスＷ´ｊ０が入力する。すべてのｊ（1からｎのまでの整数）について上記演算を行い、各ノードｚｊではそれぞれの入力を加算していく。この演算終了後、これらの総和に対して評価関数を通すことで各ノードｚｋ（ｋ＝１～ｎ）の出力を得る。重み行列ｗ１１～ｗｎｎおよびｗ´１１～ｗ´ｎｎの各データは１ビットであり、整数バイアス列Ｗ０１～Ｗ０ｎおよびＷ´１０～Ｗ´ｎ０の各データは整数（多ビット）である。Ｚ層以降に層が存在する場合も同様である。
【0252】
実施例３では、Ｘ層からＹ層を算出する演算は、ノードｘ１～ｘｎからノードｙ１への実線に相当する演算を行い、次にノードｘ１～ｘｎからノードｙ２への破線に相当する演算を行い、次にノードｘ１～ｘｎからノードｙ３への点線に相当する演算を行う。その後順次ノードｙ４～ｙｎへの演算を行う。これをｎ－ｔｏ－１コネクションという。Ｙ層からＺ層を算出する演算は、ノードｙ１からノードｚ１～ｚｎへの実線の演算を行い、次にノードｙ２からノードｚ１～ｚｎへの破線の演算を行い、次にノードｙ３からノードｚ１～ｚｎへの点線の演算を行う。これを１－ｔｏ－ｎコネクションという。１－ｔｏ－ｎコネクションの実線および破線の演算はそれぞれｎ－ｔｏ－１コネクションの破線および点線の演算と並列に行うことができる。
【0253】
図３８は、実施例３におけるｎ－ｔｏ－１コネクションの演算を行う演算回路のブロック図である。図３８に示すように、演算回路５０は、メモリ５１および処理部５２を備えている。処理部５２は、ＸＮＯＲ回路５３、カウンタ５４、加算器５５、評価部５６および出力部５７を備えている。入力部４８はｎビットのラッチ回路であり、ノードｘ1～ｘｎのデータを保持する。ＸＮＯＲ回路５３は、入力部４８からノードｘ１～ｘｎのデータを取得し、メモリ５１から重み列ｗ１ｉ～ｗｎｉを取得し、ノードｘ１～ｘｎのデータと重み列ｗ１ｉ～ｗｎｉとをＸＮＯＲ演算する。カウンタ５４は、ＸＮＯＲ回路５３の出力をビットカウントし総和を演算する。すなわち、ｎ個のＸＮＯＲ回路５３の出力のビットが１の個数を演算する。加算器５５は、メモリ５１から整数バイアスＷ０ｉを取得し、カウンタ５４の出力に加算する。評価部５６は、加算器５５の出力を評価関数ｆと比較することで１ビットの結果を出力部５７にノードｙｉのデータとして出力する。出力部５７は１ビットのラッチ回路であり、ノードｙｉのデータを保持する。
【0254】
図３９（ａ）は、実施例３における１－ｔｏ－ｎコネクションの演算を行う演算回路のブロック図である。図３９（ａ）に示すように、演算回路６０は、メモリ６１および処理部６２を備えている。処理部６２は、ＸＮＯＲ回路６３、蓄積器６４、加算器６５、評価部６６および出力部６７を備えている。ＸＮＯＲ回路６３は、出力部５７からノードｙｉのデータを取得し、メモリ６１から重み列ｗ´ｉ１～ｗ´ｉｎを取得し、ノードｙｉのデータと重み列ｗ´ｉ１～ｗ´ｉｎとをＸＮＯＲ演算する。
【0255】
図３９（ｂ）は、蓄積器のブロック図である。図３９（ｂ）に示すように、蓄積器６４は加算器６４ｃおよびラッチ回路６４ｄを備えている。加算器６４ｃはラッチ回路６４ｄの出力とＸＮＯＲ回路６３の出力を加算する。ラッチ回路６４ｄは加算器６４ｃの出力を保持する。ラッチ回路６４ｄは、あらかじめリセットしておき、ｉが１からｎまで変化したときに各ｉにおけるＸＮＯＲ回路６３の出力を順次加え合わせる。そして、ｉ＝ｎのとき演算結果の数値を加算器６５に出力する。このように、蓄積器６４はｎ個のＸＮＯＲ回路６３の出力それぞれについて、ｉ＝１～ｎの出力を蓄積する。
【0256】
図３９（ａ）に戻り、加算器６５は、メモリ６１から整数バイアス列Ｗ´１０～Ｗ´ｎ０を取得し、蓄積器６４の出力列に加算する。評価部６６は、加算器６５の出力列を評価関数ｆと比較することで各々１ビットの結果を出力部６７にノードｚ１～ｚｎのデータとして出力する。出力部６７はｎビットのラッチ回路であり、ノードｚ１～ｚｎのデータを保持する。
【0257】
図４０は、実施例３におけるＢＮＮ装置のブロック図である。図４０に示すように、メモリ５１（第１メモリ）および６１（第２メモリ）は行列状である。メモリ５１は、整数バイアス列Ｗ０１～Ｗ０ｎと重み行列ｗ１１～ｗｎｎを格納する。重みｗ１１～ｗｎｎは各々メモリセル１０（第１メモリセル）に格納される。メモリ５１では、１つのノードｙｉに対応する複数の重みｗ１ｉ～ｗｎｉは同じ行に格納され、異なるノードｙｉに対応する複数の重み（例えばｗ１１～ｗｎ１とｗ１２～ｗｎ２）は異なる行に格納される。同じ行の複数のメモリセル１０は列方向に延伸する複数のビット線ＢＬ（第１ビット線）にそれぞれ接続されている。各整数バイアス（Ｗ０１～Ｗ０ｎ）は、多ビットであり、メモリセル１０に格納される。
【0258】
メモリ６１は、整数バイアス列Ｗ´１０～Ｗ´ｎ０と重み行列ｗ´１１～ｗ´ｎｎを格納する。重みｗ´１１～ｗ´ｎｎは各々メモリセル１０´（第２メモリセル）に格納される。メモリ６１では、１つの第２ノードｙｉに対応する複数の重みｗ´ｉ1～ｗ´ｉｎは同じ行に、異なる第２ノードｙｉに対応する複数の重み（例えばｗ´１１～ｗ´１ｎとｗ´２１～ｗ´２ｎ）は異なる行に格納される。同じ行の複数のメモリセル１０´は列方向に延伸する複数の第２ビット線ＢＬ´にそれぞれ接続されている。各整数バイアス（Ｗ´１０～Ｗ´ｎ０）は、多ビットであり、メモリセル１０´に格納される。
【0259】
メモリ５１および６１に上記のように重み行列を格納することで、処理部５２は、ノードｙｉの処理を行うとき、メモリ５１から複数のビット線ＢＬを介し複数の第１重みｗ１ｉ～ｗｎｉを取得できる。また、処理部６２は、ノードｙｉの処理を行うとき、メモリ６１から第２ビット線ＢＬ´を介し複数の重みｗ´ｉ1～ｗ´ｉｎを取得することができる。これにより、処理部５２および６２において効率的に処理を行うことができる。メモリセル１０および１０´は６Ｔ－ＳＲＡＭセルでもよいが、実施例１、２およびその変形例のメモリセル１０でもよい。処理部５２および６２の少なくとも一部は専用回路として実現されていてもよい。処理部５２および６２の少なくとも一部はプロセッサがソフトウエアと協働し実現されてもよい。この場合、処理部５２および６２の少なくとも一部がプロセッサとなる。
【0260】
演算回路５０では、ＸＮＯＲ回路５３は重み行列ｗ１１～ｗｎｎの列に対応し設けられ、入力部４８のノードｘ１～ｘｎの出力データと重み列ｗ１ｉ～ｗｎｉをＸＮＯＲ演算する。カウンタ５４がＸＮＯＲ回路５３の出力ビットをカウントする。加算器５５、評価部５６および出力部５７は図３８の説明と同じである。
【0261】
演算回路６０では、ＸＮＯＲ回路６３から出力部６７までは重み行列ｗ´１１～ｗ´ｎｎの列に対応し設けられている。ＸＮＯＲ回路６３は、出力部５７のノードｙｉの出力データと重み列ｗ´ｉ１～ｗ´ｉｎをＸＮＯＲ演算する。蓄積器６４から出力部６７までは列ごとに行う。その他の動作は図３９（ａ）の説明と同じである。層が４層以上の場合、出力部６７のノードｚ１～ｚｎは次の層のｎ－ｔｏ－１コネクション処理の入力データ列となる。
【0262】
図４１は、実施例３において処理部５２が行うｎ－ｔｏ－１コネクションの処理を示すフローチャートである。図４１に示すように、処理部５２は、ｉを１に設定する（ステップＳ１０）。処理部５２は、メモリ５１から重み列ｗ１ｉ～ｗｎｉを取得する（ステップＳ１２）。処理部５２は、ノードｘ１～ｘｎのデータと重み列ｗ１ｉ～ｗｎｉとのＸＮＯＲを算出する（ステップＳ１４）。処理部５２は、各ＸＮＯＲの算出結果をビットカウントし総和を演算する（ステップＳ１６）。処理部５２は、メモリ５１から重みＷ０ｉを取得し、ステップＳ１６の総和に加算する（ステップＳ１８）。処理部５２は、ステップＳ１８の結果と評価関数ｆとの比較を行うことで１ビットのノードｙｉのデータを算出し保持する（ステップＳ２０）。処理部５２はｉ＝ｎか判定する（ステップＳ２２）。Ｎｏの場合、処理部５２はｉ＝ｉ＋１としステップＳ１２に進む（ステップＳ２４）。Ｙｅｓの場合、ｎ－ｔｏ－１コネクション処理を終了する。処理部５２は、各回路の動作を制御する制御回路を備え、制御回路がステップＳ１０～Ｓ２４を実行してもよい。
【0263】
図４２は、実施例３において処理部６２が行う１－ｔｏ－ｎコネクションの処理を示すフローチャートである。図４２に示すように、処理部６２は、ｉを１に設定する（ステップＳ３０）。処理部６２は、メモリ６１から重み列ｗ´ｉ１～ｗ´ｉｎを取得する（ステップＳ３２）。処理部６２は、図４１のステップＳ２０からノードｙｉのデータを取得し、ノードｙｉのデータと重み列ｗ´ｉ１～ｗ´ｉｎとのＸＮＯＲを算出する（ステップＳ３４）。処理部６２は、ｎ個のＸＮＯＲの算出結果を各々蓄積する（ステップＳ３６）。処理部６２はｉ＝ｎか判定する（ステップＳ３８）。Ｎｏの場合、処理部６２はｉ＝ｉ＋１とし、ステップＳ３２に戻る（ステップＳ４０）。ステップＳ３８においてＹｅｓのとき、処理部６２は、メモリ６１から重みＷ´１０～Ｗ´ｎ０を取得し、ステップＳ３６のｎ個の結果に各々加算する（ステップＳ４２）。処理部６２は、ステップＳ４２のｎ個の結果と評価関数ｆとの比較を各々行うことで各々１ビットのノードｚ１～ｚｎのデータを算出し保持する（ステップＳ４４）。その後、１－ｔｏ－ｎコネクション処理を終了する。ノードｚ１～ｚｎのデータは次の層のｎ－ｔｏ－１コネクションをするときの入力データ列となる。処理部６２は、各回路の動作を制御する制御回路を備え、制御回路がステップＳ３０～Ｓ４４を実行してもよい。
【0264】
図４３は、実施例３の処理動作を時間軸に沿って示す説明図である。図４３において実施例３の処理動作を、後述するケース１、ケース２の処理動作と比較できるように図示している。処理７１～７４は、層間の演算を示している。例えば処理７１は図３７のＸ層の各ノードｘ１～ｘｎからＹ層の各ノードｙ１～ｙｎを演算する処理であり、処理７２はＹ層の各ノードｙ１～ｙｎからＺ層の各ノードｚ1～ｚｎを演算する処理である。処理７３はＺ層の各ノードｚ1～ｚｎから後段の層の各ノードを演算する処理である。処理７４は、さらに後段の処理である。処理７０は、１個のノードに対応する処理を示す。ｎ－ｔｏ－１コネクション処理では、ｎ個のノードｘ１～ｘｎから１個のノードｙｉを算出する処理が処理７０に対応する。１－ｔｏ－ｎコネクション処理では、１個のノードｙｉからｎ個のノードｚ1～ｚｎを算出する処理が処理７０に対応する。処理７１～７４は、各々ｎ個の処理７０をシーケンシャルに実行する。
【0265】
ケース１では、処理７１～７４は全てｎ－ｔｏ－１コネクション処理、または全て１－ｔｏ－ｎコネクション処理である。この場合、処理７１～７４を並列処理することができない。ケース２では、処理７１および７３は１－ｔｏ－ｎコネクション処理であり、処理７２および７４はｎ－ｔｏ－１コネクション処理である。この場合、処理７１と７２を並列処理することができない。処理７２と処理７３とは並列処理できる。
【0266】
実施例３では、処理７１および７３はｎ－ｔｏ－１コネクション処理であり、処理７２および７４は１－ｔｏ－ｎコネクション処理である。この場合、処理７１のｉ＋１個目の処理７０と処理７２のｉ個目の処理を並列に処理できる。よって、処理７０と処理７１とはｎ＋１個の処理７０の時間で処理できる。処理７２の終了後、処理７３を開始する。処理７３のｉ＋１個目の処理７０と処理７４のｉ個目の処理を並列に処理できる。
【0267】
以上のように、ケース２では、ケース１より処理時間を短縮できるが、実施例３はケース２よりさらに処理時間を短縮できる。
【0268】
【0269】
図４４は、実施例３におけるメモリの例を示すブロック図である。図４４に示すように、メモリ５１および６１の行毎にパワースイッチＰＳ１～ＰＳｎを設ける。さらにパワースイッチＰＳ１～ＰＳｎをそれぞれ別の状態に独立して制御するパワースイッチ制御回路５８を設ける。これにより、行毎に仮想電源電圧ＶＶＤＤ１～ＶＶＤＤｎを設定できる。ｎ－ｔｏ－１コネクション処理および１－ｔｏ－ｎコネクション処理のときに、パワースイッチ制御回路５８は、処理を行うデータが格納された行は、データを読み出し可能な状態となるように第１電源電圧を供給する。パワースイッチ制御回路５８は、それ以外の行を、実施例１のメモリアレイをメモリ５１および６１に用いる場合ではＵＬＶリテンション状態とし、実施例２のメモリアレイを用いる場合ではシャットダウン状態とする。
【0270】
例えば、図４１において処理部５２がｉ番目の処理を行うとき、または、図４２において処理部６２がｉ番目の処理を行うとき、パワースイッチ制御回路５８は、メモリ５１または６１のｉ番目の行に供給する仮想電源電圧ＶＶＤＤｉをメモリセル１０または１０´からデータを読み出し可能な第１電源電圧にし、ｉ番目の行以外の行に供給する仮想電源電圧ＶＶＤＤを第１電源電圧より低く、メモリセル１０または１０´がデータを保持可能な第２電源電圧とするまたは電源電圧をシャットダウンする。実施例１のメモリアレイをメモリ５１または６１に用いる場合第２電源電圧は、ＵＬＶリテンション状態となる電圧である。実施例２のメモリアレイをメモリ５１または６１に用いる場合電源電圧はシャットダウンされる。パワースイッチ制御回路５８は、ｉ番目の行以外の行の内少なくとも一部の行に第２電源電圧を供給するまたは電源電圧をシャットダウンすればよい。
【0271】
このパワースイッチ制御回路５８の制御によって、メモリ５１、６１の消費電力を抑制できる。これにより、ニューラルネットワーク全体の消費電力を減らすことができる。パワースイッチＰＳ１～ＰＳｎの制御は前述した制御に限らず、メモリ５１、６１のＵＬＶリテンション状態からデータを読み出せるようになるまでの復帰時間や、実施例２のメモリアレイではシャットダウン状態からデータを読み出せるようになるまでの復帰時間を考慮し、ｎ－ｔｏ－１コネクション処理および１－ｔｏ－ｎコネクション処理を行う行の近傍の行もデータを読み出し可能な状態となるように電力を供給してもよい。各仮想電源電圧ＶＶＤＤ１～ＶＶＤＤｎは複数段階あってもよい。この場合、仮想電源電圧の数に相当するパワースイッチを設ける。図４４では、各行ごとにパワースイッチを設けているが、複数の行毎にパワースイッチを設けてもよい。仮想電源方式を例に説明したが仮想接地方式でもよい。
【0272】
図４４では、ニューラルネットワーク処理のｎ－ｔｏ－１コネクション処理および１－ｔｏ－ｎコネクション処理の両方において、前述のパワースイッチＰＳ１～ＰＳｎの制御によって、電力消費を減らす例を説明した。本出願の第四の発明においては、ｎ－ｔｏ－１コネクション処理および１－ｔｏ－ｎコネクション処理の少なくとも一方の処理において、前述のパワースイッチＰＳ１～ＰＳｎの制御によって、電力消費を減らすようにしてもよい。また、ｎ－ｔｏ－１コネクション処理および１－ｔｏ－ｎコネクション処理が多層に繰り返される、ディ-プラーニングによって学習された推論器を有する処理装置において、ｎ－ｔｏ－１コネクション処理および１－ｔｏ－ｎコネクション処理の何れか一方の少なくとも一層分に、前述のパワースイッチＰＳ１～ＰＳｎの制御を行うことによって、電力消費を減らすことができる。これらは全て本出願の第四の発明の実施の形態に含まれる。
【0273】
メモリ５１および６１におけるメモリセル１０および１０´に比較例３の６Ｔセルおよび実施例１のＵＬＶＲ－ＳＲＡＭセルを用いた場合について、ＢＮＮ装置の消費電力をシミュレーションした。メモリセル１０および１０´を６Ｔセルとした場合、電源電圧を通常状態の７割とするスリープ状態にすると、メモリの消費電力は５０％～６０％削減できた。メモリセル１０および１０´を実施例１のＵＬＶＲ－ＳＲＡＭセルとすると、６Ｔセルの通常状態に比べメモリの消費電力を９０％～９５％削減できた。このように、メモリセル１０および１０´に、実施例１のＵＬＶＲ－ＳＲＡＭセルまたは実施例２のＮＶ－ＳＲＡＭセルを用いることによりＢＮＮ装置の消費電力を削減できる。また、メモリセル１０および１０´に、特許文献１に記載のＵＬＶＲ－ＳＲＡＭセルまたは特許文献２に記載のＮＶ－ＳＲＡＭセルを用いてもよい。これにより、待機時電力を削減できる。
【0274】
実施例３によれば、図４１のステップＳ１４のように、処理部５２（第１処理部）は、Ｘ層（第１層）の複数の第１ノードｘ１～ｘｎに対応する複数の第１データに複数の第１重みｗ１ｉ～ｗｎｉによる重み付けをそれぞれ行った後にステップＳ１８のように加算することにより、ステップＳ１６、Ｓ１８およびＳ２０のように、Ｙ層（第２層）の複数の第２ノードｙ１～ｙｎに対応する複数の第２データのうち１つの第２ノードｙｉのデータを算出する。処理部５２は、この処理を複数の第２ノードｙ１～ｙｎについて行うことで複数の第２データを算出する。図４２のステップＳ３２のように、処理部６２（第２処理部）は、複数の第２ノードｙ１～ｙｎのうち１つの第２ノードｙｉのデータに複数の第２重みｗ´ｉ１～ｗ´ｉｎによる重み付けをすることでＺ層（第３層）の第３ノードｚ１～ｚｎに対応する複数の第３データの各々一部を算出する処理を複数の第２ノードｙ１～ｙｎについて行う。ステップＳ３６およびＳ４４のように、処理部６２は、複数の第３ノードｚ１～ｚｎの各々について、複数の第３ノードｚ１～ｚｎのデータの一部を複数の第２ノードｙ１～ｙｎ分加算することで複数の第３ノードｚ１～ｚｎのデータを算出する。そして、処理部５２は、処理部６２が行う複数の第２データのうち１つの第２ノードｙｉの処理と並列に、複数の第２データのうち別の第２ノードｙｉ＋１の処理を行う。これにより、図４３のように、処理装置の処理時間を短縮できる。
【0275】
ノードｘ１～ｘｎ、ｙ１～ｙｎおよびｚ１～ｚｎのデータ、重みｗ１１～ｗｎｎおよび重みｗ´１１～ｗ´ｎｎは各々１ビットである。これにより、ＢＮＮを処理することができる。ＢＮＮでは、処理部５２は、複数の第１ノードｘ１～ｘｎのデータと複数の第１重みｗ１ｉ～ｗｎｉとをＸＮＯＲ演算することにより重み付けを行い、処理部６２は、第２ノードｙｉのデータと複数の第２重みｗ´ｉ１～ｗ´ｉｎとをＸＮＯＲ演算することにより重み付けを行う。これにより、ＢＮＮにおいて重みづけをすることができる。
【0276】
［実施例３の変形例１］
図４５は、実施例３の変形例１におけるＢＮＮ装置のブロック図である。図４５に示すように、実施例３の変形例１では、処理部５２においてＸＮＯＲ回路５３ａおよび５３ｂ、カウンタ５４ａおよび５４ｂ、加算器５５ａおよび５５ｂ、評価部５６ａおよび５６ｂ並びに出力部５７ａおよび５７ｂが各々メモリ５１の複数行分設けられている。処理部５２は、メモリ５１の複数の行に対応する処理を並列に処理する。処理部６２においてＸＮＯＲ回路６３ａおよび６３ｂが各々メモリ６１の複数行分設けられている。処理部６２は、メモリ６１の複数の行に対応する処理を並列に処理する。
図４５は、実施例３の変形例１におけるＢＮＮ装置のブロック図である。図４５に示すように、実施例３の変形例１では、処理部５２においてＸＮＯＲ回路５３ａおよび５３ｂ、カウンタ５４ａおよび５４ｂ、加算器５５ａおよび５５ｂ、評価部５６ａおよび５６ｂ並びに出力部５７ａおよび５７ｂが各々メモリ５１の複数行分設けられている。処理部５２は、メモリ５１の複数の行に対応する処理を並列に処理する。処理部６２においてＸＮＯＲ回路６３ａおよび６３ｂが各々メモリ６１の複数行分設けられている。処理部６２は、メモリ６１の複数の行に対応する処理を並列に処理する。
【0277】
図４６は、実施例３の変形例１におけるメモリの例を示す図である。図４６ではセンスアンプ４４ａおよび４４ｂ以外の周辺回路の図示を省略している。図４６に示すように、メモリ５１および６１にはメモリセル１０ａおよび１０ｂが行列状に配列されている。ビット線ＢＬ１およびＢＬＢ１とビット線ＢＬ２およびＢＬＢ２とが列方向に延伸している。同じ列のメモリセル１０ａおよび１０ｂのうちメモリセル１０ａの記憶ノードＱ１およびＱ２（図１および図２２等参照）はそれぞれビット線ＢＬ１およびＢＬＢ１に接続され、ビット線ＢＬ２およびＢＬＢ２には接続されていない。メモリセル１０ｂの記憶ノードＱ１およびＱ２はそれぞれビット線ＢＬ２およびＢＬＢ２に接続され、ビット線ＢＬ１およびＢＬＢ１には接続されていない。
【0278】
１つの列に複数のセンスアンプ４４ａおよび４４ｂが設けられている。ビット線ＢＬ１およびＢＬＢ１はセンスアンプ４４ａに接続され、ビット線ＢＬ２およびＢＬＢ２はセンスアンプ４４ｂに接続されている。センスアンプ４４ａおよび４４ｂはそれぞれワード線ＷＬにより選択されたメモリセル１０ａおよび１０ｂのデータを読み出す。センスアンプ４４ａおよび４４ｂはそれぞれＸＮＯＲ回路５３ａ（または６３ａ）およびＸＮＯＲ回路５３ｂ（または６３ｂ）に読み出したデータを出力する。すなわち、処理部５２および６２は、並列処理する１つの処理を行うとき、メモリ５１および６１からＢＬ１およびＢＬＢ１を介し重みを取得し、並列処理する別の１つの処理を行うとき、メモリ５１および６１からビット線ＢＬ２およびＢＬＢ２を介し重みを取得する。これにより、実施例３の変形例２において後述するマルチポートセルを用いることなく、メモリ５１または６１から複数の行の重み列を並列にＸＮＯＲ回路５３ａおよび５３ｂ（または６３ａおよび６３ｂ）に出力できる。メモリセル１０は、比較例３のような６Ｔセルでもよいし、実施例１、２およびその変形例のメモリセル１０でもよい。
【0279】
［実施例３の変形例２］
実施例３の変形例２は、メモリ５１および６１にマルチポートセルを用いる例である。マルチポートセルとして、ライト用ポートが１個、リード用ポートが２個の２Ｒ１Ｗ型と、ライト用ポートおよびリード用ポートがともに２個の２ＲＷ型について説明する。
実施例３の変形例２は、メモリ５１および６１にマルチポートセルを用いる例である。マルチポートセルとして、ライト用ポートが１個、リード用ポートが２個の２Ｒ１Ｗ型と、ライト用ポートおよびリード用ポートがともに２個の２ＲＷ型について説明する。
【0280】
図４７は、実施例３の変形例２における２Ｒ１Ｗ型ＮＶ－ＳＲＡＭメモリセルの例を示す回路図である。図４７に示すように、ワード線としてＷＷＬ、ＲＷＬ１およびＲＷＬ２が設けられている。ＷＷＬはライト用ワード線であり、ＲＷＬ１およびＲＷＬ２は、リード用ワード線である。制御線ＣＴＲＬ１～ＣＴＲＬ３が設けられている。
【0281】
ＦＥＴＭ３のゲートはＷＷＬに接続され、ソースおよびドレインの一方は記憶ノードＱ１に接続され、ソースおよびドレインの他方は制御線ＣＴＲＬ１に接続されている。ＦＥＴＭ４１のゲートはＲＷＬ１に接続され、ソースおよびドレインの一方は記憶ノードＱ２に接続され、ソースおよびドレインの他方は制御線ＣＴＲＬ２に接続されている。ＦＥＴＭ４２のゲートはＲＷＬ２に接続され、ソースおよびドレインの一方は記憶ノードＱ２に接続され、ソースおよびドレインの他方は制御線ＣＴＲＬ３に接続されている。その他の構成は実施例２と同じであり説明を省略する。
【0282】
表６は、各状態および動作における各線の電圧を示す表である。
【表6】
【0283】
表６において、ライト動作、リード動作１およびリード動作２におけるワード線ＷＷＬ、ＲＷＬ１およびＲＷＬ２の電圧は、アクセスするメモリセル１０における電圧である。アクセスしないメモリセル１０のワード線ＷＷＬ、ＲＷＬ１およびＲＷＬ２の電圧は１．２Ｖである。
【0284】
表６に示すように、ホールド状態では、ＷＷＬ、ＲＷＬ１、ＲＷＬ２およびＣＴＲＬ１～ＣＴＲＬ３の電圧は１．２Ｖ（ハイレベル）であリ、ＦＥＴＭ３、Ｍ４１およびＭ４２はオフである。ライト動作のとき、ライトするセル１０のＷＷＬの電圧を０Ｖ（ローレベル）とする。これにより、ライトするセルのＦＥＴＭ３がオンする。ワード線ＲＷＬ１およびＲＷＬ２の電圧は１．２ＶでありＦＥＴＭ４１およびＭ４２はオフである。制御線ＣＴＲＬ１の電圧を１．２Ｖまたは０Ｖとすることで、記憶ノードＱ１がＨまたはＬとなる。これにより、セル１０にデータがライトされる。
【0285】
リード動作１のとき、リードするセル１０のＲＷＬ１の電圧を０Ｖとする。これにより、リードするセル１０のＦＥＴＭ４１がオンする。ＲＷＬ２の電圧は１．２Ｖであり、ＦＥＴＭ４２はオフである。ＷＷＬの電圧は０．７Ｖであり、ＦＥＴＭ３を若干オンさせる。制御線ＣＴＲＬ２の電圧を１．２Ｖからフローティング（ＦＬ）とすることで、制御線ＣＴＲＬ２から記憶ノードＱ２のデータをリードする。リード動作２のときの各電圧はリード動作１と同様である。その他の動作は実施例２と同じである。
【0286】
図４８は、実施例３の変形例２における２Ｒ１Ｗ型ＵＬＶＲ－ＳＲＡＭメモリセルの例を示す回路図である。図４８に示すように、ワード線としてＷＷＬ、ＲＷＬ１およびＲＷＬ２が設けられている。制御線ＣＴＲＬ１～ＣＴＲＬ３が設けられている。
【0287】
ＦＥＴｍ４のゲートはＷＷＬに接続され、ソースおよびドレインの一方は記憶ノードＱ１に接続され、ソースおよびドレインの他方は制御線ＣＴＲＬ１に接続されている。ＦＥＴｍ４１のゲートはＲＷＬ１に接続され、ソースおよびドレインの一方は記憶ノードＱ２に接続され、ソースおよびドレインの他方は制御線ＣＴＲＬ２に接続されている。ＦＥＴｍ４２のゲートはＲＷＬ２に接続され、ソースおよびドレインの一方は記憶ノードＱ２に接続され、ソースおよびドレインの他方は制御線ＣＴＲＬ３に接続されている。その他の構成は実施例１と同じであり説明を省略する
【0288】
表７は、各状態および動作における各線の電圧を示す表である。
【表7】
【0289】
表７に示すように、ホールド状態では、ワード線ＷＷＬ、ＲＷＬ１およびＲＷＬ２の電圧は１．１Ｖであり、ＣＴＲＬ１～ＣＴＲＬ３の電圧は、１．２Ｖであリ、ＦＥＴｍ４、ｍ４１およびｍ４２はオフである。ライト動作のとき、ライトするメモリセル１０のＷＷＬの電圧を０．３Ｖとする。これにより、ライトするメモリセル１０のＦＥＴｍ３がオンする。ワード線ＲＷＬ１およびＲＷＬ２の電圧は１．１ＶでありＦＥＴｍ４１およびｍ４２はオフである。制御線ＣＴＲＬ１の電圧を１．２Ｖまたは０Ｖとすることで、記憶ノードＱ１がＨまたはＬとなる。これにより、メモリセル１０にデータがライトされる。
【0290】
リード動作１のとき、リードするメモリセル１０のＲＷＬ１の電圧を０．３Ｖとする。これにより、リードするメモリセル１０のＦＥＴｍ４１がオンする。ＲＷＬ２の電圧は１．１Ｖであり、ＦＥＴｍ４２はオフである。ＷＷＬの電圧は０．６Ｖであり、ＦＥＴｍ４を若干オンさせる。制御線ＣＴＲＬ２の電圧を１．２Ｖからフローティング（ＦＬ）とすることで、制御線ＣＴＲＬ２から記憶ノードＱ２のデータをリードする。リード動作２はリード動作１と同様である。アクセスしないメモリセル１０のワード線ＷＷＬ、ＲＷＬ１およびＲＷＬ２の電圧は１．１Ｖである。その他の動作は実施例１と同じである。
【0291】
２Ｒ１Ｗ型ＮＶ－ＳＲＡＭセルおよび２Ｒ１Ｗ型ＵＬＶＲ－ＳＲＡＭセルについて、リード動作１および２のときのワード線ＷＷＬの電圧ＶＷＷＬに対するＳＮＭをシミュレーションした。２Ｒ１Ｗ型ＮＶ－ＳＲＡＭメモリセルでは、ＷＬＰ＝１０５ｎｍ、ＷＤＲＶ＝１５０ｎｍ、ワード線ＲＷＬ１およびＲＷＬ２の電圧ＶＲＷＬ＝０Ｖとした。２Ｒ１Ｗ型ＵＬＶＲ-ＳＲＡＭメモリセルでは、ＶＶＤＤ＝１．２Ｖ、ＢＩモード、ＷＬＰ＝１１０ｎｍ、ＷＦＢ＝２３０ｎｍとした。
【0292】
図４９（ａ）は、実施例３の変形例２のリード動作における２Ｒ１Ｗ型ＮＶ－ＳＲＡＭメモリセルのＶＷＷＬに対するＳＮＭを示す図、図４９（ｂ）は、リード動作における２Ｒ１Ｗ型ＵＬＶＲ－ＳＲＡＭメモリセルのＶＷＷＬに対するＳＮＭを示す図である。図４９（ａ）および図４９（ｂ）に示すように、ワード線ＷＷＬの電圧ＶＷＷＬが高くなるとＳＮＭが小さくなる。リード動作では、ライト用のワード線ＷＷＬを選択せず、ＦＥＴＭ３およびＦＥＴｍ４はオフとする。しかし、ＦＥＴＭ３およびＦＥＴｍ４を完全にオフすると、ＳＮＭが小さくなる。そこで、リード動作１および２におけるライト用のワード線ＷＷＬの電圧ＶＷＷＬ（例えば０．６Ｖ）をライト動作における電圧ＶＷＷＬ（例えば０．３Ｖ）より高くする。さらに、リード動作１の電圧ＶＷＷＬ（例えば０．６Ｖ）をリード動作２用のワード線ＲＷＬ１の電圧（例えば１．２Ｖ）より低くする。リード動作２のときも同様である。これにより、ＳＮＭを大きくできる。
【0293】
図５０は、実施例３の変形例２における２ＲＷ型ＮＶ－ＳＲＡＭメモリセルの例を示す回路図である。図５０に示すように、ワード線としてＷＬ１およびＷＬ２が設けられている。制御線としてＣＴＲＬ１、ＣＴＲＬ１´、ＣＴＲＬ２およびＣＴＲＬ２´が設けられている。
【0294】
ＦＥＴＭ３１（第３ＦＥＴ）のゲートはＷＬ１（第１ワード線）に接続され、ソースおよびドレインの一方は記憶ノードＱ１（第１記憶ノード）に接続され、ソースおよびドレインの他方は制御線ＣＴＲＬ１（第１制御線）に接続されている。ＦＥＴＭ３２（第５ＦＥＴ）のゲートはＷＬ２（第２ワード線）に接続され、ソースおよびドレインの一方は記憶ノードＱ１に接続され、ソースおよびドレインの他方は制御線ＣＴＲＬ１´（第４制御線）に接続されている。ＦＥＴＭ４１（第４ＦＥＴ）のゲートはＷＬ１に接続され、ソースおよびドレインの一方は記憶ノードＱ２に接続され、ソースおよびドレインの他方は制御線ＣＴＲＬ２（第２制御線）に接続されている。ＦＥＴＭ４２（第６ＦＥＴ）のゲートはＷＬ２に接続され、ソースおよびドレインの一方は記憶ノードＱ２に接続され、ソースおよびドレインの他方は制御線ＣＴＲＬ２´（第５制御線）に接続されている。その他の構成は実施例２と同じであり説明を省略する。
【0295】
表８は、各状態および動作における各線の電圧を示す表である。
【表8】
【0296】
表８に示すように、ホールド状態では、ワード線ＷＬ１、ＷＬ２、制御線ＣＴＲＬ１、ＣＴＲＬ１´、ＣＴＲＬ２およびＣＴＲＬ２´の電圧は１．２Ｖ（ハイレベル）であリ、ＦＥＴＭ３１、Ｍ３２、Ｍ４１およびＭ４２はオフである。ライト動作１およびリード動作１のとき、ＷＬ１、ＣＴＲＬ１およびＣＴＲＬ２を用い、ＦＥＴＭ３１およびＭ４１を介しデータのライトおよびリードを行う。ＷＬ２、ＣＴＲＬ１´およびＣＴＲＬ２´を１．２Ｖとし、ＦＥＴＭ３２およびＭ４２をオフさせる。ライト動作２およびリード動作２はライト動作１およびリード動作１と同様である。アクセスしないメモリセル１０のワード線ＷＬ１およびＷＬ２の電圧は１．２Ｖである。その他の動作は実施例２と同じである。
【0297】
図５１は、実施例３の変形例２における２ＲＷ型ＵＬＶＲ－ＳＲＡＭメモリセルの例を示す回路図である。図５１に示すように、ワード線としてＷＬ１およびＷＬ２が設けられている。制御線としてＣＴＲＬ１、ＣＴＲＬ１´、ＣＴＲＬ２およびＣＴＲＬ２´が設けられている。
【0298】
ＦＥＴｍ４１（第３ＦＥＴ、第４ＦＥＴ）のゲートはＷＬ１（第１ワード線）に接続され、ソースおよびドレインの一方は記憶ノードＱ１およびＱ２に接続され、ソースおよびドレインの他方は制御線ＣＴＲＬ１（第１制御線）およびＣＴＲＬ２（第２制御線）に接続されている。ＦＥＴｍ４２（第５ＦＥＴ、第６ＦＥＴ）のゲートはＷＬ２（第２ワード線）に接続され、ソースおよびドレインの一方は記憶ノードＱ１およびＱ２に接続され、ソースおよびドレインの他方は制御線ＣＴＲＬ１´（第３制御線）およびＣＴＲＬ２´（第４制御線）に接続されている。その他の構成は実施例１と同じであり説明を省略する。
【0299】
表９は、各状態および動作における各線の電圧を示す表である。
【表9】
【0300】
表９に示すように、ホールド状態では、ＷＬ１およびＷＬ２の電圧は１．１Ｖであり、ＣＴＲＬ１、２、１´および２´の電圧は１．２Ｖであり、ＦＥＴｍ４１およびｍ４２はオフである。ライト動作１およびリード動作１のとき、ＷＬ１、ＣＴＲＬ１およびＣＴＲＬ２を用い、ＦＥＴｍ４１を介しデータのライトおよびリードを行う。ＷＬ２の電圧を１．１Ｖ、ＣＴＲＬ１´およびＣＴＲＬ２´の電圧を１．２Ｖとし、ＦＥＴｍ４２をオフさせる。ライト動作２およびリード動作２はライト動作１およびリード動作１と同様である。アクセスしないメモリセル１０のワード線ＷＬ１およびＷＬ２の電圧は１．１Ｖである。その他の動作は実施例２と同じである。
【0301】
図５２は、実施例３の変形例２における２Ｒ１Ｗ型メモリの例を示す図である。図５２ではセンスアンプ４４ａおよび４４ｂ以外の周辺回路の図示を省略している。図５２に示すように、メモリ５１および６１にはメモリセル１０が行列状に配列されている。メモリセル１０は、２Ｒ１Ｗ型ＮＶ－ＳＲＡＭセルまたは２Ｒ１Ｗ型ＵＬＶＲ－ＳＲＡＭセルである。制御線ＣＴＲＬ２はセンスアンプ４４ａに接続され、制御線ＣＴＲＬ３はセンスアンプ４４ｂに接続されている。センスアンプ４４ａはワード線ＲＷＬ１により選択されたメモリセル１０のデータを読み出し、センスアンプ４４ｂはワード線ＲＷＬ２により選択されたメモリセル１０のデータを読み出す。センスアンプ４４ａおよび４４ｂはそれぞれＸＮＯＲ回路５３ａ（または６３ａ）およびＸＮＯＲ回路５３ｂ（または６３ｂ）に読み出したデータを出力する。これにより、メモリ５１または６１から複数の行の重み列を並列にＸＮＯＲ回路５３ａおよび５３ｂ（または６３ａおよび６３ｂ）に出力できる。メモリセル１０は、６Ｔセルでもよい。
【0302】
図５３は、実施例３の変形例２における２ＲＷ型メモリの例を示す図である。図５３ではセンスアンプ４４ａおよび４４ｂ以外の周辺回路の図示を省略している。図５３に示すように、メモリセル１０は、２ＲＷ型ＮＶ－ＳＲＡＭセルまたは２ＲＷ型ＵＬＶＲ－ＳＲＡＭセルである。制御線ＣＴＲＬ１およびＣＴＲＬ２はセンスアンプ４４ａに接続され、制御線ＣＴＲＬ１´およびＣＴＲＬ２´はセンスアンプ４４ｂに接続されている。センスアンプ４４ａはワード線ＷＬ１により選択されたメモリセル１０のデータを読み出し、センスアンプ４４ｂはワード線ＷＬ２により選択されたメモリセル１０のデータを読み出す。その他の構成は図５２と同じである。センスアンプ４４ａおよび４４ｂはそれぞれＸＮＯＲ回路５３ａ（または６３ａ）およびＸＮＯＲ回路５３ｂ（または６３ｂ）に読み出したデータを出力する。これにより、メモリ５１または６１から複数の行の重み列を並列にＸＮＯＲ回路５３ａおよび５３ｂ（または６３ａおよび６３ｂ）に出力できる。メモリセル１０は、６Ｔセルでもよい。
【0303】
図５４は、実施例３の変形例における時間に対する処理を示す図である。ケース１、ケース２および実施例３は図４３と同じであり説明を省略する。実施例３の変形例１および２では、メモリ５１および６１の２行分の処理を並列に行うことができる。これにより、処理７１を処理７１ａおよび７１ｂに並列処理できる。同様に処理７２ａおよび７２ｂが並列処理でき、処理７３ａおよび７３ｂが並列処理でき、処理７４ａおよび７４ｂが並列処理できる。よって、実施例３に比べ処理時間を短縮できる。
【0304】
実施例３の変形例３では、メモリ５１および６１の４行分の処理を並列に行う。これにより、処理７１を処理７１ａ～７１ｄに並列処理できる。同様に処理７２ａ～７２ｄが並列処理でき、処理７３ａ～７３ｄが並列処理でき、処理７４ａ～７４ｄが並列処理できる。よって、実施例３の変形例１および２に比べさらに処理時間を短縮できる。
【0305】
実施例３およびその変形例について処理時間をシミュレーションした。入力のＸ層および他の各層のノードの個数を各々ｎとし、Ｘ層を除く層数をｍ（ｍは偶数）とした。図５５（ａ）から図５５（ｃ）は、層数ｍに対する規格化した処理時間Ｔ／ｔ０を示す図である。ｔ０は規格化のための値である。図５５（ａ）から図５５（ｃ）は、それぞれｎ＝２５６、ｎ＝５１２およびｎ＝１０２４である。図５５（ａ）から図５５（ｃ）に示すように、ｎによらず、実施例３はケース１およびケース２より処理時間が短い。実施例３の変形例１および２では、処理時間が実施例３の約１／２である。実施例３の変形例３では、処理時間が実施例３の約１／４である。
【0306】
実施例３の変形例１～３によれば、処理部５２は、複数の第２ノードｙ１～ｙｎのうち少なくとも２つの第２ノードの処理を並列に処理し、処理部６２は、複数の第２ノードｙ１～ｙｎのうち少なくとも２つの第２ノードの処理を並列に処理する。これにより、図５４のように、処理時間を短縮できる。
【0307】
図４７、図４８、図５０および図５１のように、複数のメモリセル１０は、相補的な一対の記憶ノードＱ１およびＱ２を各々有し、一対の記憶ノードＱ１およびＱ２の少なくとも１つの記憶ノードは並列に列方向に延伸する制御線ＣＴＲＬ２（第１ビット線）とＣＴＲＬ３またはＣＴＲＬ２´（第２ビット線）とに接続されている。処理部５２は、並列処理する第２データの処理のうち１つの処理を行うとき、メモリ５１から第１ビット線を介し複数の第１重みを取得し、別の１つの処理を行うとき、メモリ５１から第２ビット線を介し複数の第１重みを取得する。これにより、処理部５２において、２つの処理を並列に実行できる。
【0308】
図４７、図４８、図５０および図５１のように、処理部６２は、並列処理する第２データの処理のうち１つの処理を行うとき、メモリ６１から制御線ＣＴＲＬ２（第３ビット線）を介し複数の第１重みを取得し、別の１つの処理を行うとき、メモリ６１から制御線ＣＴＲＬ３またはＣＴＲＬ２´（第４ビット線）を介し複数の第１重みを取得する。これにより、処理部６２において、２つの処理を並列に実行できる。
【0309】
図４７のように、メモリセル１０および１０´が２Ｒ１Ｗ型ＮＶ-ＳＲＡＭメモリセルのとき、ＦＥＴＭ３のソースおよびドレインの他方は第１制御線ＣＴＲＬ１に接続され、ゲートは第１ワード線ＷＷＬに接続されている。ＦＥＴＭ４１のソースおよびドレインの他方は第２制御線ＣＴＲＬ２に接続され、ゲートは第２ワード線ＲＷＬ１に接続されている。ＦＥＴＭ４２（第５ＦＥＴ）のソースおよびドレインの一方は記憶ノードＱ２に接続され、ソースおよびドレインの他方は第４制御線ＣＴＲＬ３に接続され、ゲートが第３ワード線ＲＷＬ２に接続されている。
【0310】
メモリセル１０および１０´が２Ｒ１Ｗ型ＵＬＶＲ－ＳＲＡＭメモリセルのとき、図４８のように、インバータ回路１６（第２インバータ回路）において、ＦＥＴｍ４のソースおよびドレインの他方は第１制御線ＣＴＲＬ１に接続され、ゲートは第１ワード線ＷＷＬに接続されている。インバータ回路１４において、ＦＥＴｍ４１のソースおよびドレインの他方は第２制御線ＣＴＲＬ２に接続され、ゲートは第２ワード線ＲＷＬ１に接続されている。ＦＥＴｍ４２のソースおよびドレインの一方が第２記憶ノードＱ２に接続され、ソースおよび前記ドレインの他方が第３制御線ＣＴＲＬ３に接続され、ゲートが第３ワード線ＲＷＬ２に接続されている。
【0311】
制御回路２８は、ワード線ＷＷＬを用い、図４７におけるＦＥＴＭ３または図４８におけるインバータ回路１６のＦＥＴｍ４をオンし、制御線ＣＴＲＬ１を用い双安定回路１２にデータをライトする。制御回路２８は、ワード線ＲＷＬ１を用いＦＥＴＭ４１またはＦＥＴｍ４１をオンし、制御線ＣＴＲＬ２を用い双安定回路１２からデータをリードし、ワード線ＲＷＬ２を用いＦＥＴＭ４２またはＦＥＴｍ４２をオンし、制御線ＣＴＲＬ３を用い双安定回路１２からデータをリードする。これにより、２Ｒ１Ｗ型ＮＶ－ＳＲＡＭセルおよび２Ｒ１Ｗ型ＵＬＶＲ-ＳＲＡＭセルにおいて、１つの制御線ＣＴＲＬ１を用いて、双安定回路１２にデータをライトすることができる。また、ワード線ＲＷＬ１およびＲＷＬ２を用い双安定回路１２からデータをリードする制御線ＣＴＲＬ２およびＣＴＲＬ３を選択することができる。
【0312】
表６および表７のように、ＦＥＴＭ１、Ｍ２、ＦＥＴｍ１およびｍ２がＮ型チャネルのとき、制御回路２８は、双安定回路１２からデータをリードするときのワード線ＷＷＬの電圧を、双安定回路１２にデータをライトするときのワード線ＷＷＬの電圧より高くし、かつ双安定回路１２からデータをリードするときのワード線ＲＷＬ１およびＲＷＬ２の電圧のうち高い方の電圧より低くする。これにより、リードするときのＳＮＭを向上させることができる。リード動作のときのワード線ＷＷＬの電圧は、ライト動作のときのワード線ＷＷＬの電圧より（ＶＤＤ－ＶＧＮＤ）／１０以上高いことが好ましく、リード動作のときのワード線ＲＷＬ１およびＲＷＬ２の電圧のうち高い方の電圧より（ＶＤＤ－ＶＧＮＤ）／１０以上低いことが好ましい。
【0313】
ＦＥＴＭ１ａ、Ｍ２ａ、ＦＥＴｍ１ａおよびｍ２ａがＰ型チャネルのとき、制御回路２８は、双安定回路１２からデータをリードするときのワード線ＷＷＬの電圧を、双安定回路１２にデータをライトするときのワード線ＷＷＬの電圧より低くし、かつ双安定回路１２からデータをリードするときのワード線ＲＷＬ１およびＲＷＬ２のうち低い方の電圧より高くする。これにより、リードするときのＳＮＭを向上できる。リード動作のときのワード線ＷＷＬの電圧は、ライト動作のときのワード線ＷＷＬの電圧より（ＶＤＤ－ＶＧＮＤ）／１０以上低いことが好ましく、リード動作のときのワード線ＲＷＬ１およびＲＷＬ２の電圧のうち高い方の電圧より（ＶＤＤ－ＶＧＮＤ）／１０以上高いことが好ましい。
【0314】
［実施例３の変形例４］
図５６は、実施例３の変形例４に係るＮＶ－ＳＲＡＭメモリセルの回路図である。図５６に示すように、セル７８および７８´は、実施例２のメモリセル１０および１０´とＸＮＯＲ回路７９を備えている。ＸＮＯＲ回路７９は、ＦＥＴＭ７～Ｍ９を備えている。ＦＥＴＭ７において、ソースおよびドレインの一端は制御線ＣＴＲＬ１に接続され、ソースおよびドレインの他端はノードＮ５に接続され、ゲートは記憶ノードＱ２に接続されている。ＦＥＴＭ８において、ソースおよびドレインの一端は制御線ＣＴＲＬ２に接続され、ソースおよびドレインの他端はノードＮ５に接続され、ゲートは記憶ノードＱ１に接続されている。ＦＥＴＭ９において、ソースおよびドレインの一端はグランド線１５ｂに接続され、ソースおよびドレインの他端は出力線ＳＡＩＮに接続され、ゲートはノードＮ５に接続されている。
図５６は、実施例３の変形例４に係るＮＶ－ＳＲＡＭメモリセルの回路図である。図５６に示すように、セル７８および７８´は、実施例２のメモリセル１０および１０´とＸＮＯＲ回路７９を備えている。ＸＮＯＲ回路７９は、ＦＥＴＭ７～Ｍ９を備えている。ＦＥＴＭ７において、ソースおよびドレインの一端は制御線ＣＴＲＬ１に接続され、ソースおよびドレインの他端はノードＮ５に接続され、ゲートは記憶ノードＱ２に接続されている。ＦＥＴＭ８において、ソースおよびドレインの一端は制御線ＣＴＲＬ２に接続され、ソースおよびドレインの他端はノードＮ５に接続され、ゲートは記憶ノードＱ１に接続されている。ＦＥＴＭ９において、ソースおよびドレインの一端はグランド線１５ｂに接続され、ソースおよびドレインの他端は出力線ＳＡＩＮに接続され、ゲートはノードＮ５に接続されている。
【0315】
メモリセル１０のホールド状態において、ＸＮＯＲ回路７９は、記憶ノードＱ１と制御線ＣＴＲＬ１のＸＮＯＲ（記憶ノードＱ２と制御線ＣＴＲＬ２のＸＮＯＲにも対応する）を出力線ＳＡＩＮに出力する。制御線ＣＴＲＬ１に１ビットの演算用データ（例えばＨは１．２Ｖ、Ｌは０Ｖ）を入力し、制御線ＣＴＲＬ２に演算用データの相補データを入力する。出力線ＳＡＩＮには演算用データと記憶ノードＱ１のＸＮＯＲが出力される。
【0316】
図５７は、実施例３の変形例４に係るＵＬＶＲ－ＳＲＡＭメモリセルの回路図である。図５７に示すように、セル７８および７８´は、実施例１のメモリセル１０および１０´とＸＮＯＲ回路７９を備えている。ＸＮＯＲ回路７９の回路構成および機能は、図５６と同じである。
【0317】
図５８は、実施例３の変形例４におけるＢＮＮ装置のブロック図である。図５８に示すように、メモリ５１および６１内のメモリセルは、図５６または図５７のセル７８および７８´である。処理部５２および６２はＸＮＯＲ回路を備えていない。メモリ５１からＸＮＯＲを出力するとき、入力部４８のノードｘ１～ｘｎのデータおよびその相補データはメモリ５１のそれぞれ制御線ＣＴＲＬ１および制御線ＣＴＲＬ２に入力する。メモリ５１のセンスアンプは各列の出力線ＳＡＩＮからデータを読み出し、カウンタ５４に出力する。メモリ６１からＸＮＯＲを出力するとき、出力部５７のノードｙｉのデータおよびその相補データはメモリ６１の制御線ＣＴＲＬ１および制御線ＣＴＲＬ２に入力する。メモリ６１のセンスアンプは各列の出力線ＳＡＩＮからデータを読み出し、蓄積器６４に出力する。
【0318】
実施例３の変形例４のように、ＸＮＯＲ回路７９は各セル７８および７８´に設けられていてもよい。実施例３の変形例１～３において、ＸＮＯＲ回路７９を各セル７８に設けてもよい。
【0319】
実施例３の変形例４によれば、図５６および図５７のように、メモリ５１および６１は、メモリセル１０および１０´に対応するＸＮＯＲ回路７９（第１ＸＮＯＲ回路および第２ＸＮＯＲ回路）を備える。これにより、処理部５２および６２にＸＮＯＲ回路５３および６３を設けなくてもよい。
【0320】
［実施例３の変形例５］
図５９（ａ）および図５９（ｂ）は、それぞれ比較例４および実施例３の変形例５のパワースイッチ付近のブロック図である。図５９（ａ）に示すように、比較例４では、メモリアレイの１行に複数の６Ｔセル１０が配列している。１行のセル１０の個数は例えば５１２個である。１行のメモリセル１０の電源線１５ａ（仮想電源線）は共通に接続されている。パワースイッチ３０では、スリープ状態用の電圧ＶＤＤＬの電源１５ｃＬと電源線１５ａとの間に１個のＦＥＴＰＳ２が設けられている。なお、電圧ＶＤＤＨの電源１５ｃＨおよびパワースイッチ用ＦＥＴＰＳ１は図示を省略する。ＦＥＴＰＳ２がオンすると、電源線１５ａの仮想電源電圧ＶＶＤＤはＶＤＤＬとなる。
図５９（ａ）および図５９（ｂ）は、それぞれ比較例４および実施例３の変形例５のパワースイッチ付近のブロック図である。図５９（ａ）に示すように、比較例４では、メモリアレイの１行に複数の６Ｔセル１０が配列している。１行のセル１０の個数は例えば５１２個である。１行のメモリセル１０の電源線１５ａ（仮想電源線）は共通に接続されている。パワースイッチ３０では、スリープ状態用の電圧ＶＤＤＬの電源１５ｃＬと電源線１５ａとの間に１個のＦＥＴＰＳ２が設けられている。なお、電圧ＶＤＤＨの電源１５ｃＨおよびパワースイッチ用ＦＥＴＰＳ１は図示を省略する。ＦＥＴＰＳ２がオンすると、電源線１５ａの仮想電源電圧ＶＶＤＤはＶＤＤＬとなる。
【0321】
図５９（ｂ）に示すように、実施例３の変形例５では、パワースイッチ３０は、メモリセル１０毎にＦＥＴＰＳ２が設けられ、各ＦＥＴＰＳ２は、スリープ状態用の電圧ＶＤＤＬの電源１５ｃＬと電源線１５ａとの間に接続されている。なお、電圧ＶＤＤＨの電源１５ｃＨおよびパワースイッチ用ＦＥＴＰＳ１は図示を省略する。ＦＥＴＰＳ２がオンすると、電源線１５ａの仮想電源電圧ＶＶＤＤはＶＤＤＬとなる。
【0322】
図６０は、実施例３の変形例５における６Ｔセルの回路図である。図６０に示すように、メモリセル１０および１０´では、双安定回路１２は、ＰＦＥＴＭ１´とＮＦＥＴＭ１を有するインバータ回路１４とＰＦＥＴＭ２´とＮＦＥＴＭ２を有するインバータ回路１６を備えている。インバータ回路１４と１６とはループ状に接続されている。パストランジスタ用のＮＦＥＴＭ３およびＭ４が設けられている。パワースイッチ３０は、電圧ＶＤＤＨを供給する電源１５ｃＨと電源線１５ａとを接続するＦＥＴＰＳ１と、電圧ＶＤＤＬを供給する電源１５ｃＬと電源線１５ａとを接続するＦＥＴＰＳ２と、を備えている。電圧ＶＤＤＨは、リードまたはライト動作のときの電源電圧（第２電源電圧）であり、例えば１．２Ｖである。電圧ＶＤＤＬは、双安定回路１２がデータを保持するがライトおよびリード動作は行わないスリープ状態のときの電源電圧（第１電源電圧）であり、例えばＶＤＤＨの１／３～１／４である。ＦＥＴＰＳ１（第２パワースイッチ）およびＦＥＴＰＳ２（第１パワースイッチ）は、１個につき１個または数個（例えば１０個以下）のメモリセル１０の仮想電源線１５ａに接続されている。なお、ＦＥＴＰＳ１は、ＦＥＴＰＳ２より多くのセルにより接続されていてもよい。例えば１個のＦＥＴＰＳ１は、６４個、１２８個または２５６個のメモリセル１０に接続されていてもよい。
【0323】
比較例４として、ＦＥＴＰＳ２を５１２個のメモリセル１０に共通に設ける場合と、実施例３の変形例５として、ＦＥＴＰＳ２を１個のメモリセル１０毎に設ける場合と、についてＳＮＭおよびスタンバイパワーをシミュレーションした。図６１（ａ）および図６１（ｂ）は、それぞれ比較例４および実施例３の変形例５におけるＶＤＤＬに対するＳＮＭおよびスタンバイパワーを示す図である。
【0324】
図６１（ａ）に示すように、比較例４では、ＶＤＤＬが１．２ＶのときＳＮＭは１００ｍＶ～１８０ｍＶである。ＶＤＤＬを低くするとＳＮＭは小さくなる。全てのＳＮＭが８０ｍＶ以上となる最小のＶＤＤＬは０．８Ｖである。このため、スリープ状態のＶＤＤＬを０．８Ｖと設定する。ＶＤＤＬを０．８Ｖとしたときのスタンバイパワーは約１．６ｎＷである。
【0325】
図６１（ｂ）に示すように、実施例３の変形例５では、ＶＤＤＬが１．２ＶのときＳＮＭは３００ｍＶ以上である。ＶＤＤＬを低くするとＳＮＭは小さくなる。全てのＳＮＭが８０ｍＶ以上となる最小のＶＤＤＬは０．３５Ｖである。このため、スリープ状態のＶＤＤＬを０．３５Ｖと設定する。ＶＤＤＬを０．３５Ｖとしたときのスタンバイパワーは約０．５ｎＷである。このように、図５９（ｂ）の実施例３の変形例５では、図５９（ａ）の比較例４に比べ、待機時電力を削減できる。
【0326】
このように、実施例３の変形例５においてＶＤＤＬを低くしてもＳＮＭを大きくできるのは、ＦＥＴＰＳ２に複数のメモリセル１０を接続した場合は仮想電源電圧ＶＶＤＤがＶＤＤＬより低くなってしまいＳＮＭが劣化してしまうが、１個のメモリセル１０のみ（または数個）接続した場合は仮想電源電圧ＶＶＤＤをＶＤＤＬに保つことができるためである。
【0327】
実施例３の変形例５によれば、メモリセル１０および１０´として６Ｔメモリセルを用いても、リテンションのための電源電圧を低くできる。よって、メモリセルの面積を小さくしかつ消費電力を抑制できる。仮想電源方式を例に説明したが仮想接地方式でもよい。実施例３の変形例５を実施例３およびその変形例１～４のＢＮＮ装置に適用してもよい。実施例３およびその変形例は、ＢＮＮ装置以外のニューラルネットワーク装置にも応用可能である。
【0328】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【0329】
１０ メモリセル
１２ 双安定回路
１４、１６ インバータ回路
２２ メモリアレイ
２８ 制御回路
３０ パワースイッチ
３２、３２ａ、３２ｂ 選択回路
５１、６１ メモリ
５２、６２ 処理部
７９ ＸＮＯＲ回路
１２ 双安定回路
１４、１６ インバータ回路
２２ メモリアレイ
２８ 制御回路
３０ パワースイッチ
３２、３２ａ、３２ｂ 選択回路
５１、６１ メモリ
５２、６２ 処理部
７９ ＸＮＯＲ回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】