特許 7431064 遊技機

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-05

(45)【発行日】2024-02-14

(54)【発明の名称】遊技機

(51)【国際特許分類】

   A63F 5/04 20060101AFI20240206BHJP

【ＦＩ】

A63F5/04 601B

A63F5/04 601C

A63F5/04 611A

A63F5/04 611B

【請求項の数】 1

(21)【出願番号】P 2020038737

(22)【出願日】2020-03-06

(65)【公開番号】P2021137386

(43)【公開日】2021-09-16

【審査請求日】2022-12-15

(73)【特許権者】

【識別番号】000154679

【氏名又は名称】株式会社平和

(74)【代理人】

【識別番号】100104547

【弁理士】

【氏名又は名称】栗林 三男

(74)【代理人】

【識別番号】100206612

【弁理士】

【氏名又は名称】新田 修博

(74)【代理人】

【識別番号】100209749

【弁理士】

【氏名又は名称】栗林 和輝

(74)【代理人】

【識別番号】100217755

【弁理士】

【氏名又は名称】三浦 淳史

(72)【発明者】

【氏名】引地 正太郎

(72)【発明者】

【氏名】谷口 光一郎

【審査官】酒井 保

(56)【参考文献】

【文献】特開２０２０－０００６６２（ＪＰ，Ａ）

【文献】特開２００３－１８１０７５（ＪＰ，Ａ）

【文献】特開２０１７－０８６２２８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ａ６３Ｆ ５／０４

Ａ６３Ｆ ７／０２

(57)【特許請求の範囲】

【請求項1】

制御回路と記憶手段とを有する制御基板を備えた遊技機であって、
前記制御回路は、所定の一群の信号を出力可能な複数の端子を備え、
前記所定の一群の信号を構成する各信号は、前記複数の端子のそれぞれから配線を介して出力され、
前記複数の端子は、前記配線を介して前記記憶手段の入力端子に接続され、
前記制御回路は、電源の投入後、前記記憶手段から情報を取得し、前記複数の端子を出力状態または入力状態のいずれかに設定する処理を実行可能であり、
前記複数の端子には、出力状態に設定されるが、前記処理が完了するまでの間は入力状態に設定される特定の端子があり、
前記特定の端子に接続された配線が、プルアップまたはプルダウンされていることを特徴とする遊技機。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、遊技機に関する。

【背景技術】

【0002】

遊技機として、複数の図柄が配列された複数のリール、スタートレバー、およびストップボタン等を備えたスロットマシンが知られている。スロットマシンでは、遊技媒体（メダル）がベットされた後、スタートレバーが操作されたことを検出すると、複数のリールの回転が開始する。また、各リールに対応して設けられたストップボタンが操作されたことを検出すると、当該ストップボタンに対応するリールの回転が停止する。このとき、払い出しの対象となる有効ライン上に当選役に対応する図柄組み合わせが表示されると、所定枚数のメダルが払い出される等、遊技者に遊技上の利益が付与される。

【0003】

また、遊技機として、遊技盤、および発射装置等を備えたパチンコ遊技機が知られている。パチンコ遊技機では、遊技媒体（遊技球）が遊技盤の前面に設けられた遊技領域に発射され、遊技球が、遊技領域に設けられている入賞口に進入したことに基づき、遊技者に遊技上の利益が付与される。

【0004】

このような遊技機では、各種ボタンやスイッチに対する操作、あるいは所定箇所のメダルの通過等に基づいて、各種センサ等から入力信号が発せられ、主制御基板等の制御手段に入力される。制御手段は、これらの入力信号に基づいてボタン（スイッチ）に対する操作や、メダルの通過、あるいは遊技機の状態等を検出して所定の処理を行う。

【0005】

遊技機は、主制御基板（メイン基板）および副制御基板（サブ基板）等の基板によって制御されている。特許文献１には、メイン基板およびサブ基板がＣＰＵおよびＲＯＭ等を備え、ＣＰＵがＲＯＭへアドレス信号を送信し、ＲＯＭの所定のアドレスからデータを読み出して制御を行うことが開示されている。

【先行技術文献】

【特許文献】

【0006】

【文献】特開２０１７－１３１４１２号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

ところで、遊技機においては、制御における誤動作の発生を防ぎ、品質を向上させることが求められている。

【0008】

本発明は、前記事情に鑑みてなされたものであり、制御における誤動作の発生を防ぎ、品質が向上した遊技機を提供することを目的とする。

【課題を解決するための手段】

【0009】

前記目的を達成するために、本発明の遊技機は、
制御回路を有する制御基板を備え、
前記制御回路は、所定の一群の信号を出力可能な複数の端子を備え、
前記所定の一群の信号を構成する各信号は、前記複数の端子のそれぞれから配線を介して出力され、
前記複数の端子には、出力状態に設定されるとともに、所定時に入力状態に設定される特定の端子があり、
前記特定の端子に接続された配線が、プルアップまたはプルダウンされていることを特徴とする。

【0010】

本発明によれば、前記特定の端子に接続された配線が、プルアップまたはプルダウンされているため、電源投入後、制御回路がプログラムを読み出す際に、前記特定の端子の電圧がＨｉｇｈまたはＬｏｗのいずれかとなり、不定とならない。これにより、制御回路が正確なプログラムを読み出すことができ、誤動作の発生を防ぐことができる。

【発明の効果】

【0011】

本発明によれば、遊技機の品質を向上させることができる。

【図面の簡単な説明】

【0012】

【図1】本発明の第１の実施の形態に係る遊技機の一例を示すもので、その斜視図である。

【図2】同、ＣＰＵと制御ＲＯＭとの接続状態を説明するための図である。

【図3】同、電源が投入されてから、端子の設定が完了するまでを時系列に沿って説明する図である。

【図4】本発明の第２の実施の形態に係る遊技機の、ＣＰＵとＩＣとの接続状態を説明するための図である。

【図5】本発明の第３の実施の形態に係る遊技機の、ＣＰＵと制御ＲＯＭとの接続状態を説明するための図である。

【図6】同、（ａ）は電源が投入されてから、ＣＰＵが動作電圧に達するまでを時系列に沿って説明する図であり、（ｂ）は電源がＯＦＦされてから、ＣＰＵがＯＦＦ状態となるまでを時系列に沿って説明する図である。

【図7】本発明の第４の実施の形態に係る遊技機の、ＣＰＵとＩＣとの接続状態を説明するための図である。

【発明を実施するための形態】

【0013】

以下、本発明の実施の形態について図面を参照して説明する。なお、以下では遊技機の一つであるスロットマシンについて説明するが、本発明に係る遊技機は、スロットマシンに限ることなく、パチンコ遊技機等のその他の遊技機であってもよい。また、以下の説明においては、基本的に「前後」とは、スロットマシンの前側に遊技者が居る場合に、遊技者側が「前」で、スロットマシン側が「後」を意味し、「上下」とはスロットマシンの上面側が「上」で、下面側が「下」を意味し、「左右」とはスロットマシンを遊技する遊技者の左手側が「左」を意味し、右手側が「右」を意味する。

【0014】

（第１の実施の形態）
図１に示すように、本発明のスロットマシン（遊技機）１０は、遊技者側を向く面である前面側が開口された箱状の筐体１１と、当該筐体１１の前面側開口を開閉する前面扉１２とを備えている。筐体１１には、回転自在な第１リール２０ａ、第２リール２０ｂおよび第３リール２０ｃがユニット化されたリールユニットと、メダルの払い出しを行うホッパー装置等が収納されている。また、前面扉１２は、上扉１２ａと下扉１２ｂとに分割されており、これら上扉１２ａおよび下扉１２ｂはそれぞれ筐体１１に対して開閉自在となっている。

【0015】

上扉１２ａには、液晶ディスプレイ（表示手段）１３、スピーカ１４などの演出用の装置、および、表示窓１６が設けられている。液晶ディスプレイ１３は、各種演出用の画像（動画、静止画）を表示する。また、スピーカ１４は、各種演出用の音（音楽、効果音、音声等）を出力する。なお、演出用の装置としては、液晶ディスプレイやスピーカの他にランプ（ＬＥＤ）などの電飾装置、アクチュエータ等で動作可能な可動役物などを設けても良い。

【0016】

表示窓１６の奥には、リールユニットが、その一部を表示窓１６の外から視認可能に配置されている。各リール２０ａ～２０ｃの外周面には、複数種類の図柄が一列に配置されており、各リール２０ａ～２０ｃが停止すると表示窓１６を通して１リール当たり３個の図柄（上段図柄、中段図柄、下段図柄）が表示される。また、表示窓１６には、各リール２０ａ～２０ｃの図柄を視認するための表示位置として、上段、中段、下段が設けられており、各リール２０ａ～２０ｃの表示位置の組合せによって有効ラインが設定されている。なお、本実施形態の遊技機では、第１リール２０ａの中段と、第２リール２０ｂの中段と、第３リール２０ｃの中段とによって有効ラインが構成されている。また、本実施の形態の遊技機では、１回の遊技に関して必要なメダルの数（規定枚数）が、３枚に設定されており、規定枚数のメダルが投入されると、有効ラインが有効化される。

【0017】

スロットマシン１０では、遊技開始に伴って各リール２０ａ～２０ｃが回転を開始するとともに当選役抽選が実行されて当選役のいずれかの当選またはハズレ（不当選）が決定される。次いで、リール２０ａ～２０ｃが停止したときに、当選役抽選で当選した当選役に対応する図柄組合せが有効ラインに表示されると、この当選役が入賞となり、入賞した当選役に対応する処理（入賞処理）が実行される。

【0018】

下扉１２ｂには、メダルを投入するメダル投入口２２、クレジットされたメダルをベットするためのベットボタン２３、遊技を開始する際に操作されるスタートレバー（遊技開始操作手段）２４、回転しているリールを停止させるためのストップボタン（停止操作手段）２６ａ，２６ｂ，２６ｃ、ホッパー装置によりメダルを払い出す払い出し口２７、払い出し口２７から払い出されたメダルを受けるメダル受け皿２８が設けられている。また、メダル投入口２２の奥には、メダル投入口２２から投入されたメダルの通過を検知するメダルセンサが設けられている。

【0019】

スロットマシン１０では、メダル投入口２２にメダルが投入、または、ベットボタン２３が操作され規定枚数のメダルがベットされることで、スタートレバー２４の操作が有効化される。また、有効化されたスタートレバー２４が操作されると遊技が開始される。遊技が開始されると、各リール２０ａ～２０ｃが回転を開始し、各リール２０ａ～２０ｃの回転速度が一定速度に到達して定常回転となるとストップボタン２６ａ～２６ｃの操作が有効化される。また、有効化されたストップボタン２６ａ～２６ｃが操作されると、操作されたストップボタン２６ａ～２６ｃに対応する各リール２０ａ～２０ｃを停止する。

【0020】

スロットマシン１０の内部には、メイン制御基板（主制御装置）、およびサブ制御基板（副制御装置）等が設けられている。メイン制御基板は、ベットボタン２３、スタートレバー２４、ストップボタン２６ａ～２６ｃ、メダルセンサ等の入力手段からの入力信号を受けて、遊技を実行するための各種の演算を行い、演算結果に基づいてリールユニットや、ホッパー装置等の出力手段の制御を行う。また、サブ制御基板は、メイン制御基板から送られてくる信号を受けて、演出を実行するための各種の演算を行い、演算結果に基づいて液晶ディスプレイ１３およびスピーカ１４等の演出用の装置（演出装置）の制御を行う。

【0021】

また、メイン制御基板とサブ制御基板とは電気的に接続されており、メイン制御基板からサブ制御基板へは遊技状態を示す情報など各種情報（信号）の送信が可能となっているが、サブ制御基板からメイン制御基板へは情報を送信できないようになっている。
また、メイン制御基板やサブ制御基板等の各基板の機能は、各種のプロセッサ（ＣＰＵ、ＤＳＰ等）、ＩＣ、あるいはＲＯＭやＲＡＭ等の情報記憶媒体等のハードウェアや、ＲＯＭ等に予め記憶されている所定のプログラムからなるソフトウェアにより実現される。

【0022】

本実施形態および後述する第２の実施形態では、電源が投入され、ＣＰＵの電圧が動作電圧となった後におけるＣＰＵの処理において生じ得る問題と、その問題の発生を防ぐ構成について説明する。
スロットマシン１０の内部には、液晶ディスプレイ１３を介しての演出を制御する液晶制御基板（制御基板）５０が設けられている。図２に示すように、液晶制御基板５０は、ＣＰＵ（制御回路）（マイコン）５１と制御ＲＯＭ５２とを備えている。ＣＰＵ５１は、入出力端子ＡＯ１～ＡＯ２４を有している。ＣＰＵ５１の入出力端子ＡＯ１～ＡＯ２４は、配線（配線パターン：基板上の配線）（信号線）Ａ１～Ａ２４を介して、制御ＲＯＭ５２の入力端子ＡＩ１～ＡＩ２４に接続されている。この配線Ａ１～Ａ２４は、ＣＰＵ５１から制御ＲＯＭ５２へ２４ビットのデータ（アドレス情報）を送信可能なアドレスバスとなっている。ＣＰＵ５１は、入出力端子ＡＯ１～ＡＯ２４を介して、制御ＲＯＭ５２の指定アドレスを示す２４ビットのデータ（２４ビットのアドレス信号）をパラレル通信で送信可能となっている。なお、ＣＰＵ５１および制御ＲＯＭ５２は、これ以外にも複数の端子を有している。

【0023】

また、ＣＰＵ５１は、情報入力端子ＰＩ０～ＰＩ１５を備えている。また、制御ＲＯＭ５２は、情報出力端子ＰＯ０～ＰＯ１５を備えている。情報出力端子ＰＯ０～ＰＯ１５は、データバスＤ０～Ｄ１５（配線）を介して、情報入力端子ＰＩ０～ＰＩ１５に接続されている。また、ＣＰＵ５１のＣＳ信号出力端子ＣＯは、配線（ＣＳ信号線）を介して、制御ＲＯＭ５２のＣＳ信号入力端子ＣＩに接続されている。ＣＳ信号出力端子ＣＯからは、通信相手を示す（複数のＲＯＭのうちのいずれのＲＯＭを選択するかを示す）ＣＳ信号（チップセレクト信号）（選択信号）が出力される。なお、図示を省略するが、ＣＳ信号出力端子は、通信相手となるＩＣの数に応じて複数設けられていてもよい。また、ＣＰＵ５１のＲＤ信号出力端子ＲＯは、配線（リード信号線）を介して、制御ＲＯＭ５２のＲＤ信号入力端子ＲＩと接続されている。ＲＤ信号出力端子ＲＯからは、情報の読み出すことを示すＲＤ信号（リード信号）（読出信号）が出力される。

【0024】

制御ＲＯＭ５２は、ＣＳ信号入力端子ＣＩにＣＳ信号が入力され、ＲＤ信号入力端子ＲＩにＲＤ信号が入力されると、入力端子ＡＩ１～ＡＩ２４（アドレス信号入力端子）に入力されるアドレス信号によって示されるアドレス（指定番地）に記憶されているデータを、情報出力端子ＰＯ０～ＰＯ１５から出力する。そして、情報出力端子ＰＯ０～ＰＯ１５から出力されたデータは、データバスＤ０～Ｄ１５を介して、ＣＰＵ５１の情報入力端子ＰＩ０～ＰＩ１５に入力される。

【0025】

上記では、ＣＰＵ５１とＲＯＭ５２との関係について説明した。図示および具体的な説明を省略するが、ＣＰＵ５１とＲＷＭ（図示せず）との間の関係である場合には、ＣＰＵ５１がＷＲ信号出力端子をさらに備え、ＲＷＭが上記ＲＯＭ５０２の構成に加えてＷＲ信号入力端子を備える。ＣＰＵのＷＲ信号出力端子は、配線（ライト信号線）を介して、ＲＷＭのＷＲ信号入力端子に接続されている。ＷＲ信号出力端子からは、情報の書き込みであることを示すＷＲ信号（ライト信号）（書込信号）が出力される。なお、ＣＰＵ５１とＲＷＭとの関係においては、データバスＤ０～Ｄ１５は双方向通信となる。すなわち、入力端子ＰＩ０～ＰＩ１５および出力端子ＰＯ０～ＰＯ１５は、入出力端子となる。

【0026】

なお、本実施形態では、ＣＰＵ５１の情報入力端子ＰＩ０～ＰＩ１５と、制御ＲＯＭ５２の情報出力端子ＰＯ０～ＰＯ１５とを繋ぐ配線Ｄ０～Ｄ１５（データバス）が、プルアップ抵抗を介して電源（ＣＰＵ５１の主動作電位Ｖｄｄ）に繋がれている。

【0027】

本実施形態では、入出力端子ＡＯ１～ＡＯ２４のそれぞれから送信される信号によって２４ビットのデータが構成され、ＣＰＵ５１はこの２４ビットのデータを出力することによって、制御ＲＯＭ５２からプログラムを読み出すことができる。よって、この入出力端子ＡＯ１～ＡＯ２４から出力される２４ビットのアドレス信号は、所定の一群の信号（関連する一組の信号）といえる。

【0028】

ＣＰＵ５１の入出力端子ＡＯ１～ＡＯ２４は、複数の機能（複数のモード）のうちの所定の機能（所定のモード）を設定することが可能な端子となっている。当該複数の機能としては、入力ポート状態（ＩＮ）としての機能や出力ポート状態（ＯＵＴ）としての機能等がある。入出力端子ＡＯ１～ＡＯ２４には初期状態（初期設定）が定められており、電源投入時から後述する所定の処理が行われるまでの間は、初期設定に基づき機能する。本実施形態では、ＣＰＵ５１の入出力端子ＡＯ１～ＡＯ２０は、初期設定が出力ポートに設定されている。また、ＣＰＵ５１の入出力端子ＡＯ２１～ＡＯ２４は、初期設定が入力ポートに設定されている。

【0029】

図３は、電源が投入されてから、所定の処理が完了するまでを時系列に沿って説明する図である。（１）まず電源が投入される。
（２）次にＣＰＵ５１は特定プログラム（スタート用のプログラム）を制御ＲＯＭ５２から読み出す。（３）次にＣＰＵ５１は、所定の処理として、読み出したプログラム（特定プログラム）に基づいて入出力端子ＡＯ１～ＡＯ２４の設定を行う。具体的には、ＣＰＵ５１は、読み出したプログラムに基づいて入出力端子ＡＯ１～ＡＯ２４を出力ポートまたは入力ポートのいずれかに設定する。ここで、図３に示すように、電源が投入されてから、ＣＰＵ５１による各端子の設定が完了するまでの間を第１期間（特定期間）とする。既述のとおり、第１期間の間、入出力端子ＡＯ１～ＡＯ２４は、初期設定に従って出力ポートまたは入力ポートのいずれかに設定されることとなる。

【0030】

図２に戻り説明する。初期設定が出力ポートである入出力端子ＡＯ１～ＡＯ２０は、所定の処理が完了した後も出力ポートとして機能する。また、初期設定が入力ポートである入出力端子ＡＯ２１～ＡＯ２４は、所定の処理が完了した後は、出力ポートとして機能する。

【0031】

なお、入出力端子ＡＯ１～ＡＯ２０を、常に出力ポートとして機能する端子としてもよい。よって、入出力端子ＡＯ１～ＡＯ２４のうち、少なくとも入出力端子ＡＯ２１～ＡＯ２４は、出力ポートに設定されるとともに、所定時（電源が投入されてから、ＣＰＵ５１による各端子の設定が完了するまでの間（少なくとも特定プログラムを読み出す時））に入力ポートに設定される端子（特定の端子）となっている。また、制御ＲＯＭ５２の入力端子ＡＩ１～ＡＩ２４は、常に入力ポートに設定されている。

【0032】

第１期間では、ＣＰＵ５１の入出力端子ＡＯ１～ＡＯ２０が出力ポートであり、かつ制御ＲＯＭ５２の入力端子ＡＩ１～ＡＩ２０が入力ポートであるという状態となる。このとき、入出力端子ＡＯ１～ＡＯ２０が電圧レベルＨｉｇｈ（以下Ｈｉｇｈとする）または電圧レベルＬｏｗ（以下Ｌｏｗとする）を出力するので、入出力端子ＡＯ１～ＡＯ２０の電圧がＨｉｇｈまたはＬｏｗとなる。よって、第１期間において、入出力端子ＡＯ１～ＡＯ２０がハイインピーダンスとなることはない。なお、本例では、第１期間において、入出力端子ＡＯ１～ＡＯ２０がＬｏｗを出力し、端子電圧がＬｏｗになっているものとする。

【0033】

また、第１期間では、ＣＰＵ５１の入出力端子ＡＯ２１～ＡＯ２４が入力ポートであり、かつ制御ＲＯＭ５２の入力端子ＡＩ２１～ＡＩ２４が入力ポートであるという状態となる。このとき、入出力端子ＡＯ２１～ＡＯ２４と入力端子ＡＩ２１～ＡＩ２４との両方がハイインピーダンスとなり、入出力端子ＡＯ２１～ＡＯ２４の電圧が不定となる（配線Ａ２１～Ａ２４が不定となる）。

【0034】

第１期間において、ＣＰＵ５１は特定プログラムを制御ＲＯＭ５２から読み出すが、上記のように入出力端子ＡＯ２１～ＡＯ２４の電圧が不定であると、ＣＰＵ５１が特定プログラムを読み出す際に、ＣＰＵ５１から出力されるアドレス信号が、特定プログラムが記憶されている番地とは異なる番地を示すアドレス（不適切なアドレスとする）を示すものとなってしまうおそれがある。特定プログラムは、制御ＲＯＭ５２の例えば０番地（アドレス［００００００Ｈ］）に記憶されているが、アドレス信号が不適切なアドレスを示すものである場合、ＣＰＵ５１は０番地とは異なる番地にアクセスしてしまうおそれがある。仮にＣＰＵ５１が特定プログラムとは異なるプログラム（最初に読み出すプログラムとして不適切なプログラム）を制御ＲＯＭ５２から読み出した場合、当該不適切なプログラムに基づいて、誤動作してしまうおそれがある。

【0035】

このような問題の発生を防ぐために、本実施形態では、図２に示すように、ＣＰＵ５１の入出力端子ＡＯ２１～ＡＯ２４と制御ＲＯＭ５２の入力端子ＡＩ２１～ＡＩ２４とを繋ぐ配線Ａ２１～Ａ２４を、プルダウン抵抗Ｒ１～Ｒ４を介してＧＮＤ（グランド、グラウンド）に接続させている（プルダウンさせている）。したがって、第１期間において、ハイインピーダンスとなっている入出力端子ＡＯ２１～ＡＯ２４の電圧がＬｏｗに固定（論理固定）される。

【0036】

このように第１期間において入出力端子ＡＯ２１～ＡＯ２４の出力端子電圧がＬｏｗに固定されているため、ＣＰＵ５１が特定プログラムを制御ＲＯＭ５２から読み出す際に、ＣＰＵ５１から出力されるアドレス信号が不適切なアドレスを示すものとはならず、ＣＰＵ５１は適切なプログラム（特定プログラム）を読み出すことができる。すなわち、ＣＰＵ５１は０番地にアクセスすることができる。

【0037】

なお、図２では、ＣＰＵ５１の入出力端子ＡＯ２１～ＡＯ２４と制御ＲＯＭ５２の入力端子ＡＩ２１～ＡＩ２４とを繋ぐ配線Ａ２１～Ａ２４をプルダウンさせる場合を示したが、当該配線Ａ２１～Ａ２４をプルアップさせてもよい。すなわち、ＣＰＵ５１の入出力端子ＡＯ２１～ＡＯ２４と制御ＲＯＭ５２の入力端子ＡＩ２１～ＡＩ２４とを繋ぐ配線Ａ２１～Ａ２４が、プルアップ抵抗を介して電源（ＣＰＵ５１の主動作電位）に繋がれているものとしてもよい。この場合、第１期間において、ハイインピーダンスとなっている入出力端子ＡＯ２１～ＡＯ２４がＨｉｇｈに固定されることとなる。このような構成とする場合、制御ＲＯＭ５２における例えばｎ番地（アドレス［Ｆ０００００Ｈ］に特定プログラムを記憶させておく。これにより、第１期間においてＣＰＵ５１が特定プログラムを制御ＲＯＭ５２から読み出す際に、ＣＰＵ５１はｎ番地にアクセスし、正確なプログラムを読み出すことができる。

【0038】

本実施形態によれば、制御回路（５１）は、所定の一群の信号（アドレス信号）を出力可能な複数の端子（ＡＯ１～ＡＯ２０）を備え、前記所定の一群の信号を構成する各信号は、前記複数の端子のそれぞれから配線（Ａ１～Ａ２４）を介して出力され、前記複数の端子には、出力状態（出力ポート）に設定されるとともに、所定時（第１期間：電源が投入されてから、ＣＰＵによる各端子の設定が完了するまでの間（少なくとも特定プログラムを読み出す時））に入力状態（入力ポート）に設定される特定の端子（ＡＯ２１～ＡＯ２４）があり、前記特定の端子に接続された配線（Ａ２１～Ａ２４）が、プルアップまたはプルダウンされている。電源投入後、ＣＰＵ５１が特定プログラムを読み出す際に、前記特定の端子の電圧がＨｉｇｈまたはＬｏｗのいずれかに固定されている。このため、ＣＰＵ５１は正確なプログラムを読み出すことができる。これにより、誤動作の発生を防ぐことができる。

【0039】

また、所定時に入力ポートに設定される特定の端子に接続された配線（Ａ２１～Ａ２４）のみにプルダウン抵抗またはプルアップ抵抗を接続している。このため、部品点数の増加を最小限としつつ、上記の誤動作の発生を防ぐことができる。

【0040】

本実施形態では、液晶制御基板５０におけるＣＰＵ５１および制御ＲＯＭ５２を用いて説明したが、本内容は他の基板におけるＣＰＵとＲＯＭとの関係にも適用することができる。

【0041】

なお、配線をプルダウンさせるかプルアップさせるかは、ＣＰＵ、ＲＯＭ、ＲＷＭ等の入出力ピンの仕様や、データ等に依るが、本実施形態では、ＣＰＵ５１とＲＯＭ５２とを接続する複数の配線について、アドレスバス（Ａ２１～Ａ２４）はプルダウン抵抗を介してＧＮＤに接続されており、データバス（Ｄ１～Ｄ１５）はプルアップ抵抗を介して電源（ＣＰＵ５１の主動作電位）に接続されているという特徴を有する。

【0042】

（第２の実施の形態）
次に本発明の第２の実施の形態について説明する。
第１の実施の形態では、液晶制御基板５０におけるＣＰＵ５１と制御ＲＯＭ５２とを用いて説明したが、本実施形態では、図４に示すサブ制御基板（制御基板）４０におけるＣＰＵ４１とＩＣ４２とを用いて説明する。本実施形態の遊技機は、基本的に第１の実施の形態の遊技機と同様の構成を有するものであるため、第１の実施の形態の遊技機と同様の構成については、その説明を省略ないし簡略化する。

【0043】

図４に示すように、サブ制御基板４０は、ＣＰＵ（制御回路）（マイコン）４１とＩＣ４２とを有している。ＩＣ４２は信号変換ＩＣであり、デジタルＲＧＢ信号をＬＶＤＳ信号（低電圧作差動信号）へと変換して出力する。

【0044】

ＣＰＵ４１は、入出力端子Ｄ０（ＤＣＬＫＯ端子）、入出力端子Ｄ１（ＨＳＹＮＣ端子）、入出力端子Ｄ２（ＶＳＹＮＣ端子）、および入出力端子Ｄ３（ＲＧＢＤＥ端子）を有している。入出力端子Ｄ０～Ｄ３は、複数の機能のうちの所定の機能を設定可能な端子である。本実施形態では、入出力端子Ｄ０，Ｄ１，Ｄ３は常に出力ポートに設定されている。また、入出力端子Ｄ２は、初期設定が入力ポートに設定され、所定の処理（ＣＰＵ４１が特定プログラムを読み出し、特定プログラムに基づき端子を設定する処理）が完了すると出力ポートに設定される。なお、ＣＰＵ４１はこれ以外にも複数の端子を有している。

【0045】

ＩＣ４２は、入力端子Ｐ０（ＤＣＬＫＯ端子）、入力端子Ｐ１（ＨＳＹＮＣ端子）、入力端子Ｐ２（ＶＳＹＮＣ端子）、入力端子Ｐ３（ＲＧＢＤＥ端子）を有している。入力端子Ｐ０～Ｐ３は、常に入力ポートに設定されている。なお、ＩＣ４２はこれ以外にも複数の端子を有している。

【0046】

ＣＰＵ４１の入出力端子Ｄ０は、配線（信号線）Ｂ０を介してＩＣ４２の入力端子Ｐ０に接続されている。入出力端子Ｄ０から入力端子Ｐ０へはＤＣＬＫＯ（ドットクロック）信号が送られる。ＤＣＬＫＯ信号は、液晶上の１ピクセルを処理するためのクロック信号である。

【0047】

ＣＰＵ４１の入出力端子Ｄ１は、配線（信号線）Ｂ１を介してＩＣ４２の入力端子Ｐ１に接続されている。入出力端子Ｄ１から入力端子Ｐ１へはＨＳＹＮＣ信号が送られる。ＨＳＹＮＣ信号は水平同期信号である。

【0048】

ＣＰＵ４１の入出力端子Ｄ２は、配線（信号線）Ｂ２を介してＩＣ４２の入力端子Ｐ２に接続されている。入出力端子Ｄ２から入力端子Ｐ２へはＶＳＹＮＣ信号が送られる。ＶＳＹＮＣ信号は垂直同期信号である。

【0049】

ＣＰＵ４１の入出力端子Ｄ３は、配線（信号線）Ｂ３を介してＩＣ４２の入力端子Ｐ３に接続されている。入出力端子Ｄ３から入力端子Ｐ３へはＲＧＢＤＥ信号が送られる。ＲＧＢＤＥ（ＲＧＢデータイネーブル）信号は、信号変換ＩＣ４２の制御のＯＮ／ＯＦＦを切り替える信号である。

【0050】

ＤＣＬＫＯ信号、ＨＳＹＮＣ信号、ＶＳＹＮＣ信号およびＲＧＢＤＥ信号の４つの信号によって、液晶の表示が制御されている。換言すると、ＤＣＬＫＯ信号、ＨＳＹＮＣ信号、ＶＳＹＮＣ信号およびＲＧＢＤＥ信号の４つの信号は、液晶の表示に関する信号（デジタルＲＧＢ信号の制御用の信号）である。よって、入出力端子Ｄ０～Ｄ３から出力される信号は、所定の一群の信号（関連する一組の信号）といえる。

【0051】

第１の実施形態における図３の説明と同様に、電源が投入されると、ＣＰＵ４１は特定プログラムをＲＯＭから読み出して、読み出したプログラムに基づき各端子の設定を行う。電源投入時から各端子の設定が完了するまでの間（すなわち第１期間）では、ＣＰＵ４１の入出力端子Ｄ０，Ｄ１，Ｄ３が出力ポート設定であり、かつＩＣ４２の入力端子Ｐ０，Ｐ１，Ｐ３が入力ポート設定であるという状態となる。このとき、入出力端子Ｄ０，Ｄ１，Ｄ３がＬｏｗまたはＨｉｇｈを出力するので、端子電圧はＬｏｗまたはＨｉｇｈとなる。よって、第１期間において、入出力端子Ｄ０，Ｄ１，Ｄ３がハイインピーダンスとなることはない。

【0052】

また、第１期間では、ＣＰＵ４１の入出力端子Ｄ２が入力ポート設定であり、かつＩＣ４２の入力端子Ｐ２が入力ポート設定であるという状態となる。このとき、入出力端子Ｄ２と入力端子Ｐ２との両方がハイインピーダンスとなり、入出力端子Ｄ２の電圧が不定となる（配線Ｂ２が不定となる）。

【0053】

また、入出力端子Ｄ２は、Ｈｉｇｈ、Ｌｏｗ、オープン（ハイインピーダンス）を示す３種類の出力状態をとることができるスリーステート（３ステート）端子であり、ＣＰＵ４１にリセット信号が入力されると、リセット中に（リセット状態において）、ＣＰＵ４１の入出力端子Ｄ２がオープンに設定される。よって、第１期間において、ＣＰＵ４１の入出力端子Ｄ２がオープンとなるため、入出力端子Ｄ２がハイインピーダンスとなり、入出力端子Ｄ２の電圧が不定となる（配線Ｂ２が不定となる）。

【0054】

入出力端子電圧Ｄ２の電圧が不定であると、誤動作の発生や部品（ＣＰＵ４１および／またはＩＣ４２）の破損等のおそれがある。そこで、本実施形態では、図４に示すように、ＣＰＵ４１の入出力端子Ｄ２とＩＣ４２の入力端子Ｐ２とを繋ぐ配線Ｂ２を、プルダウン抵抗Ｒ１を介してＧＮＤ（グランド、グラウンド）に接続させている（すなわちプルダウンさせている）。なお、図示を省略するが、当該配線Ｂ２が、プルアップ抵抗を介して電源（ＣＰＵ４１の主動作電位）に繋がれている（プルアップされている）ものとしてもよい。このように構成することで、第１期間やＣＰＵ４１のリセット中において、ＣＰＵ４１の入出力端子Ｄ２が、ＬｏｗまたはＨｉｇｈのいずれかに固定される。

【0055】

本実施形態によれば、制御回路（４１）は、所定の一群の信号（液晶の表示に関する信号）を出力可能な複数の端子（Ｄ０～Ｄ３）を備え、前記所定の一群の信号を構成する各信号は、前記複数の端子のそれぞれから配線（Ｂ０～Ｂ３）を介して出力され、前記複数の端子には、出力状態（出力ポート）に設定されるとともに、所定時（第１期間：電源が投入されてから、ＣＰＵによる各端子の設定が完了するまでの間（少なくとも特定プログラムを読み出す時））に入力状態（入力ポート）に設定される特定の端子（Ｄ２）があり、前記特定の端子に接続された配線（Ｂ２）が、プルアップまたはプルダウンされている。

【0056】

また、制御回路（４１）は、所定の一群の信号（液晶の表示に関する信号）を出力可能な複数の端子（Ｄ０～Ｄ３）を備え、前記所定の一群の信号を構成する各信号は、前記複数の端子のそれぞれから配線（Ｂ０～Ｂ３）を介して出力され、前記複数の端子には、出力状態（出力ポート）に設定されるとともに、所定時（リセット中）にオープンに設定される特定の端子（Ｄ２）があり、前記特定の端子に接続された配線（Ｂ２）が、プルアップまたはプルダウンされている。
よって、第１期間の間やＣＰＵリセット中であっても、前記特定の端子の電圧がＨｉｇｈまたはＬｏｗのいずれかに固定される。このため、誤動作の発生や部品の破損を防ぐことができる。

【0057】

なお、第１の実施形態では液晶制御基板５０を用いて説明し、第２の実施形態ではサブ制御基板４０を用いて説明したが、本発明は、ＩＣ（ＣＰＵ、ＲＯＭ等）が実装されている他の基板（例えばメイン制御基板）にも適用可能である。

【0058】

（第３の実施の形態）
次に本発明の第３の実施の形態について説明する。
本実施形態では、電源が投入された後、ＣＰＵの電圧が動作電圧に達するまでの間等に生じ得る問題と、その問題の発生を防ぐ構成について説明する。本実施形態では、液晶制御基板５０を用いて説明する。本実施形態の遊技機は基本的に第１の実施の形態の遊技機と同様の構成を有するものであるため、第１の実施の形態の遊技機と同様の構成については、その説明を省略ないし簡略化する。

【0059】

図５に示すように、液晶制御基板５０は、ＣＰＵ５１と制御ＲＯＭ５２とを備えている。ＣＰＵ５１の入出力端子ＡＯ１～ＡＯ２４は、複数の機能のうちの所定の機能を設定可能な端子となっている。ＣＰＵ５１の入出力端子ＡＯ１～ＡＯ２０は、初期設定が出力ポートに設定されている。また、ＣＰＵ５１の入出力端子ＡＯ２１～ＡＯ２４は、初期設定が入力ポートに設定されている。また、制御ＲＯＭ５２の入力端子ＡＩ１～ＡＩ２４は、常に入力ポートに設定されている。

【0060】

図６（ａ）は、電源が投入されてから、ＣＰＵ５１の電圧が動作電圧に達するまでを時系列に沿って説明する図である。（１）まず電源が投入され、電源電圧が上昇し始める。詳細な説明は省略するが、液晶制御基板５０は、電源電圧（１２Ｖ）の供給を受け、１２Ｖの電源電圧から３．３ＶのＣＰＵ電圧を生成する。（２）次にＣＰＵ５１への電源供給が開始され、ＣＰＵ５１の電圧が上昇し始める。（３）次にＣＰＵ５１の電圧が動作電圧に達し、ＣＰＵ５１による制御が実行される状態（制御状態）となる。図６（ａ）に示すように、ＣＰＵ５１は、ＯＦＦ状態から、ＣＰＵ未制御状態（過渡状態）とリセット状態とを経て、制御状態に至る。ＣＰＵ未制御状態は、ＣＰＵ５１に供給される電圧が低く、ＣＰＵ５１が動作不可能な状態である。また、リセット状態は、所定の初期化処理が行われ、ＣＰＵ５１の電圧が所定の電圧となるのを待機している状態である。

【0061】

図６（ｂ）は、電源がＯＦＦされてから、ＣＰＵ５１へ電源が供給されない状態（すなわちＯＦＦ状態）となるまでを時系列に沿って説明する図である。（１）まず電源がＯＦＦされ、電源電圧が降下し始める。（２）次にＣＰＵ５１の電圧が降下し始める。（３）次にＣＰＵ５１へ電源が供給されない状態となり、ＯＦＦ状態となる。図６（ｂ）に示すように、ＣＰＵ５１は、制御状態から、リセット状態とＣＰＵ未制御状態（過渡状態）とを経て、ＯＦＦ状態に至る。リセット状態は、電断処理（退避処理）が行われ、電圧が降下してＯＦＦ状態となるのを待機している状態である。本実施形態では、ＣＰＵ５１がＣＰＵ未制御状態およびリセット状態である間を第２期間（特定期間）とする。

【0062】

図５に戻り説明する。入出力端子ＡＯ１～ＡＯ２４は、入力ポート状態、出力ポート状態、あるいはオープン状態を設定可能となっているが、第２期間（ＣＰＵ未制御状態またはリセット状態）において、入出力端子ＡＯ１～ＡＯ２４のうちの少なくとも１つの端子（これを第１所定端子とする）に、入力ポート状態が設定される可能性がある。第２期間において、第１所定端子が入力ポート状態に設定されると、第１所定端子と、配線を介して第１所定端子と接続された入力端子（入力端子ＡＩ１～ＡＩ２４のうちの少なくとも１つの端子）との両方がハイインピーダンスとなり、第１所定端子の電圧が不定となる。
また、第２期間において、入出力端子ＡＯ１～ＡＯ２４のうちの少なくとも１つの端子（これを第２所定端子とする）に、オープン状態が設定される可能性がある。第２期間において、第２所定端子がオープン状態に設定されると、第２所定端子がハイインピーダンスとなり、第２所定端子の電圧が不定となる。

【0063】

ここで、ＣＰＵ５１の動作可能電圧よりも制御ＲＯＭ５２の動作可能電圧が低い場合、電源投入後に（電源投入後における第２期間の間に）、ＣＰＵ５１は動作不可能となるが、制御ＲＯＭ５２は動作可能となる所定の期間がある。また、電源ＯＦＦ後に（電源ＯＦＦ後における第２期間の間に）、ＣＰＵ５１は動作不可能となるが、制御ＲＯＭ５２は動作可能となる所定の期間がある。これらの所定の期間において、入出力端子ＡＯ１～ＡＯ２４のうちの少なくとも一部の端子の端子電圧が不定となると、誤動作の発生や接続先の制御ＲＯＭ５２（ＣＭＯＳＩＣ等）の破損という問題が生じるおそれがある。

【0064】

このような問題の発生を防ぐために、本実施形態では、図５に示すように、ＣＰＵ５１の入出力端子ＡＯ１～ＡＯ２４と制御ＲＯＭ５２の入力端子ＡＩ１～ＡＩ２４とを繋ぐ配線Ａ１～Ａ２４のすべてを、プルダウン抵抗Ｒ１～Ｒ２４を介してＧＮＤ（グランド、グラウンド）に接続させている（プルダウンさせている）。したがって、第２期間の間にハイインピーダンスとなる可能性がある入出力端子ＡＯ１～ＡＯ２４の端子電圧がＬｏｗに固定され、ハイインピーダンスとならない。すなわち、第２期間の間に、入出力端子ＡＯ１～ＡＯ２４の端子電圧がＬｏｗに固定されるため、入出力端子ＡＯ１～ＡＯ２４の端子電圧が不定となることがない（第２期間の間における入出力端子ＡＯ１～ＡＯ２４の端子電圧を安定させることができる）。なお、第２期間は、ＣＰＵ５１および制御ＲＯＭ５２の両方が所定の電圧（動作電圧）となるまでの期間ともいえる。

【0065】

また、図５では、ＣＰＵ５１の入出力端子ＡＯ１～ＡＯ２４と制御ＲＯＭ５２の入力端子ＡＩ１～ＡＩ２４とを繋ぐ配線Ａ１～Ａ２４すべてをプルダウンさせる場合を示したが、当該配線Ａ１～Ａ２４すべてをプルアップさせてもよい。すなわち、ＣＰＵ５１の入出力端子ＡＯ１～ＡＯ２４と制御ＲＯＭ５２の入力端子ＡＩ１～ＡＩ２４とを繋ぐ配線Ａ１～Ａ２４が、プルアップ抵抗を介して電源（ＣＰＵ５１の主動作電位）に繋がれているものとしてもよい。この場合、第２期間の間にハイインピーダンスとなる可能性がある入出力端子ＡＯ１～ＡＯ２４がＨｉｇｈに固定され、ハイインピーダンスとならない。

【0066】

本実施形態によれば、制御回路（５１）は、所定の一群の信号（アドレス信号）を出力可能な複数の端子（ＡＯ１～ＡＯ２４）を備え、前記所定の一群の信号を構成する各信号は、前記複数の端子のそれぞれから配線（Ａ１～Ａ２４）を介して出力され、前記複数の端子には、出力状態（出力ポート）に設定されるとともに、所定時に入力状態（入力ポート）に設定される特定の端子（例えばＡＯ２１～ＡＯ２４）があり、前記特定の端子を含む前記複数の端子に接続されたすべての配線（Ａ１～Ａ２４）が、プルアップまたはプルダウンされている。このように構成することで、第２期間の間に、前記複数の端子の電圧がＨｉｇｈまたはＬｏｗのいずれかに固定されるため、前記複数の端子の端子電圧が不安定となることがない。これにより、誤動作の発生や接続先の部品の破損を防ぐことができる。

【0067】

また、所定時に入力ポートに設定される特定の端子（ＡＯ２１～ＡＯ２４）に接続された配線（Ａ２１～Ａ２４）が、プルアップまたはプルダウンされている。このため、本実施形態による上記効果に加えて、第１の実施形態と同様の効果を奏する。

【0068】

（第４の実施の形態）
次に本発明の第４の実施の形態について説明する。
第３の実施の形態は、液晶制御基板５０におけるＣＰＵ５１と制御ＲＯＭ５２とを用いて説明したが、本実施形態では、サブ制御基板４０のＣＰＵ４１とＩＣ４３とを用いて説明する。本実施形態の遊技機は、基本的に第２の実施の形態および第３の実施の形態の遊技機と同様の構成を有するものであるため、第２の実施の形態および第３の実施の形態の遊技機と同様の構成については、その説明を省略ないし簡略化する。

【0069】

図７に示すように、サブ制御基板４０はＣＰＵ４１とＩＣ４３とを備えている。本実施形態では、ＣＰＵ４１がＶＤＰ（Video Display Processor）を内蔵しており、所定の信号（デジタルＲＧＢ信号）に基づきＬＶＤＳ信号（低電圧差動信号）を生成し、ＬＶＤＳ信号をＩＣ４３へ出力する。ＩＣ４３は、液晶モジュール用のＩＣであり、ＬＶＤＳ信号に基づいて最終的な画像信号を生成する。

【0070】

ＣＰＵ４１は、入出力端子Ｄ０～Ｄ１９を有している。入出力端子Ｄ０～Ｄ１９は、複数の機能のうちの所定の機能を設定可能な端子となっている。なお、本実施形態では、入出力端子Ｄ０～Ｄ１９は、常に出力ポートに設定されているものとする。また、ＣＰＵ４１はこれ以外にも複数の端子を有している。

【0071】

ＩＣ４３は、入力端子Ｐ０～Ｐ１９を有している。入力端子Ｐ０～Ｐ１９は、常に入力ポートに設定されている。なお、ＩＣ４３はこれ以外にも複数の端子を有している。

【0072】

図７に示すように、ＣＰＵ４１の入出力端子Ｄ０は、配線（信号線）Ｃ０を介してＩＣ４３の入力端子Ｐ０に接続されている。入出力端子Ｄ０から入力端子Ｐ０へはＬＶＤＳ信号「ＴＴＡ１＋」が送られる。また、入出力端子Ｄ１は、配線Ｃ１を介して入力端子Ｐ１に接続されている。入出力端子Ｄ１から入力端子Ｐ１へはＬＶＤＳ信号「ＴＴＡ１－」が送られる。ＬＶＤＳ信号「ＴＴＡ１＋」とＬＶＤＳ信号「ＴＴＡ１－」とは、差動で伝送される一対のＬＶＤＳ信号となっている。

【0073】

入出力端子Ｄ２は、配線Ｃ２を介して入力端子Ｐ２に接続されている。入出力端子Ｄ２から入力端子Ｐ２へはＬＶＤＳ信号「ＴＴＢ１＋」が送られる。また、入出力端子Ｄ３は、配線Ｃ３を介して入力端子Ｐ３に接続されている。入出力端子Ｄ３から入力端子Ｐ３へはＬＶＤＳ信号「ＴＴＢ１－」が送られる。ＬＶＤＳ信号「ＴＴＢ１＋」とＬＶＤＳ信号「ＴＴＢ１－」とは、差動で伝送される一対のＬＶＤＳ信号となっている。

【0074】

入出力端子Ｄ４は、配線Ｃ４を介して入力端子Ｐ４に接続されている。入出力端子Ｄ４から入力端子Ｐ４へはＬＶＤＳ信号「ＴＴＣ１＋」が送られる。また、入出力端子Ｄ５は、配線Ｃ５を介して入力端子Ｐ５に接続されている。入出力端子Ｄ５から入力端子Ｐ５へはＬＶＤＳ信号「ＴＴＣ１－」が送られる。ＬＶＤＳ信号「ＴＴＣ１＋」とＬＶＤＳ信号「ＴＴＣ１－」とは、差動で伝送される一対のＬＶＤＳ信号となっている。

【0075】

入出力端子Ｄ６は、配線Ｃ６を介して入力端子Ｐ６に接続されている。入出力端子Ｄ６から入力端子Ｐ６へはＬＶＤＳ信号「ＴＴＤ１＋」が送られる。また、入出力端子Ｄ７は、配線Ｃ７を介して入力端子Ｐ７に接続されている。入出力端子Ｄ７から入力端子Ｐ７へはＬＶＤＳ信号「ＴＴＤ１－」が送られる。ＬＶＤＳ信号「ＴＴＤ１＋」とＬＶＤＳ信号「ＴＴＤ１－」とは、差動で伝送される一対のＬＶＤＳ信号となっている。

【0076】

入出力端子Ｄ８は、配線Ｃ８を介して入力端子Ｐ８に接続されている。入出力端子Ｄ８から入力端子Ｐ８へはＬＶＤＳ信号「ＴＴＣＬＫ１＋」が送られる。また、入出力端子Ｄ９は、配線Ｃ９を介して入力端子Ｐ９に接続されている。入出力端子Ｄ９から入力端子Ｐ９へはＬＶＤＳ信号「ＴＴＣＬＫ１－」が送られる。ＬＶＤＳ信号「ＴＴＣＬＫ１＋」とＬＶＤＳ信号「ＴＴＣＬＫ１－」とは、差動で伝送される一対のＬＶＤＳ信号となっている。

【0077】

なお、重複するため説明を省略するが、入出力端子Ｄ１０～Ｄ１９、配線Ｃ１０～Ｃ１９、入力端子Ｐ１０～Ｐ１９、ＬＶＤＳ信号「ＴＴＡ２＋」～ＬＶＤＳ信号「ＴＴＣＬＫ２－」も上記と同様である。

【0078】

上述の各ＬＶＤＳ信号は、所定のドットのＲＧＢを指示する信号や、同期信号等であり、液晶の表示に関する信号（映像に関する信号）である。よって、入出力端子Ｄ０～Ｄ１９から出力される上述の各信号は、所定の一群の信号（関連する一組の信号）といえる。

【0079】

なお、上記ではＤ０～Ｄ１９から出力される信号を所定の一群の信号としたが、入出力端子Ｄ０～Ｄ９から出力される各信号が、所定の一群の信号（第１群の信号）を構成し、入出力信号Ｄ１０～Ｄ１９から出力される各信号が、所定の一群の信号（第２群の信号）を構成しているともいえる。本実施形態では、映像表示の制御に第１群の信号と第２群の信号とを要する液晶（１９インチ）を用いているため、ＣＰＵ４１が第１群の信号および第２群の信号を出力するように構成されている。なお、搭載する液晶の仕様によっては一方（第１群の信号）のみが出力されるようになっていてもよい。また、第１群の信号および第２群の信号の両方が出力されるように構成して、第１群の信号によって１つの液晶の映像表示が制御され、第２群の信号によって１つの液晶の映像表示が制御されるようにしてもよい。

【0080】

ここで、ＣＰＵ４１の動作可能電圧よりもＩＣ４３の動作可能電圧が低い場合、電源投入後に（電源投入後における第２期間の間に）、ＣＰＵ４１は動作不可能となるが、ＩＣ４３は動作可能となる所定の期間がある。また、電源ＯＦＦ後に（電源ＯＦＦ後における第２期間の間に）、ＣＰＵ４１は動作不可能となるが、ＩＣ４３は動作可能となる所定の期間がある。これらの所定の期間において、入出力端子Ｄ１～Ｄ１９のうちの少なくとも一部の端子電圧が不定となると、誤動作の発生や出力先のＩＣ４３（ＣＭＯＳＩＣ等）の破損という問題が生じるおそれがある。

【0081】

このような問題の発生を防ぐために、本実施形態では、図７に示すように、ＣＰＵ４１の入出力端子Ｄ０～Ｄ１９とＩＣ４３の入力端子Ｐ０～Ｐ１９とを繋ぐ配線Ｃ０～Ｃ１９のすべてを、プルダウン抵抗Ｒ１～Ｒ２０を介してＧＮＤ（グランド、グラウンド）に接続させている（プルダウンさせている）。したがって、ＣＰＵ４１がＣＰＵ未制御状態およびリセット状態である間（すなわち第２期間の間）にハイインピーダンスとなる可能性がある入出力端子Ｄ０～Ｄ１９の端子電圧がＬｏｗに固定され、ハイインピーダンスとならない。すなわち第２期間の間に、入出力端子Ｄ０～Ｄ１９の端子電圧がＬｏｗに固定されるため、入出力端子Ｄ０～Ｄ１９の端子電圧が不定となることがない（第２期間の間における入出力端子Ｄ０～Ｄ１９の端子電圧を安定させることができる）。

【0082】

なお、図７では、ＣＰＵ４１の入出力端子Ｄ０～Ｄ１９とＩＣ４３の入力端子Ｐ０～Ｐ１９とを繋ぐ配線Ｃ０～Ｃ１９をプルダウンさせる場合を示したが、所定の場合には、当該配線Ｃ０～Ｃ１９をプルアップさせてもよい。すなわち、Ｈｉｇｈの電圧がサブ制御基板４０上に存在する電圧であり、かつＬｏｗがＧＮＤ電圧である場合には、そのＨｉｇｈ－Ｌｏｗ間で動く信号ライン（配線Ｃ０～Ｃ１９）を、プルアップ抵抗を介して電源に繋いでもよい。この場合、第２期間の間、ＣＰＵ４１の入出力端子Ｄ０～Ｄ１９がＨｉｇｈに固定され、ハイインピーダンスとならない。

【0083】

本実施形態によれば、制御回路（４１）は、所定の一群の信号（液晶の表示に関する信号）を出力可能な複数の端子（Ｄ０～Ｄ１９）を備え、前記所定の一群の信号を構成する各信号は、前記複数の端子のそれぞれから配線（Ｃ０～Ｃ１９）を介して出力され、前記複数の端子には、出力状態（出力ポート）に設定されるとともに、所定時に入力状態（入力ポート）に設定される特定の端子があり、前記特定の端子を含む前記複数の端子に接続されたすべての配線（Ｃ０～Ｃ１９）が、プルアップまたはプルダウンされている。このように構成することで、第２期間の間、前記複数の端子の電圧がＨｉｇｈまたはＬｏｗのいずれかに固定されるため、前記複数の端子の端子電圧が不安定となることがない。これにより、誤動作の発生や接続先の部品の破損を防ぐことができる。

【0084】

なお、本実施形態では、ＣＰＵ４１とＩＣ４３とを用いて説明したが、ＣＰＵ４１は、信号変換ＩＣであってもよい。また、本実施形態では、ＩＣ４３がＣＰＵ４１と同一基板上（サブ制御基板４０上）に設けられているものとしたが、ＩＣ４３はＣＰＵ４１とは別の基板上（液晶モジュール側の液晶制御基板上）に設けられていてもよい。その場合、サブ制御基板４０と、ＩＣ４３が実装された液晶制御基板とが、コネクタおよびケーブル（例えばＦＰＣ）を介して接続される。また、サブ制御基板４０または液晶制御基板に、プルダウン抵抗またはプルアップ抵抗のいずれかが実装される。

【0085】

なお、本発明は、前述した各実施の形態に限定されず、その要旨を逸脱しない範囲で種々変形して実施できる。例えば、スロットマシンの遊技制御形態および構成等は前述した実施の形態のそれに限定されない。また、前述した制御動作は、スロットマシンに限らず、パチンコ遊技機、メダルレス遊技機等の他の遊技機にも適用できる。本発明は、遊技機に適用でき、遊技機には、スロットマシン、パチンコ遊技機、メダルレス遊技機等が含まれる。

【0086】

なお、本発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

【符号の説明】

【0087】

１０ 遊技機
４０，５０ 制御基板
４１，５１ 制御回路
ＡＯ１～ＡＯ２４，Ｄ０～Ｄ３ （制御回路の）複数の端子
Ａ１～Ａ２４，Ｂ０～Ｂ３ （制御回路の複数の端子のそれぞれに接続された）配線
ＡＯ２１～ＡＯ２４，Ｄ２ 所定時に入力ポートに設定される特定の端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】