特許 7431528 半導体増幅回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-06

(45)【発行日】2024-02-15

(54)【発明の名称】半導体増幅回路

(51)【国際特許分類】

   H03F 1/32 20060101AFI20240207BHJP

   H03F 3/45 20060101ALI20240207BHJP

【ＦＩ】

H03F1/32

H03F3/45 210

【請求項の数】 9

(21)【出願番号】P 2019146554

(22)【出願日】2019-08-08

(65)【公開番号】P2021027549

(43)【公開日】2021-02-22

【審査請求日】2021-08-20

【審判番号】

【審判請求日】2023-04-03

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100103263

【弁理士】

【氏名又は名称】川崎 康

(72)【発明者】

【氏名】小倉 暁生

【合議体】

【審判長】土居 仁士

【審判官】千葉 輝久

【審判官】衣鳩 文彦

(56)【参考文献】

【文献】特開２００６－１５７６０７（ＪＰ，Ａ）

【文献】特開２０１４－１７１０８４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

H03F1/00-3/72

(57)【特許請求の範囲】

【請求項1】

入力信号に応じたゲート駆動信号を出力するとともに、駆動増強信号が第１論理の間は前記ゲート駆動信号の駆動能力を増強するゲート駆動器と、
前記入力信号が所定の条件を満たしてから所定時間の間は前記駆動増強信号を前記第１論理にし、前記所定時間が経過すると前記駆動増強信号を第２論理に遷移させる増強時間設定部と、
前記ゲート駆動信号が入力されるゲートを有するトランジスタを有し、前記トランジスタから前記入力信号を増幅した増幅信号を出力する出力回路と、を備える、半導体増幅回路。

【請求項2】

前記入力信号は、安定時には同一の電圧レベルで、信号論理が遷移する際に一時的に電圧レベルが相違する第１入力信号及び第２入力信号を含む差動入力信号である、請求項１に記載の半導体増幅回路。

【請求項3】

前記第１入力信号の電圧レベルから前記第２入力信号の電圧レベルを差し引いた第１電圧差が所定の基準電圧より大きいか否かを検出する第１比較器と、
前記第２入力信号の電圧レベルから前記第１入力信号の電圧レベルを差し引いた第２電圧差が前記基準電圧より大きいか否かを検出する第２比較器と、を備え、
前記増強時間設定部は、前記第１電圧差が前記基準電圧より大きいことが前記第１比較器にて検出された場合、又は前記第２電圧差が前記基準電圧より大きいことが前記第２比較器にて検出された場合に、前記所定時間にわたって前記駆動増強信号を前記第１論理に設定する、請求項２に記載の半導体増幅回路。

【請求項4】

前記第１電圧差が前記基準電圧以下になったことが前記第１比較器にて検出された場合、又は前記第２電圧差が前記基準電圧以下になったことが前記第２比較器にて検出された場合に、所定論理の信号を出力する論理演算回路を備え、
前記増強時間設定部は、前記論理演算回路が前記所定論理の信号を出力したときに、前記駆動増強信号を前記第２論理にする、請求項３に記載の半導体増幅回路。

【請求項5】

前記増強時間設定部は、前記論理演算回路が前記所定論理の信号を出力すると直ちに電荷を蓄積し、前記論理演算回路が前記所定論理以外の論理の信号を出力すると蓄積電荷を時間をかけて放電するキャパシタを有し、
前記増強時間設定部は、前記キャパシタが所定量以上の電荷を蓄積している場合に前記駆動増強信号を前記第１論理に設定する、請求項４に記載の半導体増幅回路。

【請求項6】

前記第１入力信号と前記第２入力信号との電圧差に応じた電流を出力する、第１導電型の第１トランジスタ対と、
前記第１トランジスタ対から出力された電流に定電流源からの電流を加算した電流に応じた電圧を出力する電流加算器と、を備え、
前記ゲート駆動器は、前記電流加算器から出力された電圧に応じた前記ゲート駆動信号を出力する、請求項２乃至５のいずれか一項に記載の半導体増幅回路。

【請求項7】

前記第１入力信号と前記第２入力信号との電圧差に応じた電流を出力する、第２導電型の第２トランジスタ対を備え、
前記電流加算器は、前記第１トランジスタ対及び前記第２トランジスタ対から出力された電流に前記定電流源からの電流を加算した電流に応じた電圧を出力する、請求項６に記載の半導体増幅回路。

【請求項8】

前記出力回路から出力される前記増幅信号は、前記第１トランジスタ対のいずれか一方のトランジスタのゲートに負帰還される、請求項６又は７に記載の半導体増幅回路。

【請求項9】

前記駆動増強信号が前記第１論理か前記第２論理かによって、電圧レベルが異なるバイアス電圧を出力するバイアス選択器を備え、
前記ゲート駆動器は、前記バイアス選択器から出力された前記バイアス電圧に応じて前記ゲート駆動信号の駆動能力を切り替える、請求項１乃至７のいずれか一項に記載の半導体増幅回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体増幅回路に関する。

【背景技術】

【0002】

電池で駆動するセンサでは、センサの微弱な出力信号を増幅する増幅回路が欠かせない。電池で駆動している以上、増幅回路の消費電流はできるだけ抑制する必要がある。センサの出力信号が高速で変化する場合でも、その信号変化に合わせて、歪みなく増幅を行う低歪み性能が求められる。

【0003】

しかしながら、一般には、増幅回路の低歪み性能を向上させるには、増幅回路に流す電流を増やす必要があり、消費電力が増大してしまう。このように、増幅回路では、低消費電力性能と低歪み性能はトレードオフの関係にある。

【先行技術文献】

【特許文献】

【0004】

【文献】特許４６２２４９９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の一態様は、消費電力を増やさずに増幅信号の歪みを低減可能な半導体増幅回路を提供するものである。

【課題を解決するための手段】

【0006】

本実施形態によれば、入力信号に応じたゲート駆動信号を出力するとともに、駆動増強信号が第１論理の間は前記ゲート駆動信号の駆動能力を増強するゲート駆動器と、
前記入力信号が所定の条件を満たしてから所定時間の間は前記駆動増強信号を前記第１論理にし、前記所定時間が経過すると前記駆動増強信号を第２論理に遷移させる増強時間設定部と、
前記ゲート駆動信号が入力されるゲートを有するトランジスタを有し、前記トランジスタから前記入力信号を増幅した増幅信号を出力する出力回路と、を備える、半導体増幅回路が提供される。

【図面の簡単な説明】

【0007】

【図1】第１の実施形態による半導体増幅回路のブロック図。

【図2】図１の差動入力信号を説明する図。

【図3】図１の電流加算器、ゲート駆動器及び出力回路の詳細な内部構成の一例を示す回路図。

【図4】バイアス選択器の内部構成の一例を示す回路図。

【図5】一比較例による半導体増幅回路の概略構成を示すブロック図。

【図6】図５の半導体増幅回路内の各部の電圧波形図。

【図7】本実施形態による半導体増幅回路内の各部の電圧波形図。

【図8】消費電流と高速性との関係を模式的に表した図。

【図9】第２の実施形態による半導体増幅回路の回路図。

【図10】同相入力可能電圧範囲を比較した図。

【図11】第３の実施形態による半導体増幅回路の回路図。

【図12】第３の実施形態の一変形例による半導体増幅回路の回路図。

【図13A】図３の半導体増幅回路の同相入力可能範囲を示す図。

【図13B】図１２の半導体増幅回路の同相入力可能範囲を示す図。

【発明を実施するための形態】

【0008】

以下、図面を参照して実施の形態について説明する。なお、本件明細書と添付図面においては、理解のしやすさと図示の便宜上、一部の構成部分を省略、変更または簡易化して説明および図示しているが、同様の機能を期待し得る程度の技術内容も、本実施の形態に含めて解釈することとする。また、本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物から変更し誇張してある。

【0009】

（第１の実施形態）
図１は第１の実施形態による半導体増幅回路１のブロック図である。図１の半導体増幅回路１は、半導体基板上に形成される回路である。図１の半導体増幅回路１が形成される半導体基板上に、その他の回路を混載しても構わない。図１の半導体増幅回路１の用途は特に問わないが、例えば各種のセンサが検出した微弱な出力信号を増幅する目的で使用可能である。

【0010】

図１の半導体増幅回路１は、必須の構成部品として、ゲート駆動器２と、増強時間設定部３と、出力回路４とを備えている。

【0011】

ゲート駆動器２は、入力信号に応じたゲート駆動信号を出力するとともに、後述する駆動増強信号が第１論理の間はゲート駆動信号の駆動能力を増強する。第１論理とは例えばハイレベルである。入力信号は、単一の電圧信号でもよいし、第１入力信号Ｖipと第２入力信号Ｖinを含む差動入力信号でもよい。後述するように、入力信号として差動入力信号を用いる場合、ゲート駆動器２は、差動入力信号を構成する第１入力信号Ｖipと第２入力信号Ｖinの電圧差に応じたゲート駆動信号を出力する。駆動増強信号は、ゲート駆動信号の駆動能力を増強するか否かを指定する信号である。ゲート駆動信号の駆動能力を増強するとは、例えば、ゲート駆動信号の電圧レベルを引き上げたり、引き下げることを指す。これにより、ゲート駆動信号がゲートに入力されるトランジスタの動作が高速化して、出力回路４の動作を速くすることができる。

【0012】

増強時間設定部３は、入力信号が所定の条件を満たしてから所定時間の間は駆動増強信号を第１論理にし、所定時間が経過すると駆動増強信号を第２論理にする。所定の条件を満たすとは、例えば入力信号が差動入力信号の場合に、差動入力信号を構成する第１入力信号Ｖipと第２入力信号Ｖinとの電圧差の絶対値がオフセット電圧Ｖofstより大きい場合である。第１入力信号Ｖipと第２入力信号Ｖinとの電圧差の絶対値がオフセット電圧Ｖofst以下の場合には、所定の条件を満たしたことにはならない。ゲート駆動器２は、駆動増強信号が第１論理のときにゲート駆動信号の駆動能力を増強し、駆動増強信号が第２論理のときはゲート駆動信号を通常の駆動能力にする。

【0013】

出力回路４は、ゲート駆動信号が入力されるゲートを有するトランジスタを有し、トランジスタから入力信号を増幅した増幅信号を出力する。より具体的には、出力回路４は、電源電圧ノードと接地ノードとの間にカスコード接続されたＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２を有する。ＰＭＯＳトランジスタＱ１のドレインとＰＭＯＳトランジスタＱ２のドレインは出力端子ＯＵＴに接続されている。ＰＭＯＳトランジスタＱ１のゲートには第１ゲート駆動信号が入力され、ＮＭＯＳトランジスタＱ２のゲートには、第２ゲート駆動信号が入力される。これら第１ゲート駆動信号と第２ゲート駆動信号は、ゲート駆動器２で生成される。増強時間設定部３が駆動増強信号を第１論理に設定した場合、第１ゲート駆動信号の電圧レベルがより低くなってＰＭＯＳトランジスタＱ１が迅速にオンするか、あるいは、第２ゲート駆動信号の電圧レベルがより高くなってＮＭＯＳトランジスタＱ２が迅速にオンする。

【0014】

この他、図１の半導体増幅回路１は、差動入力回路５と、電流加算器６とを備えていてもよい。

【0015】

差動入力回路５は、定電流源５ａと、第１導電型の一対のＰＭＯＳトランジスタＱ３，Ｑ４を有する。これらＰＭＯＳトランジスタＱ３，Ｑ４のゲートには、第１入力信号Ｖipと第２入力信号Ｖinからなる差動入力信号が入力される。差動入力回路５は、第１入力信号Ｖipと第２入力信号Ｖinの電圧差に応じた電流を出力する。差動入力信号を構成する第１入力信号Ｖipと第２入力信号Ｖinは、安定状態では同一電圧レベルであり、信号論理が遷移する過渡状態では第１入力信号Ｖipと第２入力信号Ｖinに電圧差が生じる。差動入力回路５は、第１入力信号Ｖipと第２入力信号Ｖinの電圧差に応じた電流を出力する。差動入力回路５から出力された電流は、電流加算器６に入力される。

【0016】

第２入力信号Ｖinが入力されるＰＭＯＳトランジスタＱ４のゲートには、出力端子ＯＵＴが接続されている。これにより、第１入力信号Ｖipと第２入力信号Ｖinの電圧差がなくなるように負帰還制御が行われる。

【0017】

電流加算器６は、差動入力回路５から出力された電流に定電流源６ａからの電流を加算した電流に応じた電圧を出力する。電流加算器６から出力される電圧は、第１入力信号Ｖipと第２入力信号Ｖinの電圧差に応じた電圧レベルを有する。電流加算器６から出力される電圧は、ゲート駆動器２に入力される。

【0018】

このように、電流加算器６は、差動入力回路５から出力された電流に、定電流源６ａからの電流を加算することで利得を向上させることができる。また、電流加算器６は、差動入力信号を構成する第１入力信号Ｖip及び第２入力信号Ｖinの同相入力可能電圧範囲を広げることができる。電流加算器６の動作については後述する。

【0019】

この他、図１の半導体増幅回路１は、第１比較器７と、第２比較器８と、ＯＲ回路９と、バイアス選択器１０とを備えていてもよい。

【0020】

第１比較器７は、第１入力信号Ｖipの電圧レベルから第２入力信号Ｖinの電圧レベルを差し引いた電圧差がオフセット電圧Ｖofstより大きいか否かを検出する。第１比較器７は、Ｖip＞Ｖin＋オフセット電圧Ｖofstを満たすときに、例えばハイ電位になる。

【0021】

第２比較器８は、第２入力信号Ｖinの電圧レベルから第１入力信号Ｖipの電圧レベルを差し引いた電圧差がオフセット電圧Ｖofstより大きいか否かを検出する。第１比較器７は、Ｖin＞Ｖip＋オフセット電圧Ｖofstを満たすときに、例えばハイ電位になる。

【0022】

ＯＲ回路９は、第１比較器７の出力信号と第２比較器８の出力信号との論理和を演算して、その演算結果を出力する論理演算回路である。よって、ＯＲ回路９は、第１比較器７がハイ電位を出力した場合か、第２比較器８がハイ電位を出力した場合に、ハイ電位を出力する。より詳細には、ＯＲ回路９は、Ｖip＞Ｖin＋オフセット電圧Ｖofstを満たす場合、又はＶin＞Ｖip＋オフセット電圧Ｖofstを満たす場合に、ハイ電位を出力する。

【0023】

ＯＲ回路９がハイ電位を出力した場合が、上述した所定の条件を満たした場合に該当する。よって、増強時間設定部３は、ＯＲ回路９がハイ電位を出力した場合に、所定時間の間は駆動増強信号を第１論理にし、所定時間が経過すると駆動増強信号を第２論理にする。このように、増強時間設定部３は、ＯＲ回路９の出力がロー電位からハイ電位に変化した場合のみ、駆動増強信号を第１論理にする。なお、ＯＲ回路９の代わりに、負論理信号を出力するＮＯＲ回路等の論理演算回路を用いた場合は、増強時間設定部３は、この論理演算回路の出力がハイ電位からロー電位に変化した場合のみ、駆動増強信号を第１論理にする。

【0024】

上述した増強時間設定部３は、キャパシタを内蔵していてもよい。このキャパシタは、ＯＲ回路９が所定論理（例えばハイ電位）の信号を出力すると直ちに電荷を蓄積し、ＯＲ回路９が所定論理以外の論理の信号を出力すると蓄積電荷を時間をかけて放電する。増強時間設定部３は、キャパシタが所定量以上の電荷を蓄積している場合に駆動増強信号を第１論理に設定する。

【0025】

バイアス選択器１０は、後述するように、増強時間設定部３から出力された駆動増強信号に基づいて、ゲート駆動器２内のバイアス電圧の電圧レベルを選択する。このように、ゲート駆動器２内のバイアス電圧の電圧レベルを切り替えることで、ゲート駆動信号の駆動能力が切り替えられる。

【0026】

図２は図１の差動入力信号を説明する図である。図２では、本実施形態による半導体増幅回路１をオペアンプ１１に置換した例を示している。図２に示すように、各種のセンサ１２から出力された信号は、オペアンプ１１の正側入力端子に入力される。オペアンプ１１の負側入力端子は出力端子ＯＵＴと短絡されている。この場合、オペアンプ１１は、正側入力端子と負側入力端子の電圧差がゼロになるように動作する。上述した差動入力信号は、例えば、オペアンプ１１の正側入力端子に繋がる第１入力信号Ｖipと、負側入力端子に繋がる第２入力信号Ｖinとで構成される。

【0027】

センサ１２の出力信号の電圧レベルが急激に上昇した場合、第１入力信号Ｖipの電圧レベルも急激に上昇するが、オペアンプ１１の出力電圧はすぐには上昇しないことから、第１入力信号Ｖipと第２入力信号Ｖinとの間に過渡的な電圧差が生じる。この電圧差はやがて解消され、第１入力信号Ｖipと第２入力信号Ｖinは同電圧になる。センサ１２の出力信号の電圧変化に対して、オペアンプ１１の出力信号の電圧変化が遅れる理由は、オペアンプ１１には位相補償容量や内部寄生容量があるためである。

【0028】

本実施形態による半導体増幅回路１にセンサ１２の出力信号を入力する場合にも、図２と同様に、センサ１２の出力信号である第１入力信号Ｖipの論理が変化するときに、差動入力信号を構成する第１入力信号Ｖipと第２入力信号Ｖinに過渡的な電圧差が生じる。本実施形態による半導体増幅回路１は、第１入力信号Ｖipと第２入力信号Ｖinに過渡的な電圧差が生じたときに、所定時間の間だけ、ゲート駆動信号の駆動能力を増強するものである。

【0029】

図３は図１の電流加算器６、ゲート駆動器２及び出力回路４の詳細な内部構成の一例を示す回路図である。図３では、図１に示した増強時間設定部３、第１比較器７、第２比較器８、ＯＲ回路９、バイアス選択器１０を省略している。

【0030】

図３の電流加算器６は、定電流源６ａと、利得向上回路６ｂと、電流加算回路６ｃとを有する。

【0031】

定電流源６ａは、一対のＰＭＯＳトランジスタＱ５，Ｑ６を有する。一対のＰＭＯＳトランジスタＱ５，Ｑ６のゲートにはバイアス電圧Ｖbias1が供給され、ソースには電源電圧が供給される。

【0032】

利得向上回路６ｂは、一対のＰＭＯＳトランジスタＱ７，Ｑ８と、一対のＮＭＯＳトランジスタＱ９，Ｑ１０とを有する。一対のＰＭＯＳトランジスタＱ７，Ｑ８のゲートにはバイアス電圧Ｖbias2が供給され、ソースには一対のＰＭＯＳトランジスタＱ５，Ｑ６のドレインが接続されている。一対のＮＭＯＳトランジスタＱ９，Ｑ１０のゲートにはバイアス電圧Ｖbias3が供給され、ドレインには一対のＰＭＯＳトランジスタＱ７，Ｑ８のドレインが接続されている。

【0033】

電流加算回路６ｃは、一対のＮＭＯＳトランジスタＱ１１，Ｑ１２を有する。一対のＮＭＯＳトランジスタＱ１１，Ｑ１２のゲートにはＮＭＯＳトランジスタＱ９のドレインが接続されている。一対のＮＭＯＳトランジスタＱ１１，Ｑ１２のドレインには、差動入力回路５内の一対のＰＭＯＳトランジスタＱ３，Ｑ４のドレインが接続されている。一対のＮＭＯＳトランジスタＱ１１，Ｑ１２のソースは接地されている。

【0034】

定電流源６ａを構成する一対のＰＭＯＳトランジスタＱ５，Ｑ６のソース－ドレイン間には、バイアス電圧Ｖbias1に応じた定電流が流れる。利得向上回路６ｂ内の一対のＰＭＯＳトランジスタＱ７，Ｑ８と一対のＮＭＯＳトランジスタＱ９，Ｑ１０は、バイアス電圧Ｖbias1、Ｖbias2に応じた抵抗器として作用する。定電流源６ａから出力された定電流は、一対のＰＭＯＳトランジスタＱ７，Ｑ８のソース－ドレイン間と、一対のＮＭＯＳトランジスタＱ９，Ｑ１０のドレイン－ソース間を通って、電流加算回路６ｃに流れ込む。

【0035】

電流加算回路６ｃには、差動入力回路５内の一対のＰＭＯＳトランジスタＱ３，Ｑ４のソース－ドレイン間を流れる電流も流れ込む。よって、電流加算回路６ｃ内の一対のＮＭＯＳトランジスタＱ１１，Ｑ１２のドレイン－ソース間には、定電流源６ａからの電流と、差動入力回路５からの電流とを加算した電流が流れる。

【0036】

ゲート駆動器２は、第１ゲート信号生成器２ａと、利得調整器２ｂと、第２ゲート信号生成器２ｃとを有する。

【0037】

第１ゲート信号生成器２ａは、一対のＰＭＯＳトランジスタＱ１３，Ｑ１４を有する。ＰＭＯＳトランジスタＱ１３，Ｑ１４のソースには電源電圧が供給され、ＰＭＯＳトランジスタＱ１３，Ｑ１４のゲートとドレインは短絡されている。

【0038】

利得調整器２ｂは、一対のＮＭＯＳトランジスタＱ１５，Ｑ１６と、一対のＰＭＯＳトランジスタＱ１７，Ｑ１８とを有する。ＮＭＯＳトランジスタＱ１５，Ｑ１６の各ドレインは、ＰＭＯＳトランジスタＱ１３，Ｑ１４のドレインに接続されている。ＮＭＯＳトランジスタＱ１５のソースは、ＰＭＯＳトランジスタＱ１８のソースに接続されている。ＮＭＯＳトランジスタＱ１６のソースは、ＰＭＯＳトランジスタＱ１７のソースに接続されている。ＮＭＯＳトランジスタＱ１６のゲートにはバイアス電圧Ｖbias4が入力され、ＰＭＯＳトランジスタＱ１８のゲートにはバイアス電圧Ｖbias5が入力されている。ＮＭＯＳトランジスタＱ１５のゲートとＰＭＯＳトランジスタＱ１７のゲートは、電流加算器６の出力ノードであるＰＭＯＳトランジスタＱ８のドレインとＮＭＯＳトランジスタＱ１０のドレインに接続されている。

【0039】

第２ゲート信号生成器２ｃは、一対のＮＭＯＳトランジスタＱ１９，Ｑ２０を有する。ＮＭＯＳトランジスタＱ１９のドレインは、ＰＭＯＳトランジスタＱ１９のゲートとＰＭＯＳトランジスタＱ１７のドレインに接続されている。ＮＭＯＳトランジスタＱ２０のドレインは、ＰＭＯＳトランジスタＱ２０のゲートとＰＭＯＳトランジスタＱ１８のドレインに接続されている。ＮＭＯＳトランジスタＱ１９，Ｑ２０の各ソースは接地ノードに接続されている。

【0040】

出力回路４内のＰＭＯＳトランジスタＱ１のゲートは、ＰＭＯＳトランジスタＱ１４のゲートとドレインに接続されている。ＮＭＯＳトランジスタＱ２のゲートは、ＮＭＯＳトランジスタＱ２０のゲートとドレインに接続されている。

【0041】

図４はゲート駆動器２内の利得調整器２ｂに供給されるバイアス電圧Ｖbias4、Ｖbias5を生成するバイアス選択器１０の内部構成の一例を示す回路図である。図４のバイアス選択器１０は、増強時間設定部３から出力された駆動増強信号の論理に基づいて電圧選択を行う第１電圧選択器１０ａ及び第２電圧選択器１０ｂを有する。第１電圧選択器１０ａは、電圧Ｖbias4aとＶbias4bのいずれかを選択して、バイアス電圧Ｖbias4として出力する。第２電圧選択器１０ｂは、電圧Ｖbias5aとＶbias5bのいずれかを選択して、バイアス電圧Ｖbias5として出力する。電圧Ｖbias4aは電圧Ｖbias4bよりも例えば１．０Ｖ程度高い電圧である。同様に、電圧Ｖbias5aは電圧Ｖbias5bよりも例えば１．０Ｖ程度低い電圧である。バイアス選択器１０内の第１電圧選択器１０ａ及び第２電圧選択器１０ｂは、駆動増強信号が例えばハイ電位の場合、電圧Ｖbias4a、Ｖbias5aを選択し、駆動増強信号が例えばロー電位の場合、電圧Ｖbias4b、Ｖbias5bを選択する。

【0042】

次に、本実施形態による半導体増幅回路１の動作を説明する。半導体増幅回路１は、差動入力回路５に差動入力信号Ｖip、Ｖinが入力されると、動作を開始する。例えば、Ｖip＞Ｖinの場合、図３のＰＭＯＳトランジスタＱ４のドレイン電流は、ＰＭＯＳトランジスタＱ３のドレイン電流よりも大きくなる。このため、電流加算器６内のＮＭＯＳトランジスタＱ１１のドレイン－ソース間に流れる電流が増大する。これにより、ＮＭＯＳトランジスタＱ１１，Ｑ１２の両ゲート電圧は高くなる。ＰＭＯＳトランジスタＱ４のドレイン電流がＰＭＯＳトランジスタＱ３のドレイン電流よりも増大することにより、ＰＭＯＳトランジスタＱ４のドレイン電圧は、ＰＭＯＳトランジスタＱ３のドレイン電圧よりも高くなる。すなわち、ＰＭＯＳトランジスタＱ４のドレイン電流が増えると、それに伴って、ＰＭＯＳトランジスタＱ３のドレイン電圧は下がる。

【0043】

このため、ＮＭＯＳトランジスタＱ１０のゲート－ソース間電圧Ｖgsが大きくなり、ＮＭＯＳトランジスタＱ１０のドレイン電圧、すなわち電流加算器６の出力電圧は低下する。このように、Ｖip＞Ｖinの場合、電流加算器６の出力電圧は低下する。

【0044】

一方、Ｖip≦Ｖinの場合、ＰＭＯＳトランジスタＱ３のドレイン電流はＰＭＯＳトランジスタＱ４のドレイン電流よりも増大し、ＰＭＯＳトランジスタＱ３のドレイン電圧はＰＭＯＳトランジスタＱ４のドレイン電圧よりも高くなる。よって、ＮＭＯＳトランジスタＱ１０のゲート－ソース間電圧Ｖgsが小さくなり、ＮＭＯＳトランジスタＱ１０のドレイン電圧、すなわち電流加算器６の出力電圧は上昇する。このように、Ｖip≦Ｖinの場合、電流加算器６の出力電圧は上昇する。

【0045】

電流加算器６の出力電圧が低下すると、ゲート駆動器２内のＰＭＯＳトランジスタＱ１７のゲート電圧が下がることから、ＰＭＯＳトランジスタＱ１７のソース電圧が下がって、ＮＭＯＳトランジスタＱ１６のゲート－ソース間電圧Ｖgsが大きくなり、ＮＭＯＳトランジスタＱ１６のドレインに接続された第１ゲート駆動信号の電圧レベルが下がる。これにより、出力回路４内のＰＭＯＳトランジスタＱ１はオンする方向に動作し、出力端子ＯＵＴの電圧が上昇する。このように、Ｖip＞Ｖinの場合は、電流加算器６の出力電圧が低下して、出力端子ＯＵＴが引き上げられる。出力端子ＯＵＴは第２入力信号Ｖinが入力されるＰＭＯＳトランジスタＱ３のゲートに帰還されるため、出力端子ＯＵＴの上昇を抑制するような帰還制御が行われる。

【0046】

逆に、電流加算器６の出力電圧が上がると、ゲート駆動器２内のＮＭＯＳトランジスタＱ１５のゲート電圧が上がることから、ＮＭＯＳトランジスタＱ１５のソース電圧が上がり、ＰＭＯＳトランジスタＱ１８のドレインに接続された第２ゲート駆動信号の電圧レベルが上がる。このように、Ｖin＞Ｖipの場合は、電流加算器６の出力電圧が上昇して、出力端子ＯＵＴが引き下げられる。出力端子ＯＵＴは第２入力信号Ｖinが入力されるＰＭＯＳトランジスタＱ３のゲートに接続されるため、出力端子ＯＵＴの下降を抑制するような帰還制御が行われる。

【0047】

また、差動入力信号Ｖip、Ｖinが過渡的に変動した場合、第１比較器７は、Ｖip＞Ｖin＋オフセット電圧Ｖofstのときにハイ電位の信号を出力し、第２比較器８は、Ｖin＞Ｖip＋オフセット電圧Ｖofstのときにハイ電位の信号を出力する。

【0048】

ＯＲ回路９は、第１比較器７と第２比較器８のいずれかの出力がハイ電位であれば、ハイ電位の信号を出力する。増強時間設定部３は、ＯＲ回路９の出力がハイ電位になると、所定時間の間は駆動増強信号を第１論理（例えばハイレベル）にし、それ以外は第２論理（例えばローレベル）にする。ＯＲ回路９の出力がハイ電位になるのは、差動入力信号の入力電圧差がオフセット電圧Ｖofstを超えてから所定期間である。

【0049】

バイアス選択器１０は、駆動増強信号が第１論理であれば、駆動増強信号が第２論理の場合に比べて、バイアス電圧Ｖbias4の電圧レベルをより大きくし、Ｖbias5の電圧レベルをより小さくする。このため、ゲート駆動器２内の利得調整器２ｂを構成するトランジスタＱ１６、Ｑ１８の駆動能力が高くなり、第１ゲート駆動信号Ｖg1の電圧レベルがより低くなり、あるいは第２ゲート駆動信号Ｖg2の電圧レベルがより高くなる。よって、出力回路４内のＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２の動作速度が速くなる。

【0050】

図５は一比較例による半導体増幅回路１００の概略構成を示すブロック図である。図５の半導体増幅回路１００は、増幅器２１と、第１比較器２２と、第２比較器２３と、第１スイッチ２４と、第２スイッチ２５とを備えている。

【0051】

増幅器２１は、差動入力信号を構成する第１入力信号Ｖipと第２入力信号Ｖinの入力電圧差に応じた電圧信号を出力端子ＯＵＴから出力するとともに、この電圧信号を第２入力信号Ｖinと短絡させて、増幅器２１の負入力端子に帰還させる。

【0052】

第１スイッチ２４と第２スイッチ２５は、電源電圧Ｖccノードと接地ノードとの間に直列接続されており、図１の出力回路４と同様の構成である。また、第１比較器２２及び第２比較器２３も、図１の第１比較器２２及び第２比較器２３と同様の構成である。

【0053】

第１入力信号Ｖipが変化すると、増幅器２１は出力端子ＯＵＴの電圧を変化させようとするが、過渡的に出力端子ＯＵＴの電圧と第１入力信号Ｖipとが大きくずれた電圧になることがある。第１比較器２２と第２比較器２３は、第１入力信号Ｖipと第２入力信号Ｖinの電圧差がオフセット電圧Ｖofst以上の場合に、出力端子ＯＵＴを電源電圧ノード又は接地ノードに短絡させる。この短絡によって、出力端子ＯＵＴの電圧が迅速に変化し、出力端子ＯＵＴの電圧と第１入力信号Ｖipとの電圧差を小さくすることができる。

【0054】

図６は図５の半導体増幅回路１内の各部の電圧波形図である。図６の最上段は第１入力信号Ｖipの電圧波形、２段目は出力端子ＯＵＴの電圧波形、３段目は出力端子ＯＵＴを電源電圧ノードに短絡した期間を示すパルス波形、４段目は出力端子ＯＵＴを接地ノードに短絡した期間を示すパルス波形をそれぞれ表している。

【0055】

入力信号に矩形波の立ち上がりが生じると、差動入力信号Ｖip、Ｖinの入力電圧差がオフセット電圧Ｖofst以上になったときに、第１比較器２２の出力がハイ電位になり、第１スイッチ２４がオンして出力端子ＯＵＴは電源電圧ノードと短絡し、出力端子ＯＵＴの電圧は急激に上昇する。その後、入力電圧差がオフセット電圧Ｖofst未満になると、第１スイッチ２４はオフして、出力端子ＯＵＴの電圧上昇の傾きは緩やかになり、最終的に出力端子ＯＵＴの電圧は第１入力信号Ｖipの電圧波形に応じた波形形状になる。入力信号に矩形波の立ち下がりが生じた場合も、同様の動作を行う。

【0056】

一方、第１入力信号Ｖipの電圧波形がサイン波の場合、差動入力信号Ｖip、Ｖinの入力電圧差がオフセット電圧Ｖofstになるまでは、出力端子ＯＵＴの電圧は緩やかに変化する。入力電圧差がオフセット電圧Ｖofst以上になると、第１スイッチ２４がオンして、出力端子ＯＵＴの電圧は電源電圧ノードにまで急激に上昇する。その後、入力電圧差がオフセット電圧Ｖofst未満になると、第１スイッチ２４がオフして、出力端子ＯＵＴの電圧は緩やかに変化する。第１入力信号Ｖipの電圧波形がサイン波の場合、入力信号の電圧レベルが絶えず変化するため、第１スイッチ２４がオンとオフを交互に繰り返すことになり、出力端子ＯＵＴの電圧は階段状に変化する。また、入力信号の電圧レベルがピーク又はボトムに近づいたときに、入力電圧差がオフセット電圧Ｖofst未満の状態が続くと、入力電圧差が残ったまま緩やかな傾斜で出力端子ＯＵＴの電圧が変化し、元の入力信号の電圧波形と出力端子ＯＵＴの電圧波形が大きく異なったものになり、出力端子ＯＵＴの電圧波形の歪みが大きくなる。

【0057】

図７は本実施形態による半導体増幅回路１内の各部の電圧波形図である。図７の最上段は第１入力信号Ｖipの電圧波形、二段目は出力端子ＯＵＴの電圧波形、三段目はゲート駆動器２の駆動能力を表す波形である。三段目の波形は、駆動能力が高い場合をハイレベル、低い場合をローレベルとしている。

【0058】

本実施形態では、出力端子ＯＵＴを電源電圧ノードや接地ノードに短絡することはせず、差動入力信号の入力電圧差が過渡的に変動した場合に一時的にゲート駆動信号の駆動能力を高め、それ以外はゲート駆動信号を低い駆動能力に設定するため、出力端子ＯＵＴの電圧を、差動入力信号の電圧変化に追随して変化させることができる。より詳細には、第１入力信号Ｖipが矩形波形状の立ち上がりエッジを含む場合、ゲート駆動器２は迅速にゲート駆動信号の駆動能力を高めるため、出力端子ＯＵＴの電圧波形は、矩形状になる。また、第１入力信号Ｖipがサイン波の場合、差動入力信号の入力電圧差がオフセット電圧Ｖofstを超えるまでは出力端子ＯＵＴの電圧は緩やかに上昇する。入力電圧差がオフセット電圧Ｖofstを超えると出力端子ＯＵＴの電圧は急激に上昇し、それから所定期間の間は、ゲート駆動器２が駆動能力を高めるため、第１入力信号Ｖipの波形変化に追従して、出力端子ＯＵＴの電圧波形を変化させることができる。これにより、消費電力を抑制しつつ、歪み特性を改善できる。

【0059】

図８は消費電流と高速性との関係を模式的に表した図である。一般に、消費電流と高速性はトレードオフの関係にあり、消費電流が多いほど高速になり（プロットｐ１）、消費電流が少ないほど低速になる（プロットｐ２）。これに対して、本実施形態では、差動入力信号の入力電圧差が大きくなった場合のように、高速性が要求される場合だけゲート駆動器２の駆動能力を向上し、特に高速性が要求されない場合はゲート駆動器２の駆動能力を低下させる。よって、本実施形態によれば、図８のプロットｐ３に示すように、全体的な消費電力を抑制しつつ、高速性能を維持できる。

【0060】

このように、本実施形態では、差動入力信号の入力電圧差がオフセット電圧Ｖofst以上になったことを検出するとともに、入力電圧差がオフセット電圧Ｖofst以上になってから所定期間の間は、ゲート駆動器２の駆動能力を増強する。これにより、出力端子ＯＵＴの電圧の歪みを抑制できるとともに、差動入力信号の入力電圧差がなくなるように迅速に帰還動作を行うことができる。また、所定期間以外は、ゲート駆動器２の駆動能力を下げるため、消費電力を削減できる。

【0061】

（第２の実施形態）
図９は第２の実施形態による半導体増幅回路１の回路図である。図９の半導体増幅回路１は、図３の半導体増幅回路１の構成に、一対のＮＭＯＳトランジスタＱ２１，Ｑ２２と定電流源１３ａを有するｎ型差動入力回路１３を追加したものである。以下では、図１や図３の差動入力回路５をｐ型差動入力回路５と呼ぶ。

【0062】

図３と同様に、ｐ型差動入力回路５内のＰＭＯＳトランジスタＱ３，Ｑ４のドレインは、電流加算器６内のトランジスタＱ１１，Ｑ１２のドレインに接続されている。これに対して、図３のｎ型差動入力回路１３内のＮＭＯＳトランジスタＱ２１，Ｑ２２のドレインは、電流加算器６内のＰＭＯＳトランジスタＱ５，Ｑ６のドレインに接続されている。

【0063】

ＮＭＯＳトランジスタＱ２１，２２の各ソースには定電流源１３ａが接続されている。ＮＭＯＳトランジスタＱ２１，Ｑ２２の各ゲートには、差動入力信号Ｖip、Ｖinが接続されている。

【0064】

図９の半導体増幅回路１は、それぞれ導電型が異なるｐ型差動入力回路５とｎ型差動入力回路１３を備えているため、差動入力信号の同相入力可能電圧範囲を広げることができる。ここで、同相入力電圧Ｖcomとは、差動入力電圧Ｖip、Ｖinの平均値＝（Ｖip＋Ｖin）／２である。差動入力電圧Ｖip、Ｖinの定常時は、Ｖip＝Ｖin＝Ｖcomになる。

【0065】

同相入力可能電圧は、ドレイン－ソース間電圧Ｖdsやゲート－ソース間電圧Ｖgsを考慮した上で、増幅回路として動作可能な同相入力電圧Ｖcomの範囲を指す。

【0066】

図１０は、半導体増幅回路１内にｐ型差動入力回路５、ｎ型差動入力回路１３、又はｐ型差動入力回路５＋ｎ型差動入力回路１３を設けた場合の同相入力可能電圧範囲を比較した図である。ｐ型差動入力回路５のみを設けた場合は、電源電圧に近い電圧範囲の差動入力電圧を入力することができない。また、ｎ型差動入力回路１３のみを設けた場合は、接地電圧に近い電圧範囲の差動入力電圧を入力することはできない。これに対して、ｐ型差動入力回路５とｎ型差動入力回路１３を設けた場合には、接地電圧側から電源電圧側まで、広い電圧範囲内の差動入力電圧に対応しており、差動入力電圧の電圧範囲に対する制限を緩和できる。

【0067】

なお、差動入力電圧の電圧範囲が予め決まっている場合には、ｐ型差動入力回路５又はｎ型差動入力回路１３のみを設けることで、図９のように二組の差動入力回路５を設ける場合よりも回路構成を簡略化できる。

【0068】

このように、第２の実施形態では、導電型の異なる二組の差動入力回路５を設けることで、差動入力信号の同相入力可能範囲を広げることができる。

【0069】

（第３の実施形態）
第１及び第２の実施形態では、差動入力回路５を流れる電流に定電流からの電流を加算する電流加算器６を設けていたが、電流加算器６を省略した構成も考えられる。

【0070】

図１１は第３の実施形態による半導体増幅回路１の回路図である。図１１の半導体増幅回路１は、電流加算器６の代わりに電流検出器２７を備えている。

【0071】

電流検出器２７は、図３の電流加算器６内の一対のＮＭＯＳトランジスタＱ１１，Ｑ１２を有する。すなわち、図１１の半導体増幅回路１では、図３の電流加算器６内のトランジスタＱ５～Ｑ１０が省略されている。

【0072】

差動入力回路５内のＰＭＯＳトランジスタＱ３，Ｑ４のドレイン電流は、ＮＭＯＳトランジスタＱ１１，Ｑ１２のソース－ドレイン間に流れる。ＮＭＯＳトランジスタＱ１２のドレインがゲート駆動器２内のトランジスタＱ１５，Ｑ１７のゲートに接続されている。

【0073】

差動入力回路５は、差動入力信号の入力電圧差に応じた電流を出力する。電流検出器２７は、差動入力回路５から出力された電流をそのまま利用して、ゲート駆動器２を制御するための電圧を生成する。このため、電流検出器２７を用いた場合は、電流加算器６を用いる場合に比べて、利得が数十倍低くなる。しかしながら、回路構成を大幅に簡略化できるため、利得がそれほど要求されない場合には、図１１の半導体増幅回路１を用いることができる。

【0074】

図１２は第３の実施形態の一変形例による半導体増幅回路１の回路図である。図１２の半導体増幅回路１は、電流検出器２７の構成が図１１とは異なっている。図１２の電流検出器２７は、図３の電流加算器６のうち、トランジスタＱ７～Ｑ１２を有するものであり、定電流源６ａを構成するトランジスタＱ５，Ｑ６のみを省略している。

【0075】

図１２の半導体増幅回路１では、差動入力回路５内のＰＭＯＳトランジスタＱ１，Ｑ２の各ドレインは、電流検出器２７内のＰＭＯＳトランジスタＱ７，Ｑ８のソースに接続されている。図１２の電流検出器２７は、トランジスタＱ５，Ｑ６が省略されているため、トランジスタＱ１１，Ｑ１２で電流の加算は行われない。しかしながら、トランジスタＱ７～Ｑ１０で利得を向上させることができる。このため、図１２の半導体増幅回路１は、図３の半導体増幅回路１と同等の利得が得られるが、差動入力信号の同相入力可能範囲は図３の半導体増幅回路１よりも狭くなる。

【0076】

図１３Ａは図３の半導体増幅回路１の同相入力可能範囲を示す図、図１３Ｂは図１２の半導体増幅回路１の同相入力可能範囲を示す図である。

【0077】

図１３Ａでは、差動入力回路５内の電流源５ａの両端電圧をＶds0、ＰＭＯＳトランジスタＱ３、Ｑ４のゲート－ソース間電圧をＶgs4、ＰＭＯＳトランジスタＱ３、Ｑ４のドレイン－ソース間電圧をＶds4、ＮＭＯＳトランジスタＱ１１のドレイン－ソース間電圧をＶds11としている。この場合、同相入力可能範囲は、上限が電源電圧Ｖcc－Ｖds0－Ｖgs4となり、下限がＶds11＋Ｖds4－Ｖgs4となる。

【0078】

図１３Ｂでは、ＰＭＯＳトランジスタＱ７のゲート－ソース間電圧をＶgs7としている。この場合、同相入力可能範囲は、上限が電源電圧Ｖcc－Ｖds0－Ｖgs4、下限がＶbias2＋Ｖgs7＋Ｖds4－Ｖgs4となる。

【0079】

図１３Ａと図１３Ｂから明らかなように、図１２の半導体増幅回路１は、図３の半導体増幅回路１に比べて同相入力可能範囲が狭くなる。しかしながら、差動入力電圧の電圧範囲の変動が少ないことが予めわかっている場合は、図１２の半導体増幅回路１を用いることで、回路構成を簡略化できる。

【0080】

このように、第３の実施形態では、利得が小さくなったり、同相入力可能範囲が狭くなるという欠点はあるものの、差動入力電圧の変動範囲が狭い場合には、半導体増幅回路１の回路構成を簡略化することができる。

【0081】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0082】

１ 半導体増幅回路、２ ゲート駆動器、３ 増強時間設定部、４ 出力回路、５ 差動入力回路、６ 電流加算器、７ 第１比較器、８ 第２比較器、９ ＯＲ回路、１０ バイアス選択器、１１ オペアンプ、１２ センサ、２１ 増幅器、２２ 第１比較器、２３ 第２比較器、２４ 第１スイッチ、２５ 第２スイッチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13A】

【図13B】