特許 7432093 ゲートランナ付きターンオフパワー半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-07

(45)【発行日】2024-02-16

(54)【発明の名称】ゲートランナ付きターンオフパワー半導体デバイス

(51)【国際特許分類】

   H01L 29/744 20060101AFI20240208BHJP

【ＦＩ】

H01L29/74 C

【請求項の数】 12

(21)【出願番号】P 2022559656

(86)(22)【出願日】2021-03-31

(65)【公表番号】

(43)【公表日】2023-05-12

(86)【国際出願番号】 EP2021058524

(87)【国際公開番号】W WO2021198383

(87)【国際公開日】2021-10-07

【審査請求日】2023-05-01

(31)【優先権主張番号】20167330.8

(32)【優先日】2020-03-31

(33)【優先権主張国・地域又は機関】EP

【早期審査対象出願】

(73)【特許権者】

【識別番号】523380173

【氏名又は名称】ヒタチ・エナジー・リミテッド

【氏名又は名称原語表記】ＨＩＴＡＣＨＩ ＥＮＥＲＧＹ ＬＴＤ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】ビクストレーム，トビアス

(72)【発明者】

【氏名】スティアスニー，トーマス

(72)【発明者】

【氏名】コミン，ポール

【審査官】上田 智志

(56)【参考文献】

【文献】特表２０１８－５０３９７８（ＪＰ，Ａ）

【文献】特開平０４－３２０３７４（ＪＰ，Ａ）

【文献】中国特許出願公開第１０４６００１０１（ＣＮ，Ａ）

【文献】欧州特許出願公開第０２９３０７５３（ＥＰ，Ａ１）

【文献】欧州特許出願公開第００５９２９９１（ＥＰ，Ａ１）

【文献】米国特許第０６５７０１９３（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７４４

(57)【特許請求の範囲】

【請求項1】

第１の主面（１１１）と前記第１の主面（１１１）の反対側の第２の主面（１１２）とを有する半導体ウェハ（１１０）と、
複数のサイリスタセルと、
前記第１の主面（１１１）上に配置されている共通ゲートコンタクト（６０）と、
複数のストライプ状の導電性の第１のゲートランナ（７０）であって、各第１のゲートランナ（７０）が第１の端部（７０ａ）と、前記第１の端部（７０ａ）とは反対側の第２の端部（７０ｂ）と、前記第１の端部（７０ａ）と前記第２の端部（７０ｂ）とを接続する第１の接続部（７０ｃ）とを有し、前記第１の端部（７０ａ）が前記共通ゲートコンタクト（６０）に直接接続され、各第１のゲートランナ（７０）の長手方向主軸（ＭＡ１）が前記共通ゲートコンタクト（６０）から離れるように横方向に延びる、複数のストライプ状の導電性の第１のゲートランナ（７０）と
を備えるターンオフパワー半導体デバイスであって、
各サイリスタセルは、前記第１の主面（１１１）から前記第２の主面（１１２）まで順に、
・第１の導電型の第１のエミッタ層部分（１５４ａ）と、
・前記第１の導電型とは異なる第２の導電型の第１のベース層部分（１５５ａ）であって、前記第１のエミッタ層部分（１５４ａ）が、前記第１のベース層部分（１５５ａ）と直接接触して、前記第１のベース層部分（１５５ａ）と前記第１のエミッタ層部分（１５４ａ）との間に第１のｐｎ接合を形成する、第１のベース層部分（１５５ａ）と、
・前記第１の導電型の第２のベース層部分（１５９ａ）であって、前記第１のベース層部分（１５５ａ）が、前記第２のベース層部分（１５９ａ）と直接接触して、前記第１のベース層部分（１５５ａ）と前記第２のベース層部分（１５９ａ）との間に第２のｐｎ接合を形成する、第２のベース層部分（１５９ａ）と、
・前記第２のベース層部分（１５９ａ）によって前記第１のベース層部分（１５５ａ）から分離された前記第２の導電型の第２のエミッタ層部分（１５８ａ）であって、前記第２のベース層部分（１５９ａ）が、前記第２のエミッタ層部分（１５８ａ）と直接接触して、前記第２のベース層部分（１５９ａ）と前記第２のエミッタ層部分（１５８ａ）との間に第３のｐｎ接合を形成する、第２のエミッタ層部分（１５８ａ）と
を備え、
各サイリスタセルはさらに、
・前記第１のエミッタ層部分（１５４ａ）の横に配置され、前記第１のベース層部分（１５５ａ）とオーミック接点を形成する第１のゲート電極層部分（１６１ａ，１７１ａ；１６１ａ，１７１ａ，１８１ａ）と、
・前記第１の主面（１１１）上に配置され、前記第１のエミッタ層部分（１５４ａ）とオーミック接点を形成する第１の主電極層部分（１６２ａ，１７２ａ；１６２ａ，１７２ａ，１８２ａ）と、
・前記第２の主面（１１２）上に配置され、前記第２のエミッタ層部分（１５８ａ）とオーミック接点を形成する第２の主電極層部分（１６３ａ）と
を備え、
前記複数のサイリスタセルは、複数の第１のサイリスタセル（５１）及び複数の第２のサイリスタセル（５２）を備え、各第１のサイリスタセル（５１）の前記第１のエミッタ層部分（１５４ａ）は、前記共通ゲートコンタクト（６０）からの第１の距離を有し、各第２のサイリスタセル（５２）の前記第１のエミッタ層部分は、前記共通ゲートコンタクト（６０）からの第２の距離を有し、全ての前記第１のサイリスタセル（５１）の全ての前記第１のエミッタ層部分（１５４ａ）の前記第１の距離は、各前記第２のサイリスタセル（５２）の任意の前記第１のエミッタ層部分の前記第２の距離よりも短く、
全ての第１のサイリスタセル（５１）の前記第１のゲート電極層部分（１６１ａ）は、全ての第１のサイリスタセル（５１）の前記第１の主電極層部分（１６２ａ）を横方向に取り囲む第１のゲート電極層（１６１）として実装され、
全ての第２のサイリスタセル（５２）の前記第１のゲート電極層部分（１７１ａ）は、第２のゲート電極層（１７１）として実装され、
前記第１のゲート電極層（１６１）は、各第１のサイリスタセル（５１）の前記第１のゲート電極層部分（１６１ａ）が前記共通ゲートコンタクト（６０）に電気的に接続されるように、前記共通ゲートコンタクト（６０）に直接接続され、
各第１のゲートランナ（７０）の前記第２の端部（７０ｂ）は、前記第２のゲート電極層（１７１）に直接接続され、
前記共通ゲートコンタクト（６０）は、前記第２の主面（１１２）に平行な平面上への正投影においてリング形状であり、各第１のゲートランナ（７０）の長手方向主軸（ＭＡ１）は、前記共通ゲートコンタクト（６０）から前記半導体ウェハ（１１０）の横方向中心（Ｃ）に向かって半径方向に延び、
前記第２の主面（１１２）に平行な平面への正投影において、前記第２のゲート電極層（１７１）の第１のリング状ゲート電極層部分（１７１ｂ）は、リング状の前記共通ゲートコンタクト（６０）の内側に、前記第２のゲート電極層（１７１）の残りの部分を横方向に取り囲むように配置され、各第１のゲートランナ（７０）は、前記共通ゲートコンタクト（６０）を前記第１のリング状ゲート電極層部分（１７１ｂ）に接続し、
各第１のゲートランナ（７０）の少なくとも前記第１の接続部（７０ｃ）は、前記第１のゲート電極層（１６１）から分離されており（９５ａ，９６ａ，９５ｂ，９６ｂ）、その結果、各前記第１のゲートランナ（７０）の前記第１の接続部（７０ｃ）から前記第１のゲート電極層（１６１）までの任意の導電経路は、同じ前記第１のゲートランナ（７０）の前記第１の端部（７０ａ）、同じ前記第１のゲートランナ（７０）の前記第２の端部（７０ｂ）、及び前記半導体ウェハ（１１０）のうちの１つを少なくとも通過することを特徴とし、
前記第２のゲート電極層（１７１）の前記第１のリング状ゲート電極層部分（１７１ｂ）の外周縁部は、前記第２のゲート電極層（１７１）からの任意の導電経路が少なくとも前記半導体ウェハ（１１０）又は前記第１のゲートランナ（７０）の１つを通過するように、前記第１のゲート電極層（１６１）から分離される（９５ａ，９６ａ，９５ｂ，９６ｂ）、ターンオフパワー半導体デバイス。

【請求項2】

前記第１のゲート電極層（１６１）、前記第２のゲート電極層（１７１）、前記共通ゲートコンタクト（６０）、及び前記第１のゲートランナ（７０）の各々が、金属材料を含む、請求項１に記載のターンオフパワー半導体デバイス。

【請求項3】

前記複数のサイリスタセルが、複数の第３のサイリスタセル（５３）を備え、各第３のサイリスタセル（５３）の前記第１のエミッタ層部分（１５４ａ）の前記共通ゲートコンタクト（６０）からの距離が、前記第１のサイリスタセル（５１）及び前記第２のサイリスタセル（５２）の前記第１のエミッタ層部分（１５４ａ）の各々の前記共通ゲートコンタクト（６０）からの距離よりも長く、
全ての第３のサイリスタセル（５３）の第３のゲート電極層部分（１８１ａ）は第３のゲート電極層（１８１）として実装され、
前記第３のゲート電極層（１８１）の第２のリング状ゲート電極層部分（１８１ｂ）は、リング状の前記共通ゲートコンタクト（６０）の内側に、前記第３のゲート電極層（１８１）の残りの部分を横方向に取り囲むように配置され、
前記第１のゲート電極層（１６１）及び前記第２のゲート電極層（１７１）は、前記第２のリング状ゲート電極層部分（１８１ｂ）の外側に配置され、
前記ターンオフパワー半導体デバイスは、複数のストライプ状の導電性の第２のゲートランナ（８０）をさらに備え、各第２のゲートランナ（８０）は、第３の端部（８０ａ）と、前記第３の端部（８０ａ）とは反対側の第４の端部（８０ｂ）と、前記第３の端部（８０ａ）と前記第４の端部（８０ｂ）とを接続する第２の接続部（８０ｃ）とを有し、
各第２のゲートランナ（８０）の前記第３の端部（８０ａ）は、前記第１のリング状ゲート電極層部分（１７１ｂ）に接続され、各第２のゲートランナ（８０）の前記第４の端部（８０ｂ）は、前記第２のリング状ゲート電極層部分（１８１ｂ）に接続され、
各第２のゲートランナ（８０）の少なくとも前記第２の接続部（８０ｃ）は、各第２のゲートランナ（８０）の前記第２の接続部（８０ｃ）から前記第２のゲート電極層（１７１）への任意の導電経路が、同じ前記第２のゲートランナ（８０）の前記第３の端部（８０ａ）、同じ前記第２のゲートランナ（８０）の前記第４の端部（８０ｂ）、及び前記半導体ウェハ（１１０）のうちの１つを少なくとも通過するように、前記第２のゲート電極層（１７１）から分離される、請求項１又は２に記載のターンオフパワー半導体デバイス。

【請求項4】

前記第１のゲートランナ（７０）の数が、前記第２のゲートランナ（８０）の数よりも多い、請求項３に記載のターンオフパワー半導体デバイス。

【請求項5】

各第２のゲートランナ（８０）の長手方向主軸（ＭＡ２）が、前記第１のゲートランナ（７０）の１つにおける前記長手方向主軸（ＭＡ１）と整列している、請求項３又は４に記載のターンオフパワー半導体デバイス。

【請求項6】

前記第２の主面（１１２）に平行な平面への正投影において、前記半導体ウェハ（１１０）は円形状を有し、前記複数のサイリスタセルの前記第１のエミッタ層部分（１５４ａ）はストライプ状であり、前記半導体ウェハ（１１０）の横方向中心（Ｃ）から延びる半径方向に沿ってそれぞれ延在するストライプ状の前記第１のエミッタ層部分（１５４ａ）の長手方向主軸を有する同心リングに配置され、各リングにおいて、全ての第１のエミッタ層部分（１５４ａ）は前記共通ゲートコンタクト（６０）から同じ距離を有する、請求項１から５のいずれか１項に記載のターンオフパワー半導体デバイス。

【請求項7】

第１のサイリスタセル（５１）の最も内側のリングにおいて、前記第１のエミッタ層部分（１５４ａ）の長さは、前記第１のゲートランナ（７０）のいずれかに隣接する任意の第１のエミッタ層部分が、前記第１のゲートランナ（７０）のいずれにも隣接しないこの最も内側のリング内の他の全ての第１のエミッタ部分よりも短い長さを有するように、次の前記第１のゲートランナ（７０）までの距離の関数として変化する、請求項６に記載のターンオフパワー半導体デバイス。

【請求項8】

前記第１のサイリスタセル（５１）の前記最も内側のリングにおいて、前記第１のエミッタ層部分（１５４ａ）の前記長さは、次の前記第１のゲートランナ（７０）からの距離が増加するにつれて増加し、それにより、前記最も内側のリングにおける前記第１のエミッタ層部分（１５４ａ）の、第２のサイリスタセル（５２）のそれぞれの次の前記第１のエミッタ層部分（１５４ａ）までの距離は、次の前記第１のゲートランナ（７０）までの距離が増加するにつれて増加する、請求項７に記載のターンオフパワー半導体デバイス。

【請求項9】

各第１のゲートランナ（７０）の半径方向長さが、任意の第１のサイリスタセル（５１）の前記第１のエミッタ層部分（１５４ａ）の最大長さの少なくとも２倍又は少なくとも３倍である、請求項１から８のいずれか１項に記載のターンオフパワー半導体デバイス。

【請求項10】

横方向に垂直な方向における各第１のゲートランナ（７０）の厚さ（ｄ２）が、２つの隣接する第１のエミッタ層部分（１５４ａ）の間の中央の位置で前記第１のゲート電極層（１６１）の厚さ（ｄ１）よりも少なくとも２５％又は少なくとも５０％厚く、厚さ方向が前記第２の主面（１１２）に垂直な方向である、請求項１から９のいずれか１項に記載のターンオフパワー半導体デバイス。

【請求項11】

前記第１のゲートランナ（７０）が、前記第１のゲートランナ（７０）と前記半導体ウェハ（１１０）との間に介在する絶縁層（７５）によって前記半導体ウェハ（１１０）から分離され、電気的に絶縁される、請求項１から１０のいずれか１項に記載のターンオフパワー半導体デバイス。

【請求項12】

前記第１のゲートランナ及び／又は第２のゲートランナ（７０，８０）が、回転対称で横方向に配置される、請求項１から１１のいずれか１項に記載のターンオフパワー半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

明細書
ゲートランナ付きターンオフパワー半導体デバイス
発明の分野
本発明は、共通ゲートコンタクトに全て接続された複数のサイリスタセルを備えるターンオフパワー半導体デバイスに関する。

【背景技術】

【0002】

発明の背景
パワー半導体デバイスの分野では、ゲート転流サイリスタ（ＧＣＴ）パワーデバイス、特に集積ゲート転流サイリスタ（ＩＧＣＴ）などのターンオフパワー半導体デバイスが知られている。逆導通（ＲＣ）ＩＧＣＴでは、還流ダイオードがデバイスウェハに一体化されている場合がある。

【0003】

ＧＣＴパワーデバイスの一例として、従来技術のＲＣ－ＩＧＣＴ１を図１Ａ及び図１Ｂに示す。そのようなＲＣ－ＩＧＣＴは、例えば国際公開第２０１２／０４１９５８号パンフレットに記載されている。図１Ａは、公知のＲＣ－ＩＧＣＴ１の一部を断面で示し、図１Ｂは、デバイスのレイアウトを上面図で示す。ＲＣ－ＩＧＣＴ１は、複数のサイリスタセル２と、一体型還流ダイオード３とを備える。全てのサイリスタセル２及び一体型還流ダイオード３は、ＲＣ－ＩＧＣＴ１のカソード側である第１の主面１１及びＲＣ－ＩＧＣＴ１のアノード側である第２の主面１２を有する単一のウェハ１０内に形成される。

【0004】

図１Ａに見られるように、各サイリスタセル２は、ウェハ１０の第１の主面１１から第２の主面１２まで、第１のカソード電極２１と、ｎ^＋ドープカソード半導体層部分２２と、ｐドープベース半導体層２３と、ｎ^－ドープドリフト半導体層２４と、ｎドープバッファ半導体層２５と、ｐ^＋ドープされた第１のアノード半導体層２６と、第１のアノード電極２７とを備える。複数のサイリスタセル２のカソード半導体層部分２２は、第１のカソード半導体層を形成する。その中で、バッファ半導体層２５は、第２の主面１２に向かって上昇するドーピング濃度を有するが、ドリフト半導体層２４は、典型的には一定のドーピング濃度を有する。

【0005】

さらに、各サイリスタセル２はゲート電極２０を有し、これはカソード半導体層部分２２の横でウェハ１０の第１の主面１１上に配置され、ベース半導体層２３に接触するが、第１のカソード電極２１及びカソード半導体層部分２２から分離されている。ここで、「横」という用語は、第１の主面１１に平行な方向である横方向の位置に関する。

【0006】

ウェハ１０の周縁領域には、一体型単一還流ダイオード３が配置されており、図１Ｂの線ＡＡ’に沿ったその断面も図１Ａに見ることができる。還流ダイオード３は、ウェハ１０の第１の主面１１から第２の主面１２まで、第２のアノード電極３１と、ｐドープされた第２のアノード半導体層３２と、ｐドープされた第２のアノード半導体層３２からｎ^－ドープドリフト半導体層２４によって分離されたｎ^＋ドープされた第２のカソード半導体層３３と、第２のカソード電極３４とを備える。

【0007】

ＲＣ－ＩＧＣＴ１における複数のサイリスタセル２の配置は、ウェハ１０の第１の主面１１上の上面図を示す図１Ｂに示されている。ＲＣ－ＩＧＣＴ１のカソード半導体層部分２２はストリップの形状に形成され、その長手方向は、円形ウェハ１０の横方向中心から延びる方向であって、ウェハ１０の第１の主面１１に平行な方向である、半径方向に整列している。さらに、ストリップは、典型的には互いに平行に配置される２つの長辺を有することによって、長手方向である一方向に他の方向よりも長い延長部を有する層として理解されるべきである。複数のストリップ状のカソード半導体層部分２２は、デバイスの中心の周りに同心リング状に配置されている。ウェハ１０の中央領域には、複数のサイリスタセル２の全てのゲート電極２０が電気的に接続された共通ゲートコンタクト４０が配置されている。サイリスタセル２のゲート電極２０、共通ゲートコンタクト４０、及びそれらの間の接続は、全てのカソード半導体層部分２２を取り囲むゲートメタライゼーション層として実装される。

【0008】

ＲＣ－ＩＧＣＴをオフにするために、短い制御ゲート電流パルスが共通ゲートコンタクト４０を介して複数のサイリスタセル２のゲート電極２０に供給される。複数のサイリスタセル２への電流分布の均一性は、ＲＣ－ＩＧＣＴ１のターンオフ性能にとって重要なパラメータである。図１Ａ及び図１Ｂで上述したＲＣ－ＩＧＣＴでは、共通ゲートコンタクト４０は、その中央の第１の主面１１に配置されている。外輪のサイリスタセル２は、内輪のサイリスタセルよりも低いゲート電流によってオフする。したがって、内輪のカソード半導体層部分２２における電荷は、外輪のカソード半導体層部分２２における電荷よりも速く除去される。したがって、外輪のサイリスタセル２はより長くオン状態のままであり、結果として過負荷になる可能性があり、最終的にデバイス全体の破壊をもたらす可能性がある。不均一なゲート電流分布によるサイリスタセル２の不均一なターンオフの同じ問題は、ＲＣ－ＩＧＣＴ１だけでなく、複数のサイリスタセルを備える任意の他のターンオフ半導体パワーデバイスにも存在する。

【0009】

電流分布を均一化するために、共通ゲートコンタクトが、ウェハの外周の第１の主面上に位置する同心リングの形状を有する、ターンオフパワー半導体デバイスが知られている。欧州特許出願公開第０５９２９９１号明細書に記載されているような別のターンオフパワー半導体デバイスでは、共通ゲートコンタクトは、デバイスの中心と外周との間のどこかでサイリスタセルの２つのリングの間に配置される。しかしながら、この既知の手法は、複数のサイリスタセルに対するゲート電流パルスの局所的な不均一性を緩和することしかできず、それらを回避することができないという欠点を有する。

【0010】

ＩＧＣＴウェハは、通常、デバイス面積が増大するとゲート回路におけるインピーダンスの増加が避けられないために、デバイス面積と最大制御可能電流との間の線形関係を示さない。一般的な近似は、制御可能な電流がデバイス直径又はデバイス面積の平方根に線形に比例することである。非常に大きなデバイス（直径＞７０ｍｍ）の場合、この効果は、他のほとんどのパラメータがデバイス面積に線形に比例するため、動作が制限される可能性がある。例えば、オン状態損失及び熱抵抗の両方は、デバイス面積と共に線形に減少し、電流の線形増加を容易にする。

【0011】

デバイス面積を増加させると、ウェハ上の距離も増加する。距離は、抵抗性及び誘導性の両方で、ゲートメタライゼーション層内のインピーダンスの増加につながる。その結果、ゲートコンタクトから測定するウェハの最も遠い領域は、ゲート回路において最も高いインピーダンスを経験する。さらに、ゲートメタライゼーションのより近い領域は、ゲートメタライゼーションの異なる領域が通常直列に接続されているため、より高いゲート電流で負荷される。

【0012】

欧州特許出願公開第２９３０７５３号明細書から、複数のサイリスタセルを備えるターンオフパワー半導体デバイスが知られており、サイリスタセル内のゲート電極とカソード半導体層部分との間の距離は、共通ゲートコンタクトからのサイリスタセルの距離に依存する。具体的には、第１のサイリスタセルと共通ゲートコンタクトとの間の距離が第２のサイリスタセルと共通ゲートコンタクトとの間の距離よりも短い、複数のサイリスタセルの第１のサイリスタセルと第２のサイリスタセルとの各ペアでは、ゲート電極とカソード半導体層部分との間の最小距離は、第２のサイリスタセルの方が第１のサイリスタセルよりも小さい。共通ゲートコンタクトからサイリスタセルの距離が増加するにつれて、サイリスタセルにおけるゲート電極とカソード半導体層部分との間の距離が減少する結果、ゲート電極をカソード半導体層部分に接続するベース半導体層の直列抵抗が減少する。このようにして、共通ゲートコンタクトからサイリスタセルの距離が増加するにつれて、ゲート電極とカソード半導体層部分との間の距離が減少することにより、共通ゲートコンタクトからの距離が増加するにつれて増加する電圧降下を補償することができる。しかしながら、デバイス内のゲート電流密度の不均一性を回避することができ、サイリスタセルを同時にオフにして、ターンオフパワー半導体デバイスのターンオフ性能を改善することができる一方で、同時にサイリスタセル内のゲート電極とカソード半導体層部分との間の距離を増加させるとインピーダンスが増加し、その結果、カソードからゲートへの伝導電流のより遅い転流が生じる。特に大きなウェハの場合、これは深刻な問題となり、大きなインピーダンスが転流によるターンオフを妨げる可能性があるため、この概念は適用できない。

【0013】

中国特許第１０４６００１０１号明細書には、サイリスタセルの複数の同心リングによって分離された２つの同心リングを有するゲート電極層を備えるＩＧＣＴが開示されており、ゲート電極層の２つの同心リングは、半径方向ゲート電極ストリップを介して互いに接続されている。しかしながら、半径方向ゲート電極ストリップをその側面で残りのゲート電極層から分離又は分断することは開示されておらず、その結果、インダクタンス分布は依然として不平衡であり得る。

【0014】

米国特許第６５７０１９３号明細書から、逆導通サイリスタデバイスが知られている。それは電力損失による発熱がエンドフィールド保護ゴムを満たすことを防止し、半導体基板を収納するシースを簡素化することを目的とする。この発明に係る逆導通サイリスタデバイスでは、半導体基板の内側領域に自己消滅型サイリスタ領域が配置され、その外側領域に外周が分離領域で完全に囲まれた逆導通ダイオード領域が少なくとも１つ配置され、その外側部分の半導体基板の最外周領域に外部取り出しゲート電極領域がさらに配置される。これにより、自己消滅型サイリスタ領域のゲート部分層の表面に設けられたゲート電極は、接続領域の表面に形成されたゲート配線パターンを介して、基板の最外周に沿って形成された外部取り出しゲート電極と接続される。

【発明の概要】

【発明が解決しようとする課題】

【0015】

概要
そこで、本発明は、大電流を確実に制御することができるターンオフパワー半導体デバイスを提供することを目的とする。

【課題を解決するための手段】

【0016】

本発明の目的は、請求項１に記載のターンオフパワー半導体デバイスによって達成される。本発明のさらなる発展は、従属請求項に明記されている。

【0017】

請求項１に記載のターンオフパワー半導体デバイスは、第１の主面及び第１の主面の反対側の第２の主面を有する半導体ウェハと、複数のサイリスタセルと、第１の主面上に配置された共通ゲートコンタクトと、複数のストライプ状の導電性の第１のゲートランナとを備える。本明細書を通して、ストライプ形状を有する要素は、長手方向主軸に垂直な任意の方向の長さの少なくとも２倍の長さをその長手方向主軸に沿って有する要素を意味するものとする。各第１のゲートランナは、第１の端部と、第１の端部とは反対側の第２の端部と、第１の端部と第２の端部とを接続する第１の接続部とを有する。第１の端部は、共通ゲートコンタクトに直接接続され、各第１のゲートランナの長手方向主軸は、共通ゲートコンタクトから離れて横方向に延びる。各サイリスタセルは、第１の主面から第２の主面まで順に、第１の導電型の第１のエミッタ層部分と、第１の導電型とは異なる第２の導電型の第１のベース層部分と、第１の導電型の第２のベース層部分と、第２の導電型の第２のエミッタ層部分とを備える。第１のエミッタ層部分は、第１のベース層部分に直接接触して、第１のベース層部分と第１のエミッタ層部分との間に第１のｐｎ接合を形成する。第１のベース層部分は、第２のベース層部分に直接接触して、第１のベース層部分と第２のベース層部分との間に第２のｐｎ接合を形成する。第２のエミッタ層部分は、第２のベース層部分によって第１のベース層部分から分離され、第２のベース層部分は、第２のエミッタ層部分に直接接触して、第２のベース層部分と第２のエミッタ層部分との間に第３のｐｎ接合を形成する。各サイリスタセルは、第１のエミッタ層部分の横に配置され、第１のベース層部分とオーミック接点を形成するゲート電極層部分と、第１の主面上に配置され、第１のエミッタ層部分とオーミック接点を形成する第１の主電極層部分と、第２の主面上に配置され、第２のエミッタ層部分とオーミック接点を形成する第２の主電極層部分とをさらに備える。複数のサイリスタセルは、第１のサイリスタセル及び第２のサイリスタセルを備える。各第１のサイリスタセルの第１のエミッタ層部分は、共通ゲートコンタクトから所定の距離よりも短い距離を有する。各第２のサイリスタセルの第１のエミッタ層部分は、共通ゲートコンタクトから所定の距離よりも長い距離を有する。距離は、層又はコンタクト間の最小横方向距離として測定されるものとする。全ての第１のサイリスタセルのゲート電極層部分は、第１のゲート電極層として実装される。全ての第２のサイリスタセルのゲート電極層部分は、第２のゲート電極層として実装される。第１のゲート電極層は、各第１のサイリスタセルのゲート電極層部分が共通ゲートコンタクトに電気的に接続されるように、共通ゲートコンタクトに直接接続される。各第１のゲートランナの第２の端部は、第２のゲート電極層に直接接続されている。各第１のゲートランナの少なくとも第１の接続部は、第１のゲート電極層から分離されており、その結果、各第１のゲートランナの第１の接続部から第１のゲート電極層までの任意の導電経路は、同じ第１のゲートランナの第１の端部、同じ第１のゲートランナの第２の端部、及び半導体ウェハのうちの１つを少なくとも通過する。

【0018】

本明細書を通して、横方向は、第２の主面に平行な方向として理解されるものとする。凹凸のある第２の主面の場合、第２の主面に平行な横方向は、第２の主面と基準面との間の距離の算術平均値が（他の全ての面と比較して）最小である基準面に平行な方向として理解されるべきであり、算術平均値は、第２の主面上の全ての点の距離値から計算される。本明細書を通して、横という用語は、このように定義された横方向を指すものとする。例えば、１つの要素が別の要素の横方向に配置されると記載されている場合、それは、上記で定義されたように横方向に他の要素の位置からシフトした位置に配置される。

【0019】

本発明のターンオフパワー半導体デバイスにおける第１のゲートランナは、共通ゲートコンタクトと第２のサイリスタセルのゲート電極層部分との間の電気接続のインピーダンスを低減するための効率的な手段を提供する。接続部が第１のゲート電極層から分離されているため、ゲートランナは、第１のサイリスタセルのゲート電流を負荷されない。これにより、第２のサイリスタセルが共通ゲートコンタクトから遠く離れていても、転流によって第２のサイリスタセルを流れる電流を効率的にオフにすることができ、本発明のターンオフパワー半導体デバイスを大きなデバイス面積で実装することができ、それによって比較的大きな電流の確実な制御を達成することができる。

【0020】

共通ゲートコンタクトは、第２の主面に平行な平面上への正投影においてリング形状であり、各第１のゲートランナの長手方向主軸は、共通ゲートコンタクトから半導体ウェハの横方向中心に向かって半径方向に延びる。この構成では、半導体ウェハの周縁の比較的大きいデバイス領域は共通ゲートコンタクトまでの距離が短いが、半導体ウェハの横方向中央領域の比較的小さいデバイス領域のみが共通ゲートコンタクトまでの距離が比較的長いため、ゲート制御が特に効率的であり、半導体ウェハの中央領域内のサイリスタセルは、第１のゲートランナを介して共通ゲートコンタクトに接続される。

【0021】

第２の主面に平行な平面への正投影において、第２のゲート電極層の第１のリング状ゲート電極層部分は、リング状共通ゲートコンタクトの内側に、第２のゲート電極層の残りの部分を横方向に取り囲むように配置され、各第１のゲートランナは、共通ゲートコンタクトを第１のリング状電極層部分に接続する。この配置は、第２のサイリスタセルの最も効率的なゲート制御を可能にする。

【0022】

また、第１のリング状ゲート電極層部分は、第２のゲート電極層からの任意の導電経路が少なくとも半導体ウェハ又は第１のゲートランナの１つを通過するように、第１のゲート電極層から分離される。したがって、第１のサイリスタセルのゲート電流のための電気経路は、第２のサイリスタセルのためのゲート電流のための電気経路から最も効率的に切り離される。

【0023】

例示的な実施形態では、第１のゲート電極層、第２のゲート電極層、共通ゲートコンタクト、及び第１のゲートランナの各々は、金属材料を含む。金属材料は、半導体材料よりも著しく大きい導電率を有し、それによって、共通ゲートコンタクトから任意のゲート電極層部分までの任意の電気経路のインピーダンスが比較的低い。

【0024】

例示的な実施形態では、複数のサイリスタセルは第３のサイリスタセルを備え、各第３のサイリスタセルの第１のエミッタ層部分では、共通ゲートコンタクトからの距離は、第１のサイリスタセルの第１のエミッタ層部分の各々の距離よりも長く、共通ゲートコンタクトからの第２のサイリスタセルの各々の距離よりも長い。全ての第３のサイリスタセルのゲート電極層部分は、第３のゲート電極層として実装される。第３のゲート電極層の第２のリング状ゲート電極層部分は、第３のゲート電極層の残りの部分を横方向に取り囲むようにリング状共通ゲートコンタクトの内側に配置される。第１のゲート電極層及び第２のゲート電極層は、いずれも第２のリング状ゲート電極層部分の外側に配置される。この例示的な実施形態によるターンオフパワー半導体デバイスは、複数のストライプ状の導電性の第２のゲートランナをさらに備え、各第２のゲートランナは、第３の端部と、第３の端部とは反対側の第４の端部と、第３の端部と第４の端部とを接続する第２の接続部とを有する。各第２のゲートランナの第３の端部は、第１のリング状電極層部分に接続され、各第２のゲートランナの第４の端部は、第２のリング状電極層部分に接続される。各第２のゲートランナの第２の接続部から第２のゲート電極層までの任意の導電経路が同じ第２のゲートランナの第３の端部、同じ第２のゲートランナの第４の端部、及び半導体ウェハのうちの１つを少なくとも通過するように、各第２のゲートランナの少なくとも第２の接続部は、第２のゲート電極から分離される。この例示的な実施形態では、第２のサイリスタセルのゲート制御は、第１のゲートランナによって容易になり、第３のサイリスタセルのゲート制御は、第１及び第２のゲートランナによって容易になる。

【0025】

後者の例示的な実施形態において、第１ゲートランナの数は、第２ゲートランナの数よりも多くてもよい。このようにして、デバイス内のゲート電流密度の不均一性を回避することができ、第１、第２及び第３のサイリスタセルを同時にオフにして、ターンオフ半導体デバイスのターンオフ性能を改善することができる。

【0026】

各第２のゲートランナの長手方向主軸は、第１のゲートランナの１つの長手方向主軸と整列してもよい。このようにして、第３のサイリスタセルのゲート電極部分から共通ゲートコンタクトまでの電気経路のインピーダンスをさらに低減することができる。

【0027】

例示的な実施形態では、半導体ウェハは、第２の主面に平行な平面への正投影において円形状を有する。また、正投影において、複数のサイリスタセルの第１のエミッタ層部分はストライプ状であり、半導体ウェハの横方向中心から延びる半径方向に沿ってそれぞれ延在するストライプ状の第１のエミッタ層部分の長手方向主軸を有する同心リングに配置され、各リングにおいて、全ての第１のエミッタ層部分は横方向中心から同じ距離を有する。この例示的な実施形態では、全てのサイリスタセルの効率的なゲート制御が容易になる。

【0028】

例示的な実施形態では、最も内側のリングの第１のエミッタ層部分の長さは、第１のゲートランナのいずれかに隣接する任意の第１のエミッタ層部分が、第１のゲートランナの１つに隣接しないこの最も内側のリングの他の全ての第１のエミッタ部分よりも短い長さを有するように、次の第１のゲートランナまで（最も内側のリングに沿って、すなわち半径方向に垂直な方向に延びる線に沿って）の距離の関数として変化する。このような配置は、第２のサイリスタセルのゲート電極層部分から共通ゲートコンタクトまでの電気経路のインピーダンスをさらに低減することを可能にする。その中で、次の第１のゲートランナは、それぞれの第１のエミッタ層部分までの距離が最小である複数のストライプ状の導電性の第１のゲートランナのうちの第１のゲートランナである。本明細書を通して、第１の要素が複数ある場合、第２の要素の隣の第１の要素（「次の第１の要素」）は、複数の第１の要素のうちの第２の要素までの距離が最小である第１の要素を意味する。また、第１の要素が複数ある場合、第２の要素に隣接する第１の要素（「隣接する第１の要素」）は、隣接する第１の要素と第２の要素との間に他の第１の要素がないことを意味する。

【0029】

後の例示的な実施形態では、最も内側のリングの第１のエミッタ層部分の長さは、第２のサイリスタセルのそれぞれの次の第１のエミッタ層部分までの最も内側のリングの第１のエミッタ層部分の距離が、次の第１のゲートランナまでの距離の増加と共に増加するように、次の第１のゲートランナからの距離の増加と共に増加してもよい。

【0030】

例示的な実施形態では、各第１のゲートランナの半径方向長さは、任意の第１のサイリスタセルの第１のエミッタ層部分の最大長さの少なくとも２倍又は少なくとも３倍である。

【0031】

例示的な実施形態では、横方向に垂直な方向における各第１のゲートランナの厚さは、２つの隣接する第１のエミッタ層部分の間の中央の位置で第１のゲート電極層の厚さよりも少なくとも２５％厚く、又は少なくとも５０％厚く、厚さ方向は第２の主面に垂直な方向である。これは、第２のサイリスタセルのゲート制御をさらに改善するために第１のゲートランナのインピーダンスをさらに低減することができ、一方、比較的薄い第１のゲート電極層は、第１のサイリスタセルの隣接する第１のエミッタ層部分間の短い距離を可能にする。

【0032】

例示的な実施形態では、第１のゲートランナは、第１のゲートランナと半導体ウェハとの間に介在する絶縁層によって半導体ウェハから分離され、電気的に絶縁される。半導体ウェハからの第１のゲートランナのそのような電気的絶縁は、第２のサイリスタセルのゲート制御をさらに容易にする。

【0033】

例示的な実施形態では、第１及び／又は第２のゲートランナは、回転対称で横方向に配置される。このような配置は、デバイス内のゲート電流密度の不均一性を低減することができ、サイリスタセルを同時にオフにして、ターンオフパワー半導体デバイスのターンオフ性能を改善することができる。

【0034】

図面の簡単な説明
以下、添付の図面を参照して、詳細な実施形態を説明する。

【図面の簡単な説明】

【0035】

【図1A】図１Ｂの線Ａ－Ａ’に沿った、従来技術から知られているターンオフパワー半導体デバイスの断面図である。

【図1B】図１Ａに示すターンオフパワー半導体デバイスの上面図である。

【図2A】第１の実施形態に係るターンオフパワー半導体デバイスの上面図を示す（それ自体は特許請求の範囲に含まれないが、特許請求される発明の特定の態様のより良い理解のために役立つ）。

【図2B】図２Ａの上面図における部分Ａの拡大図を示す。

【図2C】図２Ｂの線Ｉ－Ｉ’に沿った図２Ａのターンオフパワー半導体デバイスの断面図である。

【図2D】図２Ｂの線ＩＩ－ＩＩ’に沿った図２Ａのターンオフパワー半導体デバイスの断面図である。

【図3】第２の実施形態に係るターンオフパワー半導体デバイスの断面図を示す（それ自体は特許請求の範囲に含まれないが、特許請求される発明の特定の態様のより良い理解のために役立つ）。

【図4】第３の実施形態に係るターンオフパワー半導体デバイスの上面断面図を示す。

【図5A】第４の実施形態に係るターンオフパワー半導体デバイスの上面図を示す（それ自体は特許請求の範囲に含まれないが、特許請求される発明の特定の態様のより良い理解のために役立つ）。

【図5B】図５Ａの部分Ｂの拡大図を示す。

【図5C】図５Ｂの線ＩＩ－ＩＩ’に沿った第４の実施形態に係るターンオフパワー半導体デバイスの断面を示す。

【図5D】図５Ｂの線ＩＩＩ－ＩＩＩ’に沿った第４の実施形態に係るターンオフパワー半導体デバイスの断面を示す。

【図6】第５の実施形態に係るターンオフパワー半導体デバイスの上面断面図を示す。

【図7】第６の実施形態に係るターンオフパワー半導体デバイスの上面断面図を示す。

【発明を実施するための形態】

【0036】

図で使用される参照符号及びそれらの意味は、参照符号のリストに要約されている。一般に、類似の要素は、本明細書全体を通して同じ参照符号を有する。記載された実施形態は、例として意図されており、本発明の範囲を限定するものではない。

【0037】

実施形態の詳細な説明
第３、第５及び第６の実施形態は、特許請求される発明の実施形態である。図２Ａ～図２Ｄ、図３、及び図５Ａ～図５Ｄに示される第１、第２、及び第４の実施形態は、それ自体、特許請求の範囲に含まれないが、本発明の特定の態様のより良い理解のために役立つ。

【0038】

以下では、図２Ａ、図２Ｂ、図２Ｃ、及び図２Ｄを参照して、第１の実施形態によるターンオフパワー半導体デバイス１００について説明する。図２Ａは、ターンオフパワー半導体デバイス１００を上面視で示し、図２Ｂは、図２Ａの部分Ａの拡大図を示し、図２Ｃは、図２Ｂの線Ｉ－Ｉ’に沿ったターンオフパワー半導体デバイス１００の縦断面を示し、図２Ｄは、図２Ｂの線ＩＩ－ＩＩ’に沿ったターンオフパワー半導体デバイス１００の縦断面を示す。

【0039】

ターンオフパワー半導体デバイス１００は、第１の主面１１１と、第１の主面１１１の反対側の第２の主面１１２とを有する半導体ウェハ１１０を備える。半導体ウェハ１１０の第１の主面１１１及び第２の主面１１２は、それぞれ、対向する２つの側面上の半導体ウェハ１１０の最も外側の平坦な表面部分を含む平面として理解されるものとする。半導体ウェハ１１０には、第１のサイリスタセル５１と第２のサイリスタセル５２とを備える複数のサイリスタセル５１、５２が一体化されている。

【0040】

第１のサイリスタセル５１の各々は、第１の主面１１１から第２の主面１１２まで順に、ｎ^＋型の第１のエミッタ層部分１５４ａと、ｐ型の第１のベース層部分１５５ａと、ｎ型の第２のベース層部分１５９ａと、ｐ^＋型の第２のエミッタ層部分１５８ａとを備える。第１のエミッタ層部分１５４ａは、第１のベース層部分１５５ａに直接接触して、第１のベース層部分１５５ａと第１のエミッタ層部分１５４ａとの間に第１のｐｎ接合を形成する。第１のベース層部分１５５ａは、第２のベース層部分１５９ａと直接接触して、第１のベース層部分１５５ａと第２のベース層部分１５９ａとの間に第２のｐｎ接合を形成し、第２のエミッタ層部分１５８ａは、第２のベース層部分１５９ａによって第１のベース層部分１５５ａから分離されている。第２のベース層部分１５９ａは、第２のエミッタ層部分１５８ａに直接接触して、第２のベース層部分１５９ａと第２のエミッタ層部分１５８ａとの間に第３のｐｎ接合を形成する。その中で、第２のベース層部分１５９ａは、ドリフト層部分１５６ａと、第２のエミッタ層部分１５８ａをドリフト層部分１５６ａから分離するバッファ層部分１５７ａとを含むことができる。バッファ層部分１５７ａは、ドリフト層部分１５６ａよりもドーピング濃度が高い。これは、第２の主面１１２に向かって上昇するドーピング濃度を有してもよく、一方、ドリフト層部分１５６ａは一定のドーピング濃度を有してもよい。各第１のサイリスタセル５１は、第１のゲート電極層部分１６１ａと、第１の主電極層部分１６２ａと、第２の主電極層部分１６３ａとをさらに備える。第１のゲート電極層部分１６１ａは、第１のエミッタ層部分１５４ａの横に配置され、第１のベース層部分１５５ａとオーミック接点を形成する。第１の主電極層部分１６２ａは、第１の主面１１１上に配置され、第１のエミッタ層部分１５４ａとオーミック接点を形成する。第２の主電極層部分１６３ａは、第２の主面１１２上に配置され、第２のエミッタ層部分１５８ａとオーミック接点を形成する。全ての第１のサイリスタセル５１の第１のゲート電極層部分１６１ａは、第１のゲート電極層１６１として実装される。

【0041】

第２のサイリスタセル５２は、第１のサイリスタセル５１と基本的に同じ構造を有する。図２Ｄは、２つの第２のサイリスタセル５２の構造を断面で示す。その中の同じ参照符号は、第１のサイリスタセル５１について上述したものと同じ特徴及び特性を有する要素を指す。したがって、上記の第１のサイリスタセル５１の説明を参照されたい。第２のサイリスタセル５２の第２のゲート電極層部分１７１ａは、第２のサイリスタセル５２の第１のエミッタ層部分１５４ａの横に配置され、第１のベース層部分１５５ａとオーミック接点を形成する。全ての第２のサイリスタセル５２の第２のゲート電極層部分１７１ａは、第２のゲート電極層１７１として実装される。

【0042】

第１のサイリスタセル５１は、第２の主面１１２に平行であり、かつ半導体ウェハ１１０の周縁に隣接する平面内に、３つの同心リングに配置されている。したがって、図２Ａの上面図では、第１のサイリスタセル５１の第１の主電極層部分１６２ａは、３つの同心リングに配置され、第１のサイリスタセル５１の第１の主電極層部分１６２ａを取り囲む白色領域は、全ての第１のサイリスタセル５１の第１の主電極層部分１６２ａを横方向に取り囲む第１のゲート電極層１６１に対応する。

【0043】

第２のサイリスタセル５２は、第２の主面１１２に平行な平面内で、かつ半導体ウェハ１１０の中央領域内で、３つの同心リングに配置されている。図２Ａの上面図において、第１のサイリスタセル５１の３つの同心リングは、第２のサイリスタセル５２の３つの同心リングを取り囲む。図２Ａの上面図において、第２のサイリスタセル５２の第１の主電極層部分１７２ａは、３つの同心リングに配置され、第２のゲート電極層１７１に取り囲まれている。具体的には、第２の主面１１２に平行な平面への正投影において、半導体ウェハ１１０は円形状であり、複数のサイリスタセルの（すなわち、第１のサイリスタセル５１及び第２のサイリスタセル５２の）第１のエミッタ層部分１５４ａはストライプ状であり、半導体ウェハ１１０の横方向中心Ｃから延びる半径方向に沿ってそれぞれ延在するストライプ状の第１のエミッタ層部分１５４ａの長手方向主軸を有する同心リングに配置される。

【0044】

共通ゲートコンタクト６０は、第１の主面１１１上に配置されている。図２Ａの上面図において、共通ゲートコンタクト６０は、リング形状を有し、半導体ウェハ１１０の周縁に沿って延在する。エミッタ層部分１５４ａが配置された各同心リングにおいて、全ての第１のエミッタ層部分１５４ａは、共通ゲートコンタクト６０から同じ距離を有する。

【0045】

各第１のサイリスタセル５１の第１のエミッタ層部分１５４ａは、共通ゲートコンタクト６０から所定の距離よりも短い距離を有し、各第２のサイリスタセル５２の第１のエミッタ層部分は、共通ゲートコンタクト６０から所定の距離よりも長い距離を有する。これは、全ての第１のサイリスタセル５１の全ての第１のエミッタ層部分１５４ａにおいて、各第２のサイリスタセル５２の任意の第１のエミッタ層部分１５４ａよりも共通ゲートコンタクト６０からの距離が短いことを意味する。

【0046】

第１のゲート電極層１６１は、各第１のサイリスタセル５１の第１のゲート電極層部分１６１ａが第１のゲート電極層１６１の内部の電気的経路によって共通ゲートコンタクト６０に電気的に接続されるように、共通ゲートコンタクト６０に直接接続されている。

【0047】

複数のストライプ状の導電性の第１のゲートランナ７０が、第１の主面１１１において半導体ウェハ１１０上に配置される。図２Ａでは、第１のゲートランナ７０を上面図で見ることができ、図２Ｃでは、第１のゲートランナ７０を断面図で示している。各第１のゲートランナ７０は、第１の端部７０ａと、第１の端部７０ａとは反対側の第２の端部７０ｂと、第１の端部７０ａと第２の端部７０ｂとを接続する第１の接続部７０ｃとを有する。第１の端部７０ａは、共通ゲートコンタクト６０に直接接続され、各第１のゲートランナ７０の長手方向主軸ＭＡ１は、共通ゲートコンタクト６０から離れて横方向に延びる。具体的には、各第１のゲートランナ７０の長手方向主軸ＭＡ１は、円形のリング状の共通ゲートコンタクト６０から半導体ウェハ１１０の横方向中心Ｃに向かって半径方向内側に延びる。各第１のゲートランナ７０の第２の端部７０ｂは、第２のゲート電極層１７１に直接接続されている。第１のゲートランナ７０は、図２Ａに示すように、回転対称で横方向に配置されている。

【0048】

各第１のゲートランナ７０の少なくとも第１の接続部７０ｃは、第１のゲート電極層１６１から分離されており、その結果、各第１のゲートランナ７０の第１の接続部７０ｃから第１のゲート電極層１６１までの任意の導電経路は、同じ第１のゲートランナ７０の第１の端部７０ａ、同じ第１のゲートランナ７０の第２の端部７０ｂ、及び半導体ウェハ１１０のうちの１つを少なくとも通過する。図２Ａの上面図において、各第１のゲートランナ７０の２つの側面に沿った黒い線は、第１のゲート電極層１６１からの第１のゲートランナ７０の分離を示す。図２Ｂでは、第１のゲート電極層１６１と各第１のゲートランナ７０の第１の接続部７０ｃとの間の第１のゲートランナ７０の２つの対向する側面の隙間を第１の分離線９５ａとして示す。

【0049】

第２のゲート電極層１７１は、第２のゲート電極層１７１の残りの部分を横方向に取り囲む第１のリング状ゲート電極層部分１７１ｂを備える。各第１のゲートランナ７０は、共通ゲートコンタクト６０とこの第１のリング状電極層部分１７１ｂとを接続している。第２のゲート電極層１７１の任意の箇所は、第２のゲート電極層１７１の内部の電気的経路により、第１のリング状電極層部分１７１ｂと電気的に接続されている。これは、第２のサイリスタセル５２の任意の第２のゲート電極層部分１７１ａが、第１のリング状ゲート電極層部分１７１ｂに直接電気的に接続されていることを意味する。

【0050】

例示的には、第１のゲート電極層１６１、第２のゲート電極層１７１、共通ゲートコンタクト６０、及び第１のゲートランナ７０の各々は、アルミニウムなどの金属材料を含む。

【0051】

第１のゲートランナ７０は、任意の第１のサイリスタセル５１の第１のエミッタ層部分１５４ａの最大長さの少なくとも２倍又は少なくとも３倍である半径方向長さを有する。これにより、第１のゲートランナ７０は、上面視において、第１のエミッタ層部分１５４ａの複数のリングを横切る。

【0052】

図２Ｃに示すように、全てのサイリスタセル５１、５２の第１のエミッタ層部分１５４ａは第１のエミッタ層１５４に属し、第１のベース層部分１５５ａは連続した第１のベース層１５５の一部であり、第２のベース層部分１５９ａは連続した第２のベース層１５９の一部であり、ドリフト層部分１５６ａは連続したドリフト層１５６の一部であり、バッファ層部分１５７ａは連続したバッファ層１５７の一部であり、第２のエミッタ層部分１５８ａは連続したエミッタ層１５８の一部であり、第２の主電極層部分１６３ａは連続した第２の主電極層１６３の一部である。すなわち、第１のエミッタ層１５４、第１のベース層１５５、第２のベース層１５９、ドリフト層１５６、バッファ層１５７、第２のエミッタ層１５８及び第２の主電極層１６３は、第１及び第２のサイリスタセル５１，５２によって共有されてもよい。

【0053】

横方向に垂直な方向（すなわち、第２の主面１１２に垂直な方向）における各第１のゲートランナ７０の厚さｄ２は、同じであってもよく、あるいは、隣接する２つの第１のエミッタ層部分１５４ａの間の中央の位置における第１のゲート電極層１６１の厚さｄ１よりも少なくとも２５％又は少なくとも５０％厚くてもよい。

【0054】

以下では、ターンオフパワー半導体デバイス２００を断面で示す図３を参照して、第２の実施形態によるターンオフパワー半導体デバイス２００について説明する。第１の実施形態に係るターンオフパワー半導体デバイス１００と第２の実施形態に係るターンオフパワー半導体デバイス２００とは多くの類似点を有するため、以下では、第２の実施形態と第１の実施形態との相違点についてのみ説明するが、残りの特徴については第１の実施形態の上記説明を参照されたい。特に、図３で使用される参照符号が図２Ａ～図２Ｄのいずれか１つで使用される参照符号と同一である場合、それらは第１の実施形態と同じ特徴及び特性を有する同じ要素を指す。ターンオフパワー半導体デバイス２００の上面図は、図２Ａに示すように、ターンオフパワー半導体デバイス１００の上面図と同じである。図３に示す断面は、図２Ｂの線Ｉ－Ｉ’に沿った断面である。第１の実施形態と第２の実施形態との唯一の違いは、第２の実施形態では、第１のゲートランナ７０が、各第１のゲートランナ７０と半導体ウェハ１１０との間に介在する絶縁層７５によって半導体ウェハ１１０からそれぞれ分離され、電気的に絶縁されることである。絶縁層７５は、例示的に、各第１のゲートランナ７０の底部７１と第１のベース層１５５との間に介在する。第１の実施形態と同様に、横方向に垂直な方向（すなわち、第２の主面１１２に垂直な方向）における各第１のゲートランナ７０の厚さｄ２は、同じであってもよく、あるいは、隣接する２つの第１のエミッタ層部分１５４ａの間の中央の位置における第１のゲート電極層１６１の厚さｄ１よりも少なくとも２５％又は少なくとも５０％厚くてもよい。

【0055】

以下では、ターンオフパワー半導体デバイス３００の上面図の断面を示す図４を参照して、第３の実施形態によるターンオフパワー半導体デバイス３００について説明する。第３の実施形態のターンオフパワー半導体デバイス３００と第１の実施形態に係るターンオフパワー半導体デバイス１００とは多くの類似点を有するため、以下では、第３の実施形態と第１の実施形態との相違点についてのみ説明するが、残りの特徴については上記第１の実施形態の説明を参照されたい。特に、図２Ａ～図２Ｄのいずれかで使用される参照符号と同じ図４の参照符号は、第１の実施形態について上記で説明したものと同じ特徴及び特性を有する同じ要素を指す。図４の線Ｉ－Ｉ’に沿ったターンオフパワー半導体デバイス３００の断面は、先の図２Ｂに示した断面と同じである。第１の実施形態と第３の実施形態との相違点は、ターンオフパワー半導体デバイス３００において、第２のゲート電極層１７１の第１のリング状ゲート電極層部分１７１ｂが第１のゲート電極層１６１から半径方向に分離されている点のみである。第１のリング状ゲート電極層部分１７１ｂと第１のゲート電極層１６１との間の隙間は、図４に示す第２の分離線９５ｂで示されている。隣接する２つの第１の分離線９５ａと接続する第２の分離線９５ｂとが１つの連続する分離線を形成するように、第２の分離線９５ｂは、隣接する２つの第１の分離線９５ａを接続する。第２の分離線９５ｂに垂直な方向において、第２のゲート電極層１７１と第１のゲート電極層１６１とは直接接触していない。結果として、第２のサイリスタセル５２からのゲート電流は、第１のゲート電極層１６１に流入することが防止され、第１のゲートランナ７０を通って共通ゲートコンタクト６０に向かって流れるように強制される。

【0056】

以下では、図５Ａ～図５Ｄを参照して、第４の実施形態によるターンオフパワー半導体デバイス４００について説明する。ここでも、第１の実施形態に係るターンオフパワー半導体デバイス１００と第４の実施形態に係るターンオフパワー半導体デバイス４００とは多くの類似点を有するため、以下では、第１の実施形態と第４の実施形態との相違点についてのみ説明する。他の全ての特徴に関しては、第１の実施形態の上記の説明を参照されたい。特に、図２Ａ～図２Ｄで使用された参照符号と同じ図５Ａ～図５Ｄの参照符号は、上記で説明したものと同じ特徴及び特性を有する同じ要素を指す。図５Ａは、ターンオフパワー半導体デバイス４００の上面図を示す。図５Ｂは図５Ａの部分Ｂの拡大図を示す。第１のサイリスタセル５１は、最も外側の２つの同心リングに配置され、第１のゲートランナ７０は、これら２つの同心リングを半径方向に横切る。第１の実施形態と同様に、各第１のゲートランナ７０の第１の端部７０ａは共通ゲートコンタクト６０に接続され、各第１のゲートランナ７０の第２の端部７０ｂは第２のゲート電極層１７１の第１のリング状ゲート電極層部分１７１ｂに接続されている。第１の実施形態と異なり、第４の実施形態における第１のサイリスタセル５１が２つの同心リングのみに配置されているのに対して、第１の実施形態では、第１のサイリスタセル５１は、最も外側の３つの同心リングに配置されている。

【0057】

第４の実施形態における第２のサイリスタセル５２は、２つの中間同心リングに配置されている。第２のゲートランナ８０は、第１のリング状ゲート電極層部分１７１ｂから、後述する第３のゲート電極層１８１の第２のリング状ゲート電極層部分１８１ｂまで半径方向に、第２のサイリスタセル５２の２つの同心リングを横切る。各第２のゲートランナ８０は、第１のゲートランナ７０と同様に、第３の端部８０ａと、第３の端部８０ａとは反対側の第４の端部８０ｂと、第３の端部８０ａと第４の端部８０ｂとを接続する第２の接続部８０ｃとを有する。各第２のゲートランナ８０の第３の端部８０ａは、第１のリング状電極層部分１７１ｂに接続され、各第２のゲートランナ８０の第４の端部８０ｂは、第２のリング状電極層部分１８１ｂに接続される。各第２のゲートランナ８０の第２の接続部８０ｃから第２のゲート電極層１７１までの任意の導電経路が、同じ第２のゲートランナ８０の第３の端部８０ａ、同じ第２のゲートランナ８０の第４の端部８０ｂ、及び半導体ウェハ１１０のうちの１つを少なくとも通過するように、各第２のゲートランナ８０の少なくとも第２の接続部８０ｃは、第２のゲート電極層１７１から分離される。図５Ｂでは、第２の接続部８０ｃと第２のゲート電極層１７１との間の、接続部８０ｃの２つの側面に沿った隙間を、第３の分離線９６ａとして示している。図５Ｃには、図５Ｂの線ＩＩ－ＩＩ’に沿った断面が示されている。図５Ｃの断面では、２つの第２のサイリスタセル５２と、これら２つの第２のサイリスタセル５２の間に横方向に挟まれたゲートランナ８０とが見られる。

【0058】

第３のサイリスタセル５３は、最も内側の２つの同心リング内に横方向に配置されている。図５Ｂの線ＩＩＩ－ＩＩＩ’に沿って隣接する２つの第３のサイリスタセル５３の断面が、図５Ｄに示されている。第３のサイリスタセル５３が最も内側の２つの同心リングに配置され、第１の実施形態における第２のサイリスタセル５２が最も内側の３つの同心リングに配置されていることを除いて、第４の実施形態における第３のサイリスタセル５３の横方向の配置及び構造は、第１の実施形態における第２のサイリスタセル５２の横方向の配置及び構造と同じである。第３のサイリスタセル５３のストライプ状の第１のエミッタ層部分１５４ａは、全ての第３のサイリスタセル５３の第３のゲート電極層部分１８１ａを含む第３のゲート電極層１８１によって横方向に取り囲まれている。

【0059】

第２のリング状ゲート電極層部分１８１ｂは、第１のリング状ゲート電極層部分１７１ｂと同様に、第３のゲート電極層１８１の残りの部分を取り囲む。第２のゲートランナ８０は、第１のゲートランナ７０と同様の構造を有する。唯一の相違点は、第２のゲートランナ８０が、第３の端部８０ａで共通ゲートコンタクト６０に直接接続されておらず、第１のリング状ゲート電極層部分１７１ｂに接続されている点である。図５Ａから最も良く分かるように、第１のゲートランナ７０の数は、第２のゲートランナ８０の数よりも多い。各第２のゲートランナ８０は、第１のゲートランナ７０の１つの長手方向主軸ＭＡ１に整列した長手方向主軸ＭＡ２を有する。このようにして、第１のゲートランナ７０及び第２のゲートランナ８０の対は、それぞれ、共通ゲートコンタクト６０を第２のリング状ゲート電極層部分１８１ｂに接続するための線形導電経路を形成する。

【0060】

以下では、図６を参照して、第５の実施形態に係るターンオフパワー半導体デバイス５００について説明する。第５の実施形態に係るターンオフパワー半導体デバイス５００と第３及び第４の実施形態に係るターンオフパワー半導体デバイス３００及び４００とは多くの類似点を有するため、以下では、これらの実施形態の相違点についてのみ説明する。図６は、図５Ａに示す上面図に対応するターンオフパワー半導体デバイス５００の上面図の部分Ｂを示す。第５の実施形態５００は、図４に示す第３の実施形態と同様に、第２のゲート電極層１７１が第１のゲート電極層１６１から半径方向に分離されている点で、第４の実施形態と異なる。第１のリング状ゲート電極層部分１７１ｂと第１のゲート電極層１６１との間の隙間は、図６の第２の分離線９５ｂで示されている。第２の分離線９５ｂは、第３の実施形態と同様に、隣接する２つの第１の分離線９５ａを接続する。第２の分離線９５ｂに垂直な方向において、第２のゲート電極層１７１と第１のゲート電極層１６１とは直接接触していない。結果として、第２のサイリスタセル５２からのゲート電流は、第１のゲート電極層１６１に流入することが防止され、第１のゲートランナ７０を通って共通ゲートコンタクト６０に向かって流れるように強制される。同様に、第３のゲート電極層１８１は、第２のゲート電極層１７１から半径方向に分離されている。第２のリング状ゲート電極層部分１８１ｂと第２のゲート電極層１７１との間の隙間は、第４の分離線９６ｂで示されている。

【0061】

以下では、図７を参照して、第６の実施形態に係るターンオフパワー半導体デバイス６００について説明する。第６の実施形態は、第１のサイリスタセル５１の最も内側のリングが第１のエミッタ層部分１５４ａ及び対応する第１の主電極層部分１６２ａを有するという点においてのみ、第５の実施形態と異なり、第１のエミッタ層部分１５４ａの長さは、第１のゲートランナ７０のいずれか１つに隣接する任意の第１のエミッタ層部分１５４ａが、円形方向で第１のゲートランナ７０の１つに隣接しないこの最も内側のリングにおける他の全ての第１のエミッタ部分よりも短い長さを有するように、円形方向（半径方向に垂直）に沿った次の第１のゲートランナ７０までの距離の関数として変化する。特に、図７に示す実施形態では、最も内側のリングにおいて、第１のエミッタ層部分１５４ａの長さは、次の第１のゲートランナ７０からの距離が増加するにつれて連続的に増加し、その結果、最も内側のリングの第１のエミッタ層部分１５４ａの、第２のサイリスタセル５２のそれぞれの次の第１のエミッタ層部分１５４ａまでの距離は、次の第１のゲートランナ７０までの距離が増加するにつれて増加する。このようにして、第１のリング状ゲート電極層部分１７１ｂの半径方向幅は、第１のゲートランナ７０に向かって円周方向に沿って変化及び増加し、すなわち、第１のリング状ゲート電極層部分１７１ｂの半径方向幅は、円周位置が次の第１のゲートランナ７０に近いほど大きくなる。第１のエミッタ層部分１５４ａの長さの同じ変化は、第２のサイリスタセル５２の最も内側のリングにも当てはまる。

【0062】

添付の特許請求の範囲によって定義される本発明の概念から逸脱することなく、上述の実施形態の変更が可能であることは、当業者には明らかであろう。

【0063】

上記の実施形態は、特定の導電型で説明された。上述の実施形態における半導体層の導電型は、任意の実施形態について、ｐ型層として記載された全ての層がｎ型層であり、ｎ型層として記載された全ての層がｐ型層であるように切り替えられてもよい。

【0064】

上述の実施形態では、ターンオフパワー半導体デバイスは、逆導通ターンオフパワー半導体デバイスであってもよく、すなわち、半導体ウェハに一体化された還流ダイオードを備えてもよい。

【0065】

上述のターンオフパワー半導体デバイスは、ドリフト層１５６及びバッファ層１５７を備えるものとして説明された。しかしながら、ターンオフパワー半導体デバイスは、バッファ層を備えていなくてもよい。

【0066】

上述のターンオフパワー半導体デバイスは、複数の同心リング内の第１、第２及び第３サイリスタセル５１、５２及び５３の特定の配置を用いて説明された。しかしながら、サイリスタセルは、別の方法で配置されてもよい。例示的には、第１～第３のサイリスタセルが配置されるリングの数は、図に示されるリングの数と異なっていてもよい。

【0067】

上述の実施形態では、共通ゲートコンタクト６０は、半導体ウェハ１１０の周縁に沿って延在するように配置される。しかしながら、共通ゲートコンタクト６０は、他の形状であってもよい。また、それは、半導体ウェハの横方向中央領域内などの別の位置に、又はリング状領域の外側のサイリスタセルとリング状領域の内側のサイリスタセルとの間に横方向に挟まれたリング状領域として配置されてもよい。

【0068】

第６の実施形態では、第１のサイリスタセル５１及び第２のサイリスタセル５２の両方の最も内側のリングは、様々な長さの第１のエミッタ層部分１５４ａを有すると説明された。しかしながら、変更された実施形態では、第１のエミッタセル５１又は第２のエミッタセル５２の最も内側のリングのみが、第１のエミッタ層部分１５４の長さの変化を有してもよい。

【0069】

上記実施形態では、第１の分離線９５ａを横方向の隙間として説明した。しかしながら、第１の接続部７０ｃと第１のゲート電極層１６１との分離は、第１のゲート電極層１６１と第１の接続部７０ｃとの間に介在する絶縁層によって、このような隙間なく実現されてもよい。第１のリング状ゲート電極層部分１７１ｂと上述した第１のゲート電極層１６１との第２の分離線９５ｂによる電気的分離、第２の接続部８０ｃと上述した第２のゲート電極層１７１との第３の分離線９６ａによる電気的分離、及び第２のリング状ゲート電極層部分１８１ｂと上述した第２のゲート電極層１７１との第４の分離線９６ｂによる電気的分離についても同様である。

【0070】

ターンオフパワー半導体デバイス４００，４００及び５００は、サイリスタセルの２つの異なるグループ、すなわち、それぞれ異なる数のゲートランナ７０及び８０によって横断される第１のサイリスタセル５１及び第２のサイリスタセル５２を用いて説明された。しかしながら、追加のゲートランナによって横断されるサイリスタセルのさらなるグループが存在してもよい。

【0071】

「備える（ｃｏｍｐｒｉｓｉｎｇ）」という用語は他の要素又はステップを排除するものではなく、不定冠詞「ａ」又は「ａｎ」は複数を排除するものではないことに留意されたい。また、異なる実施形態に関連して説明した要素を組み合わせてもよい。

【符号の説明】

【0072】

参照符号のリスト
１ 逆導通ＩＧＣＴ（ＲＣ－ＩＧＣＴ）
２ サイリスタセル
３ 一体型還流ダイオード
１０，１１０ ウェハ
１１，１１１ 第１の主面
１２，１１２ 第２の主面
２０ ゲート電極
２１ 第１のカソード電極
２２ カソード半導体層部分
２３ ベース半導体層
２４ ドリフト半導体層
２５ バッファ半導体層
２６ 第１のアノード半導体層
２７ 第１のアノード電極
３１ 第２のアノード電極
３２ 第２のアノード半導体層
３３ 第２のカソード半導体層
３４ 第２のカソード電極
４０ 共通ゲートコンタクト
５１ 第１のサイリスタセル
５２ 第２のサイリスタセル
５３ 第３のサイリスタセル
６０ 共通ゲートコンタクト
７０ 第１のゲートランナ
７１ （第１のゲートランナ７０の）底部
７０ａ （第１のゲートランナ７０の）第１の端部
７０ｂ （第１のゲートランナ７０の）第２の端部
７０ｃ （第１のゲートランナ７０の）第１の接続部
８０ 第２のゲートランナ
８０ａ （第１のゲートランナ８０の）第３の端部
８０ｂ （第１のゲートランナ８０の）第４の端部
８０ｃ （第１のゲートランナ８０の）第２の接続部
９５ａ 第１の分離線
９５ｂ 第２の分離線
９６ａ 第３の分離線
９６ｂ 第４の分離線
１００，２００，３００，４００，５００，６００ ターンオフパワー半導体デバイス
１５４ａ 第１のエミッタ層部分
１５４ 第１のエミッタ層
１５５ａ 第１のベース層部分
１５５ 第１のベース層
１５６ａ ドリフト層部分
１５６ ドリフト層
１５７ａ バッファ層部分
１５７ バッファ層
１５８ａ 第２のエミッタ層部分
１５８ 第２のエミッタ層
１５９ａ 第２のベース層部分
１５９ 第２のベース層
１６１ａ 第１のゲート電極層部分
１６１ 第１のゲート電極層
１６２ａ，１７２ａ，１８２ａ 第１の主電極層部分
１６３ａ 第２の主電極層部分
１６３ 第２の主電極層
１７１ 第２のゲート電極層
１７１ａ 第２のゲート電極層部分
１７１ｂ 第１リング状ゲート電極部分
１８１ 第３のゲート電極層
１８１ａ 第３のゲート電極層部分
１８１ｂ 第２のリング状ゲート電極層部分
１８２ 第１の主電極
Ａ，Ｂ 部分
Ｃ （半導体ウェハ１１０の）横方向中心
ｄ１，ｄ２ 厚さ
ＭＡ１，ＭＡ２ 長手方向主軸

【図1A】

【図1B】

【図2A】

【図2B】

【図2C】

【図2D】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図6】

【図7】