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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-02-08
(45)【発行日】2024-02-19
(54)【発明の名称】電力変換装置
(51)【国際特許分類】
H02M 3/155 20060101AFI20240209BHJP
【ＦＩ】
H02M3/155 Z
H02M3/155 H
【請求項の数】
7
(21)【出願番号】P 2020117360
(22)【出願日】2020-07-07
(65)【公開番号】P2022014805
(43)【公開日】2022-01-20
【審査請求日】2023-02-02
(73)【特許権者】
【識別番号】314012076
【氏名又は名称】パナソニックＩＰマネジメント株式会社
(74)【代理人】
【識別番号】100123102
【弁理士】
【氏名又は名称】宗田 悟志
(72)【発明者】
【氏名】藤居 直章
(72)【発明者】
【氏名】秋政 向志
(72)【発明者】
【氏名】後藤 周作
【審査官】東 昌秋
(56)【参考文献】
【文献】特開２００２－１９９７０８（ＪＰ，Ａ）
【文献】特開２０１２－１８２９７７（ＪＰ，Ａ）
【文献】特開２０１５－２１６７８９（ＪＰ，Ａ）
【文献】特開２０１０－１７８６０５（ＪＰ，Ａ）
【文献】特開２００４－４８８９３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ ３／００－３／４４
(57)【特許請求の範囲】
【請求項1】
低圧側直流部に接続される少なくとも一つのリアクトルと、
高圧側直流部と並列に直列接続された第１フライングキャパシタ回路及び第２フライングキャパシタ回路と、を備え、
前記第１フライングキャパシタ回路及び第２フライングキャパシタ回路は、それぞれ直列に接続された複数の並列スイッチング素子を含み、
前記低圧側直流部の正側端子と前記第１フライングキャパシタ回路に含まれる前記複数の並列スイッチング素子の直列回路の第１中点間が電気的に接続され、前記低圧側直流部の負側端子と前記第２フライングキャパシタ回路に含まれる前記複数の並列スイッチング素子の直列回路の第２中点間が電気的に接続され、
前記リアクトルは、前記低圧側直流部の正側端子と前記第１中点間を接続する経路と、前記低圧側直流部の負側端子と前記第２中点間を接続する経路の少なくとも一方に挿入され、
前記並列スイッチング素子は、少なくとも一つのスイッチング素子が並列接続されており、
各スイッチング素子には逆並列にダイオードが形成または接続されており、
複数の並列スイッチング素子のうち、並列数が他の並列スイッチング素子より少ない並列スイッチング素子を含む、
電力変換装置。
【請求項2】
リカバリ電流を低減させるべきダイオードが逆並列に形成または接続されたスイッチング素子を含む並列スイッチング素子の並列数が、他の並列スイッチング素子の並列数より少ない、請求項１に記載の電力変換装置。
【請求項3】
前記第１フライングキャパシタ回路は、直列接続された第１並列スイッチング素子、第２並列スイッチング素子、第３並列スイッチング素子及び第４並列スイッチング素子と、
前記第１並列スイッチング素子と第２並列スイッチング素子との接続点と、第３並列スイッチング素子と第４並列スイッチング素子との接続点との間に接続された第１フライングキャパシタと、を含み、
前記第２フライングキャパシタ回路は、
直列接続された第５並列スイッチング素子、第６並列スイッチング素子、第７並列スイッチング素子及び第８並列スイッチング素子と、
前記第５並列スイッチング素子と第６並列スイッチング素子との接続点と、第７並列スイッチング素子と第８並列スイッチング素子との接続点との間に接続された第２フライングキャパシタと、を含む、
請求項１に記載の電力変換装置。
【請求項4】
前記第１並列スイッチング素子、前記第２並列スイッチング素子、前記第７並列スイッチング素子及び前記第８並列スイッチング素子の並列数が、前記第３並列スイッチング素子、前記第４並列スイッチング素子、前記第５並列スイッチング素子及び前記第６並列スイッチング素子の並列数より少ない、請求項３に記載の電力変換装置。
【請求項5】
前記第３並列スイッチング素子、前記第４並列スイッチング素子、前記第５並列スイッチング素子及び前記第６並列スイッチング素子の並列数が、前記第１並列スイッチング素子、前記第２並列スイッチング素子、前記第７並列スイッチング素子及び前記第８並列スイッチング素子の並列数より少ない、請求項３に記載の電力変換装置。
【請求項6】
前記第１フライングキャパシタ回路及び前記第２フライングキャパシタ回路を制御して、前記低圧側直流部から前記高圧側直流部へ昇圧動作で電力伝送、及び前記高圧側直流部から前記低圧側直流部へ降圧動作で電力伝送の少なくとも一方を実行可能な制御部をさらに備え、前記制御部は、
前記第２並列スイッチング素子、前記第４並列スイッチング素子、前記第５並列スイッチング素子及び前記第７並列スイッチング素子をオン状態、並びに前記第１並列スイッチング素子、前記第３並列スイッチング素子、前記第６並列スイッチング素子及び前記第８並列スイッチング素子をオフ状態に制御する第１モード、
前記第１並列スイッチング素子、前記第３並列スイッチング素子、前記第６並列スイッチング素子及び前記第８並列スイッチング素子をオン状態、並びに前記第２並列スイッチング素子、前記第４並列スイッチング素子、前記第５並列スイッチング素子及び前記第７並列スイッチング素子をオフ状態に制御する第２モード、
前記第１並列スイッチング素子、前記第２並列スイッチング素子、前記第７並列スイッチング素子及び前記第８並列スイッチング素子をオン状態、並びに前記第３並列スイッチング素子、前記第４並列スイッチング素子、前記第５並列スイッチング素子及び前記第６並列スイッチング素子をオフ状態に制御する第３モード、
前記第３並列スイッチング素子、前記第４並列スイッチング素子、前記第５並列スイッチング素子及び前記第６並列スイッチング素子をオン状態、並びに前記第１並列スイッチング素子、前記第２並列スイッチング素子、前記第７並列スイッチング素子及び前記第８並列スイッチング素子をオフ状態に制御する第４モード、
の４つのモードを使用して前記昇圧動作または前記降圧動作を実行する、
請求項３から５のいずれか１項に記載の電力変換装置。
【請求項7】
前記スイッチング素子は、ＮチャンネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)であり、前記ダイオードは、前記ＮチャンネルＭＯＳＦＥＴの寄生ダイオードである、
請求項１から６のいずれか１項に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電力の電圧を変換する電力変換装置に関する。
【背景技術】
【0002】
蓄電池、太陽電池、燃料電池などに接続されるパワーコンディショナでは、ＤＣ／ＤＣコンバータとインバータが使用される。ＤＣ／ＤＣコンバータとインバータは、高効率な電力変換と小型設計が望まれる。それを実現するためのＤＣ／ＤＣコンバータとして、リアクトルの後段に、フライングキャパシタ回路（直列接続された４つのスイッチング素子と、第２スイッチング素子と第３スイッチング素子に並列接続されたフライングキャパシタで構成される）を接続し、リアクトルとフライングキャパシタ回路の接続点の電圧を３レベル化したマルチレベル電力変換装置が提案されている（例えば、特許文献１参照）。
【0003】
マルチレベル電力変換装置は、各スイッチング素子に印加される電圧を小さくでき、それによりスイッチング損失を少なくでき、高効率な電力変換を実現する。上記フライングキャパシタ回路を利用したマルチレベル電力変換装置では３レベル化することにより、フライングキャパシタ回路を構成する各スイッチング素子に印加される電圧を、直流バス電圧の１／２倍まで小さくすることができる。
【0004】
それにより、インバータのフルブリッジ部で使用している比較的高い耐圧（例えば、６００Ｖ）のスイッチング素子を使用せずに、比較的低い耐圧（例えば、３００Ｖ）のスイッチング素子で構成することが可能となる。耐圧の低いスイッチング素子は耐圧の高いスイッチング素子に対して安価であり、かつ電力変換中の導通損失、スイッチング損失などが少なく、さらなる高効率化に寄与する。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０１３－１９２３８３号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
安価なスイッチング素子として一般的に使用されるＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)では、還流ダイオードとして寄生ダイオードが使用される。寄生ダイオードはリカバリ損失が大きく、スイッチング損失を増加させる要因となる。
【0007】
本開示はこうした状況に鑑みなされたものであり、その目的は、低コストで高効率な電力変換装置を提供することにある。
【課題を解決するための手段】
【0008】
上記課題を解決するために、本開示のある態様の電力変換装置は、少なくとも一つのスイッチング素子が並列接続された並列スイッチング素子が、複数直列に接続された電力変換部を有する電力変換装置であって、各スイッチング素子には逆並列にダイオードが形成または接続されており、複数の並列スイッチング素子のうち、並列数が他の並列スイッチング素子より少ない並列スイッチング素子を含む。
【発明の効果】
【0009】
本開示によれば、低コストで高効率な電力変換装置を実現することができる。
【図面の簡単な説明】
【0010】
【図1】実施の形態１に係るＤＣ／ＤＣ変換装置の構成を説明するための図である。
【図2】実施の形態１に係るＤＣ／ＤＣ変換装置の第１スイッチング素子－第８スイッチング素子のスイッチングパターンをまとめた図である。
【図5】昇圧比が２倍以上の場合の第１スイッチング素子－第８スイッチング素子のスイッチングパターンの一例を示すタイミングチャートである。
【図6】昇圧比が２倍未満の場合の第１スイッチング素子－第８スイッチング素子のスイッチングパターンの一例を示すタイミングチャートである。
【図15】実施の形態１の比較例に係るＤＣ／ＤＣ変換装置の構成を説明するための図である。
【図16】実施の形態１の実施例１に係るＤＣ／ＤＣ変換装置の構成を説明するための図である。
【図17】実施の形態１の実施例２に係るＤＣ／ＤＣ変換装置の構成を説明するための図である。
【図18】実施の形態１の実施例１の変形例に係るＤＣ／ＤＣ変換装置の構成を説明するための図である。
【図20】Ｎ（Ｎは自然数）段のフライングキャパシタ回路を示す図である。
【図21】実施の形態２の実施例１に係るＤＣ／ＤＣ変換装置の構成を説明するための図である。
【図22】実施の形態２の実施例２に係るＤＣ／ＤＣ変換装置の構成を説明するための図である。
【図23】実施の形態３の実施例１に係るＤＣ／ＤＣ変換装置の構成を説明するための図である。
【図24】実施の形態３の実施例２に係るＤＣ／ＤＣ変換装置の構成を説明するための図である。
【発明を実施するための形態】
【0011】
図１は、実施の形態１に係るＤＣ／ＤＣ変換装置３の構成を説明するための図である。実施の形態１に係るＤＣ／ＤＣ変換装置３は、双方向の昇降圧ＤＣ／ＤＣコンバータである。ＤＣ／ＤＣ変換装置３は、第２直流電源２から供給される直流電力を昇圧して第１直流電源１に供給することができる。またＤＣ／ＤＣ変換装置３は、第１直流電源１から供給される直流電力を降圧して第２直流電源２に供給することができる。本明細書では、第２直流電源２が第１直流電源１より低圧な電源であることを前提とする。
【0012】
第２直流電源２は例えば、蓄電池、電気二重層コンデンサなどが該当する。第１直流電源１は例えば、双方向ＤＣ／ＡＣインバータが接続された直流バスなどが該当する。当該双方向ＤＣ／ＡＣインバータの交流側は、蓄電システムの用途では商用電力系統と交流負荷に接続される。電気自動車の用途ではモータ（回生機能あり）に接続される。蓄電システムの用途では当該直流バスに、太陽電池用のＤＣ／ＤＣコンバータや、他の蓄電池用のＤＣ／ＤＣコンバータがさらに接続されていてもよい。
【0013】
ＤＣ／ＤＣ変換装置３は、ＤＣ／ＤＣ変換部３０及び制御部４０を備える。ＤＣ／ＤＣ変換部３０は、入力コンデンサＣ５、リアクトルＬ１、第１フライングキャパシタ回路３１、第２フライングキャパシタ回路３２、第１分割コンデンサＣ３、第２分割コンデンサＣ４、及び出力コンデンサＣ６を含む。
【0014】
第２直流電源２と並列に入力コンデンサＣ５が接続される。第１直流電源１と並列に出力コンデンサＣ６が接続される。第１直流電源１の正側バスと負側バスの間に、第１分割コンデンサＣ３及び第２分割コンデンサＣ４が直列に接続される。第１分割コンデンサＣ３及び第２分割コンデンサＣ４は、第１直流電源１の電圧Ｅを１／２に分圧する作用、ＤＣ／ＤＣ変換部３０内で発生するサージ電圧を抑制するためのスナバコンデンサとしての作用を有する。本明細書では、入力コンデンサＣ５より前段の構成を低圧直流部と呼び、第１分割コンデンサＣ３及び第２分割コンデンサＣ４より後段の構成を高圧直流部と呼ぶ。
【0015】
第１フライングキャパシタ回路３１及び第２フライングキャパシタ回路３２は、高圧側直流部と並列に直列接続される。リアクトルＬ１は、低圧側直流部の正側端子と、第１フライングキャパシタ回路３１の中点間に接続される。低圧側直流部の負側端子と、第２フライングキャパシタ回路３２の中点が接続される。第１フライングキャパシタ回路３１と第２フライングキャパシタ回路３２との間の接続点は、高圧側直流部の中間電位点Ｍ（第１分割コンデンサＣ３と第２分割コンデンサＣ４の分圧点）に接続される。
【0016】
なお、第１分割コンデンサＣ３及び第２分割コンデンサＣ４は省略可能であり、その場合、第１フライングキャパシタ回路３１と第２フライングキャパシタ回路３２との間の接続点は、必ずしも高圧側直流部の中間電位点Ｍに接続される必要はない。
【0017】
第１フライングキャパシタ回路３１は、第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３、第４スイッチング素子Ｓ４及び第１フライングキャパシタＣ１を含む。第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３及び第４スイッチング素子Ｓ４は直列接続され、高圧直流部の正側バスと中間電位点Ｍの間に接続される。第１フライングキャパシタＣ１は、第１スイッチング素子Ｓ１と第２スイッチング素子Ｓ２との接続点と、第３スイッチング素子Ｓ３と第４スイッチング素子Ｓ４との接続点との間に接続され、第１スイッチング素子Ｓ１－第４スイッチング素子Ｓ４により充放電される。
【0018】
第１フライングキャパシタ回路３１の中点には、第１スイッチング素子Ｓ１の上側端子に印加される第１直流電源１の電圧Ｅ［Ｖ］と、第４スイッチング素子Ｓ４の下側端子に印加される１／２Ｅ［Ｖ］の間の範囲の電位が生成される。第１フライングキャパシタＣ１は１／４Ｅ［Ｖ］の電圧になるように初期充電（プリチャージ）され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第１フライングキャパシタ回路３１の中点には、概ね、Ｅ［Ｖ］、３／４Ｅ［Ｖ］、１／２Ｅ［Ｖ］の３レベルの電位が生成される。
【0019】
第２フライングキャパシタ回路３２は、第５スイッチング素子Ｓ５、第６スイッチング素子Ｓ６、第７スイッチング素子Ｓ７、第８スイッチング素子Ｓ８及び第２フライングキャパシタＣ２を含む。第５スイッチング素子Ｓ５、第６スイッチング素子Ｓ６、第７スイッチング素子Ｓ７及び第８スイッチング素子Ｓ８は直列接続され、高圧直流部の中間電位点Ｍと負側バスの間に接続される。第２フライングキャパシタＣ２は、第５スイッチング素子Ｓ５と第６スイッチング素子Ｓ６との接続点と、第７スイッチング素子Ｓ７と第８スイッチング素子Ｓ８との接続点との間に接続され、第５スイッチング素子Ｓ５－第８スイッチング素子Ｓ８により充放電される。
【0020】
第２フライングキャパシタ回路３２の中点には、第５スイッチング素子Ｓ５の上側端子に印加される１／２Ｅ［Ｖ］と、第８スイッチング素子Ｓ８の下側端子に印加される０［Ｖ］の間の範囲の電位が生成される。第２フライングキャパシタＣ２は１／４Ｅ［Ｖ］の電圧になるように初期充電（プリチャージ）され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第２フライングキャパシタ回路３２の中点には、概ね、１／２Ｅ［Ｖ］、１／４Ｅ［Ｖ］、０［Ｖ］の３レベルの電位が生成される。
【0021】
第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８にはそれぞれ、第１ダイオードＤ１－第８ダイオードＤ８が逆並列に形成／接続される。
【0022】
第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８には、第１直流電源１及び第２直流電源２の電圧より低い耐圧のスイッチング素子が使用されることが好ましい。以下、本実施の形態では第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８に、１５０Ｖ耐圧のＮチャネルＭＯＳＦＥＴを使用する例を想定する。ＮチャネルＭＯＳＦＥＴでは、ソースからドレイン方向に寄生ダイオードが形成される。
【0023】
図１には示していないが、低圧直流部の電圧を検出する電圧センサ、リアクトルＬ１に流れる電流を検出する電流センサ、第１フライングキャパシタＣ１の電圧を検出する電圧センサ、第２フライングキャパシタＣ２の電圧を検出する電圧センサ、及び高圧直流部の電圧を検出する電圧センサが設けられ、それぞれの計測値が制御部４０に出力される。
【0024】
制御部４０は、第１フライングキャパシタ回路３１及び第２フライングキャパシタ回路３２を制御して、低圧側直流部から高圧側直流部へ昇圧動作で直流電力を伝送することができる。また高圧側直流部から低圧側直流部へ降圧動作で直流電力を伝送することができる。より具体的には制御部４０は、第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８のゲート端子に駆動信号（ＰＷＭ（Pulse Width Modulation）信号）を供給することにより、第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８をオン／オフ制御して、昇圧動作または降圧動作で、双方向に電力を伝送することができる。
【0025】
制御部４０の構成は、ハードウェア資源とソフトウェア資源の協働、又はハードウェア資源のみにより実現できる。ハードウェア資源としてアナログ素子、マイクロコンピュータ、ＤＳＰ、ＲＯＭ、ＲＡＭ、ＦＰＧＡ、ＡＳＩＣ、その他のＬＳＩを利用できる。ソフトウェア資源としてファームウェア等のプログラムを利用できる。
【0026】
図２は、実施の形態１に係るＤＣ／ＤＣ変換装置３の第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８のスイッチングパターンをまとめた図である。図２に示すスイッチングパターンでは、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８の組と、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５の組とが相補関係となる。また第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７の組と、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６の組とが相補関係となる。
【0027】
制御部４０は、４つのモードを使用して昇圧動作または降圧動作を実行する。
モードａでは制御部４０は、第２スイッチング素子Ｓ２、第４スイッチング素子Ｓ４、第５スイッチング素子Ｓ５及び第７スイッチング素子Ｓ７をオン状態、並びに第１スイッチング素子Ｓ１、第３スイッチング素子Ｓ３、第６スイッチング素子Ｓ６及び第８スイッチング素子Ｓ８をオフ状態に制御する。モードａでは、第１フライングキャパシタ回路３１の中点と第２フライングキャパシタ回路３２の中点間の電圧（即ち、フライングキャパシタ部の低圧側の入出力電圧ＶＬ）は１／２Ｅとなる。
モードａでは制御部４０は、第２スイッチング素子Ｓ２、第４スイッチング素子Ｓ４、第５スイッチング素子Ｓ５及び第７スイッチング素子Ｓ７をオン状態、並びに第１スイッチング素子Ｓ１、第３スイッチング素子Ｓ３、第６スイッチング素子Ｓ６及び第８スイッチング素子Ｓ８をオフ状態に制御する。モードａでは、第１フライングキャパシタ回路３１の中点と第２フライングキャパシタ回路３２の中点間の電圧（即ち、フライングキャパシタ部の低圧側の入出力電圧ＶＬ）は１／２Ｅとなる。
【0028】
モードｂでは制御部４０は、第１スイッチング素子Ｓ１、第３スイッチング素子Ｓ３、第６スイッチング素子Ｓ６及び第８スイッチング素子Ｓ８をオン状態、並びに第２スイッチング素子Ｓ２、第４スイッチング素子Ｓ４、第５スイッチング素子Ｓ５及び第７スイッチング素子Ｓ７をオフ状態に制御する。モードｂでは、フライングキャパシタ部の低圧側の入出力電圧ＶＬは１／２Ｅとなる。
【0029】
モードｃでは制御部４０は、第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第７スイッチング素子Ｓ７及び第８スイッチング素子Ｓ８をオン状態、並びに第３スイッチング素子Ｓ３、第４スイッチング素子Ｓ４、第５スイッチング素子Ｓ５及び第６スイッチング素子Ｓ６をオフ状態に制御する。モードｃでは、フライングキャパシタ部の低圧側の入出力電圧ＶＬはＥとなる。
【0030】
モードｄでは制御部４０は、第３スイッチング素子Ｓ３、第４スイッチング素子Ｓ４、第５スイッチング素子Ｓ５及び第６スイッチング素子Ｓ６をオン状態、並びに第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第７スイッチング素子Ｓ７及び第８スイッチング素子Ｓ８をオフ状態に制御する。モードｄでは、フライングキャパシタ部の低圧側の入出力電圧ＶＬは０となる。
【0031】
図３（ａ）－（ｄ）は、昇圧動作時の各スイッチングパターンの電流経路を示す回路図である。図４（ａ）－（ｄ）は、降圧動作時の各スイッチングパターンの電流経路を示す回路図である。なお、図面の簡略化のためＭＯＳＦＥＴを単純なスイッチ記号で描いている。
【0032】
図３（ａ）は昇圧動作時のモードａの電流経路を示し、図３（ｂ）は昇圧動作時のモードｂの電流経路を示し、図３（ｃ）は昇圧動作時のモードｃの電流経路を示し、図３（ｄ）は昇圧動作時のモードｄの電流経路を示している。同様に、図４（ａ）は降圧動作時のモードａの電流経路を示し、図４（ｂ）は降圧動作時のモードｂの電流経路を示し、図４（ｃ）は降圧動作時のモードｃの電流経路を示し、図４（ｄ）は降圧動作時のモードｄの電流経路を示している。
【0033】
昇圧動作時と降圧動作時とで電流の向きが反対になる。モードａにおいて、図３（ａ）に示すように昇圧動作時は第１フライングキャパシタＣ１及び第２フライングキャパシタＣ２が充電動作となるが、図４（ａ）に示すように降圧動作時は第１フライングキャパシタＣ１及び第２フライングキャパシタＣ２が放電動作となる。モードｂにおいて、図３（ｂ）に示すように昇圧動作時は第１フライングキャパシタＣ１及び第２フライングキャパシタＣ２が放電動作となるが、図４（ｂ）に示すように降圧動作時は第１フライングキャパシタＣ１及び第２フライングキャパシタＣ２が充電動作となる。
【0034】
制御部４０は低圧直流部から高圧直流部へ昇圧動作で電力を伝送する場合、正方向の電流指令値を設定し、リアクトルＬ１に流れる電流の計測値が、当該正方向の電流指令値を維持するように第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８のデューティ比（オン時間）を制御する。反対に、制御部４０は高圧直流部から低圧直流部へ降圧動作で電力を伝送する場合、負方向の電流指令値を設定し、リアクトルＬ１に流れる電流の計測値が、当該負方向の電流指令値を維持するように第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８のデューティ比（オン時間）を制御する。
【0035】
また制御部４０は、低圧側直流部の電圧と高圧側直流部の電圧との比率が設定値より小さい場合、モードａ、モードｂ及びモードｃを使用して電力を伝送する。また制御部４０は、当該比率が当該設定値より大きい場合、モードａ、モードｂ及びモードｄを使用して電力を伝送する。また制御部４０は、当該比率が当該設定値と一致する場合、モードａ及びモードｂを使用して電力を伝送する。
【0036】
低圧側直流部の電圧と高圧側直流部の電圧は、それぞれ電圧センサにより計測される。上記設定値は、第１フライングキャパシタＣ１の電圧と第２フライングキャパシタＣ２の電圧の合計電圧１／２Ｅと、第１直流電源１の電圧Ｅとの比率に応じて設定される。本実施の形態では上記設定値は２に設定される。
【0037】
制御部４０は、電流指令値とリアクトルＬ１に流れる電流の計測値とが一致し、かつ第１フライングキャパシタＣ１及び第２フライングキャパシタＣ２の電圧がそれぞれ１／４Ｅになるようにデューティ比を生成する。具体的には制御部４０は、リアクトルＬ１に流れる電流の計測値が電流指令値に対して小さいほどデューティ比を上昇させ、大きいほどデューティ比を低下させる。
【0038】
図５は、昇圧比が２倍以上の場合の第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８のスイッチングパターンの一例を示すタイミングチャートである。図６は、昇圧比が２倍未満の場合の第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８のスイッチングパターンの一例を示すタイミングチャートである。図５及び図６に示す制御例は、ダブルキャリア駆動方式を使用した制御例を示している。ダブルキャリア駆動方式では、１８０°位相がずれた２つのキャリア信号（図５及び図６では三角波）を使用する。デューティ比ｄｕｔｙは２つのキャリア信号と比較される閾値となる。昇圧比が２倍以上の場合、デューティ比ｄｕｔｙは０．５～１．０の範囲の値をとり、昇圧比が２倍未満の場合、デューティ比ｄｕｔｙは０．０～０．５の範囲の値をとる。
【0039】
太線のキャリア信号とデューティ比ｄｕｔｙの比較結果により、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８に供給する第１ゲート信号と、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５に供給する第４ゲート信号を生成する。具体的には太線のキャリア信号がデューティ比ｄｕｔｙより高い領域では、第１ゲート信号がオン及び第４ゲート信号がオフになる。太線のキャリア信号がデューティ比ｄｕｔｙより低い領域では、第１ゲート信号がオフ及び第４ゲート信号がオンになる。第１ゲート信号と第４ゲート信号は相補関係にある。なお、第１ゲート信号と第４ゲート信号のオン／オフが切り替わる際に、第１ゲート信号と第４ゲート信号が同時にオフになるデッドタイム期間が設定されている。
【0040】
細線のキャリア信号とデューティ比ｄｕｔｙの比較結果により、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７に供給する第２ゲート信号と、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６に供給する第３ゲート信号を生成する。具体的には細線のキャリア信号がデューティ比ｄｕｔｙより高い領域では、第２ゲート信号がオン及び第３ゲート信号がオフになる。細線のキャリア信号がデューティ比ｄｕｔｙより低い領域では、第２ゲート信号がオフ及び第３ゲート信号がオンになる。第２ゲート信号と第３ゲート信号は相補関係にある。なお、第２ゲート信号と第３ゲート信号のオン／オフが切り替わる際に、第２ゲート信号と第３ゲート信号が同時にオフになるデッドタイム期間が設定されている。
【0041】
昇圧比が２倍以上の場合、制御部４０はモードａとモードｂを交互に切り替え、両者を切り替える間にモードｄを挿入する。即ち制御部４０は、モードａ→モードｄ→モードｂ→モードｄ→モードａ→モードｄ→モードｂ→モードｄ・・・の順にモードを切り替える。デューティ比ｄｕｔｙが変化しない間は、モードａとモードｂの期間が等しくなり、第１フライングキャパシタＣ１及び第２フライングキャパシタＣ２の電圧がそれぞれ１／４Ｅに保たれる。昇圧比が２倍以上の場合、デューティ比ｄｕｔｙが上昇するほど、モードａ及びモードｂの期間に対するモードｄの期間が長くなり、伝達されるエネルギー量が増大する。
【0042】
昇圧比が２倍未満の場合、制御部４０はモードａとモードｂを交互に切り替え、両者を切り替える間にモードｃを挿入する。即ち制御部４０は、モードａ→モードｃ→モードｂ→モードｃ→モードａ→モードｃ→モードｂ→モードｃ・・・の順にモードを切り替える。デューティ比ｄｕｔｙが変化しない間は、モードａとモードｂの期間が等しくなり、第１フライングキャパシタＣ１及び第２フライングキャパシタＣ２の電圧がそれぞれ１／４Ｅに保たれる。昇圧比が２倍未満の場合、デューティ比ｄｕｔｙが上昇するほど、モードａ及びモードｂの期間に対するモードｃの期間が短くなり、伝達されるエネルギー量が増大する。
【0043】
昇圧比が理想的に２倍を維持し、第１フライングキャパシタＣ１及び第２フライングキャパシタＣ２の電圧がそれぞれ理想的に１／４Ｅを維持すれば、デューティ比ｄｕｔｙは０．５を維持する。
【0044】
制御部４０は、第１フライングキャパシタＣ１の電圧と第２フライングキャパシタＣ２の電圧の合計電圧が１／２Ｅを下回ると、モードａ及びモードｂの内、充電する方のモードの時間を増やして当該合計電圧を１／２Ｅに近づける。反対に制御部４０は、第１フライングキャパシタＣ１の電圧と第２フライングキャパシタＣ２の電圧の合計電圧が１／２Ｅを上回ると、モードａ及びモードｂの内、放電する方のモードの時間を増やして当該合計電圧を１／２Ｅに近づける。
【0045】
なお制御部４０は、第１フライングキャパシタＣ１及び第２フライングキャパシタＣ２を使用せずに、モードｃとモードｄを交互に切り替えることにより、ＤＣ／ＤＣ変換部３０に、通常の昇圧チョッパの動作をさせることも可能である。この場合、昇圧比による動作モードの切り替えは発生しない。
【0046】
以下、昇圧比が２倍以上、降圧比が２倍以上、昇圧比が２倍未満、及び降圧比が２倍未満のそれぞれについて、デッドタイムを含めた詳細な切替パターンを説明する。
【0047】
図７（ａ）－（ｄ）は、昇圧比が２倍以上の場合における、スイッチングパターンの遷移を示す回路図である（その１）。図８（ａ）－（ｄ）は、昇圧比が２倍以上の場合における、スイッチングパターンの遷移を示す回路図である（その２）。昇圧比が２倍以上の場合、制御部４０は、モードｄ（図７（ａ））→デッドタイム１（図７（ｂ））→モードａ（図７（ｃ））→デッドタイム１（図７（ｄ））→モードｄ（図８（ａ））→デッドタイム２（図８（ｂ））→モードｂ（図８（ｃ））→デッドタイム２（図８（ｄ））を一サイクルとして、スイッチングパターンを切り替える。
【0048】
昇圧比が２倍以上の場合におけるデッドタイム１では、制御部４０は、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３、第６スイッチング素子Ｓ６及び第７スイッチング素子Ｓ７を同時にオフする。デッドタイム１では第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７はオフ状態であるため、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７は同期整流ではなく、第２スイッチング素子Ｓ２の寄生ダイオード及び第７スイッチング素子Ｓ７の寄生ダイオードを経由して電流が還流する。
【0049】
デッドタイム１（図７（ｄ））からモードｄ（図８（ａ））に切り替わる際、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６がターンオンする。これにより、順方向に電流が流れていた第２スイッチング素子Ｓ２の寄生ダイオード及び第７スイッチング素子Ｓ７の寄生ダイオードに逆バイアス電圧が印加され、逆方向にリカバリ電流が流れる（Ｒ参照）。これにより、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６に上記リカバリ電流が流れ込むため、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６のターンオン時に流れる電流が増加し、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６のスイッチング損失が増加する。
【0050】
昇圧比が２倍以上の場合におけるデッドタイム２では制御部４０は、第１スイッチング素子Ｓ１、第４スイッチング素子Ｓ４、第５スイッチング素子Ｓ５及び第８スイッチング素子Ｓ８を同時にオフする。デッドタイム２では第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８はオフ状態であるため、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８は同期整流ではなく、第１スイッチング素子Ｓ１の寄生ダイオード及び第８スイッチング素子Ｓ８の寄生ダイオードを経由して電流が還流する。
【0051】
デッドタイム２（図８（ｄ））からモードｄ（図７（ａ））に切り替わる際、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５がターンオンする。これにより、順方向に電流が流れていた第１スイッチング素子Ｓ１の寄生ダイオード及び第８スイッチング素子Ｓ８の寄生ダイオードに逆バイアス電圧が印加され、逆方向にリカバリ電流が流れる（Ｒ参照）。これにより、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５に上記リカバリ電流が流れ込むため、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５のターンオン時に流れる電流が増加し、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５のスイッチング損失が増加する。
【0052】
図９（ａ）－（ｄ）は、降圧比が２倍以上の場合における、スイッチングパターンの遷移を示す回路図である（その１）。図１０（ａ）－（ｄ）は、降圧比が２倍以上の場合における、スイッチングパターンの遷移を示す回路図である（その２）。降圧比が２倍以上の場合、制御部４０は、モードｄ（図９（ａ））→デッドタイム１（図９（ｂ））→モードａ（図９（ｃ））→デッドタイム１（図９（ｄ））→モードｄ（図１０（ａ））→デッドタイム２（図１０（ｂ））→モードｂ（図１０（ｃ））→デッドタイム２（図１０（ｄ））を一サイクルとして、スイッチングパターンを切り替える。
【0053】
降圧比が２倍以上の場合におけるデッドタイム１では、制御部４０は、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３、第６スイッチング素子Ｓ６及び第７スイッチング素子Ｓ７を同時にオフする。デッドタイム１では第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６はオフ状態であるため、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６は同期整流ではなく、第３スイッチング素子Ｓ３の寄生ダイオード及び第６スイッチング素子Ｓ６の寄生ダイオードを経由して電流が還流する。
【0054】
デッドタイム１（図９（ｂ））からモードａ（図９（ｃ））に切り替わる際、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７がターンオンする。これにより、順方向に電流が流れていた第３スイッチング素子Ｓ３の寄生ダイオード及び第６スイッチング素子Ｓ６の寄生ダイオードに逆バイアス電圧が印加され、逆方向にリカバリ電流が流れる（Ｒ参照）。これにより、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７に上記リカバリ電流が流れ込むため、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７のターンオン時に流れる電流が増加し、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７のスイッチング損失が増加する。
【0055】
降圧比が２倍以上の場合におけるデッドタイム２では制御部４０は、第１スイッチング素子Ｓ１、第４スイッチング素子Ｓ４、第５スイッチング素子Ｓ５及び第８スイッチング素子Ｓ８を同時にオフする。デッドタイム２では第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５はオフ状態であるため、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５は同期整流ではなく、第４スイッチング素子Ｓ４の寄生ダイオード及び第５スイッチング素子Ｓ５の寄生ダイオードを経由して電流が還流する。
【0056】
デッドタイム２（図１０（ｂ））からモードｂ（図１０（ｃ））に切り替わる際、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８がターンオンする。これにより、順方向に電流が流れていた第４スイッチング素子Ｓ４の寄生ダイオード及び第５スイッチング素子Ｓ５の寄生ダイオードに逆バイアス電圧が印加され、逆方向にリカバリ電流が流れる（Ｒ参照）。これにより、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８に上記リカバリ電流が流れ込むため、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８のターンオン時に流れる電流が増加し、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８のスイッチング損失が増加する。
【0057】
図１１（ａ）－（ｄ）は、昇圧比が２倍未満の場合における、スイッチングパターンの遷移を示す回路図である（その１）。図１２（ａ）－（ｄ）は、昇圧比が２倍未満の場合における、スイッチングパターンの遷移を示す回路図である（その２）。昇圧比が２倍未満の場合、制御部４０は、モードｃ（図１１（ａ））→デッドタイム１（図１１（ｂ））→モードａ（図１１（ｃ））→デッドタイム１（図１１（ｄ））→モードｃ（図１２（ａ））→デッドタイム２（図１２（ｂ））→モードｂ（図１２（ｃ））→デッドタイム２（図１２（ｄ））を一サイクルとして、スイッチングパターンを切り替える。
【0058】
昇圧比が２倍未満の場合におけるデッドタイム１では、制御部４０は、第１スイッチング素子Ｓ１、第４スイッチング素子Ｓ４、第５スイッチング素子Ｓ５及び第８スイッチング素子Ｓ８を同時にオフする。デッドタイム１では第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８はオフ状態であるため、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８は同期整流ではなく、第１スイッチング素子Ｓ１の寄生ダイオード及び第８スイッチング素子Ｓ８の寄生ダイオードを経由して電流が還流する。
【0059】
デッドタイム１（図１１（ｂ））からモードａ（図１１（ｃ））に切り替わる際、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５がターンオンする。これにより、順方向に電流が流れていた第１スイッチング素子Ｓ１の寄生ダイオード及び第８スイッチング素子Ｓ８の寄生ダイオードに逆バイアス電圧が印加され、逆方向にリカバリ電流が流れる（Ｒ参照）。これにより、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５に上記リカバリ電流が流れ込むため、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５のターンオン時に流れる電流が増加し、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５のスイッチング損失が増加する。
【0060】
昇圧比が２倍未満の場合におけるデッドタイム２では制御部４０は、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３、第６スイッチング素子Ｓ６及び第７スイッチング素子Ｓ７を同時にオフする。デッドタイム２では第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７はオフ状態であるため、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７は同期整流ではなく、第２スイッチング素子Ｓ２の寄生ダイオード及び第７スイッチング素子Ｓ７の寄生ダイオードを経由して電流が還流する。
【0061】
デッドタイム２（図１２（ｂ））からモードｂ（図１２（ｃ））に切り替わる際、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６がターンオンする。これにより、順方向に電流が流れていた第２スイッチング素子Ｓ２の寄生ダイオード及び第７スイッチング素子Ｓ７の寄生ダイオードに逆バイアス電圧が印加され、逆方向にリカバリ電流が流れる（Ｒ参照）。これにより、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６に上記リカバリ電流が流れ込むため、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６のターンオン時に流れる電流が増加し、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６のスイッチング損失が増加する。
【0062】
図１３（ａ）－（ｄ）は、降圧比が２倍未満の場合における、スイッチングパターンの遷移を示す回路図である（その１）。図１４（ａ）－（ｄ）は、降圧比が２倍未満の場合における、スイッチングパターンの遷移を示す回路図である（その２）。降圧比が２倍未満の場合、制御部４０は、モードｃ（図１３（ａ））→デッドタイム１（図１３（ｂ））→モードａ（図１３（ｃ））→デッドタイム１（図１３（ｄ））→モードｃ（図１４（ａ））→デッドタイム２（図１４（ｂ））→モードｂ（図１４（ｃ））→デッドタイム２（図１４（ｄ））を一サイクルとして、スイッチングパターンを切り替える。
【0063】
降圧比が２倍未満の場合におけるデッドタイム１では、制御部４０は、第１スイッチング素子Ｓ１、第４スイッチング素子Ｓ４、第５スイッチング素子Ｓ５及び第８スイッチング素子Ｓ８を同時にオフする。デッドタイム１では第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５はオフ状態であるため、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５は同期整流ではなく、第４スイッチング素子Ｓ４の寄生ダイオード及び第５スイッチング素子Ｓ５の寄生ダイオードを経由して電流が還流する。
【0064】
デッドタイム１（図１３（ｄ））からモードｃ（図１４（ａ））に切り替わる際、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８がターンオンする。これにより、順方向に電流が流れていた第４スイッチング素子Ｓ４の寄生ダイオード及び第５スイッチング素子Ｓ５の寄生ダイオードに逆バイアス電圧が印加され、逆方向にリカバリ電流が流れる（Ｒ参照）。これにより、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８に上記リカバリ電流が流れ込むため、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８のターンオン時に流れる電流が増加し、第１スイッチング素子Ｓ１及び第８スイッチング素子Ｓ８のスイッチング損失が増加する。
【0065】
降圧比が２倍未満の場合におけるデッドタイム２では制御部４０は、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３、第６スイッチング素子Ｓ６及び第７スイッチング素子Ｓ７を同時にオフする。デッドタイム２では第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６はオフ状態であるため、第３スイッチング素子Ｓ３及び第６スイッチング素子Ｓ６は同期整流ではなく、第３スイッチング素子Ｓ３の寄生ダイオード及び第６スイッチング素子Ｓ６の寄生ダイオードを経由して電流が還流する。
【0066】
デッドタイム２（図１４（ｄ））からモードｃ（図１３（ａ））に切り替わる際、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７がターンオンする。これにより、順方向に電流が流れていた第３スイッチング素子Ｓ３の寄生ダイオード及び第６スイッチング素子Ｓ６の寄生ダイオードに逆バイアス電圧が印加され、逆方向にリカバリ電流が流れる（Ｒ参照）。これにより、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７に上記リカバリ電流が流れ込むため、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７のターンオン時に流れる電流が増加し、第２スイッチング素子Ｓ２及び第７スイッチング素子Ｓ７のスイッチング損失が増加する。
【0067】
スイッチング素子として使用するＭＯＳＦＥＴの寄生ダイオードによるリカバリ損失は無視できない大きさであり、寄生ダイオードによるリカバリ損失を低減することは、ＤＣ／ＤＣ変換装置３全体の効率改善に大きく寄与する。以下、リカバリ損失の対策が施された回路構成について説明する。
【0068】
図１５は、実施の形態１の比較例に係るＤＣ／ＤＣ変換装置３の構成を説明するための図である。図１５に示す実施の形態１の比較例に係るＤＣ／ＤＣ変換装置３では、図１に示したＤＣ／ＤＣ変換装置３の第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８がそれぞれ３並列で構成されている。これにより、一つのスイッチング素子に流れる電流を１／３にすることができる。したがって、一つのスイッチング素子の許容電流を下げることができ、各スイッチング素子のサイズを小さくすることができる。また、一つのスイッチング素子からの発熱量を低減することができる。なお、並列数は３に限るものではない。並列数を増加させることにより、一つのスイッチング素子からの発熱量をさらに低減することができる。以下、並列接続された複数の第１スイッチング素子Ｓ１ａ－Ｓ１ｃを総称して、第１並列スイッチング素子Ｓ１ａ－Ｓ１ｃという。第２スイッチング素子Ｓ２－第８スイッチング素子Ｓ８も同様である。
【0069】
図１６は、実施の形態１の実施例１に係るＤＣ／ＤＣ変換装置３の構成を説明するための図である。図１６に示す実施例１に係るＤＣ／ＤＣ変換装置３では、第１並列スイッチング素子Ｓ１ａ－Ｓ１ｂ、第２並列スイッチング素子Ｓ２ａ－Ｓ２ｂ、第７並列スイッチング素子Ｓ７ａ－Ｓ７ｂ及び第８並列スイッチング素子Ｓ８ａ－Ｓ８ｂの並列数が、第３並列スイッチング素子Ｓ３ａ－Ｓ３ｃ、第４並列スイッチング素子Ｓ４ａ－Ｓ４ｃ、第５並列スイッチング素子Ｓ５ａ－Ｓ５ｃ及び第６並列スイッチング素子Ｓ６ａ－Ｓ６ｃの並列数より少なく設計されている。具体的には前者のグループの並列数が２、後者のグループの並列数が３に設計されている。なお、前者のグループの並列数は１でもよい。また、後者のグループの並列数は４以上でもよい。
【0070】
図１７は、実施の形態１の実施例２に係るＤＣ／ＤＣ変換装置３の構成を説明するための図である。図１７に示す実施の形態１の実施例２に係るＤＣ／ＤＣ変換装置３では、第３並列スイッチング素子Ｓ３ａ－Ｓ３ｂ、第４並列スイッチング素子Ｓ４ａ－Ｓ４ｂ、第５並列スイッチング素子Ｓ５ａ－Ｓ５ｂ及び第６並列スイッチング素子Ｓ６ａ－Ｓ６ｂの並列数が、第１並列スイッチング素子Ｓ１ａ－Ｓ１ｃ、第２並列スイッチング素子Ｓ２ａ－Ｓ２ｃ、第７並列スイッチング素子Ｓ７ａ－Ｓ７ｃ及び第８並列スイッチング素子Ｓ８ａ－Ｓ８ｃの並列数より少なく設計されている。具体的には前者のグループの並列数が３、後者のグループの並列数が２に設計されている。なお、前者のグループの並列数は４以上でもよい。また、後者のグループの並列数は１でもよい。
【0071】
図１６に示す実施の形態１の実施例１では、昇圧動作時のリカバリ損失を低減することができる。昇圧動作時には第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第７スイッチング素子Ｓ７及び第８スイッチング素子Ｓ８にリカバリ電流が発生する（図７（ａ）、図８（ａ）、図１１（ｃ）、図１２（ｃ）参照）。これに対して実施の形態１の実施例１では、第１並列スイッチング素子Ｓ１ａ－Ｓ１ｂ、第２並列スイッチング素子Ｓ２ａ－Ｓ２ｂ、第７並列スイッチング素子Ｓ７ａ－Ｓ７ｂ及び第８並列スイッチング素子Ｓ８ａ－Ｓ８ｂの並列数を減らすことにより、リカバリ電流量を低減することができる。
【0072】
図１７に示す実施の形態１の実施例２では、降圧動作時のリカバリ損失を低減することができる。降圧動作時には第３スイッチング素子Ｓ３、第４スイッチング素子Ｓ４、第５スイッチング素子Ｓ５及び第６スイッチング素子Ｓ６にリカバリ電流が発生する（図９（ｃ）、図１０（ｃ）、図１３（ａ）、図１４（ａ）参照）。これに対して実施の形態１の実施例２では、第３並列スイッチング素子Ｓ３ａ－Ｓ３ｂ、第４並列スイッチング素子Ｓ４ａ－Ｓ４ｂ、第５並列スイッチング素子Ｓ５ａ－Ｓ５ｂ及び第６並列スイッチング素子Ｓ６ａ－Ｓ６ｂの並列数を減らすことにより、リカバリ電流量を低減することができる。
【0073】
図１８は、実施の形態１の実施例１の変形例に係るＤＣ／ＤＣ変換装置３の構成を説明するための図である。図１６に示した実施の形態１の実施例１のＤＣ／ＤＣ変換装置３では、リアクトルＬ１を、低圧側直流部の正側端子と第１フライングキャパシタ回路３１の中点間に接続した。この点、図１８に示す変形例では、低圧側直流部の正側端子と第１フライングキャパシタ回路３１の中点間に第１リアクトルＬ１を接続し、低圧側直流部の負側端子と第２フライングキャパシタ回路３２の中点間に第２リアクトルＬ２を接続している。第１リアクトルＬ１と第２リアクトルＬ２を、コアを共通にした磁気結合リアクトルで構成されてもよい。この場合、通電時に、第１リアクトルＬ１と第２リアクトルＬ２の磁束を相互に強め合うことができる。
【0074】
なお、リアクトルＬ１は、低圧側直流部の負側端子と第２フライングキャパシタ回路３２の中点間に接続してもよい。このように、リアクトルＬ１は、低圧側直流部の正側端子と第１フライングキャパシタ回路３１の中点間を接続する経路と、低圧側直流部の負側端子と第２フライングキャパシタ回路３２の中点間を接続する経路の少なくとも一方に挿入されていればよい。なお図示しないが、図１７に示した実施の形態１の実施例２のＤＣ／ＤＣ変換装置３においても、低圧側直流部の負側端子と第２フライングキャパシタ回路３２の中点間に第２リアクトルＬ２を接続してもよい。
【0075】
図１９（ａ）－（ｃ）は、フライングキャパシタ回路の構成例を示す図である。図１９（ａ）は１段のフライングキャパシタ回路を示す。図１９（ａ）に示すフライングキャパシタ回路は、上記実施の形態１で説明した回路構成と同様である。
【0076】
図１９（ｂ）は２段のフライングキャパシタ回路を示す。２段のフライングキャパシタ回路では、直列接続された６つのスイッチング素子Ｓ１２、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ４２と、２つのフライングキャパシタＣ１１、Ｃ１２を備える。１番内側のフライングキャパシタＣ１１は、２つのスイッチング素子Ｓ２、Ｓ３に対して並列に接続され、１／６Ｅの電圧を維持するように制御される。内側から２番目のフライングキャパシタＣ１２は、４つのスイッチング素子Ｓ１、Ｓ２、Ｓ３、Ｓ４に対して並列に接続され、１／６Ｅの電圧を維持するように制御される。
【0077】
図１９（ｃ）は３段のフライングキャパシタ回路を示す。３段のフライングキャパシタ回路では、直列接続された６つのスイッチング素子Ｓ１３、Ｓ１２、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ４２、Ｓ４３と、３つのフライングキャパシタＣ１１、Ｃ１２、Ｃ１３を備える。１番内側のフライングキャパシタＣ１１は、２つのスイッチング素子Ｓ２、Ｓ３に対して並列に接続され、１／８Ｅの電圧を維持するように制御される。内側から２番目のフライングキャパシタＣ１２は、４つのスイッチング素子Ｓ１、Ｓ２、Ｓ３、Ｓ４に対して並列に接続され、２／８Ｅの電圧を維持するように制御される。内側から３番目のフライングキャパシタＣ１３は、６つのスイッチング素子Ｓ１２、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ４２に対して並列に接続され、３／８Ｅの電圧を維持するように制御される。
【0078】
図２０は、Ｎ（Ｎは自然数）段のフライングキャパシタ回路を示す。Ｎ段のフライングキャパシタ回路では、直列接続された（２Ｎ＋２）個のスイッチング素子Ｓ１ｎ、・・・、Ｓ１３、Ｓ１２、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ４２、Ｓ４３、・・・、Ｓ４ｎと、Ｎ個のフライングキャパシタＣ１１、Ｃ１２、Ｃ１３、・・・、Ｃ１ｎを備える。１番内側のフライングキャパシタＣ１１は、２つのスイッチング素子Ｓ２、Ｓ３に対して並列に接続され、１／（２Ｎ＋２）Ｅの電圧を維持するように制御される。内側から２番目のフライングキャパシタＣ１２は、４つのスイッチング素子Ｓ１、Ｓ２、Ｓ３、Ｓ４に対して並列に接続され、２／（２Ｎ＋２）Ｅの電圧を維持するように制御される。内側から３番目のフライングキャパシタＣ１３は、６つのスイッチング素子Ｓ１２、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ４２に対して並列に接続され、３／（２Ｎ＋２）Ｅの電圧を維持するように制御される。最も外側のフライングキャパシタＣ１ｎは、２Ｎ個のＳ１（ｎ－１）、・・・、Ｓ１３、Ｓ１２、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ４２、Ｓ４３、・・・、Ｓ４（ｎ－１）に対して並列に接続され、Ｎ／（２Ｎ＋２）Ｅの電圧を維持するように制御される。
【0079】
図１に示した第１フライングキャパシタ回路３１及び第２フライングキャパシタ回路３２では、図１９（ａ）に示した１段のフライングキャパシタ回路を使用している。１段のフライングキャパシタ回路を使用すると、第１フライングキャパシタ回路３１の中点と第２フライングキャパシタ回路３２の中点との間に３レベル（Ｅ、１／２Ｅ、０）の電圧を発生させることが可能となる。図１９（ｂ）に示した２段のフライングキャパシタ回路を使用すると、第１フライングキャパシタ回路３１の中点と第２フライングキャパシタ回路３２の中点との間に５レベル（Ｅ、２／３Ｅ、１／２Ｅ、１／３Ｅ、０）の電圧を発生させることが可能となる。図１９（ｃ）に示した３段のフライングキャパシタ回路を使用すると、第１フライングキャパシタ回路３１の中点と第２フライングキャパシタ回路３２の中点との間に７レベル（Ｅ、３／４Ｅ、５／８Ｅ、１／２Ｅ、３／８Ｅ、１／４Ｅ、０）の電圧を発生させることが可能となる。図２０に示したＮ段のフライングキャパシタ回路を使用すると、第１フライングキャパシタ回路３１の中点と第２フライングキャパシタ回路３２の中点との間に（２Ｎ＋１）レベルの電圧を発生させることが可能となる。
【0080】
フライングキャパシタ回路の段数を増やすほど、安価で耐圧が低いスイッチング素子を使用することができる一方、使用するスイッチング素子の数が増大する。従って設計者は、トータルのコストとトータルの変換効率を考慮して、フライングキャパシタ回路の最適な段数を決定すればよい。また、高圧側直流部の電圧が１０００Ｖを超えるアプリケーションや、１００００Ｖを超えるアプリケーションでは、各スイッチング素子の耐圧を下げるために、フライングキャパシタ回路の段数を増やすことが有効である。
【0081】
実施の形態１では、フライングキャパシタ回路の段数がいずれの場合であっても、リカバリ電流を減少させるべきダイオードが接続されたスイッチング素子を含む並列スイッチング素子の並列数を、他の並列スイッチング素子の並列数より少なく設計することにより、リカバリ損失を低減することができる。
【0082】
図２１は、実施の形態２の実施例１に係るＤＣ／ＤＣ変換装置３の構成を説明するための図である。実施の形態２の実施例１に係るＤＣ／ＤＣ変換装置３は、チョッパ型の昇降圧ＤＣ／ＤＣコンバータである。実施の形態２の実施例１に係るＤＣ／ＤＣ変換部３０は、上側のスイッチング素子Ｓ１と下側のスイッチング素子Ｓ３を含む。下側のスイッチング素子Ｓ３は、２つのスイッチング素子が並列接続された並列スイッチング素子Ｓ３ａ－Ｓ３ｂで構成される。
【0083】
制御部４０は昇圧時、上側のスイッチング素子Ｓ１を常時オフに制御し、下側の並列スイッチング素子Ｓ３ａ－Ｓ３ｂを昇圧比に応じてＰＷＭ制御する。制御部４０は降圧時、下側の並列スイッチング素子Ｓ３ａ－Ｓ３ｂを常時オフに制御し、上側のスイッチング素子Ｓ１を降圧比に応じてＰＷＭ制御する。
【0084】
昇圧時の昇圧比が大きいほど、デューティ比が高くなる。即ち、下側の並列スイッチング素子Ｓ３ａ－Ｓ３ｂのオン時間が長くなる。
【0085】
下側の並列スイッチング素子Ｓ３ａ－Ｓ３ｂがオフの期間は、上側のスイッチング素子Ｓ１のダイオードＤ１に順方向電流が流れる。下側の並列スイッチング素子Ｓ３ａ－Ｓ３ｂのターンオン時に、順方向に電流が流れていた上側のスイッチング素子Ｓ１のダイオードＤ１に逆バイアス電圧が印加され、逆方向にリカバリ電流が流れる。これにより、下側の並列スイッチング素子Ｓ３ａ－Ｓ３ｂに当該リカバリ電流が流れ込むため、下側の並列スイッチング素子Ｓ３ａ－Ｓ３ｂのターンオン時に流れる電流が増加し、下側の並列スイッチング素子Ｓ３ａ－Ｓ３ｂのスイッチング損失が増加する。
【0086】
これに対して実施の形態２の実施例１では、上側のスイッチング素子Ｓ１の並列数を、下側のスイッチング素子Ｓ３の並列数より減らすことにより、リカバリ電流量を低減することができる。
【0087】
実施の形態２の実施例１の構成は、昇圧比が大きいほど有効な構成である。昇圧比が大きいほど、下側のスイッチング素子Ｓ３の電流時間積が上側のスイッチング素子Ｓ１の電流時間積より大きくなる。したがって、上側のスイッチング素子Ｓ１の許容電流を、下側のスイッチング素子Ｓ３の許容電流より下げることができる。即ち、上側のスイッチング素子Ｓ１の並列数を、下側のスイッチング素子Ｓ３の並列数より減らすことができる。
【0088】
図２２は、実施の形態２の実施例２に係るＤＣ／ＤＣ変換装置３の構成を説明するための図である。実施の形態２の実施例２に係るＤＣ／ＤＣ変換装置３も、チョッパ型の昇降圧ＤＣ／ＤＣコンバータである。実施の形態２の実施例２に係るＤＣ／ＤＣ変換部３０は、上側のスイッチング素子Ｓ１と下側のスイッチング素子Ｓ３を含む。上側のスイッチング素子Ｓ１は、２つのスイッチング素子が並列接続された並列スイッチング素子Ｓ１ａ－Ｓ１ｂで構成される。
【0089】
制御部４０は昇圧時、上側の並列スイッチング素子Ｓ１ａ－Ｓ１ｂを常時オフに制御し、下側のスイッチング素子Ｓ３を昇圧比に応じてＰＷＭ制御する。制御部４０は降圧時、下側のスイッチング素子Ｓ３を常時オフに制御し、上側の並列スイッチング素子Ｓ１ａ－Ｓ１ｂを降圧比に応じてＰＷＭ制御する。
【0090】
降圧時の降圧比が小さいほど、デューティ比が高くなる。即ち、上側の並列スイッチング素子Ｓ１ａ－Ｓ１ｂのオン時間が長くなる。
【0091】
上側の並列スイッチング素子Ｓ１ａ－Ｓ１ｂがオフの期間は、下側のスイッチング素子Ｓ３のダイオードＤ３に順方向電流が流れる。上側の並列スイッチング素子Ｓ１ａ－Ｓ１ｂのターンオン時に、順方向に電流が流れていた下側のスイッチング素子Ｓ３のダイオードＤ３に逆バイアス電圧が印加され、逆方向にリカバリ電流が流れる。これにより、上側の並列スイッチング素子Ｓ１ａ－Ｓ１ｂに当該リカバリ電流が流れ込むため、上側の並列スイッチング素子Ｓ１ａ－Ｓ１ｂのターンオン時に流れる電流が増加し、上側の並列スイッチング素子Ｓ１ａ－Ｓ１ｂのスイッチング損失が増加する。
【0092】
これに対して実施の形態２の実施例２では、下側のスイッチング素子Ｓ３の並列数を、上側のスイッチング素子Ｓ１の並列数より減らすことにより、リカバリ電流量を低減することができる。
【0093】
実施の形態２の実施例２の構成は、降圧比が小さいほど有効な構成である。降圧比が小さいほど、上側のスイッチング素子Ｓ１の電流時間積が下側のスイッチング素子Ｓ３の電流時間積より大きくなる。したがって、下側のスイッチング素子Ｓ３の許容電流を、上側のスイッチング素子Ｓ１の許容電流より下げることができる。即ち、下側のスイッチング素子Ｓ３の並列数を、上側のスイッチング素子Ｓ１の並列数より減らすことができる。
【0094】
図２３は、実施の形態３の実施例１に係るＤＣ／ＤＣ変換装置３の構成を説明するための図である。実施の形態３の実施例１に係るＤＣ／ＤＣ変換装置３は、インタリーブ方式のチョッパ型の昇降圧ＤＣ／ＤＣコンバータである。実施の形態３の実施例１に係るＤＣ／ＤＣ変換部３０は、第１相の上側のスイッチング素子Ｓ１と下側のスイッチング素子Ｓ３と、第２相の上側のスイッチング素子Ｓ２と下側のスイッチング素子Ｓ４を含む。第１相の下側のスイッチング素子Ｓ３は、２つのスイッチング素子が並列接続された並列スイッチング素子Ｓ３ａ－Ｓ３ｂで構成される。第２相の下側のスイッチング素子Ｓ４も、２つのスイッチング素子が並列接続された並列スイッチング素子Ｓ４ａ－Ｓ４ｂで構成される。
【0095】
制御部４０は昇圧時、第１相及び第２相の上側のスイッチング素子Ｓ１、Ｓ３を常時オフに制御し、第１相及び第２相の下側の並列スイッチング素子Ｓ３ａ－Ｓ３ｂ、Ｓ４ａ－Ｓ４ｂを昇圧比に応じてＰＷＭ制御する。インタリーブ方式では、制御部４０は、第１相の下側の並列スイッチング素子Ｓ３ａ－Ｓ３ｂと、第２相の下側の並列スイッチング素子Ｓ４ａ－Ｓ４ｂを、位相を１８０°ずらして交互にオン／オフする。インタリーブ方式では、出力コンデンサＣ６に流れる電流を小さくすることができるため、出力コンデンサＣ６の容量を小さくすることができる。その他の説明は、図２１に示したチョッパ型の昇降圧ＤＣ／ＤＣコンバータと同様である。
【0096】
図２４は、実施の形態３の実施例２に係るＤＣ／ＤＣ変換装置３の構成を説明するための図である。実施の形態３の実施例２に係るＤＣ／ＤＣ変換装置３は、インタリーブ方式のチョッパ型の昇降圧ＤＣ／ＤＣコンバータである。実施の形態３の実施例２に係るＤＣ／ＤＣ変換部３０は、第１相の上側のスイッチング素子Ｓ１と下側のスイッチング素子Ｓ３と、第２相の上側のスイッチング素子Ｓ２と下側のスイッチング素子Ｓ４を含む。第１相の上側のスイッチング素子Ｓ１は、２つのスイッチング素子が並列接続された並列スイッチング素子Ｓ１ａ－Ｓ１ｂで構成される。第２相の上側のスイッチング素子Ｓ２も、２つのスイッチング素子が並列接続された並列スイッチング素子Ｓ２ａ－Ｓ２ｂで構成される。
【0097】
制御部４０は降圧時、第１相及び第２相の下側のスイッチング素子Ｓ２、Ｓ４を常時オフに制御し、第１相及び第２相の上側の並列スイッチング素子Ｓ１ａ－Ｓ１ｂ、Ｓ３ａ－Ｓ３ｂを降圧比に応じてＰＷＭ制御する。インタリーブ方式では、制御部４０は、第１相の上側の並列スイッチング素子Ｓ１ａ－Ｓ１ｂと、第２相の上側の並列スイッチング素子Ｓ３ａ－Ｓ３ｂを、位相を１８０°ずらして交互にオン／オフする。その他の説明は、図２２に示したチョッパ型の昇降圧ＤＣ／ＤＣコンバータと同様である。
【0098】
以上、本開示を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本開示の範囲にあることは当業者に理解されるところである。
【0099】
上述した実施の形態では、第１スイッチング素子Ｓ１－第８スイッチング素子Ｓ８にＭＯＳＦＥＴを使用する例を説明した。この点、寄生ダイオードが形成されないＩＧＢＴ（Insulated Gate Bipolar Transistor）などのスイッチング素子を使用する場合にも、本開示を適用可能である。この場合も外付けダイオードに流れるリカバリ電流を低減することができ、リカバリ損失を低減することができる。
【0100】
なお、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンド（Ｃ）等を使用したワイドバンドギャップ半導体で構成されたスイッチング素子を使用する場合にも、本開示を適用可能である。
【0101】
なお、実施の形態は、以下の項目によって特定されてもよい。
【0102】
［項目１］
少なくとも一つのスイッチング素子（Ｓ１ａ－Ｓ１ｂ）が並列接続された並列スイッチング素子（Ｓ１）が、複数（Ｓ１－Ｓ８）直列に接続された電力変換部（３０）を有する電力変換装置（３）であって、
各スイッチング素子（Ｓ１ａ－Ｓ１ｂ）には逆並列にダイオード（Ｄ１ａ－Ｄ１ｂ）が形成または接続されており、
複数の並列スイッチング素子（Ｓ１－Ｓ８）のうち、並列数が他の並列スイッチング素子より少ない並列スイッチング素子（Ｓ１）を含む、
電力変換装置（３）。
これによれば、ダイオード（Ｄ１ａ－Ｄ１ｂ）によるリカバリ損失を低減することができる。
［項目２］
リカバリ電流を低減させるべきダイオード（Ｄ１ａ－Ｄ１ｂ）が逆並列に形成または接続されたスイッチング素子（Ｓ１ａ－Ｓ１ｂ）を含む並列スイッチング素子（Ｓ１）の並列数が、他の並列スイッチング素子の並列数より少ない、
項目１に記載の電力変換装置（３）。
これによれば、対象となるダイオード（Ｄ１ａ－Ｄ１ｂ）によるリカバリ損失を低減することができる。
［項目３］
低圧側直流部に接続される少なくとも一つのリアクトル（Ｌ１）と、
高圧側直流部と並列に直列接続された第１フライングキャパシタ回路（３１）及び第２フライングキャパシタ回路（３２）と、を備え、
前記低圧側直流部の正側端子と前記第１フライングキャパシタ回路（３１）の中点間が電気的に接続され、前記低圧側直流部の負側端子と前記第２フライングキャパシタ回路（３２）の中点間が電気的に接続され、
前記リアクトル（Ｌ１）は、前記低圧側直流部の正側端子と前記第１フライングキャパシタ回路（３１）の中点間を接続する経路と、前記低圧側直流部の負側端子と前記第２フライングキャパシタ回路（３２）の中点間を接続する経路の少なくとも一方に挿入され、
前記第１フライングキャパシタ回路（３１）及び第２フライングキャパシタ回路（３２）は、それぞれ直列に接続された複数の前記並列スイッチング素子（Ｓ１－Ｓ８）を含む、
項目１または２に記載の電力変換装置（３）。
これによれば、フライングキャパシタを用いたマルチレベル電力変換装置（３）における、ダイオードのリカバリ損失を低減することができる。
［項目４］
前記第１フライングキャパシタ回路（３１）は、
直列接続された第１並列スイッチング素子（Ｓ１）、第２並列スイッチング素子（Ｓ２）、第３並列スイッチング素子（Ｓ３）及び第４並列スイッチング素子（Ｓ４）と、
前記第１並列スイッチング素子（Ｓ１）と第２並列スイッチング素子（Ｓ２）との接続点と、第３並列スイッチング素子（Ｓ３）と第４並列スイッチング素子（Ｓ４）との接続点との間に接続された第１フライングキャパシタ（Ｃ１）と、を含み、
前記第２フライングキャパシタ回路（３２）は、
直列接続された第５並列スイッチング素子（Ｓ５）、第６並列スイッチング素子（Ｓ６）、第７並列スイッチング素子（Ｓ７）及び第８並列スイッチング素子（Ｓ８）と、
前記第５並列スイッチング素子（Ｓ５）と第６並列スイッチング素子（Ｓ６）との接続点と、第７並列スイッチング素子（Ｓ７）と第８並列スイッチング素子（Ｓ８）との接続点との間に接続された第２フライングキャパシタ（Ｃ２）と、を含む、
項目３に記載の電力変換装置（３）。
これによれば、フライングキャパシタを用いた３レベル電力変換装置（３）における、ダイオードのリカバリ損失を低減することができる。
［項目５］
前記第１並列スイッチング素子（Ｓ１ａ－Ｓ１ｂ）、前記第２並列スイッチング素子（Ｓ２ａ－Ｓ２ｂ）、前記第７並列スイッチング素子（Ｓ７ａ－Ｓ７ｂ）及び前記第８並列スイッチング素子（Ｓ８ａ－Ｓ８ｂ）の並列数が、前記第３並列スイッチング素子（Ｓ３ａ－Ｓ３ｃ）、前記第４並列スイッチング素子（Ｓ４ａ－Ｓ４ｃ）、前記第５並列スイッチング素子（Ｓ５ａ－Ｓ５ｃ）及び前記第６並列スイッチング素子（Ｓ６ａ－Ｓ６ｃ）の並列数より少ない、
項目４に記載の電力変換装置（３）。
これによれば、昇圧動作時における、ダイオード（Ｄ１－Ｄ２、Ｄ７－Ｄ８）によるリカバリ損失を低減することができる。
［項目６］
前記第３並列スイッチング素子（Ｓ３ａ－Ｓ３ｂ）、前記第４並列スイッチング素子（Ｓ４ａ－Ｓ４ｂ）、前記第５並列スイッチング素子（Ｓ５ａ－Ｓ５ｂ）及び前記第６並列スイッチング素子（Ｓ６ａ－Ｓ６ｂ）の並列数が、前記第１並列スイッチング素子（Ｓ１ａ－Ｓ１ｃ）、前記第２並列スイッチング素子（Ｓ２ａ－Ｓ２ｃ）、前記第７並列スイッチング素子（Ｓ７ａ－Ｓ７ｃ）及び前記第８並列スイッチング素子（Ｓ８ａ－Ｓ８ｃ）の並列数より少ない、
項目４に記載の電力変換装置（３）。
これによれば、降圧動作時における、ダイオード（Ｄ３－Ｄ６）によるリカバリ損失を低減することができる。
［項目７］
前記第１フライングキャパシタ回路（３１）及び前記第２フライングキャパシタ回路（３２）を制御して、前記低圧側直流部から前記高圧側直流部へ昇圧動作で電力伝送、及び前記高圧側直流部から前記低圧側直流部へ降圧動作で電力伝送の少なくとも一方を実行可能な制御部（４０）をさらに備え、
前記制御部（４０）は、
前記第２並列スイッチング素子（Ｓ２）、前記第４並列スイッチング素子（Ｓ４）、前記第５並列スイッチング素子（Ｓ５）及び前記第７並列スイッチング素子（Ｓ７）をオン状態、並びに前記第１並列スイッチング素子（Ｓ１）、前記第３並列スイッチング素子（Ｓ３）、前記第６並列スイッチング素子（Ｓ６）及び前記第８並列スイッチング素子（Ｓ８）をオフ状態に制御する第１モード、
前記第１並列スイッチング素子（Ｓ１）、前記第３並列スイッチング素子（Ｓ３）、前記第６並列スイッチング素子（Ｓ６）及び前記第８並列スイッチング素子（Ｓ８）をオン状態、並びに前記第２並列スイッチング素子（Ｓ２）、前記第４並列スイッチング素子（Ｓ４）、前記第５並列スイッチング素子（Ｓ５）及び前記第７並列スイッチング素子（Ｓ７）をオフ状態に制御する第２モード、
前記第１並列スイッチング素子（Ｓ１）、前記第２並列スイッチング素子（Ｓ２）、前記第７並列スイッチング素子（Ｓ７）及び前記第８並列スイッチング素子（Ｓ８）をオン状態、並びに前記第３並列スイッチング素子（Ｓ３）、前記第４並列スイッチング素子（Ｓ４）、前記第５並列スイッチング素子（Ｓ５）及び前記第６並列スイッチング素子（Ｓ６）をオフ状態に制御する第３モード、
前記第３並列スイッチング素子（Ｓ３）、前記第４並列スイッチング素子（Ｓ４）、前記第５並列スイッチング素子（Ｓ５）及び前記第６並列スイッチング素子（Ｓ６）をオン状態、並びに前記第１並列スイッチング素子（Ｓ１）、前記第２並列スイッチング素子（Ｓ２）、前記第７並列スイッチング素子（Ｓ７）及び前記第８並列スイッチング素子（Ｓ８）をオフ状態に制御する第４モード、
の４つのモードを使用して前記昇圧動作または前記降圧動作を実行する、
項目４から６のいずれか１項に記載の電力変換装置（３）。
これによれば、４つのモードを組み合わせて種々の制御が可能となる。
［項目８］
前記スイッチング素子（Ｓ１－Ｓ８）は、ＮチャンネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)であり、
前記ダイオード（Ｄ１－Ｄ８）は、前記ＮチャンネルＭＯＳＦＥＴの寄生ダイオードである、
項目１から７のいずれか１項に記載の電力変換装置（３）。
これによれば、寄生ダイオードに還流電流が流れることによるリカバリ損失を低減することができる。
少なくとも一つのスイッチング素子（Ｓ１ａ－Ｓ１ｂ）が並列接続された並列スイッチング素子（Ｓ１）が、複数（Ｓ１－Ｓ８）直列に接続された電力変換部（３０）を有する電力変換装置（３）であって、
各スイッチング素子（Ｓ１ａ－Ｓ１ｂ）には逆並列にダイオード（Ｄ１ａ－Ｄ１ｂ）が形成または接続されており、
複数の並列スイッチング素子（Ｓ１－Ｓ８）のうち、並列数が他の並列スイッチング素子より少ない並列スイッチング素子（Ｓ１）を含む、
電力変換装置（３）。
これによれば、ダイオード（Ｄ１ａ－Ｄ１ｂ）によるリカバリ損失を低減することができる。
［項目２］
リカバリ電流を低減させるべきダイオード（Ｄ１ａ－Ｄ１ｂ）が逆並列に形成または接続されたスイッチング素子（Ｓ１ａ－Ｓ１ｂ）を含む並列スイッチング素子（Ｓ１）の並列数が、他の並列スイッチング素子の並列数より少ない、
項目１に記載の電力変換装置（３）。
これによれば、対象となるダイオード（Ｄ１ａ－Ｄ１ｂ）によるリカバリ損失を低減することができる。
［項目３］
低圧側直流部に接続される少なくとも一つのリアクトル（Ｌ１）と、
高圧側直流部と並列に直列接続された第１フライングキャパシタ回路（３１）及び第２フライングキャパシタ回路（３２）と、を備え、
前記低圧側直流部の正側端子と前記第１フライングキャパシタ回路（３１）の中点間が電気的に接続され、前記低圧側直流部の負側端子と前記第２フライングキャパシタ回路（３２）の中点間が電気的に接続され、
前記リアクトル（Ｌ１）は、前記低圧側直流部の正側端子と前記第１フライングキャパシタ回路（３１）の中点間を接続する経路と、前記低圧側直流部の負側端子と前記第２フライングキャパシタ回路（３２）の中点間を接続する経路の少なくとも一方に挿入され、
前記第１フライングキャパシタ回路（３１）及び第２フライングキャパシタ回路（３２）は、それぞれ直列に接続された複数の前記並列スイッチング素子（Ｓ１－Ｓ８）を含む、
項目１または２に記載の電力変換装置（３）。
これによれば、フライングキャパシタを用いたマルチレベル電力変換装置（３）における、ダイオードのリカバリ損失を低減することができる。
［項目４］
前記第１フライングキャパシタ回路（３１）は、
直列接続された第１並列スイッチング素子（Ｓ１）、第２並列スイッチング素子（Ｓ２）、第３並列スイッチング素子（Ｓ３）及び第４並列スイッチング素子（Ｓ４）と、
前記第１並列スイッチング素子（Ｓ１）と第２並列スイッチング素子（Ｓ２）との接続点と、第３並列スイッチング素子（Ｓ３）と第４並列スイッチング素子（Ｓ４）との接続点との間に接続された第１フライングキャパシタ（Ｃ１）と、を含み、
前記第２フライングキャパシタ回路（３２）は、
直列接続された第５並列スイッチング素子（Ｓ５）、第６並列スイッチング素子（Ｓ６）、第７並列スイッチング素子（Ｓ７）及び第８並列スイッチング素子（Ｓ８）と、
前記第５並列スイッチング素子（Ｓ５）と第６並列スイッチング素子（Ｓ６）との接続点と、第７並列スイッチング素子（Ｓ７）と第８並列スイッチング素子（Ｓ８）との接続点との間に接続された第２フライングキャパシタ（Ｃ２）と、を含む、
項目３に記載の電力変換装置（３）。
これによれば、フライングキャパシタを用いた３レベル電力変換装置（３）における、ダイオードのリカバリ損失を低減することができる。
［項目５］
前記第１並列スイッチング素子（Ｓ１ａ－Ｓ１ｂ）、前記第２並列スイッチング素子（Ｓ２ａ－Ｓ２ｂ）、前記第７並列スイッチング素子（Ｓ７ａ－Ｓ７ｂ）及び前記第８並列スイッチング素子（Ｓ８ａ－Ｓ８ｂ）の並列数が、前記第３並列スイッチング素子（Ｓ３ａ－Ｓ３ｃ）、前記第４並列スイッチング素子（Ｓ４ａ－Ｓ４ｃ）、前記第５並列スイッチング素子（Ｓ５ａ－Ｓ５ｃ）及び前記第６並列スイッチング素子（Ｓ６ａ－Ｓ６ｃ）の並列数より少ない、
項目４に記載の電力変換装置（３）。
これによれば、昇圧動作時における、ダイオード（Ｄ１－Ｄ２、Ｄ７－Ｄ８）によるリカバリ損失を低減することができる。
［項目６］
前記第３並列スイッチング素子（Ｓ３ａ－Ｓ３ｂ）、前記第４並列スイッチング素子（Ｓ４ａ－Ｓ４ｂ）、前記第５並列スイッチング素子（Ｓ５ａ－Ｓ５ｂ）及び前記第６並列スイッチング素子（Ｓ６ａ－Ｓ６ｂ）の並列数が、前記第１並列スイッチング素子（Ｓ１ａ－Ｓ１ｃ）、前記第２並列スイッチング素子（Ｓ２ａ－Ｓ２ｃ）、前記第７並列スイッチング素子（Ｓ７ａ－Ｓ７ｃ）及び前記第８並列スイッチング素子（Ｓ８ａ－Ｓ８ｃ）の並列数より少ない、
項目４に記載の電力変換装置（３）。
これによれば、降圧動作時における、ダイオード（Ｄ３－Ｄ６）によるリカバリ損失を低減することができる。
［項目７］
前記第１フライングキャパシタ回路（３１）及び前記第２フライングキャパシタ回路（３２）を制御して、前記低圧側直流部から前記高圧側直流部へ昇圧動作で電力伝送、及び前記高圧側直流部から前記低圧側直流部へ降圧動作で電力伝送の少なくとも一方を実行可能な制御部（４０）をさらに備え、
前記制御部（４０）は、
前記第２並列スイッチング素子（Ｓ２）、前記第４並列スイッチング素子（Ｓ４）、前記第５並列スイッチング素子（Ｓ５）及び前記第７並列スイッチング素子（Ｓ７）をオン状態、並びに前記第１並列スイッチング素子（Ｓ１）、前記第３並列スイッチング素子（Ｓ３）、前記第６並列スイッチング素子（Ｓ６）及び前記第８並列スイッチング素子（Ｓ８）をオフ状態に制御する第１モード、
前記第１並列スイッチング素子（Ｓ１）、前記第３並列スイッチング素子（Ｓ３）、前記第６並列スイッチング素子（Ｓ６）及び前記第８並列スイッチング素子（Ｓ８）をオン状態、並びに前記第２並列スイッチング素子（Ｓ２）、前記第４並列スイッチング素子（Ｓ４）、前記第５並列スイッチング素子（Ｓ５）及び前記第７並列スイッチング素子（Ｓ７）をオフ状態に制御する第２モード、
前記第１並列スイッチング素子（Ｓ１）、前記第２並列スイッチング素子（Ｓ２）、前記第７並列スイッチング素子（Ｓ７）及び前記第８並列スイッチング素子（Ｓ８）をオン状態、並びに前記第３並列スイッチング素子（Ｓ３）、前記第４並列スイッチング素子（Ｓ４）、前記第５並列スイッチング素子（Ｓ５）及び前記第６並列スイッチング素子（Ｓ６）をオフ状態に制御する第３モード、
前記第３並列スイッチング素子（Ｓ３）、前記第４並列スイッチング素子（Ｓ４）、前記第５並列スイッチング素子（Ｓ５）及び前記第６並列スイッチング素子（Ｓ６）をオン状態、並びに前記第１並列スイッチング素子（Ｓ１）、前記第２並列スイッチング素子（Ｓ２）、前記第７並列スイッチング素子（Ｓ７）及び前記第８並列スイッチング素子（Ｓ８）をオフ状態に制御する第４モード、
の４つのモードを使用して前記昇圧動作または前記降圧動作を実行する、
項目４から６のいずれか１項に記載の電力変換装置（３）。
これによれば、４つのモードを組み合わせて種々の制御が可能となる。
［項目８］
前記スイッチング素子（Ｓ１－Ｓ８）は、ＮチャンネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)であり、
前記ダイオード（Ｄ１－Ｄ８）は、前記ＮチャンネルＭＯＳＦＥＴの寄生ダイオードである、
項目１から７のいずれか１項に記載の電力変換装置（３）。
これによれば、寄生ダイオードに還流電流が流れることによるリカバリ損失を低減することができる。
【符号の説明】
【0103】
１ 第１直流電源、 ２ 第２直流電源、 ３ ＤＣ／ＤＣ変換装置、 ３０ ＤＣ／ＤＣ変換部、 ３１，３２ フライングキャパシタ回路、 ４０ 制御部、 Ｃ１，Ｃ２ フライングキャパシタ、 Ｃ３，Ｃ４ 分割コンデンサ、 Ｃ５ 入力コンデンサ、 Ｃ６ 出力コンデンサ、 Ｌ１，Ｌ２ リアクトル、 Ｓ１－Ｓ８ スイッチング素子、 Ｄ１－Ｄ８ ダイオード。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】