特許 7433006 周波数検知回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-08

(45)【発行日】2024-02-19

(54)【発明の名称】周波数検知回路

(51)【国際特許分類】

   H03L 7/089 20060101AFI20240209BHJP

   H03K 5/00 20060101ALI20240209BHJP

   H03L 7/08 20060101ALI20240209BHJP

【ＦＩ】

H03L7/089

H03K5/00 H

H03L7/08 107

【請求項の数】 5

(21)【出願番号】P 2019169650

(22)【出願日】2019-09-18

(65)【公開番号】P2020048196

(43)【公開日】2020-03-26

【審査請求日】2022-07-20

(31)【優先権主張番号】62/732,942

(32)【優先日】2018-09-18

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/197,252

(32)【優先日】2018-11-20

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】512187343

【氏名又は名称】三星ディスプレイ株式會社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１， Ｓａｍｓｕｎｇ－ｒｏ， Ｇｉｈｅｕｎｇ－ｇｕ， Ｙｏｎｇｉｎ－ｓｉ， Ｇｙｅｏｎｇｇｉ－ｄｏ， Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】110002619

【氏名又は名称】弁理士法人ＰＯＲＴ

(72)【発明者】

【氏名】バレンティン アブラムゾン

【審査官】石田 昌敏

(56)【参考文献】

【文献】特表２０１３－５４５４０３（ＪＰ，Ａ）

【文献】米国特許出願公開第２００４／０１４１５６７（ＵＳ，Ａ１）

【文献】特開２０１６－０２１６２９（ＪＰ，Ａ）

【文献】特開２００１－３５８５８２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｌ １／００－ ７／２６

Ｈ０３Ｋ ５／００－ ５／２６

(57)【特許請求の範囲】

【請求項1】

データ入力を受信し、前記データ入力の切替に基づいて第１境界出力（ｅｄｇｅ ｏｕｔｐｕｔ）を提供する切替検知器と、
前記第１境界出力を受信し、受信した前記第１境界出力を遅延させる第１遅延回路を含み、第２境界出力を生成する第１回路と、
前記第２境界出力を受信し、受信した前記第２境界出力を遅延させる第２遅延回路を含み、第３境界出力を生成する第２回路と、
組合せ論理回路とを含み、
前記組合せ論理回路は、
前記第１境界出力、前記第２境界出力および前記第３境界出力のうち、２つ以上の境界出力が高い値のとき、アップ出力（ＵＰ ｏｕｔｐｕｔ）を出力し、
前記第１境界出力、前記第２境界出力および前記第３境界出力がすべて低い値のとき、ダウン出力（ＤＯＷＮ ｏｕｔｐｕｔ）を生成する周波数検知回路。

【請求項2】

前記組合せ論理回路は、
ダウン論理回路（ＤＯＷＮ ｌｏｇｉｃ ｃｉｒｃｕｉｔ）と、
アップ論理回路（ＵＰ ｌｏｇｉｃ ｃｉｒｃｕｉｔ）とを含む、請求項１に記載の周波数検知回路。

【請求項3】

前記ダウン論理回路は、
第１入力、第２入力および第３入力を有するＡＮＤゲートと、
前記第１境界出力を受信し、前記第１入力と接続されている第１反転器と、
前記第２境界出力を受信し、前記第２入力と接続されている第２反転器と、
前記第３境界出力を受信し、前記第３入力と接続されている第３反転器とを含む、請求項２に記載の周波数検知回路。

【請求項4】

前記アップ論理回路は、
第１入力、第２入力および第３入力を有するＯＲゲートと、
前記第１境界出力および前記第２境界出力を受信し、前記ＯＲゲートの第１入力に第１出力を供給する第１ＡＮＤゲートと、
前記第１境界出力および前記第３境界出力を受信し、前記ＯＲゲートの第２入力に第２出力を供給する第２ＡＮＤゲートと、
前記第２境界出力および前記第３境界出力を受信し、前記ＯＲゲートの第３入力に第３出力を供給する第３ＡＮＤゲートとを含む、請求項２に記載の周波数検知回路。

【請求項5】

前記組合せ論理回路は、選択信号によって、位相検知モードと周波数検知モードとを切替える選択回路をさらに含む、請求項１に記載の周波数検知回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、周波数検知回路、位相／周波数検知器回路、および周波数検知方法に関する。また、クロックおよびデータ復旧に用いられる周波数検知回路および周波数検知方法に関する。

【0002】

本出願は、２０１８年９月１８日付で米国特許庁に出願した米国特許出願番号第６２／７３２，９４２号を優先権主張し、ここに引用することによって、この出願の全体内容を本願に含む。

【背景技術】

【0003】

直列リンクは、チャネルを介して受信機と接続された送信機を含む。受信機は、一般に、入力データの位相と整列されたクロックを生成する回路を含む。

【0004】

図１は、入力データ信号に自己生成クロック（ｌｏｃａｌｌｙ ｇｅｎｅｒａｔｅｄ ｃｌｏｃｋ）を同期させる、従来のクロックおよびデータ復旧（ｃｌｏｃｋ ａｎｄ ｄａｔａ ｒｅｃｏｖｅｒｙ：ＣＤＲ）回路を示す。

【0005】

図１を参照すれば、従来のＣＤＲシステム１００は、入力信号をサンプリングしてバンバン位相検知器１２０に伝送するデータおよび交差スライサ（ｄａｔａ ａｎｄ ｃｒｏｓｓｉｎｇ ｓｌｉｃｅｒｓ）１１０を含む。バンバン位相検知器（ｂａｎｇ－ｂａｎｇ ｐｈａｓｅ ｄｅｔｅｃｔｏｒ）１２０は、電圧制御発振器（ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）１３０が生成するクロックの位相が入力信号と同期するか、つまり、入力信号と同相（ｉｎ－ｐｈａｓｅ）であるかを決定する。バンバン位相検知器１２０は、３つの状態を有する。３つの状態は、位相が速い（ｅａｒｌｙ）状態、位相が遅い（ｌａｔｅ）状態、有用な情報がない（例えば、位相同期の可否を決定するのに必要なデータ切替がない）状態である。現在の状態に基づいて、バンバン位相検知器１２０は、アップ値（ｕｐ ｖａｌｕｅ）またはダウン値（ｄｏｗｎ ｖａｌｕｅ）を出力する。バンバン位相検知器１２０のアップ／ダウン信号（ｕｐ ａｎｄ ｄｏｗｎ ｓｉｇｎａｌｓ）はチャージポンプ（ｃｈａｒｇｅ ｐｕｍｐ）１４０に入力され、チャージポンプ１４０は、スイッチを動作させて、電圧制御発振器１３０の制御電圧を高くする、または、低くする。例えば、チャージポンプ１４０が受けた信号がアップ値のとき、チャージポンプ１４０は、電圧制御発振器１３０の制御電圧を高め、これによって生成されるクロックの周波数が高くなる。チャージポンプ１４０が受けた信号がダウン値のとき、チャージポンプ１４０は、電圧制御発振器１３０の制御電圧を低くし、これによって生成されるクロックの周波数が低くなる。

【0006】

位相を適切に固定するために、電圧制御発振器１３０は、データ速度（ｄａｔａ ｒａｔｅ）に近い周波数を有するクロックを生成する必要がある。これによって、周波数取得（ｆｒｅｑｕｅｎｃｙ ａｃｑｕｉｓｉｔｉｏｎ）回路１５０を用いて初期クロックを設定する。周波数取得回路１５０は、電圧制御発振器１３０から出力されるクロックを受信し、出力電圧を提供して、電圧制御発振器１３０が生成するクロック周波数を高くする、または、低くする。

【0007】

従来、周波数取得のための様々な方法が使用されている。例えば、周波数取得は、位相－周波数検知器（ｐｈａｓｅ－ｆｒｅｑｕｅｎｃｙ ｄｅｔｅｃｔｏｒ：ＰＦＤ）、回転周波数検知器（ｒｏｔａｔｉｏｎａｌ ｆｒｅｑｕｅｎｃｙ ｄｅｔｅｃｔｏｒ）、または計数器ベースの周波数検知器（ｃｏｕｎｔｅｒ－ｂａｓｅｄ ｆｒｅｑｕｅｎｃｙ ｄｅｔｅｃｔｏｒ）などを含む周波数取得回路を用いて、行われていた。しかし、このような従来の方法は、様々な課題がある。例えば、ＰＦＤはデジタルＣＤＲに適合することが困難である。ＰＦＤと回転周波数検知器はいずれも、送信機から伝送される低周波信号（ｌｏｗ－ｓｗｉｎｇ ｓｉｇｎａｌｓ）で作動することが困難である。計数器ベースの周波数検知器は、例えば、過度に大きい空間が必要であり、過度に複雑な機能のための多重ビット計数器（ｍｕｌｔｉ－ｂｉｔ ｃｏｕｎｔｅｒ）と多様な算術演算を必要とするため、多重ビット周波数エラーを生成する可能性があった。

【0008】

また、例えば、従来は、ＣＭＯＳに切替えられた後（例えば、スライサ後）に、多重ビット算術演算を用いることなく、入力データに作用する周波数取得方法が必要であった。

【0009】

上述した内容は、本発明の一実施形態の背景技術に対する理解のためのものであって、従来技術ではない情報を含んでもよい。

【先行技術文献】

【特許文献】

【0010】

【文献】米国特許第７５２２６８６号明細書

【発明の概要】

【発明が解決しようとする課題】

【0011】

本発明が解決しようとする課題の一つは、正確な周波数取得回路、および周波数検知方法を提供することである。

【課題を解決するための手段】

【0012】

本発明の一実施形態は、周波数検知回路システムおよび周波数検知方法を提示する。本発明の一実施形態による周波数検知回路は、データ入力を受信し、前記データ入力の切替に基づいて第１境界出力（ｅｄｇｅ ｏｕｔｐｕｔ）を生成する切替検知器と、第２境界出力を生成する第１回路と、第３境界出力を生成する第２回路と、組合せ論理回路とを含む。本発明の一実施形態による組合せ論理回路は、前記第１境界出力、前記第２境界出力および前記第３境界出力のうち、２つ以上が高い値のとき、アップ出力（ＵＰ ｏｕｔｐｕｔ）を出力し、前記第１境界出力、前記第２境界出力および前記第３境界出力がすべて低い値のとき、ダウン出力（ＤＯＷＮ ｏｕｔｐｕｔ）を生成する。

【0013】

本発明の一実施形態によれば、前記第１回路は、第１遅延回路を含み、前記第２回路は、第２遅延回路を含むことができる。

【0014】

本発明の一実施形態によれば、前記組合せ論理回路は、ダウン論理回路（ＤＯＷＮ ｌｏｇｉｃ ｃｉｒｃｕｉｔ）と、アップ論理回路（ＵＰ ｌｏｇｉｃ ｃｉｒｃｕｉｔ）とを含むことができる。

【0015】

本発明の一実施形態によれば、前記ダウン論理回路は、第１入力、第２入力および第３入力を有するＡＮＤゲートと、前記第１境界出力を受信し、前記第１入力と接続されている第１反転器と、前記第２境界出力を受信し、前記第２入力と接続されている第２反転器と、前記第３境界出力を受信し、前記第３入力と接続されている第３反転器とを含むことができる。

【0016】

本発明の一実施形態によれば、前記アップ論理回路は、第１入力、第２入力および第３入力を有するＯＲゲートと、前記第１境界出力および前記第２境界出力を受信し、前記ＯＲゲートの第１入力に第１出力を供給する第１ＡＮＤゲートと、前記第１境界出力および前記第３境界出力を受信し、前記ＯＲゲートの第２入力に第２出力を供給する第２ＡＮＤゲートと、前記第２境界出力および前記第３境界出力を受信し、前記ＯＲゲートの第３入力に第３出力を供給する第３ＡＮＤゲートとを含むことができる。

【0017】

本発明の一実施形態によれば、前記組合せ論理回路は、選択信号によって、前記周波数検知器の動作を位相検知器に変換する選択回路をさらに含んでもよい。

【0018】

本発明の一実施形態による周波数検知方法は、データ入力をサンプリングして前記データ入力の奇数番目データサンプル（Ｄｏｄｄ）を生成する段階と、前記データ入力をサンプリングして前記データ入力の奇数番目交差サンプル（Ｘｏｄｄ）を生成する段階と、前記データ入力をサンプリングして前記データ入力の偶数番目データサンプル（Ｄｅｖｅｎ）を生成する段階と、前記データ入力をサンプリングして前記データ入力の偶数番目交差サンプル（Ｘｅｖｅｎ）を生成する段階と、前記奇数番目データサンプル（Ｄｏｄｄ）、前記奇数番目交差サンプル（Ｘｏｄｄ）および前記偶数番目データサンプル（Ｄｅｖｅｎ）によってアップ奇数番目信号（ＵＰ ｏｄｄ ｓｉｇｎａｌ）を生成する段階と、前記奇数番目データサンプル（Ｄｏｄｄ）、前記奇数番目交差サンプル（Ｘｏｄｄ）および前記偶数番目データサンプル（Ｄｅｖｅｎ）によってダウン奇数番目信号（ＤＯＷＮ ｏｄｄ ｓｉｇｎａｌ）を生成する段階と、前記偶数番目データサンプル（Ｄｅｖｅｎ）、前記偶数番目交差サンプル（Ｘｅｖｅｎ）および前記奇数番目データサンプル（Ｄｏｄｄ）によってアップ偶数番目信号（ＵＰ ｅｖｅｎ ｓｉｇｎａｌ）を生成する段階と、前記偶数番目データサンプル（Ｄｅｖｅｎ）、前記偶数番目交差サンプル（Ｘｅｖｅｎ）および前記奇数番目データサンプル（Ｄｏｄｄ）によってダウン偶数番目信号（ＤＯＷＮ ｅｖｅｎ ｓｉｇｎａｌ）を生成する段階とを含む。

【0019】

本発明の一実施形態によれば、前記奇数番目データサンプル（Ｄｏｄｄ）、前記奇数番目交差サンプル（Ｘｏｄｄ）および前記偶数番目データサンプル（Ｄｅｖｅｎ）によってアップ奇数番目信号を生成する段階は、前記奇数番目データサンプル（Ｄｏｄｄ）および前記奇数番目交差サンプル（Ｘｏｄｄ）によって奇数番目第１境界信号を決定する段階であって、前記奇数番目データサンプル（Ｄｏｄｄ）と前記奇数番目交差サンプル（Ｘｏｄｄ）とが互いに異なる値を有すると、前記奇数番目第１境界信号が高い値を有するようにする段階と、前記奇数番目交差サンプル（Ｘｏｄｄ）および前記偶数番目データサンプル（Ｄｅｖｅｎ）によって奇数番目第２境界信号を決定する段階であって、前記奇数番目交差サンプル（Ｘｏｄｄ）と前記偶数番目データサンプル（Ｄｅｖｅｎ）とが互いに異なる値を有すると、前記奇数番目第２境界信号が高い値を有するようにする段階と、前記奇数番目１境界信号および前記奇数番目第２境界信号がすべて高い値のとき、前記アップ奇数番目信号を出力する段階とを含むことができる。

【0020】

本発明の一実施形態によれば、前記奇数番目データサンプル（Ｄｏｄｄ）、前記奇数番目交差サンプル（Ｘｏｄｄ）および前記偶数番目データサンプル（Ｄｅｖｅｎ）によってダウン奇数番目信号（ＤＯＷＮ ｏｄｄ ｓｉｇｎａｌ）を生成する段階は、前記奇数番目データサンプル（Ｄｏｄｄ）および前記奇数番目交差サンプル（Ｘｏｄｄ）によって奇数番目第１境界信号を決定する段階であって、前記奇数番目データサンプル（Ｄｏｄｄ）と前記奇数番目交差サンプル（Ｘｏｄｄ）とが互いに異なる値を有すると、前記奇数番目第１境界信号が高い値を有するようにする段階と、前記奇数番目交差サンプル（Ｘｏｄｄ）および前記偶数番目データサンプル（Ｄｅｖｅｎ）によって奇数番目第２境界信号を決定する段階であって、前記奇数番目交差サンプル（Ｘｏｄｄ）と前記偶数番目データサンプル（Ｄｅｖｅｎ）とが互いに異なる値を有すると、前記奇数番目第２境界信号が高い値を有するようにする段階と、前記奇数番目第１境界信号および前記奇数番目第２境界信号がすべて低い値のとき、前記ダウン奇数番目信号を出力する段階とを含むことができる。

【0021】

本発明の一実施形態によれば、前記偶数番目データサンプル（Ｄｅｖｅｎ）、前記偶数番目交差サンプル（Ｘｅｖｅｎ）および前記奇数番目データサンプル（Ｄｏｄｄ）によってアップ偶数番目信号（ＵＰ ｅｖｅｎ ｓｉｇｎａｌ）を生成する段階は、前記偶数番目データサンプル（Ｄｅｖｅｎ）および前記偶数番目交差サンプル（Ｘｅｖｅｎ）によって偶数番目第１境界信号を決定する段階であって、前記偶数番目データサンプル（Ｄｅｖｅｎ）と前記偶数番目交差サンプル（Ｘｅｖｅｎ）とが互いに異なる値を有すると、前記偶数番目第１境界信号が高い値を有するようにする段階と、前記偶数番目交差サンプル（Ｘｅｖｅｎ）および前記奇数番目データサンプル（Ｄｏｄｄ）によって偶数番目第２境界信号を決定する段階であって、前記偶数番目交差サンプル（Ｘｅｖｅｎ）と前記奇数番目データサンプル（Ｄｏｄｄ）とが互いに異なる値を有すると、前記偶数番目第２境界信号が高い値を有するようにする段階と、前記偶数番目第１境界信号および前記偶数番目第２境界信号がすべて高い値のとき、前記アップ偶数番目信号を出力する段階とを含むことができる。

【0022】

本発明の一実施形態によれば、前記偶数番目データサンプル（Ｄｅｖｅｎ）、前記偶数番目交差サンプル（Ｘｅｖｅｎ）および前記奇数番目データサンプル（Ｄｏｄｄ）によってダウン偶数番目信号（ＤＯＷＮ ｅｖｅｎ ｓｉｇｎａｌ）を生成する段階は、前記偶数番目データサンプル（Ｄｅｖｅｎ）および前記偶数番目交差サンプル（Ｘｅｖｅｎ）によって偶数番目第１境界信号を決定する段階であって、前記偶数番目データサンプル（Ｄｅｖｅｎ）と前記偶数番目交差サンプル（Ｘｅｖｅｎ）とが互いに異なる値を有すると、前記偶数番目第１境界信号が高い値を有するようにする段階と、前記偶数番目交差サンプル（Ｘｅｖｅｎ）および前記奇数番目データサンプル（Ｄｏｄｄ）によって偶数番目第２境界信号を決定する段階であって、前記偶数番目交差サンプル（Ｘｅｖｅｎ）と前記奇数番目データサンプル（Ｄｏｄｄ）とが互いに異なる値を有すると、前記偶数番目第２境界信号が高い値を有するようにする段階と、前記偶数番目第１境界信号および前記偶数番目第２境界信号がすべて低い値のとき、前記ダウン偶数番目信号を出力する段階とを含むことができる。

【0023】

本発明の一実施形態によれば、前記方法は、前記奇数番目データサンプル（Ｄｏｄｄ）、前記奇数番目交差サンプル（Ｘｏｄｄ）および前記偶数番目データサンプル（Ｄｅｖｅｎ）を一時的に整列する段階をさらに含んでもよい。

【0024】

本発明の一実施形態によれば、前記方法は、前記偶数番目データサンプル（Ｄｅｖｅｎ）、前記偶数番目交差サンプル（Ｘｅｖｅｎ）および前記奇数番目データサンプル（Ｄｏｄｄ）を一時的に整列する段階をさらに含んでもよい。

【0025】

本発明の一実施形態によれば、前記方法は、周波数検知モードを適用するためのモード選択信号を提供する段階をさらに含んでもよい。

【0026】

本発明の一実施形態による位相／周波数検知器回路は、第１クロックによってデータ入力をサンプリングして奇数番目データサンプル（Ｄｏｄｄ）を生成する第１スライサと、第２クロックによって前記データ入力をサンプリングして奇数番目交差サンプル（Ｘｏｄｄ）を生成する第２スライサと、第３クロックによって前記データ入力をサンプリングして偶数番目データサンプル（Ｄｅｖｅｎ）を生成する第３スライサと、第４クロックによって前記データ入力をサンプリングして偶数番目交差サンプル（Ｘｅｖｅｎ）を生成する第４スライサと、前記奇数番目データサンプル（Ｄｏｄｄ）、前記奇数番目交差サンプル（Ｘｏｄｄ）および前記偶数番目データサンプル（Ｄｅｖｅｎ）を臨時に整列する第１データ整列回路と、前記偶数番目データサンプル（Ｄｅｖｅｎ）、前記偶数番目交差サンプル（Ｘｅｖｅｎ）および前記奇数番目データサンプル（Ｄｏｄｄ）を臨時に整列する第２データ整列回路と、組合せ論理回路とを含む。本発明の実施例による組合せ論理回路は、前記奇数番目データサンプル（Ｄｏｄｄ）および前記奇数番目交差サンプル（Ｘｏｄｄ）によって第１境界出力を生成し、前記奇数番目交差サンプル（Ｘｏｄｄ）および前記偶数番目データサンプル（Ｄｅｖｅｎ）によって第２境界出力を生成し、前記偶数番目データサンプル（Ｄｅｖｅｎ）および前記偶数番目交差サンプル（Ｘｅｖｅｎ）によって第３境界出力を生成し、前記偶数番目交差サンプル（Ｘｅｖｅｎ）および前記奇数番目データサンプル（Ｄｏｄｄ）によって第４境界出力を生成し、前記第１境界出力および前記第２境界出力がすべて高い値のとき、アップ奇数番目信号（ＵＰ ｏｄｄ ｓｉｇｎａｌ）を生成し、前記第２境界出力および前記第２境界出力がすべて低い値のとき、ダウン奇数番目信号（ＤＯＷＮ ｏｄｄ ｓｉｇｎａｌ）を生成し、前記第３境界出力および前記第４境界出力がすべて高い値のとき、アップ偶数番目信号（ＵＰ ｅｖｅｎ ｓｉｇｎａｌ）を生成し、前記第３境界出力および前記第４境界出力がすべて低い値のとき、ダウン偶数番目信号（ＤＯＷＮ ｅｖｅｎ ｓｉｇｎａｌ）を生成してもよい。

【0027】

本発明の一実施形態によれば、前記組合せ論理回路は、選択信号によって、前記組合せ論理回路の動作が位相検知モードと周波数検知モードとの間を切替える選択回路を含むことができる。

【0028】

本発明の一実施形態によれば、前記選択信号が前記位相検知モードを示すと、前記選択回路は、前記第２境界出力および前記第４境界出力の値を反転させることができる。

【0029】

本発明の一実施形態によれば、前記選択回路は、前記第２境界出力および前記選択信号を受信する第１ＸＯＲ（ｅｘｃｌｕｓｉｖｅ ＯＲ）ゲートと、前記第４境界出力および前記選択信号を受信する第２ＸＯＲゲートとを含むことができる。

【0030】

本発明の一実施形態によれば、前記選択回路は、前記選択信号によって、前記偶数番目データサンプル（Ｄｅｖｅｎ）および前記奇数番目データサンプル（Ｄｏｄｄ）を反転させることができる。

【0031】

本発明の一実施形態によれば、前記選択回路は、前記偶数番目データサンプル（Ｄｅｖｅｎ）および前記選択信号を受信する第１ＸＯＲ（ｅｘｃｌｕｓｉｖｅ ＯＲ）ゲートと、前記奇数番目データサンプル（Ｄｏｄｄ）および前記選択信号を受信する第２ＸＯＲゲートとを含むことができる。

【発明の効果】

【0032】

本発明の一実施形態による周波数取得回路、および周波数検知方法は、正確に周波数を検知および取得することができる。

【図面の簡単な説明】

【0033】

【図1】従来のクロックおよびデータ復旧（ｃｌｏｃｋ ａｎｄ ｄａｔａ ｒｅｃｏｖｅｒｙ：ＣＤＲ）回路を示す。

【図2A】本発明の一実施形態による切替検知器を示す。

【図2B】本発明の一実施形態による図２Ａの切替検知器のタイミング図である。

【図3】本発明の一実施形態による周波数検知器を示す。

【図4A】本発明の一実施形態による周波数検知用組合せ論理回路を示す。

【図4B】図４Ａの組合せ論理回路が本発明の一実施形態により周波数検知器に用いられる時の動作タイミング図である。

【図5A】入力データ（Ｄｉｎ）、自己生成データクロック（ｄｃｌｋ）および自己生成交差クロック（ｘｃｌｋ）の例を示す。

【図5B】周波数検知器が用いる組合せ論理回路の実施形態を示す。

【図6】本発明の一実施形態による周波数検知器を示す。

【図7】本発明の一実施形態による周波数検知器の動作と奇数番目スライスを示すタイミング図である。

【図8】本発明の一実施形態によるバンバン位相検知器（ｂａｎｇ ｂａｎｇ ｐｈａｓｅ ｄｅｔｅｃｔｏｒ：ＢＢＰＤ）と統合された周波数検知器を有するクロックおよびデータ復旧回路を示す。

【図9】本発明の一実施形態によるバンバン位相検知器と周波数検知器との組合せを示す。

【図10】本発明の一実施形態によるバンバン位相検知器と周波数検知器との組合せを示す。

【図11】本発明の一実施形態によるバンバン位相検知器および周波数検知器の組合せの奇数番目データ出力を示す真理値表である。

【発明を実施するための形態】

【0034】

本発明の概念とこれを達成する方法の要旨は、以下に示される詳細な説明と添付した図面により理解することができる。添付した図面を参照して、本発明の一実施形態について詳細に説明し、同一の部分については同一の図面符号を付した。本発明は種々の異なる形態で実現可能であり、ここで説明する実施形態に限定されない。このような実施形態を提供することによって、発明の詳細な説明が豊富になり、発明の様々な側面と特徴が当業者に示されると考える。したがって、例えば、当業者が本発明の多様な側面と特徴を理解するために必要でないと考えられる過程、装置、技術などに関する説明は省略される。特別な説明がない限り、図面と明細書全体にわたって同一の図面符号は同一の構成要素を指し、同一、または類似する説明を省略されることがある。図面において、部分、層、領域などは、理解の促進ために誇張されて描かれる。

【0035】

本発明の一実施形態は、クロックおよびデータ復旧（ＣＤＲ）回路の効果的な周波数検知システムおよび周波数検知方法を含む。本発明の一実施形態によるシステムおよび周波数検知方法は、入力基準周波数（ｉｎｐｕｔ ｒｅｆｅｒｅｎｃｅ ｆｒｅｑｕｅｎｃｙ）を検知し、自己クロック（ｌｏｃａｌ ｃｌｏｃｋ）（例えば、１つ以上の発振器周波数）と比較する。例えば、本発明の一実施形態によれば、送信機は、受信機に周期的に学習類型（ｔｒａｉｎｉｎｇ ｐａｔｔｅｒｎ）を提供してもよい。学習類型は、自己クロックによって動作する１つ以上のスライサによってサンプリングされる。本発明の一実施形態による効率的な周波数検知器は、信号境界（ｅｄｇｅ）を検知し、組合せ論理回路と前の境界を用いて自己クロックの速度を増減する必要があることを示すアップ／ダウン信号出力を提供してもよい。

【0036】

図２Ａは、本発明の一実施形態による切替検知器の一例を示す。図２Ｂは、本発明の一実施形態による図２Ａの切替検知器のタイミング図である。

【0037】

図２Ａおよび図２Ｂを参照すれば、本発明の一実施形態による切替検知器（ｔｒａｎｓｉｔｉｏｎ ｄｅｔｅｃｔｏｒ）２００は、入力データ信号が低い値から高い値に（例えば、論理ローから論理ハイに）、または高い値から低い値に（例えば、論理ハイから論理ローに）切替えられる時点を決定するのに用いられる。本発明の一実施形態によれば、切替検知器２００は、ｄ－フリップフロップ（ｄ－ｆｌｉｐ ｆｌｏｐ）２１０と、排他的論理和（ｅｘｃｌｕｓｉｖｅ ＯＲ：ＸＯＲ）２２０と、リタイマ（Ｒｅｔｉｍｅｒ）２３０とを含むことができる。本発明の一実施形態によれば、ｄ－フリップフロップ２１０は、データ信号（Ｄ）を受信し、遅延されたデータ信号（Ｑ）を出力する。例えば、ｄ－フリップフロップ２１０の遅延されたデータ信号（Ｑ）は、１クロック周期、半クロック周期、四半クロック周期などの分だけ遅延される。

【0038】

本発明の一実施形態によれば、リタイマ２３０は、（例えば、スライサからの）入力データ信号を受信し、受信した入力データ信号を自己クロックに同期化させることができる。例えば、リタイマ２３０も、自己クロックによって動作するｄ－フリップフロップを含むことができる。切替検知器２００も、自己クロックによって動作し、自己クロックは受信したデータと同期しないことがあるので、リタイマ２３０は、切替検知器２００の論理が正確に動作できるようにする。

【0039】

本発明の一実施形態によれば、境界（例えば、データ信号の切替点）は、現在データ信号（Ｄ）と遅延されたデータ信号（Ｑ）とを比較するＸＯＲ２２０によって検知される。例えば、図２Ｂを参照すれば、Ｄが低い値から高い値に切替えられる時、第１境界が検知され、Ｄが高い値から低い値に切替えられる時、第２境界が検知され、このような動作が繰り替えされる。

【0040】

図３は、本発明の一実施形態による周波数検知器を示す。

【0041】

図３を参照すれば、本発明の一実施形態による周波数検知器３００は、最近の履歴（ｒｅｃｅｎｔ ｈｉｓｔｏｒｙ）で発生した境界の数に基づいて入力信号の周波数を検知する。本発明の一実施形態によれば、周波数検知器３００は、切替検知器（ｔｒａｎｓｉｔｉｏｎ ｄｅｔｅｃｔｏｒ）３１０と、第１遅延回路（ｄｅｌａｙ ｃｉｒｃｕｉｔ）３２０と、第２遅延回路３３０と、組合せ論理回路（ｃｏｍｂｉｎａｔｉｏｎａｌ ｌｏｇｉｃ ｃｉｒｃｕｉｔ）３４０とを含む。

【0042】

本発明の一実施形態によれば、第１および第２遅延回路３２０、３３０は、１クロックだけ遅延させる遅延回路であってもよい。しかし、他の実施形態によれば、第１および第２遅延回路３２０、３３０は、半クロックまたは四半クロックだけ遅延させることもできる。例えば、本発明の一実施形態によれば、第１および第２遅延回路３２０、３３０は、ｄ－フリップフロップを含むことができるが、他の実施形態によれば、他の遅延回路を用いてもよい。本発明の一実施形態によれば、例えば、遅延回路を用いなくてもよい。例えば、詳細は後述するが、本発明の一実施形態によれば、多重位相－遷移クロックによってサンプリングされた信号を遅延回路の代わりに用いることができる。

【0043】

本発明の一実施形態によれば、組合せ論理回路３４０は、切替検知器３１０の出力（ｅｄｇｅ０）、第１遅延回路３２０の第１遅延境界（ｅｄｇｅ１）および第２遅延回路３３０の第２遅延境界（ｅｄｇｅ２）を受信する。例えば、第１遅延回路３２０は、切替検知器３１０の現在出力（ｃｕｒｒｅｎｔ ｏｕｔｐｕｔ）を受信し、切替検知器３１０の前の出力（ｐｒｅｖｉｏｕｓ ｏｕｔｐｕｔ）（つまり、１周期前の出力）を出力する。これと同様に、第２遅延回路３３０は、第１遅延回路３２０の出力（つまり、切替検知器３１０の１周期前の出力］を受信し、第１遅延回路３２０の前の出力（ｐｒｅｖｉｏｕｓ ｏｕｔｐｕｔ）（つまり、切替検知器３１０の２周期前の出力］を出力する。切替検知器３１０、第１遅延回路３２０および第２遅延回路３３０のそれぞれは、（例えば、電圧制御発振器からの）自己クロックによって動作してもよい。

【0044】

本発明の一実施形態によれば、組合せ論理回路３４０は、以上のように説明された入力を用いることができ、単一ビット論理関数を用いて、現在生成された周波数（ｃｕｒｒｅｎｔｌｙ ｇｅｎｅｒａｔｅｄ ｆｒｅｑｕｅｎｃｙ）が目標値より低いか高いかを示すアップ／ダウン（ＵＰ ａｎｄ ＤＯＷＮ）出力を生成してもよい。本発明の一実施形態によれば、アップ／ダウン出力は、現在クロック（ｃｕｒｒｅｎｔ ｃｌｏｃｋ）が正常であるか（ｃｏｒｒｅｃｔ）、データサンプリングが過速であるか（ｔｏｏ ｆａｓｔ）、それともデータサンプリングが低速であるか（ｔｏｏ ｓｌｏｗ）を示すことができる。例えば、現在クロックが正常であれば、組合せ論理回路３４０は何も出力しない。現在クロックがデータを過度に速くサンプリングする場合、組合せ論理回路３４０がダウン（ＤＯＷＮ）出力を生成する。一方、現在クロックがデータを過度に遅くサンプリングする場合、組合せ論理回路３４０がアップ（ＵＰ）出力を生成する。したがって、周波数エラーは、１ビットアップ／ダウンストリーム（１－ｂｉｔ ＵＰ／ＤＯＷＮ ｓｔｒｅａｍｓ）の平均として符号化される。

【0045】

図４Ａは、本発明の一実施形態による周波数検知用組合せ論理回路の一例を示す。図４Ｂは、図４Ａの組合せ論理回路が本発明の一実施形態により周波数検知器に用いられる時の動作タイミング図である。

【0046】

図４Ａおよび図４Ｂを参照すれば、本発明の一実施形態による組合せ論理回路４００は、自己生成クロックが正常速度（ｃｏｒｒｅｃｔ ｓｐｅｅｄ）で動作するか否かを決定してもよい。例えば、送信機が自己クロックを設定するのに用いられる学習類型を伝送してもよい。本発明の一実施形態によれば、学習類型は、例えば、６クロック周期の長さであってもよい。本発明の一実施形態によれば、学習類型の周期は、ここで示されたクロック周期よりも長くてもよく、短くてもよい。

【0047】

本発明の一実施形態によれば、組合せ論理回路４００は、切替検知器の現在出力信号（ｃｕｒｒｅｎｔ ｔｒａｎｓｉｔｉｏｎ ｄｅｔｅｃｔｏｒ ｏｕｔｐｕｔ ｓｉｇｎａｌ）（ｅｄｇｅ０）、第１遅延信号（ｅｄｇｅ１）および第２遅延信号（ｅｄｇｅ２）を用いて、自己生成クロックが正常速度で動作する時点を決定してもよい。本発明の一実施形態によれば、組合せ論理回路４００は、自己生成クロックが過速（ｔｏｏ ｆａｓｔ）および低速（ｔｏｏ ｓｌｏｗ）で動作する時点を決定するダウン論理回路（ＤＯＷＮ ｌｏｇｉｃ ｃｉｒｃｕｉｔ）４１０およびアップ論理回路（ＵＰ ｌｏｇｉｃ ｃｉｒｃｕｉｔ）４２０を含む。例えば、組合せ論理回路４００は、自己クロックが入力データストリームを過速でサンプリングすれば（つまり、クロックが過度に速ければ）、ダウン出力（ＤＯＷＮ ｏｕｔｐｕｔ）を生成し、自己クロックが入力データストリームを低速でサンプリングすれば（つまり、クロックが過度に遅ければ）、アップ出力（ＵＰ ｏｕｔｐｕｔ）を生成する。

【0048】

本発明の一実施形態によれば、ダウン論理回路４１０は、例えば、入力値（ｅｄｇｅ０、ｅｄｇｅ１、ａｎｄ ｅｄｇｅ２）のうち高い値が１つもない時点を決定してもよい。このような決定は、デジタル論理ゲートの多様な組合せで行われる。例えば、本発明の一実施形態によるダウン論理回路４１０は、反転入力（ｉｎｖｅｒｔｅｄ ｉｎｐｕｔ）ＡＮＤゲートを含み、第１入力でｅｄｇｅ０、第２入力でｅｄｇｅ１、第３入力でｅｄｇｅ２を受信する。したがって、ｅｄｇｅ０、ｅｄｇｅ１およびｅｄｇｅ２のうちいずれも高い値でなければ、ＡＮＤゲートは、ハイ（ｈｉｇｈ）出力を生成する。本発明の実施例によれば、同一の出力を生成する等価の他の論理回路が用いられてもよい。例えば、インバータ（ｉｎｖｅｒｔｅｒ）とＡＮＤゲートを、ＮＯＲゲートまたは等価の機能を有する他の論理ゲートに代替してもよい。

【0049】

本発明の一実施形態によれば、アップ論理回路４２０は、例えば、入力値（ｅｄｇｅ０、ｅｄｇｅ１、ｅｄｇｅ２）のうち少なくとも２つが高い値である時点を決定してもよい。本発明の一実施形態によれば、アップ論理回路４２０は、第１ＡＮＤゲートと、第２ＡＮＤゲートと、第３ＡＮＤゲートと、ＯＲゲートとを含む。本発明の一実施形態では、第１ＡＮＤゲートがｅｄｇｅ０およびｅｄｇｅ１を受信し、第２ＡＮＤゲートがｅｄｇｅ１およびｅｄｇｅ２を受信し、第３ＡＮＤゲートがｅｄｇｅ０およびｅｄｇｅ２を受信する。次に、ＡＮＤゲートのそれぞれの出力はＯＲゲートに供給される。したがって、３つの入力値のうち２つが高い値であれば、アップ論理回路４２０は、ハイ出力（つまり、アップ出力）を生成してもよい。

【0050】

図４Ｂを参照すれば、本発明の一実施形態による組合せ論理回路４００の動作を示すタイミング図が示されている。本発明の一実施形態によれば、周波数検知器は、学習信号（ｔｒａｉｎｉｎｇ ｓｉｇｎａｌ）であるデータ信号が供給される。例えば、送信装置が周期的に学習信号または学習類型を送信して、受信機でクロックを同期化するのに役立てることができる。本発明の一実施形態によれば、学習信号を初期化期間に送ることができ、本発明の他の実施形態によれば、学習信号を周期的に送ることができる。例えば、表示装置の観点から、表示データの新しいフレームごとに学習信号を送信してもよい。図示の例では、受信した学習信号（Ｄ）が多様な時間の長さを有する複数のロー／ハイ出力を有することが示されている。しかし、学習信号は、ここで示された例に限定されず、周波数検知を行うことが可能な形態の信号であってもよい。例えば、学習類型は、周波数検知のための０と１の周期的な数列であってもよい。本発明の一実施形態によれば、図４Ａの周波数検知器は、００００００１１１１１１の学習類型を有してもよく、以下に説明する周波数検知に用いられる学習類型は、０１０１０１０１０１０１の学習類型を有してもよい。

【0051】

図４Ｂに示すように、第１データ切替は、ｅｄｇｅ０の値を１クロック周期に高い値に切替えられるようにする。ｅｄｇｅ１の値は、前のクロック周期のｅｄｇｅ０の値である。したがって、ｅｄｇｅ０が高い値に切替えられ、１クロック周期（例：自己クロック）の後にｅｄｇｅ１の値が高い値に切替えられる。これと同様に、ｅｄｇｅ２の値は、２周期前のｅｄｇｅ０の値（そして、１周期前のｅｄｇｅ１の値）である。したがって、ｅｄｇｅ１の値が高い値に切替えられ、１クロック周期後（ｅｄｇｅ０が高い値に切替えられて２周期後）にｅｄｇｅ２の値は低い値から高い値に切替えられる。７番目クロック周期には、ｅｄｇｅ０が低い値、ｅｄｇｅ１が低い値、ｅｄｇｅ２も低い値である。したがって、ダウン論理回路４１０は、自己クロックのデータサンプリングが過速であることを示すダウン出力を生成する。これと同様に、１１番目クロック周期には、ｅｄｇｅ０、ｅｄｇｅ１およびｅｄｇｅ２がすべて低い値である。したがって、ダウン論理回路４１０は、再びダウン出力を生成する。１４番目クロック周期には、ｅｄｇｅ０およびｅｄｇｅ２が２つとも高い値であり、これによって、アップ論理回路４２０は、自己クロックのデータサンプリング速度が低速であることを示すアップ出力を生成する。これと同様に、１６番目クロック周期に、ｅｄｇｅ０とｅｄｇｅ２の値がすべて高い値になり、アップ論理回路４２０が再びアップ信号を出力する。

【0052】

図５Ａは、入力データ（Ｄｉｎ）、自己生成データクロック（ｄｃｌｋ）および自己生成交差クロック（ｘｃｌｋ）の例を示す。図５Ｂは、周波数検知器が用いる組合せ論理回路の本発明の一実施形態を示す。

【0053】

図５Ａを参照すれば、本発明の一実施形態によるデータクロックは、交差クロック（ｃｒｏｓｓｉｎｇ ｃｌｏｃｋ）を四半クロック周期だけ先立つことができる。本発明の一実施形態による周波数検知器は、データクロックおよび交差クロックの奇数番目および偶数番目境界（ｅｄｇｅ）を用いることができる。本発明の一実施形態によれば、周波数検知器は、１クロック周期と同一の周期を有する０１０１０１０１０１０１の学習類型によって動作してもよい。入力データは、データクロックおよび交差クロックの切替に合わせてサンプリングされる。例えば、データクロック（ｄｃｌｋ）の第１切替点（例：アップまたは正の切替点）で入力データをサンプリングすることができ、サンプリングされたデータはＤｏｄｄと表示する。交差クロック（ｘｃｌｋ）の第１切替点（例：アップまたは正の切替点）でサンプリングされた入力データはＸｏｄｄと表示する。データクロック（ｄｃｌｋ）の第２切替点（例：ダウンまたは負の切替点）でサンプリングされた入力データはＤｅｖｅｎと表示し、交差クロック（ｘｃｌｋ）の第２切替点（例：ダウンまたは負の切替点）でサンプリングされた入力データはＸｅｖｅｎと表示する。言い換えれば、奇数番目境界はアップ切替であり、偶数番目境界はダウン切替である。

【0054】

図５Ｂを参照すれば、本発明の一実施形態による組合せ論理回路は、例えば、ｅｄｇｅ０およびｅｄｇｅ１の偶数番目および奇数番目切替を用いて、ｅｄｇｅ０およびｅｄｇｅ１を決定する論理をさらに適用することによって、自己クロック周波数が正常であるかを決定してもよい。例えば、ｅｄｇｅ１は、Ｄｏｄｄ ＸＯＲ Ｘｏｄｄと同一であってもよく、ｅｄｇｅ０は、Ｘｏｄｄ ＸＯＲ Ｄｅｖｅｎと同一であってもよい。境界信号（ｅｄｇｅ０およびｅｄｇｅ１）を用いて、アップおよびダウン値（ＵＰ ａｎｄ ＤＯＷＮ ｖａｌｕｅｓ）を生成してもよい。例えば、本発明の一実施形態によれば、境界信号の値が同一の時、アップまたはダウン出力が提供される。例えば、ｅｄｇｅ０とｅｄｇｅ１の２つとも論理的に０であれば、自己生成クロックは過速（つまり、高速）で動作するものであり、ダウン信号が生成される。これと同様に、ｅｄｇｅ０とｅｄｇｅ１がすべて論理的に１であれば、自己生成クロックは低速で動作するものであり、アップ信号が生成される。

【0055】

図６は、本発明の一実施形態による周波数検知を示す。

【0056】

図６を参照すれば、本発明の一実施形態による周波数検知器６００は、１システムクロック周期と同一の周期を有する学習類型を用いることができる。本発明の一実施形態によれば、入力データ（Ｄｉｎ）は、第１データクロック（ｄｃｌｋｐ）、第２データクロック（ｄｃｌｋｎ）、第１交差クロック（ｘｃｌｋｐ）および第２交差クロック（ｘｃｌｋｎ）の４つのクロックを用いてサンプリングされる。本発明の一実施形態によれば、各クロックは、９０度だけ離れていてもよい。例えば、本発明の一実施形態によれば、第１データクロック（ｄｃｌｋｐ）は、ｄｃｌｋの正の切替に相当し、第２データクロック（ｄｃｌｋｎ）は、ｄｃｌｋの負の切替に相当してもよい。これと同様に、第１交差クロック（ｘｃｌｋｐ）は、ｘｃｌｋの正の切替に相当し、第２交差クロック（ｘｃｌｋｎ）は、ｘｃｌｋの負の切替に相当してもよい。本発明の一実施形態によれば、周波数検知器６００は、入力データ信号（Ｄｉｎ）をサンプリングするための１つ以上のデータスライサ６１０－６１６と接続される。例えば、データスライサ６１０－６１６は、入力データストリームを受信し、自己クロックのうちの１つによって動作する。例えば、第１データスライサ６１０は、第１データクロック（ｄｃｌｋｐ）によって動作することができ、第２データスライサ６１２は、第１交差クロック（ｘｃｌｋｐ）によって動作することができ、第３データスライサ６１４は、第２データクロック（ｄｃｌｋｎ）によって動作することができ、第４データスライサ６１６は、第２交差クロック（ｘｃｌｋｎ）によって動作してもよい。本発明の実施例によれば、第１データスライサ６１０は、第１データクロック（ｄｃｌｋｐ）の立ち上がりエッジに応じてデータをサンプリングし、Ｄｏｄｄを出力することができ、第２データスライサ６１２は、第１交差クロック（ｘｃｌｋｐ）の立ち上がりエッジに応じてデータをサンプリングし、Ｘｏｄｄを出力することができ、第３データスライサ６１４は、第２データクロック（ｄｃｌｋｎ）の立ち上がりエッジに応じてデータをサンプリングし、Ｄｅｖｅｎを出力することができ、第４データスライサ６１６は、第２交差クロック（ｘｃｌｋｎ）の立ち上がりエッジに応じてデータをサンプリングし、Ｘｅｖｅｎを出力してもよい。

【0057】

上述したように、クロックは、９０度だけ離れている。例えば、本発明の一実施形態によれば、Ｄｏｄｄは、Ｘｏｄｄより四半周期（つまり、９０度）先立つことができ、Ｘｏｄｄは、Ｄｅｖｅｎより四半周期先立つことができる。したがって、データ整列（Ｄａｔａ ａｌｉｇｎ）回路６２０は、Ｄｏｄｄを半周期だけ遅延させ、Ｘｏｄｄを四半周期だけ遅延させてＤｅｖｅｎと整列されるようにしてもよい。これと同様に、データ整列（Ｄａｔａ ａｌｉｇｎ）回路６２２は、Ｄｅｖｅｎを半周期だけ遅延させ、Ｘｅｖｅｎを四半周期だけ遅延させてＤｏｄｄと整列されるようにしてもよい。

【0058】

本発明の一実施形態によれば、サンプリングおよび整列されたデータ（Ｄｏｄｄ、Ｘｏｄｄ、Ｄｅｖｅｎ、Ｘｅｖｅｎ）は組合せ論理回路６３０に供給される。本発明の一実施形態によれば、組合せ論理回路６３０は、偶数番目および奇数番目アップ／ダウン信号（ＵＰ ａｎｄ ＤＯＷＮ ｓｉｇｎａｌｓ）を生成する。例えば、図５Ａおよび図５Ｂに示された本発明の一実施形態と同様に、組合せ論理回路６３０は、２つの隣接したデータサンプリングが同一の時点を決定してもよい。例えば、組合せ論理回路６３０は、入力データストリーム（Ｄｉｎ）の値が２つの連続境界に対して同一の時点を決定して境界信号（例えば、ｅｄｇｅ０＿ｅｖｅｎ／ｏｄｄおよびｅｄｇｅ１＿ｅｖｅｎ／ｏｄｄ）を生成し、境界を比較して自己クロックを調整すべきかを決定してもよい。

【0059】

本発明の一実施形態によれば、組合せ論理回路６３０は、第１ＸＯＲ６３２と、第２ＸＯＲ６３４と、第３ＸＯＲ６３６と、第４ＸＯＲ６３８と、第１ＡＮＤ６４０と、第２ＡＮＤ６４２と、第３ＡＮＤ６４４と、第４ＡＮＤ６４６とを含む。本発明の実施例によれば、第１ＸＯＲ６３２は、Ｄｏｄｄ１およびＸｏｄｄ１を受信し、ｅｄｇｅ１＿ｏｄｄを出力し、第２ＸＯＲ６３４は、Ｘｏｄｄ１およびＤｅｖｅｎ１を受信し、ｅｄｇｅ０＿ｏｄｄを出力し、第３ＸＯＲ６３６は、Ｄｅｖｅｎ２およびＸｅｖｅｎ２を受信し、ｅｄｇｅ１＿ｅｖｅｎを出力し、第４ＸＯＲ６３８は、Ｘｅｖｅｎ２およびＤｏｄｄ２を受信し、ｅｄｇｅ０＿ｅｖｅｎを出力する。本発明の一実施形態によれば、ＡＮＤゲート６４０－６４６は、ｅｄｇｅ０とｅｄｇｅ１が２つとも論理値が高いか、低い時点を決定する。例えば、ｅｄｇｅ０とｅｄｇｅ１が２つとも高ければ、アップ出力（ＵＰ ｏｕｔｐｕｔ）を生成する。一方、ｅｄｇｅ０とｅｄｇｅ１が２つとも低ければ、ダウン出力（ＤＯＷＮ ｏｕｔｐｕｔ）を生成する。本発明の一実施形態によれば、第１ＡＮＤ６４０は、ｅｄｇｅ１＿ｏｄｄおよびｅｄｇｅ０＿ｏｄｄを受信し、ＵＰ＿ｏｄｄを出力し、第２ＡＮＤ６４２は、反転したｅｄｇｅ１＿ｏｄｄおよび反転したｅｄｇｅ０＿ｏｄｄを受信し、ＤＯＷＮ＿ｏｄｄを出力する。これと同様に、第３ＡＮＤ６４４は、ｅｄｇｅ１＿ｅｖｅｎおよびｅｄｇｅ０＿ｅｖｅｎを受信し、ＵＰ＿ｅｖｅｎを出力し、第４ＡＮＤ６４６は、反転したｅｄｇｅ１＿ｅｖｅｎおよび反転したｅｄｇｅ０＿ｅｖｅｎを受信し、ＤＯＷＮ＿ｅｖｅｎを出力する。前述したように、ＸＯＲおよびＡＮＤゲート６３０－６３６、６４０－６４６は、機能的に等価の他の論理ゲートに代替されてもよい。

【0060】

図７は、本発明の一実施形態による周波数検知器の動作と奇数番目スライスを示すタイミング図である。

【0061】

図７を参照すれば、本発明の一実施形態による周波数検知器は、学習類型を含むデータ信号（Ｄｉｎ）を受信してもよい。本発明の一実施形態においては、例えば、奇数番目スライスの値を示す。したがって、ｅｄｇｅ１＿ｏｄｄおよびｅｄｇｅ０＿ｏｄｄ、次に、ＵＰ＿ｏｄｄおよびＤＯＷＮ＿ｏｄｄを決定するための入力としてＤｏｄｄ、ＸｏｄｄおよびＤｅｖｅｎを用いる。本発明の一実施形態によれば、第１データクロック（ｄｃｌｋｐ）によってＤｏｄｄがサンプリングされ、第１交差クロック（ｘｃｌｋｐ）によってＸｏｄｄがサンプリングされ、第２データクロック（ｄｃｌｋｎ）によってＤｅｖｅｎがサンプリングされる。前述したように、第１データクロック（ｄｃｌｋｐ）、第１交差クロック（ｘｃｌｋｐ）および第２データクロック（ｄｃｌｋｎ）（および、図示を省略した第２交差クロック（ｘｃｌｋｎ））は、９０度の位相差がある。本発明の一実施形態において、第１データクロック（ｄｃｌｋｐ）は、まず、第１データスライサ６１０が入力データストリーム（Ｄｉｎ）をサンプリングするようにし、第１交差クロック（ｘｃｌｋｐ）は、次に、第２データスライサ６１２が入力データストリーム（Ｄｉｎ）をサンプリングするようにし、第２データクロック（ｄｃｌｋｎ）は、３番目に、第３データスライサ６１４が入力データストリーム（Ｄｉｎ）をサンプリングするようにする。次に、データ整列回路６２０を用いてＤｏｄｄ１、Ｘｏｄｄ１およびＤｅｖｅｎ１を整列させることによって、次の処理に備える。

【0062】

本発明の一実施形態において、第１時刻ｔ０に、Ｄｏｄｄは低い値に下がるが、これは、データストリーム（Ｄｉｎ）が低い値の時、第１データクロック（ｄｃｌｋｐ）が第１データスライサ６１０にデータストリーム（Ｄｉｎ）をサンプリングさせるからである。一方、第１時刻ｔ０に、ＸｏｄｄおよびＤｅｖｅｎは２つとも高い値に切替えられるが、これは、データストリーム（Ｄｉｎ）が高い値の時、第１交差クロック（ｘｃｌｋｐ）が第２データスライサ６１２にデータストリーム（Ｄｉｎ）をサンプリングさせ、これと同様に、データストリーム（Ｄｉｎ）が高い値の時、第２データクロック（ｄｃｌｋｎ）が第３データスライサ６１４にデータストリーム（Ｄｉｎ）をサンプリングさせるからである。したがって、ｅｄｇｅ１＿ｏｄｄは高い値に切替えられ、ｅｄｇｅ０＿ｏｄｄは低い値に切替えられる（例えば、これは、ｅｄｇｅ１＿ｏｄｄがＤｏｄｄ ＸＯＲ Ｘｏｄｄと同一であり、ｅｄｇｅ０＿ｏｄｄはＸｏｄｄ ＸＯＲ Ｄｅｖｅｎと同一であるからである）。ｅｄｇｅ１＿ｏｄｄが高い値であり、ｅｄｇｅ０＿ｏｄｄが低い値であるので、周波数エラーが検知されず、出力（ＵＰ＿ｏｄｄ、ＤＯＷＮ＿ｏｄｄ）はすべて低い値になり、これは、自己クロックが入力データストリーム（Ｄｉｎ）の正常周波数を有していることを表す。

【0063】

本発明の一実施形態によれば、自己クロックが過度に遅くて入力データストリーム（Ｄｉｎ）のサンプリングが低速で（ｔｏｏ ｓｌｏｗｌｙ）行われる。例えば、時刻ｔ１に、Ｄｏｄｄは低い値であり得るが、これは、データストリーム（Ｄｉｎ）が低い値の時、第１データクロック（ｄｃｌｋｐ）が第１データスライサ６１０にデータストリーム（Ｄｉｎ）をサンプリングさせるからである。一方、Ｘｏｄｄは高い値であり得るが、これは、データストリーム（Ｄｉｎ）が高い値の時、第１交差クロック（ｘｃｌｋｐ）が第２データスライサ６１２にデータストリーム（Ｄｉｎ）をサンプリングさせるからである。この場合、Ｄｅｖｅｎは低い値に切替えられ、これは、データストリーム（Ｄｉｎ）が低い値の時、第２データクロック（ｄｃｌｋｎ）が第３データスライサ６１４にデータストリーム（Ｄｉｎ）をサンプリングさせるからである。したがって、本発明の一実施形態によれば、ｅｄｇｅ１＿ｏｄｄとｅｄｇｅ０＿ｏｄｄの値がすべて高く、ＵＰ＿ｏｄｄ信号を出力して自己クロックの速度を高めることができる。一方、本発明の一実施形態によれば、自己クロックが過度に速く、入力データストリームのサンプリングが過速で（ｔｏｏ ｑｕｉｃｋｌｙ）行われる。例えば、時刻ｔ２に、ｅｄｇｅ１＿ｏｄｄとｅｄｇｅ０＿ｏｄｄがすべて低い値であり得るが、これは、Ｄｏｄｄ、ＸｏｄｄおよびＤｅｖｅｎがすべて低い値であるので、ダウン信号が生成されるからである。これと同様に、時刻ｔ３に、ＤＯＷＮ＿ｏｄｄは再び高い値になり得、これは、ｅｄｇｅ１＿ｏｄｄとｅｄｇｅ０＿ｏｄｄが再び低い値になるからである。時刻ｔ２、ｔ３にデータ切替がないということは、入力データストリーム（Ｄｉｎ）の学習類型に比べてクロック周波数が過速であることを意味する。

【0064】

図８は、本発明の一実施形態によるバンバン位相検知器（ｂａｎｇ ｂａｎｇ ｐｈａｓｅ ｄｅｔｅｃｔｏｒ：ＢＢＰＤ）と統合された周波数検知器を有するクロックおよびデータ復旧回路を示す。

【0065】

図８を参照すれば、本発明の一実施形態によるクロックおよびデータ復旧回路（ｃｌｏｃｋ ａｎｄ ｄａｔａ ｒｅｃｏｖｅｒｙ ｃｉｒｃｕｉｔ）８００は、バンバン位相検知器８２０と、統合された周波数検知器８３０とを含んでもよい。本発明の一実施形態による周波数検知器８３０は、バンバン位相検知器８２０と類似して動作してもよい。例えば、バンバン位相検知器８２０および周波数検知器８３０は、自己クロックによって動作する１つ以上のスライサ（例えば、図６を参照して前述したスライサ６１０－６１６）と接続される。本発明の一実施形態によれば、バンバン位相検知器８２０および周波数検知器８３０は、ｅｄｇｅ０とｅｄｇｅ１によって動作してもよい。

【0066】

本発明の一実施形態によれば、バンバン位相検知器８２０は、ｅｄｇｅ０とｅｄｇｅ１がすべて低い値であれば、バンバン位相検知器８２０の出力が無くなる方式で動作する。バンバン位相検知器８２０は、ｅｄｇｅ１が低い値であり、ｅｄｇｅ０が高い値であれば、ダウン（ＤＯＷＮ）を出力する。一方、ｅｄｇｅ１が高い値であり、ｅｄｇｅ０が低い値であれば、バンバン位相検知器８２０は、アップ（ＵＰ）を出力する。したがって、本発明の一実施形態による周波数検知器８３０は、ｅｄｇｅ０が反転すると、バンバン位相検知器８２０と同一の方式で動作する。

【0067】

本発明の一実施形態によれば、クロックおよびデータ復旧回路８００は、位相／周波数選択回路８３５を含んでもよい。例えば、本発明の一実施形態によれば、位相／周波数選択回路８３５は、モード選択信号を受信するＡＮＤゲートを含んでもよい。モード選択信号は、例えば、周波数取得モードの比例制御経路８５５を動作しない状態にしてもよい。例えば、モード選択信号が（周波数取得モードを示す）低い値（ＬＯＷ）のとき、周波数検知器８３０の出力で、積分器８５０だけを動作させ、モード選択信号が（位相取得／追跡モードを示す）高い値（ＨＩＧＨ）のとき、位相／周波数選択回路８３５の出力がバンバン位相検知器８２０の出力を追跡することで、比例制御経路８５５を動作させてもよい。このようにすることで、クロックおよびデータ復旧回路８００は、（例えば、周波数検知器８３０を用いて動作する）周波数取得モード、または、（例えば、バンバン位相検知器８２０を用いて動作する］位相取得／追跡モードで動作するように設定されてもよい。

【0068】

本発明の一実施形態によれば、クロックおよびデータ復旧回路８００は、積分器８５０（例えば、チャージポンプ）とともに用いられ、バンバン位相検知器８２０が動作中に電圧制御発振器８６０に調整電圧を提供する減速器（ｄｅｃｉｍａｔｏｒ）８４０を含んでもよい。

【0069】

図９は、本発明の一実施形態によるバンバン位相検知器と周波数検知器との組合せを示す。バンバン位相検知器と周波数検知器との組合せは、バンバン位相検知器と周波数検知器とを組合せた回路と呼んでもよい。本明細書等において、バンバン位相検知器と周波数検知器と統合された周波数検知器、バンバン位相検知器と統合された周波数検知器を有するクロックおよびデータ復旧回路、または、バンバン位相検知器と周波数検知器とを組合せた回路は、位相／周波数検知器回路と呼んでもよい。

【0070】

図９を参照すれば、本発明の一実施形態によるバンバン位相検知器と周波数検知器との組合せ（以下、「検知器組合せ」という）９００は、モード選択信号によって、周波数検知モードと位相検知モードとの間を切替えることができる。本発明の一実施形態によれば、モード選択信号は、ＸＯＲゲートをトグル（ｔｏｇｇｌｅ）して、検知器組合せ９００がバンバン位相検知器または周波数検知器として動作する時間を選択してもよい。例えば、バンバン位相検知器と周波数検知器との組合せ９００は、上述した周波数検知器６００と同一であるか、類似の部分を多く含む。例えば、バンバン位相検知器と周波数検知器との組合せ９００は、第１データクロック（ｄｃｌｋｐ）、第１交差クロック（ｘｃｌｋｐ）、第２データクロック（ｄｃｌｋｎ）および第２交差クロック（ｘｃｌｋｎ）などのクロックによって動作するスライサ９１０－９１６を含む。本発明の一実施形態によれば、データ整列（Ｄａｔａ ａｌｉｇｎ）回路９２０、９２２は、スライサ９１０－９１６の出力の位相を整列する。

【0071】

本発明の一実施形態によれば、組合せ論理回路９３０は、位相検知モードおよび周波数検知モードの２つともにおいて、偶数番目および奇数番目アップ／ダウン信号（ＵＰ ａｎｄ ＤＯＷＮ ｓｉｇｎａｌｓ）を生成する。例えば、図６を参照して説明した本発明の一実施形態と類似して、組合せ論理回路９３０は、２つの隣接したＤｉｎサンプルが同一の時または略同一の時を決定し、ｅｄｇｅ１＿ｏｄｄ／ｅｄｇｅ１＿ｅｖｅｎおよびｅｄｇｅ０＿ｏｄｄ／ｅｄｇｅ０＿ｅｖｅｎ信号を生成してもよく、モードに応じて、ｅｄｇｅ０の値が反転してもよい。例えば、ＢＢＰＤモードがイネーブルであれば、（例えば、ＸＯＲゲートを用いて）ｅｄｇｅ０の値を反転させてもよい。本発明の一実施形態によれば、図６に示した本発明の一実施形態と同様に、組合せ論理回路９３０は、第１ＸＯＲ９３２と、第２ＸＯＲ９３４と、第３ＸＯＲ９３６と、第４ＸＯＲ９３８と、第１ＡＮＤ９４０と、第２ＡＮＤ９４２と、第３ＡＮＤ９４４と、第４ＡＮＤ９４６とを含む。本発明の一実施形態によれば、組合せ論理回路９３０はまた、モード選択信号によって、ＢＢＰＤと周波数検知モードとの間を切替えるための１つ以上の選択回路９４８、９５０を含む。例えば、本発明の一実施形態によれば、選択回路９４８、９５０は、第５ＸＯＲ９４８および第６ＸＯＲ９５０を含むことができ、第５ＸＯＲ９４８および第６ＸＯＲ９５０それぞれは、モード選択信号を受信し、それによってｅｄｇｅ０＿ｅｖｅｎ／ｏｄｄ値を反転させる。

【0072】

例えば、本発明の一実施形態によれば、第５ＸＯＲ９４８は、ｅｄｇｅ０＿ｏｄｄ信号およびモード選択信号を受信し、第１ＡＮＤ９４０および第２ＡＮＤ９４２に出力を提供してもよい。これと同様に、第６ＸＯＲ９５０は、ｅｄｇｅ０＿ｅｖｅｎ信号およびモード選択信号を受信し、第３ＡＮＤ９４４および第４ＡＮＤ９４６に出力を提供してもよい。したがって、モード選択信号を用いて、検知器組合せ９００の動作をバンバン位相検知器または周波数検知器の間でトグルするようにしてもよい。

【0073】

図１０は、本発明の一実施形態によるバンバン位相検知器と周波数検知器との組合せを示す。

【0074】

図１０を参照すれば、本発明の一実施形態によるバンバン位相検知器と周波数検知器との組合せ（以下、「検知器組合せ」という）１０００は、モード選択信号によって、周波数検知モードと位相検知モードとの間を切替えることができる。本発明の一実施形態によれば、モード選択信号は、ＸＯＲゲートをトグル（ｔｏｇｇｌｅ）して、検知器組合せ１０００がバンバン位相検知器または周波数検知器として動作する時間を選択してもよい。例えば、検知器組合せ１０００は、上述した周波数検知器６００およびバンバン位相検知器と周波数検知器との組合せ９００と同一であるか、類似の部分を多く含む。例えば、バンバン位相検知器と周波数検知器との組合せ１０００は、第１データクロック（ｄｃｌｋｐ）、第１交差クロック（ｘｃｌｋｐ）、第２データクロック（ｄｃｌｋｎ）および第２交差クロック（ｘｃｌｋｎ）などのクロックによって動作するスライサ１０１０－１０１６を含む。本発明の一実施形態によれば、データ整列（Ｄａｔａ ａｌｉｇｎ）回路１０２０、１０２２は、スライサ１０１０－１０１６の出力の位相を整列する。

【0075】

本発明の一実施形態によれば、組合せ論理回路１０３０は、偶数番目および奇数番目アップ／ダウン信号（ＵＰ ａｎｄ ＤＯＷＮ ｓｉｇｎａｌｓ）を生成する。例えば、図６を参照して説明した本発明の一実施形態と類似して、組合せ論理回路１０３０は、２つの隣接したＤｉｎサンプルが同一の時点を決定してもよく、モードに応じて、ＸＯＲゲート１０４０、１０４２、１０３４、１０３６を用いる前に、ＤｅｖｅｎおよびＤｏｄｄ値を反転させてもよい。第７ＸＯＲ１０５２および第８ＸＯＲ１０５４は、ＢＢＰＤモードでＤｅｖｅｎ１およびＤｏｄｄ２の値を通過させ、周波数検知モードでＤｅｖｅｎ１およびＤｏｄｄ２の値を反転させる。

【0076】

本発明の一実施形態によれば、組合せ論理回路１０３０は、第１ＸＯＲ１０３２と、第２ＸＯＲ１０３４と、第３ＸＯＲ１０３６と、第４ＸＯＲ１０３８と、第５ＸＯＲ１０４０と、第６ＸＯＲ１０４２と、第１ＡＮＤ１０４４と、第２ＡＮＤ１０４６と、第３ＡＮＤ１０４８と、第４ＡＮＤ１０５０とを含む。上述したように、本発明の一実施形態によれば、組合せ論理回路１０３０はまた、モード選択信号によって、ＢＢＰＤと周波数検知モードとの間を切替えるための第７ＸＯＲ１０５２および第８ＸＯＲ１０５４を含む。

【0077】

例えば、本発明の一実施形態によれば、第７ＸＯＲ１０５２は、Ｄｅｖｅｎ１信号およびモード選択信号（例えば、反転したモード選択信号）を受信し、第２ＸＯＲ１０３４および第３ＸＯＲ１０３６に出力を提供してもよい。これと同様に、第８ＸＯＲ１０５４は、Ｄｏｄｄ２信号およびモード選択信号（例えば、反転したモード選択信号）を受信し、第５ＸＯＲ１０４０および第６ＸＯＲ１０４２に出力を提供してもよい。本発明の一実施形態によれば、第１ＡＮＤ１０４４は、第１ＸＯＲ１０３２および第３ＸＯＲ１０３６の出力を受信し、第２ＡＮＤ１０４６は、第２ＸＯＲ１０３４および第３ＸＯＲ１０３６の出力を受信し、第３ＡＮＤ１０４８は第４ＸＯＲ１０３８および第６ＸＯＲ１０４２の出力を受信し、第４ＡＮＤ１０５０は、第５ＸＯＲ１０４０および第６ＸＯＲ１０４２の出力を受信する。

【0078】

本発明の一実施形態によれば、第３ＸＯＲ１０３６は、Ｄｏｄｄ１信号および第７ＸＯＲ１０５２の出力を受信する。第６ＸＯＲ１０４２は、Ｄｅｖｅｎ２信号および第８ＸＯＲ１０５４の出力を受信する。

【0079】

図１１は、本発明の一実施形態によるバンバン位相検知器および周波数検知器の組合せの奇数番目データ出力を示す真理値表である。偶数番目データに対する真理値表も同様に生成できることは当業者に自明である。

【0080】

図１１を参照すれば、本発明の一実施形態によれば、バンバン位相検知器および周波数検知器は、バンバン位相検知器（ＢＢＰＤ）モードまたは周波数検知器モードで動作してもよい。本発明の一実施形態において、“１”は論理ハイ（ｌｏｇｉｃ ＨＩＧＨ）出力を示し、“０”は論理ロー（ｌｏｇｉｃ ＬＯＷ）出力を示す。例えば、周波数検知器モードで動作する時には、Ｄｏｄｄ、Ｘｏｄｄ、Ｄｅｖｅｎがすべて０であれば、ｅｄｇｅ０とｅｄｇｅ１も０になり、ＤＮ出力は１になる、つまり、アサート（ａｓｓｅｒｔｅｄ）されてもよく、ＢＢＰＤとして動作する時には、同一の入力でも、ＤＮ出力は０になってもよい。

【0081】

上記で多様な実施形態に関する説明を提供するために様々な条件が特定されてもよく、このような特定の条件またはこれと同等の条件が特定されなくてもよい。また、本発明の趣旨と範囲を逸脱することなく、ここで説明した２つ以上の実施形態を適宜組み合わせてもよい。また、これとは異なり、本発明の属する技術分野で公知である構造および装置は、様々な実施形態が不必要に不明瞭になることを避けるため、例えばブロック図として示され、詳細な説明は省略される。

【0082】

本発明の一実施形態において、部分、層、領域、成分などが、他の部分、層、領域、成分の「上に」あるか、「接続されて」いると記載する場合、「直に」上にあるか、または「直接」接続されている場合のみならず、それぞれの間に他の部分、層、領域、成分などがさらに介在している場合も含んでもよい。また、「真上に」あるか、「直接接続」されていると記載されている場合、それぞれの間に他の部分がないことを意味する。一方、成分間の関係を示す他の表現、例えば、「間」、「間に直に」、「隣接」、「直に隣接」なども同様に解釈される。また、ある部分または層が異なる２つの部分または層の「間」にあると表現した時、２層の間に当該層だけがあってもよく、１つ以上の他の層がさらにあってもよい。

【0083】

本明細書等において使用された用語は、特定の実施形態を説明する目的で使用するに過ぎず、本発明を限定しようとするものではない。また、数を特に言及しなければ、単数または複数の場合をすべて含む。ある特徴、段階、動作、部分、成分などを「含む」という表現は、当該部分以外に、他の特徴、段階、動作、部分、成分なども包含できることを意味する。「および／または」という表現は、挙げられたものの１つまたはそれ以上のすべての組合せを含む。

【0084】

本明細書等において、例えば、「実質的に」、「約」、「大体」およびこれと類似する表現は、近似を示す表現に過ぎず、「程度」を表すのではなく、本発明の属する技術分野で公知である測定値または計算値の固有の誤差を説明するために使用される。「約」や「大体」という表現は、言及した値とその値に対する許容可能な誤差範囲内の平均を含むものであって、当該測定値と特定量の測定に関連する誤差（例：測定システムの限界）を考慮して当業者が決定してもよい。例えば、「約」は、１つ以上の標準偏差または当該値の±３０％、２０％、１０％、５％以内を意味してもよい。本発明の一実施形態を説明する時に使用する「できる」という表現は、「本発明の１つ以上の実施形態」に適用可能であることを意味する。「使用」、「利用」などは、これと類似の他の表現とともに類似の意味で使用される。

【0085】

特定の実施形態を異なる形態で実現する場合、特定のプロセスの順序が説明した順序と異なっていてもよい。例えば、連続して実行すると説明した２つのプロセスを同時にまたは説明した順序と逆に実行することもできる。

【0086】

本明細書等において、本発明の一つ以上の実施形態を、本発明の一実施形態の図式的な構造および／または中間構造を示す断面図を参照して様々な実施形態について説明した。図示された形状は、例えば、製造技術および／または許容誤差によって多様に変更または変化可能である。また、本明細書等において記載された特定の構造または機能に関する説明は、本発明の概念を例示する実施形態を説明しているに過ぎず、特定の形態に限定されるものではない。例えば、製造方法による形状の変化も含むと解釈しなければならない。例えば、注入領域の形状を長方形で例示したとしても、注入領域の形状は、一般的に、丸みをおびていてもよく、曲がっていてもよく、注入濃度は、注入領域と非注入領域との境界で二進的に急激に変化するのではなく、濃度勾配をなしつつ徐々に変化しうる。これと同様に、注入で埋没領域を形成する場合、注入の起きる表面と埋没領域との間の領域にも粒子またはイオンが注入されうる。そのため、図面に示した領域の形状は概略的なものであって、実際の形状を示したものではなく、その形状に限定しようとするものでもない。

【0087】

本発明の一実施形態により説明した回路、方法などを含む電子装置、電気装置および／または他の関連装置または部分は、適切なハードウェア、ファームウェア（例：応用注文型集積回路）、ソフトウェアまたはこれらを組合せて実装してもよい。例えば、これら装置の様々な構成要素を１つの集積回路チップに実装してもよく、互いに異なる集積回路チップに実装してもよい。また、これら装置の様々な構成要素を可撓性印刷回路フィルム、テープキャリアパッケージ（ＴＣＰ：ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ）、印刷回路基板などに実装してもよく、１つの基板上に実装してもよい。さらに、これら装置の様々な構成要素は、ここで説明した様々な機能を行うためにコンピュータプログラム命令を実行し、他のシステム要素と相互作用する１つ以上のコンピュータ装置内にある１つ以上のプロセッサで実行されうるプロセスまたはスレッド（ｔｈｒｅａｄ）であってもよい。コンピュータプログラム命令は、ＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などの標準メモリ装置を用いるコンピュータ装置に実装されたメモリに保存される。それだけでなく、当業者は、本発明の一実施形態の概念と範囲を逸脱することなく様々なコンピュータ装置の機能を１つのコンピュータ装置に結合すること、または統合すること、特定のコンピュータ装置の機能を１つ以上の他のコンピュータ装置に分散することもできる。

【0088】

また、特別な言及がない限り、本明細書等で使用する（技術的、科学的用語を含む）すべての用語は、本発明の属する技術分野における当業者が知っているものと同一の意味を有している。一般に使用される、例えば、辞書に定義された用語などの用語は、関連技術分野および／または本明細書等における意味と一致する意味を有すると解釈し、本明細書等で明示しない限り、理想的または過度に厳しい意味で解釈されてはならない。

【0089】

以上で説明したものは、本発明の一実施形態であり、ここで説明されたものに限定されない。本明細書等において、本発明のいくつかの実施形態について説明したが、当業者であれば、本明細書等において、説明された実施形態で提示した新たな内容と効果を実質的に逸脱しない範囲で各実施形態を変化させることができる。したがって、あらゆる変形または変化は、本発明の範囲である特許請求の範囲に含まれる。特許請求の範囲の機能的な表現は、本明細書等において言及した機能を行う構造とその構造的等価物および等価構造物を含むためのものである。以上の説明は、本発明の実施形態に関するものであり、特定の実施形態に限定されず、本明細書等において説明された実施形態の変形および類似の実施形態も、本発明の特許請求の範囲に属するものある。本発明は、特許請求の範囲によって定義され、等価物もここに含まれる。

【符号の説明】

【0090】

１１０：データおよび交差スライサ
１２０、８２０：バンバン位相検知器
１３０、８６０：電圧制御発振器
１４０：チャージポンプ
１５０：周波数取得回路
２００、３１０：切替検知器
２１０：ｄ－フリップフロップ
２２０、６３２、６３４、６３６、６３８、９３２、９３４、９３６、９３８、９４８、９５０：排他的論理和（ＸＯＲ）
２３０：リタイマ
３００、６００、８３０：周波数検知器
３２０、３３０：遅延回路
３４０、４００、６３０、９３０：組合せ論理回路
４１０：ダウン論理回路
４２０：アップ論理回路
６１０、６１２、６１４、６１６：データスライサ
６２０、６２２、９２０、９２２：データ整列回路
６４０、６４２、６４４、６４６、９４０、９４２、９４４、９４６：ＡＮＤ
８００：クロックおよびデータ復旧回路
８３５：位相／周波数選択回路
８４０：減速器
８５０：積分器
８５５：比例制御経路
９００：バンバン位相検知器と周波数検知器との組合せ

【図1】

【図2A】

【図2B】

【図3】

【図4A】

【図4B】

【図5A】

【図5B】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】