特許 7433758 デジタル電力増幅回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-09

(45)【発行日】2024-02-20

(54)【発明の名称】デジタル電力増幅回路

(51)【国際特許分類】

   H03F 3/217 20060101AFI20240213BHJP

   H03F 3/68 20060101ALI20240213BHJP

   H03M 1/66 20060101ALI20240213BHJP

【ＦＩ】

H03F3/217 180

H03F3/68 220

H03M1/66 C

【請求項の数】 8

【外国語出願】

(21)【出願番号】P 2018209376

(22)【出願日】2018-11-07

(65)【公開番号】P2019106701

(43)【公開日】2019-06-27

【審査請求日】2021-11-05

(31)【優先権主張番号】17207392.6

(32)【優先日】2017-12-14

(33)【優先権主張国・地域又は機関】EP

(73)【特許権者】

【識別番号】508223789

【氏名又は名称】スティヒティング・イメック・ネーデルラント

【氏名又は名称原語表記】Ｓｔｉｃｈｔｉｎｇ ＩＭＥＣ Ｎｅｄｅｒｌａｎｄ

(74)【代理人】

【識別番号】100101454

【弁理士】

【氏名又は名称】山田 卓二

(74)【代理人】

【識別番号】100112911

【弁理士】

【氏名又は名称】中野 晴夫

(72)【発明者】

【氏名】バ・アオ

【審査官】▲高▼橋 徳浩

(56)【参考文献】

【文献】米国特許第０５５９４４４３（ＵＳ，Ａ）

【文献】特開２００４－３０４５３６（ＪＰ，Ａ）

【文献】特開２００５－３０４００７（ＪＰ，Ａ）

【文献】特開昭５６－１０５３１１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１４／０２６６８３４（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１５／０００９０５８（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｍ １／００

Ｈ０４Ｍ ９９／００

Ｈ０３Ｆ１／００－Ｈ０３Ｆ３／７２

Ｈ０３Ｍ１／００－Ｈ０３Ｍ１／８８

Ｈ０４Ｂ１／０２－Ｈ０４Ｂ１／０４

Ｈ０４Ｂ１／３８－Ｈ０４Ｂ１／５８

Ｈ０４Ｍ１／２４－Ｈ０４Ｍ１／８２

(57)【特許請求の範囲】

【請求項1】

デジタルコードの第１ストリームを受信し、前記第１ストリームと遅延した前記第１ストリームとの差によって、前記第１ストリームからデジタルコードの第２ストリームを生成し、第１クロックレートで、前記第１及び第２ストリームの前記デジタルコードを復号する復号部を有する復号部（３）と、
前記第１ストリームの前記復号されたデジタルコードを受信し、位相情報を含むクロック信号で前記第１ストリームの復号されたデジタルコードを変調する主デジタル電力増幅器（５）と、
前記第１クロックレートより高い第２クロックレートで前記第２ストリームが前記復号されたデジタルコードをアップサンプリングするアップサンプリング部（４）と、
前記第２クロックレートでアップストリームされた前記第２ストリームの前記復号されたデジタルコードを受信し、位相情報を含むクロック信号で前記第２ストリームの復号されたデジタルコードを変調する副デジタル電力増幅器（６）と、
前記主デジタル電力増幅器の主出力信号と、前記副デジタル電力増幅器の副出力信号とを合計する合計部と、
を備え、
前記デジタルコードの第１及び第２ストリームは、前記合計された主出力信号と副出力信号との振幅情報を含む直接デジタルRF変調器用のデジタル電力増幅回路。

【請求項2】

前記復号部が、
デジタルコードの前記第１ストリームを遅延させる手段と、
前記第１ストリームと遅延した前記第１ストリームとの前記差を決定する減算手段と、
を備える請求項１に記載のデジタル電力増幅回路。

【請求項3】

前記副デジタル電力増幅器（６）は、前記主デジタル電力増幅器よりも高分解能である
請求項１又は２に記載のデジタル電力増幅回路。

【請求項4】

前記第１クロックレートと前記第２クロックレートは、一のクロックから得られる
請求項１又は２に記載のデジタル電力増幅回路。

【請求項5】

前記一のクロックを備える請求項４に記載のデジタル電力増幅回路。

【請求項6】

複数のアップサンプリング部（４，１４）と複数の副デジタル電力増幅回路（６，１６）とをさらに備える
請求項１乃至５のいずれか１に記載のデジタル電力増幅回路。

【請求項7】

各アップサンプリング部は、それぞれデジタルコードを受信すると、前記デジタルコードを前記第１クロックレートよりも高いそれぞれのクロックレートにアップサンプリングする
請求項６に記載のデジタル電力増幅回路。

【請求項8】

請求項１乃至７のいずれか１に記載のデジタル電力増幅回路を備える無線装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、一般的に、RFデジタル／アナログ変換器（RF-DAC）及びデジタル電力増幅器に関する。

【背景技術】

【0002】

ナノスケールのCMOSは、最新の信号処理部に絞り込むことが可能な演算能力のおかげで、顧客に多くの高速アプリケーションをもたらす。残念ながら、CMOSトランジスタ固有のアナログ特性はデジタル部分の進歩には追いつかない。出力インピーダンス、供給対閾値または固有の利得のようなCMOSトランジスタのパラメータは、進歩したCMOSの技術ノードと共に典型的に悪化する。

【0003】

重要な適用分野の一例は、デジタル無線通信機である。近年の通信方式は無線送信機において厳しい条件を課す。RFで動作される送信機は、高効率を維持すると同時に、RFバンド幅、線形性、帯域外雑音等のハード構成を兼ね備える必要がある。その結果、一の技術ノードから他へのアナログRF送信機の移植は複雑であり、したがって、時間がかかり、かつ、費用がかかる。そのため、送信機は、可能な限り最小限のアナログ回路を有することが要求される。加えて、無線送信機は、CMOS技術の進歩に応じて拡張性あるものであることが望まれる。

【0004】

このアナログRF送信機の問題に対処するため、新しい一群の、RF送信機、デジタル送信機（併せて、RF-DACまたはダイレクトデジタルRF変調器、DDRMについても言及する）も選択される。デジタル送信機は、先進のCMOS技術により適しており、かつ、種々のCMOS技術ノードに最適に縮小（拡大）されたデジタル回路に特徴づけられる。それらのアナログ部分と対照的に、デジタル送信器の能力は、本質的にCMOS技術の拡大と共に向上する。

【0005】

第１デジタル通信機は、極性構造に基づき、この極性構造は、位相変調局部発信器（LO）信号が多数のDDRM部に入力され、増幅変調は、これらのDDRMユニット増幅器を許可または不許可（スイッチオンまたはオフ）することで実行され、続いて、それらの出力電力を合わせ、RFアナログ信号に変調する。その後、２つのこのようなデジタル増幅変調器で構成されるCartesian DDRM構造は、同位相（I）及び直角位相（Q）の信号を個々のLO位相で変調するため、デジタル送信器に用いられていた。これら２つのデジタル増幅変調器の出力は、送信のためにアンテナに入力される前に合計される。

【0006】

DACと同様に、デジタル電力増幅器は、デジタル入力振幅コードを振幅変調RFキャリアに変換する。デジタル-アナログ変換では、クロック周波数が多重の場合にクロックエリアシングの生成が避けられない。

【0007】

エリアシングの影響を軽減するため、サンプリングレートを増やす必要がある。量子化雑音量の制御を継続するため、精度を高める必要がある。量子化雑音の総量はデジタル-アナログ分解能／精度のみに関係するが、サンプリングレートの増加は量子化雑音を広い帯域幅に広げ、それにより、量子化雑音密度は低下される。

【0008】

米国特許出願公開第２０１０／１３５３６８号公報では、これらの問題に関係する。離散時間入力サンプルストリームは、ランダムに選択された高周波数ノイズの付加を利用して、時間的整合でアップサンプル／補間される。アップサンプルの方法は、二次の補間器を利用する。それは、離散時間入力サンプルストリームの派生物を必要とする、それにより、従来の補間器を超えて、補間の別の命令を効果的に供給する。補間信号を出力する前、積分器は、補間サンプルを微分する。派生物及び微分器のブロックの間で行われる各処理は、補間の追加指示を効果的に供給する。丸め込みの後に出力に現れるスペクトルの再生の促進を除去するために、高周波数ノイズ（例えば、ディザリング）が、分化したサンプルに加えられる。異なる経路で処理される位相／周波数の両方及び振幅サンプルの時間の調整のため、遅延の調整は、分化したサンプルにされる。

【0009】

米国特許第７６６８２４９号公報では、DDRAMのデジタル直角位相率変換器とオーバーサンプリング補間器が開示される。デジタル直角位相変調データは、一のクロックレートで入力され、オーバーサンプルデジタル直角位相変換データは高クロックレートで出力される。レート変換及びオーバーサンプル補間は、複数クロック周波数に適合させたシステムで利用されており、低いひずみの変調信号の生成を行っていた。この直列のマルチレート方法では、全てのデータは最高クロック周波数にアップサンプルされる。

【0010】

上述した方法によると、デジタル回路で高い電力消費を犠牲にして、最終的に全てのデータを最高クロック周波数によりアップサンプリングする結果になる。

【0011】

したがって、改良された帯域外スペクトル純度が高い回路で、これらの問題を軽減又は改善することが要求される。

【発明の概要】

【0012】

本発明の実施形態では、電力効率が残存する場合に、帯域外alias tonesを減少するデジタル電力増幅回路を提供することを目的とする。

【0013】

上述した目的は、本発明による方法よって解決することができた。

【0014】

第１の態様の本発明に係るデジタル信号増幅回路は、デジタルコードの第１ストリームを受信し、前記第１ストリームからデジタルコードの第２ストリームを生成し、第１クロックレートで、前記第１及び第２ストリームの前記デジタルコードを復号する復号部を有する復号部と、前記第１ストリームの前記デコードされたデジタルコードを受信する主デジタル電力増幅器と、前記第１クロックレートより高い第２クロックレートで前記第２ストリームが前記デコードされたデジタルコードをアップサンプリングするアップサンプリング部と、前記第２クロックレートでアップストリームされた前記第２ストリームの前記デコードされたデジタルコードを受信する副デジタル電力増幅器と、前記主デジタル電力増幅器の主出力信号と、前記副デジタル電力増幅器の副出力信号とを合計する合計部と、を備える。

【0015】

この提案する方法により、帯域外スペクトルの排出を低減することができる。主デジタル電力増幅器のよりも高いクロックレートの副デジタル電力増幅器を少なくとも１つ配置することで、出力に合計信号を得ることができる。

【0016】

好ましい実施形態では、デジタルコードの前記第２ストリームは、第１ストリームと遅延した第１ストリームとの差によって生成される。一の実施形態では、第２ストリームは、第１ストリームと第１ストリームの遅延との相違から得られる。

【0017】

好ましいデジタル電力増幅回路は、デジタルコードの第１ストリームを遅延させる手段と、第１ストリームと遅延した第１ストリームとの差を決定する減算手段とを備える。

【0018】

好ましい実施形態では、副デジタル電力増幅器は、主デジタル電力増幅器よりも高分解能である。

【0019】

実施形態は、第１クロックレートと第２クロックレートは、一のクロックから得られる。前記同一のクロックは、デジタル電力増幅回路に含まれることが有益である。

【0020】

実施形態は、デジタルコードとして、主出力信号と副出力信号との合計値を少なくとも含む。

【0021】

他の実施形態に係るデジタル電力増幅回路は、複数のアップサンプリング部及び複数の副デジタル電力増幅器を備える。各アップサンプリング部は、自身のアップサンプリング要因により実行されることが好ましい。

【0022】

好ましい実施形態では、デジタルコードは位相情報を含むクロック信号を変換する。

【0023】

他の態様の本発明に係る無線装置は、上述したデジタル電力増幅回路を備える。

【0024】

本発明及び従来技術に対して有益な点を要約するために、本発明の目的及び利点について上述した。もちろん、必ずしもこれらの全ての目的及び利点は、発明の実施形態に従って達成されるものではない。したがって、例えば、ここで示された１つまたは一連の利点を実現または最適化する態様であれば、ここで示された他の又は他の一連の目的を達成しなくとも、当業者は発明が具現化された又は実行されたと認識するであろう。

【0025】

上述のまた他の態様の発明は、後述される実施形態を参照して明らかとなり、説明される。

【図面の簡単な説明】

【0026】

【図1】本発明の実施形態にかかるデジタル電力増幅回路に関する一般的な構成図である。

【図2】主デジタル電力増幅器よりも高いクロックレートで実行される副デジタル電力増幅器の効果を示す図である。

【図3】第１エイリアストーンの副デジタル電力増幅器の有益な効果を示す図である。

【図4】本発明の実施形態に係るデジタル電力増幅回路が複数の副デジタル信号増幅器と複数のアップストリーム部とを備える図である。

【図5】本発明の実施形態に係るデジタル電力増幅回路を備える実施形態に係る無線装置を示す図である。

【図6】図5の破線部内のデジタル電力増幅器とアップサンプル部の詳細な図である。

【発明を実施するための形態】

【0027】

この発明の一例について、以下の図面を参照して説明する。各図において、類似の構成には、類似の符号を付す。

【0028】

本発明について好ましい実施形態及び参考図を参照して説明するが、本発明は、これに限定されず、請求項の記載によって定められる。

【0029】

また、本説明及び請求項に記載の第１、第２等の語は、特徴が類似の構成について利用され、時間的、空間的に順位付け又はその他の方法で連続を示すために必須ではない。使用する用語は適切な状況に応じて置換可能であり、ここで記載される発明の実施形態は、後述される又は図示されるシーケンスとは他の方法で実現されてもよい。

【0030】

請求項中の「備える」の語は、以降に列挙される手段に限定して解釈されるべきではなく、他の構成やステップを含むことを除外するものではない。したがって、所定の特徴、値、ステップ又は構成を用いて説明するが、他の一又は複数の特徴、値、ステップ若しくは構成、又は、これらのグループの追加を除外するものではない。そのため、「装置は、A部とB部を備える」の文言の範囲は、装置が単にA部とB部とから成ることを限定するものではない。これは、本発明に関して、装置に関連する部がAとBとであることを意味する。

【0031】

本明細書において、「実施形態」は、本発明の少なくとも一の実施形態に含まれる特定の特徴、構成又は特性が表現される実施形態に関して意味するものである。したがって、明細書の各所に記載される「実施形態において」の表現は、同一の実施形態をすべて参照する必要はなく、しかし、参照してもよい。さらに、特定の特徴、構成又は特性は、適切な方法によって、実施形態に記載される内容に基づいて当業者に明らかな事項を合わせてもよい。

【0032】

同様に、本発明の一例である実施形態に関する記載の本発明の種々の特徴は、説明の合理化のため、一の又は複数の発明の特徴の理解を助けるため、一の実施形態、図面、又は説明においてグループとされる。この開示の方法は、しかしながら、この開示方法は、発明を示すものとして理解されるのではなく、請求項の発明は、各請求項に明確に列挙されるよりもより多くの特徴が要求される。むしろ、発明の態様は、決して単一の前述される実施形態の全ての特徴ではない。したがって、以下に詳細に説明される請求項は、これらの詳細な説明で明確に併合され、各請求項は本発明の各実施形態に独立する。

【0033】

さらに、開示されるいくつかの実施形態は、他の実施形態に含まれる他の特徴を含み、発明の範囲に含まれる異なる実施形態の特徴の組み合わせ、および、従来技術として知られる異なる実施形態が、発明の範囲に含まれる。例えば、後述するクレームは、いずれのクレームされた実施形態をどのように組み合わせてもよい。

【0034】

発明のある特徴や態様を説明する際に、特定の専門用語が利用されることがあり、専門用語が、専門用語の関連する発明の固有の特性の特徴又は態様に含まれるように限定することを再定義する意味を含むことではない。

【0035】

ここでは、多数の具体的詳細が説明される。しかしながら、発明の実施形態はこれらの具体的詳細がなくても実現することができる。他の例では、周知の方法、構成及び技術を詳細に示さないことで、この説明の理解が不明瞭となることがないようにする必要がある。

【0036】

本発明は、帯域外発射のレベル低下を保つために設計されたデジタル電力増幅回路であって、帯域外発射の要求を、例えばIEEE 802.11gマスクによって実現できる。

【0037】

図１に、提案された解決をする基本的構成を示す。復号部（３）は、デジタルコードのストリームを受信する。実際の復号器に接続される２つの並列な経路が存在する。一つの経路は、直接接続され、もう一つの経路は、受信したストリームを所定のサンプル数遅延させる遅延手段と、受信したストリームと、遅延させたストリームとの差を求める加算手段を備える。この差の信号は、続いて復号器に出力される。受信したデジタルコードのストリームと、遅延させたデジタルコードのストリームの両方は、第１のクロックレートで復号される。

【0038】

直接経路からの信号が復号されたデジタルコードのストリームは、主デジタル電力増幅器（５）に出力される。適合されたストリームと遅延したストリームとの差の信号がデコードされたコードのストリームは、第１クロックレート（２）より高い第２クロックレート（４）にアップサンプルされ、その後、副デジタル電力増幅器（DPA; Digital power amplifier）（６）に供給される。主DPAおよび副DPAの出力信号は、結果電力増幅出力信号を得るために加算される。

【0039】

要約すると、本発明の回路は、例えば、AMコードなどの当初取得したコードに基づいて、入力コードを生成する復号部（３）（例えば、参照テーブル）を備える。主DPA（５）は、初めに、低クロックレートでデコードされた入力コードを取得する。そのため、主DPAは、低分解能及び低クロックレートである。副DPA（６）は、入力したストリームとそれを遅延させたストリームとの差から得られたコードのストリームが入力される。しかしながら、この「差」のストリームは、第１クロックレートより高いレートで第１アップサンプルされ、高い分解能及び高クロックレートの副DPAに供給される。

【0040】

図１に示す実施例では、第１（低）と第２（高）のクロックレートは、同一のクロック（１０）より得られる。図１に示す例で与えられるクロックは、高クロックレートである。低クロックレートは、高クロックレートを整数値Nで割って得られる値である。他の実施方法でも実現可能である。他の実施形態では、クロックレートは別のクロックによって得られる。

【0041】

ストリームの遅延は、入力したストリームと遅延したストリームとの差を得るとき、ストリームが遅延したことによる遅延が構成される。好ましい実施形態では、ストリームの遅延は、デジタルコードの入力したストリームに関しては単一のサンプル以上遅延する。

【0042】

図２に、提案方法の原理を示す。この図は、コード（例えば、AMコード）と主DPAの出力信号を表す。両者は、同一の低クロックレートである。主DPAは、受信したデジタルコードに基づき、低く、隣接する２のコードを生成する。副DPAは、今回の例では、主DPAに入力されるレートより高い（例えば、４倍高い）レートの異なるコードを取得し、４倍の高レートで小パルスを生成し、これにより、ギャップを含み、かつ振幅の遷移が平滑化される。

【0043】

図３は、高分解能及び高クロックレートの補助装置の効果のシミュレーション結果を示す。左側の図は、従来の、すなわち、副DPAを使用しない従来のDPAに関する図である。上述したように、副DPAを用いることにより、図中の円部分で示す２つのエイリアストーンの振幅レベルを約２０ｄB抑制することができた。

【0044】

図４に示す実施形態に係るデジタル増幅回路は、複数の副DPAと複数のアップサンプリング手段を含む。一例の副DPA1（６）は、デジタルコードがデコードされた第１ストリームのN倍のレートの入力コードを入力する。他の副DPA２（１６）は最小のクロックレートのN²倍で実行する。図１に示すように、クロック（１０）は、最も高いレートが必要で、それらの分岐は、回路中の種々の段階で用いられる。繰り返すと、これらは代替手段によって実現可能であることは明らかである。

【0045】

本発明の一例に係る無線装置は、上述した帯域外のalias tonesを抑制するデジタル電力増幅器を備える。図５は、前述のAM alias toneを抑制するDPA回路を備える実施形態に係る無線装置を示す。

【0046】

デジタル前処理部は元のIQデータを振幅及び位相データに変換する。デジタルPLL（Phase Locked Loop）ベース位相変調器は、位相データに従って、RFオシレータの出力の位相を変調する。RFオシレータの差の出力は、従って、デジタル電力増幅器の位相変調RFキャリアである。

【0047】

４０MHｚクリスタルオシレータ（XO）は、２．４GHｚの基準クロック信号Frfを出力するデジタルPLLに基準クロックを提供する。２．４GHｚのRF周波数FrfはPLLにおいてFrf/8（３００MHｚ）及びFrf/４（６００MHｚ）に分割される。Frf/8クロックはデジタル制御部とPLLベース位相変調器とで使用され、Frf/４クロックはAM処理装置で使用される。４bit副DPAへのデータストリームのみが、クロック周波数Frfへアップストリームされる。適切なクロックレートのAMおよびPM処理部の動作と、上述の多重PAの電力効率方法の組み合わせが、非常に電力効率の高い無線装置の実現を許容する。

【0048】

AM処理装置は、図１に示す復号部（３）と同等であり、無線に特有のいくつかの付加的構成を備える。AM処理装置は、前処理部からのAMデータストリームをはじめにFrf/4クロックレートでアップサンプルし、フィルターをかける。加えて、ブロックZ^-nでAM経路とPM経路との遅延が調整される。図１のブロック（３）の復号器は、（主DPAへの）第１データストリームの「min()」の要因として、（副DPAへの）第２データストリームの参照テーブル（「ロジック」で示される）として、実行される。この実行は、図２に示す機能を得るのに非常に高効率な方法である。

【0049】

図５の破線部を展開した図を図６に示す。フリップフロップF3は、主及び副DPAに入力させ、第１及び第２のデータストリームの残りの遅延の相違を相殺する。

【0050】

デジタル送信器の広帯域動作は、AM経路に厳格な要求をし、特に、帯域外の抑制を促進させる。従来のデジタルPAの構造は、クロックエイリアスを抑制するデジタル-アナログ変換に基づくsincフィルタリングに頼っている。クロックエイリアスは最終的なFrtへのオーバーサンプリングレートを抑制することができるが、総合的な電力消費が非常に大きい。したがって、上記の複数レートで稼働する複数PAを伴う電力効率の高いやり方が採用される。

【0051】

主６ビット電力増幅器は、Frf/４周波数のAMデータに基づく最小要求振幅を生成し、副４ビット電力増幅器は、Frf周波数の分解能で遷移振幅を平滑化する。この場合、図２に示すように、AM変調は、電力供給のために低分解能、低周波数変調、パルス整形のために高分解能、高周波数変調、に分割する。Frf/４レートで合成されたAM処理部の参照テーブル（図５のロジックで示す）は、４×４ビットのコントロールコードを副PAに各回（各コントロールコードは４ビットで、したがって、４×４ビット副AMコード）生成し、そして、カスタム設計のデジタルロジックのFrfレートの正しいシーケンスに調整され、これによって第２AMデータストリームをFrfクロック領域にアップサンプリングする。カスタム設計のデジタルロジックにおいて、これは、フリップフロップF2によって実行される。フリップフロップF0とF1は、MUXへのコントロール信号を生成し、比較した４ビットAMコードを選択し、Frtレートで副PAに提供する。

【0052】

主PAは、それぞれ６ビットコードから対応するビットを取得する６PAユニットセルを備える。同様に、副PAは、それぞれ４ビットコードから対応するビットを取得する４PAユニットセルを備える。主PAユニットセルの構成は、副PAユニットセルのサイズが１／４小さい点を除いて、副PAセルと同一である。

【0053】

各PAは、微分位相幾何学に従って実行され、差動段P及びNへのゲートインバータは、図６に示すように、別に実行される。各PAユニットのゲートインバータは、それぞれP及びNステージへのオフモード（EN=０）のVDDまたはVSSに貼られる。したがって、P及びNステージの立ち上がり及び立ち下がりは完全に対称となる。このような全く異なる実行がPA線形性を向上させる。最終的に、平衡不平衡変成器が主及び副PAの出力信号を加算し、微分出力をシングルエンド出力に変換する。

【0054】

本発明を図面及び上述の説明により説明したが、これらの図面及び説明は、実例または一例であり、限定されるものではない。上述の詳細な説明は、単に発明の実施形態であることは明らかである。テキストで発明が詳細に説明されていても、本発明を複数の方法で実行することが明らかである。本発明は、上述した実施形態に限定されない。

【0055】

開示された実施形態に対する他の変形例は、図面、開示及び付加されたクレームの学習からクレームされた発明を実施することにより、当業者により理解され達成される。特許請求の範囲において、請求項に記載される「備える」の意味は、他の構成やステップを除外するものではなく、不定冠詞である「a」または「an」は複数の存在を除外するものではない。一の処理部または他のユニットは請求項に記載されるいくつかのアイテムの処理を実行してもよい。特定の手段が互いに異なる従属請求項に列挙されているという単なる事実は、これら手段の組み合わせが有益に利用できないことを示すものではない。ハードウェアと共にまたは一部である光学記憶媒体または半導体記憶媒体等の適切な記憶媒体に、コンピュータプログラムが記憶される。しかしながら、インターネットや他の有線又は無線の電気通信回線システムを介する等、他の方式で実現されてもよい。請求の範囲に付される符号は、その範囲を限定するものではない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】