特許 7434118 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-09

(45)【発行日】2024-02-20

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/3205 20060101AFI20240213BHJP

   H01L 21/768 20060101ALI20240213BHJP

   H01L 23/522 20060101ALI20240213BHJP

   H01L 21/822 20060101ALI20240213BHJP

   H01L 27/04 20060101ALI20240213BHJP

   H01L 25/07 20060101ALI20240213BHJP

   H01L 25/065 20230101ALI20240213BHJP

   H01L 25/18 20230101ALI20240213BHJP

【ＦＩ】

H01L21/88 J

H01L21/88 S

H01L21/88 Z

H01L27/04 H

H01L27/04 A

H01L25/08 C

【請求項の数】 11

(21)【出願番号】P 2020152505

(22)【出願日】2020-09-11

(65)【公開番号】P2022046884

(43)【公開日】2022-03-24

【審査請求日】2023-01-10

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】小原 佳弘

【審査官】宇多川 勉

(56)【参考文献】

【文献】特開２０１３－２４７２７３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１０／０１７１２２６（ＵＳ，Ａ１）

【文献】特開２００７－１６５４６１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１１／０２４８４０４（ＵＳ，Ａ１）

【文献】特開２０１７－１５２５７８（ＪＰ，Ａ）

【文献】特表２０１４－５２３６４５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２５／０７

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

第１トランジスタ領域と非トランジスタ領域とを有する第１半導体チップと、
前記非トランジスタ領域に形成された複数の貫通ビアと、
を備える、半導体装置であって、
前記複数の貫通ビアは、
回路と電気的に接続されたアクティブビアと、
フローティング電位のフローティングビアと、
を含み、
平面視において、前記非トランジスタ領域は、前記第１トランジスタ領域と第２トランジスタ領域との間に配置されており、
平面視における前記第２トランジスタ領域と前記非トランジスタ領域との第２境界線に最も近い位置に配置されている複数の貫通ビアは、保護回路と電気的に接続された前記アクティブビアである、半導体装置。

【請求項2】

請求項１に記載の半導体装置において、
平面視における前記第１トランジスタ領域と前記非トランジスタ領域との第１境界線に最も近い位置に配置されている複数の貫通ビアのうちの少なくとも一部の貫通ビアは、前記フローティングビアである、半導体装置。

【請求項3】

請求項１に記載の半導体装置において、
前記第１トランジスタ領域に形成された拡散層の配置密度は、前記非トランジスタ領域に形成された拡散層の配置密度よりも高い、半導体装置。

【請求項4】

請求項１に記載の半導体装置において、
前記第１トランジスタ領域には、貫通ビアが形成されていない、半導体装置。

【請求項5】

請求項１に記載の半導体装置において、
前記半導体装置は、前記第１半導体チップ上に積層された第２半導体チップを有し、
前記アクティブビアは、前記第２半導体チップと電気的に接続されている、半導体装置。

【請求項6】

請求項５に記載の半導体装置において、
前記アクティブビアは、前記第２半導体チップに形成された回路に供給される電源の供給経路として機能する、半導体装置。

【請求項7】

請求項６に記載の半導体装置において、
前記第１半導体チップには、プラズマチャージアップに起因する前記アクティブビアの破壊を抑制するように構成された保護回路が形成されていない、半導体装置。

【請求項8】

請求項１に記載の半導体装置において、
前記フローティングビアは、プラズマチャージアップに起因する前記アクティブビアの破壊を抑制する機能を有する、半導体装置。

【請求項9】

請求項１に記載の半導体装置において、
前記フローティングビアは、前記アクティブビアよりもプラズマチャージアップに起因する破壊が生じやすい位置に配置されている、半導体装置。

【請求項10】

請求項１に記載の半導体装置において、
平面視における前記第１トランジスタ領域と前記非トランジスタ領域との第１境界線は、平面視において前記非トランジスタ領域から前記第１トランジスタ領域に突出する凸部分を含み、
前記凸部分に前記フローティングビアが形成されている、半導体装置。

【請求項11】

請求項１に記載の半導体装置において、
前記半導体装置は、複数の半導体チップを積層した積層構造を有し、
前記第１半導体チップは、前記積層構造を構成する前記複数の半導体チップのうちの最下層に配置される半導体チップである、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、例えば、貫通ビアを有する半導体装置に適用して有効な技術に関する。

【背景技術】

【0002】

非特許文献１には、プラズマチャージアップに関する技術が記載されている。

【先行技術文献】

【非特許文献】

【0003】

【文献】神戸製鋼技報／Vol.52 No2 (Sep. 2002)

【発明の概要】

【発明が解決しようとする課題】

【0004】

人工知能用途やデータセンタ用途の半導体装置は、大規模の積和演算回路などのニューラルネットワークを搭載しており、多量のデータをリアルタイムに処理することが求められている。すなわち、人工知能用途やデータセンタ用途の半導体装置には、大量の画像データの保存や更新、大容量のニューラルネットワークの重みデータを高速で保存や更新する必要性から、広帯域で大容量のメモリデバイスを搭載されることが求められているとともに、さらには低電力化も要求されている。このことから、貫通ビアを介して、広帯域メモリなどの半導体チップを３次元的に積層した半導体装置が検討されている。

【0005】

ただし、半導体チップを積層するための貫通ビアを半導体チップに形成する際、プラズマチャージアップに起因する貫通ビアの破壊が問題点として顕在化している。このような貫通ビアの破壊が発生すると、半導体チップの不良を招くことになり、半導体装置の信頼性低下や製造歩留まりの低下につながる。したがって、半導体装置の信頼性向上や製造歩留まりの向上を実現するために、プラズマチャージアップに起因する貫通ビアの破壊を抑制することが望まれている。

【課題を解決するための手段】

【0006】

一実施の形態では、非トランジスタ領域に形成された複数の貫通ビアのうちの一部の貫通ビアは、フローティング電位の貫通ビアである。

【発明の効果】

【0007】

一実施の形態によれば、半導体装置の信頼性を向上できる。

【図面の簡単な説明】

【0008】

【図1】半導体装置の模式的な構成を示す平面図である。

【図2】図１のＡ－Ａ線で切断した断面図である。

【図3】貫通孔を形成する際に発生するプラズマチャージアップによって、貫通ビアの破壊が生じるメカニズムの一例を説明する図である。

【図4】絶縁破壊が生じた貫通孔を示す写真である。

【図5】貫通ビアにショート不良が発生する様子を模式的に示す図である。

【図6】関連技術を説明する図である。

【図7】「アクティブビア」と「フローティングビア」とを模式的に示す図である。

【図8】「フローティングビア」が「アクティブビア」よりもプラズマチャージアップに起因する絶縁破壊が生じやすくなる定性的なメカニズムを説明する図である。

【図9】プラズマの空間的な不均一性が生じる箇所を説明する図である。

【図10】ベースチップに形成されているトランジスタ領域と非トランジスタ領域との境界領域近傍を模式的に示す図である。

【図11】図１０のＡ－Ａ線で切断した断面図である。

【図12】ベースチップに形成されているトランジスタ領域と非トランジスタ領域との境界領域近傍を模式的に示す図である。

【図13】図１２のＡ－Ａ線で切断した断面図である。

【図14】境界線の凸部分に配置されたフローティングビアによれば、絶縁破壊を生じやすくなる理由を説明する図である。

【図15】ベースチップに形成されている第１トランジスタ領域と非トランジスタ領域との第１境界領域近傍および第２トランジスタ領域と非トランジスタ領域との第２境界領域近傍を模式的に示す図である。

【図16】図１５のＡ－Ａ線で切断した断面図である。

【図17】応用例における工夫を説明する図である。

【発明を実施するための形態】

【0009】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

【0010】

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

【0011】

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

【0012】

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

【0013】

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

【0014】

＜半導体装置の構成＞
本実施の形態における技術的思想は、例えば、人工知能用途やデータセンタ用途の半導体装置などのように、ロジックＩＣから構成される中央演算処理部（ＣＰＵ）とともに、広帯域で大容量のメモリデバイスも搭載する半導体装置に適用される。

【0015】

図１は、半導体装置の模式的な構成を示す平面図である。

【0016】

図１において、半導体装置１は、例えば、矩形形状をした配線基板１０を有している。そして、この配線基板１０上には、ロジックＩＣから構成される中央演算処理部が形成された半導体チップ１１と、複数のメモリチップを３次元的に積層した積層チップ構造体１２とが搭載されている。この半導体装置１は、次世代ネットワークシステムや人工知能／データセンタアクセラレータ向けの高性能メモリ製品として実用化される。

【0017】

図２は、図１のＡ－Ａ線で切断した断面図である。

【0018】

図２において、積層チップ構造体１２に着目すると、この積層チップ構造体１２は、最下層に配置されたベースチップ１３と、ベースチップ１３上に積層配置された複数のメモリチップ１４から構成されている。このように半導体装置１では、大容量のメモリデバイスを実現するために、積層チップ構造体１２を有している。そして、積層チップ構造体１２を構成するそれぞれのチップは、貫通ビアＴＳＶを介して電気的に接続されている。つまり、積層チップ構造体１２のそれぞれのチップには、貫通ビアＴＳＶが形成されており、この貫通ビアＴＳＶ介して、それぞれのチップに形成されている回路が電気的に接続されている。これにより、半導体装置１によれば、積層チップ構造体１２によって、３次元的なメモリデバイスが実現される。このような積層チップ構造体１２を有する半導体装置１によれば、半導体装置１の平面サイズを大きくすることなく、大容量のメモリデバイスを搭載できる利点が得られる。

【0019】

積層チップ構造体１２の最下層に配置されているベースチップ１３には、ベースチップ１３自体に形成される集積回路とこの集積回路に第１電源電位を供給する第１電源配線およびグランド電位を供給するグランド配線だけでなく、積層されるメモリチップ１４に形成される集積回路に第２電源電位を供給する第２電源配線も形成される。なぜなら、ベースチップ１３は、積層チップ構造体１２の最下層に配置されることから、ベースチップ１３を経由して上方に配置されるメモリチップ１４に第２電源電位が供給されるからである。すなわち、ベースチップ１３に形成されている第２電源配線は、ベースチップ１３に形成されている貫通ビアＴＳＶと接続されており、この貫通ビアＴＳＶを介して、メモリチップ１４に形成されている集積回路に第２電源電位が供給される。さらに、メモリチップ１４にも貫通ビアＴＳＶが形成されており、この貫通ビアＴＳＶを介して、複数のメモリチップ１４間の電気的な接続が行われる。したがって、貫通ビアＴＳＶは、積層チップ構造体１２を構成するそれぞれのチップを電気的に接続するために必要不可欠であり、この貫通ビアＴＳＶの信頼性の向上を図ることが、積層チップ構造体１２を含む半導体装置１の信頼性を向上する観点から非常に重要である。

【0020】

特に、半導体装置１の製造歩留まりを向上する観点からは、ベースチップ１３に形成される貫通ビアＴＳＶの信頼性を向上することが重要である。なぜなら、半導体装置１では、ベースチップ１３に複数のメモリチップ１４を搭載して積層チップ構造体１２が製造される。このため、ベースチップ１３の製造歩留まりが低下すると、不良品となるベースチップ１３上に搭載される複数の良品のメモリチップ１４も無駄となる結果、大幅な製造コストの上昇を招くことになるからである。

【0021】

このことから、特に、ベースチップ１３に着目して、貫通ビアＴＳＶに関する技術的思想を説明する。ただし、本実施の形態における技術的思想は、ベースチップ１３に形成される貫通ビアＴＳＶに限定されるものではなく、例えば、メモリチップ１４に形成される貫通ビアＴＳＶにも幅広く適用することができる。

【0022】

＜貫通ビアの信頼性に影響を与える改善の余地＞
次に、貫通ビアの信頼性に影響を与える改善の余地について説明する。特に、貫通ビアの信頼性に影響を与える現象として、貫通孔を形成する際に発生するプラズマチャージアップに着目して、貫通孔を形成する際に顕在化する改善の余地について説明する。

【0023】

図３は、貫通孔を形成する際に発生するプラズマチャージアップによって、貫通ビアの破壊が生じるメカニズムの一例を説明する図である。なお、本明細書では、貫通孔に導電材料を埋め込んだ最終形態を「貫通ビア」と呼び、「貫通孔」と区別して使用する。

【0024】

図３において、例えば、シリコンからなる基板１００の表面側（図３の下方）には、拡散層１０１が形成されるとともに、層間絶縁層となる酸化シリコン膜１０２が形成される。一方、基板１００の裏面側（図３の上方）には、窒化シリコン膜１０３が形成されている。このような基板１００に対して、貫通孔ＯＰが形成される。

【0025】

この貫通孔ＯＰは、例えば、フォトリソグラフィ技術およびエッチング技術を使用することにより形成される。具体的には、基板１００の裏面側にレジスト膜を塗布した後、レジスト膜に対して露光・現像処理を施すことにより、レジスト膜をパターニングする。そして、パターニングしたレジスト膜をマスクとして、基板１００をエッチングする。これにより、基板１００に貫通孔ＯＰが形成される。その後、パターニングしたレジスト膜を除去する。このレジスト膜を除去する工程は、アッシング工程と呼ばれる。

【0026】

ここで、例えば、図３に示すように、貫通孔ＯＰのアスペクト比が高いと、電子とイオン（正イオン）の空間的な運動量の相違によって、貫通孔ＯＰの上部周辺に電子が付着しやすくなって、貫通孔ＯＰへの電子の流入が阻害される。一方、貫通孔ＯＰの底面や側面には、正イオンやラジカルが選択的に蓄積される。特に、レジスト膜を除去するアッシング工程では、レジスト膜の分解によって生成される生成物（ポリマ）の内壁への再付着によって、貫通孔ＯＰの内壁には、正イオンやラジカルが捉えられやすい。この結果、貫通孔ＯＰの周辺で電子とイオンの平衡状態が崩れて、プラズマチャージアップが誘起される。この現象が、「電子シェーディング効果」と呼ばれる現象である。

【0027】

このような「電子シェーディング効果」が生じると、貫通孔ＯＰの内部に蓄積した正イオンと貫通孔ＯＰの上部周辺に付着した電子との間に高電界（図３の矢印参照）が発生する。そして、貫通孔ＯＰの内壁においては、プラズマチャージアップに起因する高電界によって絶縁破壊が生じる。例えば、図４（ａ）および図４（ｂ）は、プラズマチャージアップに起因する絶縁破壊が生じた貫通孔を示す写真である。

【0028】

そして、絶縁破壊された貫通孔ＯＰの内部に導電材料を埋め込んで貫通ビアを形成すると、絶縁破壊が生じた個所でショート不良が発生する。

【0029】

具体的に、図５は、貫通ビアにショート不良が発生する様子を模式的に示す図である。

【0030】

図５には、ベースチップに形成された電源配線ＶＤＤＭ１とグランド配線ＶＳＳ１が図示されているとともに、ベースチップ上に搭載されたメモリチップに形成された電源配線ＶＤＤＭ２とグランド配線ＶＳＳ２が図示されている。

【0031】

ベースチップに形成されている電源配線ＶＤＤＭ１は、メモリチップに形成されている回路に第２電源電位を供給するための配線であり、メモリチップに形成されている電源配線ＶＤＤＭ２と貫通ビアＴＳＶ１で電気的に接続されている。

【0032】

また、ベースチップに形成されているグランド配線ＶＳＳ１は、グランド電位を供給する配線であり、メモリチップに形成されているグランド配線ＶＳＳ２と貫通ビアＴＳＶ２で電気的に接続されている。

【0033】

なお、ベースチップには、電源配線ＶＤＤＭ１とグランド配線ＶＳＳ１の他に、ベースチップ自体に形成されている回路に第２電源電位と異なる第１電源電位を供給する電源配線ＶＤＤＬが形成されている。

【0034】

図５においては、例えば、ベースチップに形成されている電源配線ＶＤＤＭ１とメモリチップに形成されている電源配線ＶＤＤＭ２とを接続する貫通ビアＴＳＶ１に、プラズマチャージアップに起因する絶縁破壊が生じると仮定する。この場合、絶縁破壊を生じている個所で、貫通ビアＴＳＶ１の周囲の基板（グランド電位）と貫通ビアＴＳＶ１の内部導体に加わる第２電源電位との間でショート不良が発生する。この結果、メモリチップに形成されている回路が破壊されてしまうことになる。

【0035】

一方、例えば、ベースチップに形成されているグランド配線ＶＳＳ１とメモリチップに形成されているグランド配線ＶＳＳ２とを接続する貫通ビアＴＳＶ２に、プラズマチャージアップに起因する絶縁破壊が生じると仮定する。この場合、絶縁破壊を生じている個所で、貫通ビアＴＳＶ２の周囲の基板（グランド電位）と貫通ビアＴＳＶ２の内部導体とが導通することになる。ただし、貫通ビアＴＳＶ２の周囲の基板の電位と貫通ビアＴＳＶ２の内部導体の電位とは、ともにグランド電位であることから、ショート不良は発生しない。

【0036】

したがって、グランド電位が印加される貫通ビアＴＳＶ２においては、貫通孔ＯＰを形成する際に絶縁破壊が生じても、絶縁破壊された箇所でのショート不良は発生しない。これに対し、グランド電位と異なる電位が印加される貫通ビアＴＳＶ１においては、貫通孔ＯＰを形成する際に絶縁破壊が生じると、貫通ビアＴＳＶ２の周囲の基板（グランド電位）と貫通ビアＴＳＶ２の内部導体に加わる電位との間でショート不良が発生する。このことから、特に、グランド電位と異なる電位が印加される貫通ビアＴＳＶ２における絶縁破壊を抑制する必要があることがわかる。

【0037】

以上のようにして、例えば、「電子シェーディング効果」によって、貫通孔を形成する際にプラズマチャージアップが生じると、貫通孔の内壁に絶縁破壊が生じる結果、貫通孔に内部導体を埋め込んだ貫通ビアを介してショート不良が発生する場合がある。このことから、例えば、ベースチップの製造歩留まりを向上させるためには、貫通ビアの信頼性を向上することが必要であり、具体的には、ベースチップに形成されている貫通ビアの絶縁破壊を防止することが重要となる。この点に関し、プラズマチャージアップに起因する貫通ビアの絶縁破壊を低減するために、以下に示す関連技術がある。

【0038】

＜関連技術の説明＞
本明細書でいう「関連技術」とは、公知技術ではないが、本発明者が見出した課題を有する技術であって、本願発明の前提となる技術である。

【0039】

図６は、関連技術を説明する図である。

【0040】

図６において、ベースチップに形成されている電源配線ＶＤＤＭ１とグランド配線ＶＳＳ１との間には、保護回路ＰＣが設けられている。この保護回路ＰＣは、貫通孔ＯＰを形成する際に発生する電荷の蓄積をリークさせる機能を有している。この結果、保護回路ＰＣを有する関連技術では、貫通孔ＯＰにおけるプラズマチャージアップを抑制できることから、貫通孔ＯＰでの絶縁破壊を防止することができる。これにより、関連技術によれば、プラズマチャージアップに起因する貫通ビアＴＳＶ１のショート不良を抑制できる。

【0041】

＜関連技術に存在する改善の余地＞
ところが、ベースチップに保護回路ＰＣを搭載すると、ベースチップのチップ面積が増大する。特に、ベースチップに搭載される保護回路ＰＣは、メモリチップに形成されている回路で使用されるメモリチップ専用電源に関する保護回路である。つまり、図６に示すように、メモリチップに第２電源電位を供給する電源配線ＶＤＤＭ１と接続される貫通ビアＴＳＶ１でのショート不良を防止するために保護回路ＰＣが設けられる。このことは、本来ベースチップに形成される回路自体を保護する目的ではない余計な保護回路ＰＣをベースチップに形成しなければならないことを意味する。すなわち、関連技術によれば、ベースチップには直接関係のない保護回路ＰＣを設けなければならず、ベースチップにおけるチップ面積の増大が顕在化する。この点が、関連技術に存在する改善の余地である。

【0042】

一方で、ベースチップに保護回路ＰＣを設けないと、プラズマチャージアップに起因する貫通ビアＴＳＶ１のショート不良が顕在化してしまう。

【0043】

そこで、本実施の形態では、保護回路ＰＣを設けることなく、メモリチップに第２電源電位を供給する電源配線ＶＤＤＭ１と接続される貫通ビアＴＳＶ１でのショート不良を防止するための工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。

【0044】

＜実施の形態における基本思想＞
本実施の形態における基本思想は、意図的にプラズマチャージアップに起因する絶縁破壊を生じさせる貫通ビアを設けることにより、回路と接続されるその他の貫通ビアを絶縁破壊から保護する思想である。すなわち、本実施の形態における基本思想は、絶縁破壊しても回路のショート不良を引き起こさない貫通ビアを意図的に設けて、この貫通ビアにおいてプラズマチャージアップに起因する絶縁破壊を生じさせることにより、回路と接続されるその他の貫通ビアの絶縁破壊を防止する思想である。この基本思想によれば、プラズマチャージアップが生じても、回路と接続される貫通ビアにおいて絶縁破壊が抑制される結果、回路と接続される貫通ビアでのショート不良が防止される。これにより、基本思想によれば、貫通ビアを含む半導体装置の信頼性を向上することができる。

【0045】

具体的に、基本思想では、回路と接続される貫通ビアの他に、回路と接続されずにフローティング電位となる貫通ビアを意図的に設けて、このフローティング電位の貫通ビアで絶縁破壊を生じさせる。この結果、基本思想では、フローティング電位の貫通ビアでの意図的な絶縁破壊によって、電子と正イオンとの結合が生じる。このことは、電荷のアンバランスが解消されて、絶縁破壊を生じさせる高電界が緩和されることを意味し、これによって、回路と接続されるその他の貫通ビアを絶縁破壊から保護することができることになる。そして、回路と接続されていないフローティング電位の貫通ビアに絶縁破壊が発生しても、回路でのショート不良の発生とならない結果、半導体装置に形成されている回路を保護することができる。例えば、フローティング電位の貫通ビアに絶縁破壊が生じても、フローティング電位の貫通ビアは、この貫通ビアの周囲を囲む基板（グランド電位）と電気的に接続されることになるだけであるから、グランド電位と異なる電位とグランド電位との間のショート不良を招くことはない。したがって、本実施の形態における基本思想によれば、上述した関連技術のように保護回路を設けなくても、半導体装置に形成されている回路でのショート不良を効果的に抑制することができる。つまり、この基本思想は、ベースチップのチップサイズを大きくすることなく、貫通ビアの絶縁破壊に起因するショート不良を抑制できる点で優れた技術的思想ということができる。

【0046】

ここで、本明細書における貫通ビアの定義について説明する。

【0047】

まず、本明細書における貫通ビアは、「アクティブビア」と「グランドビア」と「フローティングビア」とに区別される。「アクティブビア」とは、半導体装置の完成状態において回路と接続される貫通ビアを意味し、例えば、電源電位が印加されるように構成されたビアや、グランド電位が印加されるように構成されたビアを含む総称として使用される。ただし、半導体装置の未完成状態においては、フローティング電位であっても、最終的な半導体装置の完成状態において回路と接続される貫通ビアであれば、「アクティブビア」に含まれる。そして、特に、「アクティブビア」のうち、グランド電位が印加されるように構成されているビアを「グランドビア」と呼ぶ。

【0048】

一方、「フローティングビア」とは、半導体装置の完成状態においても回路と接続されておらず、フローティング電位となるように構成された貫通ビアを意味する。さらに、「フローティングビア」に絶縁破壊が生じた結果、「フローティングビア」を囲む周囲の基板（グランド電位）と導通することになった「フローティングビア」を「ダメージビア」と呼び、「グランドビア」と区別する。

【0049】

このような定義に基づいて、本実施の形態における基本思想を表現しなおすと、本実施の形態における基本思想は、意図的にプラズマチャージアップに起因する絶縁破壊を生じさせる「フローティングビア」を設けることにより、回路と接続されるその他の「アクティブビア」を絶縁破壊から保護する思想ということができる。そして、本実施の形態における基本思想が採用された半導体装置においては、複数の貫通ビアの中に、少なくとも「フローティングビア」と「ダメージビア」のいずれか一方が含まれる。すなわち、基本思想が具現化された半導体装置においては、「フローティングビア」のすべてが絶縁破壊して「フローティングビア」がすべて「ダメージビア」になる態様、「フローティングビア」の一部が絶縁破壊して「フローティングビア」と「ダメージビア」が混在する態様、すべての「フローティングビア」が絶縁破壊せずに残存する態様のいずれかが実現される。

【0050】

以下では、図面を参照しながら本実施の形態における基本思想を説明する。

【0051】

図７は、「アクティブビア」と「フローティングビア」とを模式的に示す図である。

【0052】

図７においては、ベースチップに形成されている電源配線ＶＤＤＭ１とメモリチップに形成されている電源配線ＶＤＤＭ２とが、貫通ビアＴＳＶ１で接続されている。このとき、メモリチップに形成されている電源配線ＶＤＤＭ２は、メモリチップに形成されている集積回路（メモリ回路など）に第２電源電位を供給する機能を有していることから、電源配線ＶＤＤＭ２は、回路と接続されていることになる。この結果、電源配線ＶＤＤＭ１と電源配線ＶＤＤＭ２とを接続する貫通ビアＴＳＶ１も回路と接続されることになる。したがって、電源配線ＶＤＤＭ１と電源配線ＶＤＤＭ２とを接続する貫通ビアＴＳＶ１は、「アクティブビア」となる。同様に、ベースチップに形成されているグランド配線ＶＳＳ１とメモリチップに形成されているグランド配線ＶＳＳ２とが、貫通ビアＴＳＶ２で接続されている。そして、グランド配線ＶＳＳ１およびグランド配線ＶＳＳ２は、集積回路にグランド電位を供給する機能を有していることから、グランド配線ＶＳＳ１とグランド配線ＶＳＳ２とを接続する貫通ビアＴＳＶ２も回路と接続される。この結果、貫通ビアＴＳＶ２は、「アクティブビア」となり、特に、グランド電位が印加されることから、貫通ビアＴＳＶ２は、「アクティブビア」のうちの「グランドビア」となる。

【0053】

一方、図７において、貫通ビアＴＳＶ３は、ベースチップに形成されている回路やメモリチップに形成されておらず、フローティング電位となることから、「フローティングビア」となる。ここで、本実施の形態における基本思想は、プラズマチャージアップに起因する絶縁破壊から「アクティブビア」を保護するため、意図的に絶縁破壊させる「フローティングビア」を設ける思想であるが、この思想を実行あらしめるためには、「フローティングビア」が「アクティブビア」よりも絶縁破壊しやすい必要がある。

【0054】

この点に関し、「フローティングビア」が「アクティブビア」よりも絶縁破壊しやすくなるためには、「フローティングビア」が、半導体装置の未完成状態だけでなく、半導体装置の完成状態においても回路と接続されておらず、フローティング電位にある点が重要である。つまり、「フローティングビア」は、フローティング電位にされているからこそ、「アクティブビア」よりも絶縁破壊しやすくなるのである。

【0055】

以下では、「フローティングビア」が「アクティブビア」よりもプラズマチャージアップに起因する絶縁破壊が生じやすくなる定性的なメカニズムについて説明する。

【0056】

図８は、「フローティングビア」が「アクティブビア」よりもプラズマチャージアップに起因する絶縁破壊が生じやすくなる定性的なメカニズムを説明する図である。

【0057】

図８には、アクティブビアＡＶの貫通孔ＯＰ１と、フローティングビアＦＶの貫通孔ＯＰ２とが示されている。ここで、アクティブビアＡＶは、回路と電気的に接続されていることから、例えば、図８に示すように、長く延在する配線ＷＬと接続されることになる。一方、フローティングビアＦＶは、回路と電気的に接続されないことから、長く延在する配線と接続されていない。この相違点によって、フローティングビアＦＶの貫通孔ＯＰ２では、アクティブビアＡＶの貫通孔ＯＰ１よりも絶縁破壊が生じやすくなる。

【0058】

例えば、図８に示すように、アクティブビアＡＶの貫通孔ＯＰ１を形成する際、「電子シェーディング効果」によって、貫通孔ＯＰ１の内壁に正イオンが蓄積するが、アクティブビアＡＶの貫通孔ＯＰ１は、長く延在する配線ＷＬと接続されているため、正イオンは、貫通孔ＯＰ１の内壁に局在することなく、配線ＷＬにも拡散する。この結果、アクティブビアＡＶの貫通孔ＯＰ１の内壁に蓄積する正イオンの密度は小さくなる。このことは、貫通孔ＯＰ１の内部に高電界が発生しにくくなることを意味するから、アクティブビアＡＶの貫通孔ＯＰ１では、プラズマチャージアップに起因する絶縁破壊が生じにくくなる。

【0059】

これに対し、フローティングビアＦＶの内壁にも「電子シェーディング効果」によって、正イオンが蓄積する。ここで、フローティングビアＦＶの貫通孔ＯＰ２は、回路と電気的に接続されていない。つまり、フローティングビアＦＶの貫通孔ＯＰ２は、長く延在するか配線と接続されていない。このことから、フローティングビアＦＶの貫通孔ＯＰ２の内壁に蓄積される正イオンは、拡散することができず、貫通孔ＯＰ２の内壁に留まることになる。この結果、フローティングビアＦＶの貫通孔ＯＰ２における正イオンの密度は大きくなる。このことは、貫通孔ＯＰ２の内部に高電界が発生しやすくなることを意味するから、フローティングビアＦＶの貫通孔ＯＰ２では、プラズマチャージアップに起因する絶縁破壊が生じやすくなる。以上の定性的なメカニズムによって、フローティングビアＦＶの貫通孔ＯＰ２では、アクティブビアＡＶの貫通孔ＯＰ１よりも、プラズマチャージアップに起因する絶縁破壊が生じやすくなるのである。

【0060】

このようにして、本実施の形態における基本思想によれば、意図的にプラズマチャージアップに起因する絶縁破壊を生じさせる「フローティングビア」を設けることにより、回路と接続されるその他の「アクティブビア」を絶縁破壊から保護することができる。

【0061】

特に、基本思想で設けられる「フローティングビア」は、２つの重要な技術的意義を有している。すなわち、１つ目の技術的意義は、フローティング電位であるがゆえに回路と接続するための配線と接続されない結果、「フローティングビア」では、「アクティブビア」よりも正イオンの電界密度が高くなって、「アクティブビア」よりも絶縁破壊しやすくなるということである。そして、２つ目の技術的意義は、「フローティングビア」に絶縁破壊が生じても、異電位間のショート不良が発生しないということである。

【0062】

基本思想では、「フローティングビア」に備わるこれらの２つの技術的意義に鑑み、意図的に絶縁破壊させるための「フローティングビア」を設けて、絶縁破壊するとショート不良が懸念される「アクティブビア」を保護しているのである。これにより、基本思想によれば、プラズマチャージアップに起因するショート不良から半導体装置に形成されている回路を保護することができる結果、半導体装置の信頼性を向上することができる。

【0063】

＜本発明者が見出した新たな知見＞
次に、本発明者が見出した新たな知見について説明する。

【0064】

プラズマチャージアップの原因の１つは、「電子シェーディング効果」であるが、その他の原因として、プラズマの空間的な不均一性が知られている。ただし、どのような場所でプラズマの空間的な不均一性が顕在化するかについては検討されていないのが現状である。この点に関し、本発明者は、鋭意検討した結果、プラズマの空間的な不均一性について、以下に示すような新規な知見を見出したので、この点について説明する。

【0065】

図９は、プラズマの空間的な不均一性が生じる箇所を説明する図である。

【0066】

図９には、例えば、ベースチップの一部領域を拡大した平面図が示されている。図９において、トランジスタ領域ＴＲとは、例えば、電界効果トランジスタを含む集積回路が形成されている領域である。具体的に、このトランジスタ領域ＴＲには、電界効果トランジスタのソース領域やドレイン領域となるアクティブ拡散層が形成されている。

【0067】

一方、非トランジスタ領域ＮＴＲとは、例えば、電界効果トランジスタを含む集積回路が形成されていない領域である。この非トランジスタ領域ＮＴＲにおいては、電界効果トランジスタが形成されていないことから、ソース領域やドレイン領域となるアクティブ拡散層を形成する必要はないが、ベースチップ全体の微細加工精度を高める観点から、この非トランジスタ領域ＮＴＲにも拡散層が形成されている。ただし、非トランジスタ領域ＮＴＲに形成される拡散層は、ソース領域やドレイン領域として機能しないことから、非アクティブ拡散層と呼ぶことにする。さらに、非トランジスタ領域ＮＴＲには、複数の貫通ビアＴＳＶが形成されている。

【0068】

本発明者は、図９に示すようなトランジスタ領域ＴＲと非トランジスタ領域ＮＴＲとの境界領域ＢＲでプラズマの空間的な不均一性が顕在化することを新規に見出した。例えば、トランジスタ領域ＴＲに形成されているアクティブ拡散層の配置密度と非トランジスタ領域ＮＴＲに形成されている非アクティブ拡散層の配置密度とは相違し、かつ、トランジスタ領域ＴＲには、貫通ビアＴＳＶが形成されていない。このことから、トランジスタ領域ＴＲと非トランジスタ領域ＮＴＲでは、拡散層の配置密度と貫通ビアＴＳＶの配置密度が相違する。そして、本発明者は、拡散層の配置密度と貫通ビアＴＳＶの配置密度との相違によって、トランジスタ領域ＴＲに蓄積されるプラズマ電荷密度と非トランジスタ領域ＮＴＲに蓄積されるプラズマ電荷密度との間に不均一性が生じることを新規に見出した。すなわち、トランジスタ領域ＴＲと非トランジスタ領域ＮＴＲとの間の境界領域ＢＲでは、拡散層の配置密度と貫通ビアＴＳＶの配置密度との相違に起因するプラズマの空間的な不均一性が顕在化し、これによって、境界領域ＢＲでは、プラズマの空間的な不均一性に基づく高電界が発生する。この結果、境界領域ＢＲに最も近い位置に配置される貫通ビアＴＳＶは、「電子シェーディング効果」だけでなく、プラズマの空間的な不均一性も加わって、絶縁破壊が生じやすくなる。

【0069】

この知見と本実施の形態における基本思想とを組み合わせることにより、以下に示す具体的態様が実現されており、続いて、この具体的態様について説明する。

【0070】

＜具体的態様１＞
図１０は、ベースチップに形成されているトランジスタ領域ＴＲと非トランジスタ領域ＮＴＲとの境界領域近傍を模式的に示す図である。ベースチップとは、例えば、複数の半導体チップを積層した積層構造を有する半導体装置において、積層構造を構成する複数の半導体チップのうちの最下層に配置される半導体チップである。このようなベースチップには、図１０に示すように、電界効果トランジスタが形成されたトランジスタ領域ＴＲと、電界効果トランジスタが形成されていない非トランジスタ領域ＮＴＲとが存在する。そして、図１０に示すように、トランジスタ領域ＴＲには、貫通ビアが形成されていない一方、非トランジスタ領域ＮＴＲには、複数の貫通ビアＴＳＶが形成されている。ここで、非トランジスタ領域ＮＴＲに形成されている複数の貫通ビアＴＳＶには、アクティブビアＡＶとフローティングビアＦＶとが存在する。このとき、平面視におけるトランジスタ領域ＴＲと非トランジスタ領域ＮＴＲとの境界線ＢＬに最も近い位置に配置されている複数の貫通ビアＴＳＶのうちの少なくとも一部の貫通ビアは、フローティングビアＦＶとなっている。

【0071】

次に、図１１は、図１０のＡ－Ａ線で切断した断面図である。

【0072】

図１１に示すように、表面２００ａと裏面２００ｂとを有する半導体基板２００の表面側において、トランジスタ領域ＴＲと非トランジスタ領域ＮＴＲには、ともに拡散層が形成されている。トランジスタ領域ＴＲに形成されている拡散層は、電界効果トランジスタのソース領域やドレイン領域として機能するアクティブ拡散層２０１である。一方、非トランジスタ領域ＮＴＲに形成されている拡散層は、ソース領域やドレイン領域として機能しない非アクティブ拡散層２０２である。ここで、トランジスタ領域ＴＲに形成されたアクティブ拡散層２０１の配置密度は、非トランジスタ領域ＮＴＲに形成された非アクティブ拡散層２０２の配置密度よりも高い。

【0073】

アクティブ拡散層２０１は、第１層配線Ｌ１や第２層配線Ｌ２と接続されており、トランジスタ領域ＴＲにおいては、電界効果トランジスタと第１層配線Ｌ１と第２層4配線Ｌ２の電気的な接続によって集積回路が構成される。すなわち、トランジスタ領域ＴＲには、集積回路が形成されていることになる。一方、非トランジスタ領域ＮＴＲにおいては、アクティブビアＡＶとフローティングビアＦＶが形成されており、アクティブビアＡＶは、例えば、第１層配線Ｌ１や第２層配線Ｌ２と接続されている。そして、アクティブビアＡＶは、第１層配線Ｌ１や第２層配線Ｌ２を介して、トランジスタ領域ＴＲに形成されている集積回路と電気的に接続されている。これに対し、フローティングビアＦＶは、第１層配線Ｌ１や第２層配線Ｌ２と電気的に接続されていない。すなわち、フローティングビアＦＶは、回路と接続されておらず、フローティング電位となっている。

【0074】

このように構成されているベースチップ上には、図示しないが、例えば、メモリチップが搭載される。そして、図１１に示すアクティブビアＡＶは、メモリチップと電気的に接続されている。具体的に、アクティブビアＡＶは、メモリチップに形成された回路に供給される電源の供給経路として機能する。

【0075】

本実施の形態におけるベースチップには、プラズマチャージアップに起因するアクティブビアＡＶの破壊を抑制するように構成された保護回路が形成されていない。なぜなら、本実施の形態においては、プラズマチャージアップに起因するアクティブビアＡＶの破壊を抑制する機能を有するフローティングビアＦＶが設けられているからである。特に、フローティングビアＦＶは、アクティブビアＡＶよりもプラズマチャージアップに起因する破壊が生じやすい位置に配置されている。具体的には、図１１に示すように、複数のフローティングビアＦＶのうちの少なくとも１つは、平面視におけるトランジスタ領域ＴＲと非トランジスタ領域ＮＴＲとの境界線ＢＬに最も近い位置に配置されている。

【0076】

＜＜具体的態様１の特徴＞＞
続いて、具体的態様１の特徴点について説明する。

【0077】

具体的態様１の特徴点は、例えば、図１０および図１１に示すように、トランジスタ領域ＴＲと非トランジスタ領域ＮＴＲとの境界線ＢＬに最も近い位置に配置されている複数の貫通ビアＴＳＶのうちの少なくとも１つがフローティングビアＦＶである点である。これにより、具体的態様１によれば、非トランジスタ領域ＮＴＲに形成されているアクティブビアＡＶをプラズマチャージアップに起因する絶縁破壊から保護することができる。なぜなら、トランジスタ領域ＴＲと非トランジスタ領域ＮＴＲの境界線ＢＬ近傍では、「電子シェーディング効果」だけでなく、拡散層の配置密度と貫通ビアＴＳＶの配置密度との相違に起因するプラズマの空間的な不均一性が顕在化する結果、プラズマチャージアップに起因する高電界が発生するからである。すなわち、このような高電界が発生する境界線ＢＬに最も近い位置にアクティブビアＡＶよりも絶縁破壊しやすいフローティングビアＦＶを設けることによって、意図的にフローティングビアＦＶで絶縁破壊を生じさせることができる結果、それ以外のアクティブビアＡＶでの絶縁破壊を防止することができる。この場合、フローティングビアＦＶが絶縁破壊しても、フローティングビアＦＶは、回路と接続されていないことから回路のショート不良を招くこともないため、半導体装置の信頼性を確保できる。

【0078】

以上のことから、具体的態様１によれば、「電子シェーディング効果」とプラズマの空間的な不均一性によって最も高電界が発生しやすいトランジスタ領域ＴＲと非トランジスタ領域ＮＴＲとの境界線ＢＬ近傍に意図的に絶縁破壊させるためのフローティングビアＦＶを設けることにより、絶縁破壊するとショート不良が懸念されるアクティブビアＡＶを保護している。この結果、具体的態様１によれば、絶縁破壊してもショート不良の懸念のないフローティングビアＦＶでの意図的な絶縁破壊によって、プラズマチャージアップに起因するショート不良から半導体装置に形成されている回路を保護することができる。すなわち、具体的態様によれば、半導体装置の信頼性を向上することができる。

【0079】

＜具体的態様２＞
次に、具体的態様２について説明する。

【0080】

図１２は、ベースチップに形成されているトランジスタ領域ＴＲと非トランジスタ領域ＮＴＲとの境界領域近傍を模式的に示す図である。また、図１３は、図１２のＡ－Ａ線で切断した断面図である。図１２において、トランジスタ領域ＴＲと非トランジスタ領域ＮＴＲとの境界線ＢＬは、平面視において非トランジスタ領域ＮＴＲからトランジスタ領域ＴＲに突出する凸部分３００を含み、この凸部分３００にフローティングビアＦＶが形成されている。

【0081】

これにより、具体的態様２によれば、フローティングビアＦＶにおいて意図的に絶縁破壊を生じさせることができる。以下に、この理由について説明する。

【0082】

図１４は、境界線ＢＬの凸部分３００に配置されたフローティングビアＦＶによれば、絶縁破壊を生じやすくなる理由を説明する図である。図１４において、境界線ＢＬの凸部分３００に配置されたフローティングビアＦＶには、図１４の４つの矢印で示す方向からプラズマの空間的な不均一性に基づく高電界が印加される。これにより、境界線ＢＬの凸部分３００に配置されたフローティングビアＦＶは、その他の位置に配置された貫通ビアＴＳＶよりも絶縁破壊しやすくなる。このことから、具体的態様２によれば、境界線ＢＬの凸部分３００に配置されたフローティングビアＦＶが絶縁破壊される確率が高くなるため、その他の位置に配置されたアクティブビアＡＶをプラズマチャージアップに起因する絶縁破壊から効果的に保護できる。このように、具体的態様２では、境界線ＢＬの形状を工夫することにより、効果的に高電界が生じる個所を作り出して、この個所にフローティングビアＦＶを配置することにより、フローティングビアＦＶでの絶縁破壊を高確率で生じさせることができる。この結果、具体的態様２によれば、プラズマチャージアップに起因するショート不良から半導体装置に形成されている回路を保護することができ、これによって、半導体装置の信頼性を向上することができる。

【0083】

＜具体的態様３＞
続いて、具体的態様３について説明する。

【0084】

図１５は、ベースチップに形成されている第１トランジスタ領域ＴＲ１と非トランジスタ領域ＮＴＲとの第１境界領域近傍および第２トランジスタ領域ＴＲ２と非トランジスタ領域ＮＴＲとの第２境界領域近傍を模式的に示す図である。また、図１６は、図１５のＡ－Ａ線で切断した断面図である。図１５において、第１トランジスタ領域ＴＲ１と非トランジスタ領域ＮＴＲとの境界線ＢＬ１は、平面視において非トランジスタ領域ＮＴＲから第１トランジスタ領域ＴＲ１に突出する凸部分３００を含み、この凸部分３００にフローティングビアＦＶが形成されている。一方、第２トランジスタ領域ＴＲ２から非トランジスタ領域ＮＴＲとの境界線ＢＬ２には、凸部分が設けられていない。そして、非トランジスタ領域ＮＴＲには、フローティングビアＦＶの他に、アクティブビアＡＶとアクティブビアＡＶ２が設けられている。アクティブＡＶは、回路と接続されているが、プラズマチャージアップからアクティブビアＡＶを保護する保護回路とは電気的に接続されていない貫通ビアである。これに対し、アクティブビアＡＶ２は、プラズマチャージアップからアクティブビアＡＶ２を保護する保護回路と電気的に接続されている貫通ビアである。ここで、保護回路と接続されているアクティブビアＡＶ２は、少なくとも第２トランジスタ領域ＴＲ２と非トランジスタ領域ＮＴＲとの境界線ＢＬ２に最も近い位置に配置されている。例えば、図１６に示すように、アクティブビアＡＶ２は、第１層配線Ｌ１と第２層配線Ｌ２と第３層配線Ｌ３を介して、第１トランジスタ領域ＴＲ１に形成されている集積回路に含まれる保護回路と電気的にされている。

【0085】

このように構成されている具体的態様３によれば、以下に示す利点が得られる。すなわち、図１５に示すように、プラズマチャージアップに起因する高電界が発生する境界線ＢＬ１の凸部分３００にフローティングビアＦＶが形成されているため、意図的にフローティングビアＦＶで絶縁破壊を生じさせることができる。このことから、非トランジスタ領域ＮＴＲに形成されているアクティブビアＡＶを絶縁破壊から保護することができる。また、具体的態様３では、プラズマチャージアップに起因する高電界が発生する境界線ＢＬ２の近傍領域においては、保護回路と接続されたアクティブビアＡＶ２が配置されているため、境界線ＢＬ２の近傍領域において、プラズマチャージアップに起因する高電界が発生しても、アクティブビアＡＶ２の絶縁破壊を防止することができる。

【0086】

特に、具体的態様３では、境界線ＢＬ１の近傍と境界線ＢＬ２の近傍の両方に保護回路と接続された貫通ビアＴＳＶを設けなくてもよいため、ベースチップに形成される保護回路の数を削減できる。このことから、具体的態様３によれば、ベースチップのチップサイズを大きくすることなく、貫通ビアＴＳＶをプラズマチャージアップに起因する絶縁破壊から保護することができる（第１利点）。また、具体的態様３では、境界線ＢＬ１の近傍と境界線ＢＬ２の近傍の両方に凸部分３００を設けなくてもよいため、トランジスタ領域（第１トランジスタ領域ＴＲ１および第２トランジスタ領域ＴＲ２）の占有面積を確保できるとともに、意図的に絶縁破壊させるためのフローティングビアＦＶの数を必要以上に設ける必要がなくなる利点が得られる（第２利点）。したがって、具体的態様３によれば、フローティングビアＦＶと保護回路と接続されたアクティブビアＡＶ２を利用することによって、上述した第１利点と第２利点の両方を得ることができる。

【0087】

＜応用例＞
実施の形態では、プラズマチャージアップに起因する絶縁破壊を意図的に生じさせるために、フローティング電位のフローティングビアＦＶを設けている。このフローティングビアＦＶは、絶縁破壊が生じると、絶縁破壊を生じた個所を通じて、グランド電位の基板と導通することになり、「ダメージビア」となる。

【0088】

ここで、「ダメージビア」自体は、集積回路でのショート不良を引き起こさないため、そのままの状態で放置しておいても構わない。ただし、例えば、温度変化などによる経年変化によって、この「ダメージビア」を起点に半導体装置の信頼性が低下する可能性も考えられる。そこで、本応用例では、「ダメージビア」に起因する信頼性低下のポテンシャルを低減する工夫について説明する。

【0089】

図１７は、応用例における工夫を説明する図である。

【0090】

図１７において、フローティンビアに絶縁破壊が生じて形成されたダメージビアＤＶは、グランド電位が供給される再配線（裏面配線）ＲＤＬと接続されている。これにより、ダメージビアＤＶに存在する絶縁破壊個所が再配線ＲＤＬで修復されるとともに覆われることになる。この結果、応用例によれば、ダメージビアＤＶに存在する絶縁破壊個所が露出しなくなることから、半導体装置の信頼性低下を招くポテンシャルを低減できる。

【0091】

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

【符号の説明】

【0092】

１ 半導体装置
１０ 配線基板
１１ 半導体チップ
１２ 積層チップ構造体
１３ ベースチップ
１４ メモリチップ
１００ 基板
１０１ 拡散層
１０２ 酸化シリコン膜
１０３ 窒化シリコン膜
２００ 半導体基板
２００ａ 表面
２００ｂ 裏面
２０１ アクティブ拡散層
２０２ 非アクティブ拡散層
３００ 凸部分
ＡＶ アクティブビア
ＡＶ２ アクティブビア
ＢＬ 境界線
ＢＬ１ 境界線
ＢＬ２ 境界線
ＢＲ 境界領域
ＤＶ ダメージビア
ＦＶ フローティングビア
Ｌ１ 第１層配線
Ｌ２ 第２層配線
Ｌ３ 第３層配線
ＮＴＲ 非トランジスタ領域
ＯＰ 貫通孔
ＯＰ１ 貫通孔
ＯＰ２ 貫通孔
ＰＣ 保護回路
ＲＤＬ 再配線
ＴＲ トランジスタ領域
ＴＲ１ 第１トランジスタ領域
ＴＲ２ 第２トランジスタ領域
ＴＳＶ 貫通ビア
ＴＳＶ１ 貫通ビア
ＴＳＶ２ 貫通ビア
ＴＳＶ３ 貫通ビア
ＶＤＤＬ 電源配線
ＶＤＤＭ１ 電源配線
ＶＤＤＭ２ 電源配線
ＶＳＳ１ グランド配線
ＶＳＳ２ グランド配線
ＷＬ 配線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】