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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-02-09
(45)【発行日】2024-02-20
(54)【発明の名称】記憶装置及び記憶装置の動作方法
(51)【国際特許分類】
G11C 11/4099 20060101AFI20240213BHJP
G11C 7/14 20060101ALI20240213BHJP
H10B 12/00 20230101ALI20240213BHJP
H10B 41/70 20230101ALI20240213BHJP
H01L 29/786 20060101ALI20240213BHJP
H01L 27/088 20060101ALI20240213BHJP
H01L 21/8234 20060101ALI20240213BHJP
H01L 27/06 20060101ALI20240213BHJP
G11C 11/405 20060101ALI20240213BHJP
【ＦＩ】
G11C11/4099
G11C7/14
H10B12/00 801
H10B41/70
H01L29/78 613B
H01L29/78 618B
H01L27/088 331E
H01L27/088 E
H01L27/06 102A
G11C11/405
【請求項の数】
5
(21)【出願番号】P 2022203118
(22)【出願日】2022-12-20
(62)【分割の表示】P 2017173745の分割
【原出願日】2017-09-11
(65)【公開番号】P2023051991
(43)【公開日】2023-04-11
【審査請求日】2023-01-18
(31)【優先権主張番号】P 2016177842
(32)【優先日】2016-09-12
(33)【優先権主張国・地域又は機関】JP
(31)【優先権主張番号】P 2017050193
(32)【優先日】2017-03-15
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】石津 貴彦
(72)【発明者】
【氏名】長塚 修平
【審査官】後藤 彰
(56)【参考文献】
【文献】特開２００７－２５７６８２（ＪＰ，Ａ）
【文献】特開平１１－１６２１６４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １１／４０５
Ｇ１１Ｃ ７／１４
Ｇ１１Ｃ １１／４０９９
Ｈ１０Ｂ １２／００
Ｈ１０Ｂ ４１／７０
Ｈ０１Ｌ ２９／７８６
Ｈ０１Ｌ ２７／０８８
Ｈ０１Ｌ ２１／８２３４
(57)【特許請求の範囲】
【請求項1】
第１セルと、第２セルと、
読み出し回路と、
第１ワード線と、第２ワード線と、第３ワード線と、
第１ビット線と、第２ビット線と、第３ビット線と、
ソース線と、
第１配線と、を有する記憶装置であり、
前記第１セルは、第１トランジスタおよび第２トランジスタを有し、
前記第１トランジスタのゲートは、前記第３ワード線に電気的に接続され、前記第１トランジスタの第１端子は、前記第３ビット線に電気的に接続され、前記第１トランジスタの第２端子は、前記第２トランジスタの第１端子に電気的に接続され、
前記第２トランジスタのゲートは、前記第１配線に電気的に接続され、前記第２トランジスタの第２端子は、前記ソース線に電気的に接続され、
前記第２セルは第３トランジスタ、第４トランジスタおよび容量素子を有し、
前記第３トランジスタのゲートは、前記第１ワード線に電気的に接続され、前記第３トランジスタの第１端子は、前記第１ビット線に電気的に接続され、前記第３トランジスタの第２端子は、前記第４トランジスタのゲートに電気的に接続され、
前記容量素子の第１端子は、前記第４トランジスタのゲートに電気的に接続され、前記容量素子の第２端子は、前記第２ワード線に電気的に接続され、
前記第４トランジスタの第１端子は、前記ソース線に電気的に接続され、前記第４トランジスタの第２端子は、前記第２ビット線に電気的に接続され、
前記第１トランジスタ、前記第２トランジスタおよび前記第４トランジスタの導電型は同じであり、
前記読み出し回路は、前記第３ビット線の電位と前記第２ビット線の電位とを比較し、比較結果に応じた電位を出力する機能を有し、
前記第１トランジスタのチャネル幅は、前記第２トランジスタのチャネル幅よりも大きい、記憶装置。
【請求項2】
第１セルと、第２セルと、
読み出し回路と、
第１ワード線と、第２ワード線と、第３ワード線と、
第１ビット線と、第２ビット線と、第３ビット線と、
ソース線と、
第１乃至第３配線と、を有する記憶装置であり、
前記第１セルは、第１トランジスタおよび第２トランジスタを有し、
前記第１トランジスタのゲートは、前記第３ワード線に電気的に接続され、前記第１トランジスタの第１端子は、前記第３ビット線に電気的に接続され、前記第１トランジスタの第２端子は、前記第２トランジスタの第１端子に電気的に接続され、
前記第２トランジスタのゲートは、前記第１配線に電気的に接続され、前記第２トランジスタの第２端子は、前記第２配線に電気的に接続され、
前記第２セルは、第３トランジスタ、第４トランジスタ、第５トランジスタおよび容量素子を有し、
前記第３トランジスタのゲートは、前記第１ワード線に電気的に接続され、前記第３トランジスタの第１端子は、前記第１ビット線に電気的に接続され、前記第３トランジスタの第２端子は、前記第４トランジスタのゲートに電気的に接続され、
前記容量素子の第１端子は、前記第４トランジスタのゲートに電気的に接続され、前記容量素子の第２端子は、前記第３配線に電気的に接続され、
前記第４トランジスタの第１端子は、前記第２配線に電気的に接続され、前記第４トランジスタの第２端子は、前記第５トランジスタの第１端子に電気的に接続され、
前記第５トランジスタのゲートは、前記第２ワード線に電気的に接続され、前記第５トランジスタの第２端子は、前記第２ビット線に電気的に接続され、
前記第１トランジスタ、前記第２トランジスタ、前記第４トランジスタおよび前記第５トランジスタの導電型は同じであり、
前記読み出し回路は、前記第３ビット線の電位と前記第２ビット線の電位とを比較し、比較結果に応じた電位を出力する機能を有し、
前記第１トランジスタのチャネル幅は、前記第２トランジスタのチャネル幅よりも大きい、記憶装置。
【請求項3】
第１セルと、
第２セルと、
読み出し回路と、
第１ワード線と、第２ワード線と、第３ワード線と、
第１ビット線と、第２ビット線と、
ソース線と、
第１配線と、を有する記憶装置であり、
前記第１セルは、第１トランジスタおよび第２トランジスタを有し、
前記第１トランジスタのゲートは、前記第３ワード線に電気的に接続され、前記第１トランジスタの第１端子は、前記第２ビット線に電気的に接続され、前記第１トランジスタの第２端子は、前記第２トランジスタの第１端子に電気的に接続され、
前記第２トランジスタのゲートは、前記第１配線に電気的に接続され、前記第２トランジスタの第２端子は、前記ソース線に電気的に接続され、
前記第２セルは第３トランジスタ、第４トランジスタおよび容量素子を有し、
前記第３トランジスタのゲートは、前記第１ワード線に電気的に接続され、前記第３トランジスタの第１端子は、前記第１ビット線に電気的に接続され、前記第３トランジスタの第２端子は、前記第４トランジスタのゲートに電気的に接続され、
前記容量素子の第１端子は、前記第４トランジスタのゲートに電気的に接続され、前記容量素子の第２端子は、前記第２ワード線に電気的に接続され、
前記第４トランジスタの第１端子は、前記ソース線に電気的に接続され、前記第４トランジスタの第２端子は、前記第１ビット線に電気的に接続され、
前記第１トランジスタ、前記第２トランジスタおよび前記第４トランジスタの導電型は同じであり、
前記読み出し回路は、前記第２ビット線の電位と前記第１ビット線の電位とを比較し、比較結果に応じた電位を出力する機能を有し、
前記第１トランジスタのチャネル幅は、前記第２トランジスタのチャネル幅よりも大きい、記憶装置。
【請求項4】
請求項１乃至３の何れか１項において、前記第３トランジスタのチャネル形成領域は、金属酸化物を有する記憶装置。
【請求項5】
請求項１又は２に記載の記憶装置の動作方法であって、前記読み出し回路が非活性化状態であるときに、前記第２ワード線を選択し、且つ前記第３ワード線を選択して前記第１トランジスタをオン状態にし、
前記読み出し回路を活性化する記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【0001】
本出願の明細書、図面、および特許請求の範囲（以下、本明細書等と呼ぶ）で開示する本
発明の一形態は、記憶装置、その動作方法、その使用方法、およびその作製方法等に関す
る。なお、本発明の一形態は例示した技術分野に限定されるものではない。
発明の一形態は、記憶装置、その動作方法、その使用方法、およびその作製方法等に関す
る。なお、本発明の一形態は例示した技術分野に限定されるものではない。
【背景技術】
【0002】
一般的なＤＲＡＭ（ダイナミックランダムアクセスメモリ）は、メモリセルが１個のトラ
ンジスタ（１Ｔ）と１個のキャパシタ（１Ｃ）で構成されている。１Ｔ１Ｃ型ＤＲＡＭは
、キャパシタに電荷を蓄積することで、データを保持することが可能なメモリであるため
、原理的に無制限に書き込みができる。また、書き込みおよび読み出しの速度が高速であ
ること、メモリセルの素子数が少ないため高集積が容易であることから、ＤＲＡＭは大容
量なメモリ装置として、多くの電子機器に組み込まれている。しかしながら、１Ｔ１Ｃ型
ＤＲＡＭは、キャパシタに蓄積した電荷をそのままビット線に放出して電位の変動を測定
することでデータの読み出しを行うため、キャパシタの静電容量を一定以上とすることが
求められ、メモリセルの微細化によって必要な静電容量を確保することが困難となりつつ
ある。
ンジスタ（１Ｔ）と１個のキャパシタ（１Ｃ）で構成されている。１Ｔ１Ｃ型ＤＲＡＭは
、キャパシタに電荷を蓄積することで、データを保持することが可能なメモリであるため
、原理的に無制限に書き込みができる。また、書き込みおよび読み出しの速度が高速であ
ること、メモリセルの素子数が少ないため高集積が容易であることから、ＤＲＡＭは大容
量なメモリ装置として、多くの電子機器に組み込まれている。しかしながら、１Ｔ１Ｃ型
ＤＲＡＭは、キャパシタに蓄積した電荷をそのままビット線に放出して電位の変動を測定
することでデータの読み出しを行うため、キャパシタの静電容量を一定以上とすることが
求められ、メモリセルの微細化によって必要な静電容量を確保することが困難となりつつ
ある。
【0003】
２個のトランジスタまたは３個のトランジスタで形成されたゲインセルが知られている（
例えば、特許文献１、２）。ゲインセルは、蓄積した電荷量を読み出しトランジスタで増
幅して、ビット線に供給できるため、キャパシタの容量を小さくすることが可能とされる
。
例えば、特許文献１、２）。ゲインセルは、蓄積した電荷量を読み出しトランジスタで増
幅して、ビット線に供給できるため、キャパシタの容量を小さくすることが可能とされる
。
【0004】
チャネル形成領域に金属酸化物を有するトランジスタ（以下、「金属酸化物半導体トラン
ジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）が知られている。例えば、
特許文献３、非特許文献１には、ゲインセルの書き込みトランジスタがＯＳトランジスタ
である記憶装置が記載されている。
ジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）が知られている。例えば、
特許文献３、非特許文献１には、ゲインセルの書き込みトランジスタがＯＳトランジスタ
である記憶装置が記載されている。
【0005】
本明細書等では、特許文献３のように、メモリセルにＯＳトランジスタが設けられている
メモリのことを、「ＯＳメモリ」と呼ぶこととする。また、非特許文献１のように、書き
込みトランジスタがＯＳトランジスタで構成されているゲインセル型ＤＲＡＭのことを、
「ＮＯＳＲＡＭ（登録商標）」と呼ぶこととする。「ＮＯＳＲＡＭ（ノスラム）」とはＮ
ｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭの略称である
。
メモリのことを、「ＯＳメモリ」と呼ぶこととする。また、非特許文献１のように、書き
込みトランジスタがＯＳトランジスタで構成されているゲインセル型ＤＲＡＭのことを、
「ＮＯＳＲＡＭ（登録商標）」と呼ぶこととする。「ＮＯＳＲＡＭ（ノスラム）」とはＮ
ｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭの略称である
。
【先行技術文献】
【特許文献】
【0006】
【文献】特開２００１‐５３１６７号公報
【文献】特開２００６‐１２８７８号公報
【文献】特開２０１１‐１１９６７５号公報
【非特許文献】
【0007】
【文献】Ｈ．Ｉｎｏｕｅ，ｅｔ ａｌ．，“Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｗｉｔｈ Ｅｘｔｒｅｍｅｌｙ Ｌｏｗ‐Ｌｅａｋａｇｅ Ｉｎｄｉｕｍ‐Ｇａｌｌｉｕｍ‐Ｚｉｎｃ‐Ｏｘｉｄｅ Ｔｈｉｎ‐Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ，”ＩＥＥＥ Ｊ．Ｓｏｌｉｄ‐Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｓｅｐｔ．２０１２，ｖｏｌ．４７，ｎｏ．９，ｐｐ．２２５８―２２６５．
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明の一形態の課題は、ＰＶＴ（プロセス／電圧／温度）ばらつきの耐性を向上するこ
と、データの読み出しに用いられる読み出し判定電位を最適化すること、または読み出し
速度を向上すること、または動作周波数を向上することである。
と、データの読み出しに用いられる読み出し判定電位を最適化すること、または読み出し
速度を向上すること、または動作周波数を向上することである。
【0009】
なお、本発明の一形態はこれらの課題の全てを解決する必要はない。複数の課題の記載は
互いの課題の存在を妨げるものではない。列記した以外の課題は本明細書等の記載から自
ずと明らかになり、これらの課題も本発明の一形態の課題となり得る。
互いの課題の存在を妨げるものではない。列記した以外の課題は本明細書等の記載から自
ずと明らかになり、これらの課題も本発明の一形態の課題となり得る。
【課題を解決するための手段】
【0010】
（１） 本発明の一形態は、メモリセルと、レプリカセルと、読み出し回路と、書き込み
ワード線と、読み出しワード線と、ダミー読み出しワード線と、書き込みビット線と、読
み出しビット線と、参照ビット線と、ソース線と、第１配線とを有し、レプリカセルは第
１トランジスタおよび第２トランジスタを有し、第１トランジスタのゲートはダミー読み
出しワード線に電気的に接続され、第１端子は参照ビット線に電気的に接続され、第２端
子は第２トランジスタの第１端子に電気的に接続され、第２トランジスタのゲートは第１
配線に電気的に接続され、第２端子はソース線に電気的に接続され、メモリセルは第３ト
ランジスタ、第４トランジスタおよび容量素子を有し、第３トランジスタのゲートは書き
込みワード線に電気的に接続され、第１端子は書き込みビット線に電気的に接続され、第
２端子は第４トランジスタのゲートに電気的に接続され、容量素子の第１端子は第４トラ
ンジスタのゲートに電気的に接続され、第２端子は読み出しワード線に電気的に接続され
、第４トランジスタの第１端子はソース線に電気的に接続され、第２端子は読み出しビッ
ト線に電気的に接続され、第１トランジスタ、第２トランジスタおよび第４トランジスタ
の導電型は同じであり、参照ビット線の電位と読み出しビット線の電位とを比較し、比較
結果に応じた電位を出力する機能を有する記憶装置である。
ワード線と、読み出しワード線と、ダミー読み出しワード線と、書き込みビット線と、読
み出しビット線と、参照ビット線と、ソース線と、第１配線とを有し、レプリカセルは第
１トランジスタおよび第２トランジスタを有し、第１トランジスタのゲートはダミー読み
出しワード線に電気的に接続され、第１端子は参照ビット線に電気的に接続され、第２端
子は第２トランジスタの第１端子に電気的に接続され、第２トランジスタのゲートは第１
配線に電気的に接続され、第２端子はソース線に電気的に接続され、メモリセルは第３ト
ランジスタ、第４トランジスタおよび容量素子を有し、第３トランジスタのゲートは書き
込みワード線に電気的に接続され、第１端子は書き込みビット線に電気的に接続され、第
２端子は第４トランジスタのゲートに電気的に接続され、容量素子の第１端子は第４トラ
ンジスタのゲートに電気的に接続され、第２端子は読み出しワード線に電気的に接続され
、第４トランジスタの第１端子はソース線に電気的に接続され、第２端子は読み出しビッ
ト線に電気的に接続され、第１トランジスタ、第２トランジスタおよび第４トランジスタ
の導電型は同じであり、参照ビット線の電位と読み出しビット線の電位とを比較し、比較
結果に応じた電位を出力する機能を有する記憶装置である。
【0011】
（２） 形態（１）において、書き込みビット線と読み出しビット線とに代えて、ビット
線を有し、第３トランジスタの第１端子、および第４トランジスタの第２端子はビット線
に電気的に接続されている。
線を有し、第３トランジスタの第１端子、および第４トランジスタの第２端子はビット線
に電気的に接続されている。
【0012】
（３） 形態（１）または（２）において、第３トランジスタのチャネル形成領域は金属
酸化物を有する。
酸化物を有する。
【0013】
（４） 本発明の一形態は、形態（１）または（２）に係る記憶装置の動作方法であって
、読み出し回路が非活性化状態であるときに、読み出しワード線を選択して第３トランジ
スタをオン状態にし、ダミー読み出しワード線を選択して第１トランジスタをオン状態に
し、読み出し回路を活性化する記憶装置の動作方法である。
、読み出し回路が非活性化状態であるときに、読み出しワード線を選択して第３トランジ
スタをオン状態にし、ダミー読み出しワード線を選択して第１トランジスタをオン状態に
し、読み出し回路を活性化する記憶装置の動作方法である。
【0014】
本明細書等において、「第１」、「第２」、「第３」等の序数詞は構成要素の混同を避け
るために付す場合があり、その場合は数的に限定するものではなく、また順序を限定する
ものでもない。
るために付す場合があり、その場合は数的に限定するものではなく、また順序を限定する
ものでもない。
【0015】
本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、Ｘ
とＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、Ｘ
とＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したが
って、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図また
は文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ
、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜など）であると
する。
とＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、Ｘ
とＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したが
って、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図また
は文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ
、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜など）であると
する。
【0016】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲー
トは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソースま
たはドレインとして機能する２個の入出力端子は、トランジスタの型及び各端子に与えら
れる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細
書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする
。また、本明細書等では、ゲート以外の２個の入出力端子を第１端子、第２端子と呼ぶ場
合がある。
トは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソースま
たはドレインとして機能する２個の入出力端子は、トランジスタの型及び各端子に与えら
れる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細
書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする
。また、本明細書等では、ゲート以外の２個の入出力端子を第１端子、第２端子と呼ぶ場
合がある。
【0017】
回路構成やデバイス構造等に応じて、ノードは、端子、配線、電極、導電層、導電体、不
純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えるこ
とが可能である。
純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えるこ
とが可能である。
【0018】
電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のこと
を示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは
、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味し
ない場合もある。
を示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは
、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味し
ない場合もある。
【0019】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、また
は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語
を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という
用語を、「絶縁層」という用語に変更することが可能な場合がある。
は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語
を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という
用語を、「絶縁層」という用語に変更することが可能な場合がある。
【0020】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（
トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体
特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えた
チップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及
び電子機器等は、それ自体が半導体装置である場合があり、又は半導体装置を有している
場合がある。
トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体
特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えた
チップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及
び電子機器等は、それ自体が半導体装置である場合があり、又は半導体装置を有している
場合がある。
【0021】
なお、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での
金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を
含む）、酸化物半導体などに分類される。例えば、トランジスタのチャネル形成領域に用
いられる金属酸化物を、酸化物半導体と呼ぶ場合がある。
金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を
含む）、酸化物半導体などに分類される。例えば、トランジスタのチャネル形成領域に用
いられる金属酸化物を、酸化物半導体と呼ぶ場合がある。
【0022】
本明細書等において、特段の断りがない限り、窒素を有する金属酸化物がトランジスタの
チャネル形成領域に用いられる。なお、窒素を有する金属酸化物を、金属酸窒化物（ｍｅ
ｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
チャネル形成領域に用いられる。なお、窒素を有する金属酸化物を、金属酸窒化物（ｍｅ
ｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【発明の効果】
【0023】
本発明の一形態によって、ＰＶＴ（プロセス／電圧／温度）ばらつきの耐性を向上するこ
と、データの読み出しに用いられる読み出し判定電位を最適化すること、読み出し速度を
向上すること、または動作周波数を向上することが可能となる。
と、データの読み出しに用いられる読み出し判定電位を最適化すること、読み出し速度を
向上すること、または動作周波数を向上することが可能となる。
【0024】
本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。複数の効果の記
載は、他の効果の存在を妨げるものではない。本発明の一形態について、上記以外の課題
、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかにな
るものである。
載は、他の効果の存在を妨げるものではない。本発明の一形態について、上記以外の課題
、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかにな
るものである。
【図面の簡単な説明】
【0025】
【図1】ＮＯＳＲＡＭの構成例を示すブロック図。
【図2】メモリセルアレイの構成例を示す回路図。
【図3】Ａ：ＮＯＳＲＡＭの動作例を示すタイミングチャート。Ｂ：ビット線に読み出したデータの検知方法例を説明する図。
【図4】Ａ―Ｃ：レプリカセルの構成例を示す回路図。
【図5】Ａ―Ｄ：メモリセルアレイ、メモリセルアレイの構成例を示す回路図。
【図6】Ａ、Ｂ：メモリセルアレイ、列回路の構成例を示す回路図。Ｃ：メモリセルアレイ、レプリカセルアレイおよび列回路の構成例を示す回路図。
【図7】Ａ、Ｂ：ＮＯＳＲＡＭの構成例を示すブロック図。
【図8】行回路の構成例を示す回路図。
【図9】ブロックの構成例を示す回路図。
【図10】列回路の構成例を示す回路図。
【図11】ＮＯＳＲＡＭの読み出し動作例を示すタイミングチャート。
【図12】ＮＯＳＲＡＭの書き込み動作例を示すタイミングチャート。
【図13】読み出し動作でのＮＯＳＲＡＭの波形図（シミュレーション）。
【図14】書き込み動作でのＮＯＳＲＡＭの波形図（シミュレーション）。
【図15】読み出し判定電位の生成方式と、ＮＯＳＲＡＭの動作周波数との関係を示す図（シミュレーション）。
【図16】Ａ：ＮＯＳＲＡＭのサブアレイの構成例を示すブロック図。Ｂ、Ｃ：ＮＯＳＲＡＭの構成例を示すブロック図。
【図17】マイクロコントローラユニットの構成例を示すブロック図。
【図18】Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：電子部品の構成例を示す模式図。
【図19】Ａ―Ｆ：電子機器の構成例を示す図。
【図20】ＮＯＳＲＡＭの積層構造例を示す断面図。
【図21】ＮＯＳＲＡＭの積層構造例を示す断面図。
【図22】Ａ、Ｂ：ＯＳトランジスタの構成例を示す断面図。
【図23】Ａ：製造したＮＯＳＲＡＭマクロのメモリセルの回路図。Ｂ：レプリカセルの回路図。Ｃ：メモリセル、レプリカセルのノードバイアス条件。Ｄ：メモリセルのタイミングチャート。
【図24】メモリセルのレイアウトの分解図。
【図25】ＮＯＳＲＡＭマクロのアーキテクチャを示す図。
【図26】Ａ：サブアレイのビット線構造を示す図。Ｂ：列回路の回路図。
【図27】実施例１および従来例の読み出し方式での読み出し速度のシミュレーション結果を示す図。
【図28】Ａ：製造したＮＯＳＲＡＭのダイ写真。Ｂ：メモリセルの断面の顕微鏡写真。Ｃ：ＮＯＳＲＡＭの仕様を示す図。
【図29】ＮＯＳＲＡＭのシュムープロット（電圧ＶＤＤ・ＶＳＬ・ＶＷＬ 対 動作周波数）、（Ａ）－４０℃、（Ｂ）２５℃、（Ｃ）８５℃。
【発明を実施するための形態】
【0026】
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定
されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に
変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、
以下に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。
されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に
変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、
以下に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。
【0027】
以下に示される複数の実施の形態、および実施例は適宜組み合わせることが可能である。
また１の実施の形態に複数の構成例（作製方法例、動作方法例等も含む。）が示される場
合は、互いの構成例を適宜組み合わせること、および他の実施の形態、実施例に記載され
ている１または複数の構成例と適宜組み合わせることが可能である。
また１の実施の形態に複数の構成例（作製方法例、動作方法例等も含む。）が示される場
合は、互いの構成例を適宜組み合わせること、および他の実施の形態、実施例に記載され
ている１または複数の構成例と適宜組み合わせることが可能である。
【0028】
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは
同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略す
る場合がある。
同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略す
る場合がある。
【0029】
図面において、大きさ、層の厚さ、および領域等は、明瞭化のために誇張されている場合
がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に
示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信
号、電圧、もしくは電流のばらつき、又は、タイミングのずれによる信号、電圧、もしく
は電流のばらつきなどを含むことが可能である。
がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に
示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信
号、電圧、もしくは電流のばらつき、又は、タイミングのずれによる信号、電圧、もしく
は電流のばらつきなどを含むことが可能である。
【0030】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を
、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置
関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明
した語句に限定されず、状況に応じて適切に言い換えることができる。
、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置
関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明
した語句に限定されず、状況に応じて適切に言い換えることができる。
【0031】
〔実施の形態１〕
本実施の形態では、ゲインセル型のメモリセルを有する記憶装置について説明する。ここ
では、このような記憶装置の一例として、ＮＯＳＲＡＭについて説明する。
本実施の形態では、ゲインセル型のメモリセルを有する記憶装置について説明する。ここ
では、このような記憶装置の一例として、ＮＯＳＲＡＭについて説明する。
【0032】
＜＜ＮＯＳＲＡＭ＞＞
図１はＮＯＳＲＡＭの構成例を示すブロック図である。ＮＯＳＲＡＭ１００は、制御回路
１１０、行回路１１２、列回路１１３、メモリセルアレイ１１５、レプリカセルアレイ１
１６を有する。ＮＯＳＲＡＭ１００には外部から、電位ＶＤＤＤ、ＶＳＳＳ、ＶＤＵＭ、
ＶＤＨＷ、ＶＤＨＲ、クロック信号、アドレス信号、チップイネーブル信号、書き込みイ
ネーブル信号が入力される。
図１はＮＯＳＲＡＭの構成例を示すブロック図である。ＮＯＳＲＡＭ１００は、制御回路
１１０、行回路１１２、列回路１１３、メモリセルアレイ１１５、レプリカセルアレイ１
１６を有する。ＮＯＳＲＡＭ１００には外部から、電位ＶＤＤＤ、ＶＳＳＳ、ＶＤＵＭ、
ＶＤＨＷ、ＶＤＨＲ、クロック信号、アドレス信号、チップイネーブル信号、書き込みイ
ネーブル信号が入力される。
【0033】
制御回路１１０は、ＮＯＳＲＡＭ１００の動作全般を制御する機能を有する。例えば、制
御回路１１０は、チップイネーブル信号、および書き込みイネーブル信号を論理演算して
、外部からのアクセスが書き込みアクセスであるか読み出しアクセスであるか判断する。
御回路１１０は、チップイネーブル信号、および書き込みイネーブル信号を論理演算して
、外部からのアクセスが書き込みアクセスであるか読み出しアクセスであるか判断する。
【0034】
行回路１１２は、アドレス信号が指定する行のワード線を選択する機能をもつ。列回路１
１３は、アドレス信号が指定する列のビット線に対して、データの書き込みおよび読み出
しを行う機能をもつ。
１３は、アドレス信号が指定する列のビット線に対して、データの書き込みおよび読み出
しを行う機能をもつ。
【0035】
＜メモリセルアレイ、レプリカセルアレイ＞
図２に、メモリセルアレイ１１５、レプリカセルアレイ１１６の構成例を示す。メモリセ
ルアレイ１１５はメモリセル１０、ワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ、
ソース線ＳＬを有する。ワード線ＷＷＬ、ＲＷＬは書き込みワード線、読み出しワード線
である。ビット線ＷＢＬ、ＲＢＬは書き込みビット線、読み出しビット線である。
図２に、メモリセルアレイ１１５、レプリカセルアレイ１１６の構成例を示す。メモリセ
ルアレイ１１５はメモリセル１０、ワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ、
ソース線ＳＬを有する。ワード線ＷＷＬ、ＲＷＬは書き込みワード線、読み出しワード線
である。ビット線ＷＢＬ、ＲＢＬは書き込みビット線、読み出しビット線である。
【0036】
メモリセル１０は、Ｎ行Ｍ列の行列状配列されている（Ｎ、Ｍは０よりも大きい整数）。
メモリセル１０の配列に応じて、ワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ、ソ
ース線ＳＬが設けられている。ワード線ＷＷＬ、ＲＷＬは行回路１１２に電気的に接続さ
れている。ビット線ＷＢＬ、ＲＢＬ、ソース線ＳＬは列回路１１３に電気的に接続されて
いる。
メモリセル１０の配列に応じて、ワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ、ソ
ース線ＳＬが設けられている。ワード線ＷＷＬ、ＲＷＬは行回路１１２に電気的に接続さ
れている。ビット線ＷＢＬ、ＲＢＬ、ソース線ＳＬは列回路１１３に電気的に接続されて
いる。
【0037】
なお、本明細書等では、行番号を１からではなく、０から数えることとする。列番号につ
いても同様である。例えば、ビット線ＲＢＬ［０］は第０行目の読み出しビット線を表し
ている。メモリセル１０［０、１］は、第０行第１列のメモリセル１０を表している。
いても同様である。例えば、ビット線ＲＢＬ［０］は第０行目の読み出しビット線を表し
ている。メモリセル１０［０、１］は、第０行第１列のメモリセル１０を表している。
【0038】
また、本明細書において、複数のビット線ＲＢＬのうち１つを特定する必要があるときは
、ビット線ＲＢＬ［０］等と表記する。また、ビット線ＲＢＬと記載した場合は、任意の
ビット線ＲＢＬを指している。他の要素についても同様である。
、ビット線ＲＢＬ［０］等と表記する。また、ビット線ＲＢＬと記載した場合は、任意の
ビット線ＲＢＬを指している。他の要素についても同様である。
【0039】
図２の例では、メモリセル１０は２Ｔ１Ｃ型のゲインセルである。メモリセル１０は、ノ
ードＳＮ、トランジスタＭＮ１、ＭＰ２、容量素子Ｃ１を有する。トランジスタＭＮ１は
書き込みトランジスタであり、トランジスタＭＰ２は読み出しトランジスタである。容量
素子Ｃ１はノードＳＮの電圧を保持するための保持容量である。
ードＳＮ、トランジスタＭＮ１、ＭＰ２、容量素子Ｃ１を有する。トランジスタＭＮ１は
書き込みトランジスタであり、トランジスタＭＰ２は読み出しトランジスタである。容量
素子Ｃ１はノードＳＮの電圧を保持するための保持容量である。
【0040】
ここでは、トランジスタＭＮ１はＯＳトランジスタであり、トランジスタＭＰ２に採用さ
れるトランジスタの種類は特段の制約はない、代表的には、Ｓｉトランジスタが用いられ
る。メモリセル１０は書き込みトランジスタ（ＭＮ１）がＯＳトランジスタで構成される
ため、長時間データを保持することが可能である。
れるトランジスタの種類は特段の制約はない、代表的には、Ｓｉトランジスタが用いられ
る。メモリセル１０は書き込みトランジスタ（ＭＮ１）がＯＳトランジスタで構成される
ため、長時間データを保持することが可能である。
【0041】
Ｓｉトランジスタで構成されるゲインセル型ＤＲＡＭと比較して、ＮＯＳＲＡＭの保持時
間は非常に長くすることができる。そのため、リフレッシュ動作の頻度が低減されるため
、リフレッシュ動作に要する電力を削減できる。
間は非常に長くすることができる。そのため、リフレッシュ動作の頻度が低減されるため
、リフレッシュ動作に要する電力を削減できる。
【0042】
金属酸化物半導体のバンドギャップは２．５ｅＶ以上または３．０ｅＶ以上であるため、
ＯＳトランジスタは熱励起によるリーク電流が小さく、オフ電流が極めて小さい。チャネ
ル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程
度に低くすることができる。よって、書き込みトランジスタをＯＳトランジスタとするこ
とで、容量素子Ｃ１から電荷がリークすることを抑えることができ、メモリセル１０の保
持時間を長くすることができる。例えば、８５℃において保持時間を１年にすることがで
き、さらには１０年にすることができる。
ＯＳトランジスタは熱励起によるリーク電流が小さく、オフ電流が極めて小さい。チャネ
ル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程
度に低くすることができる。よって、書き込みトランジスタをＯＳトランジスタとするこ
とで、容量素子Ｃ１から電荷がリークすることを抑えることができ、メモリセル１０の保
持時間を長くすることができる。例えば、８５℃において保持時間を１年にすることがで
き、さらには１０年にすることができる。
【0043】
ＯＳトランジスタのチャネル形成領域に適用される金属酸化物には、Ｚｎ酸化物、Ｚｎ‐
Ｓｎ酸化物、Ｇａ‐Ｓｎ酸化物、Ｉｎ‐Ｇａ酸化物、Ｉｎ‐Ｚｎ酸化物、Ｉｎ‐Ｍ‐Ｚｎ
酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）等がある。
インジウムおよび亜鉛を含む酸化物には、アルミニウム、ガリウム、イットリウム、銅、
バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジ
ルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タン
グステン、マグネシウム等から選ばれた一種、または複数種が含まれていてもよい。
Ｓｎ酸化物、Ｇａ‐Ｓｎ酸化物、Ｉｎ‐Ｇａ酸化物、Ｉｎ‐Ｚｎ酸化物、Ｉｎ‐Ｍ‐Ｚｎ
酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）等がある。
インジウムおよび亜鉛を含む酸化物には、アルミニウム、ガリウム、イットリウム、銅、
バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジ
ルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タン
グステン、マグネシウム等から選ばれた一種、または複数種が含まれていてもよい。
【0044】
レプリカセルアレイ１１６は、Ｍ個のレプリカセル２０、１本のワード線ＤＲＷＬ、Ｍ本
のビット線ＲＥＦＢＬ、１本の配線ＰＬＤＵＭを有する。ワード線ＤＲＷＬはレプリカセ
ル用のダミー読み出しワード線であり、行回路１１２により駆動される。ビット線ＲＥＦ
ＢＬは、読み出し判定電位を列回路１１３に入力するための参照読み出しビット線である
。読み出し判定電位は、ビット線ＲＢＬに書き込まれているデータが、“０”であるか“
１”であるか判定するための参照電位である。配線ＰＬＤＵＭは、電位ＶＤＵＭをレプリ
カセルアレイ１１６に入力するための電源線である。
のビット線ＲＥＦＢＬ、１本の配線ＰＬＤＵＭを有する。ワード線ＤＲＷＬはレプリカセ
ル用のダミー読み出しワード線であり、行回路１１２により駆動される。ビット線ＲＥＦ
ＢＬは、読み出し判定電位を列回路１１３に入力するための参照読み出しビット線である
。読み出し判定電位は、ビット線ＲＢＬに書き込まれているデータが、“０”であるか“
１”であるか判定するための参照電位である。配線ＰＬＤＵＭは、電位ＶＤＵＭをレプリ
カセルアレイ１１６に入力するための電源線である。
【0045】
レプリカセル２０は１行Ｍ列に配列されている。レプリカセル２０はトランジスタＤＲ２
、ＤＳ２を有する。トランジスタＤＲ２、ＤＳ２がｐチャネル型トランジスタであるのは
、メモリセル１０の読み出しトランジスタＭＰ２がｐチャネル型トランジスタであるから
である。
、ＤＳ２を有する。トランジスタＤＲ２、ＤＳ２がｐチャネル型トランジスタであるのは
、メモリセル１０の読み出しトランジスタＭＰ２がｐチャネル型トランジスタであるから
である。
【0046】
トランジスタＤＲ２、ＤＳ２は、ビット線ＲＥＦＢＬとソース線ＳＬと間に直列に電気的
に接続されている。トランジスタＤＲ２、ＤＳ２は、それぞれ、３Ｔ型ゲインセルの読み
出しトランジスタ、選択トランジスタに該当する。レプリカセル２０においては、トラン
ジスタＤＲ２のゲートは保持ノードの代わりに、配線ＰＬＤＵＭに電気的に接続され、ト
ランジスタＤＳ２のゲートはワード線ＤＲＷＬに電気的に接続されている。
に接続されている。トランジスタＤＲ２、ＤＳ２は、それぞれ、３Ｔ型ゲインセルの読み
出しトランジスタ、選択トランジスタに該当する。レプリカセル２０においては、トラン
ジスタＤＲ２のゲートは保持ノードの代わりに、配線ＰＬＤＵＭに電気的に接続され、ト
ランジスタＤＳ２のゲートはワード線ＤＲＷＬに電気的に接続されている。
【0047】
列回路１１３には列ごとに読み出し回路２５が設けられている。読み出し回路２５には、
ビット線ＲＢＬ、ＲＥＦＢＬが電気的に接続されている。読み出し回路２５はビット線Ｒ
ＢＬの電位とビット線ＲＥＦＢＬの電位を比較し、比較結果に応じた電位を出力する。読
み出し回路２５に適用できる回路は、例えば、センスアンプ（代表的には、ラッチ型セン
スアンプ）、および差動アンプ等がある。
ビット線ＲＢＬ、ＲＥＦＢＬが電気的に接続されている。読み出し回路２５はビット線Ｒ
ＢＬの電位とビット線ＲＥＦＢＬの電位を比較し、比較結果に応じた電位を出力する。読
み出し回路２５に適用できる回路は、例えば、センスアンプ（代表的には、ラッチ型セン
スアンプ）、および差動アンプ等がある。
【0048】
＜＜ＮＯＳＲＡＭの動作例＞＞
図３Ａを参照して、ＮＯＳＲＡＭ１００の動作例を説明する。図３Ａは、ＮＯＳＲＡＭ１
００の動作例を示すタイミングチャートである。電位ＶＤＤＤは高レベル側電源電位であ
り、データ“１”を表す電位である。電位ＶＳＳＳは低レベル側電源電位であり、データ
“０”を表す電位である。電位ＶＤＨＷは、ワード線ＷＷＬの高レベル電位である。電位
ＶＤＨＲは、ワード線ＲＷＬ、ＤＲＷＬの高レベル電位である。
図３Ａを参照して、ＮＯＳＲＡＭ１００の動作例を説明する。図３Ａは、ＮＯＳＲＡＭ１
００の動作例を示すタイミングチャートである。電位ＶＤＤＤは高レベル側電源電位であ
り、データ“１”を表す電位である。電位ＶＳＳＳは低レベル側電源電位であり、データ
“０”を表す電位である。電位ＶＤＨＷは、ワード線ＷＷＬの高レベル電位である。電位
ＶＤＨＲは、ワード線ＲＷＬ、ＤＲＷＬの高レベル電位である。
【0049】
（電源オフ）
電源オフ状態では、ビット線ＷＢＬ等の配線の電位はＶＳＳＳである。
電源オフ状態では、ビット線ＷＢＬ等の配線の電位はＶＳＳＳである。
【0050】
（スタンバイ）
電源オン状態であり、チップイネーブル信号が“Ｌ”（低レベル）である場合、ＮＯＳＲ
ＡＭ１００はスタンバイ状態である。ワード線ＷＷＬは“Ｌ”であり、ワード線ＲＷＬ、
ＤＲＷＬは“Ｈ”（高レベル）である。メモリセル１０のトランジスタＭＮ１、ＭＰ２と
、レプリカセル２０のトランジスタＤＳ２とはオフ状態である。
電源オン状態であり、チップイネーブル信号が“Ｌ”（低レベル）である場合、ＮＯＳＲ
ＡＭ１００はスタンバイ状態である。ワード線ＷＷＬは“Ｌ”であり、ワード線ＲＷＬ、
ＤＲＷＬは“Ｈ”（高レベル）である。メモリセル１０のトランジスタＭＮ１、ＭＰ２と
、レプリカセル２０のトランジスタＤＳ２とはオフ状態である。
【0051】
（書き込み）
“Ｈ”のチップイネーブル信号と、“Ｈ”の書き込みイネーブル信号とが入力されると、
ＮＯＳＲＡＭ１００は書き込み動作を行う。行回路１１２によって選択された行のワード
線ＷＷＬ、ＲＷＬはそれぞれ“Ｈ”、“Ｌ”となる。列回路１１３によって選択されたビ
ット線ＷＢＬには、データに応じた電位が入力される。選択されたメモリセル１０のノー
ドＳＮの電位は、データ“１”が書き込まれた場合ＶＤＤＤとなり、データ“０”が書き
込まれた場合ＶＳＳＳとなる。
“Ｈ”のチップイネーブル信号と、“Ｈ”の書き込みイネーブル信号とが入力されると、
ＮＯＳＲＡＭ１００は書き込み動作を行う。行回路１１２によって選択された行のワード
線ＷＷＬ、ＲＷＬはそれぞれ“Ｈ”、“Ｌ”となる。列回路１１３によって選択されたビ
ット線ＷＢＬには、データに応じた電位が入力される。選択されたメモリセル１０のノー
ドＳＮの電位は、データ“１”が書き込まれた場合ＶＤＤＤとなり、データ“０”が書き
込まれた場合ＶＳＳＳとなる。
【0052】
（読み出し）
“Ｈ”のチップイネーブル信号と、“Ｌ”の書き込みイネーブル信号が入力されると、Ｎ
ＯＳＲＡＭ１００は読み出し動作を行う。列回路１１３によって選択されたソース線ＳＬ
は“Ｈ”となり、次いで行回路１１２によって選択されたワード線ＲＷＬは“Ｌ”となる
。ノードＳＮがデータ“０”を保持している場合、トランジスタＭＰ２はオン状態である
ため、トランジスタＭＰ２のソース―ドレイン間電流（以下、「ドレイン電流」と呼ぶ。
）によって、ビット線ＲＢＬが充電され、ビット線ＲＢＬの電位は上昇する。ノードＳＮ
がデータ“１”を保持している場合、トランジスタＭＰ２はオフ状態が維持されるので、
ビット線ＲＢＬの電位は殆んど変化しない。
“Ｈ”のチップイネーブル信号と、“Ｌ”の書き込みイネーブル信号が入力されると、Ｎ
ＯＳＲＡＭ１００は読み出し動作を行う。列回路１１３によって選択されたソース線ＳＬ
は“Ｈ”となり、次いで行回路１１２によって選択されたワード線ＲＷＬは“Ｌ”となる
。ノードＳＮがデータ“０”を保持している場合、トランジスタＭＰ２はオン状態である
ため、トランジスタＭＰ２のソース―ドレイン間電流（以下、「ドレイン電流」と呼ぶ。
）によって、ビット線ＲＢＬが充電され、ビット線ＲＢＬの電位は上昇する。ノードＳＮ
がデータ“１”を保持している場合、トランジスタＭＰ２はオフ状態が維持されるので、
ビット線ＲＢＬの電位は殆んど変化しない。
【0053】
また、ワード線ＲＷＬを“Ｌ”にするのと連動して、ワード線ＤＲＷＬも“Ｌ”にして、
レプリカセル２０のトランジスタＤＳ２をオン状態にする。ビット線ＲＥＦＢＬは、トラ
ンジスタＤＲ２のドレイン電流によって充電される。つまり、レプリカセル２０が生成す
る信号によって、ビット線ＲＥＦＢＬの電位は変化する。
レプリカセル２０のトランジスタＤＳ２をオン状態にする。ビット線ＲＥＦＢＬは、トラ
ンジスタＤＲ２のドレイン電流によって充電される。つまり、レプリカセル２０が生成す
る信号によって、ビット線ＲＥＦＢＬの電位は変化する。
【0054】
ワード線ＲＷＬが選択されている期間に、読み出し回路２５を活性化する。読み出し回路
２５はビット線ＲＥＦＢＬの電位を基準にして、ビット線ＲＢＬの電位がデータ“０”ま
たは“１”であるかを検知し、検知結果に応じた電位の信号を出力する。図３Ｂを用いて
、データ読み出しの原理を説明する。
２５はビット線ＲＥＦＢＬの電位を基準にして、ビット線ＲＢＬの電位がデータ“０”ま
たは“１”であるかを検知し、検知結果に応じた電位の信号を出力する。図３Ｂを用いて
、データ読み出しの原理を説明する。
【0055】
図３Ｂは、ワード線ＲＷＬを“Ｌ”にした時点からのビット線ＲＢＬ、ＲＥＦＢＬの電位
の変化を模式的に示している。曲線１９０、１９１は、データ“０”、“１”を読み出す
ときのビット線ＲＢＬの電位の変化を表す。曲線１９３は、ビット線ＲＥＦＢＬの電位の
変化を表す。図３Ｂにおいて、ｔａは、読み出し回路２５を活性化する時刻であり、Ｔａ
ｃｔは、ワード線ＲＷＬが選択されてから読み出し回路２５が活性化されるまでの時間を
表す。
の変化を模式的に示している。曲線１９０、１９１は、データ“０”、“１”を読み出す
ときのビット線ＲＢＬの電位の変化を表す。曲線１９３は、ビット線ＲＥＦＢＬの電位の
変化を表す。図３Ｂにおいて、ｔａは、読み出し回路２５を活性化する時刻であり、Ｔａ
ｃｔは、ワード線ＲＷＬが選択されてから読み出し回路２５が活性化されるまでの時間を
表す。
【0056】
読み出し回路２５は、時刻ｔａにおいて、ビット線ＲＢＬの電位と、ビット線ＲＥＦＢＬ
の電位Ｖａｃｔとの大小関係によって、メモリセル１０から読み出したデータの０／１判
定を行う。図３Ｂの例では、ビット線ＲＢＬの電位がＶａｃｔよりも大きければ、読み出
し回路２５はデータ“０”を出力し、ビット線ＲＢＬの電位がＶａｃｔ以下であれば、読
み出し回路２５はデータ“１”を出力する。
の電位Ｖａｃｔとの大小関係によって、メモリセル１０から読み出したデータの０／１判
定を行う。図３Ｂの例では、ビット線ＲＢＬの電位がＶａｃｔよりも大きければ、読み出
し回路２５はデータ“０”を出力し、ビット線ＲＢＬの電位がＶａｃｔ以下であれば、読
み出し回路２５はデータ“１”を出力する。
【0057】
上掲のようにＮＯＳＲＡＭ１００内部のレプリカセル２０において読み出し判定電位を生
成することで、ＮＯＳＲＡＭ１００のＰＶＴ（プロセス／電圧／温度）ばらつきの耐性を
向上することができる。このことは、読み出し判定電位を外部入力される固定電位とした
比較例と、ＮＯＳＲＡＭ１００とを対比することで理解される。
成することで、ＮＯＳＲＡＭ１００のＰＶＴ（プロセス／電圧／温度）ばらつきの耐性を
向上することができる。このことは、読み出し判定電位を外部入力される固定電位とした
比較例と、ＮＯＳＲＡＭ１００とを対比することで理解される。
【0058】
ＮＯＳＲＡＭ１００のトランジスタの特性がばらつく、または環境温度が変化すると、図
３Ｂの曲線１９０、１９１が変化する。比較例では、読み出し判定電位が固定であるため
、トランジスタの特性が設定よりも劣ること想定して、時間Ｔａｃｔを設定することが要
求される。そのため、ビット線ＲＢＬの充電時間のマージンを考慮すると、時間Ｔａｃｔ
を長くとることになる。したがって、比較例は、読み出し判定電位が固定電位（例えば、
ＶＤＤＤ／２）であることで、信号制御は簡単であるが、読み出し速度は制約される。
３Ｂの曲線１９０、１９１が変化する。比較例では、読み出し判定電位が固定であるため
、トランジスタの特性が設定よりも劣ること想定して、時間Ｔａｃｔを設定することが要
求される。そのため、ビット線ＲＢＬの充電時間のマージンを考慮すると、時間Ｔａｃｔ
を長くとることになる。したがって、比較例は、読み出し判定電位が固定電位（例えば、
ＶＤＤＤ／２）であることで、信号制御は簡単であるが、読み出し速度は制約される。
【0059】
これに対して、ＮＯＳＲＡＭ１００では、読み出し判定電位を内部で生成しているので、
読み出し判定電位をトランジスタの特性のばらつき、温度変化に追随させることができる
。例えば、トランジスタ特性がスロウプロセスの場合、読み出し判定電位の値を小さくで
きる。一方、トランジスタ特性がファストプロセスの場合、読み出し判定電位の値を大き
くできる。
読み出し判定電位をトランジスタの特性のばらつき、温度変化に追随させることができる
。例えば、トランジスタ特性がスロウプロセスの場合、読み出し判定電位の値を小さくで
きる。一方、トランジスタ特性がファストプロセスの場合、読み出し判定電位の値を大き
くできる。
【0060】
ＮＯＳＲＡＭ１００の読み出し判定電位の最適化は、レプリカセル２０のトランジスタＤ
Ｒ２、ＤＳ２のサイズ（代表的には、チャネル長（Ｌ）、チャネル幅（Ｗ））と、電位Ｖ
ＤＵＭの大きさとを調整することで可能である。以下に、その一例を示す。
Ｒ２、ＤＳ２のサイズ（代表的には、チャネル長（Ｌ）、チャネル幅（Ｗ））と、電位Ｖ
ＤＵＭの大きさとを調整することで可能である。以下に、その一例を示す。
【0061】
トランジスタＤＲ２のＬ、Ｗは、メモリセル１０のトランジスタＭＰ２と同じである。ト
ランジスタＤＲ２とトランジスタＭＰ２とを同じ仕様とすることで、設計、および製造プ
ロセスが容易になる。
ランジスタＤＲ２とトランジスタＭＰ２とを同じ仕様とすることで、設計、および製造プ
ロセスが容易になる。
【0062】
電位ＶＤＵＭは、トランジスタＤＲ２のしきい値電圧を考慮して決定される。例えば、電
位ＶＤＵＭの値は、データ“０”の電位（ＶＳＳＳ）とデータ“１”の電位（ＶＤＤＤ）
の中間値とする。
位ＶＤＵＭの値は、データ“０”の電位（ＶＳＳＳ）とデータ“１”の電位（ＶＤＤＤ）
の中間値とする。
【0063】
トランジスタＤＳ２は、トランジスタＤＲ２よりも電流駆動能力が高いトランジスタであ
る。これは、読み出し動作でのビット線ＲＥＦＢＬの充電時間を、トランジスタＤＲ２の
電流駆動能力によって決めるためである。このようにすることで、読み出し動作でのビッ
ト線ＲＥＦＢＬの電位の変化を、電位ＶＤＵＭの値によって容易に制御できる。トランジ
スタＤＳ２の電流駆動能力を高くするには、例えば、トランジスタＤＳ２のＷをトランジ
スタＤＲ２よりも大きくする。
る。これは、読み出し動作でのビット線ＲＥＦＢＬの充電時間を、トランジスタＤＲ２の
電流駆動能力によって決めるためである。このようにすることで、読み出し動作でのビッ
ト線ＲＥＦＢＬの電位の変化を、電位ＶＤＵＭの値によって容易に制御できる。トランジ
スタＤＳ２の電流駆動能力を高くするには、例えば、トランジスタＤＳ２のＷをトランジ
スタＤＲ２よりも大きくする。
【0064】
トランジスタＤＲ２、ＤＳ２のサイズと、電位ＶＤＵＭの設定方法は上記に限定されない
。読み出し動作において、データ“０”が書き込まれているときのビット線ＲＢＬの電位
と、データ“１”が書き込まれているときのビット線ＲＢＬの電位との中間値をとって、
ビット線ＲＥＦＢＬの電位が変化するように、トランジスタＤＲ２、ＤＳ２のサイズと、
電位ＶＤＵＭとを設定することが好ましい。
。読み出し動作において、データ“０”が書き込まれているときのビット線ＲＢＬの電位
と、データ“１”が書き込まれているときのビット線ＲＢＬの電位との中間値をとって、
ビット線ＲＥＦＢＬの電位が変化するように、トランジスタＤＲ２、ＤＳ２のサイズと、
電位ＶＤＵＭとを設定することが好ましい。
【0065】
なお、本実施の形態では、読み出し判定電位を生成するためのセルを「レプリカセル」と
呼ぶこととするが、「ダミーセル」等と呼んでもよい。以下、図４Ａ―図４Ｃを参照して
、レプリカセルの他の構成例を説明する。
呼ぶこととするが、「ダミーセル」等と呼んでもよい。以下、図４Ａ―図４Ｃを参照して
、レプリカセルの他の構成例を説明する。
【0066】
＜レプリカセル＞
図４Ａに示すレプリカセル２１は、レプリカセル２０の変形例であり、トランジスタＤＷ
２が追加されている。トランジスタＤＷ２はＯＳトランジスタである。トランジスタＤＷ
２のゲートおよび第１端子は、電位ＶＳＳＳを供給する電源線に電気的に接続され、第２
端子はトランジスタＤＲ２のゲートに電気的に接続されている。トランジスタＤＷ２は、
メモリセル１０のトランジスタＭＮ１と同じサイズのトランジスタである。トランジスタ
ＤＷ２はゲインセルの読み出しトランジスタに対応する。トランジスタＤＷ２を有するこ
とで、レプリカセル２１の回路構成はレプリカセル２０よりもメモリセル１０により近く
なる。
図４Ａに示すレプリカセル２１は、レプリカセル２０の変形例であり、トランジスタＤＷ
２が追加されている。トランジスタＤＷ２はＯＳトランジスタである。トランジスタＤＷ
２のゲートおよび第１端子は、電位ＶＳＳＳを供給する電源線に電気的に接続され、第２
端子はトランジスタＤＲ２のゲートに電気的に接続されている。トランジスタＤＷ２は、
メモリセル１０のトランジスタＭＮ１と同じサイズのトランジスタである。トランジスタ
ＤＷ２はゲインセルの読み出しトランジスタに対応する。トランジスタＤＷ２を有するこ
とで、レプリカセル２１の回路構成はレプリカセル２０よりもメモリセル１０により近く
なる。
【0067】
図４Ｂに示すレプリカセル２２は、トランジスタＤＳ４、ＤＲ４を有する。レプリカセル
２２は、レプリカセル２０の変形例であり、読み出しトランジスタ、選択トランジスタが
ｎチャネル型トランジスタで構成されている。図４Ｃに示すレプリカセル２３は、レプリ
カセル２１の変形例であり、トランジスタＤＲ２、ＤＳ２がトランジスタＤＳ４、ＤＲ４
に変更されている。
２２は、レプリカセル２０の変形例であり、読み出しトランジスタ、選択トランジスタが
ｎチャネル型トランジスタで構成されている。図４Ｃに示すレプリカセル２３は、レプリ
カセル２１の変形例であり、トランジスタＤＲ２、ＤＳ２がトランジスタＤＳ４、ＤＲ４
に変更されている。
【0068】
【0069】
図５Ａに示すメモリセル１１は３Ｔ型ゲインセルであり、メモリセル１０にトランジスタ
ＭＰ３を追加したメモリセルに相当する。メモリセル１１において、容量素子Ｃ１は、配
線ＰＬに電気的に接続され、トランジスタＭＰ２は配線ＰＬＤＤＤに電気的に接続され、
トランジスタＭＰ３は読み出しビット線ＲＢＬに電気的に接続される。配線ＰＬには固定
電位（例えば、ＶＤＤＤ）が入力される。配線ＰＬＤＤＤは、電位ＶＤＤＤ用の電源線で
ある。
ＭＰ３を追加したメモリセルに相当する。メモリセル１１において、容量素子Ｃ１は、配
線ＰＬに電気的に接続され、トランジスタＭＰ２は配線ＰＬＤＤＤに電気的に接続され、
トランジスタＭＰ３は読み出しビット線ＲＢＬに電気的に接続される。配線ＰＬには固定
電位（例えば、ＶＤＤＤ）が入力される。配線ＰＬＤＤＤは、電位ＶＤＤＤ用の電源線で
ある。
【0070】
メモリセルアレイがメモリセル１１で構成される場合、レプリカセルアレイはレプリカセ
ル２０又はレプリカセル２１で構成することができる。この場合、メモリセルアレイには
ソース線ＳＬが設けられないので、レプリカセル２０（又は２１）は、ソース線ＳＬに代
えて配線ＰＬＤＤＤに電気的に接続される。
ル２０又はレプリカセル２１で構成することができる。この場合、メモリセルアレイには
ソース線ＳＬが設けられないので、レプリカセル２０（又は２１）は、ソース線ＳＬに代
えて配線ＰＬＤＤＤに電気的に接続される。
【0071】
図５Ｂに示すメモリセル１２は、メモリセル１０の変形例であり、トランジスタＭＮ１に
代えてバックゲートを有するトランジスタＭＮ５が設けられている。トランジスタＭＮ５
のバックゲートは配線ＢＧＬに電気的に接続されている。配線ＢＧＬには固定電位を入力
してもよいし、ＮＯＳＲＡＭ１００の動作に応じて配線ＢＧＬの電位を変化させてもよい
。メモリセル１１のトランジスタＭＮ１をトランジスタＭＮ５に変更することが可能であ
る。
代えてバックゲートを有するトランジスタＭＮ５が設けられている。トランジスタＭＮ５
のバックゲートは配線ＢＧＬに電気的に接続されている。配線ＢＧＬには固定電位を入力
してもよいし、ＮＯＳＲＡＭ１００の動作に応じて配線ＢＧＬの電位を変化させてもよい
。メモリセル１１のトランジスタＭＮ１をトランジスタＭＮ５に変更することが可能であ
る。
【0072】
図５Ｃに示すメモリセル１３はメモリセル１０の変形例であり、トランジスタＭＰ２に代
えて、トランジスタＭＮ２が設けられている。メモリセル１３でメモリセルアレイを構成
する場合、レプリカセルアレイはレプリカセル２２又はレプリカセル２３で構成すること
ができる。
えて、トランジスタＭＮ２が設けられている。メモリセル１３でメモリセルアレイを構成
する場合、レプリカセルアレイはレプリカセル２２又はレプリカセル２３で構成すること
ができる。
【0073】
図５Ｄに示すメモリセル１４はメモリセル１１の変形例であり、トランジスタＭＰ２、Ｍ
Ｐ３に代えて、トランジスタＭＮ２、ＭＮ３が設けられている。配線ＰＬＤＤＤに代えて
、配線ＰＬＳＳＳが、メモリセル１４に電気的に接続されている。例えば、配線ＰＬ、配
線ＰＬＳＳＳには外部から電位ＶＳＳＳが入力される。
Ｐ３に代えて、トランジスタＭＮ２、ＭＮ３が設けられている。配線ＰＬＤＤＤに代えて
、配線ＰＬＳＳＳが、メモリセル１４に電気的に接続されている。例えば、配線ＰＬ、配
線ＰＬＳＳＳには外部から電位ＶＳＳＳが入力される。
【0074】
メモリセル１４でメモリセルアレイを構成する場合、レプリカセルアレイはレプリカセル
２２又はレプリカセル２３で構成することができる。メモリセルアレイにはソース線ＳＬ
が設けられないので、レプリカセル２２（又は２３）は、ソース線ＳＬに代えて配線ＰＬ
ＳＳＳに電気的に接続される。
２２又はレプリカセル２３で構成することができる。メモリセルアレイにはソース線ＳＬ
が設けられないので、レプリカセル２２（又は２３）は、ソース線ＳＬに代えて配線ＰＬ
ＳＳＳに電気的に接続される。
【0075】
メモリセル１４において、トランジスタＭＮ１を、メモリセル１２のバックゲート付きの
トランジスタＭＮ５としてもよい。また、トランジスタＭＮ２、ＭＮ３をトランジスタＭ
Ｎ１と同様なＯＳトランジスタとしてもよい、この場合、ＯＳトランジスタにバックゲー
トを設けてもよい。メモリセル１３も同様な変更が可能である。
トランジスタＭＮ５としてもよい。また、トランジスタＭＮ２、ＭＮ３をトランジスタＭ
Ｎ１と同様なＯＳトランジスタとしてもよい、この場合、ＯＳトランジスタにバックゲー
トを設けてもよい。メモリセル１３も同様な変更が可能である。
【0076】
メモリセルアレイ１１５において、書き込みビット線ＷＢＬと読み出しビット線ＲＢＬと
を共通のビット線ＢＬにすることができる。そのような例を図６Ａ、図６Ｂに示す。ここ
では、メモリセルアレイがメモリセル１０で構成される例を示すが、メモリセル１１―１
４でメモリセルアレイが構成される場合も同様である。
を共通のビット線ＢＬにすることができる。そのような例を図６Ａ、図６Ｂに示す。ここ
では、メモリセルアレイがメモリセル１０で構成される例を示すが、メモリセル１１―１
４でメモリセルアレイが構成される場合も同様である。
【0077】
図６Ａに示す構成例では、列回路１１３に選択回路２７が設けられる。選択回路２７は、
ビット線ＢＬを読み出し回路２５の入力端子に接続するか、書き込み回路２６の出力端子
に接続するかを選択する機能をもつ。書き込み回路２６は、ビット線ＢＬにデータを入力
する機能をもつ。図６Ａの例では、選択回路２７は、相補的にオン状態、オフ状態になる
２個のアナログスイッチを有している。
ビット線ＢＬを読み出し回路２５の入力端子に接続するか、書き込み回路２６の出力端子
に接続するかを選択する機能をもつ。書き込み回路２６は、ビット線ＢＬにデータを入力
する機能をもつ。図６Ａの例では、選択回路２７は、相補的にオン状態、オフ状態になる
２個のアナログスイッチを有している。
【0078】
図６Ｂに示す構成例では、書き込み回路２６がソース線ＳＬに電気的に接続されている。
書き込み回路２６によってソース線ＳＬにデータが入力される。書き込み動作では、トラ
ンジスタＭＮ１と共にトランジスタＭＮ２もオン状態にする。ソース線ＳＬに入力された
データは、トランジスタＭＮ２とトランジスタＭＮ１とによってノードＳＮに書き込まれ
る。
書き込み回路２６によってソース線ＳＬにデータが入力される。書き込み動作では、トラ
ンジスタＭＮ１と共にトランジスタＭＮ２もオン状態にする。ソース線ＳＬに入力された
データは、トランジスタＭＮ２とトランジスタＭＮ１とによってノードＳＮに書き込まれ
る。
【0079】
メモリセルアレイ、レプリカセルアレイは、隣接する２列（偶数列と奇数列）で、ソース
線ＳＬを共有することが可能である。図６Ｃにそのような構成例を示す。図６Ｃにおいて
ｊ、ｋは０以上の整数である。メモリセルアレイ１２５はメモリセル１３で構成され、レ
プリカセルアレイ１２６はレプリカセル２２で構成されている。列回路１２３には、列ご
とに読み出し回路２５が設けられている。
線ＳＬを共有することが可能である。図６Ｃにそのような構成例を示す。図６Ｃにおいて
ｊ、ｋは０以上の整数である。メモリセルアレイ１２５はメモリセル１３で構成され、レ
プリカセルアレイ１２６はレプリカセル２２で構成されている。列回路１２３には、列ご
とに読み出し回路２５が設けられている。
【0080】
本実施の形態では、ＮＯＳＲＡＭ内のレプリカセルによって読み出し判定電位を生成して
いるため、読み出し判定電位の最適化が可能であり、またＰＶＴばらつき耐性を向上でき
る。その結果、ＮＯＳＲＡＭの読み出し速度を向上することができる。
いるため、読み出し判定電位の最適化が可能であり、またＰＶＴばらつき耐性を向上でき
る。その結果、ＮＯＳＲＡＭの読み出し速度を向上することができる。
【0081】
もちろん、本実施の形態は、ＮＯＳＲＡＭへの適用に限定されない。メモリセルの書き込
みトランジスタがＳｉトランジスタでなるゲインセル型ＤＲＡＭにも適用することができ
る。ゲインセル型ＤＲＡＭにおいては、メモリセルの書き込みトランジスタはｎチャネル
型トランジスタでも、ｐチャネル型トランジスタでもよい。
みトランジスタがＳｉトランジスタでなるゲインセル型ＤＲＡＭにも適用することができ
る。ゲインセル型ＤＲＡＭにおいては、メモリセルの書き込みトランジスタはｎチャネル
型トランジスタでも、ｐチャネル型トランジスタでもよい。
【0082】
〔実施の形態２〕
本実施の形態ではＮＯＳＲＡＭのより具体的な構成例を説明する。
本実施の形態ではＮＯＳＲＡＭのより具体的な構成例を説明する。
【0083】
＜＜ＮＯＳＲＡＭの構成例＞＞
図７Ａは、ＮＯＳＲＡＭの構成例を示すブロック図である。ＮＯＳＲＡＭ３００は、メモ
リセルアレイ、制御回路３１０、行回路３１２［００］―３１２［１０］、列回路３１３
［０］、３１３［１］、プレデコーダ３１５を有する。ＮＯＳＲＡＭ３００のメモリセル
アレイは４個に分割されている。ここでは、４個のメモリセルアレイをブロック３３０［
００］―３３０［１１］と呼ぶこととする。
図７Ａは、ＮＯＳＲＡＭの構成例を示すブロック図である。ＮＯＳＲＡＭ３００は、メモ
リセルアレイ、制御回路３１０、行回路３１２［００］―３１２［１０］、列回路３１３
［０］、３１３［１］、プレデコーダ３１５を有する。ＮＯＳＲＡＭ３００のメモリセル
アレイは４個に分割されている。ここでは、４個のメモリセルアレイをブロック３３０［
００］―３３０［１１］と呼ぶこととする。
【0084】
行回路３１２［ＸＸ］は、ブロック３３０［ＸＸ］の行回路である（Ｘは０または１であ
る）。２個のブロック３３０で１個の列回路３１３を共有している。列回路３１３［０］
はブロック３３０［００］、３３０［１０］で共有され、列回路３１３［１］はブロック
３３０［０１］、３００［１１］で共有されている。
る）。２個のブロック３３０で１個の列回路３１３を共有している。列回路３１３［０］
はブロック３３０［００］、３３０［１０］で共有され、列回路３１３［１］はブロック
３３０［０１］、３００［１１］で共有されている。
【0085】
ＮＯＳＲＡＭ３００には、電位ＶＤＤＤ、ＶＳＳＳ、ＶＤＨＷ、ＶＤＨＲ、ＶＤＵＭ、Ｖ
ＢＧが入力される。
ＢＧが入力される。
【0086】
ＮＯＳＲＡＭ３００には、信号ＣＬＫ、ＣＥ、ＧＷ、ＢＷ、ＢＵＲＳＴ、ＡＤＤＲが入力
される。信号ＣＬＫはクロック信号であり、信号ＣＥはチップイネーブル信号であり、信
号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブ
ル信号であり、信号ＢＵＲＳＴはバースト動作を制御するバースト信号である。信号ＡＤ
ＤＲはアドレス信号である。データＷＤＡは外部から入力される書き込みデータであり、
データＲＤＡはＮＯＳＲＡＭ３００が出力する読み出しデータである。データＤＯは、メ
モリセルアレイから読み出されたデータを表し、データＤＩは、メモリセルアレイに書き
込まれるデータを表す。
される。信号ＣＬＫはクロック信号であり、信号ＣＥはチップイネーブル信号であり、信
号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブ
ル信号であり、信号ＢＵＲＳＴはバースト動作を制御するバースト信号である。信号ＡＤ
ＤＲはアドレス信号である。データＷＤＡは外部から入力される書き込みデータであり、
データＲＤＡはＮＯＳＲＡＭ３００が出力する読み出しデータである。データＤＯは、メ
モリセルアレイから読み出されたデータを表し、データＤＩは、メモリセルアレイに書き
込まれるデータを表す。
【0087】
ＮＯＳＲＡＭ３００において、各回路、各信号および各電位は、必要に応じて、適宜取捨
することができる。あるいは、他の回路または他の信号を追加してもよい。また、ＮＯＳ
ＲＡＭ３００の入力信号および出力信号の構造（例えば、ビット長。）は、ＮＯＳＲＡＭ
３００の動作モード、およびメモリセルアレイの構成等に基づいて設定される。
することができる。あるいは、他の回路または他の信号を追加してもよい。また、ＮＯＳ
ＲＡＭ３００の入力信号および出力信号の構造（例えば、ビット長。）は、ＮＯＳＲＡＭ
３００の動作モード、およびメモリセルアレイの構成等に基づいて設定される。
【0088】
以下、図７Ｂを参照して、ＮＯＳＲＡＭ３００のより具体的な構成例を説明する。図７Ｂ
の例では、ブロック３３０は、１２８行×１２８列のメモリセルアレイである。データの
ビット長は３２ビット（１ワード）である。
の例では、ブロック３３０は、１２８行×１２８列のメモリセルアレイである。データの
ビット長は３２ビット（１ワード）である。
【0089】
（制御回路３１０）
制御回路３１０は、ＮＯＳＲＡＭ３００の動作全般を制御する機能を有する回路である。
制御回路３１０は、信号ＣＥ、ＧＷ、ＢＷ［３：０］、ＢＵＲＳＴを論理演算して、動作
モードを決定する機能、決定した動作モードが実行されるように、行回路３１２、列回路
３１３の制御信号を生成する機能を有する。表１に制御回路３１０の真理値表を示す。
制御回路３１０は、ＮＯＳＲＡＭ３００の動作全般を制御する機能を有する回路である。
制御回路３１０は、信号ＣＥ、ＧＷ、ＢＷ［３：０］、ＢＵＲＳＴを論理演算して、動作
モードを決定する機能、決定した動作モードが実行されるように、行回路３１２、列回路
３１３の制御信号を生成する機能を有する。表１に制御回路３１０の真理値表を示す。
【0090】
【表1】
【0091】
なお、バイト０書き込み動作とは、信号ＢＷ［０］に割り当てられた１バイト（８ビット
）のデータを書き込む動作である。例えば、バイト０書き込み動作では、データＷＤＡ［
７：０］が書き込まれる。バイト書き込み動作において、ＢＷ［１］、ＢＷ［２］、ＢＷ
［３］が“Ｈ”であるときの書き込みデータは、それぞれ、ＷＤＡ［１５：８］、ＷＤＡ
［２３：１６］、ＷＤＡ［３１：２４］である。
）のデータを書き込む動作である。例えば、バイト０書き込み動作では、データＷＤＡ［
７：０］が書き込まれる。バイト書き込み動作において、ＢＷ［１］、ＢＷ［２］、ＢＷ
［３］が“Ｈ”であるときの書き込みデータは、それぞれ、ＷＤＡ［１５：８］、ＷＤＡ
［２３：１６］、ＷＤＡ［３１：２４］である。
【0092】
＜プレデコーダ３１５＞
プレデコーダ３１５は、信号ＡＤＤＲをデコードして、アクセスされるブロック３３０を
決定する機能をもつ。
プレデコーダ３１５は、信号ＡＤＤＲをデコードして、アクセスされるブロック３３０を
決定する機能をもつ。
【0093】
【0094】
図８には、プレデコーダ３１５のワード線ＷＷＬ、ＲＷＬの駆動信号の生成に関わる回路
要素を示している。プレデコーダ３１５において、ＡＮＤ回路、ＯＲ回路、バッファ回路
等でなるロジック回路によって、信号ＡＤＤＲ［１０：４］がデコードされる。なお、図
８において、符号ではない数値（２、８、１２８）は配線数を表している。
要素を示している。プレデコーダ３１５において、ＡＮＤ回路、ＯＲ回路、バッファ回路
等でなるロジック回路によって、信号ＡＤＤＲ［１０：４］がデコードされる。なお、図
８において、符号ではない数値（２、８、１２８）は配線数を表している。
【0095】
行回路３１２において、ＡＮＤ回路４０、レベルシフタ（ＬＳ）４１、バッファ回路４２
によって、ワード線ＷＷＬの選択信号が生成され、ＡＮＤ回路４４、レベルシフタ４５、
インバータ回路４６によって、ワード線ＲＷＬの選択信号が生成される。レベルシフタ４
１、バッファ回路４２の高レベル電源電位として、電位ＶＤＨＷが入力される。レベルシ
フタ４５、インバータ回路４６の高レベル電源電位として、電位ＶＤＨＲが入力される。
によって、ワード線ＷＷＬの選択信号が生成され、ＡＮＤ回路４４、レベルシフタ４５、
インバータ回路４６によって、ワード線ＲＷＬの選択信号が生成される。レベルシフタ４
１、バッファ回路４２の高レベル電源電位として、電位ＶＤＨＷが入力される。レベルシ
フタ４５、インバータ回路４６の高レベル電源電位として、電位ＶＤＨＲが入力される。
【0096】
信号ＷＷＬＥ、ＲＷＬＥは制御回路３１０が生成する信号である。信号ＷＷＬＥは書き込
みワード線イネーブル信号であり、信号ＲＷＬＥは読み出しワード線イネーブル信号であ
る。
みワード線イネーブル信号であり、信号ＲＷＬＥは読み出しワード線イネーブル信号であ
る。
【0097】
＜ブロック３３０＞
ブロック３３０は、メモリセル３０、ワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ
、ソース線ＳＬを有する。ブロック３３０には、レプリカセルアレイ３３５が設けられて
いる。レプリカセルアレイ３３５は、レプリカセル３５、ワード線ＤＲＷＬを有する。図
９にブロック３３０［００］、３３０［１０］の構成例を示す。
ブロック３３０は、メモリセル３０、ワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ
、ソース線ＳＬを有する。ブロック３３０には、レプリカセルアレイ３３５が設けられて
いる。レプリカセルアレイ３３５は、レプリカセル３５、ワード線ＤＲＷＬを有する。図
９にブロック３３０［００］、３３０［１０］の構成例を示す。
【0098】
なお、ブロック３３０［００］とブロック３３０［１０］の回路要素等を区別する場合は
、“＿Ｔ”と“＿Ｂ”の符号が使用される。例えば、ビット線ＲＢＬ＿Ｔはブロック３３
０［００］のビット線ＲＢＬであり、ビット線ＲＢＬ＿Ｂはブロック３３０［１０］のビ
ット線ＲＢＬである。
、“＿Ｔ”と“＿Ｂ”の符号が使用される。例えば、ビット線ＲＢＬ＿Ｔはブロック３３
０［００］のビット線ＲＢＬであり、ビット線ＲＢＬ＿Ｂはブロック３３０［１０］のビ
ット線ＲＢＬである。
【0099】
メモリセル３０は、メモリセル１０と同じ回路構成であり、トランジスタＭＷ３、ＭＲ３
、容量素子Ｃ３、ノードＳＮを有する。トランジスタＭＷ３のバックゲートは、電位ＶＢ
Ｇを供給する電源線に電気的に接続されている。
、容量素子Ｃ３、ノードＳＮを有する。トランジスタＭＷ３のバックゲートは、電位ＶＢ
Ｇを供給する電源線に電気的に接続されている。
【0100】
レプリカセルアレイ３３５はレプリカセル３５を有する。レプリカセル３５は、ワード線
ＤＲＷＬ、ビット線ＲＢＬ、ソース線ＳＬ、配線ＰＬＤＵＭに電気的に接続されている。
レプリカセル３５はレプリカセル２０と同じ回路構成であり、トランジスタＤＲ３、ＤＳ
３を有する。
ＤＲＷＬ、ビット線ＲＢＬ、ソース線ＳＬ、配線ＰＬＤＵＭに電気的に接続されている。
レプリカセル３５はレプリカセル２０と同じ回路構成であり、トランジスタＤＲ３、ＤＳ
３を有する。
【0101】
本実施の形態では、ブロック３３０［００］内のレプリカセルアレイ３３５［００］は、
ブロック３３０［１０］のための読み出し判定電位Ｖｒｅｆ＿Ｂの生成回路として用いら
れ、レプリカセルアレイ３３５［１０］は、ブロック３３０［００］のための読み出し判
定電位Ｖｒｅｆ＿Ｔの生成回路に用いられる。したがって、ビット線ＲＢＬ＿Ｂは、ブロ
ック３３０［００］の読み出し動作時では参照ビット線ＲＥＦＢＬ＿Ｔとして機能し、ビ
ット線ＲＢＬ＿Ｔは、ブロック３３０［１０］の読み出し動作時では参照ビット線ＲＥＦ
ＢＬ＿Ｂとして機能する。
ブロック３３０［１０］のための読み出し判定電位Ｖｒｅｆ＿Ｂの生成回路として用いら
れ、レプリカセルアレイ３３５［１０］は、ブロック３３０［００］のための読み出し判
定電位Ｖｒｅｆ＿Ｔの生成回路に用いられる。したがって、ビット線ＲＢＬ＿Ｂは、ブロ
ック３３０［００］の読み出し動作時では参照ビット線ＲＥＦＢＬ＿Ｔとして機能し、ビ
ット線ＲＢＬ＿Ｔは、ブロック３３０［１０］の読み出し動作時では参照ビット線ＲＥＦ
ＢＬ＿Ｂとして機能する。
【0102】
ブロック３３０［０１］、３３０［１１］の構成は、ブロック３３０［００］、３３０［
１０］と同様である。また、ブロック３３０の構成は、図６Ｃに示すメモリセルアレイ１
２５およびレプリカセルアレイ１２６のように、隣接する２列でソース線ＳＬを共有する
構成とすることができる。
１０］と同様である。また、ブロック３３０の構成は、図６Ｃに示すメモリセルアレイ１
２５およびレプリカセルアレイ１２６のように、隣接する２列でソース線ＳＬを共有する
構成とすることができる。
【0103】
本実施の形態では、メモリセルアレイを複数のブロックに分割することで、ビット線ＲＢ
Ｌを、他のブロックの参照ビット線として機能させている。このような回路構成とするこ
とで、メモリセルアレイにレプリカセルアレイおよび参照ビット線を設けたことによる面
積オーバヘッドを抑えることができる。そのため、本実施の形態のメモリセルアレイの構
成は、ＮＯＳＲＡＭの大容量化に有利である。
Ｌを、他のブロックの参照ビット線として機能させている。このような回路構成とするこ
とで、メモリセルアレイにレプリカセルアレイおよび参照ビット線を設けたことによる面
積オーバヘッドを抑えることができる。そのため、本実施の形態のメモリセルアレイの構
成は、ＮＯＳＲＡＭの大容量化に有利である。
【0104】
＜列回路３１３＞
列回路３１３は、データをブロック３３０に書き込む機能、ブロック３３０からデータを
読み出す機能、データを増幅する機能、データを一時的に格納する機能等を有する。列回
路３１３のより具体的な機能には、例えば、ビット線ＷＢＬ、ＲＢＬ、およびＳＬの電位
を制御する機能がある。図７Ｂの例では、列デコーダ３２０、プリチャージ回路３２１、
センスアンプ３２２、出力ＭＵＸ（マルチプレクサ）３２３、書き込みドライバ３２４、
およびソース線ドライバ３２５を有する。
列回路３１３は、データをブロック３３０に書き込む機能、ブロック３３０からデータを
読み出す機能、データを増幅する機能、データを一時的に格納する機能等を有する。列回
路３１３のより具体的な機能には、例えば、ビット線ＷＢＬ、ＲＢＬ、およびＳＬの電位
を制御する機能がある。図７Ｂの例では、列デコーダ３２０、プリチャージ回路３２１、
センスアンプ３２２、出力ＭＵＸ（マルチプレクサ）３２３、書き込みドライバ３２４、
およびソース線ドライバ３２５を有する。
【0105】
図１０を参照して、列回路３１３［０］の回路構成例を説明する。列回路３１３［０］は
、列回路３１３［１］も同様の構成をもつ。
、列回路３１３［１］も同様の構成をもつ。
【0106】
列回路３１３［０］は、列ごとに回路３４０が設けられている。回路３４０は、センスア
ンプ５０、トランジスタＭ１、Ｍ２、アナログスイッチ５１、５２、ＯＲ回路５３、５４
、トランジスタＭ３―Ｍ７を有する。
ンプ５０、トランジスタＭ１、Ｍ２、アナログスイッチ５１、５２、ＯＲ回路５３、５４
、トランジスタＭ３―Ｍ７を有する。
【0107】
信号ＳＥＮ［３：０］、ＳＥＰ［３：０］、ＰＲＥ、ＲＳＥＬ［３：０］、ＷＳＥＬ＿Ｔ
、ＷＳＥＬ＿Ｂ、ＧＲＳＥＬ［３：０］、ＧＷＳＥＬ［１５：０］に従い、列回路３１３
は動作する。なお、１の回路３４０には、４ビットの信号ＳＥＮ［３：０］のうちの何れ
か１ビットの信号が入力される。信号ＳＥＰ［３：０］等の他の信号についても同様であ
る。
、ＷＳＥＬ＿Ｂ、ＧＲＳＥＬ［３：０］、ＧＷＳＥＬ［１５：０］に従い、列回路３１３
は動作する。なお、１の回路３４０には、４ビットの信号ＳＥＮ［３：０］のうちの何れ
か１ビットの信号が入力される。信号ＳＥＰ［３：０］等の他の信号についても同様であ
る。
【0108】
（プリチャージ回路３２１）
トランジスタＭ１、トランジスタＭ２はプリチャージ回路３２１を構成する。トランジス
タＭ１によってビット線ＲＢＬ＿Ｔが電位ＶＳＳＳにプリチャージされ、トランジスタＭ
２によってビット線ＲＢＬ＿Ｂが電位ＶＳＳＳにプリチャージされる。プリチャージ回路
３２１は信号ＰＲＥによって制御される。
トランジスタＭ１、トランジスタＭ２はプリチャージ回路３２１を構成する。トランジス
タＭ１によってビット線ＲＢＬ＿Ｔが電位ＶＳＳＳにプリチャージされ、トランジスタＭ
２によってビット線ＲＢＬ＿Ｂが電位ＶＳＳＳにプリチャージされる。プリチャージ回路
３２１は信号ＰＲＥによって制御される。
【0109】
（センスアンプ３２２）
センスアンプ５０はセンスアンプ３２２を構成する。ここでは、センスアンプ５０はラッ
チ型センスアンプである。センスアンプ５０内の２個のインバータ回路の入力ノードと出
力ノードとの２つの接続部がノードＱＳ、ＱＳｂである。信号ＳＥＮ、ＳＥＰはセンスア
ンプ５０を活性化するための信号である。
センスアンプ５０はセンスアンプ３２２を構成する。ここでは、センスアンプ５０はラッ
チ型センスアンプである。センスアンプ５０内の２個のインバータ回路の入力ノードと出
力ノードとの２つの接続部がノードＱＳ、ＱＳｂである。信号ＳＥＮ、ＳＥＰはセンスア
ンプ５０を活性化するための信号である。
【0110】
列回路３１３には、センスアンプ５０と、ビット線ＲＢＬ＿Ｔ、ＷＢＬ＿Ｔ、ＲＢＬ＿Ｂ
、ＷＢＬ＿Ｂとの導通状態を制御する回路が設けられている。アナログスイッチ５１はノ
ードＱＳｂとビット線ＲＢＬ＿Ｔ間の導通状態を制御し、アナログスイッチ５２はセンス
アンプ５０とビット線ＲＢＬ＿Ｂ間の導通状態を制御する。アナログスイッチ５１、５２
を制御する信号ＲＳＥＬは、読み出し選択信号である。ＯＲ回路５３はセンスアンプ５０
とビット線ＷＢＬ＿Ｔ間の導通状態を制御し、ＯＲ回路５４はセンスアンプ５０とビット
線ＷＢＬ＿Ｂ間の導通状態を制御する。ＯＲ回路５３、５４を制御する信号ＷＳＥＬ＿Ｔ
、ＷＳＥＬ＿Ｂは、書き込み選択信号である。
、ＷＢＬ＿Ｂとの導通状態を制御する回路が設けられている。アナログスイッチ５１はノ
ードＱＳｂとビット線ＲＢＬ＿Ｔ間の導通状態を制御し、アナログスイッチ５２はセンス
アンプ５０とビット線ＲＢＬ＿Ｂ間の導通状態を制御する。アナログスイッチ５１、５２
を制御する信号ＲＳＥＬは、読み出し選択信号である。ＯＲ回路５３はセンスアンプ５０
とビット線ＷＢＬ＿Ｔ間の導通状態を制御し、ＯＲ回路５４はセンスアンプ５０とビット
線ＷＢＬ＿Ｂ間の導通状態を制御する。ＯＲ回路５３、５４を制御する信号ＷＳＥＬ＿Ｔ
、ＷＳＥＬ＿Ｂは、書き込み選択信号である。
【0111】
なお、図１０には、センスアンプ５０のノードＱＳに、ビット線ＷＢＬ＿Ｔ、ＲＢＬ＿Ｂ
が電気的に接続され、ノードＱＳｂに、ビット線ＷＢＬ＿Ｂ、ＲＢＬ＿Ｔが電気的に接続
される例を示しているが、ノードＱＳに、ビット線ＷＢＬ＿Ｂ、ＲＢＬ＿Ｔが電気的に接
続され、ノードＱＳｂに、ビット線ＷＢＬ＿Ｔ、ＲＢＬ＿Ｂが電気的に接続される構成で
もよい。
が電気的に接続され、ノードＱＳｂに、ビット線ＷＢＬ＿Ｂ、ＲＢＬ＿Ｔが電気的に接続
される例を示しているが、ノードＱＳに、ビット線ＷＢＬ＿Ｂ、ＲＢＬ＿Ｔが電気的に接
続され、ノードＱＳｂに、ビット線ＷＢＬ＿Ｔ、ＲＢＬ＿Ｂが電気的に接続される構成で
もよい。
【0112】
センスアンプ５０は、読み出し動作時には、読み出し回路として機能する。ブロック３３
０［００］からデータを読み出すときは、センスアンプ５０は、活性化された時点のノー
ドＱＳの電位を電位Ｖｒｅｆとして用いて、ノードＱＳｂの電位がデータ“０”か“１”
であるかを判定する。ブロック３３０［１０］からデータを読み出すときは、センスアン
プ５０は、活性化された時点のノードＱＳｂの電位を電位Ｖｒｅｆとして用いて、ノード
ＱＳの電位がデータ“０”か“１”であるかを判定する。
０［００］からデータを読み出すときは、センスアンプ５０は、活性化された時点のノー
ドＱＳの電位を電位Ｖｒｅｆとして用いて、ノードＱＳｂの電位がデータ“０”か“１”
であるかを判定する。ブロック３３０［１０］からデータを読み出すときは、センスアン
プ５０は、活性化された時点のノードＱＳｂの電位を電位Ｖｒｅｆとして用いて、ノード
ＱＳの電位がデータ“０”か“１”であるかを判定する。
【0113】
センスアンプ５０は、書き込み動作時にはデータを一時的に格納するラッチ回路として機
能する。
能する。
【0114】
＜出力ＭＵＸ３２３＞
トランジスタＭ３、Ｍ４は出力ＭＵＸ３２３を構成する。出力ＭＵＸ３２３は１２８入力
３２出力のマルチプレクサである。信号ＧＲＳＥＬ［３：０］はグローバル読み出し選択
信号であり、出力ＭＵＸ３２３を制御する。
トランジスタＭ３、Ｍ４は出力ＭＵＸ３２３を構成する。出力ＭＵＸ３２３は１２８入力
３２出力のマルチプレクサである。信号ＧＲＳＥＬ［３：０］はグローバル読み出し選択
信号であり、出力ＭＵＸ３２３を制御する。
【0115】
４列ごとに、回路３４０は共通のデータＤＯ［ｊ］（ｊは０乃至３１の整数）用の配線に
電気的に接続される。例えば、回路３４０［０］―３４０［３］は、データＤＯ［０］が
書き込まれる配線に電気的に接続される。
電気的に接続される。例えば、回路３４０［０］―３４０［３］は、データＤＯ［０］が
書き込まれる配線に電気的に接続される。
【0116】
＜書き込みドライバ３２４＞
トランジスタＭ５―Ｍ７は書き込みドライバ３２４を構成する。書き込みドライバ３２４
は、信号ＧＷＳＥＬ［１５：０］に従い、バイト単位、ハーフワード単位、または１ワー
ド単位のデータ書き込みを行う。信号ＧＷＳＥＬ［１５：０］はグローバル書き込み選択
信号である。
トランジスタＭ５―Ｍ７は書き込みドライバ３２４を構成する。書き込みドライバ３２４
は、信号ＧＷＳＥＬ［１５：０］に従い、バイト単位、ハーフワード単位、または１ワー
ド単位のデータ書き込みを行う。信号ＧＷＳＥＬ［１５：０］はグローバル書き込み選択
信号である。
【0117】
４列ごとに、回路３４０は共通のデータＤＩ［ｊ］（ｊは０乃至３１の整数）入力用の配
線に電気的に接続される。例えば、回路３４０［０］―３４０［３］は、データＤＩ［０
］の出力用配線に電気的に接続される。
線に電気的に接続される。例えば、回路３４０［０］―３４０［３］は、データＤＩ［０
］の出力用配線に電気的に接続される。
【0118】
【0119】
＜読み出し動作＞
図１１は読み出し動作のタイミングチャートであり、ブロック３３０［００］がアクセス
されている。１クロックごとに異なるアドレス（Ｚ）、（Ａ）が入力され、アドレス（Ｚ
）、（Ａ）が指定するメモリセル３０から、それぞれ、データ（Ｚ）、（Ａ）が読み出さ
れている。Ｔｒａｃは、読み出しアクセス時間である。
図１１は読み出し動作のタイミングチャートであり、ブロック３３０［００］がアクセス
されている。１クロックごとに異なるアドレス（Ｚ）、（Ａ）が入力され、アドレス（Ｚ
）、（Ａ）が指定するメモリセル３０から、それぞれ、データ（Ｚ）、（Ａ）が読み出さ
れている。Ｔｒａｃは、読み出しアクセス時間である。
【0120】
ＮＯＳＲＡＭ３００の読み出し動作は、図３に示すＮＯＳＲＡＭ１００の読み出し動作と
同様である。アドレス（Ａ）に注目して、読み出し動作を説明する。
同様である。アドレス（Ａ）に注目して、読み出し動作を説明する。
【0121】
信号ＣＥは“１”であり、信号ＧＷは“０”であり、信号ＢＷ［３：０］は４’ｂ０００
０である間、ＮＯＳＲＡＭ３００は読み出し動作を行う（表１）。
０である間、ＮＯＳＲＡＭ３００は読み出し動作を行う（表１）。
【0122】
信号ＰＲＥが“Ｈ”である間、ビット線ＲＢＬ＿Ｔ、ＲＢＬ＿Ｂは電位ＶＳＳＳにプリチ
ャージされる。次に、信号ＲＳＥＬを“Ｈ”にして、ビット線ＲＢＬ＿ＴとノードＱＳｂ
間、およびビット線ＲＢＬ＿ＢとノードＱＳ間を導通状態にする。これにより、ノードＱ
Ｓ、ＱＳｂも電位ＶＳＳＳにプリチャージされる。信号ＰＲＥを“Ｌ”にしてビット線Ｒ
ＢＬ＿Ｔ、ＲＢＬ＿Ｂのプリチャージを止める。プリチャージを止めるのと同時にソース
線ＳＬ＿Ｔ、ＳＬ＿Ｂを電位ＶＤＤＤに充電する。
ャージされる。次に、信号ＲＳＥＬを“Ｈ”にして、ビット線ＲＢＬ＿ＴとノードＱＳｂ
間、およびビット線ＲＢＬ＿ＢとノードＱＳ間を導通状態にする。これにより、ノードＱ
Ｓ、ＱＳｂも電位ＶＳＳＳにプリチャージされる。信号ＰＲＥを“Ｌ”にしてビット線Ｒ
ＢＬ＿Ｔ、ＲＢＬ＿Ｂのプリチャージを止める。プリチャージを止めるのと同時にソース
線ＳＬ＿Ｔ、ＳＬ＿Ｂを電位ＶＤＤＤに充電する。
【0123】
次に、ワード線ＲＷＬ＿Ｔ、ＤＲＷＬ＿Ｂを“Ｌ”にする。メモリセル３０のノードＳＮ
の電位に応じて、ビット線ＲＢＬ＿Ｔは充電される、またはプリチャージ電位（ＶＳＳＳ
）を保持する。ビット線ＲＢＬ＿Ｂは、レプリカセル３５によって充電される。
の電位に応じて、ビット線ＲＢＬ＿Ｔは充電される、またはプリチャージ電位（ＶＳＳＳ
）を保持する。ビット線ＲＢＬ＿Ｂは、レプリカセル３５によって充電される。
【0124】
信号ＲＳＥＬを“Ｌ”にして、ビット線ＲＢＬ＿ＴとノードＱＳｂ間、およびビット線Ｒ
ＢＬ＿ＢとノードＱＳ間を非導通状態にする。信号ＲＳＥＬを“Ｌ”にするのと同時に、
信号ＳＥＮを“Ｈ”に、信号ＳＥＰを“Ｌ”にして、センスアンプ５０を活性化して、ノ
ードＱＳ、ＱＳｂをフルスイングさせる。センスアンプ５０が活性化した時点でノードＱ
Ｓの電位＞ノードＱＳｂの電位であれば、ノードＱＳｂの電位はＶＳＳＳとなり、ノード
ＱＳの電位＜ノードＱＳｂの電位であれば、ノードＱＳｂの電位はＶＤＤＤとなる。
ＢＬ＿ＢとノードＱＳ間を非導通状態にする。信号ＲＳＥＬを“Ｌ”にするのと同時に、
信号ＳＥＮを“Ｈ”に、信号ＳＥＰを“Ｌ”にして、センスアンプ５０を活性化して、ノ
ードＱＳ、ＱＳｂをフルスイングさせる。センスアンプ５０が活性化した時点でノードＱ
Ｓの電位＞ノードＱＳｂの電位であれば、ノードＱＳｂの電位はＶＳＳＳとなり、ノード
ＱＳの電位＜ノードＱＳｂの電位であれば、ノードＱＳｂの電位はＶＤＤＤとなる。
【0125】
信号ＧＲＳＥＬを“Ｈ”にすることで、データ（Ａ）が列回路３１３［０］から制御回路
３１０に出力される。
３１０に出力される。
【0126】
ワード線ＲＷＬ＿Ｔ、ＤＲＷＬ＿Ｂを“Ｈ”にする。しかる後、信号ＳＥＮを“Ｌ”に、
信号ＳＥＰを“Ｈ”にして、センスアンプ５０を非活性化する。次に信号ＧＲＳＥＬを“
Ｌ”にして読み出し動作を終了する。
信号ＳＥＰを“Ｈ”にして、センスアンプ５０を非活性化する。次に信号ＧＲＳＥＬを“
Ｌ”にして読み出し動作を終了する。
【0127】
＜書き込み動作＞
図１２は書き込み動作のタイミングチャートであり、ブロック３３０［００］がアクセス
されている。１クロックごとに異なるアドレス（Ｚ）、（Ａ）、並びにデータ（Ｚ）、（
Ａ）が入力され、アドレス（Ｚ）、（Ａ）が指定するメモリセル３０に、データ（Ｚ）、
（Ａ）が書き込まれている。Ｔｗａｃは、書き込みアクセス時間である。ここでは、アド
レス（Ａ）に注目して、書き込み動作を説明する。
図１２は書き込み動作のタイミングチャートであり、ブロック３３０［００］がアクセス
されている。１クロックごとに異なるアドレス（Ｚ）、（Ａ）、並びにデータ（Ｚ）、（
Ａ）が入力され、アドレス（Ｚ）、（Ａ）が指定するメモリセル３０に、データ（Ｚ）、
（Ａ）が書き込まれている。Ｔｗａｃは、書き込みアクセス時間である。ここでは、アド
レス（Ａ）に注目して、書き込み動作を説明する。
【0128】
信号ＣＥは“１”であり、信号ＧＷは“１”であり、信号ＢＷ［３：０］は４’ｂ１１１
１であるので、ＮＯＳＲＡＭ３００は書き込み動作を行う。
１であるので、ＮＯＳＲＡＭ３００は書き込み動作を行う。
【0129】
ＮＯＳＲＡＭ３００は部分書込み動作をサポートしている（ライトバック方式）。信号Ｗ
ＳＥＬ＿Ｔ、ＷＳＥＬ＿Ｂが“Ｈ”である期間、まず、書き込み対象行のメモリセル３０
からセンスアンプ５０にデータを読み出す。この読み出し動作は、図１１の読み出し動作
と同様に行われ、メモリセル３０のデータに応じて、ノードＱＳｂは充電される、または
プリチャージ電位（ＶＳＳＳ）を保持する。ノードＱＳはレプリカセル３５によって充電
される。
ＳＥＬ＿Ｔ、ＷＳＥＬ＿Ｂが“Ｈ”である期間、まず、書き込み対象行のメモリセル３０
からセンスアンプ５０にデータを読み出す。この読み出し動作は、図１１の読み出し動作
と同様に行われ、メモリセル３０のデータに応じて、ノードＱＳｂは充電される、または
プリチャージ電位（ＶＳＳＳ）を保持する。ノードＱＳはレプリカセル３５によって充電
される。
【0130】
次に、信号ＳＥＮを“Ｈ”に、信号ＳＥＰを“Ｌ”にして、センスアンプ５０を活性化す
る。次に、信号ＧＷＳＥＬを“Ｈ”にして、データＤＩをノードＱＳに書き込む。信号Ｇ
ＷＳＥＬによって選択された列のセンスアンプ５０のデータは、データＤＩで更新される
。非選択列のセンスアンプ５０のデータは更新されない。
る。次に、信号ＧＷＳＥＬを“Ｈ”にして、データＤＩをノードＱＳに書き込む。信号Ｇ
ＷＳＥＬによって選択された列のセンスアンプ５０のデータは、データＤＩで更新される
。非選択列のセンスアンプ５０のデータは更新されない。
【0131】
次に、信号ＷＳＥＬ＿Ｔを“Ｌ”にして、ビット線ＷＢＬ＿ＴとノードＱＳ間を導通状態
にする。これにより、ノードＱＳのデータがビット線ＷＢＬ＿Ｔに入力される。次に、ワ
ード線ＷＷＬ＿Ｔを“Ｈ”にして、ビット線ＷＢＬ＿Ｔのデータをメモリセル３０に書き
込む。選択列のメモリセル３０のデータはデータＤＩによって更新され、非選択列のメモ
リセル３０には記憶していたデータが書き戻される。
にする。これにより、ノードＱＳのデータがビット線ＷＢＬ＿Ｔに入力される。次に、ワ
ード線ＷＷＬ＿Ｔを“Ｈ”にして、ビット線ＷＢＬ＿Ｔのデータをメモリセル３０に書き
込む。選択列のメモリセル３０のデータはデータＤＩによって更新され、非選択列のメモ
リセル３０には記憶していたデータが書き戻される。
【0132】
信号ＧＷＳＥＬ、ワード線ＷＷＬ＿Ｔを“Ｌ”にする。次に、信号ＳＥＮを“Ｌ”にし、
かつ信号ＳＥＰ、ＷＳＥＬ＿Ｔを“Ｈ”にして、書き込み動作を終了する。
かつ信号ＳＥＰ、ＷＳＥＬ＿Ｔを“Ｈ”にして、書き込み動作を終了する。
【0133】
【0134】
本シミュレーションにおいて、電位ＶＤＤＤは１．２Ｖであり、電位ＶＳＳＳは０Ｖであ
り、電位ＶＤＨＷ、ＶＤＨＲは３．３Ｖであり、電位ＶＤＵＭは０．１２Ｖ（＝ＶＤＤＤ
×０．１）である。メモリセル３０の読み出しトランジスタ（ＭＰ２）とレプリカセル３
５の読み出しトランジスタ（ＤＲ２）は同じ仕様である。
り、電位ＶＤＨＷ、ＶＤＨＲは３．３Ｖであり、電位ＶＤＵＭは０．１２Ｖ（＝ＶＤＤＤ
×０．１）である。メモリセル３０の読み出しトランジスタ（ＭＰ２）とレプリカセル３
５の読み出しトランジスタ（ＤＲ２）は同じ仕様である。
【0135】
【0136】
図１３は、データ“０”の読み出し時のビット線ＲＢＬ＿Ｔの電位と、データ“１”の読
み出し時のビット線ＲＢＬ＿Ｔの電位との中間値をとるように、参照ビット線（ＲＢＬ＿
Ｂ）の電位を変化させることが、レプリカセル３５によって可能であることを示している
。また、信号ＳＥＮが“Ｈ”になったとき、ノードＱＳｂの電位を読み出し判定電位に用
いることで、センスアンプ５０が、ビット線ＲＢＬ＿Ｔのデータについて０／１判定が可
能であることを示している。
み出し時のビット線ＲＢＬ＿Ｔの電位との中間値をとるように、参照ビット線（ＲＢＬ＿
Ｂ）の電位を変化させることが、レプリカセル３５によって可能であることを示している
。また、信号ＳＥＮが“Ｈ”になったとき、ノードＱＳｂの電位を読み出し判定電位に用
いることで、センスアンプ５０が、ビット線ＲＢＬ＿Ｔのデータについて０／１判定が可
能であることを示している。
【0137】
シミュレーションにより、本実施の形態のＮＯＳＲＡＭと比較例のＮＯＳＲＡＭについて
、動作周波数を評価した。図１５に評価結果を示す。比較例のＮＯＳＲＡＭは、センスア
ンプに読み出し判定電位として外部から固定電位（＝０．４Ｖ）が入力されるという構成
の他は、本ＮＯＳＲＡＭと同じ構成である。
、動作周波数を評価した。図１５に評価結果を示す。比較例のＮＯＳＲＡＭは、センスア
ンプに読み出し判定電位として外部から固定電位（＝０．４Ｖ）が入力されるという構成
の他は、本ＮＯＳＲＡＭと同じ構成である。
【0138】
本ＮＯＳＲＡＭは、ＰＶＴコーナーのワーストケースおける最大動作周波数が比較例より
も高い。本ＮＯＳＲＡＭでは、読み出し動作および書き込み動作共に、メモリセルからセ
ンスアンプへのデータの読み出し動作が行われる。そのため、読み出しワード線が選択さ
れてからセンスアンプが活性化されるまでの時間（Ｔａｃｔ、図３Ｂ参照）は、動作周波
数の改善を律速する。
も高い。本ＮＯＳＲＡＭでは、読み出し動作および書き込み動作共に、メモリセルからセ
ンスアンプへのデータの読み出し動作が行われる。そのため、読み出しワード線が選択さ
れてからセンスアンプが活性化されるまでの時間（Ｔａｃｔ、図３Ｂ参照）は、動作周波
数の改善を律速する。
【0139】
【0140】
＜ＮＯＳＲＡＭの大容量化＞
図１６Ａ―図１６Ｃを参照して、ＮＯＳＲＡＭの大容量化について説明する。本ＮＯＳＲ
ＡＭはワード線分割回路を用いずに、部分書込みが可能である。ワード線分割回路による
チップ面積の増大がなく、消費電力の増大がないため、本ＮＯＳＲＡＭは大容量化に非常
に有効な回路構成をもつ。
図１６Ａ―図１６Ｃを参照して、ＮＯＳＲＡＭの大容量化について説明する。本ＮＯＳＲ
ＡＭはワード線分割回路を用いずに、部分書込みが可能である。ワード線分割回路による
チップ面積の増大がなく、消費電力の増大がないため、本ＮＯＳＲＡＭは大容量化に非常
に有効な回路構成をもつ。
【0141】
例えば、図１６Ａに示すサブアレイ３５０を単位に、ＮＯＳＲＡＭの容量の増大を図るこ
とができる。サブアレイ３５０は、４個のブロック、４個の行回路３１２、２個の列回路
３１３、および１個のプレデコーダ３１５を有する。
とができる。サブアレイ３５０は、４個のブロック、４個の行回路３１２、２個の列回路
３１３、および１個のプレデコーダ３１５を有する。
【0142】
図１６Ｂに示すＮＯＳＲＡＭ３０１は、サブアレイ３５０［０］―３５０［３］、制御回
路３６０、プレデコーダ３６１、ロジック回路３６３を有する。制御回路３６０は、制御
回路３１０と同様、ＮＯＳＲＡＭ３０１全体を統括的に制御する。プレデコーダ３６１は
信号ＡＤＤＲをデコードし、活性化するサブアレイ３５０を決定する機能をもつ。ロジッ
ク回路３６３は、サブアレイ３５０［０］―３５０［３］に対するデータＤＩの入力およ
びデータＤＯの出力を制御する機能をもつ。
路３６０、プレデコーダ３６１、ロジック回路３６３を有する。制御回路３６０は、制御
回路３１０と同様、ＮＯＳＲＡＭ３０１全体を統括的に制御する。プレデコーダ３６１は
信号ＡＤＤＲをデコードし、活性化するサブアレイ３５０を決定する機能をもつ。ロジッ
ク回路３６３は、サブアレイ３５０［０］―３５０［３］に対するデータＤＩの入力およ
びデータＤＯの出力を制御する機能をもつ。
【0143】
【0144】
図１６Ｃに示すＮＯＳＲＡＭ３０２は、４個のマクロ３５５［０］―３５５［３］、制御
回路３７０、プレデコーダ３７１を有する。制御回路３７０は制御回路３１０と同様、Ｎ
ＯＳＲＡＭ３０２全体を統括的に制御する。プレデコーダ３７１は信号ＡＤＤＲをデコー
ドし、活性化するマクロ３５５を決定する。
回路３７０、プレデコーダ３７１を有する。制御回路３７０は制御回路３１０と同様、Ｎ
ＯＳＲＡＭ３０２全体を統括的に制御する。プレデコーダ３７１は信号ＡＤＤＲをデコー
ドし、活性化するマクロ３５５を決定する。
【0145】
サブアレイ３５０の容量は８ｋバイト（１２８行×１２８列×４ブロック）であるので、
ＮＯＳＲＡＭ３０１の容量は３２ｋバイトであり、ＮＯＳＲＡＭ３０２の容量は１２８ｋ
バイトである。
ＮＯＳＲＡＭ３０１の容量は３２ｋバイトであり、ＮＯＳＲＡＭ３０２の容量は１２８ｋ
バイトである。
【0146】
〔実施の形態３〕
上掲のＮＯＳＲＡＭは、様々な電子部品や電子機器の記憶装置として用いることができる
。上掲のＮＯＳＲＡＭはデータを長時間保持できるため、様々な電子部品や電子機器に不
揮発性記憶装置として組み込むことが可能である。
上掲のＮＯＳＲＡＭは、様々な電子部品や電子機器の記憶装置として用いることができる
。上掲のＮＯＳＲＡＭはデータを長時間保持できるため、様々な電子部品や電子機器に不
揮発性記憶装置として組み込むことが可能である。
【0147】
上掲のＮＯＳＲＡＭは、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリに置き換わる性能を備え
ることが可能である。例えば、マイクロコントローラユニット（ＭＣＵ）、ＦＰＧＡ、Ｃ
ＰＵ、ＧＰＵ、アプリケーションプロセッサ（ＡＰ）等の各種のプロセッサに、上掲の形
態のＮＯＳＲＡＭを組み込むことができる。あるいは、無線ＩＣ、表示コントローラＩＣ
、ソースドライバＩＣ、映像用デコーダＩＣなど各種のＩＣに、上掲のＮＯＳＲＡＭを組
み込むことができる。ここでは、プロセッサの一例として、ＭＣＵについて説明する。
ることが可能である。例えば、マイクロコントローラユニット（ＭＣＵ）、ＦＰＧＡ、Ｃ
ＰＵ、ＧＰＵ、アプリケーションプロセッサ（ＡＰ）等の各種のプロセッサに、上掲の形
態のＮＯＳＲＡＭを組み込むことができる。あるいは、無線ＩＣ、表示コントローラＩＣ
、ソースドライバＩＣ、映像用デコーダＩＣなど各種のＩＣに、上掲のＮＯＳＲＡＭを組
み込むことができる。ここでは、プロセッサの一例として、ＭＣＵについて説明する。
【0148】
＜＜ＭＣＵ４００＞＞
図１７にマイクロコントローラユニット（ＭＣＵ）の構成例を示す。図１７に示すＭＣＵ
４００は、バス４０５、プロセッサコア４１０（以下、「コア４１０」と呼ぶ。）、クロ
ック生成回路４１２、電源管理装置（ＰＭＵ）４１３、周辺回路（Ｐｅｒｉｐｈｅｒａｌ
ｓ）４１５、メモリ部４３０を有する。ＭＣＵ４００は１チップ化された半導体装置であ
る。
図１７にマイクロコントローラユニット（ＭＣＵ）の構成例を示す。図１７に示すＭＣＵ
４００は、バス４０５、プロセッサコア４１０（以下、「コア４１０」と呼ぶ。）、クロ
ック生成回路４１２、電源管理装置（ＰＭＵ）４１３、周辺回路（Ｐｅｒｉｐｈｅｒａｌ
ｓ）４１５、メモリ部４３０を有する。ＭＣＵ４００は１チップ化された半導体装置であ
る。
【0149】
コア４１０は、バス４０５を介して、ＰＭＵ４１３、周辺回路４１５およびメモリ部４３
０とデータのやり取りを行う。コア４１０からの制御信号はバス４０５に入力される。バ
ス４０５は、制御対象の回路ブロックに制御信号を送信する。制御信号には、イネーブル
信号、アドレス信号などがある。
０とデータのやり取りを行う。コア４１０からの制御信号はバス４０５に入力される。バ
ス４０５は、制御対象の回路ブロックに制御信号を送信する。制御信号には、イネーブル
信号、アドレス信号などがある。
【0150】
クロック生成回路４１２は、ＭＣＵ４００で使用されるクロック信号を生成する。
【0151】
周辺回路４１５の機能に特段の制約はない。周辺回路４１５には、ＭＣＵ４００の用途に
応じて、様々な機能回路が設けられる。機能回路としては、例えば、電源回路、タイマー
装置、割り込みコントローラ、入出力ポート、アナログ‐デジタルコンバータ、コンパレ
ータ、およびオペアンプ等がある。
応じて、様々な機能回路が設けられる。機能回路としては、例えば、電源回路、タイマー
装置、割り込みコントローラ、入出力ポート、アナログ‐デジタルコンバータ、コンパレ
ータ、およびオペアンプ等がある。
【0152】
メモリ部４３０は、ＮＯＳＲＡＭ４３２、記憶装置４３４を有する。メモリ部４３０は、
階層化された複数のＮＯＳＲＡＭ４３２を有してもよい。例えば、高レベルのＮＯＳＲＡ
Ｍは、メモリセルの保持容量を小さくして、保持時間は短いが、書き込み時間を短縮する
。低レベルのＮＯＳＲＡＭは、メモリセルの保持容量を大きくし保持期間を長くし、かつ
容量を大きくする。
階層化された複数のＮＯＳＲＡＭ４３２を有してもよい。例えば、高レベルのＮＯＳＲＡ
Ｍは、メモリセルの保持容量を小さくして、保持時間は短いが、書き込み時間を短縮する
。低レベルのＮＯＳＲＡＭは、メモリセルの保持容量を大きくし保持期間を長くし、かつ
容量を大きくする。
【0153】
記憶装置４３４は、書き換え可能なメモリであればよく、例えば、ＤＲＡＭ、ＳＲＡＭ、
フラッシュメモリ、ＦｅＲＡＭ（強誘電体ＲＡＭ）、ＭＲＡＭ（磁気抵抗ＲＡＭ）、抵抗
変化ＲＡＭ（ＲｅＲＡＭ）、相変化ＲＡＭ（ＰＲＡＭ）等である。
フラッシュメモリ、ＦｅＲＡＭ（強誘電体ＲＡＭ）、ＭＲＡＭ（磁気抵抗ＲＡＭ）、抵抗
変化ＲＡＭ（ＲｅＲＡＭ）、相変化ＲＡＭ（ＰＲＡＭ）等である。
【0154】
メモリ部４３０には、記憶装置４３４を設けなくてもよい。あるいは複数の記憶装置４３
４を設けてもよく、例えば、ＳＲＡＭとフラッシュメモリを設けてもよい。また、メモリ
部４３０に、読み出し専用メモリ（ＲＯＭ）を設けてもよい。
４を設けてもよく、例えば、ＳＲＡＭとフラッシュメモリを設けてもよい。また、メモリ
部４３０に、読み出し専用メモリ（ＲＯＭ）を設けてもよい。
【0155】
ＰＭＵ４１３は、パワーゲーティングを制御する機能を有する。ＰＭＵ４１３は、コア４
１０から送信されるスリープ（ＳＬＥＥＰ）信号、および外部から入力される割り込み信
号等に基づいてパワーゲーティング制御信号を生成する。生成されたパワーゲーティング
制御信号は、バス４０５、コア４１０等のＭＣＵ４００内の回路に送信される。各回路は
、パワーゲーティング制御信号に従い、パワーゲーティングシーケンスを実行する。ＮＯ
ＳＲＡＭ４３２は不揮発性ＲＡＭであるので、バックアップ動作を実行することなく、電
源オフ動作を実行することができる。
１０から送信されるスリープ（ＳＬＥＥＰ）信号、および外部から入力される割り込み信
号等に基づいてパワーゲーティング制御信号を生成する。生成されたパワーゲーティング
制御信号は、バス４０５、コア４１０等のＭＣＵ４００内の回路に送信される。各回路は
、パワーゲーティング制御信号に従い、パワーゲーティングシーケンスを実行する。ＮＯ
ＳＲＡＭ４３２は不揮発性ＲＡＭであるので、バックアップ動作を実行することなく、電
源オフ動作を実行することができる。
【0156】
【0157】
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板
に脱着可能な部品が複数合わさることで完成する。後工程については、図１８Ａに示す各
工程を経ることで完成させることができる。まず、前工程において、半導体ウエハ（例え
ば、シリコンウエハ）に本発明の形態に係る半導体装置などを作製する。
に脱着可能な部品が複数合わさることで完成する。後工程については、図１８Ａに示す各
工程を経ることで完成させることができる。まず、前工程において、半導体ウエハ（例え
ば、シリコンウエハ）に本発明の形態に係る半導体装置などを作製する。
【0158】
後工程は、まず、半導体ウエハの裏面（半導体装置などが形成されていない面）を研削す
る「裏面研削工程」を行なう（ステップＳＴ７１）。研削により半導体ウエハを薄くする
ことで、電子部品の小型化を図る。ステップＳＴ７１の次に、半導体ウエハを複数のチッ
プに分離する「ダイシング工程」を行う（ステップＳＴ７２）。ダイシング工程では、ダ
イシングラインに沿って半導体ウエハ切断することで、チップを半導体ウエハから切り出
す。
る「裏面研削工程」を行なう（ステップＳＴ７１）。研削により半導体ウエハを薄くする
ことで、電子部品の小型化を図る。ステップＳＴ７１の次に、半導体ウエハを複数のチッ
プに分離する「ダイシング工程」を行う（ステップＳＴ７２）。ダイシング工程では、ダ
イシングラインに沿って半導体ウエハ切断することで、チップを半導体ウエハから切り出
す。
【0159】
分離したチップを個々にピックアップして、リードフレーム上に接合する「ダイボンディ
ング工程」を行う（ステップＳＴ７３）。ダイボンディング工程におけるチップとリード
フレームとの接合は、樹脂による接合、テープによる接合など、製品に応じて適した方法
を選択すればよい。なお、リードフレームに代えてインターポーザ基板上にチップを接合
してもよい。
ング工程」を行う（ステップＳＴ７３）。ダイボンディング工程におけるチップとリード
フレームとの接合は、樹脂による接合、テープによる接合など、製品に応じて適した方法
を選択すればよい。なお、リードフレームに代えてインターポーザ基板上にチップを接合
してもよい。
【0160】
次いで、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的
に接続する「ワイヤーボンディング工程」を行う（ステップＳＴ７４）。金属の細線には
、銀線、金線などを用いることができる。ワイヤーボンディングは、例えば、ボールボン
ディング、またはウェッジボンディングを用いることができる。ワイヤーボンディングさ
れたチップ７１１０は、エポキシ樹脂等で封止される「モールド工程」が施される（ステ
ップＳＴ７５）。
に接続する「ワイヤーボンディング工程」を行う（ステップＳＴ７４）。金属の細線には
、銀線、金線などを用いることができる。ワイヤーボンディングは、例えば、ボールボン
ディング、またはウェッジボンディングを用いることができる。ワイヤーボンディングさ
れたチップ７１１０は、エポキシ樹脂等で封止される「モールド工程」が施される（ステ
ップＳＴ７５）。
【0161】
リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳＴ
７６）。リードを切断および整形成形加工する「成形工程」を行なう（ステップＳＴ７７
）。パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ス
テップＳＴ７８）。外観形状の良否、動作不良の有無などを調べる検査工程（ステップＳ
Ｔ７９）を経て、電子部品が完成する。
７６）。リードを切断および整形成形加工する「成形工程」を行なう（ステップＳＴ７７
）。パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ス
テップＳＴ７８）。外観形状の良否、動作不良の有無などを調べる検査工程（ステップＳ
Ｔ７９）を経て、電子部品が完成する。
【0162】
図１８Ｂは完成した電子部品の斜視模式図である。電子部品は、端子取り出し方向、端子
の形状に応じて、複数の規格、名称が存在する。図１８Ｂには、電子部品の一例として、
ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を示している。
の形状に応じて、複数の規格、名称が存在する。図１８Ｂには、電子部品の一例として、
ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を示している。
【0163】
【0164】
電子部品７０００はチップ７１１０を複数有していてもよい。電子部品７０００は、例え
ばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされ
て、それぞれがプリント基板７００２上で電気的に接続されることで、電子部品が実装さ
れた基板（実装基板７００４）が完成する。実装基板７００４は電子機器等に用いられる
。
ばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされ
て、それぞれがプリント基板７００２上で電気的に接続されることで、電子部品が実装さ
れた基板（実装基板７００４）が完成する。実装基板７００４は電子機器等に用いられる
。
【0165】
電子部品７０００は低消費電力の半導体装置を内蔵しているため、電子機器に電子部品７
０００を組み込むことで、電子機器の消費電力を低減することができる。次いで、上掲の
電子部品を具備する電子機器について説明する。
０００を組み込むことで、電子機器の消費電力を低減することができる。次いで、上掲の
電子部品を具備する電子機器について説明する。
【0166】
図１９Ａに示す情報端末２０１０は、筐体２０１１に組み込まれた表示部２０１２の他、
操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイクロホン２０１
６を有する。ここでは、表示部２０１２の表示領域は、湾曲している。情報端末２０１０
は、バッテリで駆動する携帯型情報端末であり、タブレット型情報端末、あるいはスマー
トフォンとして使用することができる。情報端末２０１０は、電話、電子メール、手帳、
インターネット接続、音楽再生等の機能を有する。指などで表示部２０１２に触れること
で、情報を入力することができる。また、電話を掛ける、文字を入力する、表示部２０１
２の画面切り替え動作などの各種の操作は、指などで表示部２０１２に触れることで行わ
れる。また、マイクロホン２０１６から音声を入力することで、情報端末２０１０を操作
することもできる。操作ボタン２０１３の操作により、電源のオン／オフ動作、表示部２
０１２の画面切り替え動作などの各種の操作を行うこともできる。
操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイクロホン２０１
６を有する。ここでは、表示部２０１２の表示領域は、湾曲している。情報端末２０１０
は、バッテリで駆動する携帯型情報端末であり、タブレット型情報端末、あるいはスマー
トフォンとして使用することができる。情報端末２０１０は、電話、電子メール、手帳、
インターネット接続、音楽再生等の機能を有する。指などで表示部２０１２に触れること
で、情報を入力することができる。また、電話を掛ける、文字を入力する、表示部２０１
２の画面切り替え動作などの各種の操作は、指などで表示部２０１２に触れることで行わ
れる。また、マイクロホン２０１６から音声を入力することで、情報端末２０１０を操作
することもできる。操作ボタン２０１３の操作により、電源のオン／オフ動作、表示部２
０１２の画面切り替え動作などの各種の操作を行うこともできる。
【0167】
図１９Ｂに示すノート型ＰＣ（パーソナルコンピュータ）２０５０は、筐体２０５１、表
示部２０５２、キーボード２０５３、ポインティングデバイス２０５４を有する。表示部
２０５２のタッチ操作で、ノート型ＰＣ２０５０を操作することができる。
示部２０５２、キーボード２０５３、ポインティングデバイス２０５４を有する。表示部
２０５２のタッチ操作で、ノート型ＰＣ２０５０を操作することができる。
【0168】
図１９Ｃ示すビデオカメラ２０７０は、筐体２０７１、表示部２０７２、筐体２０７３、
操作キー２０７４、レンズ２０７５、接続部２０７６を有する。表示部２０７２は筐体２
０７１に設けられ、操作キー２０７４およびレンズ２０７５は筐体２０７３に設けられて
いる。筐体２０７１と筐体２０７３とは、接続部２０７６により接続されており、筐体２
０７１と筐体２０７３間の角度は、接続部２０７６により変更が可能である。接続部２０
７６における筐体２０７１と筐体２０７３間の角度に従って、表示部２０７２の映像を切
り替える構成としてもよい。表示部２０７２のタッチ操作によって、録画の開始および停
止の操作、倍率ズーム調整、撮影範囲の変更などの各種の操作を実行できる。
操作キー２０７４、レンズ２０７５、接続部２０７６を有する。表示部２０７２は筐体２
０７１に設けられ、操作キー２０７４およびレンズ２０７５は筐体２０７３に設けられて
いる。筐体２０７１と筐体２０７３とは、接続部２０７６により接続されており、筐体２
０７１と筐体２０７３間の角度は、接続部２０７６により変更が可能である。接続部２０
７６における筐体２０７１と筐体２０７３間の角度に従って、表示部２０７２の映像を切
り替える構成としてもよい。表示部２０７２のタッチ操作によって、録画の開始および停
止の操作、倍率ズーム調整、撮影範囲の変更などの各種の操作を実行できる。
【0169】
図１９Ｄに示す携帯型遊技機２１１０は、筐体２１１１、表示部２１１２、スピーカ２１
１３、ＬＥＤランプ２１１４、操作キーボタン２１１５、接続端子２１１６、カメラ２１
１７、マイクロホン２１１８、記録媒体読込部２１１９を有する。
１３、ＬＥＤランプ２１１４、操作キーボタン２１１５、接続端子２１１６、カメラ２１
１７、マイクロホン２１１８、記録媒体読込部２１１９を有する。
【0170】
図１９Ｅに示す電気冷凍冷蔵庫２１５０は、筐体２１５１、冷蔵室用扉２１５２、および
冷凍室用扉２１５３等を有する。
冷凍室用扉２１５３等を有する。
【0171】
図１９Ｆに示す自動車２１７０は、車体２１７１、車輪２１７２、ダッシュボード２１７
３、およびライト２１７４等を有する。
３、およびライト２１７４等を有する。
【0172】
〔実施の形態４〕
本実施の形態では、ＳｉトランジスタとＯＳトランジスタとで構成される半導体装置につ
いて説明する。ここでは、実施の形態２のＮＯＳＲＡＭ３００を例に、このような半導体
装置の構造について説明する。
本実施の形態では、ＳｉトランジスタとＯＳトランジスタとで構成される半導体装置につ
いて説明する。ここでは、実施の形態２のＮＯＳＲＡＭ３００を例に、このような半導体
装置の構造について説明する。
【0173】
＜＜ＮＯＳＲＡＭの積層構造＞＞
図２０を参照して、ＮＯＳＲＡＭ３００の構造について説明する。図２０には、代表的に
メモリセル３０の断面構造を示している。ＮＯＳＲＡＭ３００は、単結晶シリコンウエハ
５５００と、層ＬＸ１―ＬＸ１０の積層を有する。層ＬＸ１―層ＬＸ１０には、トランジ
スタ、配線、電極、プラグ等が設けられている。
図２０を参照して、ＮＯＳＲＡＭ３００の構造について説明する。図２０には、代表的に
メモリセル３０の断面構造を示している。ＮＯＳＲＡＭ３００は、単結晶シリコンウエハ
５５００と、層ＬＸ１―ＬＸ１０の積層を有する。層ＬＸ１―層ＬＸ１０には、トランジ
スタ、配線、電極、プラグ等が設けられている。
【0174】
層ＬＸ１には、トランジスタＭＰ２等のＮＯＳＲＡＭ３００を構成するＳｉトランジスタ
が設けられている。Ｓｉトランジスタのチャネル形成領域は単結晶シリコンウエハ５５０
０に設けられている。
が設けられている。Ｓｉトランジスタのチャネル形成領域は単結晶シリコンウエハ５５０
０に設けられている。
【0175】
層ＬＸ７には、トランジスタＭＮ５等のＯＳトランジスタが設けられている。なお、ＯＳ
トランジスタのバックゲート電極は層ＬＸ６に設けられている。ここでは、ＯＳトランジ
スタの構造は後述するＯＳトランジスタ５００１（図２２Ａ参照）と同様である。
トランジスタのバックゲート電極は層ＬＸ６に設けられている。ここでは、ＯＳトランジ
スタの構造は後述するＯＳトランジスタ５００１（図２２Ａ参照）と同様である。
【0176】
【0177】
なお、図２０、図２１はＮＯＳＲＡＭ３００の積層構造例を説明するための断面図であり
、ＮＯＳＲＡＭ３００を特定の切断線で切った断面図ではない。次に、図２２Ａ、図２２
Ｂを参照して、ＯＳトランジスタの構成例を説明する。
、ＮＯＳＲＡＭ３００を特定の切断線で切った断面図ではない。次に、図２２Ａ、図２２
Ｂを参照して、ＯＳトランジスタの構成例を説明する。
【0178】
＜＜ＯＳトランジスタの構成例１＞＞
図２２ＡにＯＳトランジスタの構成例を示す。図２２Ａに示すＯＳトランジスタ５００１
は、金属酸化物トランジスタである。図２２Ａの左側の図は、ＯＳトランジスタ５００１
のチャネル長方向の断面図であり、右側の図は、ＯＳトランジスタ５００１のチャネル幅
方向の断面図である。
図２２ＡにＯＳトランジスタの構成例を示す。図２２Ａに示すＯＳトランジスタ５００１
は、金属酸化物トランジスタである。図２２Ａの左側の図は、ＯＳトランジスタ５００１
のチャネル長方向の断面図であり、右側の図は、ＯＳトランジスタ５００１のチャネル幅
方向の断面図である。
【0179】
ＯＳトランジスタ５００１は絶縁表面に形成される。ここでは、絶縁層５０２１上に形成
されている。ＯＳトランジスタ５００１は、絶縁層５０２８、５０２９で覆われている。
ＯＳトランジスタ５００１は、絶縁層５０２２―５０２７、５０３０―５０３２、金属酸
化物層５０１１―５０１３、導電層５０５０―５０５４を有する。
されている。ＯＳトランジスタ５００１は、絶縁層５０２８、５０２９で覆われている。
ＯＳトランジスタ５００１は、絶縁層５０２２―５０２７、５０３０―５０３２、金属酸
化物層５０１１―５０１３、導電層５０５０―５０５４を有する。
【0180】
なお、図中の絶縁層、金属酸化物層、導電体等は、単層でも積層でもよい。これらの作製
には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーシ
ョン法（ＰＬＡ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用い
ることができる。なお、ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ
法などがある。
には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーシ
ョン法（ＰＬＡ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用い
ることができる。なお、ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ
法などがある。
【0181】
金属酸化物層５０１１―５０１３をまとめて酸化物層５０１０と呼ぶ。図２２Ａに示すよ
うに、酸化物層５０１０は金属酸化物層５０１１、金属酸化物層５０１２、金属酸化物層
５０１３の順に積層している部分を有する。ＯＳトランジスタ５００１がオン状態のとき
、チャネルは酸化物層５０１０の金属酸化物層５０１２に主に形成される。
うに、酸化物層５０１０は金属酸化物層５０１１、金属酸化物層５０１２、金属酸化物層
５０１３の順に積層している部分を有する。ＯＳトランジスタ５００１がオン状態のとき
、チャネルは酸化物層５０１０の金属酸化物層５０１２に主に形成される。
【0182】
ＯＳトランジスタ５００１のゲート電極は導電層５０５０で構成され、ソース電極または
ドレイン電極として機能する一対の電極は、導電層５０５１、５０５２で構成される。導
電層５０５０―５０５２はそれぞれバリア層として機能する絶縁層５０３０―５０３２に
覆われている。バックゲート電極は導電層５０５３と導電層５０５４との積層で構成され
る。ＯＳトランジスタ５００１はバックゲート電極を有さない構造としてもよい。後述す
るＯＳトランジスタ５００２も同様である。
ドレイン電極として機能する一対の電極は、導電層５０５１、５０５２で構成される。導
電層５０５０―５０５２はそれぞれバリア層として機能する絶縁層５０３０―５０３２に
覆われている。バックゲート電極は導電層５０５３と導電層５０５４との積層で構成され
る。ＯＳトランジスタ５００１はバックゲート電極を有さない構造としてもよい。後述す
るＯＳトランジスタ５００２も同様である。
【0183】
ゲート（フロントゲート）側のゲート絶縁層は絶縁層５０２７で構成され、バックゲート
側のゲート絶縁層は、絶縁層５０２４―５０２６の積層で構成される。絶縁層５０２８は
層間絶縁層である。絶縁層５０２９はバリア層である。
側のゲート絶縁層は、絶縁層５０２４―５０２６の積層で構成される。絶縁層５０２８は
層間絶縁層である。絶縁層５０２９はバリア層である。
【0184】
金属酸化物層５０１３は、金属酸化物層５０１１、５０１２、導電層５０５１、５０５２
でなる積層体を覆っている。絶縁層５０２７は金属酸化物層５０１３を覆っている。導電
層５０５１、５０５２はそれぞれ、金属酸化物層５０１３、絶縁層５０２７を介して、導
電層５０５０と重なる領域を有する。
でなる積層体を覆っている。絶縁層５０２７は金属酸化物層５０１３を覆っている。導電
層５０５１、５０５２はそれぞれ、金属酸化物層５０１３、絶縁層５０２７を介して、導
電層５０５０と重なる領域を有する。
【0185】
導電層５０５０―５０５４に用いられる導電材料には、リン等の不純物元素をドーピング
した多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデ
ン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジ
ウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン
、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タン
グステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化
チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛
酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができ
る。
した多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデ
ン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジ
ウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン
、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タン
グステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化
チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛
酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができ
る。
【0186】
例えば、導電層５０５０は、窒化タンタル、またはタングステン単層である。あるいは、
導電層５０５０が２層構造、および３層構造の場合、次のような組み合わせがある。（ア
ルミニウム、チタン）、（窒化チタン、チタン）、（窒化チタン、タングステン、（窒化
タンタル、タングステン）、（窒化タングステン、タングステン）、（チタン、アルミニ
ウム、チタン）、（窒化チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム
、窒化チタン）。先に記載した導電体が絶縁層５０２７側の層を構成する。
導電層５０５０が２層構造、および３層構造の場合、次のような組み合わせがある。（ア
ルミニウム、チタン）、（窒化チタン、チタン）、（窒化チタン、タングステン、（窒化
タンタル、タングステン）、（窒化タングステン、タングステン）、（チタン、アルミニ
ウム、チタン）、（窒化チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム
、窒化チタン）。先に記載した導電体が絶縁層５０２７側の層を構成する。
【0187】
導電層５０５１と導電層５０５２は同じ層構造をもつ。例えば、導電層５０５１が単層で
ある場合、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム
、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とす
る合金構成すればよい。導電層５０５１が２層構造、および３層構造の場合、次のような
組み合わせがある。（チタン、アルミニウム）、（タングステン、アルミニウム）、（タ
ングステン、銅）（銅‐マグネシウム‐アルミニウム合金、銅）、（チタン膜、銅）、（
チタン又は窒化チタン、アルミニウムまたは銅、チタンまたは窒化チタン）、（モリブデ
ンまたは窒化モリブデン、アルミニウムまたは銅、モリブデンまたは窒化モリブデン）。
先に記載した導電体が絶縁層５０２７側の層を構成する。
ある場合、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム
、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とす
る合金構成すればよい。導電層５０５１が２層構造、および３層構造の場合、次のような
組み合わせがある。（チタン、アルミニウム）、（タングステン、アルミニウム）、（タ
ングステン、銅）（銅‐マグネシウム‐アルミニウム合金、銅）、（チタン膜、銅）、（
チタン又は窒化チタン、アルミニウムまたは銅、チタンまたは窒化チタン）、（モリブデ
ンまたは窒化モリブデン、アルミニウムまたは銅、モリブデンまたは窒化モリブデン）。
先に記載した導電体が絶縁層５０２７側の層を構成する。
【0188】
例えば、導電層５０５３は、水素に対するバリア性を有する導電層（例えば、窒化タンタ
ル層）とし、導電層５０５４は、導電層５０５３よりも導電率の高い導電層（例えばタン
グステン）とすることが好ましい。このような構造であることで、導電層５０５３と導電
層５０５４の積層は配線としての機能と、酸化物層５０１０への水素の拡散を抑制する機
能とをもつ。
ル層）とし、導電層５０５４は、導電層５０５３よりも導電率の高い導電層（例えばタン
グステン）とすることが好ましい。このような構造であることで、導電層５０５３と導電
層５０５４の積層は配線としての機能と、酸化物層５０１０への水素の拡散を抑制する機
能とをもつ。
【0189】
絶縁層５０２１―５０３２に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニ
ウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン
、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウ
ム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウ
ム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層５０２１―５０３２はこ
れらの絶縁材料でなる単層、または積層して構成される。絶縁層５０２１―５０３２を構
成する層は、複数の絶縁材料を含んでいてもよい。
ウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン
、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウ
ム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウ
ム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層５０２１―５０３２はこ
れらの絶縁材料でなる単層、または積層して構成される。絶縁層５０２１―５０３２を構
成する層は、複数の絶縁材料を含んでいてもよい。
【0190】
なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であ
り、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
り、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
【0191】
ＯＳトランジスタ５００１において、酸素および水素に対してバリア性をもつ絶縁層（以
下、バリア層）によって酸化物層５０１０が包み込まれる構造であることが好ましい。こ
のような構造であることで、酸化物層５０１０から酸素が放出されること、酸化物層５０
１０への水素の侵入を抑えることができるので、ＯＳトランジスタ５００１の信頼性、電
気特性を向上できる。
下、バリア層）によって酸化物層５０１０が包み込まれる構造であることが好ましい。こ
のような構造であることで、酸化物層５０１０から酸素が放出されること、酸化物層５０
１０への水素の侵入を抑えることができるので、ＯＳトランジスタ５００１の信頼性、電
気特性を向上できる。
【0192】
例えば、絶縁層５０２９をバリア層として機能させ、かつ絶縁層５０２１、５０２２、５
０２４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム
、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒
化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成
することができる。酸化物層５０１０と導電層５０５０の間に、バリア層をさらに設けて
もよい。もしくは、金属酸化物層５０１３として、酸素および水素に対してバリア性をも
つ金属酸化物層を設けてもよい。
０２４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム
、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒
化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成
することができる。酸化物層５０１０と導電層５０５０の間に、バリア層をさらに設けて
もよい。もしくは、金属酸化物層５０１３として、酸素および水素に対してバリア性をも
つ金属酸化物層を設けてもよい。
【0193】
絶縁層５０３０は、導電層５０５０の酸化を防ぐバリア層であることが好ましい。絶縁層
５０３０が酸素に対してバリア性を有することで、絶縁層５０２８等から離脱した酸素に
よる導電層５０５０の酸化を抑制することができる。例えば、絶縁層５０３０には、酸化
アルミニウムなどの金属酸化物を用いることができる。
５０３０が酸素に対してバリア性を有することで、絶縁層５０２８等から離脱した酸素に
よる導電層５０５０の酸化を抑制することができる。例えば、絶縁層５０３０には、酸化
アルミニウムなどの金属酸化物を用いることができる。
【0194】
絶縁層５０２１―５０３２の構成例を記す。この例では、絶縁層５０２１、５０２２、５
０２５、５０２９、５０３０―５０３２は、それぞれ、バリア層として機能する。絶縁層
５０２６―５０２８は過剰酸素を含む酸化物層である。絶縁層５０２１は窒化シリコンで
あり、絶縁層５０２２は酸化アルミニウムであり、絶縁層５０２３は酸化窒化シリコンで
ある。バックゲート側のゲート絶縁層（５０２４―５０２６）は、酸化シリコン、酸化ア
ルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層（５０２７）
は、酸化窒化シリコンである。層間絶縁層（５０２８）は、酸化シリコンである。絶縁層
５０２９、５０３０―５０３２は酸化アルミニウムである。
０２５、５０２９、５０３０―５０３２は、それぞれ、バリア層として機能する。絶縁層
５０２６―５０２８は過剰酸素を含む酸化物層である。絶縁層５０２１は窒化シリコンで
あり、絶縁層５０２２は酸化アルミニウムであり、絶縁層５０２３は酸化窒化シリコンで
ある。バックゲート側のゲート絶縁層（５０２４―５０２６）は、酸化シリコン、酸化ア
ルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層（５０２７）
は、酸化窒化シリコンである。層間絶縁層（５０２８）は、酸化シリコンである。絶縁層
５０２９、５０３０―５０３２は酸化アルミニウムである。
【0195】
図２２Ａは、酸化物層５０１０が３層構造の例であるが、これに限定されない。酸化物層
５０１０は、例えば、金属酸化物層５０１１または金属酸化物層５０１３のない２層構造
とすることができるし、金属酸化物層５０１１―５０１２の何れか１層で構成してもよい
。または、酸化物層５０１０を４層以上の金属酸化物層で構成してもよい。
５０１０は、例えば、金属酸化物層５０１１または金属酸化物層５０１３のない２層構造
とすることができるし、金属酸化物層５０１１―５０１２の何れか１層で構成してもよい
。または、酸化物層５０１０を４層以上の金属酸化物層で構成してもよい。
【0196】
＜＜ＯＳトランジスタの構成例２＞＞
図２２ＢにＯＳトランジスタの構成例を示す。図２２Ｂに示すＯＳトランジスタ５００２
は、ＯＳトランジスタ５００１の変形例であり、主に、ゲート電極の構造が異なる。図２
２Ｂの左側にはＯＳトランジスタ５００２のチャネル長方向の断面図を、右側にはチャネ
ル幅方向の断面図を示す。
図２２ＢにＯＳトランジスタの構成例を示す。図２２Ｂに示すＯＳトランジスタ５００２
は、ＯＳトランジスタ５００１の変形例であり、主に、ゲート電極の構造が異なる。図２
２Ｂの左側にはＯＳトランジスタ５００２のチャネル長方向の断面図を、右側にはチャネ
ル幅方向の断面図を示す。
【0197】
絶縁層５０２８に形成された開口部には、金属酸化物層５０１３、絶縁層５０２７、導電
層５０５０が設けられている。つまり、絶縁層５０２８の開口部を利用して、ゲート電極
が自己整合的に形成されている。よって、ＯＳトランジスタ５００２では、ゲート電極（
５０５０）は、ゲート絶縁層（５０１７）を介してソース電極およびドレイン電極（５０
５１、５０５２）と重なる領域を有していない。そのためゲート―ソース間の寄生容量、
ゲート―ドレイン間の寄生容量が低減でき、周波特性を向上できる。また、絶縁層５０２
８の開口部によってゲート電極幅を制御できるため、チャネル長の短いＯＳトランジスタ
の作製が容易である。
層５０５０が設けられている。つまり、絶縁層５０２８の開口部を利用して、ゲート電極
が自己整合的に形成されている。よって、ＯＳトランジスタ５００２では、ゲート電極（
５０５０）は、ゲート絶縁層（５０１７）を介してソース電極およびドレイン電極（５０
５１、５０５２）と重なる領域を有していない。そのためゲート―ソース間の寄生容量、
ゲート―ドレイン間の寄生容量が低減でき、周波特性を向上できる。また、絶縁層５０２
８の開口部によってゲート電極幅を制御できるため、チャネル長の短いＯＳトランジスタ
の作製が容易である。
【0198】
ＯＳトランジスタのチャネル形成領域は、ＣＡＣ‐ＯＳ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ
Ｃｏｍｐｏｓｉｔｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい
。
Ｃｏｍｐｏｓｉｔｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい
。
【0199】
ＣＡＣ‐ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有
し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ‐ＯＳを、トランジスタ
の活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機
能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と
、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（オ
ン／オフさせる機能）をＣＡＣ‐ＯＳに付与することができる。ＣＡＣ‐ＯＳにおいて、
それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ‐ＯＳを、トランジスタ
の活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機
能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と
、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（オ
ン／オフさせる機能）をＣＡＣ‐ＯＳに付与することができる。ＣＡＣ‐ＯＳにおいて、
それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【0200】
ＣＡＣ‐ＯＳは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性
の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導
電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性
領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、
周辺がぼけてクラウド状に連結して観察される場合がある。
の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導
電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性
領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、
周辺がぼけてクラウド状に連結して観察される場合がある。
【0201】
また、ＣＡＣ‐ＯＳにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上
１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場
合がある。
１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場
合がある。
【0202】
また、ＣＡＣ‐ＯＳは異なるバンドギャップを有する成分により構成される。例えば、Ｃ
ＡＣ‐ＯＳは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因
するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流
す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギ
ャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップ
を有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、
上記ＣＡＣ‐ＯＳをトランジスタのチャネル形成領域に用いることで、ＯＳトランジスタ
に高い電流駆動力、および高い電界効果移動度を与えることができる。
ＡＣ‐ＯＳは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因
するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流
す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギ
ャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップ
を有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、
上記ＣＡＣ‐ＯＳをトランジスタのチャネル形成領域に用いることで、ＯＳトランジスタ
に高い電流駆動力、および高い電界効果移動度を与えることができる。
【0203】
また、結晶性によって金属酸化物半導体を分類すると、単結晶金属酸化物半導体と、それ
以外の非単結晶金属酸化物半導体とに分けられる。非単結晶金属酸化物半導体としては、
ＣＡＡＣ‐ＯＳ（ｃ‐ａｘｉｓ‐ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ
ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ‐ＯＳ（ｎａｎｏｃｒｙｓ
ｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体
（ａ‐ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ‐ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）などがある。
以外の非単結晶金属酸化物半導体とに分けられる。非単結晶金属酸化物半導体としては、
ＣＡＡＣ‐ＯＳ（ｃ‐ａｘｉｓ‐ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ
ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ‐ＯＳ（ｎａｎｏｃｒｙｓ
ｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体
（ａ‐ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ‐ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）などがある。
【0204】
また、ＯＳトランジスタのチャネル形成領域は、ＣＡＡＣ‐ＯＳ、ｎｃ‐ＯＳなどの結晶
部を有する金属酸化物で構成されることが好ましい。
部を有する金属酸化物で構成されることが好ましい。
【0205】
ＣＡＡＣ‐ＯＳは、ｃ軸配向性を有し、かつａ‐ｂ面方向において複数のナノ結晶が連結
し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領
域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の
向きが変化している箇所を指す。
し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領
域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の
向きが変化している箇所を指す。
【0206】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合が
ある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。
なお、ＣＡＡＣ‐ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウン
ダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界
の形成が抑制されていることがわかる。これは、ＣＡＡＣ‐ＯＳが、ａ‐ｂ面方向におい
て酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変
化することなどによって、歪みを許容することができるためと考えられる。
ある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。
なお、ＣＡＡＣ‐ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウン
ダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界
の形成が抑制されていることがわかる。これは、ＣＡＡＣ‐ＯＳが、ａ‐ｂ面方向におい
て酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変
化することなどによって、歪みを許容することができるためと考えられる。
【0207】
ＣＡＡＣ‐ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜
鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層
状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能で
あり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表
すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と
表すこともできる。
鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層
状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能で
あり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表
すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と
表すこともできる。
【0208】
ｎｃ‐ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ‐ＯＳは、異なるナノ
結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。した
がって、ｎｃ‐ＯＳは、分析方法によっては、ａ‐ｌｉｋｅ ＯＳや非晶質酸化物半導体
と区別が付かない場合がある。
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ‐ＯＳは、異なるナノ
結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。した
がって、ｎｃ‐ＯＳは、分析方法によっては、ａ‐ｌｉｋｅ ＯＳや非晶質酸化物半導体
と区別が付かない場合がある。
【0209】
ａ‐ｌｉｋｅ ＯＳは、ｎｃ‐ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化
物半導体である。ａ‐ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。ａ‐ｌｉｋｅ
ＯＳは、ｎｃ‐ＯＳおよびＣＡＡＣ‐ＯＳと比べて、結晶性が低い。
物半導体である。ａ‐ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。ａ‐ｌｉｋｅ
ＯＳは、ｎｃ‐ＯＳおよびＣＡＡＣ‐ＯＳと比べて、結晶性が低い。
【0210】
本明細書等において、ＣＡＣは金属酸化物半導体の機能または材料を表し、ＣＡＡＣは金
属酸化物半導体の結晶構造を表している。
属酸化物半導体の結晶構造を表している。
【実施例1】
【0211】
本実施例では、実施の形態２に係るＮＯＳＲＡＭの設計、製造、性能等について説明する
。なお、本実施例では、実施の形態２と同様の構成の説明は、適宜省略される。
。なお、本実施例では、実施の形態２と同様の構成の説明は、適宜省略される。
【0212】
＜＜ＮＯＳＲＡＭメモリセル＞＞
６０ｎｍ ＯＳトランジスタプロセスと、ファウンドリ６５ｎｍ ＣＭＯＳプロセスとを
組み合わせたプロセスを用いて、１Ｍビット ２Ｔ１ＣゲインセルＮＯＳＲＡＭを作製し
た。結晶性Ｉｎ‐Ｇａ‐Ｚｎ酸化物を用いて、ＯＳトランジスタを作製した。図２３Ａ―
図２３Ｄに、作製したＮＯＳＲＡＭのメモリセルの回路図、レプリカセルの回路図、ノー
ドバイアス条件、タイミングチャートをそれぞれ示す。
６０ｎｍ ＯＳトランジスタプロセスと、ファウンドリ６５ｎｍ ＣＭＯＳプロセスとを
組み合わせたプロセスを用いて、１Ｍビット ２Ｔ１ＣゲインセルＮＯＳＲＡＭを作製し
た。結晶性Ｉｎ‐Ｇａ‐Ｚｎ酸化物を用いて、ＯＳトランジスタを作製した。図２３Ａ―
図２３Ｄに、作製したＮＯＳＲＡＭのメモリセルの回路図、レプリカセルの回路図、ノー
ドバイアス条件、タイミングチャートをそれぞれ示す。
【0213】
電圧ＶＤＤはロジック回路の電源電圧であり、１．２Ｖである。電圧ＶＷＬは、ワード線
ＷＷＬ、ＲＷＬの高レベル電圧であり、３．３Ｖである。電圧ＶＳＬはソース線の高レベ
ル電圧であり、１．６Ｖである。
ＷＷＬ、ＲＷＬの高レベル電圧であり、３．３Ｖである。電圧ＶＳＬはソース線の高レベ
ル電圧であり、１．６Ｖである。
【0214】
メモリセル８０は２Ｔ１Ｃ型ゲインセルであり、ＯＳトランジスタＭＷ、Ｓｉトランジス
タＭＲ、容量素子ＣＳ、ノードＳＮを有する。図２３Ｄ中のＶｓｎはノードＳＮの電圧で
ある。ＯＳトランジスタＭＷは書き込みトランジスタであり、バックゲートを有する。Ｓ
ｉトランジスタＭＲは読み出しトランジスタである。メモリセル８０はワード線ＷＷＬ、
ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ、ソース線ＳＬに電気的に接続されている。
タＭＲ、容量素子ＣＳ、ノードＳＮを有する。図２３Ｄ中のＶｓｎはノードＳＮの電圧で
ある。ＯＳトランジスタＭＷは書き込みトランジスタであり、バックゲートを有する。Ｓ
ｉトランジスタＭＲは読み出しトランジスタである。メモリセル８０はワード線ＷＷＬ、
ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ、ソース線ＳＬに電気的に接続されている。
【0215】
ＮＯＳＲＡＭのメモリセルの保持ノードには、ＯＳトランジスタを介して、電荷が充電さ
れる。ＯＳトランジスタが極小オフ電流であることから、ＯＳトランジスタは電荷をリー
クさせない。一方で、６５ｎｍ ＣＭＯＳロジックプロセスでは、Ｓｉトランジスタのゲ
ート絶縁物の厚さ（Ｔｏｘ）は２乃至３ｎｍである。読み出しトランジスタのゲート絶縁
物が薄いと、ゲートリークによって、保持ノードの電荷はリークする。そこで、本ＮＯＳ
ＲＡＭでは、ゲートリークを抑えるために、ＳｉトランジスタＭＲには、厚いゲート絶縁
物Ｓｉトランジスタを採用した。厚いゲート絶縁物Ｓｉトランジスタは、ファウンドリの
標準ロジックプラットフォームにおいて、Ｉ／Ｏデバイス向けに提供されているものであ
る。
れる。ＯＳトランジスタが極小オフ電流であることから、ＯＳトランジスタは電荷をリー
クさせない。一方で、６５ｎｍ ＣＭＯＳロジックプロセスでは、Ｓｉトランジスタのゲ
ート絶縁物の厚さ（Ｔｏｘ）は２乃至３ｎｍである。読み出しトランジスタのゲート絶縁
物が薄いと、ゲートリークによって、保持ノードの電荷はリークする。そこで、本ＮＯＳ
ＲＡＭでは、ゲートリークを抑えるために、ＳｉトランジスタＭＲには、厚いゲート絶縁
物Ｓｉトランジスタを採用した。厚いゲート絶縁物Ｓｉトランジスタは、ファウンドリの
標準ロジックプラットフォームにおいて、Ｉ／Ｏデバイス向けに提供されているものであ
る。
【0216】
ＮＯＳＲＡＭのメモリセルはゲインセルであるので、保持容量は小さくできる。そのため
、メモリセル８０の容量素子ＣＳへの３Ｄキャパシタ構造の採用は必須ではない。容量素
子ＣＳは、０．９２ｆＦのＭＩＭ構造キャパシタである。保持容量の縮小は、書き込み時
間の短縮に貢献する。なお、メモリセル８０の保持時間は、８５℃で１時間を超えること
を確認している。また、メモリセル８０は非破壊読み出しであるので、読み出しサイクル
において、再書き込みを行う必要はない。これは、読み出し時間の短縮に貢献する。
、メモリセル８０の容量素子ＣＳへの３Ｄキャパシタ構造の採用は必須ではない。容量素
子ＣＳは、０．９２ｆＦのＭＩＭ構造キャパシタである。保持容量の縮小は、書き込み時
間の短縮に貢献する。なお、メモリセル８０の保持時間は、８５℃で１時間を超えること
を確認している。また、メモリセル８０は非破壊読み出しであるので、読み出しサイクル
において、再書き込みを行う必要はない。これは、読み出し時間の短縮に貢献する。
【0217】
レプリカセル８５は、ＯＳトランジスタＤＷ、ＳｉトランジスタＤＲ、ＤＳ、容量素子Ｃ
Ｄを有する。ＯＳトランジスタＤＷは、ＯＳトランジスタＭＷと同じ仕様のトランジスタ
である。ＯＳトランジスタＤＲのゲートにはＧＮＤ（接地電位）が入力される。容量素子
ＣＤは、容量素子ＣＳと同様、０．９２ｆＦのＭＩＭ構造キャパシタである。
Ｄを有する。ＯＳトランジスタＤＷは、ＯＳトランジスタＭＷと同じ仕様のトランジスタ
である。ＯＳトランジスタＤＲのゲートにはＧＮＤ（接地電位）が入力される。容量素子
ＣＤは、容量素子ＣＳと同様、０．９２ｆＦのＭＩＭ構造キャパシタである。
【0218】
ＳｉトランジスタＤＲのゲートには電圧ＶＤＵＭが入力され、ＳｉトランジスタＤＳのゲ
ートはワード線ＤＲＷＬに電気的に接続されている。ＳｉトランジスタＤＲ、ＤＳは、Ｓ
ｉトランジスタＭＲと同様、厚いゲート絶縁物Ｓｉトランジスタである。
ートはワード線ＤＲＷＬに電気的に接続されている。ＳｉトランジスタＤＲ、ＤＳは、Ｓ
ｉトランジスタＭＲと同様、厚いゲート絶縁物Ｓｉトランジスタである。
【0219】
ＯＳトランジスタＭＷ、ＤＷのＷ（チャネル幅）／Ｌ（チャネル長）は、６０ｎｍ／６０
ｎｍである。ＳｉトランジスタＭＲ、ＤＲのＷ／Ｌは、３２０ｎｍ／２４０ｎｍであり、
ＳｉトランジスタＤＳのＷ／Ｌは、３２０ｎｍ／４００ｎｍである。
ｎｍである。ＳｉトランジスタＭＲ、ＤＲのＷ／Ｌは、３２０ｎｍ／２４０ｎｍであり、
ＳｉトランジスタＤＳのＷ／Ｌは、３２０ｎｍ／４００ｎｍである。
【0220】
図２４にメモリセル８０のレイアウトの分解図を示す。図２４には、６４個のメモリセル
８０（８ワード線、８ビット線）が示されている。ＯＳトランジスタＭＷ、ＤＷはＳｉト
ランジスタＭＲ、ＤＲ、ＤＳに積層される。容量素子ＣＳ、ＣＤはＯＳトランジスタＭＷ
、ＤＷに積層される。
８０（８ワード線、８ビット線）が示されている。ＯＳトランジスタＭＷ、ＤＷはＳｉト
ランジスタＭＲ、ＤＲ、ＤＳに積層される。容量素子ＣＳ、ＣＤはＯＳトランジスタＭＷ
、ＤＷに積層される。
【0221】
＜＜ＮＯＲＡＭマクロの設計および特性＞＞
図２５に、ＮＯＳＲＡＭマクロのアーキテクチャを示す。図２５に示すＮＯＳＲＡＭマク
ロ８００は、４個のサブアレイ８０１［００］―８０１［１１］、グローバルミッドロジ
ック回路８０３を有する。サブアレイ８０１の容量は６４ｋビットである。
図２５に、ＮＯＳＲＡＭマクロのアーキテクチャを示す。図２５に示すＮＯＳＲＡＭマク
ロ８００は、４個のサブアレイ８０１［００］―８０１［１１］、グローバルミッドロジ
ック回路８０３を有する。サブアレイ８０１の容量は６４ｋビットである。
【0222】
サブアレイ８０１は、４個のメモリセルアレイ８１０＿０Ｔ、８１０＿１Ｔ、８１０＿０
Ｂ、８１０＿１Ｂ、４個の行回路８１２＿０Ｔ、８１２＿１Ｔ、８１２＿０Ｂ、８１２＿
１Ｂ、２個の列回路８１３＿０、８１３＿１、ローカルミッドロジック回路８１４を有す
る。メモリセルアレイ８１０＿０Ｔ、８１０＿０Ｂは列回路８１３＿０を共有し、メモリ
セルアレイ８１０＿１Ｔ、８１０＿１Ｂは列回路８１３＿１を共有する。メモリセルアレ
イ８１０の容量は１６ｋビットである。メモリセルアレイ８１０は、２行×２列のダミー
セルリング８１１を含む１３２行×１３２列構造である。
Ｂ、８１０＿１Ｂ、４個の行回路８１２＿０Ｔ、８１２＿１Ｔ、８１２＿０Ｂ、８１２＿
１Ｂ、２個の列回路８１３＿０、８１３＿１、ローカルミッドロジック回路８１４を有す
る。メモリセルアレイ８１０＿０Ｔ、８１０＿０Ｂは列回路８１３＿０を共有し、メモリ
セルアレイ８１０＿１Ｔ、８１０＿１Ｂは列回路８１３＿１を共有する。メモリセルアレ
イ８１０の容量は１６ｋビットである。メモリセルアレイ８１０は、２行×２列のダミー
セルリング８１１を含む１３２行×１３２列構造である。
【0223】
【0224】
メモリセルアレイ８１０＿０Ｔは、セルアレイ８２０＿Ｔおよびレプリカセルアレイ８２
１＿Ｔを有する。図２６Ａにはダミーセルリング８１１は示していない。セルアレイ８２
０＿Ｔには、ビット線あたり１２８のメモリセル８０が設けられ、ワード線あたり１２８
のメモリセル８０が設けられている。隣接する２列でソース線ＳＬは共有される。
１＿Ｔを有する。図２６Ａにはダミーセルリング８１１は示していない。セルアレイ８２
０＿Ｔには、ビット線あたり１２８のメモリセル８０が設けられ、ワード線あたり１２８
のメモリセル８０が設けられている。隣接する２列でソース線ＳＬは共有される。
【0225】
従来の読み出し方式では、データ０／１を判別するための読み出し判定電圧に外部入力電
圧が用いられている。本実施例の新規読み出し方式では、読み出し判定電圧はレプリカセ
ルで生成される。レプリカセルを用いることで、読み出しワード線を“Ｌ”にしてからセ
ンスアンプが活性化するまでの時間（Ｔｓｎｓ）を短縮することができる。読み出し判定
電圧をメモリセルアレイ内で生成することで、ＰＶＴばらつきにロバストな読み出し動作
ができる。
圧が用いられている。本実施例の新規読み出し方式では、読み出し判定電圧はレプリカセ
ルで生成される。レプリカセルを用いることで、読み出しワード線を“Ｌ”にしてからセ
ンスアンプが活性化するまでの時間（Ｔｓｎｓ）を短縮することができる。読み出し判定
電圧をメモリセルアレイ内で生成することで、ＰＶＴばらつきにロバストな読み出し動作
ができる。
【0226】
ビット線ＲＢＬ＿Ｔ、ＲＢＬ＿Ｂはそれぞれ、１個のレプリカセル８５を持つ。例えば、
メモリセルアレイ８１０＿０Ｂのデータを読み出す際、レプリカセルアレイ８２１＿Ｔの
ワード線ＤＲＷＬ＿Ｔを“Ｌ”にする。レプリカセルアレイ８２１＿Ｔの１２８個のレプ
リカセル８５はそれぞれ参照信号を生成し、各参照信号はビット線ＲＢＬ＿Ｔ０乃至ＲＢ
Ｌ＿１Ｔ２７に出力される。列回路８１３＿０は、センスアンプが活性化した時のビット
線ＲＢＬ＿Ｔ０乃至ＲＢＬ＿Ｔ１２７の電圧を読み出し判定電圧に用いて、ビット線ＲＢ
Ｌ＿Ｂ０―ＲＢＬ＿Ｂ１２７に読み出されたデータの０／１判定を行う。
メモリセルアレイ８１０＿０Ｂのデータを読み出す際、レプリカセルアレイ８２１＿Ｔの
ワード線ＤＲＷＬ＿Ｔを“Ｌ”にする。レプリカセルアレイ８２１＿Ｔの１２８個のレプ
リカセル８５はそれぞれ参照信号を生成し、各参照信号はビット線ＲＢＬ＿Ｔ０乃至ＲＢ
Ｌ＿１Ｔ２７に出力される。列回路８１３＿０は、センスアンプが活性化した時のビット
線ＲＢＬ＿Ｔ０乃至ＲＢＬ＿Ｔ１２７の電圧を読み出し判定電圧に用いて、ビット線ＲＢ
Ｌ＿Ｂ０―ＲＢＬ＿Ｂ１２７に読み出されたデータの０／１判定を行う。
【0227】
いくつかのＰＶＴ（プロセス・電圧・温度）条件において、本読み出し方式、および従来
方式の読み出し速度をシミュレーションで比較した。比較結果を図２７に示す。Ｔｓｎｓ
は、６４ｋビットサブアレイ８０１のテストベンチから見積もっている。従来方式と比較
して、本読み出し方式の方が読み出し速度が大きく、ロバスト性が高いことが確認された
。なお、従来方式では、読み出し判定電圧は０．４Ｖである。
方式の読み出し速度をシミュレーションで比較した。比較結果を図２７に示す。Ｔｓｎｓ
は、６４ｋビットサブアレイ８０１のテストベンチから見積もっている。従来方式と比較
して、本読み出し方式の方が読み出し速度が大きく、ロバスト性が高いことが確認された
。なお、従来方式では、読み出し判定電圧は０．４Ｖである。
【0228】
＜＜１Ｍビット ＮＯＳＲＡＭ＞＞
６５ｎｍ‐ＯＳ／６０ｎｍ‐ＣＭＯＳハイブリッドプロセスにより、１Ｍビット ＮＯＳ
ＲＡＭを製造した。図２８Ａ、図２８Ｂに、製造したＮＯＳＲＡＭのダイ写真、メモリセ
ルの断面の顕微鏡写真をそれぞれ示す。図２８ＣにＮＯＳＲＡＭの仕様を示す。
６５ｎｍ‐ＯＳ／６０ｎｍ‐ＣＭＯＳハイブリッドプロセスにより、１Ｍビット ＮＯＳ
ＲＡＭを製造した。図２８Ａ、図２８Ｂに、製造したＮＯＳＲＡＭのダイ写真、メモリセ
ルの断面の顕微鏡写真をそれぞれ示す。図２８ＣにＮＯＳＲＡＭの仕様を示す。
【0229】
ＮＯＳＲＡＭには、クロックジェネレータ（ＣＬＫ Ｇｅｎ．）、ＭＢＩＳＴ（Ｍｅｍｏ
ｒｙ Ｂｕｉｌｔ ｉｎ Ｓｅｌｆ‐Ｔｅｓｔ）ブロックを設けた。１Ｍビット ＮＯＳ
ＲＡＭマクロは、４個のＮＯＳＲＡＭマクロ８００で構成される。ＢＥＯＬ（Ｂａｃｋ‐
Ｅｎｄ‐Ｏｆ‐Ｌｉｎｅ）には９のメタル配線層が形成されている。
ｒｙ Ｂｕｉｌｔ ｉｎ Ｓｅｌｆ‐Ｔｅｓｔ）ブロックを設けた。１Ｍビット ＮＯＳ
ＲＡＭマクロは、４個のＮＯＳＲＡＭマクロ８００で構成される。ＢＥＯＬ（Ｂａｃｋ‐
Ｅｎｄ‐Ｏｆ‐Ｌｉｎｅ）には９のメタル配線層が形成されている。
【0230】
本ＮＯＳＲＡＭのデータ保持は８５℃において１時間を超える。最大動作周波数は室温で
１４０ＭＨｚである。図２９Ａ―図２９Ｃに、－４０℃、２５℃、８５℃におけるシュム
（Ｓｈｍｏｏ）プロット（電圧ＶＤＤ・ＶＳＬ・ＶＷＬ 対 動作周波数）をそれぞれ示
す。１Ｍビット ＮＯＳＲＡＭマクロは、－４０℃から８５℃において１３０ＭＨｚで動
作が可能である。つまり、本ＮＯＳＲＡＭは広い使用温度範囲を有することが確認された
。
１４０ＭＨｚである。図２９Ａ―図２９Ｃに、－４０℃、２５℃、８５℃におけるシュム
（Ｓｈｍｏｏ）プロット（電圧ＶＤＤ・ＶＳＬ・ＶＷＬ 対 動作周波数）をそれぞれ示
す。１Ｍビット ＮＯＳＲＡＭマクロは、－４０℃から８５℃において１３０ＭＨｚで動
作が可能である。つまり、本ＮＯＳＲＡＭは広い使用温度範囲を有することが確認された
。
【0231】
本ＮＯＳＲＡＭのスタンバイ電力は３１μＷであり、アクティブ電力は６４μＷ／ＭＨｚ
である。長時間データ保持特性により、パワーゲーティングによる漏れ電力を削減できる
。従って、本ＮＯＳＲＡＭは高性能かつ低電力が要求されるデバイスの埋め込みメモリに
好適である。
である。長時間データ保持特性により、パワーゲーティングによる漏れ電力を削減できる
。従って、本ＮＯＳＲＡＭは高性能かつ低電力が要求されるデバイスの埋め込みメモリに
好適である。
【符号の説明】
【0232】
ＱＳ、ＱＳｂ、ＳＮ：ノード、
Ｃ１、Ｃ３、ＣＤ、ＣＳ：容量素子、
ＤＲ２、ＤＲ４、ＤＳ、ＤＳ２、ＤＳ４、ＤＷ、ＤＷ２、ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ
５、ＭＰ２、ＭＰ３、ＭＲ３、ＭＷ３、Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７：ト
ランジスタ、
ＤＷ、ＭＷ：ＯＳトランジスタ、
ＭＲ：Ｓｉトランジスタ、
ＢＬ、ＷＢＬ、ＲＢＬ、ＲＥＦＢＬ：ビット線、
ＷＷＬ、ＲＷＬ、ＤＲＷＬ：ワード線、
ＳＬ：ソース線、
ＰＬ、ＰＬＤＵＭ、ＰＬＤＤＤ、ＰＬＳＳＳ、ＢＧＬ：配線、
１０、１１、１２、１３、１４、３０、８０：メモリセル、
２０、２１、２２、２３、３５、８５：レプリカセル、
２５：読み出し回路、 ２６：書き込み回路、 ２７：選択回路、
４０、４４：ＡＮＤ回路、 ４１：レベルシフタ、 ４２：バッファ回路、 ４５：レベ
ルシフタ、 ４６：インバータ回路、 ５０：センスアンプ、 ５１、５２：アナログス
イッチ、 ５３、５４：ＯＲ回路、
１００：ＮＯＳＲＡＭ、 １１０：制御回路、 １１２：行回路、 １１３：列回路、
１１５、１２５：メモリセルアレイ、 １１６、１２６：レプリカセルアレイ、 １２３
：列回路、
１９０、 １９１、 １９３：曲線、
３００、３０１、３０２：ＮＯＳＲＡＭ、 ３１０：制御回路、 ３１２：行回路、 ３
１３：列回路、 ３１５：プレデコーダ、 ３２０：列デコーダ、 ３２１：プリチャー
ジ回路、 ３２２：センスアンプ、 ３２４：書き込みドライバ、 ３２５：ソース線ド
ライバ、 ３３０：ブロック、 ３３５：レプリカセルアレイ、 ３４０：回路、 ３５
０：サブアレイ、 ３５５：マクロ、 ３６０：制御回路、 ３６１：プレデコーダ、
３６３：ロジック回路、 ３７０：制御回路、 ３７１：プレデコーダ、
４００：ＭＣＵ（マイクロコントローラユニット）、 ４０５：バス、 ４１０：プロセ
ッサコア、 ４１２：クロック生成回路、 ４１３：ＰＭＵ（電源管理装置）、 ４１５
：周辺回路、 ４３０：メモリ部、 ４３２：ＮＯＳＲＡＭ、 ４３４：記憶装置、
８００：ＮＯＳＲＡＭマクロ、 ８０１：サブアレイ、 ８０３：グローバルミッドロジ
ック回路、 ８１０、８１０＿０Ｔ、８１０＿１Ｔ、８１０＿０Ｂ、８１０＿１Ｂ：メモ
リセルアレイ、 ８１１：ダミーセルリング、 ８１２＿０Ｔ、８１２＿１Ｔ、８１２＿
０Ｂ、８１２＿１Ｂ：行回路、８１３、８１３＿０、８１３＿１：列回路、８１４：ロー
カルミッドロジック回路、 ８２０＿Ｔ：ローカルアレイ、 ８２１＿Ｔ：レプリカセル
アレイ、
２０１０：情報端末、 ２０１１：筐体、 ２０１２：表示部、 ２０１３：操作ボタン
、 ２０１４：外部接続ポート、 ２０１５：スピーカ、 ２０１６：マイクロホン、
２０５１：筐体、 ２０５２：表示部、 ２０５３：キーボード、 ２０５４：ポインテ
ィングデバイス、 ２０７０：ビデオカメラ、 ２０７１：筐体、 ２０７２：表示部、
２０７３：筐体、 ２０７４：操作キー、 ２０７５：レンズ、 ２０７６：接続部、
２１１０：携帯型遊技機、 ２１１１：筐体、 ２１１２：表示部、 ２１１３：スピ
ーカ、 ２１１４：ＬＥＤランプ、 ２１１５：操作キーボタン、 ２１１６：接続端子
、 ２１１７：カメラ、 ２１１８：マイクロホン、 ２１１９：記録媒体読込部、 ２
１５０：電気冷凍冷蔵庫、 ２１５１：筐体、 ２１５２：冷蔵室用扉、 ２１５３：冷
凍室用扉、 ２１７０：自動車、 ２１７１：車体、 ２１７２：車輪、 ２１７３：ダ
ッシュボード、 ２１７４：ライト、
５００１、５００２：ＯＳトランジスタ、 ５０１０：酸化物層、 ５０１１、５０１２
、５０１３：金属酸化物層、 ５０２１、５０２２、５０２３、５０２４、５０２５、５
０２６、５０２７、５０２８、５０２９、５０３０、５０３１、５０３２：絶縁層、 ５
０５０、５０５１、５０５２、５０５３、５０５４：導電層、 ５５００：単結晶シリコ
ンウエハ、 ＬＸ１、ＬＸ２、ＬＸ３、ＬＸ４、ＬＸ５、ＬＸ６、ＬＸ７、ＬＸ８、ＬＸ
９、ＬＸ１０：層、
７０００：電子部品、 ７００１：リード、 ７００２：プリント基板、 ７００４：実
装基板、 ７１１０：チップ
Ｃ１、Ｃ３、ＣＤ、ＣＳ：容量素子、
ＤＲ２、ＤＲ４、ＤＳ、ＤＳ２、ＤＳ４、ＤＷ、ＤＷ２、ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ
５、ＭＰ２、ＭＰ３、ＭＲ３、ＭＷ３、Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７：ト
ランジスタ、
ＤＷ、ＭＷ：ＯＳトランジスタ、
ＭＲ：Ｓｉトランジスタ、
ＢＬ、ＷＢＬ、ＲＢＬ、ＲＥＦＢＬ：ビット線、
ＷＷＬ、ＲＷＬ、ＤＲＷＬ：ワード線、
ＳＬ：ソース線、
ＰＬ、ＰＬＤＵＭ、ＰＬＤＤＤ、ＰＬＳＳＳ、ＢＧＬ：配線、
１０、１１、１２、１３、１４、３０、８０：メモリセル、
２０、２１、２２、２３、３５、８５：レプリカセル、
２５：読み出し回路、 ２６：書き込み回路、 ２７：選択回路、
４０、４４：ＡＮＤ回路、 ４１：レベルシフタ、 ４２：バッファ回路、 ４５：レベ
ルシフタ、 ４６：インバータ回路、 ５０：センスアンプ、 ５１、５２：アナログス
イッチ、 ５３、５４：ＯＲ回路、
１００：ＮＯＳＲＡＭ、 １１０：制御回路、 １１２：行回路、 １１３：列回路、
１１５、１２５：メモリセルアレイ、 １１６、１２６：レプリカセルアレイ、 １２３
：列回路、
１９０、 １９１、 １９３：曲線、
３００、３０１、３０２：ＮＯＳＲＡＭ、 ３１０：制御回路、 ３１２：行回路、 ３
１３：列回路、 ３１５：プレデコーダ、 ３２０：列デコーダ、 ３２１：プリチャー
ジ回路、 ３２２：センスアンプ、 ３２４：書き込みドライバ、 ３２５：ソース線ド
ライバ、 ３３０：ブロック、 ３３５：レプリカセルアレイ、 ３４０：回路、 ３５
０：サブアレイ、 ３５５：マクロ、 ３６０：制御回路、 ３６１：プレデコーダ、
３６３：ロジック回路、 ３７０：制御回路、 ３７１：プレデコーダ、
４００：ＭＣＵ（マイクロコントローラユニット）、 ４０５：バス、 ４１０：プロセ
ッサコア、 ４１２：クロック生成回路、 ４１３：ＰＭＵ（電源管理装置）、 ４１５
：周辺回路、 ４３０：メモリ部、 ４３２：ＮＯＳＲＡＭ、 ４３４：記憶装置、
８００：ＮＯＳＲＡＭマクロ、 ８０１：サブアレイ、 ８０３：グローバルミッドロジ
ック回路、 ８１０、８１０＿０Ｔ、８１０＿１Ｔ、８１０＿０Ｂ、８１０＿１Ｂ：メモ
リセルアレイ、 ８１１：ダミーセルリング、 ８１２＿０Ｔ、８１２＿１Ｔ、８１２＿
０Ｂ、８１２＿１Ｂ：行回路、８１３、８１３＿０、８１３＿１：列回路、８１４：ロー
カルミッドロジック回路、 ８２０＿Ｔ：ローカルアレイ、 ８２１＿Ｔ：レプリカセル
アレイ、
２０１０：情報端末、 ２０１１：筐体、 ２０１２：表示部、 ２０１３：操作ボタン
、 ２０１４：外部接続ポート、 ２０１５：スピーカ、 ２０１６：マイクロホン、
２０５１：筐体、 ２０５２：表示部、 ２０５３：キーボード、 ２０５４：ポインテ
ィングデバイス、 ２０７０：ビデオカメラ、 ２０７１：筐体、 ２０７２：表示部、
２０７３：筐体、 ２０７４：操作キー、 ２０７５：レンズ、 ２０７６：接続部、
２１１０：携帯型遊技機、 ２１１１：筐体、 ２１１２：表示部、 ２１１３：スピ
ーカ、 ２１１４：ＬＥＤランプ、 ２１１５：操作キーボタン、 ２１１６：接続端子
、 ２１１７：カメラ、 ２１１８：マイクロホン、 ２１１９：記録媒体読込部、 ２
１５０：電気冷凍冷蔵庫、 ２１５１：筐体、 ２１５２：冷蔵室用扉、 ２１５３：冷
凍室用扉、 ２１７０：自動車、 ２１７１：車体、 ２１７２：車輪、 ２１７３：ダ
ッシュボード、 ２１７４：ライト、
５００１、５００２：ＯＳトランジスタ、 ５０１０：酸化物層、 ５０１１、５０１２
、５０１３：金属酸化物層、 ５０２１、５０２２、５０２３、５０２４、５０２５、５
０２６、５０２７、５０２８、５０２９、５０３０、５０３１、５０３２：絶縁層、 ５
０５０、５０５１、５０５２、５０５３、５０５４：導電層、 ５５００：単結晶シリコ
ンウエハ、 ＬＸ１、ＬＸ２、ＬＸ３、ＬＸ４、ＬＸ５、ＬＸ６、ＬＸ７、ＬＸ８、ＬＸ
９、ＬＸ１０：層、
７０００：電子部品、 ７００１：リード、 ７００２：プリント基板、 ７００４：実
装基板、 ７１１０：チップ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】