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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-02-13
(45)【発行日】2024-02-21
(54)【発明の名称】ノーマリーオフＩＩＩ－窒化物トランジスタ
(51)【国際特許分類】
H01L 21/338 20060101AFI20240214BHJP
H01L 29/778 20060101ALI20240214BHJP
H01L 29/812 20060101ALI20240214BHJP
H01L 21/336 20060101ALI20240214BHJP
H01L 29/78 20060101ALI20240214BHJP
H01L 21/205 20060101ALI20240214BHJP
H01L 21/3065 20060101ALI20240214BHJP
【ＦＩ】
H01L29/80 H
H01L29/78 301B
H01L29/78 301H
H01L29/78 301V
H01L21/205
H01L21/302 105A
H01L21/302 101C
H01L29/80 E
H01L29/80 F
【請求項の数】
10
(21)【出願番号】P 2020179286
(22)【出願日】2020-10-27
(62)【分割の表示】P 2017551696の分割
【原出願日】2016-03-28
(65)【公開番号】P2021044556
(43)【公開日】2021-03-18
【審査請求日】2020-11-26
(31)【優先権主張番号】14/673,844
(32)【優先日】2015-03-30
(33)【優先権主張国・地域又は機関】US
【前置審査】
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】カリッド ファリード
(72)【発明者】
【氏名】ナヴィーン ティピルネニ
【審査官】鈴木 聡一郎
(56)【参考文献】
【文献】特開２０１３－２４７３６３（ＪＰ，Ａ）
【文献】国際公開第２０１４／０２６０１８（ＷＯ，Ａ１）
【文献】特開２０１３－０７７６３５（ＪＰ，Ａ）
【文献】特表２０１５－５２９０１９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３３８
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／２０５
Ｈ０１Ｌ ２１／３０６５
Ｈ０１Ｌ ２９／７７８
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／８１２
(57)【特許請求の範囲】
【請求項1】
半導体デバイスであって、バッファ層と、
前記バッファ層の上に配置される電気的隔離層と、
前記電気的隔離層の上に配置されるＩＩＩ－Ｎ材料の低ドープされた層と、
前記低ドープされた層の上に配置されるＩＩＩ－Ｎ材料の障壁層であって、１原子百分率未満のインジウムを有する、前記障壁層と、
前記障壁層の上の主としてインジウムアルミニウム窒化物のストレッサー層であって、Ｉｎ０．０５Ａｌ０．９５Ｎ～Ｉｎ０．３０Ａｌ０．７０Ｎのストイキオメトリーと１ナノメートル～５ナノメートルの厚みとを有する、前記ストレッサー層と、
前記ストレッサー層の上に配置されるＩＩＩ－Ｎ材料のキャップ層と、
エンハンスメントモードガリウム窒化物電界効果トランジスタ（ＧａＮ ＦＥＴ）において前記キャップ層と前記ストレッサー層とを介して延在するゲート窪みであって、前記障壁層を介して延在しない、前記ゲート窪みと、
前記ゲート窪みにおいて前記障壁層の上に配置されるゲート誘電体層であって、デプリーションモードＧａＮ ＦＥＴのゲートのための領域において前記キャップ層と前記ストレッサー層と前記障壁層との上に延在する、前記ゲート誘電体層と、
前記ゲート窪みにおいて前記ゲート誘電体層の上に配置される前記エンハンスメントモードＧａＮ ＦＥＴのゲートと、
を含む、半導体デバイス。
【請求項2】
請求項１に記載の半導体デバイスであって、前記障壁層が、Ａｌ０．１０Ｇａ０．９０Ｎ～Ａｌ０．３０Ｇａ０．７０Ｎのストイキオメトリーと１ナノメートル～５ナノメートルの厚みとを有する、半導体デバイス。
【請求項3】
請求項１に記載の半導体デバイスであって、前記ストレッサー層が、Ｉｎ０．１６Ａｌ０．８４Ｎ～Ｉｎ０．１８Ａｌ０．８２Ｎのストイキオメトリーと３．５ナノメートル～４．５ナノメートルの厚みとを有する、半導体デバイス。
【請求項4】
請求項１に記載の半導体デバイスであって、前記キャップ層が、Ａｌ０．０５Ｇａ０．９５Ｎ～Ａｌ０.３０Ｇａ０.７０Ｎのストイキオメトリーと４ナノメートル～２０ナノメートルの厚みとを有する、半導体デバイス。
【請求項5】
半導体デバイスを形成する方法であって、基板の上にバッファ層を形成することと、
前記バッファ層の上にＩＩＩ－Ｎ材料の電気的隔離層を形成することと、
エンハンスメントモードＧａＮ ＦＥＴのためのエリアにおいて、前記電気的隔離層の上にＩＩＩ－Ｎ材料の低ドープされた層を形成することと、
９００℃～１１００℃の温度での有機金属化学気相成長（ＭＯＣＶＤ）プロセスによって前記低ドープされた層の上にＩＩＩ－Ｎ材料の障壁層を形成することであって、前記障壁層が１原子百分率未満のインジウムを有する、前記障壁層を形成することと、
７００℃～８５０℃の温度でのＭＯＣＶＤプロセスによって前記障壁層の上にＩＩＩ－Ｎ材料のストレッサー層を形成することであって、前記ストレッサー層がＩｎ０.０５Ａｌ０.９５Ｎ～Ｉｎ０.３０Ａｌ０.７０Ｎのストイキオメトリーと１ナノメートル～５ナノメートルの厚みとを有する、前記ストレッサー層を形成することと、
９００℃以下の温度でのＭＯＣＶＤプロセスによって前記ストレッサー層の上にＩＩＩ－Ｎ材料のキャップ層を形成することと、
前記キャップ層の上に前記エンハンスメントモードＧａＮ ＦＥＴのための前記エリアにおけるゲート窪みのためのエリアを露出させる窪みマスクを形成することと、
前記エンハンスメントモードＧａＮ ＦＥＴのゲート窪みの一部を形成するために、第１のエッチプロセスによって前記窪みマスクにより露出されたエリアにおける前記キャップ層を取り除くことであって、前記第１のエッチプロセスが前記窪みマスクにより露出されたエリアの下の前記ストレッサー層の少なくとも一部を残す、前記キャップ層を取り除くことと、
前記ゲート窪みを形成するために、第２のエッチプロセスによって前記窪みマスクにより露出されたエリアにおける前記ストレッサー層を取り除くことであって、前記第２のエッチプロセスが前記第１のエッチプロセスとは異なる化学作用を有し、前記第２のエッチプロセスが前記ゲート窪みの下の前記障壁層の少なくとも一部を残す、前記ストレッサー層を取り除くことと、
前記ゲート窪みにおける前記障壁層の上にゲート誘電体層を形成することであって、前記ゲート誘電体層がデプリーションモードＧａＮ ＦＥＴのゲートのための領域において前記キャップ層と前記ストレッサー層と前記障壁層との上に延在する、前記ゲート誘電体層を形成することと、
前記窪みにおいて前記ゲート誘電体層の上に前記エンハンスメントモードＧａＮ ＦＥＴのゲートを形成することと、
を含む、方法。
【請求項6】
請求項５に記載の方法であって、前記障壁層と前記ストレッサー層と前記キャップ層とが１つのＭＯＣＶＤチャンバにおいて形成される、方法。
【請求項7】
請求項５に記載の方法であって、前記第１のエッチプロセスが塩素ラジカルを用いるプラズマエッチングプロセスを含む、方法。
【請求項8】
請求項５に記載の方法であって、前記第２のエッチプロセスが１、２ジアミノエタンの水溶液を用いるウェットエッチングプロセスを含む、方法。
【請求項9】
半導体デバイスを形成する方法であって、基板の上にバッファ層を形成することと、
前記バッファ層の上にＩＩＩ－Ｎ材料の電気的隔離層を形成することと、
エンハンスメントモードＧａＮ ＦＥＴのためのエリアにおいて、前記電気的隔離層の上にＩＩＩ－Ｎ材料の低ドープされた層を形成することと、
前記低ドープされた層の上にＩＩＩ－Ｎ材料の障壁層を形成することであって、前記障壁層が１原子百分率未満のインジウムを有する、前記障壁層を形成することと、
前記障壁層の上にＩＩＩ－Ｎ材料のストレッサー層を形成することであって、前記ストレッサー層がＩｎ０.０５Ａｌ０.９５Ｎ～Ｉｎ０.３０Ａｌ０.７０Ｎのストイキオメトリーと１ナノメートル～５ナノメートルの厚みとを有する、前記ストレッサー層を形成することと、
前記ストレッサー層の上にＩＩＩ－Ｎ材料のキャップ層を形成することと、
前記キャップ層の上に前記エンハンスメントモードＧａＮ ＦＥＴのための前記エリアにおけるゲート窪みのためのエリアを露出させる窪みマスクを形成することと、
前記エンハンスメントモードＧａＮ ＦＥＴのゲート窪みの一部を形成するために、第１のエッチプロセスによって前記窪みマスクにより露出されたエリアにおける前記キャップ層を取り除くことであって、前記第１のエッチプロセスが前記窪みマスクにより露出されたエリアの下の前記ストレッサー層の少なくとも一部を残す、前記キャップ層を取り除くことと、
前記ゲート窪みを形成するために、第２のエッチプロセスによって前記窪みマスクにより露出されたエリアにおける前記ストレッサー層を取り除くことであって、前記第２のエッチプロセスが前記第１のエッチプロセスとは異なる化学作用を有し、前記第２のエッチプロセスが前記ゲート窪みの下の前記障壁層の少なくとも一部を残す、前記ストレッサー層を取り除くことと、
前記ゲート窪みにおける前記障壁層の上にゲート誘電体層を形成することと、
前記窪みにおいて前記ゲート誘電体層の上に前記エンハンスメントモードＧａＮ ＦＥＴのゲートを形成することと、
前記窪みマスクにより露出されたエリアにおける前記キャップ層を取り除いた後に、酸化されたストレッサー層を形成するために、前記窪みマスクにより露出されたエリアにおいて前記ストレッサー層を酸化させることと、
を含み、
前記第２のエッチプロセスが前記酸化されたストレッサー層を取り除く、方法。
【請求項10】
半導体デバイスを形成する方法であって、基板の上にバッファ層を形成することと、
前記バッファ層の上にＩＩＩ－Ｎ材料の電気的隔離層を形成することと、
エンハンスメントモードＧａＮ ＦＥＴのためのエリアにおいて、前記電気的隔離層の上にＩＩＩ－Ｎ材料の低ドープされた層を形成することと、
前記低ドープされた層の上にＩＩＩ－Ｎ材料の障壁層を形成することであって、前記障壁層が１原子百分率未満のインジウムを有する、前記障壁層を形成することと、
前記障壁層の上にＩＩＩ－Ｎ材料のストレッサー層を形成することであって、前記ストレッサー層がＩｎ０.０５Ａｌ０.９５Ｎ～Ｉｎ０.３０Ａｌ０.７０Ｎのストイキオメトリーと１ナノメートル～５ナノメートルの厚みとを有する、前記ストレッサー層を形成することと、
前記ストレッサー層の上にＩＩＩ－Ｎ材料のキャップ層を形成することと、
前記キャップ層の上に前記エンハンスメントモードＧａＮ ＦＥＴのための前記エリアにおけるゲート窪みのためのエリアを露出させる窪みマスクを形成することと、
前記エンハンスメントモードＧａＮ ＦＥＴのゲート窪みの一部を形成するために、第１のエッチプロセスによって前記窪みマスクにより露出されたエリアにおける前記キャップ層を取り除くことであって、前記第１のエッチプロセスが前記窪みマスクにより露出されたエリアの下の前記ストレッサー層の少なくとも一部を残す、前記キャップ層を取り除くことと、
前記ゲート窪みを形成するために、第２のエッチプロセスによって前記窪みマスクにより露出されたエリアにおける前記ストレッサー層を取り除くことであって、前記第２のエッチプロセスが前記第１のエッチプロセスとは異なる化学作用を有し、前記第２のエッチプロセスが前記ゲート窪みの下の前記障壁層の少なくとも一部を残す、前記ストレッサー層を取り除くことと、
前記ゲート窪みにおける前記障壁層の上にゲート誘電体層を形成することと、
前記窪みにおいて前記ゲート誘電体層の上に前記エンハンスメントモードＧａＮ ＦＥＴのゲートを形成することと、
前記第１のエッチプロセスにより前記ストレッサー層を取り除いた後に、前記窪みマスクにより露出されたエリアにおいて残された前記ストレッサー層の残りの部分を酸化させることと、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、概して半導体デバイスに関し、更に特定して言えば、半導体デバイスにおけるＩＩＩ－Ｎ電界効果トランジスタに関連する。
【背景技術】
【0002】
エンハンスメントモードガリウム窒化物電界効果トランジスタ（ＧａＮ ＦＥＴ）は窪んだゲートを含み、窪んだゲートは、ストレッサー層及び障壁層内に延在し、低ドープされたガリウム窒化物（ＧａＮ）層から仮想的に分離される。低ドープされたＧａＮ層からの所望の垂直の分離を有するようにエッチングすることによってゲート窪みを形成することには課題が多い。タイムドエッチングをすると、低ドープされたＧａＮ層からの分離における許容できない変動が生じる。エッチブロック層を用いてゲート窪みを形成すると、障壁層及び／又はストレッサー層における欠陥が生成される。
【発明の概要】
【0003】
記載される例において、ＩＩＩ－Ｎ層スタック上のエンハンスメントモードＧａＮ ＦＥＴを含む半導体デバイスが、低ドープされたＧａＮ層、低ドープされたＧａＮ層の上に配置されるアルミニウムを含む障壁層、障壁層の上に配置されるインジウムを含むストレッサー層、及びストレッサー層の上に配置されるアルミニウムを含むキャップ層を含む。エンハンスメントモードＧａＮ ＦＥＴのゲート窪みが、キャップ層及びストレッサー層を介して延在するが、障壁層を介して延在しない。ゲート窪みにゲート誘電体層が配置され、及びゲート誘電体層上にゲートが配置される。
【0004】
半導体デバイスは、高温有機金属化学気相成長（ＭＯＣＶＤ）プロセスを用いて障壁層を形成すること、低温ＭＯＣＶＤプロセスを用いてストレッサー層を形成すること、及び低温ＭＯＣＶＤプロセスを用いてキャップ層を形成することにより形成される。ゲート窪みは、キャップ層を取り除くための第１のエッチ工程、及びストレッサー層を取り除くための第２のエッチ工程を含む、２段階エッチングプロセスにより形成される。
【図面の簡単な説明】
【0005】
【図1】例示の半導体デバイスの断面図である。
【0006】
【0007】
【発明を実施するための形態】
【0008】
図面は必ずしも一定の縮尺で描いてはいない。本開示において、幾つかの行為又は事象は、異なる順で及び／又は他の行為又は事象と同時に起こり得、例示される幾つかの行為又は事象は任意選択である。
【0009】
この説明のため、「ＩＩＩ－Ｎ材料」という用語は、ＩＩＩ族要素（アルミニウム、ガリウム及びインジウム、及び場合によっては、ボロン）が、半導体材料における原子の一部を提供し、窒素原子が半導体材料における残りの原子を提供するような半導体材料を指す。ＩＩＩ－Ｎ半導体材料の例は、ガリウム窒化物、ボロンガリウム窒化物、アルミニウムガリウム窒化物、インジウム窒化物、及びインジウムアルミニウムガリウム窒化物である。材料の基本的組成について記述するアルミニウムガリウム窒化物などの用語は、こういった要素の特定のストイキオメトリーを暗示しない。本説明のため、ＧａＮ ＦＥＴという用語は、ＩＩＩ－Ｎ半導体材料を含む電界効果トランジスタを指す。
【0010】
図１は例示の半導体デバイスの断面である。半導体デバイス１００は、エンハンスメントモードＧａＮ ＦＥＴ１０２及びデプリーションモードＧａＮ ＦＥＴ１０４を含む。半導体デバイス１００は基板１０６を含み、基板１０６は、シリコン又はその他の半導体材料のウェハであり得る。基板１０６の上にＩＩＩ－Ｎ材料のバッファ層１０８が配置される。例えば、バッファ層１０８は、基板１０６上の１００～３００ナノメートルのアルミニウム窒化物と、アルミニウム窒化物上の底部表面においてアルミニウムリッチであり、バッファ層（１０８）の頂部表面においてガリウムリッチである、１～７ミクロンのＡｌｘＧａ１－ｘＮとの段階的層を含み得る。バッファ層（１０８）上に電気的隔離層（１１０）が配置される。例えば、電気的隔離層（１１０）は、３００～２０００ナノメートルの半絶縁性ガリウム窒化物であり得る。また、例えば、電気的隔離層（１１０）は、電気的隔離層（１１０）の下の層と電気的隔離層（１１０）の上の層との間の電気的隔離の所望のレベルを提供するために、半絶縁性であり得る。代替として、電気的隔離層（１１０）は、半導体デバイス（１００）における電流密度に対する電荷トラッピングの望ましくない影響を低減するためｎ型又はｐ型ドーパントでドープされ得る。低ドープされた層（１１２）が、電気的隔離層（１１０）上に配置される。例えば、低ドープされた層（１１２）は、２５～１０００ナノメートルのガリウム窒化物であり得る。低ドープされた層（１１２）は、電子移動度に対して悪影響を及ぼし得る結晶欠陥を最小にするために形成され得る。低ドープされた層（１１２）の形成方法は、炭素、鉄、又は正味ドーピング密度１０１７ｃｍ－３未満などのその他のドーパント種でドープされた低ドープされた層（１１２）となり得る。
【0011】
低ドープされた層１１２の上に障壁層１１４が配置される。障壁層１１４は、主として、１原子百分率未満のインジウムを備えるアルミニウムガリウム窒化物であり得る。障壁層１１４は、Ａｌ０.１０Ｇａ０.９０Ｎ～Ａｌ０.３０Ｇａ０.７０Ｎのストイキオメトリー及び１ナノメートル～５ナノメートルの厚みを有し得る。障壁層１１４の最小厚みは、製造の容易性及び再現性を提供するように選択され得る。最大厚みは、エンハンスメントモードＧａＮ ＦＥＴ１０２において所望のオフ状態電流を提供するように選択され得、ここで、障壁層１１４の厚みを増大させることは、オフ状態電流を増大させる。厚みは、障壁層１１４のストイキオメトリーに依存し得る。例えば、Ａｌ０.１０Ｇａ０.９０Ｎ～Ａｌ０.３０Ｇａ０.７０Ｎのストイキオメトリーの障壁層１１４の場合、１．５ナノメートル～２．０ナノメートルの厚みを有し得る。
【0012】
障壁層１１４の上に、ストレッサー層１１６が配置される。ストレッサー層１１６は、主として、Ｉｎ０.０５Ａｌ０.９５Ｎ～Ｉｎ０.３０Ａｌ０.７０Ｎのストイキオメトリー及び１ナノメートル～５ナノメートルの厚みを有するインジウムアルミニウム窒化物である。この例の一つのバージョンにおいて、ストレッサー層１１６は、Ｉｎ０.１６Ａｌ０.８４Ｎ～Ｉｎ０.１８Ａｌ０.８２Ｎのストイキオメトリー及び３．５ナノメートル～４．５ナノメートルの厚みを有し得、これにより、インジウム含有量と共に低減する、二次元電子ガス（２ＤＥＧ）における所望の電荷密度を提供することと、インジウム含有量と共に増大する、下にある障壁層１１４に対する所望のエッチ選択性を提供することとの間の、所望のバランスが提供され得る。また、Ｉｎ０.１６Ａｌ０.８４Ｎ～Ｉｎ０.１８Ａｌ０.８２Ｎのストイキオメトリーは、所望の格子整合を低ドープされた層１１２に提供し得る。
【0013】
ストレッサー層１１６の上にキャップ層１１８が配置される。キャップ層１１８は、１原子百分率インジウム未満を有し、主としてアルミニウムガリウム窒化物であり得る。キャップ層の厚みは、後続の製造工程の間、ストレッサー層１１６の酸化を防ぐように選択される。例示のキャップ層１１８は、Ａｌ０.０５Ｇａ０.９５Ｎ～Ａｌ０．３０Ｇａ０．７０Ｎのストイキオメトリー及び４ナノメートル～２０ナノメートルの厚みを有し得る。キャップ層１１８は、有利にも、ストレッサー層１１６におけるインジウムの酸化を防止する。
【0014】
エンハンスメントモードＧａＮ ＦＥＴ１０２においてキャップ層１１８及びストレッサー層１１６を介してゲート窪み１２０が延在する。ゲート窪み１２０は、図１に示されるように、ストレッサー層１１６を完全に介して延在し得、障壁層１１４内に延在しない。代替として、ゲート窪み１２０は、障壁層１１４内へ途中まで延在し得、又は、ストレッサー層１１６を介して途中までのみ延在し得、障壁層１１４の手前で止まり得る。
【0015】
エンハンスメントモードゲート誘電体層１２２が、エンハンスメントモードＧａＮ ＦＥＴ１０２におけるゲート窪み１２０に配置される。デプリーションモードゲート誘電体層１２４が、デプリーションモードＧａＮ ＦＥＴ１０４においてキャップ層の上に配置される。エンハンスメントモードゲート誘電体層１２２及びデプリーションモードゲート誘電体層１２４は、５ナノメートル～５０ナノメートルの厚みであり得、二酸化シリコン、シリコン窒化物、及び／又はアルミニウム酸化物の一つ又は複数の層を含み得る。この例の一つのバージョンにおいて、エンハンスメントモードゲート誘電体層１２２及びデプリーションモードゲート誘電体層１２４は、場合によっては同時に形成される結果、実質的に等しい厚み及び組成を有し得る。代替のバージョンにおいて、エンハンスメントモードゲート誘電体層１２２及びデプリーションモードゲート誘電体層１２４は、エンハンスメントモードＧａＮ ＦＥＴ１０２及びデプリーションモードＧａＮ ＦＥＴ１０４の性能を個別に最適化するために異なる厚み及び組成を有し得る。
【0016】
フィールドプレート誘電体層１２６が、任意選択で、ゲート窪み１２０に近接するキャップ層１１８の上に、及び、エンハンスメントモードゲート誘電体層１２２の下に、及び、デプリーションモードＧａＮ ＦＥＴ１０４におけるゲートエリアに近接するデプリーションモードゲート誘電体層１２４の下に配置され得る。例えば、フィールドプレート誘電体層１２６は、二酸化シリコン及び／又はシリコン窒化物の一つ又は複数の層を含み得、１０ナノメートル～１００ナノメートルの厚みであり得る。この例の代替のバージョンにおいて、フィールドプレート誘電体層１２６は、エンハンスメントモードゲート誘電体層１２２及びデプリーションモードゲート誘電体層１２４の上に配置され得る。
【0017】
エンハンスメントモードゲート１２８が、ゲート窪み１２０においてエンハンスメントモードゲート誘電体層１２２の上に配置される。エンハンスメントモードゲート１２８は、図１に示されるように、エンハンスメントモードＧａＮ ＦＥＴ１０２においてフィールドプレート誘電体層１２６に重なり得る。デプリーションモードゲート１３０が、デプリーションモードＧａＮ ＦＥＴ１０４のゲートエリアにおいてデプリーションモードゲート誘電体層１２４の上に配置され、図１に示されるように、デプリーションモードＧａＮ ＦＥＴ１０４においてフィールドプレート誘電体層１２６に重なり得る。エンハンスメントモードゲート１２８及びデプリーションモードゲート１３０は、場合によっては同時に形成される結果、実質的に等しい組成を有し得る。従って、デプリーションモードＧａＮ ＦＥＴ１０４のゲート誘電体層及び平坦のゲートは、エンハンスメントモードＧａＮ ＦＥＴ１０２のゲート誘電体層及びゲートと同時に形成され得る。
【0018】
エンハンスメントモードＧａＮ ＦＥＴ（１０２）及びデプリーションモードＧａＮ ＦＥＴ（１０４）を横方向に隔離するため、誘電体隔離構造１３２が、キャップ層１１８、ストレッサー層１１６、及び障壁層１１４を介して、及び場合によっては低ドープされた層（１１２）を介して、延在する。例えば、誘電体隔離構造１３２は、二酸化シリコン及び／又はシリコン窒化物を含み得る。
【0019】
ソースコンタクト１３４及びドレインコンタクト１３６が、エンハンスメントモードＧａＮ ＦＥＴ１０２において２ＤＥＧへの電気的接続を提供する。ソースコンタクト１３８及びドレインコンタクト１４０が、デプリーションモードＧａＮ ＦＥＴ１０４において２ＤＥＧへの電気的接続を提供する。
【0020】
半導体デバイス１００のオペレーションの間、障壁層１１４は、所望のオフ状態電流を提供するため、有利にも、ゲート窪み１２０の下のエンハンスメントモードＧａＮ ＦＥＴ１０２の２ＤＥＧにおいて低キャリア密度を提供する。ストレッサー層１１６は、所望のオン状態電流を提供するため、有利にも、ゲート窪み１２０及びソースコンタクト１３４及びドレインコンタクト１３６間のアクセス領域におけるエンハンスメントモードＧａＮ ＦＥＴ１０２の２ＤＥＧにおける所望の高キャリア密度を提供する。ストレッサー層１１６を介して延在するゲート窪み１２０の構成は、有利にも、ゲート窪み１２０の下のエンハンスメントモードＧａＮ ＦＥＴ１０２の２ＤＥＧにおける低キャリア密度に寄与する。デプリーションモードゲート１３０の下に延在するストレッサー層１１６は、有利にも、デプリーションモードＧａＮ ＦＥＴ１０４において所望のオン状態電流を提供する。
【0021】
図２Ａ～図２Ｉは、例示の製造シーケンスの連続的段階に示した図１の半導体デバイスの断面図である。図２Ａを参照すると、バッファ層１０８が、基板１０６の上に形成される。電気的隔離層（１１０）がバッファ層（１０８）の上に形成され、低ドープされた層（１１２）が電気的隔離層（１１０）の上に形成される。例えば、バッファ層１０８、電気的隔離層（１１０）、及び低ドープされた層（１１２）は、一連のＭＯＣＶＤプロセスにより形成され得る。
【0022】
この例では、基板１０６が１５０ミリメートル基板である場合のプロセスパラメータを説明する。基板１０６は、ＭＯＣＶＤチャンバ１４４において、場合によってはグラファイトの、サセプタ１４２上に置かれる。例えば、サセプタ１４２は、コイルを９００℃～１１００℃の温度まで加熱することにより、加熱される。キャリアガス（例えば、図２Ａに示すように水素（Ｈ２））が、８０ｓｌｍ（ｓｔａｎｄａｒｄ ｌｉｔｅｒｓ ｐｅｒ ｍｉｎｕｔｅ）～１２０ｓｌｍのフローレートでＭＯＣＶＤチャンバ１４４に流れ、窒素源（例えば、図２Ａに示すようにアンモニア（ＮＨ３））が、５ｓｌｍ～３０ｓｌｍのフローレートでＭＯＣＶＤチャンバ１４４に流される。アルミニウム前駆物質（例えば、図２Ａに示すようなトリメチルアルミニウム（ＴＭＡ１）、又はトリエチルアルミニウム）が、８０ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｕｂｌｉｃ ｃｅｎｔｉｍｅｔｔｅｒｓ ｐｅｒ ｍｉｎｕｔｅ）～１３０ｓｃｃｍのレートでＭＯＣＶＤチャンバ１４４に流され、ガリウム前駆物質（例えば、図２Ａに示すようなトリメチルガリウム（ＴＭＧａ）、又はトリエチルガリウム）が、４０ｓｃｃｍ～６０ｓｃｃｍのレートでＭＯＣＶＤチャンバ１４４に流される。ＭＯＣＶＤチャンバ１４４における圧力が、５０ｔｏｒｒ～２００ｔｏｒｒで保たれる。窒素源、アルミニウム前駆物質、及びガリウム前駆物質は、エンハンスメントモードＧａＮ ＦＥＴ１０２及びデプリーションモードＧａＮ ＦＥＴ１０４のためのエリアにおける低ドープされた層１１２の上に障壁層１１４を形成するため、半導体デバイス１００の既存の表面において反応する。９００℃～１１００℃の温度で障壁層１１４を形成することは有利にも、一層低い温度で形成される障壁層に比して、提供する欠陥がより少なく、従って、半導体デバイス１００に対するより高い信頼性を提供する。この例では、障壁層１１４が形成される間、ＭＯＣＶＤチャンバ１４４内に流れるインジウム前駆物質は実質的にない。この例の代替のバージョンにおいて、障壁層１１４は、四元のＩＩＩ－Ｎ材料を含み得、そのため、それは、アルミニウム、ガリウム、及び窒素に加えて、別の要素を含み得る。低ドープされた層（１１２）が半導体デバイス（１００）における欠陥を効果的に低減した後、障壁層１１４がインサイチュ形成され得る。
【0023】
図２Ｂを参照すると、基板１０６は、ＭＯＣＶＤチャンバ１４４におけるサセプタ１４２上にある。サセプタ１４２は、７００℃～８５０℃の温度まで加熱される。図２Ｂにおいて窒素（Ｎ２）として示されるキャリアガスが、６０ｓｌｍ～１００ｓｌｍのフローレートでＭＯＣＶＤチャンバ１４４に流される。また、図２Ｂにおいてとしてアンモニア（ＮＨ３）示される窒素源が、５ｓｌｍ～４０ｓｌｍのフローレートでＭＯＣＶＤチャンバ１４４に流される。図２Ｂにおいてトリメチルアルミニウム（ＴＭＡｌ）として示されるアルミニウム前駆物質が、８０ｓｃｃｍ～１３０ｓｃｃｍのレートでＭＯＣＶＤチャンバ１４４に流される。図２Ｂに示すようなインジウム前駆物質（例えば、トリメチルインジウム（ＴＭＩｎ）、又はトリエチルインジウム）が、１００ｓｃｃｍ～３００ｓｃｃｍのレートでＭＯＣＶＤチャンバ１４４に流される。ＭＯＣＶＤチャンバ１４４における圧力が、１００ｔｏｒｒ～４００ｔｏｒｒで保たれる。窒素源、アルミニウム前駆物質、及びインジウム前駆物質は、エンハンスメントモードＧａＮ ＦＥＴ１０２及びデプリーションモードＧａＮ ＦＥＴ１０４のためのエリアにおける障壁層１１４の上にストレッサー層１１６を形成するため、半導体デバイス１００の既存の表面において反応する。７００℃の最低温度でストレッサー層１１６を形成することは、有利にも、一層低い温度を形成することに比べて、ストレッサー層１１６におけるインジウムの所望の濃度及び均一な分布を可能にし得る。最大温度８５０℃でストレッサー層１１６を形成することは、一層高い温度を形成することに比べて、インジウムの障壁層１１４への拡散を有利に低減し得る。この例では、ストレッサー層１１６が形成される間、ＭＯＣＶＤチャンバ１４４に流れるアルミニウム前駆物質は実質的にない。この例の代替のバージョンにおいて、ストレッサー層１１６は、四元のＩＩＩ－Ｎ材料を含み得る。障壁層１１４と共にストレッサー層１１６をインサイチュ形成することは、有利にも半導体デバイス（１００）における欠陥を低減し得る。
【0024】
図２Ｃを参照すると、基板１０６は、ＭＯＣＶＤチャンバ１４４におけるサセプタ１４２上にある。サセプタ１４２は、７５０℃～９００℃の温度まで加熱される。図２Ｃにおいて水素（Ｈ２）として示されるキャリアガスが、８０ｓｌｍ～１２０ｓｌｍのフローレートでＭＯＣＶＤチャンバ１４４に流される。また、図２Ｃにおいてアンモニア（ＮＨ３）として示されるとして窒素源が、５ｓｌｍ～３５ｓｌｍのフローレートでＭＯＣＶＤチャンバ１４４に流される。図２Ｃにおいてトリメチルアルミニウム（ＴＭＡｌ）として示されるアルミニウム前駆物質が、８０ｓｃｃｍ～１３０ｓｃｃｍのレートでＭＯＣＶＤチャンバ１４４に流される。図２Ｃにおいてトリメチルガリウム（ＴＭＧａ）として示されるガリウム前駆物質が、４０ｓｃｃｍ～６０ｓｃｃｍのレートでＭＯＣＶＤチャンバ１４４に流される。ＭＯＣＶＤチャンバ１４４における圧力が、５０ｔｏｒｒ～２００ｔｏｒｒに保たれる。窒素源、アルミニウム前駆物質、及びガリウム前駆物質は、エンハンスメントモードＧａＮ ＦＥＴ１０２及びデプリーションモードＧａＮ ＦＥＴ１０４のためのエリアにおけるストレッサー層１１６の上にキャップ層１１８を形成するため、半導体デバイス１００の既存の表面において反応する。９００℃の最大温度でキャップ層１１８を形成することは、一層高い温度を形成することに比べて、有利にも障壁層１１４及びキャップ層１１８へのインジウム拡散を低減し得る。この例では、キャップ層１１８が形成される間、ＭＯＣＶＤチャンバ１４４に流れるインジウム前駆物質は実質的にない。半導体デバイス（１００）における欠陥を効果的に低減するため、ストレッサー層（１１６）の後、キャップ層１１８がインサイチュ形成され得る。
【0025】
図２Ｄを参照すると、フィールドプレート誘電体層１２６が、キャップ層１１８の上に形成される。例えば、フィールドプレート誘電体層１２６は、プラズマエンハンスト化学気相成長（ＰＥＣＶＤ）プロセスによりキャップ層の上に二酸化シリコン及び／又はシリコン窒化物を含む誘電性材料の層を形成することによって形成され得る。フィールドプレートマスク１４６が、エンハンスメントモードＧａＮ ＦＥＴ１０２及びデプリーションモードＧａＮ ＦＥＴ１０４のためのゲートエリアを露出させるため、誘電性材料の層の上に形成される。誘電性材料の層は、１００ｔｏｒｒを超えるプラズマエッチングプロセスなどのエッチングプロセスによりフィールドプレートマスク１４６により露出された箇所で取り除かれ、図２Ｄに示されるような傾斜した側部を備えたフィールドプレート誘電体層１２６が形成される。
【0026】
図２Ｅを参照すると、ゲート窪み１２０のためのエンハンスメントモードＧａＮ ＦＥＴ１０２におけるエリアを露出させるため、窪みマスク１４８がキャップ層１１８の上に形成される。窪みマスク１４８は、フォトレジストを含み得、フォトリソグラフィプロセスにより形成され得る。窪みマスク１４８は更に、有機底部反射防止コーティング（ＢＡＲＣ）などの反射防止層、及び／又は、二酸化シリコン又はシリコン窒化物などのハードマスク層を含み得る。窪みマスク１４８は、デプリーションモードＧａＮ ＦＥＴ１０４のためのエリアを覆う。
【0027】
塩素ラジカルを用いるプラズマエッチングプロセスなどの第１のエッチプロセス１５０が、ゲート窪み１２０の一部を形成するため窪みマスク１４８により露出されたエリアにおけるキャップ層１１８を取り除く。ストレッサー層１１６におけるインジウムは、第１のエッチプロセス１５０におけるより低いエッチングレートキャップ層１１８を有し、そのため、ストレッサー層１１６の少なくとも一部が、第１のエッチプロセス１４０が完了した後にゲート窪み１２０のためのエリアにおいて残る。例えば、第１のエッチプロセス１５０は、塩素（Ｃｌ２）ガス硫黄六フッ化物（ＳＦ６）ガスを用いる誘導性結合プラズマ反応性イオンエッチング（ＩＣＰ－ＲＥ）プロセスであり得、これは、１．０より大きいインジウムアルミニウム窒化物に対するガリウムアルミニウム窒化物のエッチング選択性を所望に提供することが証明されている。ストレッサー層１１６におけるインジウム含有量と組み合わせて、９００℃の最大温度でキャップ層１１８を形成することは、第１のエッチプロセス１５０により取り除かれるストレッサー層１１６（存在する場合）の量を低減するための第１のエッチプロセス１５０のためのエッチング選択性を有利に増大させ得る。
【0028】
図２Ｆを参照すると、完成したゲート窪み１２０を形成するため、第２のエッチプロセス１５２がゲート窪み１２０におけるストレッサー層１１６を取り除く。第２のエッチングプロセス１５２は、図２Ｅの第１のエッチプロセス１５０とは異なる化学作用を有する。障壁層１１４は、ストレッサー層１１６よりも第２のエッチングプロセス１５２において低いエッチングレートを有し、そのため、障壁層１１４の少なくとも一部（及び場合によっては、全て）が、第２のエッチングプロセス１５２が完了した後にゲート窪み１２０の下に残る。例えば、第２のエッチングプロセス１５２は、１、２ジアミノエタンの１モル水溶液を用いるウェットエッチングプロセスを含み得、これは、室温で１．０より大きいガリウムアルミニウム窒化物に対するインジウムアルミニウム窒化物のエッチング選択性を所望に提供することが証明されている。第１のエッチプロセス１５０は、露出されたストレッサー層１１６上の所望に粗い表面を提供し得、これは有利にも、第２のエッチングプロセス１５２のためのより均一な初期エッチングレートを提供し得る。
【0029】
図２Ｇを参照すると、ストレッサー層１１６の残りの部分１５４が、ゲート窪み１２０内にあり得、場合によっては、遷移層１５４が、下にある障壁層１１４の要素を含む。酸化液１５６が、ゲート窪み１２０におけるストレッサー層１１６の残りの部分１５４を酸化させる。ストレッサー層１１６の残りの部分１５４は、電流が酸化液１５６を介して通る陽極酸化プロセスによって酸化され得る。例えば、酸化液１５６は、ニトリロ酢酸及び８．５のｐＨ値の０．３モル水酸化カリウム（ＫＯＨ）の水溶液であり得る。電流は、露出されたストレッサー層１１６の１平方センチメートルあたり約２０マイクロアンペアの値を有し得る。酸化された残りの部分１５４はその後、希釈硝酸溶液又はクエン酸溶液などの希釈酸性水溶液を用いるウェットエッチングプロセスなどにより取り除かれ得る。窪みマスク１４８は、場合によっては図２Ｆのウェットエッチングプロセス１５２が完了した後、又は場合によってはそれより前に、取り除かれる。従って、ストレッサー層は、第２のエッチング工程による除去を促進するためにゲート窪みにおいて陽極酸化プロセスにより酸化され得る。
【0030】
図２Ｈを参照すると、ゲート誘電体材料１５８の層が、フィールドプレート誘電体層１２６の上に形成され、ゲート窪み１２０内に延在し、ゲート窪み１２０の底部において障壁層１１４に重なる。この例では、ゲート誘電体材料１５８の層は、デプリーションモードＧａＮ ＦＥＴ１０４においてキャップ層１１８の上に延在する。ゲート誘電体材料１５８の層は、ＰＥＣＶＤプロセスなどにより形成される、二酸化シリコン及び／又はシリコン窒化物の一つ又は複数の層を含み得る。ゲート材料１６０の層が、ゲート誘電体材料１５８の層の上に形成される。例えば、ゲート材料１６０の層は、ガリウム窒化物又はその他のＩＩＩ－Ｎ材料を含み得、又は、ポリシリコンと称される多結晶シリコンを含み得、又は、金属を含み得る。この例では、ゲート材料１６０の層は、エンハンスメントモードＧａＮ ＦＥＴ１０２及びデプリーションモードＧａＮ ＦＥＴ１０４両方のゲートのためのエリアにおいて形成される。
【0031】
図２Ｉを参照すると、図２Ｈのゲート材料１６０の層は、エンハンスメントモードゲート１２８及びデプリーションモードゲート１３０を同時に形成するようにパターニングされる。エンハンスメントモードゲート１２８及びデプリーションモードゲート１３０は、エンハンスメントモードゲート１２８及びデプリーションモードゲート１３０のためのエリアを覆うエッチングマスクをゲート材料１６０の層の上に形成すること、及びその後、エッチングマスクにより露出された箇所のゲート材料１６０の層を取り除くことを含む、エッチングプロセスにより形成され得る。代替として、エンハンスメントモードゲート１２８及びデプリーションモードゲート１３０は、リフトオフプロセスにより形成され得、リフトオフプロセスは、エンハンスメントモードゲート１２８及びデプリーションモードゲート１３０のためのエリアにおけるゲート誘電体材料１５８の層を露出させる、溶剤可溶性有機材料（例えば、フォトレジスト）のリフトオフマスクを形成すること、リフトオフマスクの上にゲート材料１６０の層を形成すること、及びその後、エンハンスメントモードゲート１２８及びデプリーションモードゲート１３０を提供するためリフトオフマスクにより露出されたエリアにおけるゲート材料１６０の層を残して、リフトオフマスク及び上に重なるゲート材料１６０の層を取り除くことを含む。エンハンスメントモードゲート１２８及びデプリーションモードゲート１３０を同時に形成することは、半導体デバイス１００の製造コスト及び複雑性を有利に低減し得る。この例の代替のバージョンにおいて、エンハンスメントモードＧａＮ ＦＥＴ１０２及びデプリーションモードＧａＮ ＦＥＴ１０４両方の性能を増大させるため、エンハンスメントモードゲート１２８及びデプリーションモードゲート１３０は、異なる仕事関数を有する材料で個別に形成され得る。エンハンスメントモードＧａＮ ＦＥＴ１０２及びデプリーションモードＧａＮ ＦＥＴ１０４を形成した後、図１の構造を提供するため製造が継続される。
【0032】
図３Ａ及び図３Ｂは、ゲート窪みを形成するための代替のプロセスシーケンスで示した図１の半導体デバイスの断面図である。図３Ａを参照すると、キャップ層１１８の上に窪みマスク１４８が形成される。キャップ層１１８は、図２Ｅを参照して説明されるように、ゲート窪み１２０の一部を形成するため窪みマスク１４８により露出されたエリアにおいて取り除かれる。露出されたストレッサー層１１６の１平方センチメートルあたり約２０マイクロアンペア電流で、ニトリロ酢酸及び８．５のｐＨ値を有する０．３モルＫＯＨの水溶液を含む陽極酸化水溶液などの酸化液１６２が、インジウム酸化物を含む酸化されたストレッサー層１６４を形成するためにゲート窪み１２０においてキャップ層１１８により露出された箇所のストレッサー層１１６を酸化させる。この例では、障壁層１１４は、障壁層１１４におけるアルミニウムガリウム窒化物の酸化を避けるため、ストレッサー層１１６のすぐ下の１ナノメートル～３ナノメートルの厚みのガリウム窒化物（ＧａＮ）の層を含み得る。ゲート窪み１２０におけるストレッサー層１１６の下の障壁層１１４の少なくとも一部は酸化されない。
【0033】
図３Ｂを参照すると、第２のエッチプロセス１６６が、ゲート窪み１２０を形成するため図３Ａの酸化されたストレッサー層１６４を取り除く一方で、ゲート窪み１２０の下の障壁層１１４の少なくとも一部（及び場合によっては、全て）を残す。例えば、第２のエッチングプロセス１６６は、硝酸、リン酸、及び／又は塩化水素酸の希釈水溶液、又はクエン酸などの有機酸の水溶液を含み得る。図３Ａを参照して説明する酸化プロセス及び図３Ｂの第２のエッチングプロセスは、ゲート窪み１２０からストレッサー層１１６を完全に取り除くために反復され得る。窪みマスク１４８が取り除かれ、図２Ｇを参照して説明されるように製造が継続される。
【0034】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図3A】
【図3B】
