特許 7435214 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-13

(45)【発行日】2024-02-21

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/739 20060101AFI20240214BHJP

   H01L 29/78 20060101ALI20240214BHJP

   H01L 29/861 20060101ALI20240214BHJP

   H01L 29/868 20060101ALI20240214BHJP

   H01L 21/336 20060101ALI20240214BHJP

【ＦＩ】

H01L29/78 655C

H01L29/78 653A

H01L29/78 657D

H01L29/78 655B

H01L29/78 652D

H01L29/91 D

H01L29/78 301D

【請求項の数】 2

(21)【出願番号】P 2020079269

(22)【出願日】2020-04-28

(65)【公開番号】P2021174924

(43)【公開日】2021-11-01

【審査請求日】2022-10-27

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】宮田 征典

(72)【発明者】

【氏名】米田 秀司

(72)【発明者】

【氏名】妹尾 賢

(72)【発明者】

【氏名】薬師川 裕貴

【審査官】石塚 健太郎

(56)【参考文献】

【文献】特開２０２０－４８２４（ＪＰ，Ａ）

【文献】特開２００３－３０３９６５（ＪＰ，Ａ）

【文献】特開２０１６－８６１３６（ＪＰ，Ａ）

【文献】特許第６１５８１２３（ＪＰ，Ｂ２）

【文献】特開２００７－１２９７２（ＪＰ，Ａ）

【文献】国際公開第２０１９／１７６８１０（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

ＩＧＢＴ素子を有するＩＧＢＴ領域（１ａ）と、ＦＷＤ素子を有するＦＷＤ領域（１ｂ）とが共通の半導体基板（１０）に形成されている半導体装置であって、
前記ＩＧＢＴ領域と前記ＦＷＤ領域とを有し、第１導電型のドリフト層（１１）と、前記ドリフト層上に形成された第２導電型のベース層（１２）と、前記ＩＧＢＴ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２１）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（２２）と、を含み、前記ベース層側の面を一面（１０ａ）とし、前記コレクタ層および前記カソード層側の面を他面（１０ｂ）とする前記半導体基板と、
前記ＩＧＢＴ領域において、前記ベース層の表層部に形成された第１導電型のエミッタ領域（１６）と、
前記ＩＧＢＴ領域において、前記ベース層のうちの前記ドリフト層と前記エミッタ領域との間に形成されたゲート絶縁膜（１４）と、
前記ゲート絶縁膜上に形成されたゲート電極（１５）と、
前記半導体基板の一面側に配置され、前記ベース層および前記エミッタ領域と電気的に接続される第１電極（１９）と、
前記半導体基板の他面側に配置され、前記コレクタ層および前記カソード層と電気的に接続される第２電極（２４）と、を備え、
前記コレクタ層は、前記カソード層のうちの前記ドリフト層側に位置する全ての領域を覆う延設部（２１ａ）を有し、
前記延設部は、面密度が３．５×１０^１２ｃｍ^－２以下とされている半導体装置。

【請求項2】

前記コレクタ層は、前記半導体基板の他面からの深さ方向において、キャリア濃度が最大となる最大ピーク位置（Ｐ１）が前記コレクタ層の深さ方向における中心（Ｃ１）よりも前記ドリフト層側に位置している請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、絶縁ゲート構造を有する絶縁ゲートバイポーラトランジスタ（以下では、ＩＧＢＴという）素子とフリーホイールダイオード（以下では、ＦＷＤという）素子とが共通の半導体基板に形成された半導体装置に関するものである。

【背景技術】

【0002】

従来より、例えば、インバータ等に使用されるスイッチング素子として、ＩＧＢＴ素子を有するＩＧＢＴ領域と、ＦＷＤ素子を有するＦＷＤ領域とが共通の半導体基板に形成された半導体装置が提案されている（例えば、特許文献１参照）。

【0003】

具体的には、この半導体装置では、Ｎ^－型のドリフト層を構成する半導体基板の一面側にベース層が形成され、ベース層を貫通するように複数のトレンチが形成されている。なお、各トレンチは、半導体基板の面方向における一方向が長手方向となるように延設されている。そして、各トレンチには、ゲート絶縁膜およびゲート電極が順に形成されている。

【0004】

ベース層の表層部には、トレンチに接するようにＮ^＋型のエミッタ領域が形成されている。半導体基板の他面側には、Ｐ^＋型のコレクタ層およびＮ^＋型のカソード層が形成されている。また、半導体基板の他面側には、ドリフト層と、コレクタ層およびカソード層との間の全領域に、Ｐ^＋型のシールド層が形成されている。つまり、カソード層は、ドリフト層側に位置する全領域がシールド層で覆われた状態となっている。

【0005】

そして、半導体基板の一面側には、エミッタ領域およびベース層と電気的に接続される上部電極が形成されている。半導体基板の他面側には、コレクタ層およびカソード層と電気的に接続される下部電極が形成されている。

【0006】

このような半導体装置では、コレクタ層が形成されている領域がＩＧＢＴ領域とされ、カソード層が形成されている領域がＦＷＤ領域とされる。なお、ＦＷＤ領域では、上記構成とされていることにより、Ｎ型のカソード層およびドリフト層と、Ｐ型のベース層とによってＰＮ接合を有するＦＷＤ素子が構成される。

【0007】

そして、上記半導体装置では、ＩＧＢＴ素子がオン状態である際、エミッタ領域から電子がドリフト層に供給されると共にコレクタ層から正孔がドリフト層に供給される。この場合、カソード層のうちのドリフト層側に位置する全領域がシールド層で覆われているため、ＩＧＢＴ素子におけるスナップバックを抑制することができる。

【先行技術文献】

【特許文献】

【0008】

【文献】特許６１５８１２３号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

しかしながら、上記半導体装置では、カソード層のうちのドリフト層側に位置する全領域がシールド層で覆われている。このため、ＦＷＤ素子がオン状態となってダイオード動作する際、カソード層から供給される電子がシールド層によってベース層側に流れ難くなる可能性がある。つまり、上記半導体装置では、ＦＷＤ素子の順方向電圧が高くなる可能性がある。

【0010】

本発明は上記点に鑑み、ＩＧＢＴ素子のスナップバックを抑制しつつ、ＦＷＤ素子の順方向電圧が高くなることを抑制できる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0013】

上記目的を達成するための請求項１では、ＩＧＢＴ素子を有するＩＧＢＴ領域（１ａ）と、ＦＷＤ素子を有するＦＷＤ領域（１ｂ）とが共通の半導体基板（１０）に形成されている半導体装置であって、ＩＧＢＴ領域とＦＷＤ領域とを有し、第１導電型のドリフト層（１１）と、ドリフト層上に形成された第２導電型のベース層（１２）と、ＩＧＢＴ領域において、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（２１）と、ＦＷＤ領域において、ドリフト層のうちのベース層側と反対側に形成された第１導電型のカソード層（２２）と、を含み、ベース層側の面を一面（１０ａ）とし、コレクタ層およびカソード層側の面を他面（１０ｂ）とする半導体基板と、ＩＧＢＴ領域において、ベース層の表層部に形成された第１導電型のエミッタ領域（１６）と、ＩＧＢＴ領域において、ベース層のうちのドリフト層とエミッタ領域との間に形成されたゲート絶縁膜（１４）と、ゲート絶縁膜上に形成されたゲート電極（１５）と、半導体基板の一面側に配置され、ベース層およびエミッタ領域と電気的に接続される第１電極（１９）と、半導体基板の他面側に配置され、コレクタ層およびカソード層と電気的に接続される第２電極（２４）と、を備え、コレクタ層は、カソード層のうちのドリフト層側に位置する全ての領域を覆う延設部（２１ａ）を有し、延設部は、面密度が３．５×１０^１２ｃｍ^－２以下とされている。

【0014】

これによれば、カソード層のうちのドリフト層側に延設部が形成されているため、ＩＧＢＴ素子がオン状態となる際のスナップバックを抑制することができる。そして、延設部は、面密度が３．５×１０^１２ｃｍ^－２以下とされている。このため、ＦＷＤ素子の順方向電圧が増加することを抑制できる。

【0015】

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

【図面の簡単な説明】

【0016】

【図1】第１実施形態における半導体装置の断面図である。

【図2A】図１中のIIA－IIA線に沿ったキャリア濃度と、深さとの関係を示す図である。

【図2B】図１中のIIB－IIB線に沿ったキャリア濃度と、深さとの関係を示す図である。

【図3】ＩＧＢＴ素子がオン状態である際の電子の流れを示す模式図である。

【図4A】ＩＧＢＴ素子がオン状態である際の正孔濃度に関するシミュレーション結果を示す図であり、延設部が形成されていない場合の図である。

【図4B】ＩＧＢＴ素子がオン状態である際の正孔濃度に関するシミュレーション結果を示す図であり、延設部が形成されている場合の図である。

【図5A】コレクタ－エミッタ間電圧と、コレクタ電流との関係に関するシミュレーション結果を示す図である。

【図5B】図５Ａ中の二点鎖線で囲まれる領域VB部の拡大図である。

【図6】延設部の長さと、ＩＧＢＴ素子のオン電圧およびＦＷＤ素子の順方向電圧との関係に関するシミュレーション結果を示す図である。

【図7】第２実施形態における半導体装置の断面図である。

【図8】コレクタ層のキャリア濃度を一定とした場合における、コレクタ層の深さとＦＷＤ素子の順方向電圧との関係に関するシミュレーション結果を示す図である。

【図9】コレクタ層の深さを一定とした場合における、コレクタ層のキャリア濃度とＦＷＤ素子の順方向電圧との関係に関するシミュレーション結果を示す図である。

【図10】面密度と、ＦＷＤ素子の順方向電圧との関係を示す図である。

【図11】第３実施形態における、図１中のXI－XI線に沿ったキャリア濃度と、深さとの関係を示す図である。

【発明を実施するための形態】

【0017】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0018】

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。

【0019】

図１に示されるように、本実施形態の半導体装置は、ＩＧＢＴ素子を有するＩＧＢＴ領域１ａとＦＷＤ素子を有するＦＷＤ領域１ｂとが共通の半導体基板１０に形成されたＲＣ（Reverse Conductingの略）－ＩＧＢＴとされている。なお、具体的には後述するが、本実施形態では、後述するように、半導体基板１０の他面１０ｂに位置するコレクタ層２１上の部分がＩＧＢＴ領域１ａとされ、半導体基板１０の他面１０ｂに位置するカソード層２２上の部分がＦＷＤ領域１ｂとされている。

【0020】

半導体装置は、Ｎ^－型のドリフト層１１を構成する半導体基板１０を有している。なお、本実施形態の半導体基板１０は、シリコン基板で構成されており、厚さが１２７μｍ程度とされている。そして、ドリフト層１１上には、ベース層１２が形成されている。すなわち、半導体基板１０の一面１０ａ側には、ベース層１２が形成されている。

【0021】

半導体基板１０には、一面１０ａ側からベース層１２を貫通してドリフト層１１に達するように複数のトレンチ１３が形成されている。これにより、ベース層１２は、トレンチ１３によって複数個に分離されている。本実施形態では、複数のトレンチ１３は、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂにそれぞれ形成されている。また、本実施形態では、複数のトレンチ１３は、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂの配列方向と交差する一方向を長手方向（すなわち、図１中の紙面奥行き方向）としてストライプ状に形成されている。

【0022】

各トレンチ１３は、各トレンチ１３の壁面を覆うように形成されたゲート絶縁膜１４と、このゲート絶縁膜１４の上に形成されたポリシリコン等により構成されるゲート電極１５とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。

【0023】

なお、特に図示しないが、ＩＧＢＴ領域１ａに形成されたゲート電極１５は、図示しないゲートパッド等を介してゲートドライバ等に接続され、所定の電圧が印加されるようになっている。ＦＷＤ領域１ｂに形成されたゲート電極１５は、後述する上部電極１９と接続され、上部電極１９と同電位とされるようになっている。

【0024】

ベース層１２の表層部には、ＩＧＢＴ領域１ａにおいて、ドリフト層１１よりも高キャリア濃度とされたＮ^＋型のエミッタ領域１６が形成されている。すなわち、半導体基板１０の一面１０ａ側には、ＩＧＢＴ領域１ａにおいて、エミッタ領域１６が形成されている。また、ベース層１２の表層部には、ＩＧＢＴ領域１ａにおいて、ベース層１２よりも高キャリア濃度とされたＰ^＋型のコンタクト領域１７が形成されている。具体的には、エミッタ領域１６は、ベース層１２内において終端し、かつ、トレンチ１３の側面に接するように形成されている。また、コンタクト領域１７は、ベース層１２内において終端し、かつ２つのエミッタ領域１６に挟まれるように形成されている。

【0025】

より詳しくは、エミッタ領域１６は、隣合うトレンチ１３間の領域において、トレンチ１３の長手方向に沿ってトレンチ１３の側面に接するように棒状に延設され、トレンチ１３の先端よりも内側で終端する構造とされている。また、コンタクト領域１７は、エミッタ領域１６と接するように、トレンチ１３の長手方向に沿って棒状に延設されている。

【0026】

なお、本実施形態では、トレンチ１３の壁面のうちのエミッタ領域１６とドリフト層１１との間に位置する部分が、エミッタ領域とドリフト層との間に位置するベース層の表面に相当する。また、本実施形態では、コンタクト領域１７は、エミッタ領域１６よりも深くまで形成されている。

【0027】

半導体基板１０の一面１０ａ上には、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成される層間絶縁膜１８が形成されている。層間絶縁膜１８には、半導体基板１０の一面１０ａのうちのＩＧＢＴ領域１ａにおいて、隣合うトレンチ１３の間に位置するエミッタ領域１６およびコンタクト領域１７を露出させるコンタクトホール１８ａが形成されている。また、層間絶縁膜１８には、半導体基板１０の一面１０ａのうちのＦＷＤ領域１ｂにおいて、ベース層１２を露出させるコンタクトホール１８ｂが形成されていると共に、ゲート電極１５を露出させるコンタクトホール１８ｃが形成されている。

【0028】

そして、層間絶縁膜１８上には、上部電極１９が形成されている。上部電極１９は、ＩＧＢＴ領域１ａでは、層間絶縁膜１８に形成されたコンタクトホール１８ａを通じてエミッタ領域１６およびコンタクト領域１７と電気的に接続されている。また、上部電極１９は、ＦＷＤ領域１ｂでは、層間絶縁膜１８に形成されたコンタクトホール１８ｂを通じてベース層１２と電気的に接続されていると共に、コンタクトホール１８ｃを通じてゲート電極１５と電気的に接続されている。

【0029】

つまり、層間絶縁膜１８上には、ＩＧＢＴ領域１ａにおいてエミッタ電極として機能し、ＦＷＤ領域１ｂにおいてアノード電極として機能する上部電極１９が形成されている。なお、本実施形態では、上部電極１９が第１電極に相当している。

【0030】

ドリフト層１１のうちのベース層１２側と反対側には、ドリフト層１１よりも高キャリア濃度とされたＮ型のフィールドストップ層（以下では、ＦＳ層という）２０が形成されている。つまり、半導体基板１０の他面１０ｂ側には、ＦＳ層２０が形成されている。

【0031】

そして、ＩＧＢＴ領域１ａでは、ＦＳ層２０を挟んでドリフト層１１と反対側にＰ^＋型のコレクタ層２１が形成され、ＦＷＤ領域１ｂでは、ＦＳ層２０を挟んでドリフト層１１と反対側にＮ^＋型のカソード層２２が形成されている。

【0032】

ここで、本実施形態では、コレクタ層２１は、カソード層２２よりも半導体基板１０の他面１０ｂからの深さ（以下では、単に深さともいう）が深くされている。そして、コレクタ層２１は、カソード層２２上まで延設された延設部２１ａを有する構成とされている。つまり、コレクタ層２１は、カソード層２２のうちのドリフト層１１側の部分を覆う延設部２１ａを有する構成とされている。但し、本実施形態の延設部２１ａは、カソード層２２上の全領域には形成されておらず、カソード層２２は、ドリフト層１１側の部分において、コレクタ層２１と反対側の部分が延設部２１ａから露出した状態となっている。なお、以下では、延設部２１ａにおけるコレクタ層２１とカソード層２２との配列方向に沿った長さを延設部２１ａの長さｘとする。

【0033】

そして、カソード層２２のうちの延設部２１ａから露出する部分とＦＳ層２０との間には、Ｎ^－型の連結領域２３が配置されている。本実施形態では、連結領域２３は、カソード層２２よりもキャリア濃度が低くされており、ドリフト層１１と同じキャリア濃度とされている。より詳しくは、連結領域２３は、ドリフト層１１の一部で構成されている。

【0034】

なお、上記のようなＦＳ層２０、コレクタ層２１、カソード層２２、および連結領域２３は、例えば、以下のように形成される。すなわち、ＦＳ層２０を構成する不純物をイオン注入した後、延設部２１ａを含むコレクタ層２１を構成する不純物をイオン注入する。その後、延設部２１ａを構成する部分と、半導体基板１０の他面１０ｂとの間にカソード層２２を構成する不純物をイオン注入し、熱処理されることで構成される。

【0035】

また、ＦＳ層２０、コレクタ層２１、カソード層２２は、上記のように不純物がイオン注入されて熱処理されることで構成されるため、図２Ａおよび図２Ｂに示されるように、キャリア濃度が正規分布となっている。そして、本実施形態の連結領域２３は、ドリフト層１１の一部で構成されているため、キャリア濃度が一定とされている。

【0036】

また、図１に示されるように、半導体基板１０の他面１０ｂでは、コレクタ層２１とカソード層２２とが隣接して形成されている。そして、本実施形態では、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂとは、半導体基板１０の他面１０ｂに位置する層がコレクタ層２１であるかカソード層２２であるかによって区画されている。つまり、本実施形態では、半導体基板１０の他面１０ｂに位置するコレクタ層２１上の部分がＩＧＢＴ領域１ａとされ、半導体基板１０の他面１０ｂに位置するカソード層２２上の部分がＦＷＤ領域１ｂとされている。このため、本実施形態の延設部２１ａは、ＦＷＤ領域１ｂに形成されているともいえる。

【0037】

コレクタ層２１およびカソード層２２を挟んでドリフト層１１と反対側には、コレクタ層２１およびカソード層２２と電気的に接続される下部電極２４が形成されている。言い換えると、半導体基板１０の他面１０ｂには、下部電極２４が形成されている。つまり、ＩＧＢＴ領域１ａにおいてはコレクタ電極として機能し、ＦＷＤ領域１ｂにおいてはカソード電極として機能する下部電極２４が形成されている。本実施形態では、下部電極２４が第２電極に相当している。

【0038】

本実施形態の半導体装置は、このように構成されることにより、ＩＧＢＴ領域１ａにおいては、ベース層１２をベースとし、エミッタ領域１６をエミッタとし、コレクタ層２１をコレクタとするＩＧＢＴ素子が構成される。また、ＦＷＤ領域１ｂにおいては、ベース層をアノードとし、ドリフト層１１、ＦＳ層２０、カソード層２２、連結領域２３をカソードとしてＰＮ接合されたＦＷＤ素子が構成される。

【0039】

以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ型、Ｎ^＋型、Ｎ^－型が第１導電型に相当しており、Ｐ型、Ｐ^＋型が第２導電型に相当している。また、本実施形態では、上記のように構成されることにより、半導体基板１０は、コレクタ層２１、カソード層２２、連結領域２３、ＦＳ層２０、ドリフト層１１、ベース層１２、エミッタ領域１６、コンタクト領域１７を含んだ構成となっている。

【0040】

次に、上記半導体装置の作動および効果について説明する。まず、上記半導体装置の基本的な作動について説明する。

【0041】

半導体装置は、下部電極２４に上部電極１９より高い電圧が印加されると、ベース層１２とドリフト層１１との間に形成されるＰＮ接合が逆導通状態となって空乏層が形成される。そして、ゲート電極１５に、絶縁ゲート構造の閾値電圧Ｖｔｈ未満であるローレベル（例えば、０Ｖ）の電圧が印加されているときには、上部電極１９と下部電極２４との間に電流は流れない。

【0042】

ＩＧＢＴ素子をオン状態にするには、下部電極２４に上部電極１９より高い電圧が印加された状態で、ＩＧＢＴ領域１ａのゲート電極１５に、絶縁ゲート構造の閾値電圧Ｖｔｈ以上であるハイレベルの電圧が印加されるようにする。これにより、ＩＧＢＴ領域１ａでは、ベース層１２のうちのゲート電極１５が配置されるトレンチ１３と接している部分に反転層が形成される。そして、ＩＧＢＴ素子は、エミッタ領域１６から反転層を介して電子がドリフト層１１に供給されることによってコレクタ層２１から正孔がドリフト層１１に供給され、伝導度変調によりドリフト層１１の抵抗値が低下することでオン状態となる。

【0043】

また、ＩＧＢＴ素子をオフ状態にし、ＦＷＤ素子をオン状態にする（すなわち、ＦＷＤ素子をダイオード動作させる）際には、上部電極１９と下部電極２４に印加する電圧をスイッチングし、上部電極１９に下部電極２４より高い電圧を印加する順電圧印加を行う。これにより、ベース層１２へ正孔が供給されると共にカソード層２２へ電子が供給されることでＦＷＤ素子がダイオード動作をする。

【0044】

以上が本実施形態における半導体装置の基本的な作動である。そして、本実施形態では、カソード層２２上に延設部２１ａが形成されている。このため、ＩＧＢＴ素子をオン状態にする、またはＩＧＢＴ素子がオン状態である際には、図３に示されるように、電子は、ＦＳ層２０のうちのＩＧＢＴ領域１ａに位置する部分に達した後、半導体基板１０の面方向に沿ってＦＷＤ領域１ｂ側に移動してカソード層２２から排出される。そして、コレクタ層２１からドリフト層１１に供給される正孔は、延設部２１ａからもドリフト層１１に供給される。このため、図４Ａおよび図４Ｂに示されるように、延設部２１ａがカソード層２２上に配置される構成とした場合、延設部２１ａがカソード層２２上に配置されていない場合と比較すると、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂとの境界の正孔濃度が高くなることが確認される。

【0045】

なお、図４Ｂは、カソード層２２におけるＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂの配列方向をカソード層２２の幅とすると、延設部２１ａの長さｘをカソード層２２の幅と同じにしたシミュレーション結果である。つまり、図４Ｂは、延設部２１ａがカソード層２２上の全領域を覆うように配置した場合のシミュレーション結果である。但し、本実施形態のように延設部２１ａがカソード層２２上の全領域を覆うように配置されていなくても、正孔が延設部２１ａからもドリフト層１１に供給されるため、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂとの境界の正孔濃度を高くできる。

【0046】

そして、図５Ａおよび図５Ｂに示されるように、延設部２１ａがカソード層２２上の全領域に配置される構成とした場合、スナップバックが発生することを抑制できることが確認される。なお、図５Ａおよび図５Ｂ中の延設部ありとは、延設部２１ａがカソード層２２上の全領域を覆うように配置された場合のシミュレーション結果である。但し、本実施形態のように延設部２１ａがカソード層２２上の全領域を覆うように配置されていなくても、上記のようにＩＧＢＴ領域１ａとＦＷＤ領域１ｂとの境界の正孔濃度を高くできるため、スナップバックが発生することを抑制できる。

【0047】

一方、ＦＷＤ素子をオン状態にする際には、カソード層２２上の全領域に延設部２１ａが配置されると、カソード層２２からベース層１２側に電子が移動し難くなる。このため、図６に示されるように、カソード層２２上の全領域に延設部２１ａが配置されている場合には、ＦＷＤ素子の順方向電圧が増加してしまう。なお、図６は、カソード層２２の幅を２４μｍとしたシミュレーション結果であり、延設部２１ａは、長さが２４μｍである場合にカソード層２２上の全領域に配置された状態となる。

【0048】

したがって、本実施形態では、上記のように、延設部２１ａは、カソード層２２上の全領域を覆うようには形成されておらず、カソード層２２の一部は、延設部２１ａから露出した状態となっている。つまり、延設部２１ａは、長さｘが２４μｍ未満とされている。このため、図６に示されるように、ＦＷＤ素子の順方向電圧が高くなることを抑制できる。

【0049】

なお、図６は、１５０℃で４００Ａの電流を流した際のシミュレーション結果であり、オン電圧をＶｏｎとして示し、順方向電圧をＶｆとして示している。そして、図６に示されるように、オン電圧は、延設部２１ａの長さｘを長くするほど低くなる。このため、延設部２１ａは、カソード層２２の一部が延設部２１ａから露出すると共に、要求されるオン電圧等に応じて長さｘが設定されることが好ましい。例えば、本実施形態では、長さｘが２３μｍである際、オン電圧を十分に低減しつつ、順方向電圧も高くなることを抑制できる。つまり、カソード層２２の幅に対する延設部２１ａの長さｘの比率が２３／２４である際、オン電圧を十分に低減しつつ、順方向電圧も高くなることを抑制できる。

【0050】

また、本実施形態では、ＦＳ層２０とカソード層２２との間の連結領域２３は、カソード層２２よりもキャリア濃度が低くされている。このため、例えば、カソード層２２上のうちの延設部２１ａから露出する部分がＦＳ層２０と接続されている場合と比較して、コレクタ層２１とＦＳ層２０とのＰＮ接合に印加される電圧を大きくできる。したがって、ＩＧＢＴ素子がオン状態である場合には、コレクタ層２１に供給される正孔の増加を図ることができ、カソード層２２上の全領域に延設部２１ａを配置しなかったことによってオン電圧が上昇することを抑制できる。

【0051】

以上説明した本実施形態では、カソード層２２上の一部を覆うように延設部２１ａが形成されている。このため、ＩＧＢＴ素子がオン状態となる際のスナップバックを抑制することができる。そして、カソード層２２は、延設部２１ａから露出する部分を有する状態となっている。このため、ＦＷＤ素子がオン状態である場合には、カソード層２２からベース層１２側に電子が移動し難くなることを抑制でき、順方向電圧が増加することを抑制できる。

【0052】

さらに、本実施形態では、ＦＳ層２０とカソード層２２との間に、カソード層２２よりもキャリア濃度が低くされた連結領域２３が配置されている。このため、例えば、カソード層２２上のうちの延設部２１ａから露出する部分がＦＳ層２０と接続されている場合と比較して、コレクタ層２１とＦＳ層２０とのＰＮ接合に印加される電圧を大きくできる。したがって、ＩＧＢＴ素子がオン状態である場合には、コレクタ層２１に供給される正孔の増加を図ることができ、カソード層２２上の全領域に延設部２１ａを配置しなかったことによってオン電圧が上昇することを抑制できる。

【0053】

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、延設部２１ａの構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

【0054】

本実施形態の半導体装置は、図７に示されるように、延設部２１ａは、カソード層２２上の全領域に形成されている。つまり、カソード層２２は、ドリフト層１１側の全領域が延設部２１ａに覆われた状態となっている。このため、本実施形態の半導体装置では、上記のように、ＦＷＤ素子の順方向電圧が高くなる可能性がある。したがって、本実施形態の半導体装置では、延設部２１ａが以下の構成とされている。以下、本実施形態における延設部２１ａの構成について、図８～図１０を参照しつつ説明する。なお、図８～図１０では、半導体基板１０の他面１０ｂを深さの基準としてカソード層２２の深さを０．１５μｍとし、コレクタ層２１の深さを深さｄとしている。また、図８～図１０では、ＦＷＤ素子の順方向電圧をＶｆとして示している。

【0055】

まず、図８に示されるように、コレクタ層２１のキャリア濃度を１．０×１０^１８ｃｍ^－３で固定した場合、ＦＷＤ素子の順方向電圧は、コレクタ層２１の深さｄが０．５μｍ以上になると急峻に増加することが確認される。また、図９に示されるように、コレクタ層２１の深さｄを０．５μｍで固定した場合、キャリア濃度が１．０×１０^１７ｃｍ^－３以上になると、ＦＷＤ素子の順方向電圧が急峻に増加することが確認される。なお、図８および図９は、キャリア濃度が深さ方向に沿って一定である場合のシミュレーション結果である。

【0056】

そして、図８および図９に基づいて延設部２１ａの面密度を導出すると、面密度とＦＷＤ素子の順方向電圧との関係は図１０に示されるようになる。すなわち、図１０に示されるように、順方向電圧は、面密度が３．５×１０^１２ｃｍ^－２より大きくなると急峻に大きくなる。このため、本実施形態では、延設部２１ａは、面密度が３．５×１０^１２ｃｍ^－２以下とされている。

【0057】

以上説明した本実施形態によれば、延設部２１ａがカソード層２２上の全領域に形成されている。このため、ＩＧＢＴ素子がオン状態となる際のスナップバックを抑制することができる。また、延設部２１ａは、面密度が３．５×１０^１２ｃｍ^－２以下とされている。このため、ＦＷＤ素子の順方向電圧が増加することを抑制できる。

【0058】

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対し、コレクタ層２１のキャリア濃度のピーク位置を規定したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

【0059】

本実施形態の半導体装置における基本的な構成は、上記第１実施形態と同様であるが、コレクタ層２１は、図１１に示されるように、キャリア濃度が複数のピークを有するように構成されている。そして、コレクタ層２１は、半導体基板１０の深さ方向において、キャリア濃度が最大となる最大ピーク位置Ｐ１がコレクタ層２１の中心Ｃ１よりもドリフト層１１（すなわち、ＦＳ層２０側）に位置するように形成されている。

【0060】

なお、このようなコレクタ層２１は、例えば、加速電圧を変更した複数回のイオン注入を行うことによって形成される。

【0061】

以上説明した本実施形態によれば、コレクタ層２１は、最大ピーク位置Ｐ１が中心Ｃ１よりもドリフト層１１側に位置している。このため、アバランシェ降伏が発生することを抑制でき、ＳＣＳＯＡ（Short Circuit Safe Operating Areaの略）を改善できる。

【0062】

すなわち、上記のような半導体装置が短絡すると、電界強度は、注入される正孔が少なくなって電子が過多状態となるため、半導体基板１０の他面１０ｂ側にピークが発生する状態となる。本実施形態では、ＦＳ層２０が形成されているため、ＦＳ層２０内にピークが発生する。そして、半導体装置は、電界強度のピークが下部電極２４側となると、アバランシェ降伏が発生し易くなる。

【0063】

しかしながら、本実施形態では、コレクタ層２１のキャリア濃度の最大ピーク位置Ｐ１がドリフト層１１側となるようにしている。このため、例えば、最大ピーク位置Ｐ１が中心Ｃ１よりも半導体基板１０の他面１０ｂ側に位置する場合と比較して、短絡時には、電界強度のピークと成り得る位置に注入される正孔を増加し易くなり、電子の過多状態を緩和することができる。したがって、アバランシェ降伏が発生することを抑制できる。

【0064】

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

【0065】

例えば、上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。

【0066】

また、上記各実施形態において、トレンチゲート型の半導体装置ではなく、半導体基板１０の一面１０ａ上にゲート電極１５が配置されるプレーナ型の半導体装置としてもよい。

【0067】

さらに、上記各実施形態において、ＦＷＤ領域１ｂにおける半導体基板１０の一面１０ａ側の構成は、適宜変更可能である。例えば、ＦＷＤ領域１ｂにおける半導体基板１０の一面１０ａ側には、エミッタ領域１６に相当するＮ型領域等が形成されていてもよい。

【0068】

また、上記第１、第３実施形態において、カソード層２２は、延設部２１ａから露出する部分がＦＳ層２０と接続されていてもよい。また、連結領域２３は、カソード層２２よりもキャリア濃度が高くされていてもよい。このような半導体装置としても、カソード層２２が延設部２１ａから露出する部分を有する構成とすることにより、ＩＧＢＴ素子のスナップバックを抑制しつつ、ＦＷＤ素子の順方向電圧が高くなることを抑制できる。

【0069】

そして、上記各実施形態を適宜組み合わせることもできる。例えば、上記第２実施形態を上記第３実施形態に組み合わせ、コレクタ層２１の最大ピーク位置Ｐ１が中心Ｃ１よりもドリフト層１１側となるようにしてもよい。

【符号の説明】

【0070】

１ａ ＩＧＢＴ領域
１ｂ ＦＷＤ領域
１０ 半導体基板
１０ａ 一面
１０ｂ 他面
１１ ドリフト層
１２ ベース層
１９ 上部電極（第１電極）
２１ コレクタ層
２１ａ 延設部
２２ カソード層
２４ 下部電極（第２電極）

【図1】

【図2A】

【図2B】

【図3】

【図4A】

【図4B】

【図5A】

【図5B】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】