特許 7435428 集積回路装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-13

(45)【発行日】2024-02-21

(54)【発明の名称】集積回路装置

(51)【国際特許分類】

   G06F 1/04 20060101AFI20240214BHJP

   H03L 7/095 20060101ALI20240214BHJP

   H03K 5/19 20060101ALI20240214BHJP

【ＦＩ】

G06F1/04 302A

H03L7/095

H03K5/19 L

【請求項の数】 7

(21)【出願番号】P 2020204440

(22)【出願日】2020-12-09

(65)【公開番号】P2022091548

(43)【公開日】2022-06-21

【審査請求日】2023-02-15

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】志津 敦雄

(72)【発明者】

【氏名】河合 孝明

【審査官】松浦 かおり

(56)【参考文献】

【文献】特開平０６－１０４８８４（ＪＰ，Ａ）

【文献】特開２００８－２５８８６１（ＪＰ，Ａ）

【文献】特開昭６２－０３５９３０（ＪＰ，Ａ）

【文献】特開平０１－２３３９１６（ＪＰ，Ａ）

【文献】特開２０００－００９７６７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １／０４－１／１４

Ｈ０３Ｋ ５／００－５／０２

Ｈ０３Ｋ ５／０８－５／１２５４

Ｈ０３Ｋ ５／１５－５／２６

Ｈ０３Ｋ ９９／００

Ｈ０３Ｌ １／００－９／００

(57)【特許請求の範囲】

【請求項1】

メイン発振器（１０）およびサブ発振器（２０）を備える集積回路装置であって、
メインパルス信号を出力する前記メイン発振器と、
サブパルス信号を出力する前記サブ発振器と、
前記メイン発振器および前記サブ発振器と接続され、前記メイン発振器および前記サブ発振器の動作が停止しているか否かを判定する異常判定部（３０）と、を備え、
前記異常判定部は、前記メインパルス信号が入力される第１カウンタ（３１、３１１）と、前記サブパルス信号が入力される第２カウンタ（３２、３１２）と、制御部（３３、３１３）と、を有し、
前記第２カウンタには、前記メインパルス信号より周波数が小さい前記サブパルス信号が入力されるようになっており、
前記制御部は、前記第２カウンタの第２カウンタ値に基づいて前記第１カウンタをクリアする第１クリア信号を出力すると共に前記第１カウンタの第１カウンタ値に基づいて前記第２カウンタをクリアする第２クリア信号を出力し、前記第２カウンタの第２カウンタ値が所定値以上となった場合に前記メイン発振器の動作が停止していると判定し、さらに、前記第２カウンタの第２カウンタ値が判定開始値となった場合に前記第１カウンタの第１カウンタ値がクリア閾値であるか否かを判定し、前記第１カウンタ値が前記クリア閾値以上である場合に前記第１カウンタをクリアする第１クリア信号を出力すると共に前記第２カウンタをクリアする第２クリア信号を出力し、前記第２カウンタの第２カウンタ値が前記判定開始値より大きい所定値となった場合に前記メイン発振器の動作が停止したと判定する集積回路装置。

【請求項2】

前記異常判定部は、前記第１カウンタよりビット数が多くされ、前記第１カウンタと同じ前記メインパルス信号が入力される第３カウンタ（３４）を有し、
前記制御部は、第２カウンタ値が第３カウンタ用所定値となった場合に前記第３カウンタをクリアする第３クリア信号を出力し、前記第３カウンタの第３カウンタ値が第３所定値以上となった場合にデッドロック状態であると判定する請求項１に記載の集積回路装置。

【請求項3】

メイン発振器（１０）およびサブ発振器（２０）を備える集積回路装置であって、
メインパルス信号を出力する前記メイン発振器と、
サブパルス信号を出力する前記サブ発振器と、
前記メイン発振器および前記サブ発振器と接続され、前記メイン発振器および前記サブ発振器の動作が停止しているか否かを判定する異常判定部（３０）と、を備え、
前記異常判定部は、前記メインパルス信号が入力される第１カウンタ（３１、３１１）と、前記サブパルス信号が入力される第２カウンタ（３２、３１２）と、制御部（３３、３１３）と、を有し、
前記第２カウンタには、前記メインパルス信号より周波数が小さい前記サブパルス信号が入力されるようになっており、
前記制御部は、前記第２カウンタの第２カウンタ値に基づいて前記第１カウンタをクリアする第１クリア信号を出力すると共に前記第１カウンタの第１カウンタ値に基づいて前記第２カウンタをクリアする第２クリア信号を出力し、前記第２カウンタの第２カウンタ値が所定値以上となった場合に前記メイン発振器の動作が停止していると判定し、
前記異常判定部は、前記第１カウンタよりビット数が多くされ、前記第１カウンタと同じ前記メインパルス信号が入力される第３カウンタ（３４）を有し、
さらに、前記制御部は、第２カウンタ値が第３カウンタ用所定値となった場合に前記第３カウンタをクリアする第３クリア信号を出力し、前記第３カウンタの第３カウンタ値が第３所定値以上となった場合にデッドロック状態であると判定する集積回路装置。

【請求項4】

前記異常判定部は、第１異常判定部（３１０）および第２異常判定部（３２０）を備え、
前記第１異常判定部は、前記第１カウンタ、前記第２カウンタ、および前記制御部を有し、
前記第２異常判定部は、前記サブパルス信号が入力されるエッジ検出部（３２２）、前記メインパルス信号が入力され、前記エッジ検出部で前記サブパルス信号のエッジが検出されるとクリアされる周波数カウンタ（３２１）、前記周波数カウンタと接続され、前記エッジ検出部で前記サブパルス信号のエッジが検出されるとクリア前の前記周波数カウンタの周波数カウンタ値を保持するラッチ回路部（３２３）、および制御部（３２４）を有し、
前記第２異常判定部の制御部は、前記ラッチ回路部に保持されたカウンタ値と所定の閾値範囲とを比較し、前記カウンタ値が閾値範囲外であると判定した場合、前記メインパルス信号に周波数ズレが発生したと判定する請求項１ないし３のいずれか１つに記載の集積回路装置。

【請求項5】

メイン発振器（１０）およびサブ発振器（２０）を備える集積回路装置であって、
メインパルス信号を出力する前記メイン発振器と、
サブパルス信号を出力する前記サブ発振器と、
前記メイン発振器および前記サブ発振器と接続され、前記メイン発振器および前記サブ発振器の動作が停止しているか否かを判定する異常判定部（３０）と、を備え、
前記異常判定部は、前記メインパルス信号が入力される第１カウンタ（３１、３１１）と、前記サブパルス信号が入力される第２カウンタ（３２、３１２）と、制御部（３３、３１３）と、を有し、
前記第２カウンタには、前記メインパルス信号より周波数が小さい前記サブパルス信号が入力されるようになっており、
前記制御部は、前記第２カウンタの第２カウンタ値に基づいて前記第１カウンタをクリアする第１クリア信号を出力すると共に前記第１カウンタの第１カウンタ値に基づいて前記第２カウンタをクリアする第２クリア信号を出力し、前記第２カウンタの第２カウンタ値が所定値以上となった場合に前記メイン発振器の動作が停止していると判定し、
前記異常判定部は、第１異常判定部（３１０）および第２異常判定部（３２０）を備え、
前記第１異常判定部は、前記第１カウンタ、前記第２カウンタ、および前記制御部を有し、
前記第２異常判定部は、前記サブパルス信号が入力されるエッジ検出部（３２２）、前記メインパルス信号が入力され、前記エッジ検出部で前記サブパルス信号のエッジが検出されるとクリアされる周波数カウンタ（３２１）、前記周波数カウンタと接続され、前記エッジ検出部で前記サブパルス信号のエッジが検出されるとクリア前の前記周波数カウンタの周波数カウンタ値を保持するラッチ回路部（３２３）、および制御部（３２４）を有し、
前記第２異常判定部の制御部は、前記ラッチ回路部に保持されたカウンタ値と所定の閾値範囲とを比較し、前記カウンタ値が閾値範囲外であると判定した場合、前記メインパルス信号に周波数ズレが発生したと判定する集積回路装置。

【請求項6】

前記第２異常判定部の制御部は、前記周波数カウンタの周波数カウンタ値が周波数所定値以上であると判定した場合、前記サブ発振器の処理が所定速度より遅くなったと判定する請求項４または５に記載の集積回路装置。

【請求項7】

前記制御部は、前記第１カウンタの第１カウンタ値が第２カウンタ用所定値となった場合に前記第２カウンタをクリアする第２クリア信号を出力し、前記第２カウンタの第２カウンタ値が第１カウンタ用所定値となった場合に前記第１カウンタをクリアする第１クリア信号を出力し、前記第２カウンタ値が前記第１カウンタ用所定値より大きい第２所定値以上となった場合に前記メイン発振器の動作が停止したと判定し、前記制御部は、前記第１カウンタ値が前記第２カウンタ用所定値より大きい第１所定値以上となった場合に前記サブ発振器の動作が停止したと判定し、
前記第１カウンタ用所定値および前記第２カウンタ用所定値は、前記第１カウンタおよび前記第２カウンタが交互にクリアされる値に設定されている請求項３または５に記載の集積回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、発振器を有する集積回路装置に関するものである。

【背景技術】

【0002】

従来より、発振器を有する集積回路装置が提案されている。例えば、特許文献１には、２つの発振器を備え、各発振器から出力されるパルス信号の周波数を所定の閾値範囲と比較し、閾値範囲内にある一方を外部回路に出力する集積回路装置が提案されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特許６０１３２２１号

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、現状では、発振器を有する集積回路装置において、発振器の動作停止に関する異常を検出したいという要望がある。

【0005】

本発明は上記点に鑑み、発振器の動作停止に関する異常を検出できる集積回路装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記目的を達成するための請求項１、３、５では、メイン発振器（１０）およびサブ発振器（２０）を備える集積回路装置であって、メインパルス信号を出力するメイン発振器と、サブパルス信号を出力するサブ発振器と、メイン発振器およびサブ発振器と接続され、メイン発振器およびサブ発振器の動作が停止しているか否かを判定する異常判定部（３０）と、を備えている。そして、異常判定部は、メインパルス信号が入力される第１カウンタ（３１、３１１）と、サブパルス信号が入力される第２カウンタ（３２、３１２）と、制御部（３３、３１３）と、を有し、第２カウンタには、メインパルス信号より周波数が小さいサブパルス信号が入力されるようになっており、制御部は、第２カウンタの第２カウンタ値に基づいて第１カウンタをクリアする第１クリア信号を出力すると共に第１カウンタの第１カウンタ値に基づいて第２カウンタをクリアする第２クリア信号を出力し、第２カウンタの第２カウンタ値が所定値以上となった場合にメイン発振器の動作が停止していると判定する。
さらに、請求項１では、制御部は、さらに、第２カウンタの第２カウンタ値が判定開始値となった場合に第１カウンタの第１カウンタ値がクリア閾値であるか否かを判定し、第１カウンタ値がクリア閾値以上である場合に第１カウンタをクリアする第１クリア信号を出力すると共に第２カウンタをクリアする第２クリア信号を出力し、第２カウンタの第２カウンタ値が判定開始値より大きい所定値となった場合にメイン発振器の動作が停止したと判定する。
請求項３では、異常判定部は、第１カウンタよりビット数が多くされ、第１カウンタと同じメインパルス信号が入力される第３カウンタ（３４）を有し、さらに、制御部は、第２カウンタ値が第３カウンタ用所定値となった場合に第３カウンタをクリアする第３クリア信号を出力し、第３カウンタの第３カウンタ値が第３所定値以上となった場合にデッドロック状態であると判定する。
請求項５では、異常判定部は、第１異常判定部（３１０）および第２異常判定部（３２０）を備え、第１異常判定部は、第１カウンタ、第２カウンタ、および制御部を有し、第２異常判定部は、サブパルス信号が入力されるエッジ検出部（３２２）、メインパルス信号が入力され、エッジ検出部でサブパルス信号のエッジが検出されるとクリアされる周波数カウンタ（３２１）、周波数カウンタと接続され、エッジ検出部でサブパルス信号のエッジが検出されるとクリア前の周波数カウンタの周波数カウンタ値を保持するラッチ回路部（３２３）、および制御部（３２４）を有し、第２異常判定部の制御部は、ラッチ回路部に保持されたカウンタ値と所定の閾値範囲とを比較し、カウンタ値が閾値範囲外であると判定した場合、メインパルス信号に周波数ズレが発生したと判定する。

【0007】

これによれば、異常判定部は、第１カウンタおよび第２カウンタを備え、第２カウンタの第２カウンタ値に基づいて第１カウンタ３１をクリアすると共に第２カウンタをクリアしている。そして、制御部は、第２カウンタ値が所定値以上である場合にメイン発振器の動作が停止していると判定している。したがって、メイン発振器の動作停止に関する異常を検出できる。また、この構成では、メイン発振器およびサブ発振器と共に、第１カウンタ、第２カウンタ、および制御部を備えればよいため、簡素な構成で発振器の動作停止に関する異常を検出できる。

【0008】

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

【図面の簡単な説明】

【0009】

【図1】第１実施形態における集積回路装置のブロック図である。

【図2】制御部の作動を示すフローチャートである。

【図3】第２実施形態における集積回路装置のブロック図である。

【図4】制御部の作動を示すフローチャートである。

【図5】第３実施形態における集積回路装置のブロック図である。

【図6】制御部の作動を示すフローチャートである。

【図7】第４実施形態における集積回路装置のブロック図である。

【図8】サブパルス信号、周波数カウンタ、ラッチ回路部のタイミングチャートである。

【図9】閾値範囲を示す模式図である。

【図10】第２制御部の作動を示すフローチャートである。

【発明を実施するための形態】

【0010】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0011】

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。なお、本実施形態の集積回路装置１は、例えば、自動車等の車両に搭載される部品を駆動制御するために利用されると好適である。

【0012】

本実施形態の集積回路装置１は、図１に示されるように、メイン発振器１０、サブ発振器２０、異常判定部３０、分周回路部４０等を有する構成とされている。

【0013】

メイン発振器１０およびサブ発振器２０は、所定周波数のパルス信号を発振するものである。本実施形態では、メイン発振器１０およびサブ発振器２０は、９ＭＨｚのパルス信号を発振するように構成されている。なお、以下では、メイン発振器１０から発振されたパルス信号をメインパルス信号ともいい、サブ発振器２０から発振されたパルス信号をサブパルス信号ともいう。

【0014】

メイン発振器１０は、異常判定部３０と接続されていると共に、被駆動回路部５０と接続されている。サブ発振器２０は、分周回路部４０を介して異常判定部３０と接続されている。本実施形態の分周回路部４０は、２５６分周回路部とされている。被駆動回路部５０は、例えば、搭載される車種等に応じて処理内容を適宜変更可能なゲートアレイとされている。

【0015】

異常判定部３０は、本実施形態では、第１カウンタ３１、第２カウンタ３２、制御部３３等を有する構成とされており、メイン発振器１０およびサブ発振器２０が動作しているか否かの動作停止に関する異常判定を実行する。

【0016】

第１カウンタ３１は、本実施形態では１１ビットカウンタで構成されており、メイン発振器１０および制御部３３と接続されている。第２カウンタ３２は、第１カウンタ３１よりもビット数の小さいカウンタで構成され、本実施形態では３ビットカウンタとされている。そして、第２カウンタ３２は、分周回路部４０を介してサブ発振器２０と接続されていると共に、制御部３３と接続されている。

【0017】

制御部３３は、詳細については図示しないが、ＣＰＵや、ＲＯＭ、ＲＡＭ、フラッシュメモリ、ＨＤＤ等の非遷移的実体的記憶媒体で構成される記憶部等を備えたマイクロコンピュータ等で構成される。ＣＰＵは、Central Processing Unitの略であり、ＲＯＭは、Read Only Memoryの略であり、ＲＡＭは、Random Access Memoryの略であり、ＨＤＤはHard Disk Driveの略である。記憶部には、第１カウンタ用所定値、第２カウンタ用所定値、第１所定値、および第２所定値等が記憶されている。

【0018】

そして、制御部３３は、ＣＰＵが記憶部から各種データを読み出してメイン発振器１０およびサブ発振器２０の動作停止に関する異常判定を行う。具体的には後述するが、制御部３３は、第１カウンタ３１の第１カウンタ値が第２カウンタ用所定値であると判定すると、第２カウンタ３２をクリアする第２クリア信号を第２カウンタ３２に出力する。なお、本実施形態では、例えば、第２カウンタ用所定値が１５００とされ、制御部３３は、第１カウンタ値が１５００であると判定した場合、第２クリア信号を出力する。また、制御部３３は、第２カウンタ３２の第２カウンタ値が第１カウンタ用所定値であると判定すると、第１カウンタ３１をクリアする第１クリア信号を第１カウンタ３１に出力する。本実施形態では、例えば、第１カウンタ用所定値が１とされ、制御部３３は、第２カウンタ値が１であると判定した場合、第１クリア信号を出力する。

【0019】

そして、制御部３３は、第１カウンタ値および第２カウンタ値に基づき、メイン発振器１０およびサブ発振器２０の動作停止に関する異常判定を実行する。本実施形態では、制御部３３は、第１カウンタ値が第１所定値以上となった場合にサブ発振器２０の動作が停止していると判定し、第２カウンタ値が第２所定値以上となった場合にメイン発振器１０の動作が停止していると判定する。第１所定値は、第２カウンタ用所定値より大きい値とされ、第２所定値は、第１カウンタ用所定値より大きい値とされている。本実施形態では、制御部３３は、第１カウンタ値の最上位ビット（すなわち、ＭＳＢ）が「１」である場合に第１カウンタ値が第１所定値以上であると判定し、第２カウンタ値の最上位ビットが「１」である場合に第２カウンタ値が第２所定値以上であると判定する。

【0020】

なお、本実施形態では、上記のように、第１カウンタ３１は、第２カウンタ値が第１カウンタ用所定値に達した場合にクリアされ、第２カウンタ３２は、第１カウンタ値が第２カウンタ用所定値に達した場合にクリアされる。そして、メイン発振器１０およびサブ発振器２０の動作停止に関する異常は、第１カウンタ値が第１所定値以上となった場合にサブ発振器２０の動作が停止していると判定され、第２カウンタ値が第２所定値以上となった場合にメイン発振器１０の動作が停止していると判定される。このため、第１カウンタ用所定値および第２カウンタ用所定値は、メイン発振器１０およびサブ発振器２０が正常状態である場合には、第１カウンタ３１および第２カウンタ３２が相互に順にクリアされるように値が設定されている。

【0021】

以上が本実施形態における集積回路装置１の構成である。次に、上記集積回路装置１における制御部３３の作動について、図２を参照しつつ説明する。なお、制御部３３は、例えば、被駆動回路部５０における所定処理の実行に合わせて下記処理を実行する。

【0022】

制御部３３は、ステップＳ１０１にて、第１カウンタ値および第２カウンタ値を取得し、ステップＳ１０２にて、第１カウンタ値が第２カウンタ用所定値であるか否かを判定する。そして、制御部３３は、第１カウンタ値が第２カウンタ用所定値であると判定すると（すなわち、ステップＳ１０２：ＹＥＳ）、ステップＳ１０３にて、第２カウンタ３２をクリアする第２クリア信号を出力する。本実施形態では、上記のように、第２カウンタ用所定値が１５００とされ、制御部３３は、第１カウンタ値が１５００であると判定した場合、第２クリア信号を出力する。

【0023】

制御部３３は、第１カウンタ値が第２カウンタ用所定値でないと判定した場合（すなわち、ステップＳ１０２：ＮＯ）、またはステップＳ１０３にて第２クリア信号を送信した後は、ステップＳ１０４にて、第２カウンタ値が第１カウンタ用所定値であるか否かを判定する。そして、制御部３３は、第２カウンタ値が第１カウンタ用所定値であると判定すると（すなわち、ステップＳ１０４：ＹＥＳ）、ステップＳ１０５にて、第１カウンタ３１をクリアする第１クリア信号を出力する。本実施形態では、上記のように、第１カウンタ用所定値が１とされ、制御部３３は、第２カウンタ値が１であると判定した場合、第１クリア信号を出力する。

【0024】

制御部３３は、第２カウンタ値が第１カウンタ用所定値でないと判定した場合（すなわち、ステップＳ１０４：ＮＯ）、またはステップＳ１０５にて第１クリア信号を送信した後は、ステップＳ１０６にて、第２カウンタ値が第２所定値以上であるか否かを判定する。本実施形態では、制御部３３は、例えば、最上位ビットが「１」である場合に第２カウンタ値が第２所定値以上であると判定する。この場合、制御部３３は、例えば、第２カウンタ３２がオーバーフローした場合に第２カウンタ値が第２所定値以上であると判定してもよい。なお、第２カウンタ値が第２所定値以上になる場合とは、第１カウンタ値が第２カウンタ用所定値に到達せずに第２カウンタ３２がクリアされない場合であり、メイン発振器１０から適切にメインパルス信号が第１カウンタ３１に入力されていない場合である。このため、制御部３３は、第２カウンタ値が第２所定値以上であると判定した場合には（ステップＳ１０６：ＹＥＳ）、ステップＳ１０７にて、メイン発振器１０が動作停止による異常状態であると判定する。

【0025】

制御部３３は、第２カウンタ値が第２所定値未満であると判定した場合（すなわち、ステップＳ１０６：ＮＯ）、またはステップＳ１０７にてメイン発振器１０が異常であると判定した場合には、ステップＳ１０８にて、第１カウンタ値が第１所定値以上であるか否かを判定する。本実施形態では、制御部３３は、例えば、最上位ビットが「１」である場合に第１カウンタ値が第１所定値以上であると判定する。この場合、制御部３３は、例えば、第１カウンタ３１がオーバーフローした場合に第１カウンタ値が第１所定値以上であると判定してもよい。なお、第１カウンタ値が第１所定値以上になる場合とは、第２カウンタ値が第１カウンタ用所定値に到達せずに第１カウンタ３１がクリアされない場合であり、サブ発振器２０から適切にサブパルス信号が第２カウンタ３２に入力されていない場合である。このため、制御部３３は、第１カウンタ値が第１所定値以上であると判定した場合には（ステップＳ１０８：ＹＥＳ）、ステップＳ１０９にて、サブ発振器２０が動作停止による異常状態であると判定する。

【0026】

以上説明した本実施形態によれば、異常判定部３０は、第１カウンタ３１および第２カウンタ３２を備え、第１カウンタ値が第２カウンタ用所定値に達した場合に第２カウンタ３２をクリアし、第２カウンタ値が第１カウンタ用所定値に達した場合に第１カウンタ３１をクリアしている。そして、制御部３３は、第２カウンタ値が第２所定値以上である場合にメイン発振器１０の動作が停止していると判定し、第１カウンタ値が第１所定値以上である場合にサブ発振器２０の動作が停止していると判定している。つまり、本実施形態によれば、第１カウンタ値および第２カウンタ値に基づいてメイン発振器１０およびサブ発振器２０の動作異常を判定できる。また、本実施形態の異常判定は、メインパルス信号およびサブパルス信号のカウンタ値に基づいたアナログ処理が中心であるため、デジタル処理で異常判定を行う場合と比較して、処理時間の短縮化を図ることができる。

【0027】

（１）本実施形態では、第１カウンタ用所定値を１としている。つまり、第１カウンタ用所定値を０以外としている。このため、第２カウンタ３２に第２クリア信号が入力された際に第２カウンタ値が第１カウンタ用所定値となることを無くすことができる。つまり、サブ発振器２０の動作に関わらずに第２カウンタ値が第１カウンタ用所定値となることを無くすことができる。同様に、第２カウンタ用所定値を０以外としている。このため、第１カウンタ３１に第１クリア信号が入力された際に第１カウンタ値が第２カウンタ用所定値となることを無くすことができる。つまり、メイン発振器１０の動作に関わらずに第１カウンタ値が第２カウンタ用所定値となることを無くすことができ、サブ発振器２０の動作に関わらずに第２カウンタ値が第１カウンタ用所定値となることを無くすことができる。したがって、判定精度の向上を図ることができる。

【0028】

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、第１カウンタ３１および第２カウンタ３２のクリア方法を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

【0029】

本実施形態の集積回路装置１は、図３に示されるように、第１実施形態の集積回路装置１と同様の構成とされている。

【0030】

制御部３３は、上記第１実施形態と同様の構成とされている。記憶部には、判定開始値、クリア閾値、第２所定値が記憶されている。なお、本実施形態では、記憶部に第１カウンタ用所定値、第２カウンタ用所定値、第１所定値は記憶されていない。判定開始値は、第２カウンタ値に基づいて第１カウンタ値とクリア閾値との比較を開始する値であり、例えば、３とされる。クリア閾値は、第２カウンタ３２の第２カウンタ値が判定開始値に達する際に想定される第１カウンタ３１の第１カウンタ値に基づいて設定され、例えば、１０００とされる。第２所定値は、判定開始値より大きい値とされ、例えば、４とされる。

【0031】

そして、制御部３３は、第２カウンタ値に基づいてメイン発振器１０の動作停止に関する異常判定を実行する。本実施形態では、制御部３３は、第１カウンタ値がクリア閾値以上であると判定すると第１クリア信号および第２クリア信号を出力する。また、制御部３３は、第２カウンタ値が第２所定値以上となった場合にメイン発振器１０の動作が停止していると判定する。なお、本実施形態では、サブ発振器２０の動作停止に関する異常判定は実行しない。

【0032】

以上が本実施形態における集積回路装置１の構成である。次に、上記集積回路装置１における制御部３３の作動について、図４を参照しつつ説明する。なお、上記第１実施形態と同様である処理については説明を簡略化する。

【0033】

制御部３３は、ステップＳ１０１にて、第１カウンタ値および第２カウンタ値を取得する。そして、制御部３３は、ステップＳ１２１にて、第２カウンタ値が判定開始値以上であるか否かを判定する。制御部３３は、第２カウンタ値が判定開始値未満であると判定すると（すなわち、Ｓ１２１：ＮＯ）、処理を終了する。制御部３３は、第２カウンタ値が判定開始値以上であると判定した場合（すなわち、Ｓ１２１：ＹＥＳ）、ステップＳ１２２にて、第１カウンタ値がクリア閾値以上であるか否かを判定する。そして、制御部３３は、第１カウンタ値がクリア閾値以上であると判定すると（すなわち、ステップＳ１２２：ＹＥＳ）、ステップＳ１２３にて第１クリア信号および第２クリア信号を出力し、処理を終了する。なお、本実施形態では、このように、第２カウンタ値に基づいて第１カウンタ値の判定が開始されるため、第２カウンタ値に基づいて第２クリア信号が出力されるともいえる。

【0034】

一方、制御部３３は、第１カウンタ値がクリア閾値未満であると判定すると（すなわち、ステップＳ１２２：ＮＯ）、ステップＳ１２４にて、第２カウンタ値が第２所定値以上であるか否かを判定する。本実施形態では、第２カウンタ値が４以上であるか否かを判定する。なお、第２カウンタ値が第２所定値以上になる場合とは、第１カウンタ値がクリア閾値に到達せずに第２カウンタ３２がクリアされない場合であり、メイン発振器１０から適切にメインパルス信号が第１カウンタ３１に入力されていない場合である。

【0035】

そして、制御部３３は、第２カウンタ値が第２所定値以上であると判定した場合には（すなわち、ステップＳ１２４：ＹＥＳ）、メイン発振器１０が動作停止による異常状態であると判定する。

【0036】

以上説明した本実施形態によれば、第１カウンタ３１、第２カウンタ３２、および制御部３３を備えているため、上記第１実施形態と同様の効果を得ることができる。

【0037】

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対し、第３カウンタを備えたものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

【0038】

本実施形態の集積回路装置１では、図５に示されるように、異常判定部３０に第３カウンタ３４が備えられている。第３カウンタ３４は、第１カウンタ３１よりもビット数の多いカウンタで構成されており、本実施形態では１２ビットカウンタで構成されている。そして、第３カウンタ３４は、メイン発振器１０と接続されていると共に、制御部３３と接続されている。

【0039】

制御部３３は、上記第１実施形態と同様の構成とされており、記憶部に、第３カウンタ用所定値および第３所定値が設定されている。そして、制御部３３は、第１～第３カウンタ３１、３２、３４の第１～第３カウンタ値を取得し、第１～第３カウンタ値に基づき、メイン発振器１０およびサブ発振器２０の動作停止に関する異常判定を行う。なお、第３カウンタ用所定値は、第１カウンタ３１がクリアされてから第１カウント値が第２カウンタ用所定値に達する前に第２カウンタ３２がカウント可能な値とされ、本実施形態では、例えば、４とされる。そして、制御部３３は、第２カウンタ値が４であると判定した場合に第３カウンタ値をクリアする第３クリア信号を出力する。また、第３所定値は、第１所定値より大きい値とされている。そして、制御部３３は、第３カウンタ値が第３所定値以上であると判定した場合、第１カウンタ３１および第２カウンタ３２に異常が発生していると判定する。

【0040】

以上が本実施形態における集積回路装置１の構成である。次に、上記集積回路装置１における制御部３３の作動について、図６を参照しつつ説明する。なお、上記第１実施形態と同様である処理については説明を簡略化する。

【0041】

制御部３３は、ステップＳ１１０にて、第１～第３カウンタ値を取得する。そして、制御部３３は、ステップＳ１０２～Ｓ１０５の処理を適宜実行した後、ステップＳ１１１にて、第２カウンタ値が第３カウンタ用所定値であるか否かを判定する。そして、制御部３３は、第２カウンタ値が第３カウンタ用所定値であると判定すると（すなわち、ステップＳ１１１：ＹＥＳ）、ステップＳ１１２にて、第３カウンタ３４をクリアする第３クリア信号を出力する。本実施形態では、上記のように、第３カウンタ用所定値が４とされ、制御部３３は、第２カウンタ値が４であると判定した場合、第３クリア信号を出力する。

【0042】

その後、制御部３３は、ステップＳ１０６～Ｓ１０８の処理を適宜実行した後、ステップＳ１１３にて、第３カウンタ値が第３所定値以上であるか否かを判定する。そして、本実施形態では、制御部３３は、例えば、最上位ビットが「１」である場合に第３カウンタ値が第３所定値以上であると判定する。この場合、制御部３３は、例えば、第３カウンタ３４がオーバーフローした場合に第３カウンタ値が第３所定値以上であると判定してもよい。なお、第３カウンタ値が第３所定値以上になる場合とは、第２カウンタ値が第３カウンタ用所定値に到達せずに第３カウンタ３４がクリアされない場合である。

【0043】

ここで、上記のように、制御部３３は、第１カウンタ値および第２カウンタ値に基づいて第１カウンタ３１および第２カウンタ３２を相互にクリアする処理を行う。しかしながら、メイン発振器１０およびサブ発振器２０が正常であるにも関わらず、何らかの要因により、第１カウンタ３１および第２カウンタ３２がクリア状態から抜け出せなくなるデッドロック状態となる可能性がある。

【0044】

このため、第３カウンタ値が第３所定値以上であるか否かを判定することにより、第１カウンタ３１および第２カウンタ３２がデッドロック状態であるか否かを判定することができる。したがって、制御部３３は、第３カウンタ値が第３所定値以上であると判定した場合には（ステップＳ１１３：ＹＥＳ）、ステップＳ１１４にて、第１カウンタ３１および第２カウンタ３２がデッドロック状態であるとする異常判定を行う。

【0045】

以上説明した本実施形態によれば、第１カウンタ３１、第２カウンタ３２、および制御部３３を備えているため、上記第１実施形態と同様の効果を得ることができる。

【0046】

（１）本実施形態では、第３カウンタ３４を備えているため、制御部３３は、第３カウンタ値に基づいて第１カウンタ３１および第２カウンタ３２がデッドロック状態であるか否かの異常判定を行うことができる。このため、さらに判定精度の向上を図ることができる。

【0047】

（２）本実施形態では、第３カウンタ３４を第１カウンタ３１よりもビット数の多いカウンタとし、第３所定値が第１所定値よりも大きくなるようにしている。このため、第１カウント値が第１所定値に達する前に第３カウンタ値が第３所定値に達することを抑制でき、判定精度が低下することを抑制できる。

【0048】

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対し、メイン発振器１０の周波数ズレを検出できるようにしたものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

【0049】

本実施形態の集積回路装置１は、図７に示されるように、メイン発振器１０、サブ発振器２０、第１分周回路部４１、第２分周回路部４２、第３分周回路部４３、第１被駆動回路部５１、第２被駆動回路部５２、異常判定部３０等を有している。

【0050】

本実施形態では、第１分周回路部４１は、６分周回路部とされ、第２分周回路部４２は、３分周回路部とされ、第３分周回路部４３は、２５６分周回路部とされている。第１被駆動回路部５１は、例えば、上記第１実施形態の被駆動回路部５０と同様の構成のゲートアレイとされ、メイン発振器１０と接続されている。第２被駆動回路部５２は、例えば、アナログ信号処理回路部５２１とデジタル信号処理回路部５２２とを有する構成とされている。そして、アナログ信号処理回路部５２１は、第１分周回路部４１を介してメイン発振器１０と接続されており、デジタル信号処理回路部５２２は、第２分周回路部４２を介してメイン発振器１０と接続されている。

【0051】

異常判定部３０は、第１異常判定部３１０と、第２異常判定部３２０とを有する構成とされている。第１異常判定部３１０は、上記第１実施形態の異常判定部３０と同様の構成とされており、第１カウンタ３１１、第２カウンタ３１２、および第１制御部３１３等を有する構成とされている。第１カウンタ３１１は、第２分周回路部４２を介してメイン発振器１０と接続されている。第２カウンタ３１２は、第３分周回路部４３を介してサブ発振器２０と接続されている。なお、本実施形態では、第１カウンタ３１１は、５ビットカウンタとされ、第２カウンタ３１２は、３ビットカウンタとされている。そして、第１制御部３１３は、上記第１実施形態の制御部３３と同様に、第１カウンタ値および第２カウンタ値に基づき、メイン発振器１０およびサブ発振器２０の動作停止に関する異常判定を実行する。なお、動作停止に関する第１カウンタ用所定値、第２カウンタ用所定値、第１所定値、第２所定値は、第１カウンタ３１１および第２カウンタ３１２のビット数に合わせて適宜設定される。

【0052】

第２異常判定部３２０は、周波数カウンタ３２１、エッジ検出部３２２、ラッチ回路部３２３、および第２制御部３２４等を有している。本実施形態では、周波数カウンタ３２１は、８ビットカウンタとされ、第２分周回路部４２を介してメイン発振器１０と接続されている。

【0053】

エッジ検出部３２２は、第３分周回路部４３を介してサブ発振器２０と接続されている。そして、エッジ検出部３２２は、本実施形態では、第３分周回路部４３で分周されたサブパルス信号の立ち上がりエッジを検出する。なお、以下では、エッジ検出部３２２がサブパルス信号の立ち上がりエッジを検出する例を説明するが、エッジ検出部３２２は、サブパルス信号の立下りエッジを検出するように構成されていてもよい。

【0054】

ラッチ回路部３２３は、周波数カウンタ３２１およびエッジ検出部３２２と接続されており、第３分周回路部４３でサブパルス信号の立ち上がりエッジが検出されると、クリアされる前の周波数カウンタ３２１のカウンタ値を保持する。

【0055】

第２制御部３２４は、上記第１実施形態の制御部３３と同様に、ＣＰＵや記憶部等を有するマイクロコンピュータ等で構成されており、周波数カウンタ３２１、エッジ検出部３２２、ラッチ回路部３２３と接続されている。なお、第２制御部３２４の記憶部には、メイン発振器１０の周波数ズレを判定するための閾値範囲が設定されている。閾値範囲については後述する。また、第２制御部３２４の記憶部には、サブ発振器２０の動作速度に関する周波数閾値が記憶されている。

【0056】

そして、第２制御部３２４は、エッジ検出部３２２でサブパルス信号の立ち上がりエッジが検出されると、周波数カウンタ３２１をクリアするクリア信号を出力すると共に、ラッチ回路部３２３に保持されたカウンタ値と記憶部に記憶されている範囲閾値とを比較する。第２制御部３２４は、カウンタ値が範囲閾値内に存在しないと判定した場合には、メイン発振器１０に周波数ズレが発生したと判定する。また、第２制御部３２４は、周波数カウンタ値に基づき、サブ発振器２０の動作速度に関する異常判定を行う。

【0057】

次に、第２制御部３２４の記憶部に記憶される閾値範囲について説明する。

【0058】

まず、本実施形態では、第１カウンタ３１１および周波数カウンタ３２１には、第２分周回路部４２で３分周されたメインパルス信号が入力される。例えば、本実施形態では、メイン発振器１０で生成されるパルス信号の周波数が９ＭＨｚであり、メイン発振器１０に備えられている調整部によってパルス信号の周波数が９ＭＨｚ±５％に維持されるとする。この場合、３分周されて第１カウンタ３１１および周波数カウンタ３２１に入力されるメインパルス信号は、周波数が２．８５～３．１５ＭＨｚとなり、周期が３１６．６７～３５０．００ｎｓになる。

【0059】

同様に、本実施形態では、第２カウンタ３１２およびエッジ検出部３２２には、２５６分周されたサブパルス信号が入力される。例えば、本実施形態では、サブ発振器２０で生成されるパルス信号の周波数が９ＭＨｚであり、サブ発振器２０に備えられている調整部によってパルス信号の周波数が９ＭＨｚ±２０％に維持されるとする。この場合、２５６分周されて第２カウンタ３１２およびエッジ検出部３２２に入力されるサブパルス信号は、周波数が０．０２８～０．０４２ＭＨｚとなり、周期が２２．７６～３４．１９μｓになる。

【0060】

また、周波数カウンタ３２１、エッジ検出部３２２、ラッチ回路部３２３は、上記のように接続されている。そして、エッジ検出部３２２では、サブパルス信号の立ち上がりエッジが検出され、周波数カウンタ３２１は、エッジ検出部３２２でサブパルス信号の立ち上がりエッジが検出されるとクリアされる。

【0061】

このため、図８に示されるように、周波数カウンタ３２１では、サブパルス信号の立ち上がりエッジが検出される各期間内において、３分周されたメインパルス信号がカウントされる。具体的には、周波数カウンタ３２１のカウンタ値は、２５６分周されたサブパルス信号の周期である２２．７６～３４．１９μｓの期間に、３分周されたメインパルス信号がカウントされる値となる。そして、ラッチ回路部３２３では、エッジ検出部３２２でサブパルス信号の立ち上がりエッジが検出されると、周波数カウンタの周波数カウンタ値を保持する。

【0062】

この場合、３分周されたメインパルス信号の周期が３１６．６７～３５０．００ｎｓであり、２５６分周されたサブパルス信号の周期が２２．７６～３４．１９μｓである。このため、エッジ検出部３２２でサブパルス信号が検出される間隔の周波数カウンタ３２１の理想値は、図９に示されるように、６５～１０７となる。したがって、第２制御部３２４の記憶部には、理想値である６５～１０７が閾値範囲として記憶されている。なお、閾値範囲は、理想値である６５～１０７に対し、さらに、±５％程度のマージンを考慮して設定されてもよい。そして、第２制御部３２４は、周波数カウンタ値が閾値範囲外にあると判定すると、メイン発振器１０に周波数ズレが発生していると判定する。

【0063】

以上が本実施形態における集積回路装置１の構成である。次に、上記集積回路装置１における第２制御部３２４の作動について、図１０を参照しつつ説明する。なお、第１制御部３１３の作動は、上記第１実施形態の制御部３３と同様であるため、ここでは説明を省略する。また、第１制御部３１３および第２制御部３２４は、例えば、第２被駆動回路部５２の処理に合わせて下記処理を実行する。この場合、第１制御部３１３および第２制御部３２４は、例えば、第２被駆動回路部５２のデジタル信号処理回路部５２２が１つの処理を行う際に下記処理を１回実行する。

【0064】

まず、上記集積回路装置１では、エッジ検出部３２２でサブパルス信号の立ち上がりエッジが検出されると、その時点の周波数カウンタ値がラッチ回路部３２３で保持される。このため、第２制御部３２４は、ステップＳ２０１にて、エッジ検出部３２２でサブパルス信号の立ち上がりが検出されたか否かを判定する。そして、第２制御部３２４は、立ち上がりエッジが検出されたと判定すると（すなわち、ステップＳ２０１：ＹＥＳ）、ステップＳ２０２にて、ラッチ回路部３２３から周波数カウンタ値を取得し、周波数カウンタ３２１をクリアするクリア信号を出力する。一方、第２制御部３２４は、立ち上がりエッジが検出されていないと判定した場合には（すなわち、ステップＳ２０１：ＮＯ）、処理を終了する。

【0065】

第２制御部３２４は、周波数カウンタ値を取得した後は、ステップＳ２０３にて、周波数カウンタ値と閾値範囲とを比較し、周波数カウンタ値が閾値範囲内にあると判定した場合には（すなわち、ステップＳ２０３：ＹＥＳ）、メイン発振器１０およびサブ発振器２０が正常に作動しているため、処理を終了する。一方、第２制御部３２４は、周波数カウンタ値が閾値範囲外にあると判定した場合（すなわち、ステップＳ２０３：ＮＯ）、ステップＳ２０４にて、メイン発振器１０から出力されるメインパルス信号に周波数ズレが発生していると判定する。

【0066】

そして、第２制御部３２４は、周波数ズレが発生していると判定すると、ステップＳ２０５にて、周波数カウンタ値が周波数所定値以上であるか否かを判定する。本実施形態では、第２制御部３２４は、例えば、最上位ビットが「１」である場合に周波数カウンタ値が周波数所定値以上であると判定する。この場合、第２制御部３２４は、例えば、周波数カウンタ３２１がオーバーフローした場合に周波数カウンタ値が周波数カウンタ値以上であると判定してもよい。なお、周波数カウンタ値が周波数所定値以上になる場合とは、立ち上がりエッジを検出する期間が長くなり過ぎる場合であり、サブ発振器２０から適切にサブパルス信号がエッジ検出部３２２に入力されていない場合である。このため、第２制御部３２４は、周波数カウンタ値が周波数所定値以上であると判定した場合には（ステップＳ２０５：ＹＥＳ）、ステップＳ２０６にて、サブ発振器２０の動作が極めて遅くなっている（すなわち、所定速度より遅くなっている）ことによる動作速度の異常が発生していると判定する。

【0067】

以上説明した本実施形態によれば、第１カウンタ３１、第２カウンタ３２、および制御部３３を備えているため、上記第１実施形態と同様の効果を得ることができる。

【0068】

（１）本実施形態では、第２異常判定部３２０を備えている。第２異常判定部３２０は、周波数カウンタ３２１、エッジ検出部３２２、ラッチ回路部３２３、第２制御部３２４等を備え、第２制御部３２４は、周波数カウンタのカウンタ値が閾値範囲外であると判定した場合、メインパルス信号に周波数ずれが発生していると判定する。つまり、本実施形態によれば、メイン発振器１０の周波数ずれも検出することができる。

【0069】

また、第２異常判定部３２０は、周波数カウンタ３２１、エッジ検出部３２２、ラッチ回路部３２３、第２制御部３２４等を備える簡素な構成により、メイン発振器１０から出力されるメインパルス信号の周波数ずれを検出できる。このため、第２異常判定部３２０は、アナログ処理が中心となるため、デジタル処理で異常判定を行う場合と比較して、処理時間の短縮化を図ることができる。

【0070】

（２）本実施形態では、第２異常判定部３２０は、上記の構成とされていることにより、周波数カウンタ値に基づいてサブ発振器２０の動作速度に関する異常判定を行うこともできる。

【0071】

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【0072】

例えば、上記各実施形態において、各カウンタのビット数、各カウンタ用所定値、各所定値、分周回路部の構成等は適宜変更可能である。また、上記第３実施形態において、閾値範囲は適宜変更可能である。

【0073】

さらに、上記第３実施形態では、周波数ズレが発生している場合に周波数カウンタ値が周波数所定値以上であるか否かを判定する例について説明した。しかしながら、周波数カウンタ値が周波数所定値であるか否かの判定は、周波数ズレが発生しているか否かに関わらずに行うようにしてもよい。また、上記第３実施形態では、第１異常判定部３１０にてメイン発振器１０およびサブ発振器２０の動作停止に関する異常が判定されるため、周波数カウンタ値が周波数所定値であるか否かの判定を行わないようにしてもよい。

【0074】

そして、上記各実施形態を組み合わせることもできる。例えば、上記第２実施形態を上記第３、上記第４実施形態を組み合わせ、制御部３３の判定方法を変更するようにしてもよい。また、上記第３実施形態に上記第４実施形態を組み合わせ、第１異常判定部３１０に第３カウンタ３４を備えるようにしてもよい。

【0075】

本開示に記載の制御部及びその手法は、コンピュータプログラムにより具体化された一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリーを構成することによって提供された専用コンピュータにより、実現されてもよい。あるいは、本開示に記載の制御部及びその手法は、一つ以上の専用ハードウエア論理回路によってプロセッサを構成することによって提供された専用コンピュータにより、実現されてもよい。もしくは、本開示に記載の制御部及びその手法は、一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリーと一つ以上のハードウエア論理回路によって構成されたプロセッサとの組み合わせにより構成された一つ以上の専用コンピュータにより、実現されてもよい。また、コンピュータプログラムは、コンピュータにより実行されるインストラクションとして、コンピュータ読み取り可能な非遷移有形記録媒体に記憶されていてもよい。

【符号の説明】

【0076】

１０ メイン発振器
２０ サブ発振器
３０ 異常判定部
３１、３１１ 第１カウンタ
３２、３１２ 第２カウンタ
３３、３１３ 制御部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】