特許 7435968 集積回路装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-13

(45)【発行日】2024-02-21

(54)【発明の名称】集積回路装置

(51)【国際特許分類】

   G05F 1/56 20060101AFI20240214BHJP

【ＦＩ】

G05F1/56 310V

【請求項の数】 9

(21)【出願番号】P 2019137128

(22)【出願日】2019-07-25

(65)【公開番号】P2021022067

(43)【公開日】2021-02-18

【審査請求日】2022-06-17

(73)【特許権者】

【識別番号】000114215

【氏名又は名称】ミネベアミツミ株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】山本 康介

【審査官】柳下 勝幸

(56)【参考文献】

【文献】特開２００４－１３３８００（ＪＰ，Ａ）

【文献】特開２００６－１３３９３５（ＪＰ，Ａ）

【文献】特開平０６－１６８０３８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０５Ｆ １／５６

(57)【特許請求の範囲】

【請求項1】

第１レギュレート電圧を生成する第１レギュレータ回路と、
第２レギュレート電圧を生成する第２レギュレータ回路と、
前記第１レギュレータ回路と前記第２レギュレータ回路とを択一的に選択して一方をオン状態、他方をオフ状態とする制御回路と、
前記第１レギュレータ回路に接続された電圧監視回路と、を有し、
前記制御回路は、負荷が所定の負荷電流以上である場合に前記第２レギュレータ回路をオフ状態からオン状態へ遷移させ、前記電圧監視回路により前記第２レギュレート電圧が基準値に達したことが検出された場合に、前記第１レギュレータ回路がオフ状態となり、前記負荷に前記第２レギュレート電圧を供給することを特徴とする集積回路装置。

【請求項2】

前記第２レギュレータ回路は、前記第１レギュレータ回路よりも消費電力が大きく、
前記第２レギュレート電圧は、前記第１レギュレート電圧と比較して、重負荷時の電圧変動率が低いことを特徴とする請求項１に記載の集積回路装置。

【請求項3】

前記負荷が前記所定の負荷電流未満である場合に前記第１レギュレータ回路をオン状態とすることを特徴とする請求項１又は請求項２に記載の集積回路装置。

【請求項4】

前記第１レギュレータ回路は、第１回路部と第１出力段とを有し、
前記制御回路は、前記第１レギュレータ回路をオフ状態とする場合に、前記第１レギュレータ回路の前記第１出力段のみをオフ状態とすることを特徴とする請求項１乃至３のいずれか１項に記載の集積回路装置。

【請求項5】

前記制御回路は、前記第２レギュレータ回路をオン状態からオフ状態へ遷移させる際に、
前記第１レギュレータ回路の前記第１出力段をオン状態とすることを特徴とする請求項４に記載の集積回路装置。

【請求項6】

外部より電源電圧が印加され、内部において電源電圧の立ち上りが完了した後、前記制御回路は、前記第１レギュレータ回路をオフ状態からオン状態へと遷移させ、かつ前記第２レギュレータ回路をオフ状態とし、前記第１レギュレート電圧が所定の電圧に到達するまでは起動状態とすることを特徴とする請求項１乃至５のいずれか１項に記載の集積回路装置。

【請求項7】

前記第１レギュレータ回路及び前記第２レギュレータ回路は、それぞれリニアレギュレータであることを特徴とする請求項１乃至６のいずれか１項に記載の集積回路装置。

【請求項8】

センサが接続され、前記センサを駆動してセンサ値を取得するアナログ回路を有することを特徴とする請求項３乃至７のいずれか１項に記載の集積回路装置。

【請求項9】

前記センサ値を取得するアクティブ時は前記所定の負荷電流以上である場合に相当し、前記センサ値を取得しないスリープ時は前記所定の負荷電流未満である場合に相当することを特徴とする請求項８に記載の集積回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、集積回路装置に関する。

【背景技術】

【0002】

一般に半導体集積回路装置は、当該装置の微細化に伴ってトランジスタの耐性が低下することから、電源電圧からトランジスタの耐性に応じた内部電圧を生成するためにレギュレータ回路が内蔵している。また、レギュレータ回路は、当該装置内での内部電圧の変動を抑える（例えば、特許文献１参照）。

【0003】

このようなレギュレータ回路を内蔵した集積回路装置は、例えば、ＭＥＭＳ（Micro-Electro-Mechanical Systems）センサを駆動し、当該センサからの出力信号を信号処理するセンサ用集積回路装置として用いられる。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１４－１０６９９０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に記載の集積回路装置では、レギュレータ回路は、内部電圧を供給する負荷回路の負荷に応じた電流能力を有する必要がある。

【0006】

また、特許文献１に記載の集積回路装置の構成では、レギュレータ回路が内部電圧を供給する負荷回路の負荷は、当該装置の動作状態に応じて異なり、アクティブ時の負荷はスリープ時よりも重負荷になることから、レギュレータ回路を、アクティブ時の負荷に耐え得る電流能力を有するように設計する必要がある。

【0007】

しかし、レギュレータ回路は、電流能力が大きいほど消費電力が大きくなるため、アクティブ時の負荷に耐える電流能力を有するようにレギュレータ回路を設計した場合には、スリープ時には電力が無駄に消費されてしまうという問題がある。

【0008】

本発明は、レギュレータ回路を内蔵した集積回路装置において、無駄な電力の消費を抑えることを目的としている。

【課題を解決するための手段】

【0009】

開示の技術は、第１レギュレート電圧を生成する第１レギュレータ回路と、第２レギュレート電圧を生成する第２レギュレータ回路と、前記第１レギュレータ回路と前記第２レギュレータ回路とを択一的に選択して一方をオン状態、他方をオフ状態とする制御回路と、を有し、前記制御回路は、負荷が所定の負荷電流以上である場合に前記第２レギュレータ回路をオン状態とし、負荷が前記所定の負荷電流未満である場合に前記第１レギュレータ回路をオン状態とすることを特徴とする集積回路装置である。

【発明の効果】

【0010】

本発明によれば、レギュレータ回路を内蔵した集積回路装置において、無駄な電力の消費を抑えることができる。

【図面の簡単な説明】

【0011】

【図1】本発明の一実施形態に係る集積回路装置の構成を示すブロック図である。

【図2】第２アナログ回路、第１デジタル回路、第２デジタル回路、及びセンサの詳細を例示する図である。

【図3】第１レギュレータ回路及び第２レギュレータ回路の構成を示すブロック図である。

【図4】第１レギュレータ回路及び第２レギュレータ回路を構成するリニアレギュレータを示す回路図である。

【図5】消費電力が小さい第１レギュレータ回路の動作を例示する図である。

【図6】消費電力が大きい第２レギュレータ回路の動作を例示する図である。

【図7】第１レギュレータ回路及び第２レギュレータ回路の動作タイミングを説明するタイミング図である。

【図8】アクティブ時における動作の詳細を説明する図である。

【図9】各動作状態における各回路の状態を示す図である。

【発明を実施するための形態】

【0012】

以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。

【0013】

＜実施形態＞
図１は、本発明の一実施形態に係る集積回路装置の構成を示すブロック図である。図１に示すように、集積回路装置１００は、センサ２００の駆動と、センサ２００からのアナログのセンサ信号を調整するアナログフロントエンド（ＡＦＥ）である。集積回路装置１００は、マイコンなどのデジタル信号処理装置（図示せず）とセンサ２００との間に接続される。集積回路装置１００は、半導体チップにより形成された半導体集積回路である。

【0014】

集積回路装置１００は、第１レギュレータ回路１１０と、第２レギュレータ回路１２０と、第１アナログ回路１３０と、第２アナログ回路１４０と、第１デジタル回路１５０と、第２デジタル回路１６０とを有する。

【0015】

第１レギュレータ回路１１０及び第２レギュレータ回路１２０は、集積回路装置１００に外部（マイコン等）から端子Ｐ１を介して供給される電源電圧ＶＤＤを降圧してレギュレート電圧ＶＲＧを生成し、これ内部電圧として集積回路装置１００内の各部へ供給する。

【0016】

詳しくは後述するが、第１レギュレータ回路１１０及び第２レギュレータ回路１２０は、リニアレギュレータである。第１レギュレータ回路１１０の消費電力は、第２レギュレータ回路１２０の消費電力よりも小さい。第１レギュレータ回路１１０及び第２レギュレータ回路１２０は、択一的に選択されて、一方がオン状態、他方がオフ状態となる。負荷が所定の負荷電流以上である場合に第２レギュレータ回路１２０がオン状態となり、負荷が所定の負荷電流未満である場合に第１レギュレータ回路１１０がオン状態となる。なお、電流検出回路で検出した負荷電流値によりレギュレータを切り替えても良い。または、動作状態による負荷の変化が事前にわかっている場合は、負荷を監視せずに負荷の動作状態に応じて制御回路によりレギュレータを切り替えても良い。

【0017】

また、第１レギュレータ回路１１０又は第２レギュレータ回路１２０により生成されるレギュレート電圧ＶＲＧは、端子Ｐ２に供給される。端子Ｐ２には、外付けの負荷容量１７０が接続されている。

【0018】

第１アナログ回路１３０は、電圧監視回路としてのパワーオンリセット（ＰＯＲ）回路やタイマーなどを有する。電圧監視回路は、電源電圧レベルが安定するまで、集積回路装置１００の全体をリセット状態のまま維持する制御を行う。電圧監視回路は、後述するアクティブ時及びスリープ時の両方において動作する。タイマーは、アクティブ時に、第２レギュレータ回路１２０に含まれるＡ／Ｄ変換回路１４３（図２参照）を間欠動作させる際に動作し、スリープ時には動作を停止する。

【0019】

第２アナログ回路１４０は、センサ２００から端子Ｐ３を介して入力されるアナログのセンサ信号を変換する処理を行う。

【0020】

図２は、第２アナログ回路１４０、第１デジタル回路１５０、第２デジタル回路１６０、及びセンサ２００の詳細を例示する図である。

【0021】

図２に示すように、センサ２００は、例えば、ＭＥＭＳセンサの一種であり、ここでは、相対湿度を計測する湿度センサとする。本実施形態では、センサ２００は、例えば、湿度に応じて静電容量が変化する湿度検出用キャパシタ２０１と、静電容量が湿度に依存せず一定である参照用キャパシタ２０２とを有する。湿度検出用キャパシタ２０１は、端子Ｐ３ａと端子Ｐ４との間に接続されている。参照用キャパシタ２０２は、端子Ｐ３ｂと端子Ｐ４との間に接続されている。端子Ｐ３ａ及び端子Ｐ３ｂは、図１に示す端子Ｐ３に対応する。

【0022】

第２アナログ回路１４０は、駆動回路１４１、ＣＶ変換回路１４２、Ａ／Ｄ変換回路１４３などを有する。駆動回路１４１は、矩形波の交流駆動信号である第１駆動信号ＤＲＶ１と、矩形波の交流駆動信号であって第１駆動信号ＤＲＶ１とは逆位相の第２駆動信号ＤＲＶ２とを生成する。駆動回路１４１は、第１駆動信号ＤＲＶ１を、端子Ｐ３ａを介して湿度検出用キャパシタ２０１に印加し、第２駆動信号ＤＲＶ２を、端子Ｐ３ｂを介して参照用キャパシタ２０２に印加する。

【0023】

以下、第１駆動信号ＤＲＶ１がハイレベルで、第２駆動信号ＤＲＶ２がローレベルである期間を第１電荷転送期間とし、第１駆動信号ＤＲＶ１がローレベルで、第２駆動信号ＤＲＶ２がハイレベルである期間を第２電荷転送期間とする。

【0024】

ＣＶ変換回路１４２は、スイッチトキャパシタ方式の電荷電圧変換回路である。ＣＶ変換回路１４２は、第１電荷転送期間にセンサ２００から出力される信号電荷と、第２電荷転送期間にセンサ２００から出力される信号電荷とをそれぞれ端子Ｐ４を介して取得する。ＣＶ変換回路１４２は、取得した各信号電荷を電圧に変換してＡ／Ｄ変換回路１４３に入力する。

【0025】

Ａ／Ｄ変換回路１４３は、差動入力方式のＡＤコンバータであって、ＣＶ変換回路１４２から入力された２つの電圧値の差分値をデジタル信号に変換して出力する。この差分値が相対湿度の測定値に相当する。Ａ／Ｄ変換回路１４３から出力されたデジタル信号は、第２デジタル回路１６０に入力される。

【0026】

第２デジタル回路１６０は、補正演算回路１６１、不揮発性記憶部１６２などを有する。補正演算回路１６１は、第２アナログ回路１４０から入力されるデジタル信号に対して補正演算を行うデジタルフィルタである。不揮発性記憶部１６２は、フラッシュメモリ等の半導体メモリであり、補正演算回路１６１により補正演算が行われたデジタル信号（センサ値）を記憶する。

【0027】

また、第２デジタル回路１６０は、第１レギュレータ回路１１０及び第２レギュレータ回路１２０に接続されている（図１参照）。図１に示すスイッチＳＷは、第１デジタル回路１５０から出力される後述するイネーブル信号ＥＮ２に応じて、オン状態又はオフ状態となる。スイッチＳＷは、後述するアクティブ時にオン状態となる。スイッチＳＷは、スリープ時におけるリーク電流を低減するために設けられている。

【0028】

第１デジタル回路１５０は、制御回路１５１、レジスタ１５２、通信回路１５３などを有する。制御回路１５１は、集積回路装置１００内の各部を制御する。第２アナログ回路１４０及び第２デジタル回路１６０は、動作が制御回路１５１により制御され、センサ値を取得するアクティブ時に動作を行い、センサ値を取得しないスリープ時には動作しない。

【0029】

レジスタ１５２は各種情報を記憶する。通信回路１５３は、Ｉ２Ｃ通信等のシリアル伝送方式の通信を行う通信回路である。通信回路１５３は、不揮発性記憶部１６２や、外部のマイコンとの間でデータ通信を行う。このように通信回路１５３が外部のマイコンとの間でと常時データ通信を行うため、第１デジタル回路１５０をスリープ時にも動作させる構成としている。

【0030】

図３は、第１レギュレータ回路１１０及び第２レギュレータ回路１２０の構成を示すブロック図である。以下、第１レギュレータ回路１１０により生成されるレギュレート電圧を第１レギュレート電圧ＶＲＧ１といい、第２レギュレータ回路１２０により生成されるレギュレート電圧を第２レギュレート電圧ＶＲＧ２という。第１レギュレート電圧ＶＲＧ１と第２レギュレート電圧ＶＲＧ２とは同一の電圧レベルである。

【0031】

図３に示すように、第１レギュレータ回路１１０は、第１回路部１１１と、第１出力段１１２とを有する。第１レギュレータ回路１１０は、リニアレギュレータである。第１レギュレータ回路１１０により生成される第１レギュレート電圧ＶＲＧ１の電圧レベルは、第１回路部１１１に接続された第１アナログ回路１３０に含まれる電圧監視回路により監視される。

【0032】

第１回路部１１１は、集積回路装置１００の動作時には常にオン状態とされる。第１出力段１１２は、第２レギュレータ回路１２０から入力されるイネーブル信号ＥＮ１に応じて、オン状態又はオフ状態となる。

【0033】

第２レギュレータ回路１２０は、第２回路部１２１と、第２出力段１２２と、ＮＡＮＤ回路１２３とを有する。第２レギュレータ回路１２０は、リニアレギュレータである。

【0034】

第２回路部１２１及び第２出力段１２２は、第１デジタル回路１５０に含まれる制御回路１５１から入力されるイネーブル信号ＥＮ２に応じて、オン状態又はオフ状態となる。

【0035】

第２回路部１２１に接続された第１アナログ回路１３０に含まれる電圧監視回路は、第２レギュレータ回路１２０により生成される第２レギュレート電圧ＶＲＧ２の電圧レベルを監視し、電圧監視回路の当該電圧レベルおよびレギュレータに供給される電流レベルに応じてパワーグッド信号生成部がパワーグッド信号ＰＧを出力する。具体的には、電圧監視回路は、第２回路部１２１及び第２出力段１２２がオン状態となり、第２レギュレート電圧ＶＲＧ２が基準値に達するまでは、パワーグッド信号ＰＧをローレベルとし、第２レギュレート電圧ＶＲＧ２が基準値に達した場合にパワーグッド信号ＰＧをハイレベルとする。

【0036】

ＮＡＮＤ回路１２３には、イネーブル信号ＥＮ２及びパワーグッド信号ＰＧが入力される。ＮＡＮＤ回路１２３は、イネーブル信号ＥＮ２とパワーグッド信号ＰＧとの否定論理積により得られるレベルのイネーブル信号ＥＮ１を出力する。

【0037】

具体的には、ＮＡＮＤ回路１２３は、イネーブル信号ＥＮ２がローレベルである場合には、パワーグッド信号ＰＧのレベルによらず、ハイレベルのイネーブル信号ＥＮ１を出力する。また、ＮＡＮＤ回路１２３は、イネーブル信号ＥＮ２がハイレベルである場合には、パワーグッド信号ＰＧがハイレベルとなるまではハイレベルのイネーブル信号ＥＮ１を出力し、パワーグッド信号ＰＧがハイレベルとなった場合にローレベルのイネーブル信号ＥＮ１を出力する。

【0038】

第１レギュレータ回路１１０の第１出力段１１２は、このローレベルのイネーブル信号ＥＮ１の入力を受けてオフ状態となる。

【0039】

図４は、第１レギュレータ回路１１０及び第２レギュレータ回路１２０を構成するリニアレギュレータを示す回路図である。リニアレギュレータは、出力トランジスタＴＲと、帰還抵抗Ｒ１，Ｒ２と、誤差増幅器としてのオペアンプＯＰとにより構成されている。

【0040】

出力トランジスタＴＲは、例えば、ＰチャネルＭＯＳ型トランジスタであり、ソース・ドレインが、電源電圧ＶＤＤの入力元である端子Ｐ１と、レギュレート電圧ＶＲＧが出力される端子Ｐ２との間に接続されている。出力トランジスタＴＲのゲートは、オペアンプＯＰの出力端子に接続されている。

【0041】

帰還抵抗Ｒ１，Ｒ２は、端子Ｐ２とグランドとの間に直列に接続されており、レギュレート電圧ＶＲＧを分圧した帰還電圧ＶｆｂをオペアンプＯＰの＋端子に入力する。オペアンプＯＰの－端子には、基準電圧源から基準電圧Ｖｒｅｆが入力される。

【0042】

オペアンプＯＰは、２つの入力端子（＋端子と－端子）の電圧差を増幅した電圧Ｖｏを出力する。出力トランジスタＴＲのゲートには、出力電圧Ｖｏが印加される。オペアンプＯＰは、基準電圧Ｖｒｅｆより帰還電圧Ｖｆｂが高い場合は出力電圧Ｖｏを下げ、基準電圧Ｖｒｅｆより帰還電圧Ｖｆｂが低い場合は出力電圧Ｖｏを上げる。

【0043】

出力電圧Ｖｏにより出力トランジスタＴＲのオン抵抗が調整されることにより、レギュレート電圧が一定の電圧レベル（目標電圧）に維持される。

【0044】

なお、出力トランジスタＴＲは、上述の第１出力段１１２及び第２出力段１２２に含まれる。オペアンプＯＰは、第１回路部１１１及び第２回路部１２１に含まれる。

【0045】

第１レギュレータ回路１１０と第２レギュレータ回路１２０とは、出力トランジスタＴＲ及びオペアンプＯＰの電流能力が異なる。第２レギュレータ回路１２０の出力トランジスタＴＲは、第１レギュレータ回路１１０の出力トランジスタＴＲよりも駆動能力が大きい。また、第２レギュレータ回路１２０のオペアンプＯＰは、第１レギュレータ回路１１０のオペアンプＯＰよりも電流が大きい。

【0046】

図５は、消費電力が小さい第１レギュレータ回路１１０の動作を例示する図である。図５（Ａ）は、オペアンプＯＰの出力電圧Ｖｏの時間変化を示している。図５（Ｂ）は、第１レギュレータ回路１１０により生成される第１レギュレート電圧ＶＲＧ１の時間変化を示している。

【0047】

第１レギュレータ回路１１０は、オペアンプＯＰの電流が小さく、かつ出力トランジスタＴＲの駆動能力が小さいことから、電源電圧ＶＤＤや負荷の変動により第１レギュレート電圧ＶＲＧ１が変動した場合に、帰還に要する時間が長い。このため、第１レギュレータ回路１１０では、出力トランジスタＴＲのゲートに印加される出力電圧Ｖｏは、図５（Ａ）に示すように、ハイレベル（Ｈ）とローレベル（Ｌ）との間で電圧レベルが大きく変化する。したがって、第１レギュレータ回路１１０は、実質的にコンパレータのような動作を行い、第１レギュレート電圧ＶＲＧ１は、図５（Ｂ）に示すように、目標電圧の間で大きく変化する。

【0048】

このように、第１レギュレータ回路１１０は、消費電力が小さいという利点を有するが、第１レギュレート電圧ＶＲＧ１の目標電圧に対する精度は低い。

【0049】

なお、第１レギュレータ回路１１０は、応答性が高くないため、端子Ｐ２に重負荷がかかると、出力トランジスタＴＲがオンする前に、第１レギュレート電圧ＶＲＧ１がリセット電圧以下まで低下してしまう可能性がある。

【0050】

図６は、消費電力が大きい第２レギュレータ回路１２０の動作を例示する図である。図６（Ａ）は、オペアンプＯＰの出力電圧Ｖｏの時間変化を示している。図６（Ｂ）は、第２レギュレータ回路１２０により生成される第２レギュレート電圧ＶＲＧ２の時間変化を示している。

【0051】

第２レギュレータ回路１２０は、第１レギュレータ回路１１０と比べて、オペアンプＯＰの電流が大きく、かつ出力トランジスタＴＲの駆動能力が大きいことから、電源電圧ＶＤＤや負荷の変動により第２レギュレート電圧ＶＲＧ２が変動した場合に帰還に要する時間が短い。このため、第２レギュレータ回路１２０では、図６（Ａ）に示すように、出力トランジスタＴＲのゲートに印加される出力電圧Ｖｏは、一定の電圧からほとんど変化しない。このため、第２レギュレート電圧ＶＲＧ２は、図６（Ｂ）に示すように、目標電圧からの変化量が小さい。すなわち、第２レギュレート電圧ＶＲＧ２は、第１レギュレート電圧ＶＲＧ１と比較して、重負荷時の電圧変動率が低い。

【0052】

このように、第２レギュレータ回路１２０は、消費電力が大きいが、第２レギュレート電圧ＶＲＧ２の目標電圧に対する精度が高く、低ノイズであるという利点がある。

【0053】

次に、第１レギュレータ回路１１０及び第２レギュレータ回路１２０の動作について説明する。図７は、第１レギュレータ回路１１０及び第２レギュレータ回路１２０の動作タイミングを説明するタイミング図である。

【0054】

図７（Ａ）は、電源電圧ＶＤＤの時間変化を例示する図である。図７（Ｂ）は、第１レギュレータ回路１１０により生成される第１レギュレート電圧ＶＲＧ１の時間変化を例示する図である。図７（Ｃ）は、第２レギュレータ回路１２０により生成される第２レギュレート電圧ＶＲＧ２の時間変化を例示する図である。図７（Ｄ）は、第１及び第２レギュレート電圧ＶＲＧ１，ＶＲＧ２が択一的に選択された結果、内部電圧として生成されるレギュレート電圧ＶＲＧの時間変化を例示する図である。

【0055】

図７（Ｅ）は、制御回路１５１から第１レギュレータ回路１１０に入力されるイネーブル信号ＥＮ２の時間変化を例示する図である。図７（Ｆ）は、第１レギュレータ回路１１０の電圧監視回路により生成されるパワーグッド信号ＰＧの時間変化を例示する図である。図７（Ｇ）は、第２レギュレータ回路１２０から第１レギュレータ回路１１０に入力されるイネーブル信号ＥＮ１の時間変化を例示する図である。図７（Ｈ）は、端子Ｐ２に接続された負荷に流れる負荷電流（ＶＲＧ負荷電流）を例示する図である。

【0056】

第１レギュレータ回路１１０及び第２レギュレータ回路１２０は、制御回路１５１により制御される。外部装置から集積回路装置１００に電源電圧ＶＤＤが印加されると、制御回路１５１は、第２レギュレータ回路１２０にローレベルのイネーブル信号ＥＮ２を供給する。制御回路１５１は、電源電圧ＶＤＤの立ち上がりが完了した後、第１レギュレータ回路１１０をオフ状態からオン状態へと遷移させ、かつ第２レギュレータ回路１２０をオフ状態とし、第１レギュレート電圧ＶＲＧ１が所定の電圧に到達するまでは起動状態とする。

【0057】

この起動状態では、イネーブル信号ＥＮ２がローレベルであるので、第２レギュレータ回路１２０は起動せずオフ状態であるが、第２レギュレータ回路１２０内のＮＡＮＤ回路１２３は、ローレベルのイネーブル信号ＥＮ２を受けて、イネーブル信号ＥＮ１をハイレベルとし、このイネーブル信号ＥＮ１を第１レギュレータ回路１１０に入力する。第１レギュレータ回路１１０は、このハイレベルのイネーブル信号ＥＮ１の入力を受けて起動する（ｔ＝ｔ２）。なお、第１レギュレータ回路１１０の第１回路部１１１は常時オン状態とされる。

【0058】

この時点で、第１レギュレータ回路１１０と第２レギュレータ回路１２０とのうち第１レギュレータ回路１１０のみが起動しているので、第１レギュレータ回路１１０により生成された第１レギュレート電圧ＶＲＧ１が内部電圧として用いられる。このとき、集積回路装置１００は、スリープ状態であり、センサ値の取得は行われない。すなわち、センサ値の取得に係る第２アナログ回路１４０及び第２デジタル回路１６０は動作しない。

【0059】

この後、スリープ状態において、制御回路１５１によりイネーブル信号ＥＮ２がハイレベルとされる（ｔ＝ｔ３）。このとき、ＮＡＮＤ回路１２３に入力されているパワーグッド信号ＰＧはローレベルであるので、ＮＡＮＤ回路１２３から出力されるイネーブル信号ＥＮ１はハイレベルのまま変化しない。

【0060】

イネーブル信号ＥＮ２がハイレベルとなることにより、第２レギュレータ回路１２０が起動する。第１アナログ回路１３０に含まれる電圧監視回路は、第２レギュレート電圧ＶＲＧ２の電圧レベルを監視し、基準電圧に達した場合にパワーグッド信号ＰＧをハイレベルとする（ｔ＝ｔ４）。パワーグッド信号ＰＧがハイレベルになると、イネーブル信号ＥＮ２がハイレベルであるので、ＮＡＮＤ回路１２３から出力されるイネーブル信号ＥＮ１はローレベルに変化する。

【0061】

第１レギュレータ回路１１０に入力されるイネーブル信号ＥＮ１がローレベルとなることにより、第１レギュレータ回路１１０の第１出力段１１２がオフ状態となる。これにより、第２レギュレータ回路１２０により生成された第２レギュレート電圧ＶＲＧ２が内部電圧として用いられる。このとき、集積回路装置１００は、アクティブ状態となり、制御回路１５１により、第２アナログ回路１４０及び第２デジタル回路１６０がオン状態とされて、センサ値の取得が行われる。

【0062】

この後、イネーブル信号ＥＮ２がローレベルとなることにより（ｔ＝ｔ５）、第２レギュレータ回路１２０の動作が停止するとともに、ＮＡＮＤ回路１２３から出力されるイネーブル信号ＥＮ１がハイレベルとなって、第１レギュレータ回路１１０の第１出力段１１２がオン状態となる。これにより、集積回路装置１００は、再びスリープ状態となって、第１レギュレータ回路１１０により生成された第１レギュレート電圧ＶＲＧ１が内部電圧として用いられる。

【0063】

図８は、アクティブ時における動作の詳細を説明する図である。図８（Ａ）は、アクティブ時にＶＲＧ負荷電流の変動を例示する図である。

【0064】

図８に示すように、図７で示したアクティブ期間（ｔ４からｔ５までの期間）は、Ａ／Ｄ変換回路１４３が動作を行うアクティブ期間と、Ａ／Ｄ変換回路１４３が動作を停止するスタンバイ期間とに分けられる。スタンバイ期間は、第１アナログ回路１３０に含まれるタイマーによって計時が行われる。スタンバイ期間の長さやアクティブ期間の数は、設定により適宜変更される。

【0065】

ＶＲＧ負荷電流は、Ａ／Ｄ変換回路１４３が動作を行うアクティブ期間に増大し、スタンバイ期間には低下することから、タイマーを用いてＡ／Ｄ変換回路１４３を間欠動作させることにより、消費電力の低減を図っている。

【0066】

図９は、各動作状態における各回路の状態を示す図である。スリープ状態では、第１レギュレータ回路１１０、第１アナログ回路１３０の電圧監視回路（ＰＯＲ回路）、及び第１デジタル回路１５０のみがオン状態となる。スリープ状態では、高精度で低ノイズの内部電圧は要求されないので、消費電力が低い第１レギュレータ回路１１０がオン状態とされて第１レギュレート電圧ＶＲＧ１が内部電圧として用いられる。

【0067】

アクティブ状態では、第２レギュレータ回路１２０、第１アナログ回路１３０の電圧監視回路（ＰＯＲ回路）、第２アナログ回路１４０、第１デジタル回路１５０、及び第２デジタル回路１６０がオン状態となる。アクティブ状態は、主にセンサ値を取得する期間であって、高精度で低ノイズの内部電圧が要求されるので、第２レギュレータ回路１２０がオン状態とされて、高精度で低ノイズの第２レギュレート電圧ＶＲＧ２が内部電圧として用いられる。

【0068】

また、スタンバイ状態では、第２レギュレータ回路１２０、第１アナログ回路１３０の電圧監視回路（ＰＯＲ回路）、第１アナログ回路１３０のタイマー、及び第１デジタル回路１５０がオン状態となる。スタンバイ状態においても第２レギュレート電圧ＶＲＧ２が内部電圧として用いられる。

【0069】

このように、本実施形態に係る集積回路装置１００では、アクティブ時（アクティブ時及びスタンバイ時）には高精度で低ノイズの第２レギュレート電圧ＶＲＧ２を生成する第２レギュレータ回路１２０が選択され、スリープ時には消費電力が低い第１レギュレータ回路１１０が選択されるので、無駄な電力の消費が抑えられる。

【0070】

以上のように、第１レギュレータ回路１１０と第２レギュレータ回路１２０とは、排他的にいずれか一方が選択されるが、図７に示すように、スリープ状態からアクティブ状態に遷移する期間（ｔ３からｔ４までの期間）には、イネーブル信号ＥＮ１，ＥＮ２が共にハイレベルとされ、第１レギュレータ回路１１０と第２レギュレータ回路１２０が共に動作している。

【0071】

これは、第２レギュレータ回路１２０をオンとすると同時に第１レギュレータ回路１１０をオフとすると、負荷電流が増大することにより第１レギュレート電圧ＶＲＧ１が低下し、内部電圧がリセット電圧以下まで降下してしまう可能性があるためである。このため、本実施形態では、第２レギュレート電圧ＶＲＧ２が立ち上がった後に、第１レギュレータ回路１１０をオフ状態とするように、スリープ状態からアクティブ状態に遷移する際に、第１レギュレータ回路１１０と第２レギュレータ回路１２０が共に動作させている。

【0072】

なお、アクティブ状態からスリープ状態に遷移する際には（ｔ＝ｔ５）、第２レギュレータ回路１２０をオフとすると同時に第１レギュレータ回路１１０をオンとしている。これは、この場合には負荷電流が瞬時に減少し、内部電圧がリセット電圧以下まで降下することがないためである。また、第１レギュレータ回路１１０は、アクティブ期間（ｔ４からｔ５までの期間）では第１出力段１１２のみがオフとされているので、オンとされた場合に復帰に要する時間が短いことも一つの理由である。

【0073】

なお、上記実施形態では、図１に示すように、制御回路１５１が第２レギュレータ回路１２０にイネーブル信号ＥＮ２を供給し、第２レギュレータ回路１２０が第１レギュレータ回路１１０にイネーブル信号ＥＮ１を供給しているが、制御回路１５１が第１レギュレータ回路１１０と第２レギュレータ回路１２０とのそれぞれに、図７に示すタイミングでイネーブル信号ＥＮ１及びイネーブル信号ＥＮ２を供給してもよい。

【0074】

また、上記実施形態では、センサ２００を湿度センサとしているが、センサ２００は湿度センサに限られず、圧力センサ、温度センサ、気流センサなどであってもよい。

【0075】

以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。

【符号の説明】

【0076】

１００ 集積回路装置、１１０ 第１レギュレータ回路、１１１ 第１回路部、１１２ 第１出力段、１２０ 第２レギュレータ回路、１２１ 第２回路部、１２２ 第２出力段、１２３ ＮＡＮＤ回路、１３０ 第１アナログ回路、１４０ 第２アナログ回路、１４３ Ａ／Ｄ変換回路、１５０ 第１デジタル回路、１５１ 制御回路、１５２ レジスタ、１５３ 通信回路、１６０ 第２デジタル回路、１６１ 補正演算回路、１６２ 不揮発性記憶部、１７０ 負荷容量、２００ センサ、２０１ 湿度検出用キャパシタ、２０２ 参照用キャパシタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】