特許 7436489 ディープトレンチ絶縁及びトレンチコンデンサを備える半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-13

(45)【発行日】2024-02-21

(54)【発明の名称】ディープトレンチ絶縁及びトレンチコンデンサを備える半導体デバイス

(51)【国際特許分類】

   H01L 21/76 20060101AFI20240214BHJP

   H01L 21/822 20060101ALI20240214BHJP

   H01L 27/04 20060101ALI20240214BHJP

   H01L 21/336 20060101ALI20240214BHJP

   H01L 29/786 20060101ALI20240214BHJP

   H01L 21/265 20060101ALI20240214BHJP

   H01L 21/8234 20060101ALI20240214BHJP

   H01L 27/06 20060101ALI20240214BHJP

   H01L 27/088 20060101ALI20240214BHJP

【ＦＩ】

H01L21/76 L

H01L27/04 C

H01L29/78 626C

H01L29/78 621

H01L21/265 R

H01L21/265 V

H01L27/06 102A

H01L27/088 D

【請求項の数】 20

(21)【出願番号】P 2021537946

(86)(22)【出願日】2019-12-17

(65)【公表番号】

(43)【公表日】2022-03-03

(86)【国際出願番号】 US2019066918

(87)【国際公開番号】W WO2020139631

(87)【国際公開日】2020-07-02

【審査請求日】2022-12-10

(31)【優先権主張番号】16/232,322

(32)【優先日】2018-12-26

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(73)【特許権者】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ合同会社

(72)【発明者】

【氏名】ビンホワ フー

(72)【発明者】

【氏名】アレクセイ サドブニコフ

(72)【発明者】

【氏名】アッバス アリ

(72)【発明者】

【氏名】ヤンビャオ パン

(72)【発明者】

【氏名】ステファン ヘルツァー

【審査官】宇多川 勉

(56)【参考文献】

【文献】米国特許出願公開第２０１４／０３１９６０４（ＵＳ，Ａ１）

【文献】特表２０１８－５０３９７６（ＪＰ，Ａ）

【文献】特開２００８－１４０８２４（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／０２４７９９６（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１８／００５３７６５（ＵＳ，Ａ１）

【文献】特開平０４－２０９５５１（ＪＰ，Ａ）

【文献】特表２００７－５２２６５０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／０１３０８６９（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／７６

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／２６５

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

半導体デバイスであって、
半導体構造であって、
第１の導電型の多数キャリアドーパントを含む半導体表面層と、
第２の導電型の多数キャリアドーパントを含む埋込み層とを含む、前記半導体構造、
前記半導体表面層の上に延在するメタライゼーション構造、及び
絶縁構造、
を含み、
前記絶縁構造が、
前記半導体構造を介して前記埋込み層まで延在する第１のトレンチと、
前記半導体表面層から前記埋込み層まで前記第１のトレンチの側壁に沿って延在する第１の誘電体ライナと、
前記第１の導電型の多数キャリアドーパントを含む第１のポリシリコンであって、前記第１の誘電体ライナの内部を延在し、前記第１のトレンチを前記半導体表面層の頂部側まで充填する前記第１のポリシリコンと、
前記第２の導電型の多数キャリアドーパントを含む第１の深ドープ領域であって、前記第１のトレンチを囲み、前記半導体表面層から前記埋込み層まで延在する前記第１の深ドープ領域と、
前記第１のポリシリコンを前記第１の深ドープ領域に接続する前記メタライゼーション構造の第１の導電性特徴と、
を含む、
半導体デバイス。

【請求項2】

請求項１に記載の半導体デバイスであって、
コンデンサをさらに含み、
前記コンデンサが、
前記半導体構造を介して前記埋込み層まで延在する第２のトレンチと、
前記半導体表面層から前記埋込み層まで前記第２のトレンチの側壁に沿って延在する第２の誘電体ライナと、
前記第１の導電型の多数キャリアドーパントを含む第２のポリシリコンであって、前記第２の誘電体ライナの内部を延在し、前記第２のトレンチを前記半導体表面層の頂部側まで充填する前記第２のポリシリコンと、
前記第２の導電型の多数キャリアドーパントを含む第２の深ドープ領域であって、前記第２のトレンチを囲み、前記半導体表面層から前記埋込み層まで延在する第２の深ドープ領域と、
第１のコンデンサプレートを形成するために前記第２のポリシリコンに接続されるメタライゼーション構造の第２の導電性特徴と、
第２のコンデンサプレートを形成するために前記第２の深ドープ領域に接続される前記メタライゼーション構造のさらなる導電性特徴と、
を含む、
半導体デバイス。

【請求項3】

請求項２に記載の半導体デバイスであって、前記第１のトレンチが第１の深さを有し、前記第２のトレンチが第２の深さを有し、前記第１の深さが前記第２の深さよりも大きい、半導体デバイス。

【請求項4】

請求項３に記載の半導体デバイスであって、前記第１のトレンチが第１の幅を有し、前記第２のトレンチが第２の幅を有し、前記第１の幅が前記第２の幅よりも大きい、半導体デバイス。

【請求項5】

請求項２に記載の半導体デバイスであって、前記第１のトレンチが第１の幅を有し、前記第２のトレンチが第２の幅を有し、前記第１の幅が前記第２の幅よりも大きい、半導体デバイス。

【請求項6】

請求項２に記載の半導体デバイスであって、
前記第１の誘電体ライナが、
前記半導体表面層から前記埋込み層まで前記第１のトレンチの前記側壁に沿って延在する第１の酸化物層、
前記半導体表面層から前記埋込み層まで前記第１の酸化物層に沿って延在する窒化物層、及び
前記半導体表面層から前記埋込み層まで前記窒化物層に沿って延びる第２の酸化物層、
を含み、
前記第２の誘電体ライナが、
前記半導体表面層から前記埋込み層まで前記第２のトレンチの前記側壁に沿って延在する第３の酸化物層、
前記半導体表面層から前記埋込み層まで前記第３の酸化物層に沿って延在する第２の窒化物層、及び
前記半導体表面層から前記埋込み層まで前記第２の窒化物層に沿って延在する第４の酸化物層、
を含む、
半導体デバイス。

【請求項7】

請求項２に記載の半導体デバイスであって、前記コンデンサが、
前記半導体構造を介して前記埋込み層まで延在する複数の第２のトレンチであって、前記複数の第２のトレンチの各々が、前記第２の深ドープ領域によって囲まれ、前記半導体表面層から前記埋込み層までの前記第２のトレンチの側壁に沿って延在する対応する第２の誘電体ライナを含む、前記複数の第２のトレンチ、及び
前記第１の導電型の多数キャリアドーパントを含む対応する第２のポリシリコンであって、前記第２の誘電体ライナの内部に延在し、前記第２のトレンチを前記半導体表面層の前記頂部側まで充填する、前記第２のポリシリコン、
を含む、半導体デバイス。

【請求項8】

請求項７に記載の半導体デバイスであって、前記コンデンサが、前記第２の導電型の多数キャリアドーパントを有する浅い注入領域であって、前記第２の深ドープ領域内の前記複数の第２のトレンチ間の前記半導体表面層において延在する、前記浅い注入領域をさらに含む、半導体デバイス。

【請求項9】

請求項１に記載の半導体デバイスであって、前記第１の誘電体ライナが、
前記半導体表面層から前記埋込み層まで前記第１のトレンチの前記側壁に沿って延在する第１の酸化物層、
前記半導体表面層から前記埋込み層まで前記第１の酸化物層に沿って延在する窒化物層、及び
前記半導体表面層から前記埋込み層まで前記窒化物層に沿って延在する第２の酸化物層、
を含む、半導体デバイス。

【請求項10】

請求項１に記載の半導体デバイスであって、前記第２の導電型の多数キャリアドーパントを有する浅い注入領域であって、前記第１の深ドープ領域内の前記第１のトレンチの側部に沿って前記半導体表面層において延在する、前記浅い注入領域をさらに含む、半導体デバイス。

【請求項11】

半導体デバイスにおいて絶縁構造を作製する方法であって、
半導体構造内にトレンチを形成することであって、前記トレンチが、第１の導電型の多数キャリアドーパントを含む半導体表面層を介して、第２の導電型の多数キャリアドーパントを含む埋込み層まで延在する、前記トレンチを形成すること、
前記第２の導電型の多数キャリアドーパントを前記トレンチに注入して、前記トレンチを囲み前記半導体表面層から前記埋込み層まで延在する深ドープ領域を形成する、注入プロセスを実施すること、
前記トレンチの側壁上に誘電体ライナを堆積させる堆積プロセスを実施すること、
ポリシリコンを堆積させて前記トレンチを充填する堆積プロセスを実施すること、及び
前記半導体表面層の上を延在するメタライゼーション構造の導電性特徴を形成することであって、前記導電性特徴が前記ポリシリコンを前記深ドープ領域に接続して絶縁構造を形成する、前記導電性特徴を形成すること、
を含む、方法。

【請求項12】

請求項１１に記載の方法であって、前記誘電体ライナを堆積させる前記堆積プロセスを実施することが、
前記トレンチの前記側壁上に第１の酸化物層を堆積させる第１の堆積プロセスを実施すること、
前記第１の酸化物層上に窒化物層を堆積させる第２の堆積プロセスを実施すること、及び
前記窒化物層上に第２の酸化物層を堆積させる第３の堆積プロセスを実施すること、
を含む、方法。

【請求項13】

請求項１２に記載の方法であって、前記第２の導電型の多数キャリアドーパントを前記半導体表面層に注入して、前記深ドープ領域内の前記トレンチの側部に沿って延在する浅い注入領域を形成する注入プロセスを実施すること、をさらに含む方法。

【請求項14】

請求項１１に記載の方法であって、前記第２の導電型の多数キャリアドーパントを前記半導体表面層に注入して、前記深ドープ領域内の前記トレンチの側部に沿って延在する浅い注入領域を形成する注入プロセスを実施すること、をさらに含む方法。

【請求項15】

半導体デバイスを作製する方法であって、
半導体構造の頂部表面にレジスト層を形成することであって、前記半導体構造が第１の導電型の多数キャリアドーパントを有する半導体表面層と、第２の導電型の多数キャリアドーパントを有する埋込み層とを含み、前記レジスト層が第１の開口及び第２の開口を含む、前記レジスト層を形成すること、
前記第１の開口を介してエッチングして前記半導体表面層を介して前記埋込み層まで延在する第１のトレンチを形成し、前記第２の開口を介してエッチングして前記半導体表面層を介して前記埋込み層まで延在する第２のトレンチを形成する、エッチングプロセスを実施すること、
前記第２の導電型の多数キャリアドーパントを前記第１の開口を介して注入して、前記第１のトレンチを囲み前記半導体表面層から前記埋込み層まで延在する第１の深ドープ領域を形成し、前記第２の導電型の多数キャリアドーパントを前記第２の開口を介して注入して、前記第２のトレンチを囲み前記半導体表面層から前記埋込み層まで延在する第２の深ドープ領域を形成する、注入プロセスを実施すること、
前記第１のトレンチの側壁上に前記第１の開口を介して第１の誘電体ライナを堆積させ、前記第２のトレンチの側壁上に前記第２の開口を介して第２の誘電体ライナを堆積させる、堆積プロセスを実施すること、
前記第１の開口を介して第１のポリシリコンを堆積させて前記第１のトレンチを充填し、前記第２の開口を介して第２のポリシリコンを堆積させて前記第２のトレンチを充填する、別の堆積プロセスを実施すること、及び
前記半導体表面層の上を延在するメタライゼーション構造の第１の導電性特徴を形成することであって、前記第１の導電性特徴が前記第１のポリシリコンを前記第１の深ドープ領域に接続して絶縁構造を形成する、前記第１の導電性特徴を形成すること、
前記メタライゼーション構造の第２の導電性特徴を形成することであって、前記第２の導電性特徴が前記第２のポリシリコンに接続して第１のコンデンサプレートを形成する、前記第２の導電性特徴を形成すること、及び
前記メタライゼーション構造のさらなる導電性特徴を形成することであって、前記さらなる導電性特徴が前記第２の深ドープ領域に接続して第２のコンデンサプレートを形成する、前記さらなる導電性特徴を形成すること、
を含む、方法。

【請求項16】

請求項１５に記載の方法であって、前記第１及び第２の誘電体ライナを堆積させる前記堆積プロセスを実施することが、
前記第１及び第２のトレンチの前記側壁上に前記第１及び第２の開口を介して第１の酸化物層を堆積させる第１の堆積プロセスを実施すること、
前記第１の酸化物層上に前記第１及び第２の開口を介して窒化物層を堆積させる第２の堆積プロセスを実施すること、及び
前記窒化物層上に前記第１及び第２の開口を介して第２の酸化物層を堆積させる第３の堆積プロセスを実施すること、
を含む、方法。

【請求項17】

請求項１５に記載の方法であって、前記レジスト層を形成することが、前記第１の開口を第１の幅でパターニングすること、及び前記第２の開口を第２の幅でパターン化することを含み、前記第１の幅が前記第２の幅よりも大きい、方法。

【請求項18】

請求項１７に記載の方法であって、前記第１のトレンチが第１の深さを有し、前記第２のトレンチが第２の深さを有し、前記第１の深さが前記第２の深さよりも大きい、方法。

【請求項19】

請求項１５に記載の方法であって、前記第１のトレンチが第１の深さを有し、前記第２のトレンチが第２の深さを有し、前記第１の深さが前記第２の深さよりも大きい、方法。

【請求項20】

請求項１５に記載の方法であって、前記第２の導電型の多数キャリアドーパントを前記半導体表面層に注入して、前記深ドープ領域内の前記第１のトレンチの側部に沿って延在する浅い注入領域を形成する注入プロセスを実施することをさらに含む方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、絶縁構造及びコンデンサを備えた半導体デバイスに関する。

【背景技術】

【0002】

絶縁構造は、集積回路において、一つ又は複数のトランジスタ或いは他の回路構成要素に電気的に絶縁された能動領域を提供し、単一ＩＣ上で異なる電源ドメイン（例えば、高電圧回路及び低電圧回路）の使用を可能にするために用いられる。ディープトレンチ絶縁は絶縁構造の一形態である。ディープトレンチは、集積回路のトレンチコンデンサを形成するためにも使用される。半導体デバイスの作製プロセスの中には、トレンチ絶縁及びトレンチコンデンサを別々に製造するものがあり、そのため、別々のマスキング及び他のプロセス工程が必要となり、コスト及びプロセスの複雑さが増大する。

【発明の概要】

【0003】

この概要は、下記でさらに図示及び説明される概念を紹介するものであり、特許請求される主題の範囲を限定するものではない。説明される態様は、半導体デバイス及びその作製方法を含む。例示の半導体デバイスが絶縁構造およびトレンチコンデンサを含み、絶縁構造およびトレンチコンデンサは、対応する第１及び第２のトレンチをエッチングするための単一レジストマスクを用いて形成される。一例において、トレンチは、トレンチ側壁上に形成される誘電体ライナを含み、ポリシリコンで充填される。深ドープ領域がトレンチの周りを延在する。一例において、トレンチ及び深ドープ領域は、半導体構造の半導体表面層から埋込み層まで延在する。メタライゼーション構造の導電性特徴が、絶縁トレンチのポリシリコンを深ドープ領域に接続して絶縁構造を形成する。メタライゼーション構造の第２の導電性特徴が、コンデンサトレンチのポリシリコンに接続して第１のコンデンサプレートを形成し、メタライゼーション構造のさらなる導電性特徴が、コンデンサトレンチの周りの深ドープ領域に接続されて第２のコンデンサプレートを形成する。一例において、絶縁トレンチ幅はコンデンサトレンチ幅とは異なる。一例において、絶縁トレンチ及びコンデンサトレンチは異なる深さを有する。一例において、トレンチは、酸化物‐窒化物‐酸化物（ＯＮＯ）サブ層などの多層誘電体ライナを含む。一例において、コンデンサは、第２の深ドープ領域に囲まれ、対応する誘電体側壁ライナ及びポリシリコン充填物を個々に含む複数のトレンチを含む。ある例において、トレンチポリシリコンはドープされる。一例は、深ドープ領域内の絶縁トレンチの側部に沿って半導体表面層内を延在する浅い注入領域も含む。

【0004】

半導体デバイスに絶縁構造を作製するための方法を説明する。例示の方法は、半導体構造にトレンチを形成すること、トレンチを囲む深ドープ領域を形成すること、トレンチの側壁上に誘電体を形成すること、トレンチをポリシリコンで充填すること、及びメタライゼーション構造の導電性特徴を形成することであって、導電性特徴がポリシリコンを深ドープ領域に接続して絶縁構造を形成することを含む。一例において、トレンチの側壁上に第１の酸化物層を堆積させ、第１の酸化物層上に窒化物層を堆積させ、窒化物層上に第２の酸化物層を堆積させることによって、誘電体が多層誘電体ライナとして形成される。一例において、この方法は、深ドープ領域内のトレンチの側部に沿って浅い注入領域を形成することをさらに含む。

【0005】

説明される半導体デバイスの作製方法は、半導体構造の頂部表面上に第１の開口及び第２の開口を有するレジスト層を形成すること、第１のトレンチを形成するため第１の開口を介してエッチングし、第２のトレンチを形成するため第２の開口を介してエッチングすること、第１のトレンチを囲む第１の深ドープ領域を形成するため第１の開口を介してドーパントを注入し、第２のトレンチを囲む第２の深ドープ領域を形成するため第２の開口を介してドーパントを注入することを含む。この方法は更に、第１の開口及び第２の開口を介して第１の誘電体ライナを堆積させること、及び、トレンチを充填するため第１及び第２の開口を介してポリシリコンを堆積させることを含む。この方法は更に、メタライゼーション構造の第１の導電性特徴を形成することであって、第１の導電性特徴が第１のポリシリコンを第１の深ドープ領域に接続して絶縁構造を形成する、第１の導電性特徴を形成すること、メタライゼーション構造の第２の導電性特徴を形成することであって、第２の導電性特徴が第２のポリシリコンに接続して第１のコンデンサプレートを形成する、第２の導電性特徴を形成すること、及びメタライゼーション構造のさらなる導電性特徴を形成することであって、さらなる導電性特徴が第２の深ドープ領域に接続して第２のコンデンサプレートを形成する、さらなる導電性特徴を形成することを含む。一例において、レジスト層の形成は、第１の開口を第１の幅でパターニングすること、及び第２の開口をより小さな第２の幅でパターニングすることを含む。この例において、第１のトレンチは第２のトレンチよりも深い。一例において、誘電体ライナは、トレンチの側壁上に第１の酸化物層を堆積させ、第１の酸化物層上に窒化物層を堆積させ、窒化物層上に第２の酸化物層を堆積させる（又は窒化物上に酸化物を成長させて酸窒化物を形成する）堆積プロセスをマスク開口を介して実施することによって、多層構造として形成される。一例において、この方法は更に、ＯＮＯ堆積の前に、深ドープ領域内のトレンチの側部に沿って浅い注入領域を形成することを含む。

【図面の簡単な説明】

【0006】

【図1】ディープトレンチ絶縁構造及びトレンチコンデンサを含む集積回路半導体デバイスの部分断面側面図である。

【0007】

【図2】図１の半導体デバイスの一部の上面図である。

【0008】

【図3】半導体デバイスを製作するため及び半導体デバイスの絶縁構造を製作するための方法を示すフローチャートである。

【0009】

【図4】図３の方法に従った作製の様々な段階における図１及び図２の集積回路の部分断面側面図である。

【図5】図３の方法に従った作製の様々な段階における図１及び図２の集積回路の部分断面側面図である。

【図6】図３の方法に従った作製の様々な段階における図１及び図２の集積回路の部分断面側面図である。

【図7】図３の方法に従った作製の様々な段階における図１及び図２の集積回路の部分断面側面図である。

【図8】図３の方法に従った作製の様々な段階における図１及び図２の集積回路の部分断面側面図である。

【図9】図３の方法に従った作製の様々な段階における図１及び図２の集積回路の部分断面側面図である。

【図10】図３の方法に従った作製の様々な段階における図１及び図２の集積回路の部分断面側面図である。

【図11】図３の方法に従った作製の様々な段階における図１及び図２の集積回路の部分断面側面図である。

【図12】図３の方法に従った作製の様々な段階における図１及び図２の集積回路の部分断面側面図である。

【図13】図３の方法に従った作製の様々な段階における図１及び図２の集積回路の部分断面側面図である。

【図14】図３の方法に従った作製の様々な段階における図１及び図２の集積回路の部分断面側面図である。

【図15】図３の方法に従った作製の様々な段階における図１及び図２の集積回路の部分断面側面図である。

【図16】図３の方法に従った作製の様々な段階における図１及び図２の集積回路の部分断面側面図である。

【図17】図３の方法に従った作製の様々な段階における図１及び図２の集積回路の部分断面側面図である。

【図18】図３の方法に従った作製の様々な段階における図１及び図２の集積回路の部分断面側面図である。

【発明を実施するための形態】

【0010】

図面において、同様の参照数字は一貫して同様の要素を指し、様々な特徴は必ずしも一定の縮尺で描かれているとは限らない。下記の説明及び特許請求の範囲において、「含む」、「有する」、「備える」という用語又はこれらの変形は、「含む」という用語と同様に包括的であり、「含むが、～に限定されるものではない」ことを意味する。また、「結合する」という用語は、間接的又は直接的な電気又は機械接続或いはその組合せを含む。例えば、第１のデバイスが第２のデバイスと結合する又は結合される場合、この接続は、直接電気接続、又は一つ又は複数の介在するデバイス及び接続を介した間接電気接続によるものとし得る。本例の様々な特徴は、複数の電子構成要素を有する集積回路並びに単一構成要素半導体デバイス（例えば、単一トランジスタ製品、単一ダイオード製品など）を含むがこれらに限定されない、様々な異なる半導体デバイスに関連して用いられ得る。

【0011】

例示のデバイス及び作製方法は、作製時間及びコストを節約するために共用レジストマスクを用いて作製されるトレンチ絶縁及び高密度トレンチコンデンサの両方についてプロセス統合を提供する。幾つかの例において、トレンチはエッチングされ、トレンチを囲む深ドープ領域に注入が行われ、コンデンサトレンチのための開口及び絶縁構造トレンチのためのより広い開口を備えてパターン化される、厚いフォトレジスト及びハードマスクを用いてトレンチにライナが施され、充填される。説明される例は、コンデンサトレンチ構造のための第１及び第２のコンデンサプレート、並びに絶縁トレンチ構造のための接続されたポリシリコン及び深ドープ領域を提供するためのメタライゼーションレイアウト構造を提供する。説明される例は、一つのマスクを用い、ディープトレンチ側壁上への自己整合深ドープ領域注入を用いて絶縁（たとえば、ディープｎ領域）－絶縁間隔を狭くすることにより、ディープトレンチ絶縁特徴並びに高密度トレンチコンデンサの形成を容易にする。

【0012】

図１及び図２は、２つの金属酸化物半導体（ＭＯＳ）トランジスタ１０１を含む、例示の集積回路半導体デバイス１００を示す。幾つかの例において、単一トランジスタを有するスタンドアロンのディスクリートトランジスタ半導体デバイスも含まれ得る。図１のトランジスタ１０１は、単一のゲート、ソース、及びドレインフィンガ構造を有する。他の実装において、トランジスタは、ソースを中心とする構成、ドレインを中心とする構成など、中央フィンガを囲む複数のフィンガ構造を用いて構築され得る。本説明におけるディープトレンチ絶縁及びトレンチコンデンサの概念は、例えば、ＭＯＳトランジスタ、バイポーラトランジスタなどの、任意のタイプ又は形態のトランジスタと組み合わせて実装され得る。また、本説明の様々な態様が、ドレイン拡張ＭＯＳトランジスタ（図示せず）と組み合わせて用いられ得る。説明される例には、ｐドープ及び／又はｎドープ領域又は部分として特徴付けられ得る様々な半導体構造のドープ領域が含まれ、ｎ型ドーパント又はｐ型ドーパントなどの特定のタイプの多数キャリアドーパントを有する領域が含まれる。

【0013】

トランジスタ１０１は、半導体基板１０２上及び／又は半導体基板１０２内に作製される。一例における半導体基板１０２は、シリコンウェハ、シリコンオンインシュレータ（ＳＯＩ）基板、又は他の半導体構造である。一例において、基板１０２は、第１の（例えば、頂部）側１０３、その中に形成される様々な埋込み層１０４、１０６、及び第２の（例えば、底部）側１０５を備える、ｐドープシリコン基板又はウェハである。別の可能な実装において、基板１０２は、頂部表面上に形成される一つ又は複数のエピタキシャルシリコン層（図示せず）を含み、一つ又は複数の埋込み層１０４、１０６が基板のエピタキシャル層に形成されている。図示の例において、基板１０２、埋込み層１０４及び１０６、並びに上側半導体表面層（例えば、ボディ領域１０８）は、半導体構造を構成する。例示の半導体構造は、ｐ型多数キャリアドーパントを含む第１のドープ層１０６を含む。一実装において、ｐ型層は、上側又は頂部側１０７を備えたｐ型埋込み層（ＰＢＬ）を形成するためにホウ素が注入された部分を含む。半導体表面層１０８は、ｐ型埋込み層１０６の上を（例えば、直接上を）延在し、半導体構造の上側１０３を含む。例示の層１０４（例えば、ｎ型埋込み層又はＮＢＬ）はｎ型多数キャリアドーパントを含む。ＮＢＬ１０４は、垂直Ｚ方向に沿ってＰＢＬ１０６の下から第２の側１０５に向かって延在する。一例において、第１のエピタキシャルシリコン層がシリコンウェハ基板１０２の上側表面の上に形成され、第１のエピタキシャル層の全部又は一部にｎ型ドーパント（例えば、リンなど）が注入されて、ＮＢＬ１０４が形成される。この例では、第２のエピタキシャルシリコン層が第１のエピタキシャル層の上に形成され、第２のエピタキシャル層の全部又は一部にｐ型ドーパント（例えば、ホウ素など）が注入されて、上側１０７を備えたｐ型埋込み層１０６が形成される。一例において、ＰＢＬ領域１０６は、第１のＥＰＩ表面を介するイオン注入を用いて形成される。例示の表面層１０８は、ｐ型多数キャリアドーパントを有し、第１の側１０３からＺ方向に沿って下向きに延在する。

【0014】

トランジスタ１０１は、半導体構造１０２、１０４、１０６、１０８の能動領域１１０の半導体表面層１０８上又は半導体表面層１０８の中に形成される。例示の半導体表面層１０８はｐ型多数キャリアドーパントを含む。図示のデバイス１００は、半導体表面層１０８において第１の（例えば、頂部）側１０３に沿ってトランジスタ１０１を囲む外側酸化物絶縁構造１１８を含む。一例における酸化物構造１１８は、トランジスタ１０１の横方向外方に配置される浅いトレンチ絶縁（ＳＴＩ）構造の一例である。図示の例において、ＳＴＩ構造１１８は、トランジスタ１０１が形成される半導体基板１０２の能動領域１１０の端部を画定する。

【0015】

図示のデバイス１００は、ディープトレンチ絶縁構造と称するトレンチベースの絶縁構造１２０を含む。図１のディープトレンチ絶縁構造１２０は、ＳＴＩ構造１１８に隣接しており、トランジスタ１０１と、半導体構造の能動領域１１０とを横方向に包囲するか又は囲む。絶縁構造１２０は、第１の側１０３から半導体構造１０２、１０４、１０６、１０８を通して埋込み層１０４へ下向きに延在する第１のトレンチ１２１を含む。絶縁構造１２０は、ｎ型多数キャリアドーパント（例えば、リン）を有する第１の深ドープ領域１２２も含む。第１の深ドープ領域１２２は、第１のトレンチ１２１を囲み、半導体表面層１０８から埋込み層１０４まで延在する。

【0016】

絶縁構造１２０は、第１のトレンチ１２１の側壁に沿って半導体表面層１０８から埋込み層１０４まで延在する第１の誘電体ライナも含む。任意の単層又は多層誘電体ライナが使用され得る。一例において、第１の誘電体ライナは、第１の酸化物層１２３、窒化物層１２４、及び第２の酸化物層１２５を含む。第１の酸化物層１２３（例えば、二酸化ケイ素又はＳｉＯ_２）は、第１のトレンチ１２１の側壁に沿って、半導体表面層１０８から埋込み層１０４まで延在する。窒化物層１２４（例えば、窒化ケイ素又は酸窒化ケイ素）は、第１の酸化物層１２３に沿って、半導体表面層１０８から埋込み層１０４まで延在する。第２の酸化物層１２５（例えば、二酸化ケイ素又はＳｉＯ_２）は、窒化物層１２４に沿って半導体表面層１０８から埋込み層１０４まで延在する。

【0017】

絶縁構造１２０は、第１の誘電体ライナ１２３、１２４、１２５の内部を延在する第１のポリシリコン１２６も含む。第１のポリシリコン１２６は、半導体表面層１０８の頂部側１０３まで第１のトレンチ１２１を充填する。一例における第１のポリシリコン１２６はｐ型多数キャリアドーパント（例えば、ホウ素）を含む。図１および図２の例では、ディープトレンチ絶縁構造１２０は、トランジスタ１０１を横方向に囲むリング構造として形成される。図１に示すように、第１のトレンチ１２１は、第１の深さ１２７及び第１の幅１２８を有する。半導体デバイス１００は、ｎ型多数キャリアドーパントを有する浅い注入領域１２９（例えば、リンが注入された浅いｎウェル）も含む。浅い注入領域１２９は、第１の深ドープ領域１２２内の第１のトレンチ１２１の側部に沿って半導体表面層１０８内を延在する。一例において、浅い注入は、デバイス１００のトランジスタの下段（ｌｏｗｅｒ ｃａｓｅ）のｎ型ソース／ドレイン特徴（図示せず）を形成するためにも用いられる。

【0018】

図示のデバイス１００は、一つ又は複数のトレンチベースのコンデンサも含む。一例において、トレンチコンデンサ１３０は、単一トレンチを用いて構築され得る。図１および図２の例では、コンデンサ１３０は、半導体構造１０２、１０４、１０６、１０８を通して埋込み層１０４まで個々に延在する複数の第２のトレンチ１３１を含む。第２のトレンチ１３１の各々は、第２の深ドープ領域１３２によって囲まれる。図１は、第１の側１０３から半導体構造を通して埋込み層１０４まで延在する３つのトレンチ１３１を示す。第２のトレンチ１３２は、第２の深さ１３７及び第２の幅１３８を有する。第１の（絶縁）トレンチ１２１の第１の幅１２８は、図１及び図２のデバイスにおける第２の（コンデンサトレンチ）幅１３８よりも大きい。第１のトレンチ１２１の第１の幅１２８は、コンデンサトレンチ１３１の第２の幅１３８よりも大きい。一例において、第１のトレンチ１２１の第１の幅１２８は、例えば、１．３５μｍから１．６５μｍまでの、約１．５μｍであり、コンデンサトレンチ１３１の第２の幅１３８は、例えば、１．０５μｍから１．３５μｍまでの、約１．２μｍである。

【0019】

例示のコンデンサ１３０は、トレンチ１３１の各々において、第２の誘電体ライナ（例えば、層１３３、１３４、及び１３５）をさらに含む。第２の誘電体ライナは、第２のトレンチ１３１の側壁に沿って、半導体表面層１０８から埋込み層１０４まで延在する。例示の第２の誘電体ライナは、第２のトレンチ１３１の側壁に沿って半導体表面層１０８から埋込み層１０４まで延在する第３の酸化物層１３３を備えた、多層構造である。例示の第２の誘電体ライナは、第３の酸化物層１３３に沿って半導体表面層１０８から埋込み層１０４まで延在する第２の窒化物層１３４、及び、第２の窒化物層１３４に沿って半導体表面１０８から埋込み層１０４まで延在する第４の酸化物層１３５も含む。

【0020】

コンデンサ１３０は、ｎ型多数キャリアドーパント（例えば、リン）が注入される第２の深ドープ領域１３２も含む。第２の深ドープ領域１３２は、第２のトレンチ１３１を囲み、半導体表面層１０８から埋込み層１０４まで延在する。それに加えて、コンデンサ１３０は、ｐ型多数キャリアドーパント（例えば、ホウ素）を有する第２のポリシリコン１３６を含む。第２のポリシリコン１３６は、第２の誘電体ライナ１３３、１３４、１３５の内部を延在し、半導体表面層１０８の頂部表面１０３まで第２のトレンチ１３１を充填する。コンデンサ１３０は、第２の導電型の多数キャリアドーパントを有する浅い注入領域１２９も含む。浅い注入領域１２９は、第２の深ドープ領域１３２内の第２のトレンチ１３１間の半導体表面層１０８内を延在する。

【0021】

半導体デバイス１００は、半導体表面層１０８の上を延在するメタライゼーション構造を含む。メタライゼーション構造は、第１のポリシリコン１２６をトレンチベースの絶縁構造１２０のための第１の深ドープ領域１２２に接続する導電性特徴、及び第１のコンデンサプレートを形成するために第２のポリシリコン１３６に接続される第２の導電性特徴、並びに、コンデンサ１３０の第２のコンデンサプレートを形成するために第２の深ドープ領域１３２に接続されるさらなる導電性特徴を含む。メタライゼーション構造は、半導体構造の上に形成される第１の誘電体構造層１５４、及びマルチレベル上側メタライゼーション構造１５６を含む。一例において、第１の誘電体構造層１５４は、トランジスタ１０１と半導体構造の上側表面との上に配置されるプレメタル誘電体（ＰＭＤ）層である。一例において、第１の誘電体構造層１５４は、トランジスタ１０１、半導体表面層１０８、及びＳＴＩ構造１１８の上に堆積される二酸化ケイ素（ＳｉＯ_２）を含む。メタライゼーション構造１５４、１５６は、トランジスタ１０１を覆い、トランジスタのソース、ドレイン、及びゲート端子への内部及び／又は外部の電気的相互接続を提供する。

【0022】

ＰＭＤ層１５４は、トランジスタ１０１の一つ又は複数の特徴への直接電気接続（例えば、直接コンタクト、又は図示しないＣｏＳｉ_２などのケイ化物層を介する接続）を提供するコンタクト構造１６０（例えば、タングステン）を含む。ＰＭＤ材料層１５４は、図示の構造の上に形成され、その中にコンタクト構造１６０が形成されて、一つ又は複数のさらなる上側メタライゼーション層１５８及び１６４～１６８に対する電気的相互接続アクセスを提供する。一例において、ケイ化物が、トランジスタ１０１のソース、ドレイン、及びゲート電極構造の頂部表面の上、及びポリシリコン特徴１２６、１３６の頂部表面の上、並びに、深ドープ領域１２２、１３２まで形成される。ＰＭＤ層１５４のコンタクト１６０は、ポリシリコン特徴１２６、１３６に、及び絶縁構造１２０の深ドープ領域１２２、１３２並びにコンデンサ１３０に接続される。

【0023】

上側メタライゼーション構造１５６は一つ又は複数の層を含む。図示の例において、図１に示されるように、上側メタライゼーション構造１５６は、ＰＭＤ層１５４の上に形成される第１のメタライゼーション層１５８、並びに前の層の上に漸進的に形成されるさらなるメタライゼーション層１６４、１６５、１６６、１６７、及び１６８を含む。図１及び図２のデバイス１００は、単体化及びパッケージングの前のウェハ１７０として示されているが、図示の構造は、パッケージングのためにダイとして分離された後の記載された特徴を表す。例示のダイ１７０は、トランジスタ１０１などの複数の構成要素を備えた集積回路であるが、他のスタンドアロンのディスクリート半導体デバイスの実装が、単一トランジスタ、又は絶縁構造１２０及び少なくとも一つのコンデンサ１３０を備える他の電子構成要素を含み得る。

【0024】

上側メタライゼーション構造１５６は、本明細書では中間層又はレベル間誘電体（ＩＬＤ）層と称する第１の層１５８を備えた６層である。異なる実装において異なる数の層を使用し得る。一例において、第１のＩＬＤ層１５８、及び上側メタライゼーション構造１５６の他のＩＬＤ層は、二酸化ケイ素（ＳｉＯ_２）又は他の適切な誘電体材料で形成される。ある実装において、多層上側メタライゼーション構造１５６の個々の層は、導電性金属配路特徴又はライン１６２（例えば、アルミニウム、銅など）を備えた金属内誘電体（ＩＭＤ、図示せず）サブ層と、導電性コンタクト又はプラグ１６３（例えば、タングステンビア）を備えたＩＭＤサブ層に重なるＩＬＤサブ層とを含む、２段で形成される。個々のＩＭＤ及びＩＬＤサブ層は、ＳｉＯ_２ベースの誘電体材料など、任意の適切な一つ又は複数の誘電体材料で形成され得る。第１の層１５８、及び上側メタライゼーション構造１５６における後続の層は、下にある層の頂部表面に形成される、ラインと称する導電性メタライゼーション相互接続構造１６２を含む。この例では、第１の層１５８及び後続のＩＬＤ層は、個々の層のメタライゼーション特徴１６２から、上に重なるメタライゼーション層への電気接続を提供する、タングステン又はアルミニウムなどの導電性ビア１６３も含む。

【0025】

図１の例は、第１の層１５８の上に配置される第２の層１６４を含む。ＩＬＤ層１５８は、導電性相互接続構造１６２及びビア１６３を含む。構造１６２、１６３は、様々な実装において同じ金属又は異なる金属とし得る。個々の層は、シングルダマシン又はデュアルダマシンプロセスなど、任意の適切なメタライゼーション作製処理を用いて構築され得る。図示の構造は、さらなるメタライゼーションレベルを含み、これらのメタライゼーションレベルは、対応する誘電体層１６５、１６６、及び１６７、並びに最上部又は頂部メタライゼーション層１６８を備える。この例における個々の層１６５～１６８は、導電性相互接続構造１６２、及び関連するビア又はコンタクトプラグ１６３を含む。

【0026】

半導体構造、電子構成要素（例えば、トランジスタ１０１）、コンデンサ１３０、第１の誘電体構造層１５４、及び上側メタライゼーション構造１５６は、上側又は表面１７１を備えるウェハ又はダイ１７０を形成する。メタライゼーション構造１５６の上側１７１は、ウェハ又はダイ１７０の上側を形成する。頂部メタライゼーション層１６８は、最上部アルミニウムビアなどの導電性特徴１６９を含む。導電性特徴１６９は、最上部メタライゼーション層１６８の頂部においてウェハ又はダイ１７０の上側１７１の側部又は表面を含む。任意の数の導電性特徴１６９が提供され得る。導電性特徴１６９の一つ又は複数が、トランジスタ１０１のうちの一つなどの電子構成要素と電気的に結合され得る。

【0027】

一例における上側ＩＬＤ誘電体層１６８は、一つ又は複数のパッシベーション層１７３（例えば、保護オーバーコート（ＰＯ）及び／又はパッシベーション層）、例えば、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯｘＮｙ）、又は二酸化ケイ素（ＳｉＯ_２）によって覆われる。一例において、一つ又は複数のパッシベーション層１７３は、導電性特徴１６９の一部を露出させて特徴１６９の対応するコンタクト構造１７４への電気接続を可能にする、一つ又は複数の開口を含む。コンタクト構造１７４は、メタライゼーション構造１５６の上側１７１から外方に（例えば、図１７の「Ｚ」方向に沿って上方に）延在する。一例における個々のコンタクト構造１７４は、メタライゼーション構造１５６の上側１７１から外方に延在する銅などの、導電性シード層を含む。一例において、コンタクト構造１７４は、チタン（Ｔｉ）又はチタンタングステン（ＴｉＷ）を含む。

【0028】

メタライゼーション構造１５４、１５６は、第１のポリシリコン１２６を第１の深ドープ領域１２２に接続するメタライゼーション構造１５４、１５６の第１の導電性特徴１６０、１６２を含む。これにより、半導体構造の能動領域１１０をコンデンサ１３０から及びウェハ又はダイ１７０の他の領域から電気的に絶縁する絶縁トレンチ構造１２０が提供される。それに加えて、メタライゼーション構造は、第２のポリシリコン１３６に接続されて第１のコンデンサプレートを形成する第２の導電性特徴１６０、１６２、並びに第２の深ドープ領域１３２に接続されて第２のコンデンサプレートを形成するさらなる導電性特徴１６０、１６２を含む。メタライゼーション構造１５４、１５６は、第１及び第２のコンデンサプレートをウェハまたはダイ１７０内の他の回路要素に接続するための、及び／又は第１及び第２のコンデンサプレートの一方又は両方に外部接続を提供するための、さらなる導電性接続（図示せず）を可能にする。

【0029】

図２は、デバイス１００の一部の上面図を示す。図示の例において、絶縁構造１２０は、能動領域１１０の横方向周辺部の周りを延在し、コンデンサ領域の３つの側の周りをも延在する。この例において、コンデンサ領域は、複数のコンデンサトレンチ３１１を含み、そのうちの３つが図１の側面図に示されている。一例において、コンデンサトレンチ幅１３８は約１．２μｍであり、隣接するコンデンサ構造間の間隔距離は約０．６μｍである。一例において、浅いｎウェル注入（例えば、図１の領域１２９、図２には示さず）が、コンデンサ領域内に約０．１μｍ延在し、コンデンサ領域を約０．６５μｍだけ囲む。一例において、ＮＢＬ１０４は、図１に示すようにコンデンサ領域内に延在する。別の例（図示せず）において、コンデンサ領域はＮＢＬ１０４によって囲まれる。一例において、ケイ化物ブロック層（図示せず）が、コンデンサ領域を超えて約０．２５μｍ延在し、コンデンサ領域内に約０．２５５μｍ延在する。

【0030】

図３～図１８も参照すると、図３は、集積回路又はスタンドアロンデバイスなどの電子デバイスを作製するための方法３００を示す。図示の方法３００は、半導体デバイスにおいて絶縁構造を作製するためのプロセス又は方法も含む。図４～図１８は、方法３００に従った作製の様々な段階における図１及び図２の集積回路を示す。方法３００は、３０２から始まり、３０２において、図１のＮＢＬ領域１０４などのｎドープ領域を形成するためのｎ型注入が行われる。

【0031】

一例において、３０２で、第１のエピタキシャルシリコン層がシリコンウェハ基板１０２の上側表面の上に形成され、第１のエピタキシャル層の全部又は一部にｎ型ドーパント（例えば、Ｓｂなど）が注入されて、ＮＢＬ１０４が形成される。一例において、３０３で、第１のエピタキシャル層の全部又は一部にｐ型ドーパント（例えば、ホウ素など）が注入されて、上側１０７を備えるｐ型埋込み層１０６が形成される。一例において、ＰＢＬ領域１０６は、最終的なシリコン表面（例えば、第２のエピタキシャル層の頂部）を介するイオン注入で、高い注入エネルギーを使用することによって設定される深さに形成される。一例において、３０４で、さらなるエピタキシャルシリコン堆積プロセスが実施されて、第１のエピタキシャル層の上に第２のエピタキシャルシリコン層が堆積される。３０６において、半導体表面層１０８（例えば、Ｐボディと標示される部分）には、ｐ型多数キャリアドーパント（例えば、ホウ素）が注入され、半導体表面層１０８は、ＰＢＬ１０６の第１の側１０３から上側１０７まで、Ｚ方向に沿って下方に延在する。

【0032】

方法３００は、３０６において、エッチング停止層を堆積させることも含む。図４は、半導体構造の第１の側１０３上に窒化物又は酸窒化物或いは酸化物層４００を堆積させる堆積プロセス４０２が実施される一例を図示する。一例において、層４００は、化学機械研磨（ＣＭＰ）などの後続の平坦化のためのエッチング停止層として機能する。一例において、エッチング停止層４００は、１００～１６０Åなど、約１５０Åの厚さまで形成されるパッド酸化物、及び、パッド酸化物の上に約０．２μｍの厚さまで形成される窒化物を含む。

【0033】

方法３００は、３０８において、絶縁構造のための開口及びトレンチコンデンサのための第２の開口を備える、厚いレジスト層を堆積及びパターニングすることをさらに含む。図５は、プロセス５０３が実施される一例を示す。プロセス５０３は、半導体構造の第１の表面１０３上のハードマスク層４００の上にレジストマスク５００を堆積及びパターニングする。一例におけるプロセス５０３は、レジスト層５００を形成すること、第１の開口５０１を第１の幅１２８でパターニングすること、及び、第２の開口５０２を第２の幅１３８でパターニングすることを含み、ここで、第１の幅１２８は第２の幅１３８よりも広い。第１の開口５０１は、予想される絶縁構造トレンチ１２１（例えば、図１）の所望の幅に対応する幅１２８で、予想される絶縁構造１２０の上にパターニングされる。第２の開口５０２は、予想されるコンデンサトレンチ１３１（図１）の所望の幅に対応する幅１３８で予想されるコンデンサ構造１３０の上にパターニングされる。一例において、第１のレジスト開口５０１の幅１２８は約１．５μｍであり、第２のレジスト開口５０２の幅１３８は約１．２μｍである。

【0034】

方法３００は、３１０において、パターニングされたレジスト５００をエッチングマスクとして用いてトレンチ１２１及び３１１を形成するために、窒化物４００、及び半導体表面層１０８のシリコン、ＰＢＬ１０６を介し、及びＮＢＬ１０４の少なくとも一部を介するディープトレンチエッチングで継続する。図６は、エッチングプロセス６００が、半導体表面層１０８を介して埋込み層１０４内に延在する第１のトレンチ１２１をレジスト開口５０１を介してエッチングする一例を示す。エッチングプロセス６００は、第２の開口５０２を介して同時にエッチングして、ＮＢＬ１０４内に延在するトレンチ１３１を形成する。図示の例において、第１のトレンチ幅１２８は、概して、第１の開口５０１の寸法に対応し、第２のトレンチ幅１３８は、概して、第２の開口５０２の寸法に対応する。より広い第１の開口５０１は、第１のトレンチ１２１を第１の深さ１２７まで延在させる（例えば、６．２μｍから７．２μｍなど、約６．８μｍであり、これは、第２のトレンチ１３１の第２の深さ１３７よりも深い）。

【0035】

続いて３１２及び３１４において、方法３００はさらに、第１のトレンチ１２１を囲む第１の深ドープ領域１２２及び第２のトレンチ１３１を囲む第２の深ドープ領域１３２を形成するための、一つ又は複数のディープトレンチ注入を含む。図７及び図８は、残りのレジストマスク５００を用いる第１の注入プロセス７００を実施して、開口５０１及び５０２を介してｎ型ドーパント（例えば、リン）を同時に注入して、それぞれ、第１の深ドープ領域１２２及び第２の深ドープ領域１３２を形成することを含む例を示す。第１の深ドープ領域１２２は、第１のトレンチ１２１を囲み、半導体表面層１０８から埋込み層１０４まで延在する。第２の深ドープ領域１３２は、第２のトレンチ１３２を囲み、半導体表面層１０８から埋込み層１０４まで延在する。

【0036】

一例において、３１２における第１の注入プロセスは、角度付きディープＮトレンチ側壁注入である。図７は、角度付き注入プロセス７００が、リン又は他のｎ型ドーパントをレジスト開口５０１、５０２を介して、トレンチ１２１及び１３１の側壁に９×１０^４ｃｍ^－３のドーズ量かつ２００ｋｅＶの注入エネルギーで注入して、第１の深ドープ領域１２２及び第２の深ドープ領域１３２を、１６度の注入角度でレイアウト方向に対して（例えば、トランジスタのソース、ドレイン、及びゲートのフィンガの方向に対して）４５度のねじれ角で４回回転させて形成する例を示す。

【0037】

３１４において、領域１２２及び１３２の底部に注入を行うために第２の注入が行われる。図８は、レジスト開口５０１及び５０２を介してリン又は他のｎ型ドーパントを注入して、トレンチ１２１及び１３１の底部の下のシリコンに９×１０^４ｃｍ^－３のドーズ量、５０ｋｅＶの注入エネルギー、注入角度０度でさらに注入する注入工程８００を行う例を示す。

【0038】

一例において、図３の３１６において、アニールプロセスが実施される。このアニールプロセスにおいて、トレンチ側壁のシリコンを酸化し、トレンチ１２１及び３１１の側壁上に、例えば、１５０Åの厚さまでダミー又は犠牲酸化物層を形成する。一例において、３１６において、５０％オーバーエッチングを伴う湿式洗浄プロセスを用いて犠牲酸化物が剥離されて、トレンチ１２１及び３１１の側壁から約３００Åの材料が除去される。一例において、３１６におけるオーバーエッチングは、堆積された犠牲酸化物並びに３１２及び／又は３１４における注入の間に損傷を受けた可能性のある元のシリコンを除去する。

【0039】

例示の方法３００は、３１８、３２０、及び３２２において、トレンチ１２１及び３１１の側壁の誘電体ライナを形成するための堆積処理で継続する。誘電体ライナ堆積処理は、残りのレジストマスク５００の第１の開口５０１及び第２の開口５０２を介して誘電体材料を堆積させる。完成したトレンチコンデンサ１３０におけるコンデンサ誘電体を形成する任意の適切な誘電体が用いられ得る。誘電体ライナは単層又は多層構造とし得る。図９～図１１は、トレンチ１２１及び１３１のそれぞれに酸化物－窒化物－酸化物（ＯＮＯ）誘電体ライナを形成する多工程堆積を図示する。

【0040】

図３の３１８において、第１の酸化物堆積が実施され、これにより、トレンチ１２１及び３１１の側壁上に第１の酸化物層が形成される。図９は、酸化アニールプロセス９００が８５０℃で実施され、それにより、第１のトレンチ１２１の側壁上に二酸化ケイ素１２３（例えば、ＳｉＯ_２）が堆積し、第２のトレンチの側壁上に二酸化ケイ素１３３が堆積される一例を示す。一例において、プロセス９００（８５０℃）により、トレンチ側壁シリコンの熱酸化が生じて、第１の酸化物層１２３及び１３３が約６５Å、例えば６０Å～７０Åの厚さに形成される。

【0041】

３２０において、第２の堆積プロセス（例えば、窒化物堆積）が実施され、これにより、トレンチ１２１及び３１１の側壁に沿って第１の酸化物層上に窒化物層が堆積する。図１０は、堆積プロセス１０００（例えば、６５０℃の堆積温度）が、レジスト層５００の第１及び第２の開口を介して第１のトレンチ１２１の第１の酸化物層１２３上に窒化物材料１２４（例えば、窒化ケイ素、酸窒化ケイ素）を堆積させ、レジスト層５００の第１及び第２の開口を介して第２のトレンチ１３１の側壁に沿って第１の酸化物層１３３上に窒化物材料１３４を堆積させる一例を示す。一例において、プロセス１０００は、窒化物材料層１２４及び１３４を約１４０Åの厚さ、例えば、１０６Å～１６６Åに形成する。

【0042】

３２２において、第３の堆積プロセス（例えば、酸化物堆積）が実施され、これにより、トレンチ１２１及び３１１の側壁に沿って窒化物層上に第２の酸化物層が堆積する。図１１は、湿式酸化プロセス１１００が、第１のトレンチ１２１の窒化物層１２４上に第１の開口を介して酸窒化物１２５などの第２の酸化物層を成長させる一例を示す。この例における堆積プロセス１１００は、レジスト層５００の第２の開口を介して第２の窒化物層１３５を第２のトレンチ１３２の窒化物層１３４上に堆積させる。一例において、プロセス１１００は、第２の酸化物材料層１２５及び１３５を、約２０Åの厚さ、例えば、１０Å～３０Åに形成する。

【0043】

例示の方法３００は、３２４及び３２６において、トレンチ１２１及び３１１を充填するためのポリシリコンの堆積で継続する。図１２は、第１のポリシリコン堆積プロセス１２００（例えば、図３の３２４におけるプロセス）がレジスト層５００の第１の開口を介して第１のポリシリコン１２６を堆積させて第１のトレンチ１２１を充填する一例を示す。第１のポリシリコン堆積プロセス１２００はまた、レジスト層５００の第２の開口を介して第２のポリシリコン１３６を堆積させて第２のトレンチ１３１を充填する。一例における初期堆積プロセス１２００は、ｐ型多数キャリアドーパント（例えば、ホウ素）を有するｐドープポリシリコン１２６、１３６を３４００Åの厚さに堆積させる。

【0044】

３２６において、ポリシリコン１２６を堆積させてトレンチ１２１を充填し、ポリシリコン１３６を堆積させて第２のトレンチ３１１を充填する、第２のポリシリコン堆積が実施される。図１３は、第２のポリシリコン堆積プロセス１３００が、ドープされたポリシリコン上に堆積させてトレンチ１２１及び１３１を、例えば、約１０，０００Åの厚さに充填する一例を示す。一例において、トレンチ１２１及び１３１を充填するために、目標ポリシリコン堆積厚は、１０，９００Å～１５，９００Åなど、約１３，４００Åである。図１２および図１３に示すように、一例において、初期ポリシリコン堆積プロセス１２００及びトレンチ充填堆積プロセス１３００は、半導体構造の底側１０５に沿った堆積を含めて、デバイス１００の両側にポリシリコン１２６、１３６を形成する。

【0045】

図３の３２８～３３２に続き、方法３００は、３２８における裏面ポリシリコン除去又は剥離工程をさらに含む。一例において、半導体構造の底側１０５から過剰なポリシリコンを剥離させる湿式エッチングプロセス（図示せず）が実施される。３３０において、ウェハの頂部側が平坦化される。図１４は、化学機械研磨（ＣＭＰ）プロセス１４００が、ウェハの頂部側１０３の上に残るポリシリコンを除去し、ウェハの頂部側を平坦化する一例を示す。ＣＭＰプロセス１５００が、図１４に示すような窒化物ハードマスク層４００上で停止する。３３２において、湿式エッチングプロセスが実施されて、残りの窒化物ハードマスク層を剥離する。図１５は、ウェハの頂部側１０３から残りの窒化物層を除去する湿式エッチングプロセス１５００が実施される一例を示す。

【0046】

方法３００は、３３４における浅いトレンチ絶縁（ＳＴＩ）処理も含む。図１６は、トレンチをエッチングし、トレンチを酸化物材料１１８で充填するＳＴＩ作製プロセス１６００が実施される一例を示す。一例において、ＳＴＩ処理は、パッド酸化物を成長させ、低圧化学気相蒸着（ＬＰＣＶＤ）を用いて窒化物層（図示せず）を堆積させ、トレンチ１２１及び１３１のライナ及びシリコンにおける表面層のシリコンにトレンチをパターニング及びエッチングし、ＳＴＩトレンチのライナ酸化物を成長させてシリコンを修復し鋭利な角を丸めることを含み、その後、ＴＥＯＳ酸化物のプラズマ強化ＣＶＤ（ＰＥＣＶＤ）堆積が続く。この処理はさらに、窒化物をエッチング停止として用いるトレンチ酸化物の別の化学機械研磨を含み、その後、窒化物エッチング停止層の除去が続く。

【0047】

３３６において、トランジスタ１０１を作製することを含むトランジスタ作製処理が実施される。図１７は、トランジスタ構造１０１を作成するためにトランジスタ作製処理１７００が実施される簡略化された例を示す。一例において、３３６におけるトランジスタ作製は、ｎ型多数キャリアを半導体表面層１０８に注入して、深ドープ領域１２２内の第１のトレンチ１２１の側部に沿って延在する浅い注入領域１２９を形成する注入プロセスを実施することを含む。一例において、同じ注入プロセスを用いて、トランジスタ１０１の下段のＮ－ｐ型ソース／ドレイン領域又はウェハ１７０の他の構成要素（図示せず）の特徴を形成する。

【0048】

図３の３３８において、方法３００は、導電性金属特徴を備えた誘電体の一つ又は複数の層を形成してトランジスタ及び／又はウェハ１７０の他の構成要素に対する相互接続を提供するための、メタライゼーションで継続する。３３８におけるメタライゼーション処理は、導電性特徴を形成してトレンチコンデンサ１３０のためのコンデンサプレートを提供し、また、トレンチベースの絶縁構造１２０の特徴を相互接続することを含む。図１８は、半導体表面層１０８の上を延在し、第１のポリシリコン１２６を第１の深ドープ領域１２２に接続してトレンチベースの絶縁構造１２０を形成する第１の導電性特徴１６０、１６２を形成する、メタライゼーション処理１８００の一部を図示する。メタライゼーション処理１８００はまた、第２のポリシリコン１３６に接続して第１のコンデンサプレートを形成する第２の導電性特徴１６０、１６２を形成し、また、第２の深ドープ領域に接続するメタライゼーション構造１５４、１５６のさらなる導電性特徴１６０、１６２を形成して第２のコンデンサ領域１３２を形成する。

【0049】

図３のプロセス３００は、３４０における、ウェハ１７０から一つ又は複数の製品ダイを分離するためのダイ単体化も含む。３４０における処理は、スタンドアロン構成要素及び／又は集積回路などの一つ又は複数の完成した半導体デバイスを提供するためのパッケージングも含む。

【0050】

方法３００は、共用レジストマスク５００を使用してトレンチ絶縁構造１２０及び高密度トレンチコンデンサ１３０の両方を同時に作製するための統合プロセスを提供する。例示の実装において、両方のトレンチタイプの処理を容易にするために厚いレジストマスク５００も用いられる。絶縁構造１２０及びトレンチコンデンサ１３０の両方に対して厚い共用マスク及び類似のトレンチ構造アーキテクチャを用いることにより、処理工程及びコストの経済性がもたらされる。また、幾つかの例において、ディープウェル注入を用いる非トレンチ絶縁構造の使用と比較して、密度の利点が促進される。これに関して、半導体構造内に埋込み層まで延在する深い注入絶縁特徴（例えば、注入及び拡散が行われてＮＢＬ１０４内に延在するディープｎウェル）はかなりの横方向拡散を伴い、それにより、絶縁特徴の横方向範囲が拡張される。幾つかの例において、別個の深注入マスクの必要性がなくなり、また、トレンチピラータイプの絶縁レイアウトを用いることにより、深ドープ領域の抵抗の低減も容易になる。幾つかの例において、絶縁構造１２０及びトレンチコンデンサ１３０を同時に構築することによる作製コスト及び時間の利点に加えて、ディープトレンチ側壁上への自己整合深ドープ領域注入を用いる狭められた絶縁－絶縁間隔のための絶縁特徴１２０のための横方向領域制御が提供される。これらの特徴により、特に、絶縁構造１２０を形成するために（例えば、深ドープ領域１２２及びｐ型ポリシリコン構造１２６）の底部プレートと頂部プレートを短絡することによるメタライゼーション構造のシンプルな改変と組み合わせて、著しい利点が提供される。特許請求の範囲内で、説明した実施形態における改変が可能であり、他の実施形態が可能である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】