特許 7436648 半導体スイッチデバイス、その製造方法、およびソリッドステート移相器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-13

(45)【発行日】2024-02-21

(54)【発明の名称】半導体スイッチデバイス、その製造方法、およびソリッドステート移相器

(51)【国際特許分類】

   H01L 29/861 20060101AFI20240214BHJP

   H01L 29/868 20060101ALI20240214BHJP

   H01L 21/329 20060101ALI20240214BHJP

   H04B 7/0413 20170101ALI20240214BHJP

【ＦＩ】

H01L29/91 C

H01L29/91 A

H04B7/0413 300

【請求項の数】 12

(21)【出願番号】P 2022524009

(86)(22)【出願日】2020-10-23

(65)【公表番号】

(43)【公表日】2023-01-10

(86)【国際出願番号】 CN2020123374

(87)【国際公開番号】W WO2021078280

(87)【国際公開日】2021-04-29

【審査請求日】2022-06-02

(31)【優先権主張番号】201911019107.X

(32)【優先日】2019-10-24

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】503433420

【氏名又は名称】華為技術有限公司

【氏名又は名称原語表記】ＨＵＡＷＥＩ ＴＥＣＨＮＯＬＯＧＩＥＳ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｈｕａｗｅｉ Ａｄｍｉｎｉｓｔｒａｔｉｏｎ Ｂｕｉｌｄｉｎｇ， Ｂａｎｔｉａｎ， Ｌｏｎｇｇａｎｇ Ｄｉｓｔｒｉｃｔ， Ｓｈｅｎｚｈｅｎ， Ｇｕａｎｇｄｏｎｇ ５１８１２９， Ｐ．Ｒ． Ｃｈｉｎａ

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133569

【弁理士】

【氏名又は名称】野村 進

(72)【発明者】

【氏名】周 ▲遠▼涛

(72)【発明者】

【氏名】▲呉▼ ▲鳴▼

(72)【発明者】

【氏名】▲張▼ ▲鵬▼宇

【審査官】石塚 健太郎

(56)【参考文献】

【文献】特表２０１４－５３４６２２（ＪＰ，Ａ）

【文献】特開昭６１－０９１９６９（ＪＰ，Ａ）

【文献】中国特許出願公開第１０３０６６０７２（ＣＮ，Ａ）

【文献】米国特許出願公開第２０１０／０２０８５１７（ＵＳ，Ａ１）

【文献】中国特許出願公開第１０９７４２１６１（ＣＮ，Ａ）

【文献】特開２００４－０１４６５８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２１／３２９

Ｈ０４Ｂ ７／０４１３

(57)【特許請求の範囲】

【請求項1】

半導体スイッチデバイスであって、サンドイッチ構造に積層された、第１の半導体層と、真性層と、第２の半導体層とを含み、少なくとも２つの真性層があり、前記少なくとも２つの真性層は厚さが同じであり、かつ使用材料のドーピング密度係数が同じであり、
前記第２の半導体層は、前記真性層と１対１の対応関係にあり、前記第２の半導体層のそれぞれは、対応する真性層の前記第１の半導体層から遠い側に積層され、
前記第１の半導体層は、真性層のそれぞれと、第２の半導体層のそれぞれとともに１つのＰＩＮダイオードを形成し、２つの隣接するＰＩＮダイオードは第１の半導体層を共有しているが、対応する真性層は互いに電気的に絶縁され、対応する第２の半導体層は互いに電気的に絶縁されており、それにより２つの隣接するＰＩＮダイオードは電気的に絶縁され、
前記第１の半導体層はＮ＋半導体層であり、前記第２の半導体層はＰ＋半導体層である、または
前記第１の半導体層はＰ＋半導体層であり、前記第２の半導体層はＮ＋半導体層であり、
前記第２の半導体層のそれぞれ、および対応する前記真性層の形状が、中心対称の形状である、
半導体スイッチデバイス。

【請求項2】

少なくとも２つのＰＩＮダイオードがあり、前記少なくとも２つのＰＩＮダイオードは、少なくとも１つの第１のＰＩＮダイオードと、少なくとも１つの第２のＰＩＮダイオードとを含む、請求項１に記載の半導体スイッチデバイス。

【請求項3】

前記第１のＰＩＮダイオードのそれぞれの第１の面対前記第２のＰＩＮダイオードのそれぞれの第２の面の面積比が１：Ｎであり、
Ｎは１以上の有理数であり、
前記第１の面は、前記第１のＰＩＮダイオードの第２の半導体層の、前記第１の半導体層から遠い方の面の、ドープされた粒子の有効面積であり、
前記第２の面は、前記第２のＰＩＮダイオードの第２の半導体層の、前記第１の半導体層から遠い方の面の、ドープされた粒子の有効面積である、
請求項２に記載の半導体スイッチデバイス。

【請求項4】

前記半導体スイッチデバイスは、前記第１の半導体層に埋め込まれた第１の絶縁層をさらに備え、前記第１の絶縁層は、隣接するＰＩＮダイオードを電気的に絶縁する、請求項１から３のいずれか一項に記載の半導体スイッチデバイス。

【請求項5】

第２の絶縁層をさらに含み、前記第２の絶縁層は前記第１の絶縁層に結合されて、任意のＰＩＮダイオードの真性層および第２の半導体層の側壁を覆う、請求項４に記載の半導体スイッチデバイス。

【請求項6】

ソリッドステート移相器であって、請求項１から５のいずれか一項に記載の、複数の分岐回路に配置された複数の半導体スイッチデバイスを含み、
各分岐回路は、少なくとも１つの半導体スイッチデバイスを含み、前記半導体スイッチデバイスは、前記複数の分岐回路でそれぞれ送信された無線周波数信号間に位相差を生成するために、接続されたり切断されたりする、
ソリッドステート移相器。

【請求項7】

大規模多入力多出力（Ｍａｓｓｉｖｅ ＭＩＭＯ）アンテナアレイであって、請求項６に記載の前記ソリッドステート移相器と、複数のアンテナユニットとを備え、前記ソリッドステート移相器は、前記複数のアンテナユニット間の位相関係を変更するように構成される、大規模多入力多出力（Ｍａｓｓｉｖｅ ＭＩＭＯ）アンテナアレイ。

【請求項8】

通信デバイスであって、請求項７に記載の前記大規模多入力多出力アンテナアレイと、無線周波数信号送受信機とを備え、前記大規模多入力多出力アンテナアレイは、前記無線周波数信号送受信機によって送信された無線周波数信号を受信するように構成される、または前記無線周波数信号送受信機に無線周波数信号を送信するように構成される、通信デバイス。

【請求項9】

半導体スイッチデバイス製造方法であって、
第１の半導体層および真性層を製造するステップであって、前記第１の半導体層および前記真性層が積層される、ステップと、
前記真性層の前記第１の半導体層から遠い方の面に、第２の半導体層を形成するステップと、
少なくとも２つの真性層と、各前記真性層に対応する第２の半導体層とを形成するために、前記第２の半導体層および前記真性層をエッチングするステップであって、前記少なくとも２つの真性層は厚さが同じであり、かつ使用材料のドーピング密度係数が同じであるステップと、を含み、
前記第１の半導体層は、真性層のそれぞれと、第２の半導体層のそれぞれとともに１つのＰＩＮダイオードを形成し、２つの隣接するＰＩＮダイオードは第１の半導体層を共有しているが、対応する真性層は互いに電気的に絶縁され、対応する第２の半導体層は互いに電気的に絶縁されており、それにより２つの隣接するＰＩＮダイオードが電気的に絶縁され、
前記第１の半導体層はＮ＋半導体層であり、前記第２の半導体層はＰ＋半導体層である、または
前記第１の半導体層はＰ＋半導体層であり、前記第２の半導体層はＮ＋半導体層であり、
エッチングによって形成された前記真性層および前記第２の半導体層の形状が、中心対称の形状である、方法。

【請求項10】

２つの隣接するＰＩＮダイオードが電気的に絶縁されていることが、具体的には、
隣接するＰＩＮダイオード同士の隙間が第１の絶縁層で埋められることであって、前記第１の絶縁層は、隣接する真性層を電気的に絶縁し、かつ隣接する第２の半導体層を電気的に絶縁する、
請求項９に記載の製造方法。

【請求項11】

前記第１の半導体層は、第１の真性層のそれぞれと、第２の半導体層のそれぞれとともに１つのＰＩＮダイオードを形成し、このことは、
少なくとも２つのＰＩＮダイオードがあり、前記少なくとも２つのＰＩＮダイオードは、少なくとも１つの第１のＰＩＮダイオードと少なくとも１つの第２のＰＩＮダイオードとを含んでいる、
ことを特に含む、請求項１０に記載の製造方法。

【請求項12】

前記第１のＰＩＮダイオードのそれぞれの第１の面対前記第２のＰＩＮダイオードのそれぞれの第２の面の面積比が１：Ｎであり、
Ｎは１以上の有理数であり、
前記第１の面は、前記第１のＰＩＮダイオードの第２の半導体層の、前記第１の半導体層から遠い方の面の、ドープされた粒子の有効面積であり、
前記第２の面は、前記第２のＰＩＮダイオードの第２の半導体層の、前記第１の半導体層から遠い方の面の、ドープされた粒子の有効面積である、
請求項１１に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、ダイオードの技術分野に関し、具体的には、半導体スイッチデバイス、その製造方法、およびソリッドステート移相器に関する。

【背景技術】

【0002】

現在、業界で主流になっているＰＩＮダイオードデバイスの形態は個別デバイスであり、言い換えれば、各デバイスのパッケージが単一のＰＩＮダイを含んでいる。しかしながら、線形性を最適化するために個別デバイスを使用することにより、デバイスのコスト、サイズ、および素子の整合に多くの問題が生じている。加えて、個別ダイオード素子は、直列／並列接続でＰＩＮダイオードを使用するために、正確に整合するパラメータを有する必要がある。しかしながら、実際には、半導体加工がロットごとに、ウェハごとに、またウェハサイズ内でも変動するために、パラメータの包括的な誤差範囲が±２０％と高く、不整合によって、回路の線形性向上の効率が大きく下がることにつながっている。

【0003】

ユーザの簡素な直列／並列接続を容易にするために、製造者は２つのＰＩＮダイオードのダイを１つのチップパッケージにパッケージングしており、共通陽極接続、共通陰極接続、直列接続などを含む複数の接続形式がある場合がある。共通陽極接続および共通陰極接続は、並列接続または反転直列接続をさらに実施し得る。２つの分離した個別ＰＩＮダイオードが使用される従来技術と比較して、一体型のデバイスは実質的な改善がみられない。

【発明の概要】

【0004】

本出願は、半導体スイッチデバイスの性能を改善するために、半導体スイッチデバイス、その製造方法、およびソリッドステート移相器を提供する。

【課題を解決するための手段】

【0005】

第１の態様によれば、半導体スイッチデバイスが提供される。半導体スイッチデバイスは、サンドイッチ構造に積層された、第１の半導体層と、真性層と、第２の半導体層とを含む。少なくとも２つの真性層が存在する。少なくとも２つの真性層は厚さが同じであり、かつ使用材料のドーピング密度係数が同じである。第２の半導体層を配置する際、第２の半導体層は真性層と１対１の対応関係にあり、第２の半導体層のそれぞれは、対応する真性層の、第１の半導体層から遠い方の側面に積層される。第１の半導体層の極性と第２の半導体層の極性とは逆である。例えば、第１の半導体層がＮ＋半導体層のときは、第２の半導体層はＰ＋半導体層であり、あるいは第１の半導体層がＰ＋半導体層のときは、第２の半導体層はＮ＋半導体層である。本出願で提供する半導体スイッチデバイスは、少なくとも２つのＰＩＮダイオードを含むことに留意されたい。例えば、第１の半導体層は、第１の真性層のそれぞれと、第２の半導体層のそれぞれとともに、１つのＰＩＮダイオードを形成する。少なくとも２つの真性層があるときは、これに対応して２つのＰＩＮダイオードがあり、２つの隣接するＰＩＮダイオードは電気的に絶縁される。本出願で提供される半導体スイッチデバイスに基づけば、真性層のエピタキシャル成長の際、ならびに第１の半導体層および第２の半導体層の成長の際に加工差は発生せず、その結果、異なるＰＩＮダイオード間で自動的なパラメータ整合が実施され、２つのＰＩＮダイオード間で自動的なパラメータ整合を実施できることで線形性が向上する。加えて、半導体スイッチデバイス全体の構造が小型で、チップパッケージング面積が小さく、かつコストが低い。

【0006】

特定の実行可能な解決策では、第２の半導体のそれぞれ、および対応する真性層の形状は、中心対称の形状である。

【0007】

特定の実行可能な解決策では、第２の半導体層のそれぞれと、対応する真性層の形状とは同じであり、それぞれが円または正方形などの対称形であってもよい。

【0008】

特定の実行可能な解決策では、少なくとも２つのＰＩＮダイオードがあり、少なくとも２つのＰＩＮダイオードは、少なくとも１つの第１のＰＩＮダイオードと、少なくとも１つの第２のＰＩＮダイオードとを含み、その結果、半導体スイッチデバイス全体が小型の構造を有する。

【0009】

特定の実行可能な解決策では、それぞれの第１のＰＩＮダイオードの第１の面対それぞれの第２のＰＩＮダイオードの第２の面の面積比は１：Ｎであり、ここでＮは１以上の有理数であり、例えば、１、２、３、または５などの正の有理数である。第１の面は、第１のＰＩＮダイオードの第２の半導体層の、第１の半導体層から遠い方の面の、ドープされた粒子の有効面積であり、第２の面は、第２のＰＩＮダイオードの第２の半導体層の、第１の半導体層から遠い方の面の、ドープされた粒子の有効面積である。比を指定した領域は、半導体スイッチデバイスが適用される回路の線形性が向上する。

【0010】

特定の実現可能な解決策では、半導体スイッチデバイスは、第１の半導体層に埋め込まれた第１の絶縁層をさらに備え、第１の絶縁層は、隣接するＰＩＮダイオードを電気的に絶縁する。隣接するＰＩＮダイオードは、第１の絶縁層で電気的に絶縁される。

【0011】

特定の実現可能な解決策では、第１の絶縁層に使用される材料は、二酸化ケイ素、窒化ケイ素、その他の絶縁材料であってよい。半導体スイッチデバイスは、配置された絶縁層で保護される。

【0012】

特定の実現可能な解決策では、第２の絶縁層がさらに含まれ、第２の絶縁層は第１の絶縁層に結合され、任意のＰＩＮダイオードの真性層および第２の半導体層の側壁を覆って、半導体スイッチデバイスの安全性を高める。

【0013】

特定の実現可能な解決策では、第１の半導体層の、真性層から遠い側に背面金属層が配置され、背面金属層は、チタンニッケル金材料、チタンプラチナ金材料、チタン金材料、またはアルミニウム材料であってもよく、あるいは別の材料であってもよい。ＰＩＮダイオードは、パッドを使用して外部に電気的に接続される。

【0014】

第２の態様によれば、本出願はソリッドステート移相器を提供する。ソリッドステート移相器は、前述した解決策のいずれか１つで説明され、かつ複数の分岐回路に配置された半導体スイッチデバイスを含み、各分岐回路は少なくとも１つの半導体スイッチデバイスを含み、半導体スイッチデバイスは、複数の分岐回路にそれぞれ送信される無線周波数信号間に位相差を生成するために、接続されたり切断されたりする。使用される半導体スイッチデバイスは、２つのＰＩＮダイオードの、中央が揃えられた幾何学的に対称な形状を使用して、２つのＰＩＮダイオード間で自動的なパラメータ整合を実施することによって線形性を向上させ、ソリッドステート移相器の効果を向上させる。

【0015】

第３の態様によれば、大規模多入力多出力（Ｍａｓｓｉｖｅ ＭＩＭＯ）アンテナアレイが提供される。アンテナアレイは、前述したソリッドステート移相器と、複数のアンテナユニットとを備え、ソリッドステート移相器は、複数のアンテナユニット間の位相関係を変更するように構成される。使用されるソリッドステート移相器の半導体スイッチデバイスは、２つのＰＩＮダイオードの、中央が揃えられた幾何学的に対称な形状を使用して、２つのＰＩＮダイオード間で自動的なパラメータ整合を実施することによって線形性を向上させ、アンテナアレイの使用効果を向上させる。

【0016】

第４の態様によると、通信デバイスが提供される。通信デバイスは、大規模多入力多出力アンテナアレイと、無線周波数信号送受信機とを備える。大規模多入力多出力アンテナアレイは、無線周波数信号送受信機によって送信された無線周波数信号を受信するように構成される、または無線周波数信号送受信機に無線周波数信号を送信するように構成される。アンテナアレイを使用することによって、通信デバイスの通信効率が向上する。

【0017】

第５の態様によれば、半導体スイッチデバイス製造方法が提供される。製造方法は、第１の半導体層および真性層を製造するステップであって、第１の半導体層と真性層とが積層される、ステップと、
真性層の第１の半導体層から遠い方の面に、第２の半導体層を形成するステップと、
少なくとも２つの真性層と、各真性層に対応する第２の半導体層とを形成するために、第２の半導体層および真性層をエッチングするステップであって、少なくとも２つの真性層は厚さが同じであり、かつ使用材料のドーピング密度係数が同じであり、第１の半導体層は、第１の真性層のそれぞれと、第２の半導体層のそれぞれとともに１つのＰＩＮダイオードを形成し、２つの隣接するＰＩＮダイオードは電気的に絶縁され、
第１の半導体層がＮ＋半導体層であり、第２の半導体層がＰ＋半導体層である、または
第１の半導体層がＰ＋半導体層であり、第２の半導体層がＮ＋半導体層である、ステップと
を含む。

【0018】

本出願で提供される半導体スイッチデバイスに基づく前述の製造方法では、真性層のエピタキシャル成長の際、ならびに第１の半導体層および第２の半導体層の成長の際に加工差は発生せず、その結果、異なるＰＩＮダイオード間で自動的なパラメータ整合が実施され、２つのＰＩＮダイオード間で自動的なパラメータ整合を実施できることによって線形性が向上する。加えて、半導体スイッチデバイス全体の構造が小型で、チップパッケージング面積が小さく、かつコストが低い。

【0019】

特定の実現可能な解決策では、２つの隣接するＰＩＮダイオードが電気的に絶縁されていることは、具体的には、隣接するＰＩＮダイオード間の隙間が第１の絶縁層で埋められることであり、第１の絶縁層が、隣接する真性層を電気的に絶縁し、かつ隣接する第２の半導体層を絶縁する。隣接するＰＩＮダイオードは、配置された第１の絶縁層で電気的に絶縁される。

【0020】

特定の実現可能な解決策では、エッチングによって形成された真性層および第２の半導体層の形状は、中心対称の形状である。

【0021】

特定の実現可能な解決策では、第１の半導体層は、第１の真性層のそれぞれと、第２の半導体層のそれぞれとともに１つのＰＩＮダイオードを形成し、このことは、
少なくとも２つのＰＩＮダイオードがあり、少なくとも２つのＰＩＮダイオードは、少なくとも１つの第１のＰＩＮダイオードと少なくとも１つの第２のＰＩＮダイオードとを含んでいる、ことを特に含む。

【0022】

特定の実現可能な解決策では、製造方法は、第１のＰＩＮダイオードのそれぞれの第１の面対第２のＰＩＮダイオードのそれぞれの第２の面の面積比が１：Ｎであることをさらに含み、
Ｎは１以上の有理数であり、
第１の面は、第１のＰＩＮダイオードの第２の半導体層の、第１の半導体層から遠い方の面の、ドープされた粒子の有効面積であり、
第２の面は、第２のＰＩＮダイオードの第２の半導体層の、第１の半導体層から遠い方の面の、ドープされた粒子の有効面積である。

【図面の簡単な説明】

【0023】

【図1a】本出願の一実施形態による半導体スイッチデバイスの上面図である。

【図1b】図１ａのＡ－Ａでの断面図である。

【図2a】順バイアス状態の、単一のＰＩＮダイオードの高調波シミュレーション回路を示す。

【図2b】順バイアス状態の、本出願のこの実施形態における半導体スイッチデバイスの高調波シミュレーション回路を示す。

【図3a】高調波バランス（Ｈａｒｍｏｎｉｃ Ｂａｌａｎｃｅ）における、単一のＰＩＮダイオードのシミュレーション結果を示す。

【図3b】第２高調波で順バイアス電流を流した単一のＰＩＮダイオードの変化傾向を示す。

【図4a】高調波バランスにおける、本出願のこの実施形態における半導体スイッチデバイスの高調波シミュレーション結果を示す。

【図4b】第２高調波で順バイアス電流を流した、本出願のこの実施形態における半導体スイッチデバイスの変化傾向を示す。

【図5a】逆バイアス状態の、単一のＰＩＮダイオードの高調波シミュレーション回路を示す。

【図5b】逆バイアス状態の、本出願のこの実施形態における半導体スイッチデバイスの高調波シミュレーション回路を示す。

【図6a】高調波バランスにおける、単一のＰＩＮダイオードのシミュレーション結果を示す。

【図6b】第２高調波で逆バイアス電圧をかけた単一のＰＩＮダイオードの変化傾向を示す。

【図7a】高調波バランスにおける、本出願のこの実施形態における半導体スイッチデバイスの高調波シミュレーション結果を示す。

【図7b】第２高調波で逆バイアス電圧をかけた、本出願のこの実施形態における半導体スイッチデバイスの変化傾向を示す。

【図8】順バイアス電流不整合の場合の、本出願のこの実施形態における半導体スイッチデバイスの高調波シミュレーション回路を示す。

【図9】第２高調波で逆バイアス電圧をかけた半導体スイッチデバイスの変化傾向を示す。

【図10】順バイアス電流不整合の場合に、ＰＩＮ接合部のサイズ比を使用して線形性を高めるための高調波シミュレーション回路を示す。

【図11】順バイアス電流不整合Ｉｒａｔｉｏ＝１．１の場合のＰＩＮ接合部のサイズ比による、第２高調波の変化傾向を示す。

【図12a】本出願の一実施形態による半導体スイッチデバイス製造のフローチャートである。

【図12b】本出願の一実施形態による半導体スイッチデバイス製造の別のフローチャートである。

【図12c】本出願の一実施形態による半導体スイッチデバイス製造のさらに別のフローチャートである。

【図12d】本出願の一実施形態による半導体スイッチデバイス製造のさらに別のフローチャートである。

【図12e】本出願の一実施形態による半導体スイッチデバイス製造のさらに別のフローチャートである。

【図12f】本出願の一実施形態による半導体スイッチデバイス製造のさらに別のフローチャートである。

【図12g】本出願の一実施形態による半導体スイッチデバイス製造のさらに別のフローチャートである。

【図13a】本出願の一実施形態による別の半導体スイッチデバイス製造のフローチャートである。

【図13b】本出願の一実施形態による別の半導体スイッチデバイス製造の別のフローチャートである。

【図13c】本出願の一実施形態による別の半導体スイッチデバイス製造のさらに別のフローチャートである。

【図13d】本出願の一実施形態による別の半導体スイッチデバイス製造のさらに別のフローチャートである。

【図13e】本出願の一実施形態による別の半導体スイッチデバイス製造のさらに別のフローチャートである。

【図13f】本出願の一実施形態による別の半導体スイッチデバイス製造のさらに別のフローチャートである。

【図14a】本出願の一実施形態による第３の半導体スイッチデバイス製造のフローチャートである。

【図14b】本出願の一実施形態による第３の半導体スイッチデバイス製造の別のフローチャートである。

【図14c】本出願の一実施形態による第３の半導体スイッチデバイス製造のさらに別のフローチャートである。

【図14d】本出願の一実施形態による第３の半導体スイッチデバイス製造のさらに別のフローチャートである。

【図14e】本出願の一実施形態による第３の半導体スイッチデバイス製造のさらに別のフローチャートである。

【図14f】本出願の一実施形態による第３の半導体スイッチデバイス製造のさらに別のフローチャートである。

【図14g】本出願の一実施形態による第３の半導体スイッチデバイス製造のさらに別のフローチャートである。

【図15】本出願の一実施形態による別の半導体スイッチデバイスの上面図である。

【図16】本出願の一実施形態による別の半導体スイッチデバイスの上面図である。

【発明を実施するための形態】

【0024】

本出願の目的、技術的解決策、および利点をより明確にするために、以下でさらに、添付図面を参照して本出願を詳細に記載する。

【0025】

本出願の実施形態で提供される半導体スイッチデバイスを理解しやすくするために、まず本出願の実施形態で提供される半導体スイッチデバイスの適用シナリオが以下で説明される。制御スイッチとしての半導体スイッチデバイスは、信号送受信用のソリッドステート移相器で使用される。

【0026】

図１ａは、本出願の一実施形態による半導体スイッチデバイスの上面図であり、図１ｂは、図１ａのＡ－Ａでの断面図である。本出願のこの実施形態では、半導体スイッチデバイスは積層構造で配置されて、２つの電気的に絶縁されたＰＩＮダイオードが形成される。説明を簡単にするために、２つのＰＩＮダイオードは、それぞれ第１のＰＩＮダイオード１００および第２のＰＩＮダイオード２００と命名される。図１ａおよび図１ｂを引き続き参照すると、第１のＰＩＮダイオード１００および第２のＰＩＮダイオード２００のそれぞれが、サンドイッチ構造に積層されている。第１のＰＩＮダイオード１００は、積層された第１の半導体層１０と、真性層と、第２の半導体層ａ１０２とを含む。説明を簡単にするために、第１のＰＩＮダイオード１００の真性層は、第１の真性層１０３と命名される。第１の真性層１０３は、第１の半導体層１０と第２の半導体層ａ１０２との間に配置されることが図１ｂからわかる。第１の半導体層１０と第２の半導体層ａ１０２とは逆極性を有する。例えば、第１の半導体層１０がＰ＋半導体層で第２の半導体層ａ１０２がＮ＋半導体層であり、あるいは第１の半導体層１０がＮ＋半導体層で第２の半導体層ａ１０２がＰ＋半導体層である。

【0027】

図１ｂを引き続き参照すると、第２のＰＩＮダイオード２００と第１のＰＩＮダイオード１００とは並べて配置され、第２のＰＩＮダイオード２００は、サンドイッチ構造に積層された第１の半導体層１０と、真性層と、第２の半導体層ｂ２０２とを含み、真性層は第１の半導体層１０と第２の半導体層ｂ２０２との間に配置される。説明を簡単にするために、第２のＰＩＮダイオード２００の真性層は、第２の真性層２０３と命名される。本出願における半導体スイッチデバイスを形成する際は、第２の半導体層ｂ２０２の極性は第２の半導体層ａ１０２の極性と同じであり、第１の半導体層１０の極性とは逆である。例えば、第１の半導体層１０がＰ＋半導体層で第２の半導体層ｂ２０２はＮ＋半導体層であり、あるいは第１の半導体層１０がＮ＋半導体層のときは、第２の半導体層ｂ２０２はＰ＋半導体層である。第２のＰＩＮダイオード２００と第１のＰＩＮダイオード１００とは１つの第１の半導体層１０を共有しているが、第１の真性層１０３は第２の真性層２０３から電気的に絶縁され、第２の半導体層ａ１０２は第２の半導体層ｂ２０２から電気的に絶縁されていることが図１ｂからわかる。

【0028】

図１ａおよび図１ｂを引き続き参照すると、第１の真性層１０３と第２の真性層２０３とは同じ層に配置され、かつ第１の半導体層１０の同じ表面に配置され、第２の半導体層ｂ２０２と第２の半導体層ａ１０２とは同じ層に配置される。第１の真性層１０３と第２の真性層２０３とは厚さが同じであり、かつ使用材料のドーピング密度係数が同じである。第１の真性層１０３および第２の真性層２０３を製造する際は、第１の真性層１０３および第２の真性層２０３に使用される材料はドーピング密度が同じであり、ドーピング密度は真性層の厚さによって変化する。

【0029】

図１ａおよび図１ｂを引き続き参照すると、第１のＰＩＮダイオード１００の第２の半導体層ａ１０２、および対応する第１の真性層１０３の形状は中心対称の円であり、かつ第２のＰＩＮダイオード２００の第２の半導体層ｂ２０２、および対応する第２の真性層２０３の形状もまた中心対称の円である。もちろん、図１ａは単なる一例である。本出願のこの実施形態における、第１のＰＩＮダイオード１００および第２のＰＩＮダイオード２００の、第２の半導体層ａ１０２、第２の半導体層ｂ２０２、第１の真性層１０３、および第２の真性層２０３は円に限定されず、あるいはそれぞれが正方形、正多角形その他の中心対称の形状などの、別の中心対称の形状であってもよく、第２の半導体層ａ１０２、および対応する第１のＰＩＮダイオード１００の第１の真性層１０３の形状が中心対称の形状であれば、第２の半導体層ａ１０２、および第１の真性層１０３の形状およびサイズは同じであり、第２の半導体層ｂ２０２、および対応する第２のＰＩＮダイオード２００の第２の真性層２０３の形状およびサイズもまた中心対称の形状であり、第２の半導体層ｂ２０２および第２の真性層２０３の形状およびサイズは同じである。図１ａは、第２の半導体層ａ１０２および第２の半導体層ｂ２０２が円である一例を示しているが、本出願のこの実施形態において、第２の半導体層ａ１０２の形状と第２の半導体層ｂ２０２の形状とは、同じであることに限定されないことを理解されたい。例えば、第２の半導体層ａ１０２が円で、第２の半導体層ｂ２０２が正方形である、あるいは第２の半導体層ａ１０２が正方形で、第２の半導体層ｂ２０２が正五角形である。

【0030】

第１のＰＩＮダイオード１００の第２の半導体層ａ１０２、および対応する第１の真性層１０３の形状が中心対称の形状であり、かつ第２のＰＩＮダイオード２００の第２の半導体層ｂ２０２、および対応する第２の真性層２０３の形状もまた中心対称の形状のとき、これに応答して形成される第１のＰＩＮダイオード１００および第２のＰＩＮダイオード２００の形状は中心対称の構造になる。

【0031】

第１の真性層１０３および第２の真性層２０３の具体的な配置の際は、第１の真性層１０３および第２の真性層２０３は、第１の半導体層１０の同じ面に配置される。ウェハのロット間の差分によって生じる影響を除くために、２つの真性層は同じウェハからのものである。しかしながら、従来技術で使用されるウェハのパラメータ間の差分の理由は、ロット間の差分、および同ロットの異なるウェハ同士の間の差分を含む。従来の方法では、チップが同ロットの同じウェハからのものであることを保証できない。複雑かつ高価な高精度の材料制御によって、ベアダイが同じウェハから選択されたとしても、同じウェハの違う場所にあるベアダイ間の差分は克服できず、結果として回路の不整合および性能低下は避けられない。本出願では、並べて結合された第１のＰＩＮダイオード１００と第２のＰＩＮダイオード２００とは、同じウェハからのものである。したがって、ウェハロット間の差分、およびウェハ間の差分を少なくすることができる。

【0032】

ＰＩＮダイオードを製造する際は、ウェハ平面上の位置によって半導体加工が変動するため、パラメータ間に差分が生じやすい。具体的な配置の際は、図１ａに示す半導体スイッチデバイスの配置方向が基準方向として使用され、第１の真性層１０３、第２の真性層２０３、第１の半導体層１０、第２の半導体層ａ１０２、および第２の半導体層ｂ２０２の垂直軸線は同じ軸線である。半導体加工の不均一性によるパラメータ差分がウェハで生じると、第１のＰＩＮダイオード１００と第２のＰＩＮダイオード２００とが中央揃えされているために、第１のＰＩＮダイオード１００の加工変動と第２のＰＩＮダイオード２００の加工変動もまた同じになって生成されたパラメータ差分を打ち消し、その結果、第１のＰＩＮダイオード１００と第２のＰＩＮダイオード２００とのパラメータが一致して整合を自動的に実施することによって、第１のＰＩＮダイオード１００と第２のＰＩＮダイオード２００とを整合する際の問題が解決する。

【0033】

第１のＰＩＮダイオード１００と第２のＰＩＮダイオード２００との整合時に、異なる面積比が使用されてもよい。半導体スイッチデバイスの場合、面積比は第１の面対第２の面の面積比に対応する。第１の面は、第１のＰＩＮダイオード１００の第２の半導体層ａ１０２の、第１の半導体層１０から遠い方の面の、ドープされた粒子の有効面積である。第２の半導体層ａ１０２がＮ＋半導体層のときは、ドープされた粒子はＮ＋粒子であり、あるいは第２の半導体層ａ１０２がＰ＋半導体層のときは、ドープされた粒子はＰ＋粒子である。第２の面は、第２のＰＩＮダイオード２００の第２の半導体層ｂ２０２の、第１の半導体層１０から遠い方の面の、ドープされた粒子の有効面積である。第２の半導体層ｂ２０２がＮ＋半導体層のときは、ドープされた粒子はＮ＋粒子であり、あるいは第２の半導体層ｂ２０２がＰ＋半導体層のときは、ドープされた粒子はＰ＋粒子である。第１の面対第２の面の比は１：Ｎであり、ここでＮは１以上の有理数であり、例えば、１、２、３、または５などの正の有理数である。理解しやすくするために、第１のＰＩＮダイオード１００対第２のＰＩＮダイオード２００の面積比が異なる場合について、以下でシミュレーション処理が行われる。

【0034】

最初に、第１のＰＩＮダイオード１００対第２のＰＩＮダイオード２００の面積比が１：１の場合のシミュレーションが行われる。

【0035】

半導体スイッチデバイスの非線形モデルがＡＤＳソフトウェアにインポートされ、高調波バランス（Ｈａｒｍｏｎｉｃ Ｂａｌａｎｃｅ）シミュレーションエンジンが使用されて、順バイアス状態および逆バイアス状態でＰＩＮ接合部のシミュレーションを行い、その第２高調波、第３高調波、第４高調波、および第５高調波非線形産物スペクトルなどを取得する。シミュレーションは、モノラル信号源が２ ＧＨｚ ３８ ｄＢｍ、入出力インピーダンスが５０オーム、順バイアス電流のスキャン範囲が１０ ｍＡ～１００ ｍＡ、逆バイアス電圧のスキャン範囲が５０ Ｖ～１５０ Ｖに設定される。まず順バイアス状態については、図２ａは、順バイアス状態になっている単一のＰＩＮダイオードの高調波シミュレーション回路を示し、図２ｂは、順バイアス状態になっている、本出願のこの実施形態における半導体スイッチデバイスの高調波シミュレーション回路を示す。シミュレーションが行われると、図３ａ～図４ｂのシミュレートされた構造が得られる。図３ａは、高調波バランスにおける単一のＰＩＮダイオードのシミュレーション結果を示し、図３ｂは、第２高調波で順バイアス電流を流した単一のＰＩＮダイオードの変化傾向を示す。図４ａは、高調波バランスにおける、本出願のこの実施形態における半導体スイッチデバイスのシミュレーション結果を示し、図４ｂは、第２高調波で順バイアス電流を流した、本出願のこの実施形態における半導体スイッチデバイスの変化傾向を示す。図３ａは図４ａと比較され、図３ｂは図４ｂと比較される。シミュレーション結果を比較することによって、理想的な場合の、本出願のこの実施形態における、面積比が１：１の単一のＰＩＮダイオードと半導体スイッチデバイスとの、高調波非線形産物の打ち消し効果および補償効果がわかる。

【0036】

逆バイアス状態については、図５ａで逆バイアス状態の単一のＰＩＮダイオードの高調波シミュレーション回路を示し、図５ｂは、逆バイアス状態の、本出願のこの実施形態における半導体スイッチデバイスの高調波シミュレーション回路を示す。シミュレーションが行われると、図６ａ～図７ｂのシミュレートされた構造が得られる。図６ａは、高調波バランスにおける単一のＰＩＮダイオードのシミュレーション結果を示し、図６ｂは、第２高調波で逆バイアス電圧をかけた単一のＰＩＮダイオードの変化傾向を示す。図７ａは、高調波バランスにおける、本出願のこの実施形態における半導体スイッチデバイスのシミュレーション結果を示し、図７ｂは、第２高調波で逆バイアス電圧をかけた、本出願のこの実施形態における半導体スイッチデバイスの変化傾向を示す。図６ａは図７ａと比較され、図６ｂは図７ｂと比較される。シミュレーション結果から、本出願のこの実施形態における半導体スイッチデバイスの偶高調波、特に第２高調波は、単一のＰＩＮダイオードのものよりも１７０ ｄＢ～２００ ｄＢ低いことがわかる。ソフトウェアの浮動小数点計算の丸め誤差を考慮すると、この結果は偶高調波産物が完全に打ち消されていることを意味している。本出願のこの実施形態における第１のＰＩＮダイオード１００と第２のＰＩＮダイオード２００とのパラメータは完全に整合可能なので、本出願のこの実施形態における半導体スイッチデバイスは、従来技術のＰＩＮダイオードと比較して２０ ｄＢ改善されており、非線形打ち消しを本質的に改善する。

【0037】

第１のＰＩＮダイオード１００対第２のＰＩＮダイオード２００の特定の面積比は製造工程で正確に制御でき、この比はデバイスの非線形補償の係数を調節するための自由因子として使用されてもよく、これによって、半導体スイッチデバイス全体の設計の柔軟性が向上する。Ｎの値を具体的に設定する際、Ｎの値は半導体スイッチデバイスの適用シナリオに基づいて決定される。具体的には、Ｎの値は実験計画法（ＤｏＥ、Ｄｅｓｉｇｎ ｏｆ Ｅｘｐｅｒｉｍｅｎｔｓ）の実験データに基づいて最終的に決定される。適切なＮの値を設定することで、回路の他の部分のパラメータが整合していないときでも良好な線形性を実現することができる。

【0038】

半導体スイッチデバイスを適用する際は、並べて配置された第１のＰＩＮダイオード１００と第２のＰＩＮダイオード２００とのパラメータが完全に整合している場合であっても、モジュール回路の他の部分に不整合がまだ存在する場合がある。結果として、第１のＰＩＮダイオード１００と第２のＰＩＮダイオード２００とのパラメータ間の完全整合によって達成された線形性向上ゲインが低下する。他の部分の不整合は、回路レイアウトの不整合、表面実装デバイス（ＳＭＤ、Ｓｕｒｆａｃｅ Ｍｏｕｎｔｅｄ Ｄｅｖｉｃｅｓ）の不整合、ＰＩＮ接合部のバイアス回路の不整合などを含む。ＰＩＮ接合部のバイアス回路の電流不整合が一例として使用される。先進型設計システム（ＡＤＳ、Ａｄｖａｎｃｅｄ Ｄｅｓｉｇｎ Ｓｙｓｔｅｍ）ソフトウェアで、線形性向上ゲインが不整合により低下することがシミュレーションされる。図８は、順バイアス電流不整合の場合の、本出願のこの実施形態における半導体スイッチデバイスの高調波シミュレーション回路を示す。シミュレーションの際は、ＰＩＮ接合部のバイアス電流の基準値は１０ ｍＡに設定されるが、２つのＰＩＮダイオード（第１のＰＩＮダイオード１００および第２のＰＩＮダイオード２００であって、第１のＰＩＮダイオード１００対第２のＰＩＮダイオード２００の比は１：１）のバイアス電流間には比差（Ｉｒａｔｉｏ）がある。シミュレーションのスキャン範囲は、１．０～２．０（Ｉｒａｔｉｏの値）に設定される。図９は、第２高調波で逆バイアス電圧をかけた半導体スイッチデバイスの変化傾向を示す。シミュレーションの際は、Ｉｒａｔｉｏが１．０から偏移するとき、言い換えればバイアス電流の不整合が存在するときは、線形性向上ゲインは急速に低下する。Ｉｒａｔｉｏ＝１．１のとき、第２高調波は－５４ ｄＢｍである。これは、１０ ｍＡバイアスされた単一のＰＩＮダイオード（すなわち従来の単一のＰＩＮダイオード）の－４５ ｄＢと比較して２０ ｄＢ近くまで改善しているが、Ｉｒａｔｉｏ＝１．０の場合の理想的な整合状態には遠い。したがって、モジュール回路の他の部分の不整合が避けられないときは、第１のＰＩＮダイオード１００対第２のＰＩＮダイオード２００の面積比は、補償を実施するために能動的に調節されてもよい。例えば、順バイアス電流不整合比Ｉｒａｔｉｏは１．１である。図１０は、順バイアス電流不整合の場合に、ＰＩＮ接合部のサイズ比を使用して線形性を向上させるための高調波シミュレーション回路を示す。第２高調波における、第１のＰＩＮダイオード１００対第２のＰＩＮダイオード２００のスキャンする面積比の変化傾向は、ＡＤＳソフトウェアでシミュレートされる。図１１に示すように、第１のＰＩＮダイオード１００対第２のＰＩＮダイオード２００の面積比が１．２にほぼ等しいとき、第２高調波は最適で－６９．５６９ｄＢｍであり、これは基準値－５４ ｄＢｍ（面積比が１．０）と比較してほぼ５ ｄＢ改善されており、これによってモジュール回路全体の整合効果が向上する。

【0039】

第１のＰＩＮダイオード１００および第２のＰＩＮダイオード２００を形成する際、第１のＰＩＮダイオード１００と第２のＰＩＮダイオード２００との距離は、第１のＰＩＮダイオード１００と第２のＰＩＮダイオード２００との電気絶縁の効果が確実になるように、０．１ μｍ～５０００ μｍである。第１のＰＩＮダイオード１００と第２のＰＩＮダイオード２００との距離とは、第２の半導体層ａ１０２と第２の半導体層ｂ２０２との間の最短距離、ならびに第１の真性層１０３と第２の真性層２０３との間の最短距離のことをいう。半導体スイッチデバイスの第１のＰＩＮダイオード１００と第２のＰＩＮダイオード２００との電気絶縁の効果を高めるために、本出願のこの実施形態における半導体スイッチデバイスは、第１の半導体層１０に埋め込まれた第１の絶縁層４０をさらに含む。第１の絶縁層４０は、隣接するＰＩＮダイオードを電気的に絶縁する。図１ｂに示すように、第１の絶縁層４０は、第１の半導体層１０の中に部分的に挿入され、挿入深さはｈである。第１の真性層１０３と第２の真性層２０３との絶縁を確実にするために、ｈの値は０μｍ～１０００μｍ、例えば、０μｍ、１０μｍ、１００μｍ、５００μｍ、８００μｍ、または１０００μｍなどの深さであってよい。第１の絶縁層４０の幅ｄは、０．１μｍ～５０００μｍの範囲であり、例えば、幅が０．１μｍ、１０μｍ、５０μｍ、１００μｍ、５００μｍ、１０００μｍ、３０００μｍまたは５０００μｍである。当然ながら、第１の絶縁層４０は任意選択の構成要素であって、選択的に配置されてよく、あるいは配置されなくてもよい。

【0040】

図１ｂを引き続き参照すると、半導体スイッチデバイスを保護するために、本出願のこの実施形態における半導体スイッチデバイスには第２の絶縁層３０がさらに配置され、第２の絶縁層３０は第１の絶縁層４０に結合され、任意のＰＩＮダイオードの真性層および第２の半導体層の側壁を覆う。具体的な製造の際は、第１の絶縁層４０と第２の絶縁層３０とは一体構造で製造されてもよく、あるいは分割構造で製造されてもよい。一体構造が使用されるときは、第１の絶縁層４０と第２の絶縁層３０とは絶縁層と総称され、絶縁層の材料は、二酸化ケイ素、あるいは二酸化ケイ素と窒化ケイ素など、異なる材料を使用して作られてもよい。当然のことながら、絶縁層は別の絶縁材料を使用して作られてもよい。一具体的実施形態では、絶縁層に窓が形成されてもよい。第１のＰＩＮダイオード１００対第２のＰＩＮダイオード２００の面積比が異なる場合は、第１のＰＩＮダイオード１００および第２のＰＩＮダイオード２００に対応する絶縁層の窓同士の面積比もまた異なる。

【0041】

図１ｂに示すように、第１のＰＩＮダイオード１００および第２のＰＩＮダイオード２００が外部回路に接続されるときは、第１のパッド１０１が、第２の半導体層ａ１０２の、第１の真性層１０３から遠い側に配置され、第２のパッド２０１が、第２の半導体層ｂ２０２の、第２の真性層２０３から遠い側に配置され、背面金属層２０が、第１の半導体層１０の、第１の真性層１０３および第２の真性層２０３から遠い方の面に配置される。第１のパッド１０１、第２のパッド２０１、および背面金属層２０は電極として引き出され、その結果、半導体スイッチデバイスは、共通の陰極または共通の陽極の３ポートのダイを形成し、次に、一体的な３ポートの構成部品の製品形態を最終的に形成するために、パッケージング加工が行われる。第１のパッド１０１、第２のパッド２０１、および背面金属層２０は、チタンニッケル金材料、チタンプラチナ金材料、チタン金材料、またはアルミニウム材料を使用して製造されてよく、あるいは別の導電性材料を使用して製造されてもよい。

【0042】

当然ながら、前述した３ポートデバイスに基づく構造に加えて、第１のＰＩＮダイオード１００および第２のＰＩＮダイオード２００をパッケージングして外部との電気的接続を実施するために、表面実装（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ）型（ＱＦＮまたはＤＦＮなど）、フリップチップ（Ｆｌｉｐ Ｃｈｉｐ）型、またはビームリード（Ｂｅａｍ Ｌｅａｄ）型などの別のパッケージング形態が使用されてもよい。

【0043】

前述の説明から、本出願のこの実施形態で提供される半導体スイッチデバイスを使用することによって、３ポートデバイス構造が形成されることがわかる。一体構造では、第１のＰＩＮダイオード１００と第２のＰＩＮダイオード２００とを並べて配置することにより、第１のＰＩＮダイオード１００と第２のＰＩＮダイオード２００との整合の効果が向上する。加えて、この全体統合方式が使用されると、従来技術のディスクリート部品またはマルチダイ素子と比較して、集積度が向上しコストが削減される。

【0044】

理解しやすくするために、この出願の一実施形態は、半導体スイッチデバイス製造方法をさらに提供する。製造方法は、
第１の半導体層および真性層を製造するステップであって、第１の半導体層と真性層とは積層され、具体的な製造の際は、まず第１の半導体層が製造されてよく、次に、第１の半導体層の表面に真性層が製造される、あるいは、まず真性層が製造されてもよく、次に、真性層の表面に第１の半導体層が製造される、ステップと、
真性層の第１の半導体層から遠い方の面に、第２の半導体層を形成するステップと、
少なくとも２つの真性層と、各真性層に対応する第２の半導体層とを形成するために、第２の半導体層および真性層をエッチングするステップであって、少なくとも２つの真性層は厚さが同じであり、かつ使用材料のドーピング密度係数が同じであり、第１の半導体層は、第１の真性層のそれぞれ、および第２の半導体層のそれぞれとともに１つのＰＩＮダイオードを形成し、２つの隣接するＰＩＮダイオードは電気的に絶縁され、
第１の半導体層はＮ＋半導体層であり、第２の半導体層はＰ＋半導体層である、または
第１の半導体層はＰ＋半導体層であり、第２の半導体層はＮ＋半導体層である、ステップと
を含む。

【0045】

第１の半導体層１０が異なる層状構造を使用しているときは、これに対応して形成された半導体スイッチデバイスもまた異なる。これについては以下で相応に説明される。

【0046】

図１２ａ～図１２ｇに示すように、第１の半導体はＮ＋半導体であり、これが一例として使用される。

【0047】

ステップ１において、第１の半導体層１０が製造され、第１の半導体層１０はＮ＋半導体層である。

【0048】

具体的には、図１２ａに示すように、Ｎ型ウェハが製造の基板として使用される。Ｎ＋ドープ層を形成するために、リンがドープされて、第１の半導体層１０が得られる。

【0049】

ステップ２において、真性層５０を製造する。

【0050】

具体的には、図１２ｂに示すように、化学気相蒸着、拡散、分子線エピタキシーなどによって、単結晶で軽くＮ型にドープされた層である真性層５０が形成され、真性層５０の厚さは正確に制御されなければならない。

【0051】

ステップ３において、第１の真性層１０３の上に第２の半導体層６０を形成する。

【0052】

具体的には、図１２ｃに示すように、化学気相蒸着による高温で、真性層５０の上に多結晶シリコンの層が形成され、次に、Ｂ_２Ｏ_３材料を使用して、ホウ素が高温でウェハの中に拡散されて、Ｐ＋ドープ層を形成する。あるいは、第２の半導体層６０は、拡散またはエピタキシャル成長によって真性層５０の上に形成される。第２の半導体層６０と第１の半導体層１０とは対向する半導体層であり、その加工実施方法は、これに限定されないが、拡散またはエピタキシャル成長であってよいことが前述の説明からわかる。

【0053】

ステップ４において、エッチングによって真性層および第２の半導体層に窓を形成する。

【0054】

具体的には、図１２ｄに示すように、窓７０はエッチングによって真性層および第２の半導体層に形成され、窓のために第１の半導体層１０がわずかにオーバーエッチングされる必要がある。オーバーエッチングされた第１の半導体層１０は、０マイクロメートル～１０００マイクロメートルになり得る。エッチング方式は、ドライエッチングであってもウェットエッチングであってもよい。真性層は、窓によって第１の真性層１０３と第２の真性層２０３とに分割され、第２の半導体層は、窓によって第２の半導体層ａ１０２と第２の半導体層ｂ２０２とに分割される。第１の半導体層１０と、第１の真性層１０３と、第２の半導体層ａ１０２とは、第１のＰＩＮダイオードを形成する。第１の半導体層１０と、第２の真性層２０３と、第２の半導体層ｂ２０２とは、第２のＰＩＮダイオードを形成する。加えて、エッチングされた窓は、第１のＰＩＮダイオードと第２のＰＩＮダイオードとを確実に電気的に絶縁する必要がある。

【0055】

ステップ５において、窓内に絶縁層を堆積する。

【0056】

具体的には、図１２ｅに示すように、絶縁層を形成するために、二酸化ケイ素または窒化ケイ素がｌｉｆｔ－ｏｆｆによって窓内に堆積されてもよく、あるいはガラス粉末がコーティングされてもよい。絶縁層は、第１のＰＩＮダイオード１００を第２のＰＩＮダイオード２００から絶縁する第１の絶縁層４０と、第１のＰＩＮダイオード１００および第２のＰＩＮダイオード２００の露出した側壁を保護するために使用される、第２の絶縁層３０とを含む。

【0057】

ステップ５は任意選択のステップである。本出願のこの実施形態で提供される半導体スイッチでは、絶縁層は必ずしも配置されない。

【0058】

ステップ６において、第２の半導体層の上方の窓にパッドを堆積する。

【0059】

具体的には、図１２ｆに示すように、パッドは、蒸着、マグネトロンスパッタリング、または電気めっきによって堆積され、高温で窒素と水素との混合ガス内でアニーリングが行われる。第１のＰＩＮダイオードに対応するパッドは第１のパッド１０１であり、第２のＰＩＮダイオードに対応するパッドは第２のパッド２０１である。

【0060】

ステップ７において、第１の半導体層１０の下部に背面金属を堆積する。

【0061】

具体的には、図１２ｇに示すように、半導体スイッチデバイスが薄くされた後で、チタンニッケル金層、チタン金層、アルミニウム層、その他の金属層が、背面金属層２０を形成するように、第１の半導体層１０（真性層から遠い側）の下部に堆積される。背面金属層２０に異なる材料が使用されるときは、異なる厚さが選択されてもよい。例えば、チタンの場合は厚さが０ナノメートル～５００ナノメートルであり、ニッケルの場合は厚さが０ナノメートル～１００ナノメートルであり、金の場合は厚さが０マイクロメートル～５００マイクロメートルである。

【0062】

前述した具体的な製造方法は、Ｓｉ加工による半導体スイッチデバイス製造の単なる例として使用されており、具体的な半導体材料（例えば、ＧａＡｓ、ＧａＮ、またはＳｉＣ）、および具体的なドープ材料（例えば、リン）などの詳細は限定されないことを理解されたい。

【0063】

製造された半導体スイッチデバイスでは、線形性を向上させるために、２つのＰＩＮダイオードの、中央が揃えられた幾何学的に対称な形状を使用して、２つのＰＩＮダイオード間で自動的なパラメータ整合が実施されることが前述の説明からわかる。加えて、半導体スイッチデバイス全体の構造が小型で、チップパッケージング面積が小さく、かつコストが低い。加えて、本出願では、ＰＩＮダイオードの真性層のエピタキシャル成長、ならびに第１の半導体層および第２の半導体層の成長の際に加工差が発生せず、かつ２つのＰＩＮダイオード間で自動的なパラメータ整合が実施されて、線形性が向上し、ソリッドステート移相器の効果が高まる。ＰＩＮダイオードの加工がもう少し複雑で、かつ加工のデバイスパラメータに特定の要件が課される従来技術と比較して、本出願では、ＰＩＮダイオードの加工の解決策がより簡素であり、単一のＰＩＮダイオードの製造工程と互換可能であり、製造コストが低く、かつＰＩＮダイオードおよびソリッドステート移相器の線形性を向上させる目的を達成することもできる。

【0064】

図１３ａ～図１３ｆに示すように、本出願の一実施形態は、別の半導体製造方法をさらに提供する。この方法は、具体的には以下のステップを含む。

【0065】

第１の半導体はＮ＋半導体であり、これが一例として使用される。

【0066】

ステップ１において、第１の半導体層１０が製造され、第１の半導体層１０はＮ＋半導体層である。

【0067】

具体的には、図１３ａに示すように、Ｎ型ウェハが製造の基板として使用される。Ｎ＋ドープ層を形成するために、リンがドープされて、第１の半導体層１０が得られる。

【0068】

ステップ２において、第１の半導体層１０の表面に絶縁層を堆積し、絶縁層上に、ＰＩＮダイオードのための窓を形成する。

【0069】

具体的には、図１３ｂに示すように、熱化学気相蒸着によって、ウェハの上層に比較的厚い二酸化ケイ素絶縁層が形成される。二酸化ケイ素は、窓を形成するために、真性層の形成が必要な領域で、マスクおよびフォトレジストを使用して選択的に除去される。図１３ｂでは２つの窓が形成され、２つの窓は、第１のＰＩＮダイオードおよび第２のＰＩＮダイオードを収容するのにそれぞれ使用され、絶縁層は、第１のＰＩＮダイオードを第２のＰＩＮダイオードから絶縁するために使用される第１の絶縁層４０と、第１のＰＩＮダイオードおよび第２のＰＩＮダイオードの露出した側壁を保護するために使用される第２の絶縁層３０とに分割される。

【0070】

ステップ３において、窓内に真性層を製造する。

【0071】

具体的には、図１３ｃに示すように、ｌｉｆｔ－ｏｆｆ後に、化学気相蒸着、拡散、分子線エピタキシーなどによって、ウェハの上層にある絶縁層の２つの窓のそれぞれの中に、単結晶で軽くＮ型にドープされた層である真性層が形成される。真性層の厚さは、正確に制御される必要がある。第１のＰＩＮダイオードに対応する真性層は第１の真性層１０３であり、第２のＰＩＮダイオードに対応する真性層は第２の真性層２０３である。

【0072】

ステップ４において、真性層の上に第２の半導体層を形成する。

【0073】

具体的には、図１３ｄに示すように、ｌｉｆｔ－ｏｆｆ後に、化学気相蒸着による高温で、それぞれの真性層（第１の真性層１０３および第２の真性層２０３）の上に多結晶シリコンの層が形成され、次に、Ｂ_２Ｏ_３材料を使用して、ホウ素が高温でウェハの中に拡散されて、Ｐ＋ドープ層を形成する。あるいは、第２の半導体層は、拡散またはエピタキシャル成長によってそれぞれの真性層（第１の真性層１０３および第２の真性層２０３）の上に形成される。加えて、第２の半導体層と第１の半導体層１０とは対向する半導体層であり、その加工実施方法は、これに限定されないが、拡散およびエピタキシャル成長であってよい。第１のＰＩＮダイオードに対応する第２の半導体層は第２の半導体層ａ１０２であり、第２のＰＩＮダイオードに対応する半導体層は第２の半導体層ｂ２０２である。

【0074】

ステップ５において、第２の半導体層の上方の窓にパッドを堆積する。

【0075】

具体的には、図１３ｅに示すように、第１のパッド１０１および第２のパッド２０１は、蒸着、マグネトロンスパッタリング、または電気めっきによって堆積され、高温で窒素と水素との混合ガス内でアニーリングが行われる。第１のパッド１０１は、第２の半導体層ａ１０２の、第１の真性層１０３から遠い側に堆積され、第２のパッド２０１は、第２の半導体層ｂ２０２の、第２の真性層２０３から遠い側に堆積される。

【0076】

ステップ６において、第１の半導体層１０の下部に背面金属を堆積する。

【0077】

具体的には、図１３ｆに示すように、半導体スイッチデバイスが薄くされた後で、チタンニッケル金層、チタン金層、アルミニウム層、その他の金属層が、背面金属層２０を形成するように、第１の半導体層１０（真性層から遠い側）の下部に堆積される。背面金属層２０に異なる材料が使用されるときは、異なる厚さが選択されてもよい。例えば、チタンの場合は厚さが０ナノメートル～５００ナノメートルであり、ニッケルの場合は厚さが０ナノメートル～１００ナノメートルであり、金の場合は厚さが０マイクロメートル～５００マイクロメートルである。

【0078】

前述した具体的な製造方法は、Ｓｉ加工による半導体スイッチデバイス製造の単なる例として使用されており、具体的な半導体材料（例えば、ＧａＡｓ、ＧａＮ、またはＳｉＣ）、および具体的なドープ材料（例えば、リン）などの詳細は限定されないことを理解されたい。

【0079】

理解しやすくするために、一例として図１４ａ～図１４ｇに示す半導体スイッチデバイス製造方法を使用して、再度詳細な説明が提供される。

【0080】

第１の半導体はＮ＋半導体であり、これが一例として使用される。

【0081】

ステップ１において、第１の半導体層１０が製造され、第１の半導体層１０はＮ＋半導体層である。

【0082】

具体的には、図１４ａに示すように、Ｎ型ウェハが製造の基板として使用される。Ｎ＋ドープ層を形成するために、リンがドープされて、第１の半導体層１０が得られる。

【0083】

ステップ２において、第１の半導体層１０の表面に真性層５０を堆積する。

【0084】

具体的には、図１４ｂに示すように、化学気相蒸着、拡散、分子線エピタキシーなどによって、ウェハの上層にある絶縁層の窓内に、単結晶で軽くＮ型にドープされた層である真性層５０が形成される。真性層５０の厚さは、正確に制御される必要がある。

【0085】

ステップ３において、真性層５０の上に第２の半導体層６０を形成する。

【0086】

具体的には、図１４ｃに示すように、化学気相蒸着による高温で、真性層５０の上に多結晶シリコンの層が形成され、次に、Ｂ_２Ｏ_３材料を使用して、ホウ素が高温でウェハの中に拡散されて、Ｐ＋ドープ層を形成する。あるいは、第２の半導体層６０は、拡散、エピタキシャル成長、またはイオン注入によって真性層５０上に形成される。第２の半導体層６０と第１の半導体層１０とは対向する半導体層であり、その加工実施方法は、これに限定されないが、拡散またはエピタキシャル成長であってよいことが前述の説明からわかる。

【0087】

ステップ４において、ｌｉｆｔ－ｏｆｆ後のエッチングによって、第２の半導体層６０および真性層５０に窓７０を形成して、第１のＰＩＮダイオードおよび第２のＰＩＮダイオードを形成する。

【0088】

具体的には、図１４ｄに示すように、第２の半導体層および真性層は、ｌｉｆｔ－ｏｆｆ後に窓でエッチングされ（真性層はオーバーエッチングされてもよく、オーバーエッチング深さは０ μｍ～１０００ μｍ）、エッチング方式は、ドライエッチングまたはウェットエッチングであってよい。真性層は、窓７０によって第１の真性層１０３と第２の真性層２０３とに分割され、第２の半導体層は、窓７０によって第２の半導体層ａ１０２と第２の半導体層ｂ２０２とに分割される。第１の半導体層１０と、第１の真性層１０３と、第２の半導体層ａ１０２とは、第１のＰＩＮダイオードを形成する。第１の半導体層１０と、第２の真性層２０３と、第２の半導体層ｂ２０２とは、第２のＰＩＮダイオードを形成する。加えて、エッチングされた窓７０は、第１のＰＩＮダイオード１００と第２のＰＩＮダイオード２００とを確実に電気的に絶縁する必要がある。

【0089】

ステップ５において、半導体スイッチデバイスの表面に絶縁層８０を形成し、次に、第１のＰＩＮダイオードおよび第２のＰＩＮダイオードのそれぞれの表面に、ｌｉｆｔ－ｏｆｆ後のエッチングによって、パッドのための窓を形成する。

【0090】

具体的には、図１４ｅに示すように、熱酸化または化学気相蒸着によって、半導体スイッチデバイスの表面に絶縁層８０が形成される。次に、ｌｉｆｔ－ｏｆｆ後のエッチングによって、第１のＰＩＮダイオードおよび第２のＰＩＮダイオードのそれぞれの表面に、パッドを堆積するための窓が形成される。絶縁層の組成は、ＳｉＯ_２、Ｓｉ_３Ｎ_４、またはＳｉＯ_２、Ｓｉ_３Ｎ_４を含む多層構造であってもよい。

【0091】

ステップ５は任意選択のステップである。本出願のこの実施形態で提供される半導体スイッチでは、絶縁層は必ずしも配置されない。

【0092】

ステップ６において、第１のＰＩＮダイオードおよび第２のＰＩＮダイオードの窓内にパッドを堆積する。

【0093】

具体的には、図１４ｆに示すように、ｌｉｆｔ－ｏｆｆ後に第１のパッド１０１および第２のパッド２０１は、蒸着、マグネトロンスパッタリング、または電気めっきによって第１のＰＩＮダイオードおよび第２のＰＩＮダイオードの表面の上に堆積され、高温で窒素と水素との混合ガス内でアニーリングが行われる。

【0094】

ステップ７において、第１の半導体層１０の下部に背面金属を堆積する。

【0095】

具体的には、図１４ｇに示すように、半導体スイッチデバイスが薄くされた後で、チタンニッケル金層、チタン金層、アルミニウム層、その他の金属層が、背面金属層２０を形成するように、第１の半導体層１０（真性層から遠い側）の下部に堆積される。背面金属層２０に異なる材料が使用されるときは、異なる厚さが選択されてもよい。例えば、チタンの場合は厚さが０ナノメートル～５００ナノメートルであり、ニッケルの場合は厚さが０ナノメートル～１００ナノメートルであり、金の場合は厚さが０マイクロメートル～５００マイクロメートルである。

【0096】

前述した具体的な製造方法は、Ｓｉ加工による半導体スイッチデバイス製造の単なる例として使用されており、具体的な半導体材料（例えば、ＧａＡｓ、ＧａＮ、またはＳｉＣ）、および具体的なドープ材料（例えば、リン）などの詳細は限定されないことを理解されたい。

【0097】

前述した製造方法では、第１のＰＩＮダイオードおよび第２のＰＩＮダイオードの具体的な製造の際は、第１のＰＩＮダイオードのそれぞれの第１の面対第２のＰＩＮダイオードのそれぞれの第２の面の面積比は１：Ｎであり、Ｎは１以上の有理数である。第１の面は、第１のＰＩＮダイオードの第２の半導体層の、第１の半導体層から遠い方の面の、ドープされた粒子の有効面積である。第２の面は、第２のＰＩＮダイオードの第２の半導体層の、第１の半導体層から遠い方の面の、ドープされた粒子の有効面積である。詳細については、図２の関連説明を参照されたい。

【0098】

前述した具体的な製造方法から、本出願のこの実施形態で提供される半導体スイッチデバイスを使用して、３ポートデバイス構造が形成されることがわかる。一体構造では、第１のＰＩＮダイオードと第２のＰＩＮダイオードとを並べて配置することにより、第１のＰＩＮダイオードと第２のＰＩＮダイオードとの整合の効果が高まる。加えて、この統合方式が使用されると、従来技術のディスクリート部品またはマルチダイ素子と比較して、集積度が向上しコストが削減される。

【0099】

加えて、本出願はソリッドステート移相器をさらに提供する。ソリッドステート移相器は、複数の分岐回路に配置された、前述した半導体スイッチデバイスを含み、各分岐回路は少なくとも１つの半導体スイッチデバイスを含む。２つ以上の半導体スイッチデバイスが使用されるとき、２つ以上の半導体スイッチデバイスは直列に接続されてもよく、並列に接続されてもよく、あるいは部分的に直列に接続され、かつ部分的に並列に接続されてもよい。これは、本明細書では具体的に限定されない。加えて、半導体スイッチデバイスは、複数の分岐回路で送信された無線周波数信号間の位相差を生成するために、接続されたり切断されたりする。使用される半導体スイッチデバイスは、２つのＰＩＮダイオードの、中央が揃えられた幾何学的に対称な形状を使用して、２つのＰＩＮダイオード間で自動的なパラメータ整合を実施することによって線形性を向上させ、ソリッドステート移相器の効果を向上させる。

【0100】

上記の説明は、本願の特定の実施態様にすぎず、本願の保護範囲はそれに限定されない。本出願の保護範囲は、アレイ構造の複数のＰＩＮダイオードでもあり得る。アレイ構造の複数のＰＩＮダイオードが使用されるときは、少なくとも２つの真性層が第１の半導体層の同じ面に配置され、第２の半導体層は各真性層に配置される。少なくとも２つの真性層は厚さが同じであり、かつ使用材料のドーピング密度係数が同じである。第２の半導体層は真性層と１対１の対応関係にあり、それぞれの対応する第２の半導体層および真性層と、第１の半導体層とが１つのＰＩＮダイオードを形成する。

【0101】

加えて、本出願の一実施形態は大規模多入力多出力（Ｍａｓｓｉｖｅ ＭＩＭＯ）アンテナアレイをさらに提供する。アンテナアレイは、前述したソリッドステート移相器と、複数のアンテナユニットとを備え、ソリッドステート移相器は、複数のアンテナユニット間の位相関係を変更するように構成される。使用されるソリッドステート移相器の半導体スイッチデバイスは、２つ以上のＰＩＮダイオードの、中央が揃えられた幾何学的に対称な形状を使用して、複数のＰＩＮダイオード間で自動的なパラメータ整合を実施することによって線形性を向上させ、アンテナアレイの使用効果を向上させる。ＰＩＮダイオードは、例えば、２つ、４つ、８つ、または複数のＰＩＮダイオードを統合したアレイモードになっていてもよく、その上面図が図１５に示されている。図１５は、４－ＰＩＮダイオードモードである。ａとｄとの開口面積は等しく、ｂとｃとの開口面積は等しく、ａ対ｂの開口面積比は１：Ｎであり、ｄ対ｃの開口面積比は１：Ｎであり、Ｎは正の実数である。図１６は、８－ＰＩＮダイオードモードを示す。ａとｄとの開口面積は等しく、ｂとｃとの開口面積は等しく、ｅ対ｈの開口面積は等しく、ｆ対ｇの開口面積は等しく、ａ対ｂの面積比は１：Ｎであり、ｄ対ｃの開口面積比は１：Ｎであり、ｅ対ｆの開口面積比は１：Ｎであり、ｈ対ｇの開口面積比は１：Ｎであり、Ｎは正の実数である。

【0102】

本願の一実施形態は通信デバイスを提供する。通信デバイスは、大規模多入力多出力アンテナアレイと、無線周波数信号送受信機とを備える。大規模多入力多出力アンテナアレイは、無線周波数信号送受信機によって送信された無線周波数信号を受信するように構成される、または無線周波数信号送受信機に無線周波数信号を送信するように構成される。アンテナアレイを使用することによって、通信デバイスの通信効率が向上する。

【0103】

前述の説明は、本出願の特定の実装形態にすぎず、本出願の保護範囲を限定するものではない。本出願に開示されている技術的範囲内で当業者によって容易に考え出されるいかなる変形または置換も、本出願の保護範囲内にあるものとする。したがって、本出願の保護範囲は、特許請求の範囲の保護範囲に従うものとする。

【符号の説明】

【0104】

１０ 第１の半導体層
２０ 背面金属層
３０ 第２の絶縁層
４０ 第１の絶縁層
５０ 真性層
６０ 第２の半導体層
７０ 窓
８０ 絶縁層
１００ 第１のＰＩＮダイオード
１０１ 第１のパッド
１０２ 第２の半導体層
１０３ 第１の真性層
２００ 第２のＰＩＮダイオード
２０１ 第２のパッド
２０２ 第２の半導体層
２０３ 第２の真性層
ｄ 第１の絶縁層の幅
ｈ 挿入深さ
ａ～ｈ ダイオード

【図1a】

【図1b】

【図2a】

【図2b】

【図3a】

【図3b】

【図4a】

【図4b】

【図5a】

【図5b】

【図6a】

【図6b】

【図7a】

【図7b】

【図8】

【図9】

【図10】

【図11】

【図12a】

【図12b】

【図12c】

【図12d】

【図12e】

【図12f】

【図12g】

【図13a】

【図13b】

【図13c】

【図13d】

【図13e】

【図13f】

【図14a】

【図14b】

【図14c】

【図14d】

【図14e】

【図14f】

【図14g】

【図15】

【図16】