(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-02-15
(45)【発行日】2024-02-26
(54)【発明の名称】アクティブマトリクス基板およびこれを備える表示装置
(51)【国際特許分類】
G09G 3/20 20060101AFI20240216BHJP
G09F 9/30 20060101ALI20240216BHJP
G09G 3/36 20060101ALI20240216BHJP
【FI】
G09G3/20 623V
G09F9/30 338
G09G3/20 621M
G09G3/20 623D
G09G3/20 642A
G09G3/20 680G
G09G3/36
(21)【出願番号】P 2020119380
(22)【出願日】2020-07-10
【審査請求日】2023-04-04
(73)【特許権者】
【識別番号】000005049
【氏名又は名称】シャープ株式会社
(74)【代理人】
【識別番号】100104695
【氏名又は名称】島田 明宏
(74)【代理人】
【識別番号】100121348
【氏名又は名称】川原 健児
(74)【代理人】
【氏名又は名称】奥田 邦廣
(74)【代理人】
【識別番号】100148459
【氏名又は名称】河本 悟
(72)【発明者】
【氏名】細谷地 航平
(72)【発明者】
【氏名】村上 祐一郎
(72)【発明者】
【氏名】古田 成
(72)【発明者】
【氏名】山口 尚宏
【審査官】武田 悟
(56)【参考文献】
【文献】国際公開第2014/112459(WO,A1)
【文献】特開2009-31804(JP,A)
【文献】米国特許出願公開第2018/0122827(US,A1)
【文献】米国特許出願公開第2019/0066622(US,A1)
【文献】米国特許出願公開第2008/0180369(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
G09G 3/00 - 3/38
G09F 9/30
(57)【特許請求の範囲】
【請求項1】
複数の画素回路が形成された表示部を有するアクティブマトリクス基板であって、
前記表示部に表示すべき画像を表すビデオ信号を前記複数の画素回路に伝達するための複数のデータ信号線と、
前記複数のデータ信号線にそれぞれ対応する複数の接続制御スイッチング素子を含み、各データ信号線に印加すべきビデオ信号を対応する接続制御スイッチング素子を介して当該データ信号線に供給するように構成された信号供給制御回路と
を備え、
前記信号供給制御回路において、
前記複数の接続制御スイッチング素子は、2以上のスイッチング素子を1セットとして複数セットのスイッチング素子群にグループ化されており、
各セットの前記スイッチング素子群は、所定数のスイッチング素子を単位として前記複数のデータ信号線に垂直な方向に位置を順にずらしつつ前記複数のデータ信号線の延在方向に並ぶように配置され、かつ、隣接するどの2つのセットにおいても、一方のセットの前記スイッチング素子群の位置が前記所定数のスイッチング素子を単位として前記垂直方向にずれる向きと、他方のセットの前記スイッチング素子群の位置が前記所定数のスイッチング素子を単位として前記垂直方向にずれる向きとが、互いに逆である、アクティブマトリクス基板。
【請求項2】
前記信号供給制御回路は、2以上のデータ信号線を1組として前記複数のデータ信号線をグループ化することにより得られる複数組のデータ信号線群にそれぞれ対応する複数のデマルチプレクサを含み、当該複数のデマルチプレクサにそれぞれ対応する複数の入力端子を有するデマルチプレクス回路であり、
前記デマルチプレクス回路は、前記複数の入力端子のそれぞれにおいて、当該入力端子に対応するデマルチプレクサに対応する組の前記2以上のデータ信号線に与えるべきビデオ信号である2以上のデータ信号を時分割多重化した多重化データを受け取り、
各デマルチプレクサは、
当該デマルチプレクサに対応する組における前記2以上のデータ信号線にそれぞれ対応する2以上の接続制御スイッチング素子を含み、
当該デマルチプレクサに対応する入力端子に与えられる多重化データ信号を前記2以上の接続制御スイッチング素子で逆多重化することにより得られる2以上のデータ信号を前記2以上のデータ信号線にそれぞれ与えるように構成されており、
前記デマルチプレクス回路において、
前記複数のデマルチプレクサは、所定数のデマルチプレクサを1セットとして複数のセットにグループ化されており、
各セットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子は、前記所定数のスイッチング素子を単位として前記複数のデータ信号線に垂直な方向に位置を順にずらしつつ前記複数のデータ信号線の延在方向に並ぶように配置され、かつ、隣接するどの2つのセットにおいても、一方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子の位置が前記所定数のスイッチング素子を単位として前記垂直方向にずれる向きと、他方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子の位置が前記所定数のスイッチング素子を単位として前記垂直方向にずれる向きとが、互いに逆である、請求項1に記載のアクティブマトリクス基板。
【請求項3】
前記デマルチプレクス回路において、各セットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子は、1つのデマルチプレクサに含まれる接続制御スイッチング素子を単位として前記複数のデータ信号線に垂直な方向に位置を順にずらしつつ前記複数のデータ信号線の延在方向に並ぶように配置されている、請求項2に記載のアクティブマトリクス基板。
【請求項4】
各デマルチプレクサにおけるいずれの接続制御スイッチング素子も、Nチャネル型トランジスタまたはPチャネル型トランジスタのいずれか一方のみにより構成されている、請求項3に記載のアクティブマトリクス基板。
【請求項5】
各デマルチプレクサにおけるいずれの接続制御スイッチング素子も、互い並列に接続されたNチャネル型トランジスタおよびPチャネル型トランジスタにより構成されている、請求項3に記載のアクティブマトリクス基板。
【請求項6】
各デマルチプレクサにおける各接続制御スイッチング素子を構成するNチャネル型トランジスタおよびPチャネル型トランジスタは、前記複数のデータ信号線の延在方向に並ぶように配置されている、請求項5に記載のアクティブマトリクス基板。
【請求項7】
各デマルチプレクサにおける各接続制御スイッチング素子を構成するNチャネル型トランジスタおよびPチャネル型トランジスタは、前記複数のデータ信号線に垂直な方向に並ぶように配置されている、請求項5に記載のアクティブマトリクス基板。
【請求項8】
前記デマルチプレクス回路には、各デマルチプレクサに含まれる接続制御スイッチング素子の制御に必要な複数種類の制御信号を各デマルチプレクサに伝達するための制御信号線として、当該複数種類の制御信号のそれぞれにつき2以上の制御信号線が配設されている、請求項2に記載のアクティブマトリクス基板。
【請求項9】
前記デマルチプレクス回路において、前記一方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子の位置を記所定数のスイッチング素子を単位として前記垂直方向にずらす向きと同じ向きで前記垂直方向にずらすように接続制御スイッチング素子が配置されるセットが、前記複数種類の制御信号のそれぞれにつき配設される前記2以上の制御信号線に均等に接続されており、かつ、前記他方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子の位置を記所定数のスイッチング素子を単位として前記垂直方向にずらす向きと同じ向きで前記垂直方向にずらすように接続制御スイッチング素子が配置されるセットが、前記複数種類の制御信号のそれぞれにつき配設される前記2以上の制御信号線に均等に接続されている、請求項8に記載のアクティブマトリクス基板。
【請求項10】
各デマルチプレクサに含まれる前記接続制御スイッチング素子は薄膜トランジスタであり、
前記デマルチプレクス回路において、前記一方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子のそれぞれにつき、当該スイッチング素子としての薄膜トランジスタと、前記他方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子のうち前記一方のセットにおける当該スイッチング素子に与えられる制御信号と同一または同一種類の制御信号が与えられるスイッチング素子としての薄膜トランジスタとについては、ドレインがゲートに対して同じ側に配置されている、請求項2に記載のアクティブマトリクス基板。
【請求項11】
前記複数のデータ信号線にそれぞれ対応する前記複数の接続制御スイッチング素子は薄膜トランジスタである、請求項1から9のいずれか1項に記載のアクティブマトリクス基板。
【請求項12】
前記信号供給制御回路は、
外部から与えられる1つ以上の検査用ビデオ信号のいずれかを各データ信号線に供給するか否かを制御するビデオ検査回路であり、
各データ信号線に対し、対応する接続制御スイッチング素子を介して前記いずれかの検査用ビデオ信号が与えられるように構成されている、請求項1に記載のアクティブマトリクス基板。
【請求項13】
請求項2から10のいずれか1項に記載のアクティブマトリクス基板と、
前記複数の入力端子のそれぞれに対し、当該入力端子に対応する組における2以上のデータ信号線にそれぞれ与えるべき2以上のデータ信号が時分割多重化された信号を多重化データ信号として与えるデータ側駆動回路と、
前記データ側駆動回路から各入力端子に与えられる前記多重化データ信号を、当該入力端子に対応するデマルチプレクサで逆多重化することにより、当該デマルチプレクサに対応する組の2以上のデータ信号線にそれぞれ与えるべき2以上のデータ信号が生成されるように、各デマルチプレクサにおける接続制御スイッチング素子を制御するための逆多重化制御信号を生成する逆多重化制御回路と
を備える、表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、アクティブマトリクス基板およびこれを備える表示装置に関し、更に詳しくは、時分割多重化されたビデオ信号を逆多重化して2以上のデータ信号線に与えるデマルチプレクサ等のようにビデオ信号のデータ信号線への供給を制御する回路を含むアクティブマトリクス基板、および、これを備える表示装置に関する。
【背景技術】
【0002】
アクティブマトリクス型液晶表示装置等の表示装置では、複数のデータ信号線(「ソースライン」とも呼ばれる)と、当該複数データ信号線に交差する複数の走査信号線(「ゲートライン」とも呼ばれる)と、当該複数のデータ信号線および当該複数の走査信号線に沿ってマトリクス状に配置された複数の画素回路とが形成されたアクティブマトリクス基板が使用される。このような表示装置において、アクティブマトリクス基板における複数のデータ信号線を2以上のデータ信号線を1組として複数組のデータ信号線群にグループ化し、各組の2以上のデータ信号線に時分割的にデータ信号を与える方式(以下「SSD(Source Shared Driving)方式」という)が採用されているものがある。
【0003】
SSD方式では、上記複数組にそれぞれ対応する複数のデマルチプレクサからなるデマルチプレクス回路が使用され、このデマルチプレクス回路は、通常、アクティブマトリクス基板上に上記複数の画素回路とともに形成される。データ側駆動回路は、当該複数のデマルチプレクサに対し時分割多重化されたビデオ信号である複数のデータ信号(「多重化データ信号」ともいう)をそれぞれ出力する。各デマルチプレクサは、対応する組の2以上のデータ信号線にそれぞれ接続される2以上のスイッチング素子を含む。データ側駆動回路からの各データ信号としてのアナログ電圧は、対応するデマルチプレクサにおける2つ以上のスイッチング素子のうちオン状態のスイッチング素子を介して当該2以上のデータ信号線のいずれかに与えられ、各デマルチプレクサにおいてオン状態となるスイッチング素子は順次に切り替えられる。各データ信号線は、対応するデマルチプレクサにおいてそれに接続されるスイッチング素子がオン状態のときに当該スイッチング素子を介してデータ信号を与えられ、その後、当該スイッチング素子がオフ状態に変化すると、当該データ信号としてのアナログ電圧をその配線容量に保持する。このようにしてデータ信号としてのアナログ電圧が各データ信号線に保持された状態で、上記複数の走査信号線のいずれかが活性化される(選択される)ことにより、当該活性化された走査信号線に接続される画素回路に当該データ信号線の電圧が画素データとして書き込まれる。
【0004】
例えばヘッドマウントディスプレイ(Head Mounted Display(以下「HDM」と略記する))のように画素ピッチの狭い表示装置において上記のようなSSD方式が採用される場合には、アクティブマトリクス基板上において、上記複数のデマルチプレクサを構成するトランジスタをデータ信号線に垂直な方向に配置できないことがある。この場合、上記複数のデマルチプレクサを構成するトランジスタを2個以上ずつグループ化し、各グループにつきそれを構成する当該2個以上のトランジスタをデータ信号線に垂直な方向に順にずらしつつデータ信号線の延在方向に並ぶように配置する構成、すなわち1つのグループを構成する複数のトランジスタをデータ信号線に対し斜め方向に並ぶように配置する構成(以下「斜め配置構成」という)が採用される。
【0005】
例えば文献1(国際公開第2014/112459号パンフレット)に記載の第1の実施形態に係る表示装置におけるデマルチプレクサ回路では、同文献の
図3に示すように、n番目の信号入力線Vnのビデオ信号を3本のデータ信号線SLRn,SLGn,SLBnに分配するためのデマルチプレクサがトランジスタ13R2,13G2,13B1から構成され、トランジスタ13R2,13G2とトランジスタ13B1とは、データ線SLRn,SLGn,SLBnに垂直な方向に位置をずらしつつ当該データ線SLRn,SLGn,SLBnの延在方向に並ぶように配置されている。また、n+1番目の信号入力線Vn+1のビデオ信号を3本のデータ信号線SLRn+1,SLGn+1,SLBn+1に分配するためのデマルチプレクサを構成するトランジスタも同様の形態で配置されている。このように文献1に記載の第1の実施形態に係る表示装置では、デマルチプレクサ回路を構成するトランジスタを(1つのデマルチプレクサを構成する)3個ずつグループ化し、各グループにつきそれ構成する当該3個のトランジスタをデータ信号線に垂直な方向にずらしつつデータ信号線の延在方向に並ぶように配置されている(ただし、この例では当該3個のトランジスタのうち2個のトランジスタはデータ線に垂直な方向に配置されている)。
【先行技術文献】
【特許文献】
【0006】
【文献】国際公開第2014/112459号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【0007】
SSD方式の表示装置において、デマルチプレクス回路を構成するスイッチング素子としてのトランジスタにつき上記のような斜め配置構成が採用されている場合、長さの大きく異なるデータ信号線が隣接する箇所が生じる。そのような隣接するデータ信号線を駆動する場合、それらの長さの相違に応じて、それらのデータ信号線の一方に接続される画素容量と他方に接続される画素容量との間で充電の程度に違いが生じる(詳細は後述する)。その結果、均一な階調で単色表示すべき場合等に表示画面においてそれらのデータ信号線の隣接部分で縞状のムラが視認されることがある。
【0008】
そこで、画素ピッチが狭いためにデマルチプレクス回路のスイッチング素子のようにデータ信号線へのビデオ信号(データ信号)の供給を制御するスイッチング素子としてのトランジスタをデータ信号線に垂直な方向に配置できない場合であっても縞状のムラが視認されないようにすることが望まれる。
【課題を解決するための手段】
【0009】
(1)本発明の幾つかの実施形態によるアクティブマトリクス基板は、
複数の画素回路が形成された表示部を有するアクティブマトリクス基板であって、
前記表示部に表示すべき画像を表すビデオ信号を前記複数の画素回路に伝達するための複数のデータ信号線と、
前記複数のデータ信号線にそれぞれ対応する複数の接続制御スイッチング素子を含み、各データ信号線に印加すべきビデオ信号を対応する接続制御スイッチング素子を介して当該データ信号線に供給するように構成された信号供給制御回路とを備え、
前記信号供給制御回路において、
前記複数の接続制御スイッチング素子は、2以上のスイッチング素子を1セットとして複数セットのスイッチング素子群にグループ化されており、
各セットの前記スイッチング素子群は、所定数のスイッチング素子を単位として前記複数のデータ信号線に垂直な方向に位置を順にずらしつつ前記複数のデータ信号線の延在方向に並ぶように配置され、かつ、隣接するどの2つのセットにおいても、一方のセットの前記スイッチング素子群の位置が前記所定数のスイッチング素子を単位として前記垂直方向にずれる向きと、他方のセットの前記スイッチング素子群の位置が前記所定数のスイッチング素子を単位として前記垂直方向にずれる向きとが、互いに逆である。
【0010】
(2)また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記(1)の構成を含み、
前記信号供給制御回路は、2以上のデータ信号線を1組として前記複数のデータ信号線をグループ化することにより得られる複数組のデータ信号線群にそれぞれ対応する複数のデマルチプレクサを含み、当該複数のデマルチプレクサにそれぞれ対応する複数の入力端子を有するデマルチプレクス回路であり、
前記デマルチプレクス回路は、前記複数の入力端子のそれぞれにおいて、当該入力端子に対応するデマルチプレクサに対応する組の前記2以上のデータ信号線に与えるべきビデオ信号である2以上のデータ信号を時分割多重化した多重化データを受け取り、
各デマルチプレクサは、
当該デマルチプレクサに対応する組における前記2以上のデータ信号線にそれぞれ対応する2以上の接続制御スイッチング素子を含み、
当該デマルチプレクサに対応する入力端子に与えられる多重化データ信号を前記2以上の接続制御スイッチング素子で逆多重化することにより得られる2以上のデータ信号を前記2以上のデータ信号線にそれぞれ与えるように構成されており、
前記デマルチプレクス回路において、
前記複数のデマルチプレクサは、所定数のデマルチプレクサを1セットとして複数のセットにグループ化されており、
各セットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子は、前記所定数のスイッチング素子を単位として前記複数のデータ信号線に垂直な方向に位置を順にずらしつつ前記複数のデータ信号線の延在方向に並ぶように配置され、かつ、隣接するどの2つのセットにおいても、一方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子の位置が前記所定数のスイッチング素子を単位として前記垂直方向にずれる向きと、他方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子の位置が前記所定数のスイッチング素子を単位として前記垂直方向にずれる向きとが、互いに逆である。
【0011】
(3)また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記(2)の構成を含み、
前記デマルチプレクス回路において、各セットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子は、1つのデマルチプレクサに含まれる接続制御スイッチング素子を単位として前記複数のデータ信号線に垂直な方向に位置を順にずらしつつ前記複数のデータ信号線の延在方向に並ぶように配置されている。
【0012】
(4)また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記(2)または(3)の構成を含み、
各デマルチプレクサにおけるいずれの接続制御スイッチング素子も、Nチャネル型トランジスタまたはPチャネル型トランジスタのいずれか一方のみにより構成されている。
【0013】
(5)また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記(2)または(3)の構成を含み、
各デマルチプレクサにおけるいずれの接続制御スイッチング素子も、互い並列に接続されたNチャネル型トランジスタおよびPチャネル型トランジスタにより構成されている。
【0014】
(6)また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記(5)の構成を含み、
各デマルチプレクサにおける各接続制御スイッチング素子を構成するNチャネル型トランジスタおよびPチャネル型トランジスタは、前記複数のデータ信号線の延在方向に並ぶように配置されている。
【0015】
(7)また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記(5)の構成を含み、
各デマルチプレクサにおける各接続制御スイッチング素子を構成するNチャネル型トランジスタおよびPチャネル型トランジスタは、前記複数のデータ信号線に垂直な方向に並ぶように配置されている。
【0016】
(8)また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記(2)の構成を含み、
前記デマルチプレクス回路には、各デマルチプレクサに含まれる接続制御スイッチング素子の制御に必要な複数種類の制御信号を各デマルチプレクサに伝達するための制御信号線として、当該複数種類の制御信号のそれぞれにつき2以上の制御信号線が配設されている。
【0017】
(9)また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記(8)の構成を含み、
前記デマルチプレクス回路において、前記一方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子の位置を記所定数のスイッチング素子を単位として前記垂直方向にずらす向きと同じ向きで前記垂直方向にずらすように接続制御スイッチング素子が配置されるセットが、前記複数種類の制御信号のそれぞれにつき配設される前記2以上の制御信号線に均等に接続されており、かつ、前記他方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子の位置を記所定数のスイッチング素子を単位として前記垂直方向にずらす向きと同じ向きで前記垂直方向にずらすように接続制御スイッチング素子が配置されるセットが、前記複数種類の制御信号のそれぞれにつき配設される前記2以上の制御信号線に均等に接続されている。
【0018】
(10)また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記(2)の構成を含み、
各デマルチプレクサに含まれる前記接続制御スイッチング素子は薄膜トランジスタであり、
前記デマルチプレクス回路において、前記一方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子のそれぞれにつき、当該スイッチング素子としての薄膜トランジスタと、前記他方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子のうち前記一方のセットにおける当該スイッチング素子に与えられる制御信号と同一または同一種類の制御信号が与えられるスイッチング素子としての薄膜トランジスタとについては、ドレインがゲートに対して同じ側に配置されている。
【0019】
(11)また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記(1)から(9)のいずれかの構成を含み、
前記複数のデータ信号線にそれぞれ対応する前記複数の接続制御スイッチング素子は薄膜トランジスタである。
【0020】
(12)また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記(1)の構成を含み、
前記信号供給制御回路は、
外部から与えられる1つ以上の検査用ビデオ信号のいずれかを各データ信号線に供給するか否かを制御するビデオ検査回路であり、
各データ信号線に対し、対応する接続制御スイッチング素子を介して前記いずれかの検査用ビデオ信号が与えられるように構成されている。
【0021】
(13)また、本発明の幾つかの実施形態による表示装置は、
上記(2)から(11)のいずれかの構成を備えるアクティブマトリクス基板と、
前記複数の入力端子のそれぞれに対し、当該入力端子に対応する組における2以上のデータ信号線にそれぞれ与えるべき2以上のデータ信号が時分割多重化された信号を多重化データ信号として与えるデータ側駆動回路と、
前記データ側駆動回路から各入力端子に与えられる前記多重化データ信号を当該入力端子に対応するデマルチプレクサで逆多重化することにより、当該デマルチプレクサに対応する組の2以上のデータ信号線にそれぞれ与えるべき2以上のデータ信号が生成されるように、各デマルチプレクサにおける接続制御スイッチング素子を制御するための逆多重化制御信号を生成する逆多重化制御回路とを備える。
【発明の効果】
【0022】
本発明の上記幾つかの実施形態によれば、例えばSSD方式の表示装置におけるデマルチプレクサ回路またはアクティブマトリクス基板のビデオ検査回路として機能しうるような信号供給制御回路において、表示部における複数のデータ信号線にそれぞれ対応する複数の接続制御スイッチング素子は、2以上のスイッチング素子を1セットとして複数セットのスイッチング素子群にグループ化されており、各セットのスイッチング素子群は、所定数のスイッチング素子を単位として当該複数のデータ信号線に垂直な方向に位置を順にずらしつつ当該複数のデータ信号線の延在方向に並ぶように配置され、かつ、隣接するどの2つのセットにおいても、一方のセットのスイッチング素子群の位置が所定数のスイッチング素子を単位として上記垂直方向にずれる向きと、他方のセットのスイッチング素子群の位置が所定数のスイッチング素子を単位として前記垂直方向にずれる向きとが、互いに逆である。このように信号供給制御回路における接続制御スイッチング素子は、垂直方向のずれの向きがセット毎に交互に反転する斜め方向に配置される。このため、各データ信号線にビデオ信号(データ信号)を供給する信号供給制御回路内の経路のレイアウトパターンに着目すると、同一セット内の接続制御スイッチング素子に接続される隣接データ信号線のみならず、異なるセット内の接続制御スイッチング素子に接続される隣接データ信号線についても、それら隣接データ信号線にそれぞれ対応する2つの経路レイアウトパターン間での相違は比較的小さい。このため、どの隣接するデータ信号線についてもそれらの実質的な長さ(信号供給制御回路内の経路レイアウトパターンを考慮した長さ)が大きく異なることはない。したがって、どの隣接するデータ信号線についても、それらを駆動するときの充電率に大きな差は生じない。その結果、画素ピッチの狭いアクティブマトリクス基板において斜め配置構成によって信号供給制御回路を画素回路と一体的に形成しつつ、表示画面における縞状のムラの発生を抑制することができる。
【図面の簡単な説明】
【0023】
【
図1】第1の実施形態に係るアクティブマトリクス型表示装置の全体構成を示すブロック図である。
【
図2】上記第1の実施形態におけるデマルチプレクス回路の構成を表示部の電気的構成とともに示す回路図である。
【
図3】上記第1の実施形態におけるデマルチプレクス回路の動作を説明するためのタイミングチャートである。
【
図4】上記第1の実施形態に対応する従来のアクティブマトリクス型表示装置(第1従来例)におけるデマルチプレクス回路のレイアウトパターンを説明するためのレイアウト図である
【
図5】上記第1従来例における問題を説明するための回路図である。
【
図6】上記第1の実施形態におけるデマルチプレクス回路のレイアウトパターンを説明するためのレイアウト図である
【
図7】上記第1従来例において均一な中間調表示を行った場合の問題(縞状のムラの発生)を説明するための図である。
【
図8】上記第1の実施形態において均一な中間調表示を行った場合の作用・効果を説明するための図である。
【
図9】上記第1の実施形態の変形例におけるデマルチプレクス回路の構成を表示部の電気的構成とともに示す回路図である。
【
図10】上記第1の実施形態の変形例におけるデマルチプレクス回路の動作を説明するためのタイミングチャートである。
【
図11】第2の実施形態におけるデマルチプレクス回路の構成を表示部の電気的構成とともに示す回路図である。
【
図12】上記第2の実施形態におけるデマルチプレクス回路の動作を説明するためのタイミングチャートである。
【
図13】上記第2の実施形態に対応する従来のアクティブマトリクス型表示装置(第2従来例)におけるデマルチプレクス回路のレイアウトパターンを説明するためのレイアウト図である
【
図14】上記第2の実施形態におけるデマルチプレクス回路のレイアウトパターンを説明するためのレイアウト図である
【
図15】第3の実施形態におけるデマルチプレクス回路の構成を表示部の電気的構成とともに示す回路図である。
【
図16】上記第3の実施形態におけるデマルチプレクス回路の動作を説明するためのタイミングチャートである。
【
図17】上記第3の実施形態に対応する従来のアクティブマトリクス型表示装置(第3従来例)におけるデマルチプレクス回路のレイアウトパターンを説明するためのレイアウト図である
【
図18】上記第3の実施形態におけるデマルチプレクス回路のレイアウトパターンを説明するためのレイアウト図である
【
図19A】上記第3の実施形態における1つのデマルチプレクサを示す回路図である。
【
図19B】上記1つのデマルチプレクサのレイアウトパターンの一例を示すレイアウト図である。
【
図19C】上記1つのデマルチプレクサのレイアウトパターンの別例を示すレイアウト図である。
【
図20】第4の実施形態におけるデマルチプレクス回路の構成を示す回路図である。
【
図21】上記第4の実施形態におけるデマルチプレクス回路の動作を説明するためのタイミングチャートである。
【
図22】上記第4の実施形態に対応する従来のアクティブマトリクス型表示装置(第4従来例)におけるデマルチプレクス回路のレイアウトパターンを説明するためのレイアウト図である
【
図23】上記第4の実施形態におけるデマルチプレクス回路のレイアウトパターンを説明するためのレイアウト図である
【
図24】上記第4の実施形態における効果を説明するための信号波形図である。
【
図25】上記第4の実施形態におけるデマルチプレクス回路の制御信号線の接続形態の一例を示すレイアウト図である。
【
図26】上記第4の実施形態におけるデマルチプレクス回路の制御信号線の接続形態の別例を示すレイアウト図である。
【
図27】上記第5の実施形態におけるデマルチプレクス回路のレイアウトパターンを説明するためのレイアウト図である。
【
図28】デマルチプレクス回路におけるスイッチング素子としてのトランジスタのレイアウトパターンと引き込み電圧との関係を説明するための図である。
【
図29】デマルチプレクス回路におけるスイッチング素子としてのトランジスタでの引き込み電圧を抑制するためのレイアウトパターンを説明するための図である。
【
図30】上記第1の実施形態においてデマルチプレクス回路のトランジスタにおけるゲートメタルのパターンがずれた場合の問題を説明するための図である。
【
図31】第5の実施形態においてデマルチプレクス回路のトランジスタにおけるゲートメタルのパターンがずれた場合の均一な中間調表示に関する効果を説明するための図である。
【
図32】第6の実施形態におけるビデオ検査回路の構成を説明するための回路図である。
【
図33】上記第6の実施形態に対応する従来のアクティブマトリクス基板(第5従来例)におけるビデオ検査回路のレイアウトパターンを説明するためのレイアウト図である。
【
図34】上記第6の実施形態におけるビデオ検査回路のレイアウトパターンを説明するためのレイアウト図である。
【発明を実施するための形態】
【0024】
以下、添付図面を参照しながら実施形態について説明する。なお、以下で言及する各トランジスタにおいて、ゲート端子は制御端子に相当し、ドレイン端子およびソース端子の一方は第1導通端子に相当し、他方は第2導通端子に相当する。また、本明細書における「接続」とは、特に断らない限り「電気的接続」を意味し、本発明の要旨を逸脱しない範囲において、直接的な接続を意味する場合のみならず、他の素子を介した間接的な接続を意味する場合も含むものとする。
【0025】
<1.第1の実施形態>
<1.1 全体構成および動作概要>
図1は、第1の実施形態に係るアクティブマトリクス基板100を備えるSSD方式の液晶表示装置(以下「第1の実施形態の表示装置」という)の全体的な構成を示すブロック図である。このアクティブマトリクス基板100には、表示部101が形成されるとともに、走査信号線駆動回路としてのゲートドライバ50およびデマルチプレクス回路40が形成されており、さらに、データ側駆動回路としてのソースドライバ30が実装(例えばCOG実装)されている。この第1の実施形態の表示装置は、このようなアクティブマトリクス基板100、および、その上に実装されたソースドライバ30に加えて、表示制御回路20を備えている。表示制御回路20には外部から入力信号Sinが与えられ、この入力信号Sinには、表示すべき画像を表す画像信号および当該画像の表示のためのタイミング制御信号が含まれている。第1の実施形態の表示装置は、この入力信号Sinに基づき、R(赤)、G(緑)、B(青)からなる3原色によるカラー画像を表示部101に表示する。
【0026】
図2は、本実施形態に係るアクティブマトリクス基板100におけるデマルチプレクス回路40の構成を表示部101の電気的構成とともに示す回路図である。
図1および
図2に示すように、アクティブマトリクス基板100における表示部101には、データ信号線として、3本のソースラインSLRj,SLGj,SLBjを1組とするm組のソースライン群(SLR1,SLG1,SLB1)~(SLRm,SLGm,SLBm)すなわち3m本のソースラインSLR1,SLG1,SLB1~SLRm,SLGm,SLBmと、走査信号線としての複数本(n本)のゲートラインGL1~GLnと、これらのソースラインSLR1,SLG1,SLB1~SLRm,SLGm,SLBmおよびゲートラインGL1~GLnに沿ってマトリクス状に配置された複数個(n×3m個)の画素回路10とが配設されている。
【0027】
各画素回路10は、これらのソースラインSLR1,SLG1,SLB1~SLRm,SLGm,SLBmのいずれか1つに対応するとともに、これらのゲートラインGL1~GLnのいずれか1つに対応し、対応するゲートラインGLiおよびソースラインSLXj(i=1~n;j=1~m;X=R,G,B)に接続されている。ここで、ソースラインSLRjは、赤の画素を示すデータ信号DRjを伝達するための信号線であり、ソースラインSLGjは、緑の画素を示すデータ信号DGjを伝達するための信号線であり、ソースラインSLBjは、青の画素を示すデータ信号DBjを伝達するための信号線である。また、ソースラインSLRjに接続される画素回路10は、赤の画素を形成するための画素回路であり、ソースラインSLGiに接続される画素回路10は緑の画素を形成するための画素回路であり、ソースラインSLBjに接続される画素回路10は青の画素を形成するための画素回路である(j=1~m)。
【0028】
図2に示すように各画素回路10は、対応するゲートラインGLiにゲート端子が接続されるとともに対応するソースラインSLXj(XはR,G,Bのいずれか)にソース端子が接続されたスイッチング素子としての薄膜トランジスタ(以下「TFT」と略記する)11と、そのTFT(以下「画素TFT」ともいう)11のドレイン端子に接続された画素電極Epとを含んでいる。各画素回路10は、n×3m個の画素回路10に共通的に設けられた共通電極Ec、および、画素電極Epと共通電極Ecとの間に挟持されn×3m個の画素回路10に共通的に設けられた液晶層とともに、表示すべき画像における1つの画素を形成するための画素形成部を構成する。そして、画素電極Epおよび共通電極Ecにより形成される液晶容量により画素容量Cpが構成される。典型的には、画素容量Cpに確実に電圧を保持すべく液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。
【0029】
画素回路10における画素TFT11としては、チャネル層にアモルファスシリコンを用いた薄膜トランジスタ、チャネル層に低温ポリシリコンを用いた薄膜トランジスタ(LTPS-TFT)、チャネル層に酸化物半導体を用いた薄膜トランジスタ(以下「酸化物TFT」という)等を採用することができる。酸化物TFTとしては、例えばIn-Ga-Zn-O系の半導体(例えば酸化インジウムガリウム亜鉛)を含む酸化物半導体層を有する薄膜トランジスタを採用することができる。ゲートドライバ50およびデマルチプレクス回路40は、アクティブマトリクス基板100に画素回路10と一体的に形成される。このため、デマルチプレクス回路40におけるTFTのチャネル層には、画素回路10における画素TFT11のチャネル層と同じ半導体材料が使用されている。これに代えて、本実施形態において、画素回路10における画素TFT11のチャネル層に酸化物半導体を使用し、ゲートドライバ50やデマルチプレクス回路40等におけるTFTのチャネル層には低温ポリシリコンを使用するという構成を採用することも可能である。この点は、後述の他の実施形態においても同様である。
【0030】
表示制御回路20は、入力信号Sinを外部から受け取り、この入力信号Sinに基づき、データ側制御信号Scd、走査側制御信号Scs、逆多重化制御信号Ssw、および、共通電圧Vcom(不図示)を生成し出力する。データ側制御信号Scdはデータ側駆動回路としてのソースドライバ30に、走査側制御信号Scsは走査信号線駆動回路としてのゲートドライバ50に、逆多重化制御信号Sswはデマルチプレクス回路40に、それぞれ与えられる。これにより表示制御回路20は、ソースドライバ30およびゲートドライバ50を制御することに加えてデマルチプレクス回路40を制御する。このように本実施形態では、デマルチプレクス回路40を制御する回路すなわち逆多重化制御回路は、表示制御回路20内に含まれているが、これを表示制御回路20から分離してもよく、また、これをソースドライバ30またはゲートドライバ50内に設けてもよい。
【0031】
ゲートドライバ50は、走査側制御信号Scsに基づき、n本のゲートラインGL1,GL2,…,GLnを順次に選択するための走査信号G1,G2,…,Gnを生成して当該n本のゲートラインGL1,GL2,…,GLnにそれぞれ印加する。このようなゲートドライバ50によるゲートラインGL1~GLnの駆動により、これらn本のゲートラインGL1~GLnは1水平期間ずつ順次に選択され、このようなn本のゲートラインGL1~GLnの順次的な選択が1フレーム期間を周期として繰り返される。ここで「水平期間」とは、水平走査および垂直走査に基づく映像信号における表示画像の1ラインに相当する部分の期間をいう。
【0032】
ソースドライバ30に与えられるデータ側制御信号Scdは、表示すべき画像を表す画像信号Svおよびデータ側タイミング制御信号Sct(例えばスタートパルス信号やクロック信号等)を含む。ソースドライバ30は、このようなデータ側制御信号Scdに基づき、上記走査信号G1~Gnの印加によるゲートラインGL1~GLnの上記駆動に応じたタイミングで、ビデオ信号としてのデータ側出力信号Do1~Domを生成して出力することにより、デマルチプレクス回路40を介してソースラインSLR1,SLG1,SLB1~SLRm,SLGm,SLBmを駆動する(詳細は後述する)。一般に、SSD方式の表示装置では、2本以上のソースラインを1組としてアクティブマトリクス基板100におけるソースラインが複数組のソースライン群にグループ化され、ソースドライバは、ソースライン駆動用の出力端子として、当該複数組にそれぞれ対応する複数個の出力端子を備えている。
図2に示すように本実施形態では、3本のソースラインSLRj,SLGj,SLBjを1組としてアクティブマトリクス基板100における3m本のソースラインSLR1,SLG1,SLB1~SLRm,SLGm,SLBmがm組のソースライン群(SLR1,SLG1,SLB1),(SLR2,SLG2,SLB2),…,(SLRm,SLGm,SLBm)にグループ化される。データ側駆動回路としてのソースドライバ30は、ソースライン駆動用の出力端子として、当該m組にそれぞれ対応するm個の出力端子To1~Tomを備えている。各出力端子Toj(j=1~m)から出力されるデータ側出力信号Dojは、対応する組の3本のソースラインSLRj,SLGj,SLBjにそれぞれ印加すべきデータ信号DRj,DGj,DBjが時分割多重化されたビデオ信号(以下「多重化データ信号」ともいう)である。
【0033】
デマルチプレクス回路40は、ソースドライバ30から多重化データ信号Do1~Domを受け取り、逆多重化制御信号Sswに基づき、これらの多重化データ信号Do1~Domを逆多重化して3m個のデータ信号DR1,DG1,DB1~DRm,DGm,DBmとしてソースラインSLR1,SLG1,SLB1~SLRm,SLGm,SLBmにそれぞれ与える。
【0034】
以上のようにして、ソースラインSLR1,SLG1,SLB1~SLRm,SLGm,SLBmにデータ信号DR1,DG1,DB1~DRm,DGm,DBmが印加され、ゲートラインGL1~GLnに走査信号G1~Gnが印加される。また共通電極Ecには、表示制御回路20から共通電圧Vcomが供給される。このような表示部101におけるソースラインSLR1,SLG1,SLB1~SLRm,SLGm,SLBmおよびゲートラインGL1~GLnの駆動によって、入力信号Sinにおける画像信号Svに基づく画素データが各画素回路10に書き込まれるとともに、表示部101の背面に不図示のバックライトから光が照射されることにより、当該画像信号Svの表す画像が表示部101に表示される。
【0035】
<1.2 デマルチプレクス回路の構成および動作の詳細>
図3は、本実施形態におけるデマルチプレクス回路40の動作を説明するためのタイミングチャートである。以下では、上述の
図2とともに
図3を参照して、デマルチプレクス回路40の構成および動作の詳細を説明する。
【0036】
図2に示すように、本実施形態におけるデマルチプレクス回路40は、m組のソースライン群(SLR1,SLG1,SLB1),(SLR2,SLG2,SLB2),…,(SLRm,SLGm,SLBm)にそれぞれ対応するm個のデマルチプレクサ411,412,…,41mを含み、これらm個のデマルチプレクサ411~41mにそれぞれ対応するm個の入力端子Td1~Tdmを有している。これらm個の入力端子Td1~Tdmは、ビデオ信号線としてのm本のデータ出力ラインをそれぞれ介してソースドライバ30のm個の出力端子To1~Tomにそれぞれ接続されており、ソースドライバ30から出力される多重化データ信号Do1~Domは、デマルチプレクス回路40の入力端子Td1~Tdmにそれぞれ与えられる。各デマルチプレクサ41j(j=1~m)は、逆多重化制御信号Sswに基づき、対応する入力端子Tdjを対応する組の3本のソースラインSLRj,SLGj,SLBjのいずれかに接続し、かつ、当該入力端子Tdjに接続されるソースラインを各水平期間において当該3本のソースラインSLRj,SLGj,SLBjの間で切り替える。これにより、デマルチプレクス回路40の各入力端子Tdjに与えられる多重化データ信号Dojが逆多重化されデータ信号DRj,DGj,DBjとして、対応する組の3本のソースラインSLRj,SLGj,SLBjにそれぞれ与えられる。
【0037】
また
図2に示すように、デマルチプレクス回路40における各デマルチプレクサ41j(j=1~m)は、対応する組の3本のソースラインSLRj,SLGj,SLBjにそれぞれ接続された3個のスイッチング素子としてのTFT(以下「接続制御トランジスタ」という)MRj,MGj,MBjを含む。以下、これら3本のソースラインSLRj,SLGj,SLBjを区別する場合は、それぞれ「RソースラインSLRj」、「GソースラインSLGj」、「BソースラインSLBj」と呼び、これら3個の接続制御トランジスタMRj,MGj,MBjを区別する場合は、それぞれ「R接続制御トランジスタMRj」、「G接続制御トランジスタMGj」、「B接続制御トランジスタMBj」と呼ぶものとする。上記m個の入力端子Td1~Tdmのうち当該デマルチプレクサ41jに対応する入力端子Tdjは、R接続制御トランジスタMRjを介してRソースラインSLRjに接続され、かつ、G接続制御トランジスタMGjを介してGソースラインSLGjに接続され、かつ、B接続制御トランジスタMBjを介してBソースラインSLBjに接続されている。
【0038】
デマルチプレクス回路40に与えられる逆多重化制御信号Sswは、
図3に示すようなR制御信号ASWR、G制御信号ASWG、および、B制御信号ASWBからなり、これらの制御信号ASWR,ASWG,ASWBをそれぞれ伝達するための3本の制御信号線がデマルチプレクス回路40内に配設されている。
図2に示すように当該3本の制御信号線により、各デマルチプレクサ41jにおけるR接続制御トランジスタMRj、G接続制御トランジスタMGj、および、B接続制御トランジスタMBjのゲート端子に、R制御信号ASWR、G制御信号ASWG、および、B制御信号ASWBがそれぞれ与えられる。
【0039】
既述のように、ソースドライバ30から各デマルチプレクサ41jに対応する入力端子Tdjに与えられるビデオ信号としてのデータ側出力信号Dojは、対応する組の3本のソースラインSLRj,SLGj,SLBjにそれぞれ印加すべきデータ信号DRj,DGj,DBjが時分割多重化されたビデオ信号であり、
図3に示すように1/3水平期間毎に値が切り替わる。
図3において、“DRj(i)”は、j番目のRソースラインSLRjおよびi番目のゲートラインGLiに接続される画素回路10(以下「i行j列目のR画素回路PxR(i,j)」ともいう)に書き込むべき画素データを示し、“DGj(i)”は、j番目のGソースラインSLGjおよびi番目のゲートラインGLiに接続される画素回路10(以下「i行j列目のG画素回路PxG(i,j)」ともいう)に書き込むべき画素データを示し、“DBj(i)”は、j番目のBソースラインSLBjおよびi番目のゲートラインGLiに接続される画素回路10(以下「i行j列目のB画素回路PxB(i,j)」ともいう)に書き込むべき画素データを示している。
【0040】
上記のように構成されたデマルチプレクス回路40における各デマルチプレクサ41jでは、
図3に示す逆多重化制御信号Ssw(R制御信号ASWR、G制御信号ASWG、B制御信号ASWB)にしたがってR接続制御トランジスタMRj、G接続制御トランジスタMGj、およびB接続制御トランジスタMBjがオン・オフ動作を行う。これにより、ソースドライバ30から出力される各多重化データ信号Dojは、逆多重化されて、3個のデータ信号DRj,DGj,DBjとして当該デマルチプレクサ41jに対応する組の3本のソースラインSLRj,SLGj,SLBjにそれぞれ与えられる。
【0041】
このようにして各デマルチプレクサ41jに対応する組の3本のソースラインSLRj,SLGj,SLBjにそれぞれ与えられた3個のデータ信号DRj,DGj,DBjのそれぞれの電圧は、当該電圧の与えられたソースラインSLXjに接続される接続制御トランジスタMXjがオン状態からオフ状態に変化すると(XはR,G,Bのいずれか)、当該ソースラインSLXj(の配線容量)に保持される。
【0042】
なお既述のように、各ソースラインSLXj(j=1~m;X=R,G,B)に与えられ保持されるデータ信号DXjの電圧は、n本のゲートラインGL1~GLnのうち選択状態のゲートラインGLi(iは1~nのいずれか)および当該ソースラインSLXjに接続されるi行j列目の画素回路PxX(i,j)に画素データとして書き込まれる。具体的には、当該ソースラインSLXjに与えられ保持されているデータ信号DXjの電圧は、当該画素回路PxX(i,j)において画素TFT11を介して画素容量Cpに与えられて保持される。
【0043】
<1.3 デマルチプレクス回路のレイアウト>
既述のように、画素ピッチの狭い表示装置においてSSD方式が採用される場合には、アクティブマトリクス基板上において、デマルチプレクス回路を構成するトランジスタをデータ信号線としてのソースラインに垂直な方向に配置することができないことがある。この場合、例えば
図4に示すような斜め配置構成が採用される。この斜め配置構成が採用されたSSD方式の従来のアクティブマトリクス型表示装置(以下「第1従来例」という)では、デマルチプレクス回路40におけるm個のデマルチプレクサ411~41mが隣接する3個のデマルチプレクサを1セットとしてグループ化され、各セットにおける3個のデマルチプレクサに含まれる9個の接続制御トランジスタが1つのデマルチプレクサに含まれる3個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置される。
【0044】
図4では、概ね垂直方向(図の上下方向)に延びる斜線の付されたパターンおよび水平方向(図の左右方向)に延びる斜線の付されたパターンは、いずれも、アクティブマトリクス基板100の或る層において金属材料で形成された配線(「ソースメタル」と呼ばれる)のパターンを示し、格子のハッチングの付されたパターンは、他の層において金属材料で形成された配線(「ゲートメタル」と呼ばれる)のパターンを示し(このゲートメタルは走査信号線としてのゲートラインの配線にも使用される)、ドットのハッチングの付されたパターンは、更に他の層において半導体材料で形成された領域(ここでは「シリコン」と呼ばれる)のパターンを示している。また、ハッチングの付されていない小さい正方形は、ソースメタルのパターンとシリコンのパターンとを電気的に導通接続するためのコンタクトホールを示し、ドットのハッチングの付された小さい正方形は、ソースメタルのパターンとゲートメタルのパターンとを電気的に導通接続するためのコンタクトホールを示している。
【0045】
図2からわかるように、
図4は、j番目からj+2番目までのデマルチプレクサ41j,41j+1,41j+2から構成される1つのセットに含まれる9個のトランジスタ(TFT)、および、j+3番目からj+5番目までのデマルチプレクサ41j+3,41j+4,41j+5から構成される他の1つのセットに含まれる9個のトランジスタ(TFT)のレイアウトパターンを示している。時分割多重化されたビデオ信号としてのj番目からj+5番目までの多重化データ信号Doj~Doj+5は、これら2つのセットにおけるj番目からj+5番目までのデマルチプレクサ41j~41j+5で逆多重化され、データ信号DRj,DGj,DBj~DRj+5,DGj+5,DBj+5としてソースラインSLRj,SLGj,SLBj~SLRj+5,SLGj+5,SLBj+5にそれぞれ与えられる。なお、このことは後述の
図6に示す本実施形態におけるレイアウトパターンについても同様である。
【0046】
図4において、各ソースラインSLXjにデータ信号DXjを供給するデマルチプレクス回路内の経路のレイアウトパターン(以下「経路レイアウトパターン」という)に着目すると(j=1~m;X=R,G,B)、同一セット内の隣接するソースラインついては、それらの経路レイアウトパターンの間の相違は比較的小さい。しかし、j+2番目のBソースラインSLBj+2とj+3番目のRソースラインSLRj+3のように、隣接するソースラインのうち一方が接続されるデマルチプレクサと他方が接続されるデマルチプレクサとが互いに異なるセットに含まれる場合、当該隣接するソースラインについての経路レイアウトパターンが大きく異なり、一方のソースライン(SLBj+2)の長さと他方のソースライン(SLRj+3)の長さも大きく異なる。これにより、当該一方のソースライン(SLBj+2)をそれに与えられるデータ信号DBj+2で充電するときの充電率と当該他方のソースライン(SLRj+3)をそれに与えられるデータ信号DRj+3で充電するときの充電率との間で大きな差が生じる。以下、
図5を参照して、このように充電率に大きな差の生じる理由を説明する。なお、充電率とは、ソースドライバ30からデマルチプレクス回路40を介して各ソースラインSLXj(j=1~m;X=R,G,B)に与えられるデータ信号DXjにより当該ソースラインSLXjの配線容量Cslが理想的に充電された場合に当該ソースラインSLXjに保持される電圧Vsl(ideal)に対する実際に当該ソースラインSLXjに保持される電圧Vslの割合Vsl/Vsl(ideal)をいう。
【0047】
図5は、上記j+2番目のBソースラインSLBj+2にデータ信号DBj+2を与えるための経路(以下「DBj+2供給経路」という)の等価回路、および、上記j+3番目のRソースラインSLRj+3にデータ信号DRj+3を与えるための経路(以下「DRj+3供給経路」という)の等価回路を示すとともに、DBj+2供給経路およびDRj+3供給経路の始点にそれぞれ相当するソースドライバ30の出力端子Toj+2,Toj+3からそれぞれ出力される信号Doj+2,Doj+3の電圧波形、ならびに、DBj+2供給経路およびDRj+3供給経路の終点にそれぞれ相当するソースラインSLBj+2,SLRj+3の接続点(ソースラインSLBj+2における配線抵抗Rslと配線容量Cslとの接続点、および、ソースラインSLRj+3における配線抵抗Rslと配線容量Cslとの接続点)における電圧Vsl(DBj+2),Vsl(DRj+3)の波形をそれぞれ示している。
【0048】
なお、
図5に示すように、DBj+2供給経路およびDRj+3供給経路のいずれにおいても、ソースドライバ30の出力端子からデマルチプレクス回路40の入力端子までの配線(以下「ビデオ配線部」という)は、配線抵抗R1と配線容量C1により表され、デマルチプレクサの出力端子からそれに接続されるソースラインの終端までの配線(以下「表示配線部」という)は、配線抵抗Rslと配線容量Cslにより表されるものとする。また、DBj+2供給経路のうちデマルチプレクス回路40内の経路は、デマルチプレクス回路40の入力端子に接続されるソースメタルの配線とデマルチプレクス回路40の出力端子に接続される接続制御トランジスタMBj+2とにより構成され、DRj+3供給経路のうちデマルチプレクス回路40内の経路は、デマルチプレクス回路40の入力端子に接続される接続制御トランジスタMRj+3とデマルチプレクス回路40の出力端子に接続されるソースメタルの配線とにより構成されている。
図5に示す等価回路では、デマルチプレクス回路40における接続制御トランジスタMBj+2,MRj+3はいずれもオン抵抗Ronで表され、デマルチプレクス回路40におけるソースメタルの配線はいずれも配線抵抗R2と配線容量C2によって表されている。
【0049】
データ信号線としてのソースラインSLXj(j=1~m;X=R,G,B)は、狭義には表示部101におけるソースメタルにより構成される配線と考えることができる。しかし、
図5に示すようなDRj+3供給経路では、デマルチプレクス回路40内のソースメタルの配線が表示部101におけるソースメタルの配線に直接に接続されている。この場合、表示部101におけるソースメタルの配線とそれに接続されるデマルチプレクス回路40内のソースメタルの配線とからなる配線をソースラインとみなすことができる。そこで以下では、ソースラインSLXjは、表示部101におけるソースメタルの配線に直接に接続されるデマルチプレクス回路40内のソースメタルの配線も含むものとする。したがって、
図5に示すように、DBj+2供給経路に対応するソースラインSLBj+2は、配線抵抗Rslおよび配線容量Cslのみ
によって表されるが、DRj+3供給経路に対応するソースラインSLRj+3は、配線抵抗R2,Rslおよび配線容量C2,Cslが
図5に示すように接続された回路として表される。このため、
DRj+3供給経路に対応するソースライン
SLRj+3は、
DBj+2供給経路に対応するソースライン
SLBj+2よりも長く、配線負荷が大きい。
【0050】
上記のようなDBj+2供給経路およびDRj+3供給経路の等価回路(
図5)において、接続制御トランジスタMBj+2,MRj+3のオン抵抗Ronは、配線抵抗R1,R2,Rslに比べ格段に大きい(このオン抵抗Ronの値は、通常、配線抵抗値(R1+R2+Rsl)の数倍から数十倍程度である)。一方、
図5からわかるように、ステップ状に変化するデータ側出力信号Doj+2によってソースラインSLBj+2を駆動するときにDBj+2供給経路における接続制御トランジスタMBj+2(オン抵抗Ron)に流れる電流は、表示配線部のソースメタルの配線容量Cslを充電するための電流Islのみであるが、同じくステップ状に変化するデータ側出力信号Doj+3によってソースラインSLRj+3を駆動するするときにDRj+3供給経路における接続制御トランジスタMRj+3(オン抵抗Ron)に流れる電流は、表示配線部のソースメタルの配線容量Cslを充電するための電流Islに加えてデマルチプレクス回路40内のソースメタルの配線容量C2を充電するための電流I2も含む。このため、DRj+3供給経路における接続制御トランジスタMRj+3(オン抵抗Ron)における電圧降下は、DBj+2供給経路における接続制御トランジスタMBj+2(オン抵抗Ron)における電圧降下よりも大きい。その結果、
図5に示すように、DRj+3供給経路に接続される表示配線部のソースライン(ソースメタル)SLRj+3の配線容量Cslの電圧(データ信号DRj+3の電圧)は、DBj+2供給経路に接続される表示配線部のソースライン(ソースメタル)SLBj+2の配線容量Cslの電圧(データ信号DBj+2の電圧)よりも緩やかに変化し、これにより、ソースラインSLRj+3の配線容量Cslの充電率がソースラインSLBj+2の配線容量Cslの充電率よりも低くなる。
【0051】
上記のように、第1従来例におけるデマルチプレクス回路40のレイアウトパターンは、隣接するソースラインに対応する(デマルチプレクス回路40内の)2つの経路レイアウトパターンが大きく異なる箇所、すなわち最短のソースラインと最長のソースラインが隣接する箇所を含み、当該箇所では、配線負荷が大きく異なるソースラインが隣接することになる。これにより、全画面が同一階調で表示されるように各ソースラインを駆動しても、
図7に示すような縞状のムラが視認されることがある。すなわち、デマルチプレクサの各セットに対応する表示部101の領域を想定したとき、それらの領域の境界で輝度が大きく異なるという現象が生じ、これが縞状のムラとして視認されることがある。
【0052】
本実施形態においても、デマルチプレクス回路40につき斜め配置構成が採用されており、m個のデマルチプレクサ411~41mが隣接する3個のデマルチプレクサを1セットとしてグループ化され、各セットにおける3個のデマルチプレクサに含まれる9個の接続制御トランジスタが1つのデマルチプレクサに含まれる3個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置される。しかし、上記第1従来例におけるデマルチプレクス回路40のレイアウトパターン(
図4)とは異なり、本実施形態では、
図7に示すような縞状のムラの発生を抑制すべく、デマルチプレクス回路40につき
図6に示すようなレイアウトパターンが採用されている。すなわち、隣接するどの2つのセットにおいても、一方のセットの3個のデマルチプレクサにおける9個のトランジスタを3個のトランジスタを単位としてソースラインに垂直な方向にずらす向きと、他方のセットの3個のデマルチプレクサにおける9個のトランジスタを3個のトランジスタを単位としてソースラインに垂直な方向にずらす向きとが、互いに逆になっている(以下、このようなレイアウトパターンの構成を「ずれ方向交互反転の斜め配置構成」という)。
【0053】
本実施形態によれば、デマルチプレクス回路40のレイアウトパターンは
図6に示すようなずれ方向交互反転の斜め配置構成となっているので、ソースラインSLXj(j=1~m;X=R,G,B)の長さは相違するが、隣接するいずれのソースラインについても、それらに対応する経路レイアウトパターンの間の相違は比較的小さく、隣接するソースラインの長さが大きく異なることはない。このため、隣接するソースラインの間でそれらを駆動するときの充電率に大きな相違は生じない。その結果、上記第1従来例において生じうる縞状のムラの発生が抑制され、全画面が同一階調で表示されるように各ソースラインを駆動した場合には、
図8に示すような表示(輝度分布)が得られ、縞状のムラは視認されない。
【0054】
<1.4 効果>
上記のように本実施形態によれば、デマルチプレクス回路40のレイアウトパターンは
図6に示すようなずれ方向交互反転の斜め配置構成となっているので、HDMのように画素ピッチの狭い表示装置において、デマルチプレクス回路をアクティブマトリス基板上に画素回路と一体的に形成しつつ、縞状のムラ(
図7)の発生を抑制することができる(
図8参照)。
【0055】
<1.5 第1の実施形態の変形例>
上記実施形態におけるずれ方向交互反転の斜め配置構成では、デマルチプレクス回路40におけるデマルチプレクサ411~41mが3個のデマルチプレクサを1セットとしてグループ化され、各セットにおける3個のデマルチプレクサに含まれる9個の接続制御トランジスタが1つのデマルチプレクサに含まれる3個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置されいている(
図6参照)。しかし、これに代えて、3個以外の1または複数個のデマルチプレクサを1セットとしてグループ化し、そのグループ化に応じて、1セットに含まれるトランジスタを1または複数個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置してもよい。このことは、後述の第2の実施形態等の他の実施形態においても同様である。
【0056】
また、上記実施形態におけるデマルチプレクス回路40におけるスイッチング素子、すなわち多重化データ信号Dojの逆多重化のためのスイッチング素子として、Nチャネル型のトランジスタMRj、MGj、MBjが使用されているが、これに代えて、
図9に示すようにPチャネル型のトランジスタMRj、MGj、MBjを使用してもよい(j=1~m)。このことは、後述の第2の実施形態においても同様である。
【0057】
図9は、このような上記第1の実施形態の変形例におけるデマルチプレクス回路40の構成を表示部101の電気的構成とともに示す回路図である。この変形例では、デマルチプレクス回路40におけるスイッチング素子としてPチャネル型トランジスタを使用しているので、デマルチプレクス回路40に与えるべき逆多重化制御信号Sswとして、
図3に示すR制御信号ASWR、G制御信号ASWG、および、B制御信号ASWBに代えて、
図10に示すR制御信号ASWR、G制御信号ASWG、および、B制御信号ASWBが表示制御回路20により生成される。
【0058】
<2.第2の実施形態>
次に、第2の実施形態に係るアクティブマトリクス基板100を備えるSSD方式の液晶表示装置(以下「第2の実施形態の表示装置」という)について説明する。この第2の実施形態の表示装置の全体的な構成は、ソースラインの構成およびデマルチプレクス回路40の構成を除き、実質的に上記第1の実施形態の表示装置と同様であるので(
図1参照)、同一または対応する部分については同一の参照符号を付して詳しい説明を省略する。
【0059】
図11は、本実施形態に係るアクティブマトリクス基板100におけるデマルチプレクス回路40の構成を表示部101の電気的構成とともに示す回路図である。
図11に示すように、アクティブマトリクス基板100における表示部101には、データ信号線として、2本のソースラインSLAj,SLBjを1組とするm組のソースライン群(SLA1,SLB1)~(SLAm,SLBm)すなわち2m本のソースラインSLA1,SLB1~SLAm,SLBmと、走査信号線としての複数本(n本)のゲートラインGL1~GLnと、これらのソースラインSLA1,SLB1~SLAm,SLBmおよびゲートラインGL1~GLnに沿ってマトリクス状に配置された複数個(n×2m個)の画素回路10とが配設されている。
【0060】
各画素回路10は、これらのソースラインSLA1,SLB1~SLAm,SLBmのいずれか1つに対応するとともに、これらのゲートラインGL1~GLnのいずれか1つに対応し、対応するゲートラインGLiおよびソースラインSLXj(i=1~n;j=1~m;X=A,B)に接続されている。
【0061】
各画素回路10の構成は、上記第1の実施形態における画素回路10と同様であるので(
図2参照)説明を省略する。また、表示制御回路20、データ側駆動回路としてのソースドライバ30、および、走査信号線駆動回路としてのゲートドライバ50の構成も上記第1の実施形態における表示制御回路20、ソースドライバ30、および、ゲートドライバ50と実質的に同様である(
図2参照)。ただし、上記第1の実施形態におけるデマルチプレクサ41jは多重度3で時分割多重化された多重化データ信号Dojを逆多重化するように構成されているのに対し、後述のように本実施形態におけるデマルチプレクサ41jは多重度2で時分割多重化された多重化データ信号Dojを逆多重化するように構成されている。これに応じて、表示制御回路20およびソースドライバ30の具体的構成は、上記第1の実施形態における表示制御回路20およびソースドライバ30と若干相違する。以下、本実施形態におけるデマルチプレクス回路40とともに、これらの相違について説明する。
【0062】
図11に示すように本実施形態では、ソースドライバ30はデマルチプレクサ411~41mにそれぞれ対応する出力端子To1~Tomを有し、デマルチプレクサ411~41mはソースライン群(SLA1,SLB1)~(SLAm,SLBm)にそれぞれ対応しており、各デマルチプレクサ41jの入力端子はソースドライバ30の対応する出力端子Tojに接続され、各デマルチプレクサ41jの(2個の)出力端子は、対応する組のソースライン群を構成するソースラインSLAj,ALBjにそれぞれ接続されている(j=1~m)。
【0063】
本実施形態の表示装置において、ソースドライバ30は、各出力端子Tojから、
図11および
図12に示すように、対応するデマルチプレクサ41jに接続されるソースラインSLAj,SLBjにそれぞれ印加すべきデータ信号DAj,DBjが分割多重化されたビデオ信号を多重化データ信号Dojとして出力する。
【0064】
本実施形態における各デマルチプレクサ41jは、対応する組の2本のソースラインSLAj,SLBjにそれぞれ接続された2個のスイッチング素子としてのTFT(以下「接続制御トランジスタ」という)MAj,MBjを含む。以下、これら2本のソースラインSAj,SLBjを区別する場合は、それぞれ「AソースラインSLAj」、「BソースラインSLBj」と呼び、これら2個の接続制御トランジスタMAj,MBjを区別する場合は、それぞれ「A接続制御トランジスタMAj」、「B接続制御トランジスタMBj」と呼ぶものとする。各デマルチプレクサ41jの入力端子Tdjは、A接続制御トランジスタMAjを介してAソースラインSLAjに接続され、かつ、B接続制御トランジスタMBjを介してBソースラインSLBjに接続されている。各デマルチプレクサ41jは、対応するソースドライバ30の出力端子Tojから多重化データ信号Dojを受け取り、逆多重化制御信号Sswに基づき、この多重化データ信号Dojを逆多重化し2個のデータ信号DAj,DBjとしてソースラインSLAj,SLBjにそれぞれ与える(j=1~m)。表示制御回路20は、この逆多重化制御信号Sswとして、
図12に示すような制御信号ASWA,ASWBを生成する。
【0065】
以上のようにして、ソースラインSLA1,SLB1~SLAm,SLBmにデータ信号DA1,DB1~DAm,DBmが印加され、ゲートラインGL1~GLnに走査信号G1~Gnが印加される。また共通電極Ecには、表示制御回路20から共通電圧Vcomが供給される。このような表示部101におけるソースラインSLA1,SLB1~SLAm,SLBmおよびゲートラインGL1~GLn等の駆動によって、入力信号Sinにおける画像信号Svに基づく画素データが各画素回路10に書き込まれるとともに、表示部101の背面に不図示のバックライトから光が照射されることにより、当該画像信号Svの表す画像が表示部101に表示される。なお、各画素回路10における構成および動作の詳細は、上記第1の実施形態における画素回路10と実質的に同様であるので説明を省略する。
【0066】
図13は、上記と同様の構成を備えるSSD方式の従来のアクティブマトリクス型表示装置(以下「第2従来例」という)におけるデマルチプレクス回路40のレイアウトパターンを説明するためのレイアウト図である。この第2従来例においても、デマルチプレクス回路40におけるm個のデマルチプレクサ411~41mが隣接する3個のデマルチプレクサを1セットとしてグループ化され、各セットの3個のデマルチプレクサに含まれる6個の接続制御トランジスタが1つのデマルチプレクサに含まれる2個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置される。
図13は、j番目からj+2番目までのデマルチプレクサ41j,41j+1,41j+2から構成される1つのセットに含まれる6個のトランジスタ、および、j+3番目からj+5番目までのデマルチプレクサ41j+3,41j+4,41j+5から構成される他の1つのセットに含まれる6個のトランジスタのレイアウトパターンを示している。時分割多重化されたビデオ信号としてのj番目からj+5番目までの多重化データ信号Doj~Doj+5は、これら2つのセットにおけるj番目からj+5番目までのデマルチプレクサ41j~41j+5で逆多重化され、データ信号DAj,DBj~DAj+5,DBj+5としてソースラインSLAj,SLBj~SLAj+5,SLBj+5にそれぞれ与えられる。なお、このことは後述の
図14に示す本実施形態におけるレイアウトパターンについても同様である。
【0067】
図13において、各ソースラインSLXjにデータ信号DXjを供給するデマルチプレクス回路内の経路のレイアウトパターン(経路レイアウトパターン)に着目すると(j=1~m;X=A,B)、同一セット内の隣接するソースラインついては、それらの経路レイアウトパターンの間の相違は比較的小さい。しかし、j+2番目のBソースラインSLBj+2とj+3番目のAソースラインSLAj+3のように、隣接するソースラインのうち一方が接続されるデマルチプレクサと他方が接続されるデマルチプレクサとが互いに異なるセットに含まれる場合、当該隣接するソースラインについての経路レイアウトパターンが大きく異なり、一方のソースライン(SLBj+2)の長さと他方のソースライン(SLAj+3)の長さも大きく異なる。これにより、当該一方のソースライン(SLBj+2)をそれに与えられるデータ信号DBj+2の電圧で充電するときの充電率と当該他方のソースライン(SLRj+3)をそれに与えられるデータ信号DRj+3の電圧で充電するときの充電率との間で大きな差が生じる。したがって、第2従来例においても、既述の第1従来例と同様、全画面が同一階調で表示されるように各ソースラインを駆動しても、
図7に示すような縞状のムラが視認されることがある。
【0068】
これに対し本実施形態では、
図7に示すような縞状のムラの発生を抑制すべく、デマルチプレクス回路40につき
図14に示すようなレイアウトパターンが採用されている。すなわち、上記第2従来例(
図13)と同様、1つのセットにおける6個の接続制御トランジスタが1つのデマルチプレクサに含まれる2個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置されるが、上記第2従来例とは異なり、隣接するどの2つのセットにおいても、一方のセットの3個のデマルチプレクサにおける6個のトランジスタを2個のトランジスタを単位としてソースラインに垂直な方向にずらす向きと、他方のセットの3個のデマルチプレクサにおける6個のトランジスタを2個のトランジスタを単位としてソースラインに垂直な方向にずらす向きとが、互いに逆になっている。すなわち、デマルチプレクス回路40のレイアウトパターンが、上記第1の実施形態と同様(
図6)、ずれ方向交互反転の斜め配置構成となっている。
【0069】
このような本実施形態によれば、ソースラインSLXj(j=1~m;X=A,B)の長さは相違するが、隣接するいずれのソースラインについても、それらに対応する経路レイアウトパターンの間の相違は比較的小さく、隣接するソースラインの長さが大きく異なることはない。このため、隣接するソースラインの間でそれらを駆動するときの充電率に大きな相違は生じない。その結果、狭い画素ピッチに対応すべくデマルチプレクス回路のレイアウトパターンを斜め位置構成とした表示装置において、
図7に示すような縞状のムラの発生が抑制され、全画面が同一階調で表示されるように各ソースラインを駆動した場合には、
図8に示すような表示(輝度分布)が得られ、縞状のムラは視認されない。
【0070】
<3.第3の実施形態>
次に、第3の実施形態に係るアクティブマトリクス基板100を備えるSSD方式の液晶表示装置(以下「第3の実施形態の表示装置」という)について説明する。この第3の実施形態の表示装置の全体的な構成は、デマルチプレクス回路40の構成を除き、実質的に上記第2の実施形態の表示装置と同様であるので(
図11、
図12参照)、同一または対応する部分については同一の参照符号を付して詳しい説明を省略する。
【0071】
図15は、本実施形態に係るアクティブマトリクス基板100におけるデマルチプレクス回路40の構成を表示部101の電気的構成とともに示す回路図である。
図15に示すように、本実施形態においても、上記第2の実施形態と同様(
図11)と同様、デマルチプレクス回路40における各デマルチプレクサ41jは、2個のスイッチング素子を含み、多重度2で時分割多重化された多重化データ信号Dojを逆多重化するように構成されている。しかし、上記第2の実施形態における各デマルチプレクサ41jに含まれるスイッチング素子は、Nチャネル型トランジスタで実現されているのに対し、本実施形態における各デマルチプレクサ41jに含まれる各スイッチング素子は、Nチャネル型トランジスタとPチャネル型トランジスタとが互いに並列に接続された回路すなわちCMOS伝送ゲートとして実現されている。すなわち、上記第2の実施形態における各デマルチプレクサ41jにおいてNチャネル型トランジスタMA1,MB1によりそれぞれ実現される2つのスイッチング素子は、本実施形態における各デマルチプレクサ41jでは、互いに並列に接続されたNチャネル型トランジスタNAjとPチャネル型トランジスタPAjからなる第1のCMOS伝送ゲート、および、互いに並列に接続されたNチャネル型トランジスタNBjとPチャネル型トランジスタPBjからなる第2のCMOS伝送ゲートにより、実現されている(j=1~m)。
【0072】
各デマルチプレクサ41jを制御する信号として、
図16に示すような制御信号ASWA,ASWB,ASWA_B,ASWB_Bからなる逆多重化制御信号Ssw(以下、これらの制御信号を区別する場合には、それぞれ、「A制御信号ASWA」、「B制御信号ASWB」、「A反転制御信号ASWA_B」、「B反転制御信号ASWB_B」という)が、表示制御回路20により生成される。ここで、A反転制御信号ASWA_BおよびB反転制御信号ASWB_Bは、それぞれ、A制御信号ASWAおよびB制御信号ASWBの論理反転信号である。
図15に示すように、各デマルチプレクサ41jにおいて、第1のCMOS伝送ゲートを構成するNチャネル型トランジスタNAjおよびPチャネル型トランジスタPAjのゲート端子には、A制御信号ASWAおよびA反転制御信号ASWA_Bがそれぞれ与えられ、第2のCMOS伝送ゲートを構成するNチャネル型トランジスタNBjおよびPチャネル型トランジスタPBjのゲート端子には、B制御信号ASWBおよびB反転制御信号ASWB_Bがそれぞれ与えられる。
【0073】
上記のようなデマルチプレクサ411~41mが使用される本実施形態の表示装置も、上記第2の実施形態の表示装置と同様に動作する。ただし、各デマルチプレクサ41jに含まれる各スイッチング素子は、本実施形態ではCMOS伝送ゲートにより実現されているので、当該スイッチング素子のオン抵抗Ronは、上記第2の実施形態における各デマルチプレクサ41jに含まれる各スイッチング素子のオン抵抗Ronよりも小さい。このため、上記第2の実施形態に比べ、隣接ソースライン間での充電率の差が小さくなり(
図5参照)、
図7に示すような表示上の不具合(縞状ムラの発生)が緩和される。
【0074】
図17は、上記と同様の構成を備えるSSD方式の従来のアクティブマトリクス型表示装置(以下「第3従来例」という)におけるデマルチプレクス回路40のレイアウトパターンを説明するためのレイアウト図である。この第3従来例においても、デマルチプレクス回路40におけるm個のデマルチプレクサ411~41mが隣接する3個のデマルチプレクサを1セットとしてグループ化されている。この第3従来例では、
図15に示すように各デマルチプレクサ41jは、第1および第2のCOS伝送ゲートを構成する4個の接続制御トランジスタNAj,PAj,NBj,PBjを含むので、3個のデマルチプレクサからなる1つのセットには12個の接続制御トランジスタが含まれている。
図17に示すように、これら12個の接続制御トランジスタは、1つのデマルチプレクサに含まれる4個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置される。ここで、各デマルチプレクサ41jのレイアウトパターンは、2個のNチャネル型トランジスタNAj,NBjと2個のPチャネル型トランジスタPAj,PBjとがソースラインに垂直な方向に位置をずらしつつソースラインの延在方向に並ぶように構成されており、各デマルチプレクサ41jにおいて、2個のNチャネル型トランジスタNAj,NBjに対し2個のPチャネル型トランジスタPAj,PBjをソースラインの垂直な方向にずらす向きは、1つのセットにおける12個の接続制御トランジスタを1つのデマルチプレクサに含まれる4個の接続制御トランジスタを単位としてソースラインに垂直な方向に位置を順にずらす向きとは、互いに逆になっている。
【0075】
図17において、各ソースラインSLXjにデータ信号DXjを供給するデマルチプレクス回路内の経路のレイアウトパターン(経路レイアウトパターン)に着目すると(j=1~m;X=A,B)、同一セット内の隣接するソースラインついては、それらの経路レイアウトパターンの間の相違は比較的小さい。しかし、上記第2従来例と同様(
図13)、j+2番目のBソースラインSLBj+2とj+3番目のAソースラインSLAj+3のように、隣接するソースラインのうち一方が接続されるデマルチプレクサと他方が接続されるデマルチプレクサとが互いに異なるセットに含まれる場合、当該隣接するソースラインについての経路レイアウトパターンが大きく異なり、一方のソースライン(SLBj+2)の長さと他方のソースライン(SLAj+3)の長さも大きく異なる。これにより、当該一方のソースライン(SLBj+2)をそれに与えられるデータ信号DBj+2の電圧で充電するときの充電率と当該他方のソースライン(SLRj+3)をそれに与えられるデータ信号DRj+3の電圧で充電するときの充電率との間で大きな差が生じる。したがって、第3従来例においても、全画面が同一階調で表示されるように各ソースラインを駆動しても、
図7に示すような縞状のムラが視認されることがある。
【0076】
これに対し本実施形態では、
図7に示すような縞状のムラの発生を抑制すべく、デマルチプレクス回路40につき
図18に示すようなレイアウトパターンが採用されている。すなわち、上記第3従来例と同様、1つのセットにおける12個の接続制御トランジスタが1つのデマルチプレクサに含まれる4個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置されるが(
図17参照)、上記第3従来例とは異なり、隣接するどの2つのセットにおいても、一方のセットの3個のデマルチプレクサにおける12個のトランジスタを4個のトランジスタを単位としてソースラインに垂直な方向にずらす向きと、他方のセットの3個のデマルチプレクサにおける12個のトランジスタを4個のトランジスタを単位としてソースラインに垂直な方向にずらす向きとが、互いに逆になっている。すなわち、デマルチプレクス回路40のレイアウトパターンは、上記第1および第2の実施形態と同様(
図6、
図14)、セット毎にずれ方向が交互に反転する斜め配置構成となっている。
【0077】
このような本実施形態によれば、ソースラインSLXj(j=1~m;X=A,B)の長さは相違するが、上記第1および第2の実施形態と同様、隣接するいずれのソースラインについても、それらに対応する経路レイアウトパターンの間の相違は比較的小さく、隣接するソースラインの長さが大きく異なることはない。このため、隣接するソースラインの間でそれらを駆動するときの充電率に大きな相違は生じない。その結果、狭い画素ピッチに対応すべくデマルチプレクス回路のレイアウトパターンを斜め位置構成とした表示装置において、
図7に示すような縞状のムラの発生が抑制され、全画面が同一階調で表示されるように各ソースラインを駆動した場合には、
図8に示すような表示(輝度分布)が得られ、縞状のムラは視認されない。
【0078】
上記第3実施形態では、各デマルチプレクサ41jは、
図19Aに示すように、2個のCMOS伝送ゲートを含み、これら2個のCMOS伝送ゲートは、2個のNチャネル型トランジスタNAj,NBjと2個のPチャネル型トランジスタPAj,PBjを用いて実現されている。このデマルチプレクサ41jのレイアウトパターンは、
図18または
図19Bに示すように、2個のPチャネル型トランジスタPAj,PBjと2個のNチャネル型トランジスタNAj,NBjとがソースラインに垂直な方向に位置をずらしつつソースラインの延在方向に並ぶ配置とすることができるが、このような配置構成に限定されない。例えば、各デマルチプレクサ41jにおける2個のNチャネル型トランジスタNAj,NBjと2個のPチャネル型トランジスタPAj,PBjとが
図19Cに示すようにソースラインに垂直な方向に並ぶ配置としてもよい。このことは、デマルチプレクス回路40におけるスイッチング素子としてCMOS伝送ゲートを使用する後述の第4の実施形態(
図23参照)等においても同様である。
【0079】
<4.第4の実施形態>
次に、第4の実施形態に係るアクティブマトリクス基板100を備えるSSD方式の液晶表示装置(以下「第4の実施形態の表示装置」という)について説明する。この第4の実施形態の表示装置の全体的な構成は、デマルチプレクス回路40の構成を除き、実質的に上記第3の実施形態の表示装置と同様であるので(
図15参照)、同一または対応する部分については、同一の参照符号を付すものとし図示および詳しい説明を省略する。
【0080】
図20は、本実施形態に係るアクティブマトリクス基板100におけるデマルチプレクス回路40の構成を示す回路図である。
図20に示すように、本実施形態においても、上記第3の実施形態と同様(
図15)、デマルチプレクス回路40における各デマルチプレクサ41jは、互いに並列に接続されたNチャネル型トランジスタNAjとPチャネル型トランジスタPAjからなる第1のCMOS伝送ゲート、および、互いに並列に接続されたNチャネル型トランジスタNBjとPチャネル型トランジスタPBjからなる第2のCMOS伝送ゲートにより、実現されている(j=1~m)。
【0081】
本実施形態では、デマルチプレクス回路40において各デマルチプレクサ41j(j=1~m)に、逆多重化制御信号Sswとして上記第3の実施形態における制御信号ASWA,ASWB,ASWA_B,ASWB_Bに相当する4種類の制御信号を各デマルチプレクサ41j(j=1~m)に伝達するための信号線の構成が上記第3の実施形態における構成と相違する。すなわち上記第3の実施形態では、
図15に示すように、逆多重化制御信号Sswとして、A制御信号ASWA、B制御信号ASWB、A反転制御信号ASWA_B、B反転制御信号ASWB_Bを各デマルチプレクサ41jに伝達するための4本の制御信号線がデマルチプレクス回路40内に設けられている。これに対し本実施形態では、
図20に示すように、逆多重化制御信号Sswとして、第1A制御信号ASW1A、第2A制御信号ASW2A、第1B制御信号ASW1B、第2B制御信号ASW2B、第1A反転制御信号ASW1A_B、第2A反転制御信号ASW2A_B、第1B反転制御信号ASW1B_B、第2B反転制御信号ASW2B_Bを伝達するための8本の制御信号線がデマルチプレクス回路40内に設けられている。
【0082】
図21は、本実施形態におけるデマルチプレクス回路40の動作を説明するためのタイミングチャートである。
図21に示すように、本実施形態においてソースドライバ30からデマルチプレクス回路40のデマルチプレクサ411~41mに対応する入力端子Td1~Tdmにそれぞれ与えられるビデオ信号としての多重化データ信号Do1~Domは、上記第2および第3の実施形態における多重化データ信号Do1~Domと同じである(
図12、
図16参照)。
【0083】
また
図21に示すように、本実施形態においてデマルチプレス回路40に与えられる逆多重化制御信号Sswのうち、第1および第2A制御信号ASW1A,ASW2Aは第3の実施形態におけるA制御信号ASWAと同じ信号であり、第1および第2B制御信号ASW1B,ASW2Bは第3の実施形態におけるB制御信号ASWBと同じ信号であり、第1および第2A反転制御信号ASW1A_B,ASW2A_Bは第3の実施形態におけるA反転制御信号ASWA_Bと同じ信号であり、第1および第2B反転制御信号ASW1B_B,ASW2B_Bは第3の実施形態におけるB反転制御信号ASWB_Bと同じ信号である(
図16参照)。このような第1および第2A制御信号ASW1A,ASW2A、第1および第2B制御信号ASW1B,ASW2B、第1および第2A反転制御信号ASW1A_B,ASW2A_B、第1および第2B反転制御信号ASW1B_B,ASW2B_Bが、表示制御回路20により生成され、逆多重化制御信号Sswとしてデマルチプレクス回路40に与えられる。
【0084】
既述のようにデマルチプレクス回路40では、これら第1A制御信号ASW1A、第2A制御信号ASW2A、第1B制御信号ASW1B、第2B制御信号ASW2B、第1A反転制御信号ASW1A_B、第2A反転制御信号ASW2A_B、第1B反転制御信号ASW1B_B、第2B反転制御信号ASW2B_Bをそれぞれ伝達する8本の制御信号(以下、これらの8本の制御信号線を、それぞれ、「第1A制御信号線CL1A」、「第2A制御信号線CL2A」、「第1B制御信号線CL1B」、「第2B制御信号線CL2B」、「第1A反転制御信号線CL1A_B」、「第2A反転制御信号線CL2A_B」、「第1B反転制御信号線CL1B_B」、「第2B反転制御信号線CL2B_B」という)が配設されている。以下では、第1A制御信号線CL1A、第1B制御信号線CL1B、第1A反転制御信号線CL1A_B、第1B反転制御信号線CL1B_Bを「1連目の制御信号線」といい、第2A制御信号線CL2A、第2B制御信号線CL2B、第2A反転制御信号線CL2A_B、第2B反転制御信号線CL2B_Bを「2連目の制御信号線」という。
【0085】
本実施形態におけるデマルチプレクス回路40では、m個のデマルチプレクサ411~41mのうち、m/2個のデマルチプレクサは1連目の制御信号線に接続されており、他のm/2個のデマルチプレクサは2連目の制御信号線に接続されている(mは偶数とする)。
図20に示す構成例では、1連目の制御信号線への接続と2連目の制御信号線への接続とが3個のデマルチプレクサ毎に交互に入れ替わる。したがって、例えば第1から第3のデマルチプレクサ411~413のそれぞれにおいて、第1のCMOS伝送デートにおけるNチャネル型トランジスタNAjおよびPチャネル型トランジスタPAjのゲート端子には、第1A制御信号線CL1Aおよび第1A反転制御信号線CL1A_Bがそれぞれ接続され、第2のCMOS伝送デートにおけるNチャネル型トランジスタNBjおよびPチャネル型トランジスタPBjのゲート端子には、第1B制御信号線CL1Bおよび第1B反転制御信号線CL1B_Bがそれぞれ接続されており(j=1~3)、例えば第4から第6のデマルチプレクサ414~416のそれぞれにおいて、第1のCMOS伝送デートにおけるNチャネル型トランジスタNAjおよびPチャネル型トランジスタPAjのゲート端子には、第2A制御信号線CL2Aおよび第2A反転制御信号線CL2A_Bがそれぞれ接続され、第2のCMOS伝送デートにおけるNチャネル型トランジスタNBjおよびPチャネル型トランジスタPBjのゲート端子には、第2B制御信号線CL2Bおよび第2B反転制御信号線CL2B_Bがそれぞれ接続されている(j=4~6)。
【0086】
このような構成(以下「SSD2連駆動構成」という)により、本実施形態では、上記第3の実施形態において逆多重化制御信号Sswとしての制御信号ASWA,ASWB,ASWA_B,ASWB_Bに相当する4種類の制御信号(ASW1A,ASW2A),(ASW1B、ASW2B),(ASW1A_B,ASW2A_B),(ASW1B_B、ASW2B_B)のそれぞれを伝達するために2本ずつ制御信号線が設けられている。
【0087】
図22は、上記と同様の構成を備えるSSD方式の従来のアクティブマトリクス型表示装置(以下「第4従来例」という)におけるデマルチプレクス回路40のレイアウトパターンを説明するためのレイアウト図である。
図22に示すように、逆多重化制御信号Sswとしての制御信号ASW1A,ASW2A,ASW1B、ASW2B,ASW1A_B,ASW2A_B,ASW1B_B、ASW2B_Bをそれぞれ伝達する第1A制御信号線CL1A、第2A制御信号線CL2A、第1B制御信号線CL1B、第2B制御信号線CL2B、第1A反転制御信号線CL1A_B、第2A反転制御信号線CL2A_B、第1B反転制御信号線CL1B_B、第2B反転制御信号線CL2B_Bからなる8本の制御信号線が配設されている。
【0088】
この第4従来例においても、デマルチプレクス回路40におけるm個のデマルチプレクサ411~41mが隣接する3個のデマルチプレクサを1セットとしてグループ化されており、
図22を
図17と比較すればわかるように、この第4従来例におけるデマルチプレクス回路40のレイアウトパターンは、上記制御信号線CL1A,CL2A,CL1B,CL2B,CL1A_B,CL2A_B,CL1B_B,CL2B_Bに関連するレイアウトパターンを除き、上記第3従来例におけるデマルチプレクス回路40のレイアウトパターンと同じである。したがって、
図22に示すように、上記第3従来例と同様(
図17)、j+2番目のBソースラインSLBj+2とj+3番目のAソースラインSLAj+3のように、隣接するソースラインのうち一方が接続されるデマルチプレクサと他方が接続されるデマルチプレクサとが互いに異なるセットに含まれる場合、当該隣接するソースラインについての経路レイアウトパターンが大きく異なり、一方のソースライン(SLBj+2)の長さと他方のソースライン(SLAj+3)の長さも大きく異なる。これにより、当該一方のソースライン(SLBj+2)をそれに与えられるデータ信号DBj+2の電圧で充電するときの充電率と当該他方のソースライン(SLRj+3)をそれに与えられるデータ信号DRj+3の電圧で充電するときの充電率との間で大きな差が生じる。したがって、第4従来例においても、上記第3従来例と同様、全画面が同一階調で表示されるように各ソースラインを駆動しても、
図7に示すような縞状のムラが視認されることがある。
【0089】
これに対し本実施形態では、
図7に示すような縞状のムラの発生を抑制すべく、デマルチプレクス回路40のレイアウトパターンは、上記第3の実施形態と同様(
図18)、セット毎にずれ方向が交互に反転する斜め配置構成となっている。すなわち、本実施形態では、デマルチプレクス回路40につき
図23に示すようなレイアウトパターンが採用されており、隣接するどの2つのセットにおいても、一方のセットの3個のデマルチプレクサにおける12個のトランジスタを1つのデマルチプレクサにおける4個のトランジスタ(2個のCMOS伝送ゲート)を単位としてソースラインに垂直な方向にずらす向きと、他方のセットの3個のデマルチプレクサにおける12個のトランジスタを1つのデマルチプレクサにおける4個のトランジスタ(2個のCMOS伝送ゲート)を単位としてソースラインに垂直な方向にずらす向きとが、互いに逆になっている。
【0090】
このような本実施形態によれば、ソースラインSLXj(j=1~m;X=A,B)の長さは相違するが、上記第1から第3の実施形態と同様(
図6、
図14、
図18)、隣接するいずれのソースラインについても、それらに対応する経路レイアウトパターンの間の相違は比較的小さく、隣接するソースラインの長さが大きく異なることはない。このため、隣接するソースラインの間でそれらを駆動するときの充電率に大きな相違は生じない。その結果、狭い画素ピッチに対応すべくデマルチプレクス回路のレイアウトパターンを斜め位置構成とした表示装置において、
図7に示すような縞状のムラの発生が抑制され、全画面が同一階調で表示されるように各ソースラインを駆動した場合には、
図8に示すような表示(輝度分布)が得られ、縞状のムラは視認されない。
【0091】
また本実施形態では、既述のように、上記第3の実施形態における逆多重化制御信号Sswとしての制御信号ASWA,ASWB,ASWA_B,ASWB_Bに相当する4種類の制御信号のそれぞれを伝達するために2本ずつ制御信号線が設けられる構成(SSD2連駆動構成)が採用されているので(
図20参照)、
図24に示すように、上記第3の実施形態に比べ、制御信号線1本当たりの負荷が1/2となり、制御信号ASW1A,ASW2A,ASW1B,ASW2B,ASW1A_B,ASW2A_B,ASW1B_B、ASW2B_Bの波形鈍りが小さくなる。なお
図24は、デマルチプレクス回路40の入力端における制御信号ASW1A,ASW2A,ASW1B,ASW2Bのいずれかの制御信号ASWkX(k=1または2、X=AまたはB)の電圧Vin_aswの波形、および、当該制御信号ASWkXがデマルチプレクス回路40内のいずれかのトランジスタNAjまたはNBjのゲート端子に与えられるときの当該制御信号ASWkXの電圧Vaswの波形を示している。
図24からわかるように、このようなSSD2連駆動構成が採用された本実施形態によれば、上記第3の実施形態のように上記制御信号ASWA,ASWB,ASWA_B,ASWB_Bのそれぞれを伝達するために1本ずつ制御信号線が設けられる構成(以下「SSD1連駆動構成」という)に比べ(
図15参照)、デマルチプレクス回路40内の各トランジスタのゲート端子に与えられる制御信号の電圧Vaswの波形鈍りが小さくなり、当該トランジスタのオン期間が長くなる。その結果、各ソースラインをビデオ信号としての多重化データ信号Dojで充電するための時間を十分に確保できるようになり、充電率が向上する。したがって本実施形態では、このようなSSD2連駆動構成も、
図7に示すような縞状のムラの抑制に寄与する。
【0092】
なお本実施形態では、逆多重化制御信号Sswを構成する複数種類の制御信号(上記第3の実施形態では4種類の制御信号ASWA,ASWB,ASWA_B,ASWB_B)のそれぞれを伝達するために2本ずつ制御信号線が設けられる構成すなわちSSD2連駆動構成が採用されているが(
図20)、これに代えて、当該複数種類の制御信号のそれぞれを伝達するために3本以上の所定本数ずつ制御信号線が設けられる構成を採用してもよい。すなわち、各デマルチプレクサ41j(に含まれる接続制御トランジスタ)に必要な制御信号の数の2倍以上の本数の制御信号線をデマルチプレクス回路40に配設する構成を採用すれば、逆多重化制御信号Sswを構成する複数種類の制御信号を伝達するための制御信号線の1本当たりの負荷を低減し、本実施形態と同様の効果を得ることができる。
【0093】
ところで本実施形態においても、第1から第3の実施形態と同様、デマルチプレクス回路40におけるm個のデマルチプレクサ411~41mが隣接する複数個のデマルチプレクサを1セットとしてグループ化され、各セットに含まれるトランジスタが所定数のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置され、かつ、隣接するどの2つのセットにおいても、一方のセットに含まれるトランジスタの位置を当該所定数のトランジスタを単位としてソースラインに垂直な方向にずらす向きと、他方のセットに含まれるトランジスタの位置を当該所定数のトランジスタを単位としてソースラインに垂直な方向にずらす向きとが、互いに逆になっている。すなわち、デマルチプレクス回路40のレイアウトパターンにつきずれ方向交互反転の斜め配置構成が採用されている。ここで、当該一方のセットに含まれるトランジスタを当該所定数のトランジスタを単位としてソースラインに垂直な方向にずらす向きと同じ向きでソースラインに垂直な方向にずらすようにトランジスタが配置されるセットを「α部」と呼び、当該他方のセットに含まれるトランジスタを当該所定数のトランジスタを単位としてソースラインに垂直な方向にずらす向きと同じ向きでソースラインに垂直な方向にずらすようにトランジスタが配置されるセットを「β部」と呼ぶものとする。
【0094】
本実施形態におけるデマルチプレクス回路40において、全てのα部に対し1連目の制御信号線CL1A,CL1B,CL1A_B,CL1B_Bまたは2連目の制御信号線CL2A,CL2B,CL2A_B,CL2B_Bのいずれか一方のみを接続し、全てのβ部に対し1連目の制御信号線CL1A,CL1B,CL1A_B,CL1B_Bまたは2連目の制御信号線CL2A,CL2B,CL2A_B,CL2B_Bの他方のみを接続すると、アクティブマトリクス基板100の製造時において異なるレイヤ間でソースラインに垂直な方向にパターンがずれて形成された場合、α部が接続される制御信号線とβ部が続される制御信号との間で負荷に差が生じる可能性がある。このような負荷における差が生じると、α部に接続されるソースラインとβ部に接続されるソースラインとの間で充電率に差が生じ、その結果、
図7に示すような縞状のムラが表示部101において視認されるおそれがある。
【0095】
したがって、このような縞状のムラの発生を抑制すべく、デマルチプレクス回路40に含まれるα部を1連目の制御信号線と2連目の制御信号線に均等に接続するとともに、デマルチプレクス回路40に含まれるβ部を1連目の制御信号線と2連目の制御信号線に均等に接続するのが好ましい。例えば、ソースラインに垂直な方向にα部、β部、α部、β部、…と並ぶデマルチプレクサのセットに対して、
図25に示すように、1連目の制御信号線、1連目の制御信号線、2連目の制御信号線、2連目の制御信号線、…をそれぞれ接続するか、または、
図26に示すように、1連目の制御信号線、2連目の制御信号線、2連目の制御信号線、1連目の制御信号線、…をそれぞれ接続するのが好ましい。このようにすれば、デマルチプレクス回路40に含まれるα部とβ部のいずれについても、その半分は1連目の制御信号線に接続され、残りの半分は2連目の制御信号線に接続される。
【0096】
<5.第5の実施形態>
次に、第5の実施形態に係るアクティブマトリクス基板100を備えるSSD方式の液晶表示装置(以下「第5の実施形態の表示装置」という)について説明する。この第5の実施形態の表示装置の全体的な構成は、上記第1の実施形態の表示装置と同様であるので(
図1~
図3)、同一または対応する部分については、同一の参照符号を付すものとする。本実施形態におけるデマルチプレクス回路40は、その回路構成については上記第1の実施形態と同様であるが(
図2参照)、そのレイアウトパターンは上記第1の実施形態と相違する。本実施形態におけるその他の点については、上記第1の実施形態と同様の構成を有しているので、説明を省略する。
【0097】
既述のように、上記第1の実施形態におけるデマルチプレクス回路のレイアウトパターンでは、デマルチプレクス回路40におけるm個のデマルチプレクサ411~41mが隣接する3個のデマルチプレクサを1セットとしてグループ化され、各セットに含まれる9個のトランジスタが3個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置され、かつ、隣接するどの2つのセットにおいても、一方のセットに含まれるトランジスタを3個のトランジスタを単位としてソースラインに垂直な方向にずらす向きと、他方のセットに含まれるトランジスタを3個のトランジスタを単位としてソースラインに垂直な方向にずらす向きとが、互いに逆になっている(
図6)。ここで、上記第4の実施形態と同様、当該一方のセットに含まれるトランジスタを3個のトランジスタを単位としてソースラインに垂直な方向にずらす向きと同じ向きでソースラインに垂直な方向にずらすようにトランジスタが配置されるセットを「α部」と呼び、当該他方のセットに含まれるトランジスタを3個のトランジスタを単位としてソースラインに垂直な方向にずらす向きと同じ向きでソースラインに垂直な方向にずらすようにトランジスタが配置されるセットを「β部」と呼ぶものとする。
【0098】
上記第1の実施形態における
図6に示すレイアウトでは、単位となる3個のトランジスタMRk,MGk,MBk(k=1~m)はソースラインに垂直な方向(図における左右方向)に並んでおり、当該3個のトランジスタのそれぞれにおけるゲートとドレインとのソースラインに垂直な方向(図における左右方向)における位置関係(ドレインがゲートの右側か左側か)は、G接続制御トランジスタMGkについてはα部とβ部とで互いに逆となっている。ここでは、各トランジスタの導通端子のうち、ソースラインに接続される端子を「ドレイン」と呼び、ビデオ信号線(ソースドライバ30の出力端子To1~Tomとデマルチプレクス回路40の入力端子Td1~Tdmをそれぞれ接続する信号線)に接続される端子を「ソース」と呼ぶものとする(以下においても同様)。
図6に示すように、α部におけるG接続制御トランジスタ(G制御信号ASWGに接続されたトランジスタ)ではドレインがゲートの右側に配置されているが、β部におけるG接続制御トランジスタではドレインがゲートの左側に配置されている。なお、R接続制御トランジスタ(R制御信号ASWRに接続されたトランジスタ)およびB接続制御トランジスタ(B制御信号ASWBに接続されたトランジスタ)におけるゲートとドレインとの位置関係は同じである。
【0099】
図27は、本実施形態におけるデマルチプレクス回路40のレイアウトパターンを説明するためのレイアウト図である。
図27に示すように、本実施形態におけるデマルチプレクス回路40のレイアウトパターンは上記第1の実施形態と基本的に同じであり(
図6)、デマルチプレクス回路40におけるm個のデマルチプレクサ411~41mが隣接する3個のデマルチプレクサを1セットとしてグループ化され、各セットに含まれる9個のトランジスタが3個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置されている。しかし本実施形態では、当該単位となる3個のトランジスタMRk,MGk,MBkのそれぞれにおけるゲートとドレインとのソースラインに垂直な方向(図における左右方向)における位置関係は、これらの3個のトランジスタMRk,MGk,MBkのいずれについてもα部とβ部とで互いに同じである。すなわち
図27に示すように、α部およびβ部のいずれにおいてもR接続制御トランジスタMRkとG接続制御トランジスタMGkとでソースが共通化されており、α部とβ部のいずれにおいても、当該3個のトランジスタMRk,MGk,MBkのうち、R接続制御トランジスタMRkについてはドレインがゲートの(図における)左側に配置され、G接続制御トランジスタMGkおよびB接続制御トランジスタMBkについてはドレインがゲートの(図における)右側に配置されている。
【0100】
図28は、デマルチプレクス回路におけるスイッチング素子としてのトランジスタのレイアウトパターンと引き込み電圧(フィールドスルー電圧)との関係を説明するための図である。いま、アクティブマトリクス基板100の製造時に、ソースメタルに対してゲートメタルが(図における)左側にずれて形成された場合を考える。この場合、ドレインDがゲートGの(図における)右側に配置されているトランジスタMαでは、ゲート・ドレイン間の寄生容量Cgdが本来の値(製造時にパターンずれがない場合の値)よりも小さくなり、ドレインDがゲートGの(図における)左側に配置されているトランジスタMβでは、ゲート・ドレイン間の寄生容量Cgdが本来の値よりも大きくなる。その結果、デマルチプレクス回路40におけるトランジスタがオン状態からオフ状態に変化するときに生じる引き込み電圧(絶対値)すなわち次式で与えられる電圧ΔVは、
図28に示すトランジスタMαでは本来の値よりも小さくなり、
図28に示すトランジスタMβでは本来の値よりも大きくなる。
ΔV={Cgd/(Cgd+Csl)}|VGon-VGoff| …(1)
ここで、Cslはオン状態からオフ状態に変化するトランジスタに接続されるソースラインの配線容量であってCsl=Csld+C2であり、Csldは当該ソースラインのうち表示部101における部分の配線容量であり、C2は当該ソースラインのうちデマルチプレクス回路40における部分の配線容量であり、VGonは当該トランジスタをオンさせるときにそのゲート端子に与えられる電圧であり、VGoffは当該トランジスタをオフさせるときにそのゲート端子に与えられる電圧である。
【0101】
上記第1の実施形態では、α部におけるG接続制御トランジスタMGkが
図28に示すトランジスタMαに相当し、β部におけるG接続制御トランジスタMGkが
図28に示すトランジスタMβに相当する(
図6参照)。このため、全画面が同一階調で表示されるように各ソースラインを駆動しても、
図30に示すようなブロック別れが視認されることがある。このようなブロック別れは、ソースドライバ30からデマルチプレクス回路40に入力される多重化データ信号Doj(j=1~m)の多重度が奇数の場合に発生しうる現象である。したがって、この場合、本実施形態のように、α部とβ部とで対応するトランジスタ(R,G,Bのうち同色に対応する接続制御トランジスタ)において、ドレインDとゲートGとの位置関係(図における左側か右側か)を揃えるのが好ましい。
【0102】
図29は、デマルチプレクス回路におけるスイッチング素子としてのトランジスタでの引き込み電圧を抑制するためのレイアウトパターンを説明するための図である。ここでも、アクティブマトリクス基板100の製造時に、ソースメタルに対してゲートメタルが(図における)左側にずれて形成された場合を考える。この場合、
図29に示す2つのトランジスタMα,Mβのいずれにおいても、ドレインDがゲートGの(図における)右側に配置されているので、ゲート・ドレイン間の寄生容量Cgdが本来の値よりも小さくなり、その結果、デマルチプレクス回路40におけるトランジスタがオン状態からオフ状態に変化するときに生じる引き込み電圧(絶対値)すなわち上記式(1)で与えられる電圧ΔVは、本来の値よりも小さくなる。本実施形態では、α部におけるG接続制御トランジスタMGkが
図29に示すトランジスタMαに相当し、β部におけるG接続制御トランジスタMGkが
図29に示すトランジスタMβに相当する(
図27参照)。このように、α部とβ部とで対応するトランジスタ(R,G,Bのうち同色に対応する接続制御トランジスタ)において、ドレインDとゲートGとの位置関係(図における左側か右側か)が同一であれば、すなわちドレインDがゲートGに対して同じ側に配置されていれば、アクティブマトリクス基板100の製造時のばらつきによりソースメタルに対しゲートメタルがずれて形成されたとしても、全画面が同一階調で表示されるように各ソースラインを駆動した場合に、ブロック別れが発生せず、
図31に示すような均一な階調表示が得られる。
【0103】
<6.第6の実施形態>
上記第1から第5の実施形態は、SSD方式の液晶表示装置におけるデマルチプレクス回路のレイアウトパターンに特徴を有しているが(
図6、
図14、
図18、23、
図27参照)、以下に述べるように液晶表示装置のアクティブマトリクス基板におけるビデオ検査回路についても同様の特徴を有するレイアウトパターンを採用することができる。以下、そのようなビデオ検査回路を備えるアクティブマトリクス基板を第6の実施形態として説明する。なお、本実施形態に係るアクティブマトリクス基板は、ビデオ検査回路60が設けられている点を除き、上記第1の実施形態に係るアクティブマトリクス基板と同様の構成を有しているので(
図2参照)、同一または対応する部分については同一の参照符号を付して詳しい説明を省略する。
【0104】
図32は、本実施形態に係るアクティブマトリクス基板におけるビデオ検査回路60の構成を説明するための回路図である。
図32に示すように、本実施形態に係るアクティブマトリクス基板では、表示部101に対してデマルチプレクス回路40と反対側にビデオ検査回路60が設けられており、3m本のソースラインSLR1,SLG1,SLB1~SLRm,SLGm,SLBmの端部のうちデマルチプレクス回路40が接続されている端部とは反対側の端部にビデオ検査回路60が接続されている。このビデオ検査回路60は、3m本のソースラインSLR1,SLG1,SLB1~SLRm,SLGm,SLBmにそれぞれ接続された3m個のスイッチング素子としての接続制御トランジスタTR1,TG1,TB1~TRm,TGm,TBmと、外部から与えられる検査用ビデオ信号VTAin,VTBinをそれぞれ伝達するための2本の検査用ビデオ信号線と、当該3m個の接続制御トランジスタTR1,TG1,TB1~TRm,TGm,TBmのオン・オフを制御するための検査用制御信号TSWR,TSWG,TSWBをそれぞれ伝達するための3本の検査用制御信号線とを含んでいる。表示部101における各ソースラインSLXj(j=1~m;X=R,G,B)は、対応する接続制御トランジスタTXjを介して当該2本の検査用ビデオ信号線のいずれかに接続され、各接続制御トランジスタTXjのゲート端子は、検査用制御信号TSWXを伝達する検査用制御信号線に接続されている。ビデオ検査回路60における3m個の接続制御トランジスタTR1,TG1,TB1~TRm,TGm,TBmは、当該3本の検査用制御信号線によって検査用制御信号TSWR,TSWG,TSWBがゲート端子にそれぞれ与えられ隣接して配置される3個の接続制御トランジスタTRj,TGj,TBjを1組としてm組の接続制御トランジスタ群にグループ化されている。なお、
図32に示す例では、ビデオ検査回路60には、2本の検査用ビデオ信号線が設けられているが、1本または3本以上の検査用ビデオ信号線が設けられていてもよく、本実施形態に係るアクティブマトリクス基板を含む表示パネルの外形仕様や検査内容に応じて適切な信号線数が決定される。
【0105】
上記のように構成されたビデオ検査回路60は、検査内容に応じた検査用表示データを検査用ビデオ信号VTAin,VTBin(これらのビデオ信号は、異なるソースラインに印加すべき検査用データ信号を必要に応じて時分割多重化したものである)として受け取り、それら検査用ビデオ信号VTAinまたはVTBinを検査用制御信号TSWXにより制御されるスイッチング素子としての接続制御トランジスタTXjを介して各ソースラインSLXj(j=1~m;X=R,G,B)に供給する。したがって、このビデオ検査回路60は、各ソースラインSLXjに接続されたスイッチング素子としての接続制御トランジスタを備え、この接続制御トランジスタによって当該ソースラインSLXjへのビデオ信号としてのデータ信号の供給を制御する点で、上記第1から第5の実施形態におけるデマルチプレクス回路40(
図2、
図11、
図15等)と共通し、ビデオ検査回路60およびデマルチプレクス回路40は、上位概念的には同様の機能を有する信号供給制御回路と見なすことができる。このことから、表示部101における画素ピッチが狭い場合には、ビデオ検査回路60のレイアウトパターンにおいても斜め配置構成が採用される。
【0106】
図33は、本実施形態に対応する従来のアクティブマトリクス基板(以下「第5従来例」という)におけるビデオ検査回路60のレイアウトパターンを説明するためのレイアウト図である。このレイアウトパターンでは、ビデオ検査回路60におけるm組の接続制御トランジスタ群が3組を1セットとしてグループ化され、各セットにおける3組の接続トランジスタ群に含まれる9個の接続制御トランジスタが1つの組の3個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置される(
図33において1つの組を構成する3個のトランジスタが点線で囲まれている。後述の
図34においても同様)。
【0107】
図33に示すレイアウトパターンでは、j+2番目のBソースラインSLBj+2とj+3番目のRソースラインSLRj+3のように、隣接するソースラインのうち一方が接続される接続制御トランジスタと他方が接続される接続制御トランジスタとが互いに異なるセットに含まれる場合、当該隣接するソースラインについての経路レイアウトパターンが大きく異なり、一方のソースライン(SLBj+2)の長さと他方のソースライン(SLRj+3)の長さも大きく異なる。これにより、当該一方のソースライン(SLBj+2)をそれに与えられるデータ信号DBj+2の電圧で充電するときの充電率と当該他方のソースライン(SLRj+3)をそれに与えられるデータ信号DRj+3の電圧で充電するときの充電率との間で大きな差が生じ、その結果、上記第1から第4従来例と同様の表示上の問題(表示画面における縞状のムラ等)が生じうる。
【0108】
これに対し本実施形態では、上記表示上の問題(縞状のムラ等)の発生を抑制すべく、ビデオ検査回路60につき
図34に示すようなレイアウトパターンが採用されている。すなわち、上記第5従来例と同様、1つのセットにおける9個の接続制御トランジスタが1つの組の3個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置されるが、上記第5従来例とは異なり、隣接するどの2つのセットにおいても、一方のセットにおける9個の接続トランジスタを3個のトランジスタを単位としてソースラインに垂直な方向にずらす向きと、他方のセットにおける9個の接続制御トランジスタを3個のトランジスタを単位としてソースラインに垂直な方向にずらす向きとが、互いに逆になっている。すなわち、ビデオ検査回路60のレイアウトパターンは、上記第1の実施形態(
図6)等と同様、セット毎にずれ方向が交互に反転する斜め配置構成となっている。
【0109】
このような本実施形態によれば、ソースラインSLXj(j=1~m;X=R,G,B)の長さは相違するが、上記第1の実施形態と同様、隣接するいずれのソースラインについても、それらに対応する経路レイアウトパターンの間の相違は比較的小さく、隣接するソースラインの長さが大きく異なることはない。このため、隣接するソースラインの間でそれらに検査用ビデオ信号VTAinまたはVTBinを与えるときの充電率に大きな相違は生じない。その結果、狭い画素ピッチに対応すべくビデオ検査回路のレイアウトパターンを斜め位置構成としたアクティブマトリクス基板において、表示上の問題(縞状のムラ等)の発生が抑制され、検査用ビデオ信号VTAin,VTBinに基づく検査用表示を良好に行うことができる。
【0110】
なお本実施形態では、表示部101に対してデマルチプレクス回路40と反対側にビデオ検査回路60が配置されているが(
図32)、デマルチプレクス回路40と同じ側にビデオ検査回路60を配置してもよい。また、
図32および
図34に示す例では、1つのセットが3組の接続制御トランジスタ群から構成されるが、1つのセットが2組または4組以上の接続制御トランジスタ群から構成されてもよい。
【0111】
<7.変形例など>
本発明は上記実施形態に限定されるものではなく、本発明の範囲を逸脱しない限りにおいて種々の変形を施すことができる。
【0112】
例えば、上記第1から第5の実施形態では、各デマルチプレクサ41jは2または3の多重度で時分割多重化された多重化データ信号Dojを逆多重化するように構成されているが(j=1~m)、4以上の多重度で時分割多重化された多重化データ信号Dojを逆多重化するように構成されたデマルチプレクサ41jを含むアクティブマトリクス基板にも本発明を適用することができる。
【0113】
また、以上において、アクティブマトリクス基板を用いたSSD方式の液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。SSD方式の表示装置であれば、液晶表示装置以外の表示装置、例えば有機EL(Electroluminescenece)表示装置にも本発明は適用可能である。
【0114】
また、以上において説明した実施形態およびその変形例に係る表示装置の特徴をその性質に反しない限り任意に組み合わせて各種の変形例に係る表示装置を構成することもできる。
【0115】
なお、上記第1~第6の実施形態のいずれにおいても、表示部101におけるソースラインのそれぞれにスイッチング素子としての接続制御トランジスタが接続されており、各ソースラインにデータ信号として与えるべきビデオ信号は、それに接続される接続制御トランジスタを介して当該ソースラインに与えられ、これにより、当該ソースラインの配線容量が充電される。この充電後、当該接続制御トランジスタがオン状態からオフ状態に変化するときに生じる引き込み電圧(絶対値)ΔVは、既述の式(1)で与えられる。この式(1)によれば、引き込み電圧ΔVは、当該ソースラインの配線容量Cslによって異なり、その配線容量Cslが大きくなるほど小さくなる。また、この配線容量Cslは、当該ソースラインのうち表示部101における部分の配線容量Csldとデマルチプレクス回路40における部分の配線容量C2との和(Csld+C2)である(
図5参照)。ところで、この引き込み電圧ΔVは、当該接続制御トランジスタがNチャネル型であって当該ソースラインを負極性のデータ信号(ビデオ信号)で充電する場合、および、当該接続制御トランジスタがPチャネル型であって当該ソースラインを正極性のデータ信号(ビデオ信号)で充電する場合には、ソースラインの充電率を上昇させる方向に働く。このため、これらの場合には、ソースラインが長くなって配線容量Cslが大きくなると、既述のようにオン状態の接続制御トランジスタ(オン抵抗Ron)を流れる充電電流の増大(電圧降下の増大)によって当該ソースラインの充電率が低下するだけでなく(
図5参照)、引き込み電圧(絶対値)ΔVの減少によっても当該ソースラインの充電率が低下する。したがって、デマルチプレクス回路40やビデオ検査回路60のレイアウトパターンにおいてずれ方向相互反転の斜め配置構成を採用する上記第1~第6の実施形態(
図6、
図14、
図18、
図23、
図27、
図34)は、隣接ソースライン間での引き込み電圧ΔVの差を小さくする点からも、表示画面における縞状のムラの発生を抑制するうえで有効である。
【符号の説明】
【0116】
20 …表示制御回路
30 …ソースドライバ(データ側駆動回路)
40 …デマルチプレクス回路
50 …ゲートドライバ(走査信号線駆動回路)
60 …ビデオ検査回路
100 …アクティブマトリクス基板
101 …表示部
411~41m …デマルチプレクサ
To1~Tom …ソースドライバの出力端子
Td1~Tdm …デマルチプレクス回路の入力端子
MRj,MGj,MBj …接続制御トランジスタ(j=1~m)
MAj,MBj …接続制御トランジスタ(j=1~m)
SLRj,SLGj,SLBj …ソースライン(j=1~m)
SLAj,SLBj …ソースライン(j=1~m)
CL1A,CL1B,CL1A_B,CL1B_B…1連目の制御信号線
CL2A,CL2B,CL2A_B,CL2B_B…2連目の制御信号線
Ssw …逆多重化制御信号
ASWR,ASWG,ASWB …逆多重化制御信号を構成する制御信号
ASWA,ASWB …逆多重化制御信号を構成する制御信号
Do1~Dom …多重化データ信号(データ側出力信号、ビデオ信号)
TSWR,TSWG,TSWB …検査用制御信号
VTAin,VTBin …検査用ビデオ信号