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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-02-16
(45)【発行日】2024-02-27
(54)【発明の名称】メモリシステムおよび方法
(51)【国際特許分類】
G06F 11/10 20060101AFI20240219BHJP
【ＦＩ】
G06F11/10 648
G06F11/10 668
【請求項の数】
7
(21)【出願番号】P 2020104680
(22)【出願日】2020-06-17
(65)【公開番号】P2021197020
(43)【公開日】2021-12-27
【審査請求日】2023-03-13
(73)【特許権者】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】熊谷 幸恵
(72)【発明者】
【氏名】山崎 創
(72)【発明者】
【氏名】長谷 晃裕
(72)【発明者】
【氏名】森 悠
【審査官】田中 幸雄
(56)【参考文献】
【文献】特開２００９－８０６５１（ＪＰ，Ａ）
【文献】特開２０１９－５３４１５（ＪＰ，Ａ）
【文献】特開２０１２－２０３９２５（ＪＰ，Ａ）
【文献】国際公開第２０１６／２０３６３１（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ １１／１０
Ｇ１１Ｂ ２０／１８
(57)【特許請求の範囲】
【請求項1】
複数の第１データ単位を記憶する不揮発性メモリと、前記複数の第１データ単位は、第１処理が実行された複数の第２データ単位であり、前記第１処理は、前記複数の第２データ単位に基づいて第１パリティデータを生成する第１符号化と、前記第１符号化の後の第１変換と、を含み、前記複数の第２データ単位の各々は第１情報を含み、第１動作を実行し、前記第１動作は、前記複数の第１データ単位を前記不揮発性メモリから読み出して、前記読み出された複数の第１データ単位である複数の第３データ単位に対し第２処理を実行する動作であり、前記第２処理は、前記第１変換の逆変換である第２変換と、前記第１パリティデータおよび前記第２変換の後の前記複数の第３データ単位を用いた第１復号と、を含み、前記第１動作の後の前記複数の第３データ単位である複数の第４データ単位のうちの１つである第５データ単位から前記第５データ単位の第１情報である第２情報を取得し、前記第２情報の期待値である第３情報と前記第５データ単位から取得された前記第２情報とを比較し、前記第３情報と前記第２情報とが等価でない場合、前記第１動作を再び実行する、コントローラと、
を備えるメモリシステム。
【請求項2】
前記第１処理は、前記複数の第２データ単位の各々について第２パリティデータを生成する第２符号化を前記第１変換の後にさらに含み、前記第２処理は、前記第２パリティデータを用いた第２復号を前記第２変換の前にさらに含む、
請求項１に記載のメモリシステム。
【請求項3】
前記コントローラは、前記複数の第１データ単位のうちの前記第５データ単位に対応する第６データ単位を前記不揮発性メモリから読み出して、前記読み出された第６データ単位に対して前記第２復号を実行し、前記第２復号に失敗した場合、前記第１動作を実行する、請求項２に記載のメモリシステム。
【請求項4】
前記第１変換は、前記第２データ単位毎に疑似乱数列を生成し、前記第１符号化の後の前記複数の第２データ単位の各々を対応する疑似乱数列を用いてスクランブルする処理であり、前記第２変換は、前記第３データ単位毎に疑似乱数列を生成し、前記第２変換の後の前記複数の第３データ単位の各々のスクランブルを対応する疑似乱数列を用いて解除する処理である、
請求項１から３の何れか一項に記載のメモリシステム。
【請求項5】
前記メモリシステムはホストに接続され、前記第１情報は、前記ホストから指定される位置情報である、
請求項１から４の何れか一項に記載のメモリシステム。
【請求項6】
複数の第１データ単位を記憶する不揮発性メモリと、前記複数の第１データ単位は、第１符号化が実行された複数の第２データ単位であり、前記第１符号化は、前記複数の第２データ単位に基づいて第１パリティデータを生成する処理であり、前記複数の第２データ単位の各々は第１情報を含み、第１動作を実行し、前記第１動作は、前記複数の第１データ単位を前記不揮発性メモリから読み出して、前記読み出された複数の第１データ単位である複数の第３データ単位に対し第１復号を実行する動作であり、前記第１復号は、前記第１パリティデータおよび前記複数の第３データ単位を用いて誤り訂正を行う処理であり、前記第１動作の後の前記複数の第３データ単位である複数の第４データ単位のうちの１つである第５データ単位から前記第５データ単位の第１情報である第２情報を取得し、前記第２情報の期待値である第３情報と前記第５データ単位から取得された前記第２情報とを比較し、前記第３情報と前記第２情報とが等価でない場合、前記第１動作を再び実行する、コントローラと、
を備えるメモリシステム。
【請求項7】
不揮発性メモリから複数の第１データ単位を読み出すことと、前記複数の第１データ単位は、第１処理が実行された複数の第２データ単位であり、前記第１処理は、前記複数の第２データ単位に基づいて第１パリティデータを生成する第１符号化と、前記第１符号化の後の第１変換と、を含み、前記複数の第２データ単位の各々は第１情報を含み、前記読み出された複数の第１データ単位である複数の第３データ単位に対し、前記第１変換の逆変換である第２変換を実行することと、
前記第１パリティデータおよび前記第２変換の後の前記複数の第３データ単位を用いた復号を実行することと、
前記復号の後の前記複数の第３データ単位である複数の第４データ単位のうちの１つである第５データ単位から前記第５データ単位の第１情報である第２情報を取得することと、
前記第２情報の期待値である第３情報と前記第５データ単位から取得された前記第２情報とを比較することと、
前記第３情報と前記第２情報とが等価でない場合、前記複数の第１データ単位を読み出すことと、前記第２変換を実行することと、前記復号を実行することと、を再び実行することと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、メモリシステムおよび方法に関する。
【背景技術】
【0002】
従来、ＮＡＮＤ型のフラッシュメモリなどの不揮発性メモリを搭載したメモリシステムが知られている。このようなメモリシステムでは、不揮発性メモリに書き込まれる際に、複数のデータ単位に跨った誤り訂正のための符号化が実行されることがある。当該符号化に対応した復号の際には、当該複数のデータ単位が不揮発性メモリから読み出されて使用される。しかしながら、このような符号化に対応した復号では、誤り訂正の対象のデータを元の状態に復元できない場合があった。
【先行技術文献】
【特許文献】
【0003】
【文献】特開昭６３－２９８７７７号公報
【文献】特開平７－２６１９４３号公報
【文献】特開２０１３－２１４２１２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
一つの実施形態は、データを復元する能力を向上させるメモリシステムおよび方法を提供することを目的とする。
【課題を解決するための手段】
【0005】
一つの実施形態によれば、不揮発性メモリと、コントローラとを備える。不揮発性メモリは、複数の第１データ単位を記憶する。複数の第１データ単位は、第１処理が実行された複数の第２データ単位である。第１処理は、複数の第２データ単位に基づいて第１パリティデータを生成する第１符号化と、第１符号化の後の第１変換と、を含む。複数の第２データ単位の各々は第１情報を含む。コントローラは、第１動作を実行する。第１動作は、複数の第１データ単位を不揮発性メモリから読み出して、読み出された複数の第１データ単位である複数の第３データ単位に対し第２処理を実行する動作である。第２処理は、第１変換の逆変換である第２変換と、第１パリティデータおよび第２変換の後の複数の第３データ単位を用いた第１復号と、を含む。コントローラは、第１動作の後の複数の第３データ単位である複数の第４データ単位のうちの１つである第５データ単位から第５データ単位の第１情報である第２情報を取得する。コントローラは、第２情報の期待値である第３情報と第５データ単位から取得された第２情報とを比較し、第３情報と第２情報とが等価でない場合、第１動作を再び実行する。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に添付図面を参照して、実施形態にかかるメモリシステムおよび方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【0008】
（実施形態）
図１は、実施形態にかかるメモリシステムの構成の一例を示す模式的な図である。メモリシステム１は、ホスト２と通信インタフェース３で接続される。ホスト２は、例えばパーソナルコンピュータ、携帯情報端末、サーバ、またはこれらに搭載されるプロセッサである。ホスト２は、メモリシステム１を外部の記憶装置として利用する。通信インタフェース３は、例えば、ＳＡＴＡ、ＳＡＳ、又はＰＣＩｅ（登録商標）の規格に準拠する。
図１は、実施形態にかかるメモリシステムの構成の一例を示す模式的な図である。メモリシステム１は、ホスト２と通信インタフェース３で接続される。ホスト２は、例えばパーソナルコンピュータ、携帯情報端末、サーバ、またはこれらに搭載されるプロセッサである。ホスト２は、メモリシステム１を外部の記憶装置として利用する。通信インタフェース３は、例えば、ＳＡＴＡ、ＳＡＳ、又はＰＣＩｅ（登録商標）の規格に準拠する。
【0009】
メモリシステム１は、ホスト２からアクセスコマンド（例えば、ライトコマンドまたはリードコマンド）を受信する。メモリシステム１は、ライトコマンドに応じて、ライトが要求されたユーザデータを記憶する。メモリシステム１は、リードコマンドに応じて、リードが要求されたユーザデータをホストに送信する。
【0010】
なお、アクセスコマンドは、論理アドレスを含み得る。メモリシステム１は、ホスト２に論理的なアドレス空間を提供する。論理アドレスは、当該アドレス空間における位置を示す。ホスト２は、論理アドレスを用いることによって、ユーザデータをライトする位置またはユーザデータの読み出しを行う位置を指定する。つまり、論理アドレスは、ホスト２から指定される位置情報である。
【0011】
メモリシステム１は、コントローラ１００とＮＡＮＤメモリ２００とを備える。コントローラ１００はメモリバス３００によってＮＡＮＤメモリ２００に接続されている。コントローラ１００は、ホスト２とＮＡＮＤメモリ２００との間のデータ転送などを制御する。ＮＡＮＤメモリ２００は、ユーザデータ等を不揮発に記憶できる。
【0012】
ＮＡＮＤメモリ２００は、１以上のメモリチップ２０１によって構成される。ここでは一例として、ＮＡＮＤメモリ２００は、４つのメモリチップ２０１－０，２０１－１，２０１－２，２０１－３によって構成されている。
【0013】
図２は、実施形態にかかるメモリチップ２０１の構成例を示す模式的な図である。メモリチップ２０１は、周辺回路２１０およびメモリセルアレイ２１１を備える。
【0014】
メモリセルアレイ２１１は、各々が複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備える。各ブロックＢＬＫは、各々がワード線およびビット線に関連付けられたメモリセルトランジスタの集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備える。ストリングユニットＳＵの各々は、複数のメモリセルトランジスタが直列接続された複数のＮＡＮＤストリング２１２を備える。なお、ストリングユニットＳＵ内のＮＡＮＤストリング２１２の数は任意である。
【0015】
周辺回路２１０は、例えば、ロウデコーダ、カラムデコーダ、センスアンプ、ラッチ回路、および電圧発生回路を含む。周辺回路２１０は、コントローラ１００からの指示に応じて、メモリセルアレイ２１１に対し、当該指示に対応した動作を実行する。コントローラ１００からの指示は、ライト、リード、およびイレースを含む。
【0016】
図３は、実施形態にかかるブロックＢＬＫの回路構成を示す模式的な図である。なお、各ブロックＢＬＫは、同一の構成を有している。ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を有する。各ストリングユニットＳＵは、複数のＮＡＮＤストリング２１２を含む。
【0017】
ＮＡＮＤストリング２１２の各々は、例えば６４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ６３）および選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そして６４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ６３）は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ型であってもよい。さらに、ＮＡＮＤストリング２１２内のメモリセルトランジスタＭＴの個数は６４個に限定されない。
【0018】
ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、各々の選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えば選択ゲート線ＳＧＳに共通接続される。ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に異なる選択ゲート線ＳＧＳ０～ＳＧＳ３（不図示）に接続されてもよい。同一のブロックＢＬＫ内にある各メモリセルトランジスタＭＴ０～ＭＴ６３の制御ゲートは、各々のワード線ＷＬ０～ＷＬ６３に共通接続される。
【0019】
ストリングユニットＳＵ内にある各ＮＡＮＤストリング２１２の選択トランジスタＳＴ１のドレインは、各々異なるビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但しＬは２以上の自然数）に接続される。また、ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリング２１２を共通に接続する。更に、各選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
【0020】
つまりストリングユニットＳＵは、各々が異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続された複数のＮＡＮＤストリング２１２の集合である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合である。そしてメモリセルアレイ２１１は、少なくとも１のビット線ＢＬを共通にする複数のブロックＢＬＫの集合である。
【0021】
周辺回路２１０によるライトおよびリードは、１つのストリングユニットＳＵにおける１つのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して実行され得る。ライトおよびリードの際に、一括して選択されるメモリセルトランジスタＭＴの群をメモリセルグループＭＣＧと表記する。そして、１つのメモリセルグループＭＣＧにライトされる、あるいはリードされる１ビットのデータの集まりの単位をページと表記する。
【0022】
周辺回路２１０によるイレースは、ブロックＢＬＫ単位で実行される。即ち、１つのブロックＢＬＫに格納された全てのデータは、一括にイレースされる。
【0023】
なお、図２および図３に示された構成は一例である。メモリセルアレイ２１１の構成は、上述された構成に制限されない。例えば、メモリセルアレイ２１１は、ＮＡＮＤストリング２１２が２次元的に又は３次元的に配列された構成を有していてもよい。
【0024】
メモリセルアレイ２１１に対するライトにおいては、周辺回路２１０は、ライトするページを構成する各メモリセルトランジスタＭＴの電荷蓄積層に、データに対応した量の電荷を注入する。そして、メモリセルアレイ２１１からのリードにおいては、周辺回路２１０は、リードするページを構成する各メモリセルトランジスタＭＴから、電荷蓄積層に蓄積された電荷量に応じたデータを読み出す。
【0025】
しかしながら、電荷蓄積層の電荷量がライトの際に所望の量に達しなかったり、電荷蓄積層の電荷量がライトの後に意図せずに変動したりする場合がある。そのような場合には、メモリセルトランジスタＭＴから読み出されたデータには誤りが含まれる。
【0026】
メモリセルトランジスタＭＴから読み出されたデータに誤りが含まれていたとしても、当該誤りを訂正することができるように、コントローラ１００は、ＮＡＮＤメモリ２００に送られるデータを予め誤り訂正符号によって保護する。そして、コントローラ１００は、ＮＡＮＤメモリ２００から読み出されたデータに対し、誤り訂正符号による誤り訂正を行う。
【0027】
実施形態では、２つの誤り訂正符号を組み合わせた積符号が使用される。図４は、実施形態にかかる積符号フレームの構成の一例を示す模式的な図である。
【0028】
ユーザデータは、符号化の単位のサイズで区切られた１以上のデータ単位ＤＵとしてＮＡＮＤメモリ２００に格納される。そして、ｎ個のデータ単位ＤＵが積符号によって保護される。ただし、ｎは２以上の整数である。
【0029】
図４では、１つのデータ単位ＤＵを構成するビットが配列される方向をＸ方向、Ｘ方向と直交しデータ単位ＤＵが配列される方向をＹ方向、と各々表記する。１つのデータ単位ＤＵを構成するビットが配列される方向、つまり図４におけるＸ方向は、インライン方向とも称される。ｎ個のデータ単位ＤＵは、Ｙ方向に配列されて描画されている。Ｙ方向において上から（ｉ＋１）番目に描画されたデータ単位ＤＵを、データ単位ＤＵｉと表記する。ただしｉは０から（ｎ－１）までの整数である。
【0030】
ｎ個のデータ単位ＤＵ０～ＤＢ（ｎ－１）に対し、まず、第１の誤り訂正符号による符号化が施される。ｎ個のデータ単位ＤＵ０～ＤＢ（ｎ－１）は、第１の誤り訂正符号によって、データ単位ＤＵを横断する方向（つまりＹ方向）に符号化される。
【0031】
第１の誤り訂正符号は、ここでは一例として、リードソロモン（Reed-Solomon：ＲＳ）符号であることとする。なお、第１の誤り訂正符号は、ＲＳ符号に限定されない。第１の誤り訂正符号として、任意の組織符号が採用され得る。
【0032】
第１の誤り訂正符号による符号化によって、パリティデータＲＳＰが生成される。パリティデータＲＳＰは、一例として、各々のデータ単位ＤＵと同じサイズを有する２個のパリティデータＲＳＰ０、ＲＳＰ１を含んで構成される。
【0033】
以降、データ単位ＤＵ０～ＤＢ（ｎ－１）の各々およびパリティデータＲＳＰ０、ＲＳＰ１の各々を、ＲＳ符号フレームＲＳＦとも表記する。
【0034】
第１の誤り訂正符号による符号化の後、各ＲＳ符号フレームＲＳＦは、第２の誤り訂正符号によって個別に符号化される。つまり、各ＲＳ符号フレームＲＳＦは、第２の誤り訂正符号によってインライン方向に符号化される。
【0035】
第２の誤り訂正符号は、ここでは一例として、ＢＣＨ(Bose-Chaudhuri-Hocquenghem)符号とする。なお、第２の誤り訂正符号は、ＢＣＨ符号に限定されない。第２の誤り訂正符号として、任意の組織符号が採用され得る。第２の誤り訂正符号は、複数の符号の組み合わせであってもよい。第２の誤り訂正符号としての複数の符号の組み合わせは、例えばＣＲＣ（Cyclic Redundancy Check）符号などの誤り検出符号を含んでいてもよい。
【0036】
第２の誤り訂正符号による符号化によってパリティデータＩＥＰが生成される。パリティデータＩＥＰは、生成の元となったＲＳ符号フレームＲＳＦにインライン方向に連接される。そして、各々はパリティデータＩＥＰが連接された（ｎ＋２）個のＲＳ符号フレームＲＳＦによって、１つの積符号フレームＰＦが構成される。なお、連接されるは、追加される、または付加される、と換言することができる。
【0037】
１つの積符号フレームＰＦを構成する各ＲＳ符号フレームＲＳＦは、ＮＡＮＤメモリ２００の各々異なるページに格納される。図５は、実施形態にかかるＲＳ符号フレームＲＳＦの格納方法の一例を示す模式的な図である。
【0038】
図５に示される例では、（ｎ＋２）個のページを含む群に４個の積符号フレームＰＦ０～ＰＦ３が格納される。（ｎ＋２）個のページの各々には、各々異なる積符号フレームＰＦに属する４個のＲＳ符号フレームＲＳＦと、各々は当該４個のＲＳ符号フレームＲＳＦの何れかに対応する４個のパリティデータＩＥＰとが、ともに格納される。なお、（ｎ＋２）個のページの各々は、０から（ｎ＋１）までのページ番号によって識別されることとし、ページ番号がｊのページを、ページ＃ｊと表記する。ただしｊは０から（ｎ＋１）までの整数である。
【0039】
１つの積符号フレームＰＦを構成する（ｎ＋２）個のＲＳ符号フレームＲＳＦのうちのｎ個のデータ単位ＤＵは、ページ＃０からページ＃（ｎ－１）までのｎ個のページに分散して格納されている。そして、（ｎ＋２）個のＲＳ符号フレームＲＳＦのうち、パリティデータＲＳＰ０は、ページ＃ｎに格納され、パリティデータＲＳＰ１は、ページ＃（ｎ＋１）に格納されている。
【0040】
なお、ＲＳ符号フレームＲＳＦの格納方法は図５に示された例に限定されない。例えば、各ページに格納されるＲＳ符号フレームＲＳＦの数は４個に限定されない。
【0041】
また、１つの積符号フレームＰＦを構成する（ｎ＋２）個のＲＳ符号フレームＲＳＦの格納先の（ｎ＋２）個のページの選択方法は、特定の選択方法に限定されない。例えば、１つの積符号フレームＰＦを構成する（ｎ＋２）個のＲＳ符号フレームＲＳＦの格納先の（ｎ＋２）個のページは、１つのブロックＢＬＫから選択されてもよいし、複数のブロックＢＬＫから選択されてもよい。１つの積符号フレームＰＦを構成する（ｎ＋２）個のＲＳ符号フレームＲＳＦの格納先の（ｎ＋２）個のページは、各々異なるブロックＢＬＫから選択されてもよい。１つの積符号フレームＰＦを構成する（ｎ＋２）個のＲＳ符号フレームＲＳＦの格納先の（ｎ＋２）個のページは、各々異なるメモリチップ２０１から選択されてもよい。
【0042】
ＮＡＮＤメモリ２００に送られる各ＲＳ符号フレームＲＳＦに対しては、誤りの発生率を低減するために、ランダマイズが実施される。ランダマイズによってブロックＢＬＫ内のデータの値が周期性を持たないようにされることで、メモリセルトランジスタＭＴ間の干渉を低減し、これによって誤りの発生率が抑制される。ランダマイズの詳細については後述される。
【0043】
なお、ＮＡＮＤメモリ２００は、不揮発性メモリに相当する。また、ＮＡＮＤメモリ２００に格納された状態のデータ単位ＤＵは、第１データ単位に相当する。つまり、ＮＡＮＤメモリ２００は、複数の第１データ単位を記憶する。また、ＮＡＮＤメモリ２００に送られる前のデータ単位ＤＵは、第２データ単位に相当する。
【0044】
また、第１の誤り訂正符号（ここでは例えばＲＳ符号）による符号化は、第１符号化に相当する。また、パリティデータＲＳＰは、第１パリティデータに相当する。また、第２の誤り訂正符号（ここでは例えばＢＣＨ符号）による符号化は、第２符号化に相当する。また、パリティデータＩＥＰは、第２パリティデータに相当する。また、ランダマイズは、第１変換に相当する。
【0045】
図１に説明を戻す。
【0046】
コントローラ１００は、プロセッサ１０１、ホストインタフェース（ホストＩ／Ｆ）１０２、ＲＡＭ（Random Access Memory）１０３、バッファメモリ１０４、第１ＥＣＣ（Error Check and Correction）回路１０５、ランダマイズアンドデランダマイズ（Ｒ／Ｄ）回路１０６、第２ＥＣＣ回路１０７、メモリインタフェース（メモリＩ／Ｆ）１０８、および内部バス１０９を備える。プロセッサ１０１、ホストＩ／Ｆ１０２、ＲＡＭ１０３、バッファメモリ１０４、第１ＥＣＣ回路１０５、Ｒ／Ｄ回路１０６、第２ＥＣＣ回路１０７、およびメモリＩ／Ｆ１０８は、内部バス１０９に電気的に接続されている。
【0047】
なお、コントローラ１００は、ＳｏＣ（System-On-a-Chip）として構成され得る。コントローラ１００は、複数のチップによって構成されてもよい。また、ＲＡＭ１０３またはバッファメモリ１０４は、コントローラ１００の外部に配されていてもよい。
【0048】
ホストＩ／Ｆ１０２は、ホスト２から受信したアクセスコマンドおよびユーザデータなどを内部バス１０９に出力する。ユーザデータは、内部バス１０９を介してバッファメモリ１０４に送られる。
【0049】
また、ホストＩ／Ｆ１０２は、ＮＡＮＤメモリ２００から読み出されたユーザデータおよびプロセッサ１０１からの応答などをホスト２へ送信する。
【0050】
バッファメモリ１０４は、ホストＩ／Ｆ１０２から内部バス１０９を介して受信したユーザデータを一時的に記憶する。また、バッファメモリ１０４は、ＮＡＮＤメモリ２００から読み出されたユーザデータを一時的に記憶する。ホストＩ／Ｆ１０２は、ＮＡＮＤメモリ２００から読み出され、バッファメモリ１０４に記憶されたユーザデータを、ホスト２へ送信する。
【0051】
なお、バッファメモリ１０４には、例えばＳＲＡＭ（Static Random Access Memory）またはＳＤＲＡＭ（Syncronous Dynamic Random Access Memory）などの揮発性メモリが採用され得る。なお、バッファメモリ１０４として採用されるメモリの種類はこれらに限定されない。
【0052】
メモリＩ／Ｆ１０８は、プロセッサ１０１からの指示に基づいて、ユーザデータ等をＮＡＮＤメモリ２００に書き込む処理およびＮＡＮＤメモリ２００から読み出す処理を制御する。
【0053】
第１ＥＣＣ回路１０５は、ライトデータ等に対して第１の誤り訂正符号（ここでは例えばＲＳ符号）による符号化を実行することができる。また、第１ＥＣＣ回路１０５は、リードデータ等に対して第１の誤り訂正符号（ここでは例えばＲＳ符号）による復号を実行することができる。
【0054】
第２ＥＣＣ回路１０７は、リードデータ等に対して第２の誤り訂正符号（ここでは例えばＢＣＨ符号）による符号化を実行することができる。また、第２ＥＣＣ回路１０７は、リードデータ等に対して第２の誤り訂正符号（ここでは例えばＢＣＨ符号）による復号を実行することができる。
【0055】
Ｒ／Ｄ回路１０６は、ランダマイズおよびデランダマイズを実行することができる。
【0056】
プロセッサ１０１は、コンピュータプログラムを実行することができる。プロセッサ１０１は、例えばＣＰＵ（Central Processing Unit）である。プロセッサ１０１は、ＲＡＭ１０３をワーキングメモリとして用いながらファームウェアプログラムを実行することで、メモリシステム１の各構成要素を統括的に制御する。
【0057】
例えば、プロセッサ１０１は、ホスト２からホストＩ／Ｆ１０２経由でアクセスコマンドを受けた場合に、そのアクセスコマンドに従った制御を行う。具体的には、プロセッサ１０１は、ホスト２からのライトコマンドに従って、ＮＡＮＤメモリ２００への書き込みをメモリＩ／Ｆ１０８へ指示する。また、プロセッサ１０１は、ホスト２からのリードコマンドに従って、ＮＡＮＤメモリ２００からの読み出しをメモリＩ／Ｆ１０８へ指示する。
【0058】
プロセッサ１０１は、ホスト２からライトコマンドを受けた場合、当該ライトコマンドに対応したユーザデータに対して、ＮＡＮＤメモリ２００における格納領域（格納位置）を決定する。ユーザデータの論理アドレスと当該ユーザデータの格納領域を示す物理アドレスとの対応は、論物変換情報に記録される。プロセッサ１０１は、ユーザデータの格納領域を決定した後、当該ユーザデータのＮＡＮＤメモリ２００への書き込みのタイミングに対応した所定のタイミングで論物変換情報を更新する。
【0059】
また、プロセッサ１０１は、ホスト２からリードコマンドを受けた場合、リードコマンドにより指定された論理アドレスを上述の論物変換情報を用いて物理アドレスに変換し、当該物理アドレスが示す格納領域からの読み出しをメモリＩ／Ｆ１０８へ指示する。
【0060】
プロセッサ１０１は、ユーザデータがＮＡＮＤメモリ２００に書き込まれる前には、符号化を含む当該ユーザデータに対する各種処理を制御する。また、プロセッサ１０１は、ユーザデータがＮＡＮＤメモリ２００から読み出された後には、誤り訂正を含む当該ユーザデータに対する各種処理を制御する。
【0061】
図６および図７を参照して、ユーザデータがＮＡＮＤメモリ２００に書き込まれる前に当該ユーザデータに対して実行される各種処理を説明する。図６は、実施形態にかかる第１ＥＣＣ回路１０５による処理を示す図であり、図７は、実施形態にかかるＲ／Ｄ回路１０６および第２ＥＣＣ回路１０７による処理を示す図である。
【0062】
ユーザデータに対しては、データ単位ＤＵの単位で各種処理が実行される。まず、ユーザデータからデータ単位ＤＵが生成される。例えば、ユーザデータがデータ単位ＤＵのサイズに分割され、サイズが不足していれば無効データでパディングされることで、１以上のデータ単位ＤＵが生成される。
【0063】
図６に示されるように、生成されたデータ単位ＤＵは、第１ＥＣＣ回路１０５に入力され、ＲＳ符号の生成に使用される。第１ＥＣＣ回路１０５は、ＲＳ符号を生成する演算をデータ単位ＤＵを用いて行い、演算結果を記憶する。そして、第１ＥＣＣ回路１０５は、新たにデータ単位ＤＵが入力されたとき、記憶している演算結果と、新たに入力されたデータ単位ＤＵと、に基づいてＲＳ符号を生成する演算をさらに進める。第１ＥＣＣ回路１０５は、所定数のデータ単位ＤＵについて演算をすることでＲＳ符号を生成し、生成したＲＳ符号を出力することができる。なお、第１ＥＣＣ回路１０５は、所定数のデータ単位ＤＵが揃ってからＲＳ符号を生成する演算を行ってもよい。
【0064】
第１ＥＣＣ回路１０５に入力されたデータ単位ＤＵは、そのまま第１ＥＣＣ回路１０５から出力される。そして、出力されたデータ単位ＤＵは、図７に示されるように、Ｒ／Ｄ回路１０６に入力され、Ｒ／Ｄ回路１０６によってランダマイズされる。なお、第１ＥＣＣ回路１０５から出力されたデータ単位ＤＵでなく、第１ＥＣＣ回路１０５に入力されたデータ単位ＤＵが、並列的にＲ／Ｄ回路１０６に入力されてもよい。データ単位ＤＵのランダマイズの際、Ｒ／Ｄ回路１０６には、ランダマイズキーがプロセッサ１０１などから入力される。Ｒ／Ｄ回路１０６は、入力されたランダマイズキーをシードとして用いて疑似乱数列を生成し、当該疑似乱数列を用いてデータ単位ＤＵをスクランブルする。例えば、Ｒ／Ｄ回路１０６は、データ単位ＤＵと疑似乱数列との排他的論理和を演算し、演算結果をランダマイズ後のデータ単位ＤＵとして出力する。なお、スクランブルの演算は排他的論理和に限定されない。
【0065】
ランダマイズ後のデータ単位ＤＵは、第２ＥＣＣ回路１０７に入力される。第２ＥＣＣ回路１０７は、ランダマイズ後のデータ単位ＤＵに対してＢＣＨ符号による符号化を実行することでパリティデータＩＥＰを生成する。そして、第２ＥＣＣ回路１０７は、ランダマイズ後のデータ単位ＤＵと、生成したパリティデータＩＥＰと、を連接して出力する。
【0066】
第２ＥＣＣ回路１０７から出力されたデータは、メモリＩ／Ｆ１０８によってＮＡＮＤメモリ２００のうちの何れかのメモリチップ２０１に送られる。
【0067】
ユーザデータから生成されたデータ単位ＤＵがＮＡＮＤメモリ２００に書き込まれる前に当該ユーザデータに対して実行される上述した各種処理は、第１処理に相当する。具体的には、第１の誤り訂正符号（ここでは例えばＲＳ符号）による符号化および第１変換（ここでは例えばランダマイズ）は、第１処理に相当する。または、第１の誤り訂正符号（ここでは例えばＲＳ符号）による符号化、第１変換（ここでは例えばランダマイズ）、および第２の誤り訂正符号（ここでは例えばＢＣＨ符号）による符号化は、第１処理に相当する。
【0068】
図８は、ユーザデータがＮＡＮＤメモリ２００から読み出された後に当該ユーザデータに対して実行される各種処理を説明するための模式的な図である。
【0069】
コントローラ１００は、読み出し対象のユーザデータを、パリティデータＩＥＰが連接された状態の読み出し対象のデータ単位ＤＵとしてメモリチップ２０１から受信する。パリティデータＩＥＰが連接された状態のデータ単位ＤＵは、まず、第２ＥＣＣ回路１０７に入力される。第２ＥＣＣ回路１０７は、入力された読み出し対象のデータ単位ＤＵに対して、ＢＣＨ符号による復号、つまりパリティデータＩＥＰを用いた誤り訂正を実行する。
【0070】
第２ＥＣＣ回路１０７による誤り訂正の後、読み出し対象のデータ単位ＤＵは、Ｒ／Ｄ回路１０６によってデランダマイズされる。読み出し対象のデータ単位ＤＵのデランダマイズの際、Ｒ／Ｄ回路１０６には、ランダマイズキーがプロセッサ１０１などから入力される。Ｒ／Ｄ回路１０６は、入力されたランダマイズキーをシードとして用いて疑似乱数列を生成し、当該疑似乱数列を用いてスクランブルを解除する。例えば、Ｒ／Ｄ回路１０６は、読み出し対象のデータ単位ＤＵと疑似乱数列との排他的論理和を演算し、演算結果をスクランブルが解除されたデータ単位ＤＵとして出力する。なお、スクランブルを解除する演算は、スクランブルの演算に対応する限り、排他的論理和に限定されない。
【0071】
デランダマイズが行われた後の読み出し対象のデータ単位ＤＵは、バッファメモリ１０４に送られる。
【0072】
ここまでに説明されたデータフローは、第２ＥＣＣ回路１０７が誤り訂正に成功した場合のデータフローである。第２ＥＣＣ回路１０７が誤り訂正に失敗した場合、第１ＥＣＣ回路１０５による誤り訂正が実行される。
【0073】
具体的には、読み出し対象のデータ単位ＤＵが属する積符号フレームＰＦが例えばプロセッサ１０１によって特定され、特定された積符号フレームＰＦを構成する全てのＲＳ符号フレームＲＳＦがメモリチップ２０１から読み出される。メモリチップ２０１から読み出された各ＲＳ符号フレームＲＳＦに対しては、読み出し対象のデータ単位ＤＵと同様に、第２ＥＣＣ回路１０７による誤り訂正と、Ｒ／Ｄ回路１０６によるデランダマイズと、がこの順番で実行される。その後、各ＲＳ符号フレームＲＳＦは、パリティデータＩＥＰが連接された状態で第１ＥＣＣ回路１０５に入力される。そして、第１ＥＣＣ回路１０５は、積符号フレームＰＦを構成する全てのＲＳ符号フレームＲＳＦを用いた復号によって誤り訂正を試みる。
【0074】
積符号フレームＰＦを構成する全てのＲＳ符号フレームＲＳＦのうち、第２ＥＣＣ回路１０７での誤り訂正に失敗したＲＳ符号フレームＲＳＦの数が所定数以下であれば、第１ＥＣＣ回路１０５は、パリティデータＲＳＰを用いた消失訂正によって、読み出し対象のデータ単位ＤＵの誤りを訂正することができる。
【0075】
積符号フレームＰＦを構成する全てのＲＳ符号フレームＲＳＦのうち、第２ＥＣＣ回路１０７での誤り訂正に失敗したＲＳ符号フレームＲＳＦの数が所定数を越えている場合には、第１ＥＣＣ回路１０５は、パリティデータＲＳＰを用いた復号による誤り訂正と、パリティデータＩＥＰを用いた復号による誤り訂正と、を誤りの数が所定数以下になるまで繰り返し実行する。そして、第１ＥＣＣ回路１０５は、パリティデータＲＳＰおよびパリティデータＩＥＰを用いた消失訂正によって、読み出し対象のデータ単位ＤＵの誤りを訂正することができる。
【0076】
なお、第１ＥＣＣ回路１０５によって実行される、パリティデータＲＳＰを用いた消失訂正、および、パリティデータＲＳＰおよびパリティデータＩＥＰを用いた消失訂正は、第１復号に相当する。第２ＥＣＣ回路１０７によって実行される、第２パリティデータ（ここでは例えばパリティデータＩＥＰ）を用いた復号は、第２復号に相当する。デランダマイズは、第１変換（ここでは例えばランダマイズ）の逆変換である第２変換に相当する。
【0077】
また、ユーザデータがＮＡＮＤメモリ２００から読み出された後に当該ユーザデータに対して実行される上述された各種処理は、第２処理に相当する。具体的には、第２変換および第１復号は、第２処理に相当する。または、第２復号、第２変換、および第１復号は、第２処理に相当する。
【0078】
図９は、実施形態にかかる第１ＥＣＣ回路１０５によって実行される処理を説明するための概念図である。本図に示される例では、データ単位ＤＵ２が本来の読み出し対象のデータ単位ＤＵであり、当該データ単位ＤＵ２に含まれる誤りは第２ＥＣＣ回路１０７では訂正できなかった（uncorrectable）こととしている。
【0079】
前述されたように、データ単位ＤＵ２が属する積符号フレームＰＦを構成する全てのＲＳ符号フレームＲＳＦは、第２ＥＣＣ回路１０７による復号と、Ｒ／Ｄ回路１０６によるデランダマイズと、を経て第１ＥＣＣ回路１０５に入力される。第１ＥＣＣ回路１０５は、入力されたＲＳ符号フレームＲＳＦのセットに基づいてシンドロームＲＳＳを生成する。そして、第１ＥＣＣ回路１０５は、シンドロームＲＳＳを用いてデータ単位ＤＵ２に対する誤り訂正を実行する。なお、シンドロームは、受信系列にパリティ検査行列を乗じたものである。
【0080】
なお、ＲＳ符号フレームＲＳＦのセットの読み出しから第１ＥＣＣ回路１０５による誤り訂正までの処理は、第１動作に相当する。
【0081】
ここで、第１ＥＣＣ回路１０５に入力されるＲＳ符号フレームＲＳＦのセットに不正（incorrect）なデータ単位ＤＵが含まれる可能性がある。不正なデータ単位ＤＵは、期待されたデータ単位ＤＵと異なるデータ単位ＤＵをいう。
【0082】
第１ＥＣＣ回路１０５に不正なデータ単位ＤＵが入力される原因としては、種々の原因が考えられる。以下に、第１ＥＣＣ回路１０５に不正なデータ単位ＤＵが入力されることを引き起こす３つの事象を説明する。
【0083】
第１の事象として、デランダマイズの失敗が考えられる。デランダマイズを正しく実行するためには、データ単位ＤＵの書き込みの際に使用されたランダマイズキーと同じランダマイズキーをデランダマイズに使用する必要がある。しかしながら、データ単位ＤＵの書き込みの際と、当該データ単位ＤＵの読み出しの際と、で異なるランダマイズキーが使用されることがある。そのようなケースは、例えばランダマイズキーがユーザデータのアドレス情報（論理アドレスまたは物理アドレス）と対応付けて管理されている場合に起こり得る。
【0084】
前述したように、ユーザデータの論理アドレスと、当該ユーザデータの格納領域の位置を示す物理アドレスと、の関係は論物変換情報を用いて管理される。しかしながら、実装の都合上、ＮＡＮＤメモリ２００へのユーザデータの書き込みのタイミングと論物変換情報の更新のタイミングとを厳密に一致させることは困難である。したがって、論物変換情報の内容が論理アドレスと物理アドレスとの最新の関係に対応していない期間が生じ得る。
【0085】
そのような期間においてＲＳ符号フレームＲＳＦのセットの読み出しが行われた場合、書き込みの際に使用されたランダマイズキーと異なるランダマイズキーが選択され得る。書き込みの際に使用されたランダマイズキーと異なるランダマイズキーが選択された場合、ＲＳ符号フレームＲＳＦの１つとして読み出されたデータ単位ＤＵは、不適切なデランダマイズによって、ランダマイズの前の状態とは異なるビット列に変化する。つまり、不正なデータ単位ＤＵが得られる。
【0086】
デランダマイズは、第２ＥＣＣ回路１０７による誤り訂正の後に実行される。つまり、ＲＳ符号フレームＲＳＦとして読み出されたデータ単位ＤＵは、第２ＥＣＣ回路１０７によって誤りが無い状態とされた後に、不適切なデランダマイズによって元のデータ単位ＤＵと異なる状態に変化する。つまり、ＲＳ符号フレームＲＳＦとして読み出されたデータ単位ＤＵは、不正なデータ単位ＤＵとなる。第１ＥＣＣ回路１０５は、第２ＥＣＣ回路１０７を通過した後に当該不正なデータ単位が入力されるため、当該不正なデータ単位ＤＵを、誤りが無い状態のデータ単位ＤＵとして扱うことになる。
【0087】
第２の事象として、ソフトエラーまたはバスエラーが挙げられる。データ単位ＤＵが第２ＥＣＣ回路１０７による誤り訂正を経てから第１ＥＣＣ回路１０５に入力されるまでの間に、当該データ単位ＤＵにソフトエラーまたはバスエラーによって新たな誤りが生じた場合、この誤りを含む当該データ単位ＤＵが第１ＥＣＣ回路１０５に入力される。つまり、ＲＳ符号フレームＲＳＦとして読み出されたデータ単位ＤＵは、第２ＥＣＣ回路１０７を通過した後、期待されたデータ単位ＤＵと異なる不正なデータ単位ＤＵとなって、第１ＥＣＣ回路１０５に入力されることになる。
【0088】
第３の事象として、メモリチップ２０１によるデータ単位ＤＵの読み出しミスが挙げられる。メモリチップ２０１が、周辺回路２１０の動作エラーにより、ＲＳ符号フレームＲＳＦの読み出し先として指示されたページと異なるページからデータ単位ＤＵを読み出してしまう場合がある。つまり、メモリチップ２０１は、間違った（wrong）データ単位ＤＵを読み出す場合がある。第２ＥＣＣ回路１０７およびＲ／Ｄ回路１０６は、入力されたデータ単位ＤＵが間違っていることを検出できない。よって、メモリチップ２０１の読み出しミスによって間違ったデータ単位ＤＵが読み出された場合、そのデータ単位ＤＵは、不正なデータ単位ＤＵとして第１ＥＣＣ回路１０５に入力されることになる。
【0089】
第１ＥＣＣ回路１０５に入力されたＲＳ符号フレームＲＳＦのセットに不正なデータ単位ＤＵが含まれている場合、当該セットを用いた復号によって生成されるシンドロームＲＳＳは不正である。そして、第１ＥＣＣ回路１０５は、不正なシンドロームＲＳＳを用いてデータ単位ＤＵ２に対する誤り訂正を実行することになる。不正なシンドロームＲＳＳが使用された場合、たとえ第１ＥＣＣ回路１０５が当該誤り訂正を完了したとしても、誤り訂正の後の読み出し対象のデータ単位ＤＵは、元のデータ単位ＤＵと等価とならない。つまり、読み出し対象のデータ単位ＤＵを元の状態に復元することができない。
【0090】
そこで、コントローラ１００は、第１ＥＣＣ回路１０５による誤り訂正の後、読み出し対象のデータ単位ＤＵが元の状態に復元されたか否かを判定する。読み出し対象のデータ単位ＤＵが元の状態に復元されていないと判定された場合、コントローラ１００は、第１動作（即ちＲＳ符号フレームＲＳＦのセットの読み出しから第１ＥＣＣ回路１０５による誤り訂正までの処理）を再実行する。
【0091】
前述された第１の事象は、ＮＡＮＤメモリ２００へのユーザデータの書き込みのタイミングと論物変換情報の更新のタイミングとのラグに起因するため、短期間に解消し得る。また、第２の事象および第３の事象は、ともに、偶発的に生じるものである。第１動作によって第１～第３の事象のうちの何れかの事象に起因して不正なデータ単位ＤＵが第１ＥＣＣ回路１０５に入力されたとしても、第１動作の再実行時にその事象が生じなければ、読み出し対象のデータ単位ＤＵを元の状態に復元することができる。読み出し対象のデータ単位ＤＵを元の状態に復元できなかった場合に第１動作が再実行されるようにコントローラ１００が構成されることで、読み出し対象のデータ単位ＤＵを元の状態に復元できる可能性を向上させることができる。
【0092】
読み出し対象のデータ単位ＤＵが元の状態に復元されたか否かの判定には、読み出し対象のデータ単位ＤＵに予め埋め込められたパラメータが使用される。
【0093】
図１０は、実施形態にかかるデータ単位ＤＵの構成の一例を示す模式的な図である。図９に示されるように、データ単位ＤＵは、ユーザデータにヘッダを付した構成を備えている。ヘッダはパラメータを含む。パラメータには、既知の値がセットされる。
【0094】
プロセッサ１０１は、読み出し対象のデータ単位ＤＵに対して第１動作が実行された後、当該読み出し対象のデータ単位ＤＵからパラメータの値を取得する。そして、プロセッサ１０１は、読み出し対象のデータ単位ＤＵから取得された値が期待値と等価であるか否かを判定する。両者の値が互いに等価である場合、プロセッサ１０１は、読み出し対象のデータ単位ＤＵは元の状態に復元されたと判定する。両者の値が互いに等価でない場合、プロセッサ１０１は、読み出し対象のデータ単位ＤＵは元の状態に復元されていないと判定する。
【0095】
パラメータには、既知の値であれば任意の値をセットすることができる。ここでは一例として、データ単位ＤＵに含まれるユーザデータの論理アドレスがパラメータにセットされることとする。論理アドレスは、論物変換情報によって管理される、既知の情報である。プロセッサ１０１は、読み出し対象のデータ単位ＤＵが元の状態に復元されたか否かの判定の際に、論物変換情報を参照することによって、パラメータの期待値を取得することができる。
【0096】
なお、パラメータの値は、第１情報に相当する。なお、図１０の例では、パラメータはヘッダに埋め込まれているとされた。パラメータが埋め込まれる位置はヘッダに限定されない。例えば、データ単位ＤＵはフッタを有し、パラメータはフッタに埋め込まれていてもよい。以降では、一例として、パラメータはヘッダに埋め込まれていることとして説明する。
【0097】
続いて、実施形態にかかるメモリシステム１の動作を説明する。
【0098】
図１１は、パリティデータＲＳＰを生成する処理に関する実施形態にかかるコントローラ１００の動作の一例を示すフローチャートである。
【0099】
プロセッサ１０１は、バッファメモリ１０４に蓄積されているユーザデータのうち書き込みの対象のユーザデータを選択し、選択された書き込み対象のユーザデータの論理アドレスをパラメータにセットしたヘッダを生成する（Ｓ１０１）。
【0100】
続いて、プロセッサ１０１は、書き込み対象のユーザデータにヘッダを付加することによって、書き込み対象のデータ単位ＤＵを生成する（Ｓ１０２）。プロセッサ１０１は、書き込み対象のデータ単位ＤＵのサイズが所定値となるように、書き込み対象のユーザデータを分割したりパディングしたりすることができる。Ｓ１０２では、書き込み対象のユーザデータから２以上の書き込み対象のデータ単位ＤＵが生成されてもよい。
【0101】
続いて、第１ＥＣＣ回路１０５は、書き込み対象のデータ単位ＤＵの符号化の演算を進める（Ｓ１０３）。そして、第１ＥＣＣ回路１０５は、書き込み対象のデータ単位ＤＵを出力する（Ｓ１０４）。なお、前述したように、第１ＥＣＣ回路１０５に入力されたデータ単位ＤＵが、並列的にＲ／Ｄ回路１０６に入力されてもよい。その場合には、Ｓ１０４の処理は省略され得る。
【0102】
なお、パリティデータＲＳＰを生成するためには、積符号フレームＰＦを構成する全てのデータ単位ＤＵの入力が必要である。つまり、書き込み対象のデータ単位ＤＵによって、入力されたデータ単位ＤＵの数が、積符号フレームＰＦを構成するデータ単位ＤＵの数に達した場合、パリティデータＲＳＰが完成する。パリティデータＲＳＰが完成した場合（Ｓ１０５：Ｙｅｓ）、第１ＥＣＣ回路１０５は、パリティデータＲＳＰを出力し（Ｓ１０６）、パリティデータＲＳＰを生成する処理が終了する。パリティデータＲＳＰが完成していない場合（Ｓ１０５：Ｎｏ）、制御がＳ１０１に遷移し、新たな書き込み対象のユーザデータに対してＳ１０１以降の処理が実行される。
【0103】
図１２は、ＮＡＮＤメモリ２００にデータを書き込む処理に関する実施形態にかかるコントローラ１００の動作の一例を示すフローチャートである。
【0104】
プロセッサ１０１は、データ単位ＤＵ（例えば図１１のＳ１０３の処理によって出力されたデータ単位ＤＵ）を、Ｒ／Ｄ回路１０６に入力する（Ｓ２０１）。そして、プロセッサ１０１は、Ｒ／Ｄ回路１０６にランダマイズキーを入力し（Ｓ２０２）、Ｒ／Ｄ回路１０６は、当該ランダマイズキーを用いたランダマイズを実行する（Ｓ２０３）。
【0105】
続いて、第２ＥＣＣ回路１０７は、ランダマイズ後の書き込み対象のデータ単位ＤＵの符号化を実行する（Ｓ２０４）。第２ＥＣＣ回路１０７は、符号化によって生成されたパリティデータＩＥＰをランダマイズ後の書き込み対象のデータ単位ＤＵに連接する。
【0106】
続いて、メモリＩ／Ｆ１０８は、パリティデータＩＥＰが連接されたランダマイズ後の書き込み対象のデータ単位ＤＵをＮＡＮＤメモリ２００に送信する（Ｓ２０５）。Ｓ２０５によって、ＮＡＮＤメモリ２００にデータ単位ＤＵを書き込む処理が完了する。
【0107】
なお、第１ＥＣＣ回路１０５によって積符号フレームＰＦを構成する全てのデータ単位ＤＵの符号化が完了すると、パリティデータＲＳＰが完成する（図１１のＳ１０５，Ｓ１０６参照）。パリティデータＲＳＰは、Ｓ２０１～Ｓ２０５と同様の手順に従ってＮＡＮＤメモリ２００に送られる。Ｓ２０５によって、ＮＡＮＤメモリ２００にパリティデータＲＳＰを書き込む処理が完了する。パリティデータＲＳＰに対するランダマイズの際に使用されるランダマイズキーの決定方法は、特定の方法に限定されない。
【0108】
図１３は、ＮＡＮＤメモリ２００からデータ単位ＤＵを読み出す処理に関する実施形態にかかるコントローラ１００の動作の一例を示すフローチャートである。
【0109】
まず、メモリＩ／Ｆ１０８は、ＮＡＮＤメモリ２００から読み出し対象のデータ単位ＤＵを読み出す（Ｓ３０１）。なお、読み出し対象のデータ単位ＤＵは、パリティデータＩＥＰが連接された状態で読み出される。
【0110】
続いて、第２ＥＣＣ回路１０７は、パリティデータＩＥＰを用いた復号によって、読み出し対象のデータ単位ＤＵに対し、誤り訂正を実行する（Ｓ３０２）。
【0111】
続いて、Ｓ３０２において誤り訂正が成功した場合（Ｓ３０３：Ｙｅｓ）、プロセッサ１０１は、Ｒ／Ｄ回路１０６にランダマイズキーを入力し（Ｓ３０４）、Ｒ／Ｄ回路１０６は、当該ランダマイズキーを用いたデランダマイズを実行する（Ｓ３０５）。そして、Ｓ３１５に制御が遷移する。なお、Ｓ３１５の処理については後述される。
【0112】
Ｓ３０２において誤り訂正が失敗した場合（Ｓ３０３：Ｎｏ）、第１動作が開始される。ここでの誤り訂正の失敗は、第２ＥＣＣ回路１０７により、読み出されたデータ単位ＤＵの誤りを訂正できずに復元に失敗したことを示す。
【0113】
第１動作では、プロセッサ１０１はまず、読み出し対象のデータ単位ＤＵが属する積符号フレームＰＦを構成するＲＳ符号フレームＲＳＦのセットを特定する（Ｓ３０６）。
【0114】
この後、Ｓ３０８からＳ３１２までの処理が、各ＲＳ符号フレームＲＳＦに対して実行される。そのために、プロセッサ１０１はまず、ＲＳ符号フレームＲＳＦのセットから、Ｓ３０８からＳ３１２までの処理の対象とされるＲＳ符号フレームＲＳＦを１つ選択する（Ｓ３０７）。そして、Ｓ３０８において、メモリＩ／Ｆ１０８は、選択されたＲＳ符号フレームＲＳＦをＮＡＮＤメモリ２００から読み出す（Ｓ３０８）。選択されたＲＳ符号フレームＲＳＦは、パリティデータＩＥＰが連接された状態で読み出される。
【0115】
そして、第２ＥＣＣ回路１０７は、パリティデータＩＥＰを用いた復号によって、ＲＳ符号フレームＲＳＦに対し、誤り訂正を実行する（Ｓ３０９）。そして、プロセッサ１０１は、Ｒ／Ｄ回路１０６にランダマイズキーを入力し（Ｓ３１０）、Ｒ／Ｄ回路１０６は、ＲＳ符号フレームＲＳＦに対し、当該ランダマイズキーを用いたデランダマイズを実行する（Ｓ３１１）。
【0116】
なお、Ｓ３０９では、プロセッサ１０１は、ＲＳ符号フレームＲＳＦがランダマイズされた際に使用されたランダマイズキーを特定し、特定されたランダマイズキーをＲ／Ｄ回路１０６に入力する。ランダマイズキーがユーザデータのアドレス情報（論理アドレスまたは物理アドレス）と対応付けて管理されており、かつＲＳ符号フレームＲＳＦがデータ単位ＤＵに該当する場合、プロセッサ１０１は、当該データ単位ＤＵに含まれるユーザデータのアドレス情報に基づいてランダマイズキーを特定することができる。なお、ランダマイズキーの特定方法はこれに限定されない。ＲＳ符号フレームＲＳＦがパリティデータＲＳＰの場合、任意の方法でランダマイズキーが特定され得る。
【0117】
Ｓ３１１の後、プロセッサ１０１は、デランダマイズされた後のＲＳ符号フレームＲＳＦをＲＡＭ１０３に格納し（Ｓ３１２）、未選択のＲＳ符号フレームＲＳＦが残っているか否かを判定する（Ｓ３１３）。
【0118】
未選択のＲＳ符号フレームＲＳＦが残っている場合（Ｓ３１３：Ｙｅｓ）、制御がＳ３０７に遷移して、未選択のＲＳ符号フレームＲＳＦのうちから新たなＲＳ符号フレームＲＳＦが１つ、選択される。
【0119】
未選択のＲＳ符号フレームＲＳＦが残っていない場合（Ｓ３１３：Ｎｏ）、第１ＥＣＣ回路１０５は、デランダマイズされた状態でＲＡＭ１０３に格納されたＲＳ符号フレームＲＳＦのセットを用いた復号によって、第２ＥＣＣ回路１０７による誤り訂正が失敗した読み出し対象のデータ単位ＤＵに対する誤り訂正を実行する（Ｓ３１４）。なお、Ｓ３１４では、第１ＥＣＣ回路１０５は、消失訂正を行ってもよいし、パリティデータＲＳＰを用いた復号とパリティデータＩＥＰを用いた復号との繰り返しを実行してもよい。
【0120】
続いて、プロセッサ１０１は、第１ＥＣＣ回路１０５によって誤り訂正が実行された後の読み出し対象のデータ単位ＤＵから、ヘッダに含まれるパラメータの値を取得する（Ｓ３１５）。そして、プロセッサ１０１は、取得されたパラメータの値が読み出し対象のデータ単位ＤＵに含まれるユーザデータの論理アドレス、つまりパラメータの期待値、と等価であるか否かを判定する（Ｓ３１６）。
【0121】
取得されたパラメータの値が期待値と等価である場合（Ｓ３１６：Ｙｅｓ）、第１ＥＣＣ回路１０５により誤り訂正された読み出し対象のデータ単位ＤＵからユーザデータが取り出されて、ＮＡＮＤメモリ２００からデータ単位ＤＵを読み出す処理に関する動作が完了する。
【0122】
取得されたパラメータの値が期待値と等価でない場合（Ｓ３１６：Ｎｏ）、読み出し対象のデータ単位ＤＵは元の状態に復元されていないと推定される。よって、Ｓ３０６に制御が移行して、第１動作が再実行される。
【0123】
なお、図１３の説明では、第１動作はＳ３１６の判定においてＹｅｓと判定されるまで繰り返し実行される。第１動作の実行回数は、所定回数に制限されていてもよい。
【0124】
また、Ｓ３０５の処理を経由し、その後Ｓ３１６の処理においてＮｏと判定された場合、Ｓ３３１４の処理を経由してＳ３１６の処理が実行され、Ｓ３１６においてＮｏと判定された場合と異なる処理が実行されてもよい。Ｓ３０５の処理を経由し、その後Ｓ３１６の処理においてＮｏと判定された場合、例えば、メモリセルトランジスタＭＴからデータを読み出す際にゲート電極に印加される判定電圧をシフトさせて再びＳ３０１の処理が実行されてもよい。判定電圧をシフトさせてＳ３０１を行うことは、リトライリードとも称される。リトライリードで用いられる判定電圧の決定方法は、特定の方法に限定されない。例えば、予め設定された複数の候補から判定電圧が選択されてもよい。または、判定電圧としてそれぞれ異なる電圧値を用いて複数回のリードが実行されることで、読み出されるデータ単位ＤＵに含まれるエラーの数をできるだけ少なくすることができる電圧値が求められ、求められた電圧がリトライリードで用いられる判定電圧として設定されてもよい。
【0125】
このように、実施形態によれば、ＮＡＮＤメモリ２００は、第１処理が実行された複数のデータ単位ＤＵを記憶する。当該複数のデータ単位ＤＵの各々は、パラメータを含み、このパラメータには、後に比較可能な値（第１情報の一例）が設定されている。第１処理は、当該複数のデータ単位ＤＵに基づいてパリティデータＲＳＰ（第１パリティデータの一例）を生成するＲＳ符号による符号化（第１符号化の一例）と、ＲＳ符号による符号化の後に実行されるランダマイズ（第１変換の一例）と、を含む。コントローラ１００は、第１動作を実行する。第１動作は、ＮＡＮＤメモリ２００から当該複数のデータ単位ＤＵを読み出すことと、読み出された当該複数のデータ単位ＤＵに対して第２処理を実行することを含む。第２処理は、デランダマイズ（第２変換の一例）と、パリティデータＲＳＰおよびデランダマイズの後の当該複数のデータ単位ＤＵを用いた復号（第１復号の一例）と、を含む。コントローラ１００は、第１動作の後の当該複数のデータ単位ＤＵのうちの読み出し対象のデータ単位ＤＵからパラメータの値を取得する。コントローラ１００は、取得された値とパラメータの期待値とを比較し、両者が互いに等価でない場合、第１動作を再び実行する。
【0126】
よって、コントローラ１００は、第１動作による読み出し対象のデータ単位ＤＵの復元の失敗を検出できる。また、コントローラ１００は、第１動作による読み出し対象のデータ単位ＤＵの復元に失敗した場合、第１動作を再実行することができる。当該失敗をもたらす原因となった事象が第１動作の再実行時に再び生じなければ、コントローラ１００は、第１動作の再実行の際には、読み出し対象のデータ単位ＤＵを正しく復元することができる。つまり、実施形態によれば、ＮＡＮＤメモリ２００から読み出されたデータを復元する能力が向上する。
【0127】
また、実施形態によれば、第１処理は、複数のデータ単位ＤＵの各々についてパリティデータＩＥＰを生成する符号化（第２符号化の一例）をランダマイズの後にさらに含む。また、第２処理は、パリティデータＩＥＰを用いた復号（第２復号）をデランダマイズの前にさらに含む。
【0128】
複数のデータ単位ＤＵのうちの１つに対するデランダマイズが失敗した場合、不正なデータ単位ＤＵが生成される。デランダマイズの失敗によって生成された不正なデータ単位ＤＵは、ＲＳ符号による誤り訂正に使用されて、読み出し対象のデータ単位ＤＵの復元の失敗を引き起こす。実施形態によれば、メモリシステム１は、このような事象によって起こる復元の失敗を検出できる。また、第１動作の再実行の際にデランダマイズに成功すれば、メモリシステム１は、第１動作の再実行の際には、読み出し対象のデータ単位ＤＵを正しく復元することができる。
【0129】
また、実施形態によれば、コントローラ１００は、読み出し対象のデータ単位ＤＵをＮＡＮＤメモリ２００から読み出して、当該読み出し対象のデータ単位ＤＵに対してパリティデータＩＥＰを用いた復号を実行する。コントローラ１００は、パリティデータＩＥＰを用いた復号に失敗した場合、第１動作を実行する。
【0130】
また、実施形態によれば、第１変換の一例としてランダマイズ、第２変換の一例としてデランダマイズを挙げた。ランダマイズは、具体的には、データ単位ＤＵ毎に疑似乱数列を生成し、データ単位ＤＵを、対応する疑似乱数列を用いてスクランブルする処理である。また、デランダマイズは、具体的には、データ単位ＤＵ毎に疑似乱数列を生成し、データ単位ＤＵのスクランブルを、対応する疑似乱数列を用いて解除する処理である。
【0131】
なお、第１変換および第２変換は、これらに限定されない。第１変換としては、ランダマイズに加えて、またはランダマイズに替えて、任意の変換処理が採用され得る。また、第２変換としては、デランダマイズに加えて、またはデランダマイズに替えて、任意の変換処理が採用され得る。
【0132】
ランダマイズに加えて、またはランダマイズに替えて、第１変換として採用され得る処理としては、例えば、誤り抑制符号化（ＥＭＣ：Error Mitigation Coding）が挙げられる。デランダマイズに加えて、またはデランダマイズに替えて、第２変換として採用され得る処理としては、誤り抑制符号の復号が挙げられる。
【0133】
また、実施形態によれば、パラメータに設定される第１情報として論理アドレスが採用された。第１情報は論理アドレスに限定されない。第１情報としては、既知の情報であれば、任意の情報が採用され得る。
【0134】
また、以上では、第２符号化、第２復号、第１変換、および第２変換が実施される例について説明された。第２符号化、第２復号、第１変換、および第２変換の一部または全部は必ずしも実施されなくてもよい。
【0135】
例えば、複数のデータ単位ＤＵは、第１符号化されている限り、ランダマイズなどの変換処理および第２符号化は実行されていなくてもよい。そのような場合には、コントローラ１００は、第１動作では、第１復号によって誤り訂正を行うことで、データ単位ＤＵを復元する。そして、そのような場合でも、コントローラ１００は、第１動作による読み出し対象のデータ単位ＤＵの復元の失敗を検出することができる。また、コントローラ１００は、第１動作による読み出し対象のデータ単位ＤＵの復元に失敗した場合、第１動作を再実行することができる。当該失敗をもたらす原因となった事象が第１動作の再実行時に再び生じなければ、コントローラ１００は、第１動作の再実行の際には、読み出し対象のデータ単位ＤＵを正しく復元することができる。つまり、ＮＡＮＤメモリ２００から読み出されたデータを復元する能力が向上する。
【0136】
また、以上の説明では、第１の誤り訂正符号による符号化および対応する復号は、第１ＥＣＣ回路１０５によって実行され、第２の誤り訂正符号による符号化および対応する復号は、第２ＥＣＣ回路１０７によって実行された。これらの符号化およびこれらの復号のうちの一部または全部は、プロセッサ１０１によって実行されてもよい。
【0137】
また、プロセッサ１０１が実行するとして説明された処理の一部または全部は、ハードウェア回路によって実行されてもよい。プロセッサ１０１が実行するとして説明された処理の一部または全部は、ＦＰＧＡ（Field-Programmable Gate Array）またはＡＳＩＣ（Application Specific Integrated Circuit）によって実行されてもよい。
【0138】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0139】
１ メモリシステム、２ ホスト、３ 通信インタフェース、１００ コントローラ、１０１ プロセッサ、１０２ ホストＩ／Ｆ、１０３ ＲＡＭ、１０４ バッファメモリ、１０５ 第１ＥＣＣ回路、１０６ Ｒ／Ｄ回路、１０７ 第２ＥＣＣ回路、１０８ メモリＩ／Ｆ、１０９ 内部バス、２００ ＮＡＮＤメモリ、２０１ メモリチップ、２１０ 周辺回路、２１１ メモリセルアレイ、２１２ ＮＡＮＤストリング、３００ メモリバス。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】