IP Force 特許公報掲載プロジェクト 2022.1.31 β版

知財求人 - 知財ポータルサイト「IP Force」

▶ 住友電気工業株式会社の特許一覧

<図1>
  • 特許-半導体装置の製造方法 図1
  • 特許-半導体装置の製造方法 図2
  • 特許-半導体装置の製造方法 図3
  • 特許-半導体装置の製造方法 図4
  • 特許-半導体装置の製造方法 図5
  • 特許-半導体装置の製造方法 図6
  • 特許-半導体装置の製造方法 図7
< >
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-02-19
(45)【発行日】2024-02-28
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
   H01L 21/338 20060101AFI20240220BHJP
   H01L 29/812 20060101ALI20240220BHJP
   H01L 29/06 20060101ALI20240220BHJP
   H01L 29/778 20060101ALI20240220BHJP
   H01L 29/41 20060101ALI20240220BHJP
   H01L 29/417 20060101ALI20240220BHJP
   H01L 29/47 20060101ALI20240220BHJP
   H01L 29/872 20060101ALI20240220BHJP
   H01L 21/329 20060101ALI20240220BHJP
   H01L 21/28 20060101ALI20240220BHJP
【FI】
H01L29/80 F
H01L29/06 301F
H01L29/80 H
H01L29/44 Y
H01L29/50 J
H01L29/44 S
H01L29/48 D
H01L29/48 P
H01L21/28 301B
【請求項の数】 4
(21)【出願番号】P 2020018505
(22)【出願日】2020-02-06
(65)【公開番号】P2021125575
(43)【公開日】2021-08-30
【審査請求日】2022-07-21
(73)【特許権者】
【識別番号】000002130
【氏名又は名称】住友電気工業株式会社
(74)【代理人】
【識別番号】100087480
【弁理士】
【氏名又は名称】片山 修平
(72)【発明者】
【氏名】渡邊 整
【審査官】鈴木 聡一郎
(56)【参考文献】
【文献】特開平05-326563(JP,A)
【文献】国際公開第2007/040160(WO,A1)
【文献】特開2015-032628(JP,A)
【文献】中国実用新案第201829506(CN,U)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/28
H01L 21/329
H01L 21/338
H01L 29/06
H01L 29/41
H01L 29/417
H01L 29/47
H01L 29/778
H01L 29/812
H01L 29/872
(57)【特許請求の範囲】
【請求項1】
ソース電極と、ドレイン電極と、前記ソース電極および前記ドレイン電極の間に設けられるゲート電極と、を有する半導体装置の製造方法であって、
半導体基板上に保護膜を形成する工程と、
レジスト膜が、前記ソース電極と前記ドレイン電極との間において前記ドレイン電極側から前記ソース電極側に向かうにしたがい前記レジスト膜が厚くなる領域を有するように、前記保護膜上に前記レジスト膜を形成する工程と、
前記領域の前記レジスト膜に電子線を照射し、前記レジスト膜を現像することで前記レジスト膜に第1開口を形成する工程と、
前記第1開口が形成された前記レジスト膜をマスクして前記保護膜を除去することで前記半導体基板の上面を露出させる第2開口を形成する工程と、
前記第2開口を形成する工程の後、前記レジスト膜をさらに現像することで、前記第1開口を前記ドレイン電極側に広げて前記レジスト膜に第3開口を形成する工程と、
前記第2開口および前記第3開口内にゲート電極を形成する工程と、
を含む半導体装置の製造方法。
【請求項2】
前記レジスト膜を形成する工程は、前記ソース電極および前記ドレイン電極の厚さが前記保護膜の厚さよりも大きく設定され、前記ソース電極および前記ドレイン電極を覆うように前記レジスト膜を形成することにより、前記領域が形成されるように前記レジスト膜を形成する工程を含む請求項1に記載の半導体装置の製造方法。
【請求項3】
前記領域と前記ソース電極との距離は前記領域と前記ドレイン電極との距離より短い請求項2に記載の半導体装置の製造方法。
【請求項4】
前記レジスト膜を形成する工程において、前記ソース電極の厚さは、前記ドレイン電極の厚さより大きく設定されている、
請求項2または請求項3に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、例えばゲート電極を形成する工程を有する半導体装置の製造方法に関する。
【背景技術】
【0002】
高周波用FET(Field Effect Transistor)では、高周波特性の向上のため、ゲート長の縮小が行われている。ゲート長の縮小によりFETの相互コンダクタンスが増加する。しかし、ゲート長を縮小すると、例えばソース電極を接地してドレイン電極に高電圧を印加したときに、ドレイン電極側のゲート端に電界が集中する。これを緩和するために、フィールドプレート(FP)構造が知られている(例えば特許文献1および2)。
【先行技術文献】
【特許文献】
【0003】
【文献】特開2015-220430号公報
【文献】特開2016-136547号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
FP構造では、ゲート電極のドレイン電極側にフィールドプレート(FP)が形成され、同時にソース電極側にもFPが形成される。ソース電極側のFPによってゲート-ソース間容量が増加すると、トランジスタの高周波特性を劣化させる要因となる。そのため、ゲート-ソース間容量を低減するためソース電極側のFPの長さをドレイン電極側のFPの長さより短くすることが好ましい。しかしながら、ゲート長を短くし、かつ、ソース電極側のFPを短くしてゲート電極の形状をチャネル方向において非対称にしようとすると、製造工程が複雑となる。
【0005】
本開示の一実施形態は、ゲートを縮小しても非対称な形状のゲート電極を形成できる簡略な製造工程を提供すること目的とする。
【課題を解決するための手段】
【0006】
本開示の一実施形態は、ソース電極と、ドレイン電極と、前記ソース電極および前記ドレイン電極の間に設けられるゲート電極と、を有する半導体装置の製造方法であって、半導体基板上に保護膜を形成する工程と、レジスト膜が、前記ソース電極と前記ドレイン電極との間において前記ドレイン電極側から前記ソース電極側に向かうにしたがい前記レジスト膜が厚くなる領域を有するように、前記保護膜上に前記レジスト膜を形成する工程と、前記領域の前記レジスト膜に電子線を照射し、前記レジスト膜を現像することで前記レジスト膜に第1開口を形成する工程と、前記第1開口が形成された前記レジスト膜をマスクして前記保護膜を除去することで前記半導体基板の上面を露出させる第2開口を形成する工程と、前記第2開口を形成する工程の後、前記レジスト膜をさらに現像することで、前記第1開口を前記ドレイン電極側に広げて前記レジスト膜に第3開口を形成する工程と、前記第2開口および前記第3開口内にゲート電極を形成する工程と、を含む半導体装置の製造方法である。
【発明の効果】
【0007】
本開示の一実施形態によれば、ゲートを縮小しても非対称な形状のゲート電極を形成できる簡略な製造工程を提供することができる。
【図面の簡単な説明】
【0008】
図1図1(a)から図1(d)は、実施例1に係る半導体装置の製造方法を示す断面図(その1)である。
図2図2(a)から図2(d)は、実施例1に係る半導体装置の製造方法を示す断面図(その2)である。
図3図3(a)および図3(b)は、実施例1に係る半導体装置の製造方法を示す断面図(その3)である。
図4図4(a)から図4(c)は、実施例2に係る半導体装置の製造方法を示す断面図(その1)である。
図5図5(a)から図5(c)は、実施例2に係る半導体装置の製造方法を示す断面図(その2)である。
図6図6(a)から図6(d)は、比較例1に係る半導体装置の製造方法を示す断面図である。
図7図7(a)から図7(c)は、比較例2に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【0009】
[本開示の実施形態の説明]
最初に本開示の実施形態の内容を列記して説明する。
(1)本開示の一実施形態は、ソース電極と、ドレイン電極と、前記ソース電極および前記ドレイン電極の間に設けられるゲート電極と、を有する半導体装置の製造方法であって、半導体基板上に保護膜を形成する工程と、レジスト膜が、前記ソース電極と前記ドレイン電極との間において前記ドレイン電極側から前記ソース電極側に向かうにしたがい前記レジスト膜が厚くなる領域を有するように、前記保護膜上に前記レジスト膜を形成する工程と、前記領域の前記レジスト膜に電子線を照射し、前記レジスト膜を現像することで前記レジスト膜に第1開口を形成する工程と、前記第1開口が形成された前記レジスト膜をマスクして前記保護膜を除去することで前記半導体基板の上面を露出させる第2開口を形成する工程と、前記第2開口を形成する工程の後、前記レジスト膜をさらに現像することで、前記第1開口を前記ドレイン電極側に広げて前記レジスト膜に第3開口を形成する工程と、前記第2開口および前記第3開口内にゲート電極を形成する工程と、を含む半導体装置の製造方法である。これにより、製造工程を簡略化できる。
(2)前記レジスト膜を形成する工程は、前記ソース電極および前記ドレイン電極の厚さが前記保護膜の厚さよりも大きく設定され、前記ソース電極および前記ドレイン電極を覆うように前記レジスト膜を形成することにより、前記領域が形成されるように前記レジスト膜を形成する工程を含むことが好ましい。
(3)前記領域と前記ソース電極との距離は前記領域と前記ドレイン電極との距離より短いことが好ましい。
(4)前記レジスト膜を形成する工程において、前記ソース電極の厚さは、前記ドレイン電極の厚さより大きく設定されていることが好ましい。
【0010】
[本開示の実施形態の詳細]
本開示の実施形態にかかる半導体装置の製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【実施例1】
【0011】
図1(a)から図3(b)は、実施例1に係る半導体装置の製造方法を示す断面図である。図1(a)に示すように、半導体基板10を準備する。半導体基板10は、基板11および基板11上に形成された半導体層12を有している。半導体装置がHEMT(High Mobility Electron Transistor)の場合、基板11は、例えばSiC基板、シリコン基板、GaN基板またはサファイア基板である。半導体層12は、例えば基板11側からAlN層、GaN層、AlGaN電子供給層およびGaNキャップ層を有する。なお、基板11はGaAs基板でもよく、それに対して半導体層12は基板11側からGaAs層、AlGaAs電子供給層およびGaAsキャップ層でもよい。半導体装置は、HEMT以外のFET(Field Effect Transistor)でもよい。基板11の上に半導体層12を形成する方向を成膜方向と呼ぶことがある。
【0012】
図1(b)に示すように、半導体基板10上に保護膜16を形成する。保護膜16は例えば窒化シリコン膜等の絶縁膜であり、CVD(Chemical Vapor Deposition)法を用い形成する。保護膜16の膜厚は例えば60nmであり、例えば50nmから200nmとすることができる。
【0013】
図1(c)に示すように、保護膜16に開口を形成する。開口の形成によって半導体層12の上面が保護膜16から露出する。露出した半導体層12の上面に接するソース電極14およびドレイン電極15を形成する。ソース電極14およびドレイン電極15は半導体基板10側から例えばチタン膜およびアルミニウム膜を含む。ソース電極14およびドレイン電極15の成膜方向の厚さは例えば200nmであり、例えば100nmから400nmとすることができる。ソース電極14およびドレイン電極15の厚さは互いに略同じである。ソース電極14とドレイン電極15との間の距離L5は例えば2.5μmであり、例えば1μmから5μmである。
【0014】
図1(d)に示すように、保護膜16とソース電極14およびドレイン電極15を覆うように半導体基板10上にレジスト膜20を形成する。レジスト膜20の形成はスピン塗布法を用いる。レジスト膜20の厚さは例えば平坦面で400nmであり、例えば200nmから800nmである。平坦面は、例えば保護膜16とソース電極14(またはドレイン電極15)との間に生じる成膜方向の段差からチャネル方向に離れた領域に相当する。チャネル方向は、例えばソース電極14からドレイン電極15に向かう方向である。レジストは、例えばZEONcorporation製のZEP520Aである。ZEP520Aは、アニソール(Anisole)を含む。
【0015】
保護膜16とソース電極14およびドレイン電極15とのそれぞれの厚さの差(段差)に起因し、レジスト膜20の厚さがチャネル方向に沿って変化する。ソース電極14とドレイン電極15との間の中心付近の領域54はレジスト膜20の厚さがほぼ均一の領域(平坦領域)である。平坦領域は、上述の平坦部の一部と考えてもよい。領域54のソース電極14側の領域50はレジスト膜20の厚さがソース電極14に向かうにしたがい厚くなる領域(第1傾斜領域)である。領域54のドレイン電極15側の領域52はレジスト膜20の厚さがドレイン電極15に向かうにしたがい厚くなる領域(第2傾斜領域)である。したがって、レジスト膜20の領域50および52の厚さは、上述の平坦面の厚さより大きい。
【0016】
図2(a)に示すように、領域50のレジスト膜20に電子線22を照射する。電子線22によりレジスト膜20が感光する。このとき、レジスト膜20において、電子線22を照射した位置よりソース電極14側の領域56は、電子線22を照射した位置よりドレイン電極15側の領域58よりもレジスト膜20の厚さが大きくなっている。そのため、レジスト膜20の厚い領域56では、レジスト膜20の下面に近い領域では照射される電子の数が比較的少なくなる。また、レジスト膜20の上面に近い領域では、半導体基板10において反射される電子が少ない。このように、レジスト膜20を感光するための電子が少ない。領域56と比べてレジスト膜20の薄い領域58では、レジスト膜20の下面に近い領域でも照射される電子が比較的多い。半導体基板10において反射される電子が多いためレジスト膜20の上面に近い領域の電子が多い。このように、レジスト膜20を感光するための電子が比較的多い。よって、領域58では領域56に比べレジスト膜20がより感光される。
【0017】
図2(b)に示すように、レジスト膜20を例えばスプレー現像法または浸漬現像法を用い現像する。現像液は例えばZEONcorporation製のZED-N50である。ZED-N50の主成分は酢酸n-アミル(酢酸n-ペンチル)が99重量%以上である。現像時間は例えば120秒である。現像時間は、例えば温度により60秒から240秒の間としてもよい。これにより、レジスト膜20に開口30が形成される。このとき、多く感光した領域58は、電子線22の照射位置に対して領域56より例えば10nm程度広く開口される。開口30の開口長は例えば0.05μmから0.2μmである。ここで、開口長は、例えば開口30によって露出している保護膜16上面のチャネル方向の長さである。開口長の中心は、電子線22の照射位置よりもドレイン電極15側に寄って位置している。開口30のソース電極14側のレジスト膜20の厚さT3は例えば520nmであり、ドレイン電極15側のレジスト膜20の厚さT4は例えば400nmである。
【0018】
図2(c)に示すように、レジスト膜20をマスクに保護膜16をドライエッチングし、保護膜16に開口32を形成する。これにより、半導体基板10の上面が露出する。開口32の中心とソース電極14の端との距離L3は例えば0.5μmであり、開口32の中心とドレイン電極15の端との距離L4は例えば2.5μmである。すなわち、開口30および32は、チャネル方向においてソース電極14とドレイン電極15との間の中心よりもソース電極14側に寄って設けられている。
【0019】
図2(d)に示すように、レジスト膜20を現像液を用い追加現像する。現像液は図2(b)の現像液と同じ成分の現像液でもよいし異なる成分の現像液でもよい。多く感光した領域58は領域56より広くドレイン電極15側に開口され、開口30よりも開口長が長くなった開口34が形成される。開口32のソース電極14側の(保護膜16の)側面と開口34のソース電極14側の(レジスト膜20)側面の距離L1は、開口32のドレイン電極15側の(保護膜16の)側面と開口34のドレイン電極15側の(レジスト膜20の)側面の距離L2より小さくなる。例えば現像液をZED-N50とし追加現像の時間を90秒とするとき、距離L1は20nmであり、距離L2は70nmである。距離L2を大きくするため、図2(b)におけるレジスト膜20の厚さT3とT4との差は例えば50nm以上が好ましい。電子線22の照射位置のレジスト膜20のチャネル方向の傾斜が大きいことによる開口不良を抑制するため、T3とT4との差は例えば200nm以下が好ましい。このため、保護膜16とソース電極14との厚さの差は例えば50nm以上200nm以下が好ましい。
【0020】
図3(a)に示すように、真空蒸着法を用い開口34内、32内およびレジスト膜20上に金属膜17を形成する。金属膜17は例えば半導体層12から成膜方向に順にニッケル膜、パラジウム膜および金膜を含んでいる。
【0021】
図3(b)に示すように、レジスト膜20を除去することにより、レジスト膜20上の金属膜17をリフトオフする。これにより、開口32内の半導体基板10上にゲート電極18が形成される。ゲート電極18のソース電極14側のFP19aのチャネル方向の長さは距離L1となり、ドレイン電極15側のFP19bのチャネル方向の長さは距離L2となる。このように、チャネル方向において、ドレイン電極15側のFP19bの長さよりソース電極14側のFP19aの長さを小さくできる。よって、ゲート-ソース間容量を低減するとともに、ゲート電極18のドレイン電極15側の電界集中を抑制できる。電子線描画法を用い開口30を形成するため、ゲート長を縮小するために(開口32の開口長)を小さくできる。
【0022】
レジスト膜20を形成する際に、ソース電極14とドレイン電極15との間に保護膜16を挟んだ状態でほぼ同じ厚さとなるようにしているため、レジスト膜20の領域50と52はソース電極14とドレイン電極15の中心に対し対称に形成される。よって、領域50はソース電極14とドレイン電極15の中心に対しソース電極14側に形成される。上述したように領域50に開口32が設けられ、開口32の中心とソース電極14の端との距離L3は、開口32の中心とドレイン電極15の端との距離L4より小さくなるように設定されている。距離L3の増減に応じてゲート-ソース間抵抗は増減し、距離L3の増減に応じてゲート-ドレイン間抵抗が増減するため、これにより、ゲート-ソース間抵抗を低減できる。
【0023】
[実験]
レジスト膜20の厚さT3およびT4の違いにより、距離L1とL2との間にどれだけの差が生じるか実験を行った。実験では、レジストとしてZEP520A、現像液としてZED-N50を用いた。SEM(Scanning Electron Microscope)観察を容易とするため、図2(b)における開口30の開口長を約0.6μmとした。レジスト膜20の厚さT3およびT4はそれぞれ約520nmおよび約400nmであった。図2(d)において、90秒の追加現像を行ったところ、距離L1およびL2はそれぞれ約20nmおよび70nmとなった。このように、レジスト膜20の厚さT3をT4より厚くすることで、距離L2をL1より大きくできることが分かった。
【実施例2】
【0024】
実施例2は、レジスト膜20を形成する際に、ソース電極の厚さとドレイン電極の厚さが異なる例である。図4(a)から図5(c)は、実施例2に係る半導体装置の製造方法を示す断面図である。半導体基板10の面上に保護膜16を形成するところまでは実施例1と共通なため、実施例1の図1(a)および図1(b)の工程を実施する。次に、図4(a)に示すように、ソース電極14の厚さT1をドレイン電極15の厚さT2より厚くなるように、ソース電極14およびドレイン電極15を形成する。例えば、ソース電極14とドレイン電極15とを異なる工程で形成する。例えば、半導体層12を露出させる開口を保護膜16に設け、ドレイン電極15を形成する工程ではソース電極14を形成するための開口はレジスト膜で覆い、ソース電極14を形成する工程では先に形成されたドレイン電極15をレジスト膜で覆う。なお、先にソース電極14を形成し、次にドレイン電極15を形成してもよい。厚さT1およびT2は例えばそれぞれ300nmおよび200nmである。
【0025】
図4(b)に示すように、図1(d)と同様にレジスト膜20を形成する。実施例1の図1(d)に比べ、領域52、54および50がドレイン電極15側に位置する。図4(c)に示すように、図2(a)および図2(b)と同様にレジスト膜20に開口30を形成する。すなわち、レジスト膜20の領域50に電子線22を照射し、開口30を設ける。領域50において、レジスト膜20の厚さは、ドレイン電極15側からソース電極14側へ行くにつれて大きくなっている。実施例1の図1(d)に比べ、開口30がドレイン電極15側に位置する。
【0026】
図5(a)に示すように、図2(c)と同様に保護膜16に開口32を形成する。図5(b)に示すように、図2(d)と同様に、追加現像することで、開口30をドレイン電極15側に広げ開口34を形成する。なお、開口34は、追加現像によって開口30よりも広がって形成されるため、孔の形状としては開口30を内包する。開口30も開口34も、レジスト膜20の開口という意味では本質的に違いはないが、追加現像の前後での形状・大きさを区別するために、便宜上、追加現像の前の開口を開口30と呼び、追加現像後の開口を開口34と区別する。図5(c)のように、図3(a)および図3(b)と同様に全面に金属膜を形成し、リフトオフ法によってレジスト膜20の上面に形成された金属膜を除去して、ゲート電極18を形成する。
【0027】
実施例1では、ゲート-ソース間抵抗を低減できるが、ゲート電極18とソース電極14との距離が小さくなりすぎると、ゲート電極18とソース電極14との寄生容量等が問題となることもある。また、ゲート電極18をソース電極14とドレイン電極15との間の中心付近に形成することが好ましい場合もある。実施例2では、ソース電極14の厚さT1とドレイン電極15の厚さT2とを互いに異ならせることで、ゲート電極18をソース電極14とドレイン電極15との間の比較的広い範囲内に形成できる。レジスト膜20の領域50に電子線22を照射する場合に、ソース電極14をドレイン電極15より厚くすることで、ゲート電極18をソース電極14とドレイン電極15との間の中心付近に形成することができる。ソース電極14の厚さT1とドレイン電極15の厚さT2の差は例えば50nm以上200nm以下である。
【0028】
実施例1および2の効果を説明するため、比較例について説明する。
【0029】
[比較例1]
図6(a)から図6(d)は、比較例1に係る半導体装置の製造方法を示す断面図である。図6(a)に示すように、実施例1の図1(d)の工程の後に、領域54に電子線22を照射する。図6(b)に示すように、図2(b)および図2(c)と同様に、レジスト膜20に開口30を形成し、保護膜16に開口32を形成する。開口30および32は領域54に形成される。
【0030】
図6(c)に示すように、図2(d)と同様に追加現像工程を行う。レジスト膜20に形成される開口34のソース電極14側の側面と開口32の側面との距離L2´は、開口34のドレイン電極15側の側面と開口32の側面との距離L2とほぼ同じとなる。これは、図6(a)のように、レジスト膜20の厚さがほぼ均一な領域54に電子線22を照射したためである。
【0031】
図6(d)に示すように、図3(a)および図3(b)と同様に開口32および34内にゲート電極18を形成する。FP19aおよび19bの長さはL2´およびL2となりほぼ同じとなる。
【0032】
比較例1では、ソース電極14側のフィールドプレートFP19aとドレイン電極15側のフィールドプレートFP19bの長さがほぼ同じである。ドレイン電極15側のFP19bはドレイン電極15側の電界集中を抑制するため、ある程度の長さであることが好ましい。ソース電極14側のFP19aは、例えばソース電極14が接地される場合には電界集中の抑制は必要ない。一方で、FP19aが長くなるとゲート-ソース間容量が大きくなり、トランジスタの高周波特性が劣化する虞がある。以下の比較例2では、FP19aをFP19bより短くする。
【0033】
[比較例2]
図7(a)から図7(c)は、比較例2に係る半導体装置の製造方法を示す断面図である。図7(a)に示すように、比較例1の図6(b)の後に、開口30よりドレイン電極15側のレジスト膜20の電子線24を照射する。図7(b)に示すように、レジスト膜20を現像する。これにより、開口30のソース電極14側に比べドレイン電極15側に開口34が広がる。よって、距離L2は距離L1より長くなる。
【0034】
図7(c)に示すように、比較例1の図6(d)と同様にゲート電極18を形成する。ソース電極14側のフィールドプレートFP19aの長さはドレイン電極15側のフィールドプレートFP19bの長さより小さくなる。これにより、ゲート-ソース間容量を抑制でき、トランジスタの特性が劣化を抑制できる。しかしながら、電子線描画を2回行うことになり、描画に要する時間が2倍になり、ゲート電極18形成のスループットが低下する。また、1回目の電子線22の照射位置と2回目の電子線24の照射位置との位置合わせを精度良く行うのは難しく、FP19bの長さがばらついてしまう。FP19bは、ゲート電極18のドレイン電極15側への電界集中を抑制する観点からは長いことが好ましい。しかし、FP19bが長すぎると、ゲート-ドレイン間容量が大きくなりトランジスタの高周波特性が劣化する要因となる。したがって、FP19bの長さは製造上のばらつきが小さい方がよい。
【0035】
実施例1によれば、図1(b)のように、半導体基板10上に保護膜16を形成する。図1(d)および図4(b)のように、レジスト膜20が、ソース電極14とドレイン電極15との間にドレイン電極15側からソース電極14に向かうにしたがいレジスト膜20が厚くなる領域50を有するように、保護膜16上にレジスト膜20を形成する。図2(a)、図2(b)および図4(c)のように、領域50のレジスト膜20に電子線22を照射し、レジスト膜20を現像することでレジスト膜に開口30(第1開口)を形成する。図2(c)および図5(a)のように、開口32が形成されたレジスト膜20をマスクに保護膜16を除去することで保護膜16に開口32(第2開口)を形成する。開口32によって半導体層12が露出する。図2(d)および図5(b)のように、レジスト膜20をさらに現像することで、開口30のドレイン電極15側の側面をドレイン電極15側に近づけてレジスト膜20に半導体基板10の上面を露出させる開口34(第3開口)を形成する。レジスト膜20の開口34の開口長は、開口30の開口長よりも長くなっており、その長くなっている部分は保護膜16の開口32よりもドレイン電極15側に位置している。図3(b)および図5(c)のように、開口32よび34内にゲート電極18を形成する。
【0036】
これにより、ゲート電極18のFP19aをFP19bより短くできる。よって、比較例1のようなゲート-ソース間容量の増大を抑制でき、トランジスタの高周波特性の劣化を抑制できる。また、電子線22の照射は1回のみ必要とする。これにより、比較例2のような電子線22および24の2回の描画に比べ、スループットを向上できる。また、チャネル方向における、電子線22の照射位置と電子線24の照射位置との位置合わせばらつきによる特性のばらつきを抑制できる。ゲート長を縮小するとき、この位置合わせのばらつきが大きいと所望の長さに縮小することが難しくなる。
【0037】
図1(d)および図4(b)のように、レジスト膜20の形成では、ソース電極14およびドレイン電極15の厚さが保護膜16の厚さよりも大きく設定され、ソース電極14およびドレイン電極15を覆うようにレジスト膜20を形成することにより、領域50が形成されるようにレジスト膜20を形成する。図2(a)および図4(b)のように、電子線22の照射では、領域54よりソース電極14側の領域に電子線22を照射する。これにより、レジスト膜20がソース電極14に向かうにしたがい厚くなる領域50に開口30を形成できる。領域50は例えばソース電極14に相当するダミー層を形成するなど他の方法で形成してもよい。
【0038】
実施例1では、ソース電極14とドレイン電極15の厚さをほぼ同じとする。この場合、レジスト膜20について、領域50とソース電極14との距離は領域50とドレイン電極15との距離より短くなる。これにより、ゲート-ソース間抵抗を低減できる。
【0039】
実施例2では、ソース電極14の厚さはドレイン電極15の厚さより大きく設定されている。これにより、実施例1に比べ領域50とソース電極14との距離を長くできる。これにより、チャネル方向において、ゲート電極18をソース電極14とドレイン電極との中心付近から中心付近よりもソース電極側の位置まで任意に設けることができる。
【0040】
レジスト膜20の厚さによりレジスト膜20に照射される電子数が異なることが追加現像によりドレイン電極15側のレジスト膜20が溶解する理由とすると、レジスト膜20および現像液の種類によらず一般的生じる現象と考えられる。よって、例示したレジスト膜20および現像液以外のレジストおよび現像液を用いてもよい。
【0041】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0042】
10 半導体基板
11 基板
12 半導体層
14 ソース電極
15 ドレイン電極
16 保護膜
17 金属膜
18 ゲート電極
19a、19b フィールドプレート(FP)
20 レジスト膜
22、24 電子線
30、32、34 開口
50 領域(第1傾斜領域)
52 領域(第2傾斜領域)
54 領域(平坦領域)
56、58 領域

図1
図2
図3
図4
図5
図6
図7