特許 7439719 マルチチップモジュールおよび電子制御装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-19

(45)【発行日】2024-02-28

(54)【発明の名称】マルチチップモジュールおよび電子制御装置

(51)【国際特許分類】

   H01L 25/04 20230101AFI20240220BHJP

   H01L 25/18 20230101ALI20240220BHJP

   H01L 25/00 20060101ALI20240220BHJP

   H01L 23/12 20060101ALI20240220BHJP

   H05K 1/03 20060101ALN20240220BHJP

【ＦＩ】

H01L25/04 Z

H01L25/00 A

H01L23/12 301Z

H05K1/03 610B

H05K1/03 610G

【請求項の数】 9

(21)【出願番号】P 2020168564

(22)【出願日】2020-10-05

(65)【公開番号】P2022060845

(43)【公開日】2022-04-15

【審査請求日】2023-02-15

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】100106149

【弁理士】

【氏名又は名称】矢作 和行

(74)【代理人】

【識別番号】100121991

【弁理士】

【氏名又は名称】野々部 泰平

(74)【代理人】

【識別番号】100145595

【弁理士】

【氏名又は名称】久保 貴則

(72)【発明者】

【氏名】高千穂 慧

【審査官】佐藤 靖史

(56)【参考文献】

【文献】特許第６４４３５５６（ＪＰ，Ｂ２）

【文献】国際公開第２０２０／１８３８０２（ＷＯ，Ａ１）

【文献】特開２０２０－０３５９４０（ＪＰ，Ａ）

【文献】特開２０１０－２８５１１１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２５／０４

Ｈ０１Ｌ ２５／００

Ｈ０１Ｌ ２３／１２

Ｈ０５Ｋ １／０３

(57)【特許請求の範囲】

【請求項1】

支持基板（４）と、
前記支持基板の複数の基板辺に沿って設けられた複数の端子（４０）と、
前記支持基板に設けられ、前記端子と電気的に接続された複数の配線（５１～５４、６１、６２、７１～７３）と、
前記支持基板に実装され、一部の前記配線と電気的に接続された複数の素子側通信端子（１１～１３）を有し、前記素子側通信端子を介して通信信号の送受信を行う半導体素子（１）と、を備え、
前記支持基板は、前記素子側通信端子と前記配線を介して電気的に接続された前記端子を含む複数の通信端子群が一部の前記基板辺に沿って設けられており、
前記半導体素子は、前記通信端子群が沿って設けられた前記基板辺側に偏って複数の前記素子側通信端子が配置され、
前記支持基板は、複数の前記通信端子群が一つの前記基板辺に沿ってのみ設けられており、
前記半導体素子は、複数の前記通信端子群が沿って設けられた前記基板辺に沿って、複数の前記素子側通信端子が配置されているマルチチップモジュール。

【請求項2】

支持基板（４）と、
前記支持基板の複数の基板辺に沿って設けられた複数の端子（４０）と、
前記支持基板に設けられ、前記端子と電気的に接続された複数の配線（５１～５４、６１、６２、７１～７３）と、
前記支持基板に実装され、一部の前記配線と電気的に接続された複数の素子側通信端子（１１～１３）を有し、前記素子側通信端子を介して通信信号の送受信を行う半導体素子（１）と、を備え、
前記支持基板は、前記素子側通信端子と前記配線を介して電気的に接続された前記端子を含む複数の通信端子群が一部の前記基板辺に沿って設けられており、
前記半導体素子は、前記通信端子群が沿って設けられた前記基板辺側に偏って複数の前記素子側通信端子が配置され、
前記支持基板は、複数の前記通信端子群が隣り合う二つの前記基板辺に沿って設けられており、
前記半導体素子は、複数の前記通信端子群が沿って設けられた二つの前記基板辺がなす角部側に偏って配置されているマルチチップモジュール。

【請求項3】

支持基板（４）と、
前記支持基板の複数の基板辺に沿って設けられた複数の端子（４０）と、
前記支持基板に設けられ、前記端子と電気的に接続された複数の配線（５１～５４、６１、６２、７１～７３）と、
前記支持基板に実装され、一部の前記配線と電気的に接続された複数の素子側通信端子（１１～１３）を有し、前記素子側通信端子を介して通信信号の送受信を行う半導体素子（１）と、を備え、
前記支持基板は、前記素子側通信端子と前記配線を介して電気的に接続された前記端子を含む複数の通信端子群が一部の前記基板辺に沿って設けられており、
前記半導体素子は、前記通信端子群が沿って設けられた前記基板辺側に偏って複数の前記素子側通信端子が配置され、
前記支持基板は、複数の前記通信端子群が向かい合う二つの前記基板辺に沿って設けられており、
前記半導体素子は、二つの前記基板辺のうち、前記通信端子群が多く配置されている前記基板辺に偏って配置されているマルチチップモジュール。

【請求項4】

支持基板（４）と、
前記支持基板の複数の基板辺に沿って設けられた複数の端子（４０）と、
前記支持基板に設けられ、前記端子と電気的に接続された複数の配線（５１～５４、６１、６２、７１～７３）と、
前記支持基板に実装され、一部の前記配線と電気的に接続された複数の素子側通信端子（１１～１３）を有し、前記素子側通信端子を介して通信信号の送受信を行う半導体素子（１）と、を備え、
前記支持基板は、前記素子側通信端子と前記配線を介して電気的に接続された前記端子を含む複数の通信端子群が一部の前記基板辺に沿って設けられており、
前記半導体素子は、前記通信端子群が沿って設けられた前記基板辺側に偏って複数の前記素子側通信端子が配置されて、
複数の前記端子は、グランド端子を含んでおり、
前記支持基板は、前記半導体素子と前記通信端子群との間に、複数の前記配線のうち、前記通信端子群の前記端子に接続された通信配線と、前記グランド端子に接続されたグランド配線のみが配置されているマルチチップモジュール。

【請求項5】

前記半導体素子は、前記素子側通信端子としての高速通信端子に加えて、前記高速通信端子よりも低速通信に用いられる低速通信端子（１５、１６）とを有し、
前記支持基板は、前記通信端子群としての高速端子群に加えて、前記低速通信端子と前記配線を介して電気的に接続された前記端子を含む低速端子群（４４、４５）が一部の前記基板辺に沿って設けられている請求項１～４のいずれか１項に記載のマルチチップモジュール。

【請求項6】

前記支持基板は、表面（ｓ１１）に前記半導体素子が実装され、前記表面の反対面である裏面（ｓ１２）に、少なくとも複数の前記通信端子群に含まれる前記端子が設けられている請求項１～５のいずれか１項に記載のマルチチップモジュール。

【請求項7】

複数の前記配線は、前記表面に設けられた表面配線（５１ａ）と、前記裏面に設けられた裏面配線（５１ｂ）と、前記支持基板の内部に設けられた第１内部配線（５１ｃ）と第２内部配線（５１ｄ）とを含んでおり、
前記半導体素子は、前記素子側通信端子における一部が前記第１内部配線と前記裏面配線の第１経路を介して前記通信端子群の一部の前記端子に電気的に接続され、前記素子側通信端子における他の一部が前記表面配線と前記第２内部配線の第２経路を介して前記通信端子群の他の一部の前記端子に電気的に接続されており、前記通信信号を前記第１経路と前記第２経路のいずれか一方で送信するとともに、他方で受信する請求項６に記載のマルチチップモジュール。

【請求項8】

複数の前記端子は、前記支持基板の複数の前記基板辺に加えて、複数の前記基板辺に囲まれた位置に設けられた内側端子群を含んでおり、
前記半導体素子は、前記内側端子群の対向領域を避けて複数の前記素子側通信端子が設けられている請求項６または７に記載のマルチチップモジュール。

【請求項9】

請求項１～８のいずれか１項に記載のマルチチップモジュール（１０１～１０５）と、前記マルチチップモジュールが実装され、貫通ビアが形成された貫通基板であるメイン基板（１１０）と、を備える電子制御装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、マルチチップモジュールおよび電子制御装置に関する。

【背景技術】

【0002】

マルチチップモジュールの一例として、特許文献１に開示されたものがある。

【0003】

マルチチップモジュールは、支持基板に半導体素子が実装されている。支持基板は、第１高速通信インターフェイス端子群と第２高速通信インターフェイス端子群が設けられている。半導体素子は、第１高速通信インターフェイス端子群と接続された第１高速通信電極群と、第２高速通信インターフェイス端子群と接続された第２高速通信電極群が設けられている。

【先行技術文献】

【特許文献】

【0004】

【文献】特許第６４４３５５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

マルチチップモジュールは、第１高速通信インターフェイス端子群と第２高速通信インターフェイス端子群が対向する辺に設けられている。このため、マルチチップモジュールは、第１高速通信インターフェイス端子群と第１高速通信電極群との間の配線や第２高速通信インターフェイス端子群と第２高速通信電極群との間の配線が長くなることもありうる。この場合、マルチチップモジュールでノイズが発生しやすくなる。

【0006】

開示される一つの目的は、ノイズの発生を低減できるマルチチップモジュールおよび電子制御装置を提供することである。

【課題を解決するための手段】

【0007】

ここに開示されたマルチチップモジュールは、
支持基板（４）と、
支持基板の複数の基板辺に沿って設けられた複数の端子（４０）と、
支持基板に設けられ、端子と電気的に接続された複数の配線（５１～５４、６１、６２、７１～７３）と、
支持基板に実装され、一部の配線と電気的に接続された複数の素子側通信端子（１１～１３）を有し、素子側通信端子を介して通信信号の送受信を行う半導体素子（１）と、を備え、
支持基板は、素子側通信端子と配線を介して電気的に接続された端子を含む複数の通信端子群が一部の基板辺に沿って設けられており、
半導体素子は、通信端子群が沿って設けられた基板辺側に偏って複数の素子側通信端子が配置され、
支持基板は、複数の通信端子群が一つの基板辺に沿ってのみ設けられており、
半導体素子は、複数の通信端子群が沿って設けられた基板辺に沿って、複数の素子側通信端子が配置されている。

【0008】

このため、マルチチップモジュールは、素子側通信端子と複数の通信端子群における端子とを電気的に接続している配線の長さが長くなることを抑制できる。よって、マルチチップモジュールは、ノイズの発生を低減できる。

【0009】

また、ここに開示された電子制御装置は、
上記のマルチチップモジュール（１０１～１０５）と、マルチチップモジュールが実装され、貫通ビアが形成された貫通基板であるメイン基板（１１０）と、を備える。

【0010】

このように、電子制御装置は、メイン基板として、貫通ビアが形成された貫通基板が用いられている。このため、電子制御装置は、メイン基板としてビルドアップ基板を用いるよりも、ノイズが悪化しやすい。しかしながら、マルチチップモジュールは、上記と同様、マルチチップモジュール上で発生するノイズを低減できる。よって、電子制御装置は、メイン基板にノイズが伝搬しにくい。

【0011】

この明細書において開示された複数の態様は、それぞれの目的を達成するために、互いに異なる技術的手段を採用する。請求の範囲およびこの項に記載した括弧内の符号は、後述する実施形態の部分との対応関係を例示的に示すものであって、技術的範囲を限定することを意図するものではない。この明細書に開示される目的、特徴、および効果は、後続の詳細な説明、および添付の図面を参照することによってより明確になる。

【図面の簡単な説明】

【0012】

【図1】第１実施形態におけるマルチチップモジュールの表面側の概略構成を示す平面図である。

【図2】第１実施形態におけるマルチチップモジュールの裏面側の概略構成を示す平面図である。

【図3】第１実施形態におけるＥＣＵの概略構成を示す平面図である。

【図4】第２実施形態におけるマルチチップモジュールの表面側の概略構成を示す平面図である。

【図5】第２実施形態におけるマルチチップモジュールの裏面側の概略構成を示す平面図である。

【図6】第３実施形態におけるマルチチップモジュールの概略構成を示す側面図である。

【図7】図６のVII部分の断面図である。

【図8】変形例１におけるマルチチップモジュールの概略構成を示す側面図である。

【図9】変形例２におけるマルチチップモジュールの概略構成を示す側面図である。

【図10】第４実施形態におけるマルチチップモジュールの表面側の概略構成を示す平面図である。

【図11】第４実施形態におけるマルチチップモジュールの裏面側の概略構成を示す平面図である。

【図12】第５実施形態におけるマルチチップモジュールの裏面側の概略構成を示す平面図である。

【発明を実施するための形態】

【0013】

以下において、図面を参照しながら、本開示を実施するための複数の形態を説明する。各形態において、先行する形態で説明した事項に対応する部分には同一の参照符号を付して重複する説明を省略する場合がある。各形態において、構成の一部のみを説明している場合は、構成の他の部分については先行して説明した他の形態を参照し適用することができる。

【0014】

（第１実施形態）
図１～図３を用いて、第１実施形態のＥＣＵ２００（Electronic Control Unit）に関して説明する。本実施形態では、本開示の電子制御装置をＥＣＵ２００に適用している。ＥＣＵ２００は、主に、メイン基板１１０と、マルチチップモジュール１０１とを備えている。以下、マルチチップモジュールをモジュールと略称で記載することもある。なお、図２では、表面ｓ１１に実装された半導体素子１を破線で示している。

【0015】

まず、図１、図２を用いて、モジュール１０１に関して説明する。モジュール１０１は、半導体素子１、内部電源装置２、メモリ装置３、支持基板４を備えている。さらに、モジュール１０１は、複数の端子４０、複数の配線５１～５４，６１，６２，７１～７３を備えている。

【0016】

図１、図２に示すように、支持基板４は、半導体素子１、内部電源装置２、メモリ装置３などの実装部品が実装されている。支持基板４は、樹脂やセラミックスなどの絶縁基板に、導電性の部材を主成分とする配線が設けられた配線基板である。支持基板４は、複数の端子４０と複数の配線５１～５４，６１，６２，７１～７３が設けられている。

【0017】

支持基板４は、表面ｓ１１と、表面ｓ１１の反対面である裏面ｓ１２を有している。表面ｓ１１は、半導体素子１などが実装される面である。このため、表面ｓ１１は、実装面ともいえる。裏面ｓ１２は、複数の端子４０が設けられる面である。このため、裏面ｓ１２は、端子面ともいえる。

【0018】

表面ｓ１１と裏面ｓ１２は、互いに平行に設けられた平面である。表面ｓ１１と裏面ｓ１２は、矩形形状をなしている。よって、支持基板４は、直方体形状をなしている。また、支持基板４は、第１基板辺ｓ１、第２基板辺ｓ２、第３基板辺ｓ３、第４基板辺ｓ４の四つの辺を有している。各基板辺ｓ１～ｓ４は、支持基板４の側壁ともいえる。なお、支持基板４の構成は、一例に過ぎない。本開示の支持基板４は、これに限定されない。

【0019】

図２に示すように、複数の端子４０は、導電性の材料を主成分として構成されている。複数の端子４０は、支持基板４の裏面ｓ１２において、支持基板４の複数の基板辺ｓ１～ｓ４に沿って設けられている。本実施形態では、一例として、複数の端子４０が基板辺ｓ１～ｓ４に沿って環状に設けられた例を採用している。また、本実施形態では、複数の端子４０が二列に並んで配置された例を採用している。

【0020】

図１に示すように、複数の端子４０は、接続先に応じて、複数の端子群４１～４７に区分けすることができる。つまり、各端子群４１～４７は、複数の端子４０を含んでいる。複数の端子４０は、機能ごとに複数の端子群４１～４７に分類されているともいえる。なお、各端子群４１～４７の接続関係に関しては、後ほど詳しく説明する。

【0021】

第１高速端子群４１（ＦＴ１）、第２高速端子群４２（ＦＴ２）、第３高速端子群４３（ＦＴ３）は、半導体素子１と電気的に接続されている。高速端子群４１～４３は、半導体素子１の高速通信に用いられる端子群である。高速端子群４１～４３は、配線の一部である高速配線５１～５３を介して、素子側通信端子としての第１高速端子１１～第３高速端子１３と電気的に接続された端子４０を含んでいる。高速端子群４１～４３は、通信端子群に相当する。

【0022】

高速端子群４１～４３は、支持基板４の一部の基板辺に沿って設けられている。第１高速端子群４１と第２高速端子群４２は、第３基板辺ｓ３に沿って設けられている。第３高速端子群４３は、第４基板辺ｓ４に沿って設けられている。このように、第１高速端子群４１～第３高速端子群４３は、支持基板４における、隣り合う二つの基板辺ｓ３，ｓ４に沿って設けられている。また、第１高速端子群４１～第３高速端子群４３は、直行する二辺である第３基板辺ｓ３と第４基板辺ｓ４に沿って設けられているといえる。なお、高速端子群４１～４３は、まとめて第１端子群４０ａとも称することができる。

【0023】

第１低速端子群４４（ＳＴ１）、第２低速端子群４５（ＳＴ２）は、半導体素子１と電気的に接続されている。低速端子群４４，４５は、半導体素子１の低速通信に用いられる端子群である。低速端子群４４，４５は、配線の一部である低速配線６１，６２を介して、低速通信端子としての第１低速端子１５、第２低速端子１６と電気的に接続された端子４０を含んでいる。

【0024】

第１低速端子群４４は、第１基板辺ｓ１と第４基板辺ｓ４に沿って設けられている。第２低速端子群４５は、第２基板辺ｓ２に沿って設けられている。このように、支持基板４は、高速端子群４１～４３に加えて、低速端子群４４，４５が一部の基板辺に沿って設けられている。

【0025】

基板電源端子群４６（Ｖｉｎ）は、内部電源装置２と電気的に接続されている。基板電源端子群４６は、内部電源装置２への電力供給に用いられる端子群である。基板電源端子群４６は、配線の一部である第１電源配線７１を介して、入力電源端子２１（Ｖｉｎ）と電気的に接続された端子４０を含んでいる。基板電源端子群４６は、第２基板辺ｓ２に沿って設けられている。

【0026】

グランド端子群４７（ＧＮＤ）は、マルチチップモジュール１０１のグランド端子としての端子４０を含んでいる。グランド端子群４７は、第１基板辺ｓ１に沿って設けられている。

【0027】

複数の配線５１～５４，６１，６２，７１～７３は、支持基板４に設けられ、端子４０と電気的に接続されている。詳述すると、複数の配線５１～５４，６１，６２，７１～７３は、実装部品と各端子４０や実装部品間を電気的に接続している。複数の配線５１～５４，６１，６２，７１～７３は、支持基板４の表面ｓ１１だけでなく、支持基板４の裏面ｓ１２や内部にも設けられている。

【0028】

第１高速配線５１は、一端が第１高速端子群４１と電気的に接続されている。また、第１高速配線５１は、他端が半導体素子１の第１高速端子１１（ＦＴ１）と電気的に接続されている。

【0029】

なお、第１高速端子群４１と電気的に接続されているとは、第１高速端子群４１に含まれている複数の端子４０と接続されていることを示す。同様に、第１高速端子１１と電気的に接続されているとは、第１高速端子１１に含まれている複数の端子と接続されていることを示す。これらの点は、他の端子群４２～４７や他の端子１２～１６に関しても同様である。

【0030】

第２高速配線５２は、一端が第２高速端子群４２と電気的に接続されている。また、第２高速配線５２は、他端が半導体素子１の第２高速端子１２（ＦＴ２）と電気的に接続されている。

【0031】

第３高速配線５３は、一端が第３高速端子群４３と電気的に接続されている。また、第３高速配線５３は、他端が半導体素子１の第３高速端子１３（ＦＴ３）と電気的に接続されている。高速配線５１～５３は、通信配線に相当する。

【0032】

第４高速配線５４は、一端が半導体素子１の第４高速端子１４（ＦＴ４）と電気的にされている。また、第４高速配線５４は、他端がメモリ装置３のメモリ通信端子３２（ＦＴ４）と電気的に接続されている。

【0033】

第１低速配線６１は、一端が第１低速端子群４４と電気的に接続されている。また、第１低速配線６１は、半導体素子１の第１低速端子１５（ＳＴ１）と電気的に接続されている。

【0034】

第２低速配線６２は、一端が第２低速端子群４５と電気的に接続されている。また、第２低速配線６２は、半導体素子１の第２低速端子１６（ＳＴ２）と電気的に接続されている。

【0035】

第１電源配線７１は、一端が基板電源端子群４６と電気的に接続されている。また、第１電源配線７１は、他端が内部電源装置２の入力電源端子２１と電気的に接続されている。

【0036】

第２電源配線７２は、一端が内部電源装置２の出力電源端子２２（Ｖｏｕｔ）と電気的に接続されている。また、第２電源配線７２は、他端がメモリ装置３のメモリ電源端子３１（Ｖｉｎ）と電気的に接続されている。

【0037】

第３電源配線７３は、一端が出力電源端子２２と電気的に接続されている。また、第３電源配線７３は、他端が半導体素子１の素子電源端子１７（Ｖｉｎ）と電気的に接続されている。

【0038】

半導体素子１は、複数の機能を有したＳｏＣ（System on Chip）である。つまり、半導体素子１は、一つのチップ上に複数の機能が設けられ、統合されたシステムが組み込まれている。また、半導体素子１は、複数の機能として、複数の高速通信機能と、高速通信機能よりも低速な複数の低速通信機能とを備えている。高速通信機能は、高速通信モジュールともいえる。同様に、低速通信機能は、低速通信モジュールともいえる。

【0039】

半導体素子１は、高速通信機能を実行することで、後ほど説明する高速端子１１～１３を介して高速通信信号の送受信を行う。また、半導体素子１は、画像インターフェイス機能を備えていてもよい。この場合、半導体素子１は、高速端子１１～１３の少なくとも一つを介して、高速通信信号としての画像信号の送受信を行う。高速通信信号は、通信信号に相当する。高速端子１１～１３は、素子側通信端子および高速通信端子に相当する。

【0040】

高速通信信号は、例えば、１００ＭＨｚ以上の信号である。また、高速通信信号は、例えば、Ｅｔｈｅｒｎｅｔ（ｘＧＭＩＩなど）、ＰＣＩｅ、ｅＭＭＣ、ＵＦＳなどで送受信される信号である。なお、ｘＧＭＩＩは、Gigabit Media Independent Interfaceの略称である。ＰＣＩｅは、Peripheral Component Interconnect-Expressの略称である。ｅＭＭＣは、Embedded Multi Media Cardの略称である。ＵＦＳは、Universal Flash Storageの略称である。

【0041】

また、半導体素子１は、低速通信機能を実行することで、後ほど説明する低速端子１５，１６を介して低速通信信号の送受信を行う。低速端子１５，１６は、低速通信端子に相当する。半導体素子１が低速通信機能を実行することで行う通信は、低速通信に相当する。

【0042】

低速通信信号は、例えば、１００ＭＨｚに達しない信号である。また、低速通信信号は、ＳＰＩ、ＰＷＭ、ＧＰＩＯなどで送受信される信号である。なお、ＳＰＩは、Serial Peripheral Interfaceの略称である。ＰＷＭは、Pulse Width Modulationの略称である。ＧＰＩＯは、General Purpose Input/Outputの略称である。

【0043】

半導体素子１は、複数の端子１１～１７を備えている。複数の端子１１～１７は、上記のように電気的に接続されている。なお、各端子１１～１７は、一つの端子で構成されているわけではない。各端子１１～１７は、各端子群４１～４７のように、複数の端子を含んでいる。よって、各端子１１～１７は、素子側端子群１１～１７ともいえる。この点は、後ほど説明する内部電源装置２の端子２１，２２、メモリ装置３の端子３１，３２も同様である。

【0044】

本実施形態では、一例として、高速端子１１～１３に加えて、低速端子１５，１６を備えた半導体素子１を採用している。しかしながら、本開示は、これに限定されず、低速端子１５，１６を備えていない半導体素子１であっても採用できる。

【0045】

内部電源装置２は、半導体素子１とメモリ装置３に電力を供給する装置である。内部電源装置２は、入力電源端子２１、出力電源端子２２を備えている。内部電源装置２は、モジュール１０１の外部に設けられた電源装置１６０から電力が供給される。つまり、内部電源装置２は、基板電源端子群４６、第１電源配線７１、および入力電源端子２１を介して電力が供給される。そして、内部電源装置２は、出力電源端子２２、第３電源配線７３、素子電源端子１７を介して、半導体素子１に電力を供給する。同様に、内部電源装置２は、出力電源端子２２、第２電源配線７２、メモリ電源端子３１、を介して、メモリ装置３に電力を供給する。

【0046】

メモリ装置３は、半導体素子１がアクセス可能に構成されている。メモリ装置３は、メモリ電源端子３１、メモリ通信端子３２を備えている。メモリ装置３は、例えば、揮発性半導体メモリと不揮発性半導体メモリとを備えている。

【0047】

図１、図２に示すように、半導体素子１、内部電源装置２、メモリ装置３は、支持基板４の表面ｓ１１に実装されている。特に、半導体素子１は、高速端子群４１～４３が沿って設けられた基板辺ｓ３，ｓ４側に偏って、高速端子１１～１３が配置されている。また、半導体素子１は、高速端子１１～１３が基板辺ｓ１，ｓ２よりも基板辺ｓ３，ｓ４に近くなる位置に配置されているともいえる。また、半導体素子１は、高速端子１１～１３が基板辺ｓ１，ｓ２よりも基板辺ｓ３，ｓ４に近くなる位置であり、かつ、高速端子群４１～４３が沿って設けられた基板辺ｓ３，ｓ４側に偏って配置されているともいえる。

【0048】

なお、ここでの基板辺ｓ１，ｓ２は、高速端子群４１～４３が沿って設けられていない基板辺である。また、モジュール１０１は、図１の平面図において、半導体素子１の各側面と、各側面に対向する基板辺ｓ１～ｓ４とが平行となるように設けられている。しかしながら、本開示は、これに限定されない。モジュール１０１は、半導体素子１の各側面と、各側面に対向する基板辺ｓ１～ｓ４とが非平行となるように設けられてもよい。

【0049】

また、本実施形態では、二つの基板辺ｓ３，ｓ４に沿って高速端子群４１～４３が設けられた例を採用している。このため、半導体素子１は、高速端子群４１～４３が沿って設けられた二つの基板辺ｓ３，ｓ４がなす角部側に偏って配置されている。二つの基板辺ｓ３，ｓ４がなす角部は、二つの基板辺ｓ３，ｓ４が交わる位置である。半導体素子１は、二つの基板辺ｓ１，ｓ２がなす角部、二つの基板辺ｓ２，ｓ３がなす角部、二つの基板辺ｓ４，ｓ１がなす角部よりも、二つの基板辺ｓ３，ｓ４がなす角部に近い位置に設けられているといえる。

【0050】

このように、モジュール１０１は、高速端子群４１～４３が沿って設けられた基板辺ｓ３，ｓ４側に偏って、高速端子１１～１３が配置されている。このため、モジュール１０１は、高速端子１１～１３と高速端子群４１～４３における端子４０とを電気的に接続している高速配線５１～５３の長さが長くなることを抑制できる。よって、モジュール１０１は、ノイズの発生を低減できる。また、モジュール１０１は、高速配線５１～５３から発生されるノイズを低減できるともいえる。

【0051】

また、モジュール１０１は、高速配線５１～５３の長さが長くなることを抑制できるため、コモンモードノイズの発生を抑制できるとともに反射を低減できる。よって、モジュール１０１は、高周波成分（ノイズ）の発生を抑制できる。

【0052】

さらに、モジュール１０１は、内部電源装置２を備えている。このため、モジュール１０１は、内部電源装置２から導体素子１、メモリ装置３の電流経路がモジュール１０１内で閉じた経路となる。よって、モジュール１０１は、ＥＣＵ２００におけるモジュール１０１とは異なる構成要素にノイズが伝搬することを抑制できる。

【0053】

このように構成されたモジュール１０１は、ＥＣＵ２００の構成要素の一つとしてＥＣＵ２００に設けられる。ここで、図３を用いて、メイン基板１１０およびＥＣＵ２００に関して説明する。

【0054】

ＥＣＵ２００は、メイン基板１１０、高速通信ドライバ１２０、低速通信ドライバ１３０、マイコン１４０、ストレージ１５０、電源装置１６０、第１コネクタ１７１、第２コネクタ１７２、第３コネクタ１７３などを備えている。

【0055】

メイン基板１１０（ＰＷＢ）は、樹脂やセラミックスなどの絶縁基板に、導電性の部材を主成分とする配線が設けられた配線基板である。メイン基板１１０は、貫通ビアが形成された貫通基板である。つまり、メイン基板１１０は、絶縁基板の一面から一面の反対面にわたって貫通した貫通穴の表面に金属膜が設けられている。言い換えると、メイン基板１１０は、貫通穴の表面に金属めっきが施されている。なお、貫通穴の表面とは、絶縁基板における貫通穴を囲う環状壁面の表面である。メイン基板１１０は、モジュール１０１に加えて、高速通信ドライバ１２０、低速通信ドライバ１３０、マイコン１４０、ストレージ１５０、電源装置１６０が実装されている。

【0056】

高速通信ドライバ１２０（ＦＣＤ）は、高速通信信号の送受信を行うためのドライバ回路である。高速通信ドライバ１２０は、配線を介して第１高速端子群４１と電気的に接続されている。また、高速通信ドライバ１２０は、配線を介して第２コネクタ１７２（ＣＮ２）と電気的に接続されている。

【0057】

低速通信ドライバ１３０（ＳＣＤ）は、低速通信信号の送受信を行うためのドライバ回路である。低速通信ドライバ１３０は、第１低速端子群４４と電気的に接続されている。また、低速通信ドライバ１３０は、配線を介して第３コネクタ１７３（ＣＮ３）と電気的に接続されている。

【0058】

マイコン１４０（ＭＣＵ）は、少なくとも一つの処理装置と、少なくとも一つの記憶装置を備えている。処理装置は、ＣＰＵなどを採用することができる。記憶装置は、ＲＡＭやＲＯＭなどを採用することができる。マイコン１４０は、配線を介して第３高速端子群４３と電気的に接続されている。また、マイコン１４０は、配線を介して第２低速端子群４５と電気的に接続されている。

【0059】

ストレージ１５０（ＳＴＲ）は、不揮発性半導体メモリを備えている。ストレージ１５０は、配線を介して第２高速端子群４２と電気的に接続されている。

【0060】

電源装置１６０（ＰＳＵ）は、モジュール１０１に電力を供給する装置である。電源装置１６０は、配線を介して基板電源端子群４６と電気的に接続されている。また、電源装置１６０は、配線を介して第１コネクタ１７１（ＣＮ１）と電気的に接続されている。

【0061】

コネクタ１７１～１７２は、ＥＣＵ２００と、ＥＣＵ２００の外部に設けられた外部装置とを電気的に接続するためのコネクタである。外部装置は、ＥＣＵ２００とは異なる他ＥＣＵや車載機器である。

【0062】

このように、ＥＣＵ２００は、メイン基板１１０として貫通基板が用いられている。このため、ＥＣＵ２００は、メイン基板１１０としてビルドアップ基板を用いるよりも、ノイズが悪化しやすい。しかしながら、ＥＣＵ２００は、モジュール１０１を備えている。このモジュール１０１は、上記のようにモジュール１０１上で発生するノイズを低減できる。また、モジュール１０１は、高速配線５１～５３から発生されるノイズ、内部電源装置２から発生されるノイズを低減できるともいえる。よって、ＥＣＵ２００は、メイン基板１１０にノイズが伝搬しにくい。このため、ＥＣＵ２００は、ノイズの耐性を向上できる。

【0063】

以上、本開示の好ましい実施形態について説明した。しかしながら、本開示は、上記実施形態に何ら制限されることはなく、本開示の趣旨を逸脱しない範囲において、種々の変形が可能である。以下に、本開示のその他の形態として、第２～第５実施形態に関して説明する。上記実施形態および第２～第５実施形態は、それぞれ単独で実施することも可能であるが、適宜組み合わせて実施することも可能である。本開示は、実施形態において示された組み合わせに限定されることなく、種々の組み合わせによって実施可能である。

【0064】

（第２実施形態）
図４、図５を用いて、第２実施形態のモジュール１０２に関して説明する。モジュール１０２は、高速端子群４１～４３の配置と半導体素子１の配置がモジュール１０１と異なる。なお、図５では、表面ｓ１１に実装された半導体素子１を破線で示している。

【0065】

図４、図５に示すように、モジュール１０２は、第１高速端子群４１と第３高速端子群４３が第４基板辺ｓ４に沿って設けられた支持基板４を備えている。また、支持基板４は、第２高速端子群４２が第２基板辺ｓ２に沿って設けられている。このように、支持基板４は、複数の高速端子群４１～４３が向かい合う二つの基板辺ｓ２，ｓ４に沿って設けられている。また、第４基板辺ｓ４は、高速端子群（通信端子群）が多く配置されている基板辺に相当する。なお、第１高速端子群４１と第３高速端子群４３は、まとめて第２端子群４０ｂとも称することができる。

【0066】

半導体素子１は、二つの基板辺ｓ２，ｓ４のうち、第４基板辺ｓ４側に偏って配置されている。つまり、半導体素子１は、第２基板辺ｓ２よりも第４基板辺ｓ４の近くに配置されている。また、半導体素子１は、高速端子群４１，４３が沿って設けられた基板辺ｓ２，ｓ４側に偏って複数の高速端子１１～１３が配置されている。

【0067】

モジュール１０２は、モジュール１０１と同様の効果を奏することができる。また、モジュール１０２を備えたＥＣＵ２００は、上記実施形態と同様の効果を奏することができる。

【0068】

（第３実施形態）
図６、図７を用いて、第３実施形態のモジュール１０３に関して説明する。モジュール１０３は、高速配線５１～５３の構成がモジュール１０１と異なる。高速配線５１～５３は、同様の構成を有している。ここでは、代表例として、第１高速配線５１を用いて説明する。

【0069】

図６、図７に示すように、モジュール１０３は、モジュール１０１と同様、支持基板４と半導体素子１などを備えている。半導体素子１は、第１高速端子群４１の直上からずれた位置に配置されている。よって、第１高速端子１１は、第１高速端子群４１の直上には設けられていない。第１高速端子１１と第１高速端子群４１は、第１高速配線５１を介して電気的に接続されている。

【0070】

モジュール１０３は、第１高速端子１１の対向領域である第１領域ａ１、第１高速端子群４１の対向領域である第２領域ａ２と、第１領域ａ１と第２領域ａ２と間の第３領域ａ３に区分けすることができる。第１領域ａ１は、第１高速端子１１に含まれている複数の端子を囲う領域である。第２領域ａ２は、第１高速端子群４１に含まれている複数の端子４０を囲う領域である。

【0071】

各配線５１～５４，６１，６２，７１～７３は、絶縁基板を介して積層された導電性の膜と、異なる層の膜を電気的に接続する導電性の層間接続部材とを有している。つまり、支持基板４は、多層基板である。図７に示すように、第１高速配線５１は、導電性の膜として、表面ｓ１１に設けられた表面配線５１ａと、裏面ｓ１２に設けられた裏面配線５１ｂとを有している。また、第１高速配線５１は、層間接続部材として、支持基板４の内部に設けられた第１内部配線５１ｃと第２内部配線５１ｄとを含んでいる。

【0072】

支持基板４は、半導体素子１と第１高速端子群４１との間に、複数の配線５１～５４，６１，６２，７１～７３のうち、第１高速配線５１とグランド配線のみが配置されている。グランド配線は、グランド端子群４７の端子に電気的に接続された配線である。同様に、支持基板４は、半導体素子１と第２高速端子群４２との間に、第２高速配線５２とグランド配線のみが配置されている。支持基板４は、半導体素子１と第３高速端子群４３との間に、第３高速配線５３とグランド配線のみが配置されている。これによって、モジュール１０３は、モジュール１０３内でのクロストークを抑制でき、メイン基板１１０へのノイズ伝搬を抑制できる。

【0073】

モジュール１０３は、仮に半導体素子１を支持基板４の中央に配置し、半導体素子１と第１高速端子群４１との間に、第１高速配線５１とグランド配線のみを配置すると、他の配線を配置するために支持基板４の体格が大きくなる。しかしながら、モジュール１０３は、第１実施形態と同様に半導体素子１が配置されている。このため、モジュール１０３は、クロストークを抑制しつつ、支持基板４の体格が大きくなることも抑制できる。

【0074】

図７に示すように、半導体素子１は、第１高速端子１１における端子の一部が第１内部配線５１ｃと裏面配線５１ｂを介して第１高速端子群４１の一部の端子４０と電気的に接続されている。また、半導体素子１は、第１高速端子１１における端子の他の一部が表面配線５１ａと第２内部配線５１ｄを介して第１高速端子群４１の他の一部の端子４０と電気的に接続されている。第１内部配線５１ｃと裏面配線５１ｂを含む経路は、第１経路に相当する。一方、表面配線５１ａと第２内部配線５１ｄ含む経路は、第２経路に相当する。

【0075】

本実施形態では、二つの配線を用いて高速通信信号の送受信を行う半導体素子１を採用する。半導体素子１は、例えば全二重通信にて高速通信信号の送受信を行う。よって、半導体素子１は、高速通信信号を第１経路と第２経路のいずれか一方で送信するとともに、他方で受信する。

【0076】

モジュール１０３は、支持基板４が上記のように構成されているため、第１経路の裏面配線５１ｂと第２経路の表面配線５１ａとの位置を離すことができる。同様に、モジュール１０３は、第１経路の第１内部配線５１ｃと第２経路の第２内部配線５１ｄとの位置を離すことができる。よって、モジュール１０３は、高速通信信号の送信経路と受信経路との間におけるクロストークを抑制し、メイン基板１１０へのノイズ伝搬を抑制できる。

【0077】

（変形例１）
図８に示すように、モジュール１０３は、第１高速端子群４１の直上に第１高速端子１１が配置されていてもよい。これによっても、モジュール１０３は、上記と同様の効果を奏することができる。

【0078】

（変形例２）
図９に示すように、モジュール１０３は、第１高速端子群４１の直上に第１高速端子１１が配置されている。さらに、モジュール１０３は、第１高速端子群４１よりも基板辺に近いに位置に他の端子群が配置されていてもよい。これによっても、モジュール１０３は、上記と同様の効果を奏することができる。

【0079】

（第４実施形態）
図１０、図１１を用いて、第４実施形態のモジュール１０４に関して説明する。モジュール１０４は、主に内側端子群４８が設けられている点がモジュール１０１と異なる。なお、図１１では、表面ｓ１１に実装された半導体素子１を破線で示している。

【0080】

図１０、図１１に示すように、モジュール１０４は、支持基板４の複数の基板辺ｓ１～ｓ４に加えて、複数の基板辺ｓ１～ｓ４に囲まれた位置に設けられた内側端子群４８を備えている。支持基板４に設けられた複数の端子４０は、内側端子群４８を含んでいる。

【0081】

半導体素子１は、内側端子群４８の対向領域を避けて高速端子１１～１３が設けられている。つまり、半導体素子１は、内側端子群４８の対向領域の周辺に高速端子１１～１３が設けられている。また、半導体素子１は、内側端子群４８の直上を避けて高速端子１１～１３が設けられているといえる。なお、内側端子群４８の対向領域は、支持基板４の厚み方向において、内側端子群４８に対向する領域である。

【0082】

モジュール１０４は、モジュール１０１と同様の効果を奏することができる。また、モジュール１０４を備えたＥＣＵ２００は、第１実施形態と同様の効果を奏することができる。モジュール１０４は、内側端子群４８と高速端子群４１～４３との間におけるクロストークを抑制できる。

【0083】

（第５実施形態）
図１２を用いて、第５実施形態のモジュール１０５に関して説明する。モジュール１０５は、高速端子群４１，４２の配置がモジュール１０１と異なる。なお、図１２では、表面ｓ１１に実装された半導体素子１を破線で示している。

【0084】

図１２に示すように、モジュール１０５は、高速端子群として、第１高速端子群４１と第２高速端子群４２の二つが設けられた支持基板４を備えている。支持基板４は、第１高速端子群４１と第２高速端子群４２が第３基板辺ｓ３に沿って設けられている。このように、支持基板４は、第１高速端子群４１と第２高速端子群４２が一つの第３基板辺ｓ３に沿ってのみ設けられている。なお、第１高速端子群４１と第２高速端子群４２は、まとめて第３端子群４０ｃとも称することができる。

【0085】

半導体素子１は、第１高速端子１１と第２高速端子１２とを備えている。半導体素子１は、第３基板辺ｓ３側に偏って高速端子１１，１２が配置されている。半導体素子１は、高速端子１１，１２が基板辺ｓ１，ｓ２，ｓ４よりも基板辺ｓ３に近くなる位置に配置されているともいえる。また、半導体素子１は、第３基板辺ｓ３に沿って、高速端子１１，１２が配置されている。

【0086】

モジュール１０５は、モジュール１０１と同様の効果を奏することができる。また、モジュール１０５を備えたＥＣＵ２００は、第１実施形態と同様の効果を奏することができる。

【0087】

本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態が本開示に示されているが、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。

【符号の説明】

【0088】

１…半導体素子、１１…第１高速端子、１２…第２高速端子、１３…第３高速端子、１４…第４高速端子、１５…第１低速端子、１６…第２低速端子、１７…素子電源端子、２…内部電源装置、２１…入力電源端子、２２…出力電源端子、３…メモリ装置、３１…メモリ電源端子、３２…メモリ通信端子、４…支持基板、４０…端子、４１…第１高速端子群、４２…第２高速端子群、４３…第３高速端子群、４４…第１低速端子群、４５…第２低速端子群、４６…基板電源端子群、４７…グランド端子群、５１…第１高速配線、５１ａ…表面配線、５１ｂ…裏面配線、５１ｃ…第１内部配線、５１ｄ…第２内部配線、５２…第２高速配線、５３…第３高速配線、５４…第４高速配線、６１…第１低速配線、６２…第２低速配線、７１…第１電源配線、７２…第２電源配線、７３…第３電源配線、１０１～１０５…マルチチップモジュール、１１０…メイン基板、１２０…高速通信ドライバ、１３０…低速通信ドライバ、１４０…マイコン、１５０…ストレージ、１６０…電源装置、１７１…第１コネクタ、１７２…第２コネクタ、１７３…第３コネクタ、２００…ＥＣＵ、ｓ１１…表面、ｓ１２…裏面、ｓ１…第１基板辺、ｓ２…第２基板辺、ｓ３…第３基板辺、ｓ４…第４基板辺

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】