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特許7440212薄膜抵抗およびその製造方法、ならびに、薄膜抵抗を備えた電子部品
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-02-19
(45)【発行日】2024-02-28
(54)【発明の名称】薄膜抵抗およびその製造方法、ならびに、薄膜抵抗を備えた電子部品
(51)【国際特許分類】
H01L 21/822 20060101AFI20240220BHJP
H01L 27/04 20060101ALI20240220BHJP
【ＦＩ】
H01L27/04 P
【請求項の数】
13
(21)【出願番号】P 2019061163
(22)【出願日】2019-03-27
(65)【公開番号】P2020161703
(43)【公開日】2020-10-01
【審査請求日】2022-02-09
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】田中 文悟
【審査官】鈴木 聡一郎
(56)【参考文献】
【文献】特開平０４－２１８９０１（ＪＰ，Ａ）
【文献】特開２０１７－２１２２９９（ＪＰ，Ａ）
【文献】特開２００８－１７２１７３（ＪＰ，Ａ）
【文献】特開２０１４－１０３２０５（ＪＰ，Ａ）
【文献】特開２０１４－１６５４５８（ＪＰ，Ａ）
【文献】特開２００５－２６８７４６（ＪＰ，Ａ）
【文献】特開平０６－０８５１００（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２７／０４
Ｈ０１Ｌ ２９／７８６
(57)【特許請求の範囲】
【請求項1】
クロム珪化物を含む抵抗層を用意する工程と、レーザ光を前記抵抗層の一部の領域に照射し、前記抵抗層における前記レーザ光の照射部にクロムを凝集させることにより、クロムの集塊からなるクロム凝集体を前記抵抗層の一部の領域に形成する工程と、を含む、薄膜抵抗の製造方法。
【請求項2】
前記クロム凝集体を形成する工程は、前記抵抗層を遮断可能なエネルギを有するレーザ光を用い、当該レーザ光を前記抵抗層に対して交差方向から、かつ、焦点をずらして前記抵抗層に照射することにより行う、請求項１に記載の薄膜抵抗の製造方法。
【請求項3】
前記クロム凝集体を形成する工程は、前記レーザ光を照射することにより、前記抵抗層に前記クロム凝集体を複数形成することを含む、請求項１または２に記載の薄膜抵抗の製造方法。
【請求項4】
前記クロム凝集体を形成する工程は、前記レーザ光を照射することにより、前記クロム凝集体を粒状または層状に形成することを含む、請求項１～３のいずれか一項に記載の薄膜抵抗の製造方法。
【請求項5】
前記クロム凝集体を形成する工程は、前記レーザ光を照射することにより、前記抵抗層の厚さを超える幅を有するクロム凝集体を形成することを含む、請求項１～４のいずれか一項に記載の薄膜抵抗の製造方法。
【請求項6】
前記抵抗層を用意する工程では、１μｍ以下の厚さを有する抵抗層を用意する、請求項１～５のいずれか一項に記載の薄膜抵抗の製造方法。
【請求項7】
前記クロム凝集体を形成する工程は、前記レーザ光の照射領域を調整することにより、前記抵抗層の抵抗値を減少する方向に調整する工程を含む、請求項１～６のいずれか一項に記載の薄膜抵抗の製造方法。
【請求項8】
前記薄膜抵抗の製造方法は、前記抵抗層を遮断可能なエネルギを有するレーザ光を用い、当該レーザ光を前記抵抗層に対して交差方向から前記抵抗層に焦点を合わせて照射し、前記抵抗層にトリミング痕を形成して前記抵抗層の抵抗値を増加する方向に調整する工程を含む、請求項１～７のいずれか一項に記載の薄膜抵抗の製造方法。
【請求項9】
半導体層と、前記半導体層の上に配置された薄膜抵抗と、を含み、
前記薄膜抵抗は、
クロム珪化物を含み、第１抵抗を有する導電性の抵抗領域と、
前記抵抗領域に接続され、前記第１抵抗未満の第２抵抗を有する導電性の低抵抗領域であって、クロムの集塊からなるクロム凝集体およびクロム珪化物を含み、前記クロム珪化物に対する前記クロム凝集体の割合が前記抵抗領域よりも高い前記低抵抗領域と、を含む、電子部品。
【請求項10】
前記半導体層は、機能デバイスを含むデバイス領域、および、前記デバイス領域外の外側領域を含み、前記薄膜抵抗は、前記外側領域に形成されている、請求項９に記載の電子部品。
【請求項11】
前記半導体層の上に形成され、絶縁主面を有する絶縁層をさらに含み、前記薄膜抵抗は、前記絶縁主面の上に形成されている、請求項９または１０に記載の電子部品。
【請求項12】
前記半導体層の上に形成され、複数の絶縁層が積層された絶縁積層構造を有し、前記薄膜抵抗は、前記絶縁積層構造内に形成されている、請求項９に記載の電子部品。
【請求項13】
前記絶縁積層構造内に形成された高電圧側の第１配線と、前記絶縁積層構造内に形成された低電圧側の第２配線と、をさらに含み、
前記薄膜抵抗は、前記第１配線および前記第２配線の間に接続されている、請求項１２に記載の電子部品。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、薄膜抵抗およびその製造方法、ならびに、薄膜抵抗を備えた電子部品に関する。
【背景技術】
【0002】
特許文献１は、クロム珪化物からなる薄膜抵抗を備えた電子部品を開示している。薄膜抵抗の抵抗値は、レーザ光を利用したトリミングによって増加方向に調整される。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００５－２３５９９５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一実施形態は、クロム珪化物を含む抵抗層を備える一方で、当該抵抗層の抵抗値未満の抵抗値を有する薄膜抵抗およびその製造方法、ならびに、そのような薄膜抵抗を備えた電子部品を提供する。
【課題を解決するための手段】
【0005】
本発明の一実施形態は、クロム珪化物を含む抵抗層と、クロムの集塊からなり、前記抵抗層に形成されたクロム凝集体と、を含む、薄膜抵抗を提供する。
この薄膜抵抗によれば、クロム珪化物の比抵抗未満の比抵抗を有するクロム凝集体が抵抗層に形成されている。これにより、クロム珪化物を含む抵抗層を備える一方で、当該抵抗層の抵抗値未満の抵抗値を有する薄膜抵抗を提供できる。
この薄膜抵抗によれば、クロム珪化物の比抵抗未満の比抵抗を有するクロム凝集体が抵抗層に形成されている。これにより、クロム珪化物を含む抵抗層を備える一方で、当該抵抗層の抵抗値未満の抵抗値を有する薄膜抵抗を提供できる。
【0006】
本発明の一実施形態は、クロム珪化物を含む抵抗層を用意する工程と、レーザ光を前記抵抗層に照射し、前記抵抗層における前記レーザ光の照射部にクロムを凝集させることにより、クロムの集塊からなるクロム凝集体を前記抵抗層に形成する工程と、を含む、薄膜抵抗の製造方法を提供する。
この薄膜抵抗の製造方法によれば、クロム珪化物の比抵抗未満の比抵抗を有するクロム凝集体が抵抗層に形成される。これにより、クロム珪化物を含む抵抗層を備える一方で、当該抵抗層の抵抗値未満の抵抗値を有する薄膜抵抗を製造し、提供できる。
この薄膜抵抗の製造方法によれば、クロム珪化物の比抵抗未満の比抵抗を有するクロム凝集体が抵抗層に形成される。これにより、クロム珪化物を含む抵抗層を備える一方で、当該抵抗層の抵抗値未満の抵抗値を有する薄膜抵抗を製造し、提供できる。
【0007】
本発明の一実施形態は、主面を有する支持基板と、クロム珪化物を含む抵抗層、および、クロムの集塊からなり、前記抵抗層に形成されたクロム凝集体を含み、前記主面の上に形成された薄膜抵抗と、を含む、電子部品を提供する。
この電子部品によれば、クロム珪化物の比抵抗未満の比抵抗を有するクロム凝集体が抵抗層に形成されている。これにより、クロム珪化物を含む抵抗層を備える一方で、当該抵抗層の抵抗値未満の抵抗値を有する薄膜抵抗を含む電子部品を提供できる。
この電子部品によれば、クロム珪化物の比抵抗未満の比抵抗を有するクロム凝集体が抵抗層に形成されている。これにより、クロム珪化物を含む抵抗層を備える一方で、当該抵抗層の抵抗値未満の抵抗値を有する薄膜抵抗を含む電子部品を提供できる。
【0008】
本発明の一実施形態は、複数の絶縁層が積層された絶縁積層構造と、クロム珪化物を含む抵抗層、および、クロムの集塊からなり、前記抵抗層に形成されたクロム凝集体を含み、前記絶縁積層構造内に形成された薄膜抵抗と、を含む、電子部品を提供する。
この電子部品によれば、クロム珪化物の比抵抗未満の比抵抗を有するクロム凝集体が抵抗層に形成されている。これにより、クロム珪化物を含む抵抗層を備える一方で、当該抵抗層の抵抗値未満の抵抗値を有する薄膜抵抗を含む電子部品を提供できる。
この電子部品によれば、クロム珪化物の比抵抗未満の比抵抗を有するクロム凝集体が抵抗層に形成されている。これにより、クロム珪化物を含む抵抗層を備える一方で、当該抵抗層の抵抗値未満の抵抗値を有する薄膜抵抗を含む電子部品を提供できる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る電子部品１を示す模式的な平面図であって、第１形態例に係る薄膜抵抗３５が組み込まれた形態を示す平面図である。
電子部品１は、導体材料もしくは半導体材料、または、半導体材料の性質等を利用して形成される種々の機能デバイスを含む半導体装置である。電子部品１は、支持基板の一例としての半導体層２を含む。
図１は、本発明の第１実施形態に係る電子部品１を示す模式的な平面図であって、第１形態例に係る薄膜抵抗３５が組み込まれた形態を示す平面図である。
電子部品１は、導体材料もしくは半導体材料、または、半導体材料の性質等を利用して形成される種々の機能デバイスを含む半導体装置である。電子部品１は、支持基板の一例としての半導体層２を含む。
【0011】
半導体層２は、直方体形状に形成されている。半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５Ａ，５Ｂ，５Ｃ，５Ｄを含む。第１主面３は、デバイス形成面である。第１主面３および第２主面４は、それらの法線方向から見た平面視（以下、単に「平面視」という。）において四角形状（この形態では正方形状）に形成されている。
【0012】
半導体層２は、Ｓｉ（シリコン）を含むＳｉ半導体層であってもよい。Ｓｉ半導体層は、Ｓｉ半導体基板およびＳｉエピタキシャル層を含む積層構造を有していてもよい。Ｓｉ半導体層は、Ｓｉ半導体基板からなる単層構造を有していてもよい。
半導体層２は、ＳｉＣ（炭化シリコン）を含むＳｉＣ半導体層であってもよい。ＳｉＣ半導体層は、ＳｉＣ半導体基板およびＳｉＣエピタキシャル層を含む積層構造を有していてもよい。ＳｉＣ半導体層は、ＳｉＣ半導体基板からなる単層構造を有していてもよい。
半導体層２は、ＳｉＣ（炭化シリコン）を含むＳｉＣ半導体層であってもよい。ＳｉＣ半導体層は、ＳｉＣ半導体基板およびＳｉＣエピタキシャル層を含む積層構造を有していてもよい。ＳｉＣ半導体層は、ＳｉＣ半導体基板からなる単層構造を有していてもよい。
【0013】
半導体層２は、化合物半導体材料を含む化合物半導体層であってもよい。化合物半導体層は、化合物半導体基板および化合物半導体エピタキシャル層を含む積層構造を有していてもよい。化合物半導体層は、化合物半導体基板からなる単層構造を有していてもよい。
化合物半導体材料は、III-V族化合物半導体材料であってもよい。半導体層２は、III-V族化合物半導体材料の一例としてのＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）およびＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。
化合物半導体材料は、III-V族化合物半導体材料であってもよい。半導体層２は、III-V族化合物半導体材料の一例としてのＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）およびＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。
【0014】
半導体層２は、デバイス領域６および外側領域７を含む。デバイス領域６は、機能デバイスが形成された領域である。デバイス領域６は、半導体層２の側面５Ａ～５Ｄから内方領域に間隔を空けて設定されている。デバイス領域６は、この形態では平面視においてＬ字形状に形成されている。デバイス領域６の平面形状は、任意であり、図１に示される平面形状に限定されない。
【0015】
機能デバイスは、第１主面３および／または第１主面３の表層部を利用して形成されている。機能デバイスは、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。受動デバイスは、半導体受動デバイスを含んでいてもよい。
受動デバイス（半導体受動デバイス）は、抵抗、コンデンサおよびコイルのうちの少なくとも１つを含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。
受動デバイス（半導体受動デバイス）は、抵抗、コンデンサおよびコイルのうちの少なくとも１つを含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。
【0016】
半導体スイッチングデバイスは、ＢＪＴ（Bipolar Junction Transistor）、ＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）、および、ＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。
機能デバイスは、受動デバイス（半導体受動デバイス）、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも２つが組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。集積回路は、ＳＳＩ（Small Scale Integration）、ＬＳＩ（Large Scale Integration）、ＭＳＩ（Medium Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）またはＵＬＳＩ（Ultra-Very Large Scale Integration）を含んでいてもよい。
機能デバイスは、受動デバイス（半導体受動デバイス）、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも２つが組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。集積回路は、ＳＳＩ（Small Scale Integration）、ＬＳＩ（Large Scale Integration）、ＭＳＩ（Medium Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）またはＵＬＳＩ（Ultra-Very Large Scale Integration）を含んでいてもよい。
【0017】
外側領域７は、デバイス領域６の外側の領域である。外側領域７は、機能デバイスを含まない。外側領域７は、この形態では、側面５Ａ～５Ｄおよびデバイス領域６の間の領域に区画されている。外側領域７は、この形態では、平面視において四角形状に形成されている。外側領域７の配置および平面形状は、任意であり、図１に示される配置および平面形状に限定されない。外側領域７は、平面視において第１主面３の中央部に形成されていてもよい。
【0018】
電子部品１は、抵抗回路１０を含む。この形態では、１つの抵抗回路１０が形成された例について説明するが、複数（２つ以上）の抵抗回路１０が形成されていてもよい。抵抗回路１０は、機能デバイスに電気的に接続されている。
抵抗回路１０は、外側領域７に形成されている。これにより、抵抗回路１０がデバイス領域６に与える電気的な影響を抑制し、デバイス領域６が抵抗回路１０に与える電気的な影響を抑制できる。一例として、デバイス領域６および抵抗回路１０の間の寄生容量を抑制できる。つまり、ノイズの低減およびＱ値の向上を図ることができる。
抵抗回路１０は、外側領域７に形成されている。これにより、抵抗回路１０がデバイス領域６に与える電気的な影響を抑制し、デバイス領域６が抵抗回路１０に与える電気的な影響を抑制できる。一例として、デバイス領域６および抵抗回路１０の間の寄生容量を抑制できる。つまり、ノイズの低減およびＱ値の向上を図ることができる。
【0019】
以下、抵抗回路１０の構造について具体的に説明する。図２は、図１に示すII-II線に沿う断面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、図２に示す領域IIIの拡大図である。図４は、図２に示す領域IVの拡大図である。
図２～図４を参照して、電子部品１は、デバイス領域６および外側領域７において、半導体層２の第１主面３の上に形成された絶縁積層構造１２を含む。絶縁積層構造１２は、複数（この形態では４層）の絶縁層が積層された積層構造を有している。絶縁層の積層数は任意であり、図２に示される積層数に限定されない。絶縁積層構造１２は、４層未満の絶縁層を含んでいてもよいし、５層以上の絶縁層を含んでいてもよい。
図２～図４を参照して、電子部品１は、デバイス領域６および外側領域７において、半導体層２の第１主面３の上に形成された絶縁積層構造１２を含む。絶縁積層構造１２は、複数（この形態では４層）の絶縁層が積層された積層構造を有している。絶縁層の積層数は任意であり、図２に示される積層数に限定されない。絶縁積層構造１２は、４層未満の絶縁層を含んでいてもよいし、５層以上の絶縁層を含んでいてもよい。
【0020】
絶縁積層構造１２は、この形態では、半導体層２の第１主面３側からこの順に積層された第１絶縁層１３、第２絶縁層１４、第３絶縁層１５および第４絶縁層１６を含む。第１～第４絶縁層１３～１６に係る「第１」、「第２」、「第３」および「第４」の用語は、図中の絶縁層を識別するために付したものであり、順列を付することを意図しない。
第１～第４絶縁層１３～１６は、絶縁主面をそれぞれ有している。第１～第４絶縁層１３～１６の絶縁主面は、それぞれ平坦に形成されている。第１～第４絶縁層１３～１６の絶縁主面は、第１主面３に対して平行にそれぞれ延びている。第１～第４絶縁層１３～１６の絶縁主面は、それぞれ研削面であってもよい。第１～第４絶縁層１３～１６の絶縁主面は、研削痕をそれぞれ有していてもよい。
第１～第４絶縁層１３～１６は、絶縁主面をそれぞれ有している。第１～第４絶縁層１３～１６の絶縁主面は、それぞれ平坦に形成されている。第１～第４絶縁層１３～１６の絶縁主面は、第１主面３に対して平行にそれぞれ延びている。第１～第４絶縁層１３～１６の絶縁主面は、それぞれ研削面であってもよい。第１～第４絶縁層１３～１６の絶縁主面は、研削痕をそれぞれ有していてもよい。
【0021】
第１～第４絶縁層１３～１６は、酸化シリコン層および窒化シリコン層を含む積層構造をそれぞれ有していてもよい。この場合、酸化シリコン層の上に窒化シリコン層が形成されていてもよいし、窒化シリコン層の上に酸化シリコン層が形成されていてもよい。
第１～第４絶縁層１３～１６は、酸化シリコン層または窒化シリコン層からなる単層構造をそれぞれ有していてもよい。第１～第４絶縁層１３～１６は、同一種からなる絶縁材料によって形成されていてもよいし、異なる絶縁材料によって形成されていてもよい。第１～第４絶縁層１３～１６は、同一種からなる絶縁材料によって形成されていることが好ましい。第１～第４絶縁層１３～１６は、この形態では、酸化シリコン層からなる単層構造をそれぞれ有している。
第１～第４絶縁層１３～１６は、酸化シリコン層または窒化シリコン層からなる単層構造をそれぞれ有していてもよい。第１～第４絶縁層１３～１６は、同一種からなる絶縁材料によって形成されていてもよいし、異なる絶縁材料によって形成されていてもよい。第１～第４絶縁層１３～１６は、同一種からなる絶縁材料によって形成されていることが好ましい。第１～第４絶縁層１３～１６は、この形態では、酸化シリコン層からなる単層構造をそれぞれ有している。
【0022】
第１～第４絶縁層１３～１６の厚さＴＩは、それぞれ、１００ｎｍ以上３５００ｎｍ以下であってもよい。厚さＴＩは、それぞれ、１００ｎｍ以上５００ｎｍ以下、５００ｎｍ以上１０００ｎｍ以下、１０００ｎｍ以上１５００ｎｍ以下、１５００ｎｍ以上２０００ｎｍ以下、２０００ｎｍ以上２５００ｎｍ以下、２５００ｎｍ以上３０００ｎｍ以下、または、３０００ｎｍ以上３５００ｎｍ以下であってもよい。厚さＴＩは、それぞれ、１００ｎｍ以上１５００ｎｍ以下であることが好ましい。第１～第４絶縁層１３～１６の厚さＴＩは、互いに等しくてもよいし、互いに異なっていてもよい。
【0023】
絶縁積層構造１２は、第１～第４絶縁層１３～１６内に形成された複数の配線を含む。絶縁積層構造１２は、より具体的には、配線回路形成層２１および抵抗回路形成層２２を含む。
配線回路形成層２１は、第１絶縁層１３および第２絶縁層１４を含む。また、配線回路形成層２１は、第１絶縁層１３および第２絶縁層１４に形成された配線回路を含む。配線回路形成層２１の配線回路は、デバイス領域６から外側領域７に引き回されている。配線回路形成層２１の具体的な構造については、後述する。
配線回路形成層２１は、第１絶縁層１３および第２絶縁層１４を含む。また、配線回路形成層２１は、第１絶縁層１３および第２絶縁層１４に形成された配線回路を含む。配線回路形成層２１の配線回路は、デバイス領域６から外側領域７に引き回されている。配線回路形成層２１の具体的な構造については、後述する。
【0024】
抵抗回路形成層２２は、配線回路形成層２１の上に形成されている。抵抗回路形成層２２は、第３絶縁層１５および第４絶縁層１６を含む。また、抵抗回路形成層２２は、第３絶縁層１５および第４絶縁層１６に形成された抵抗回路１０を含む。抵抗回路１０は、配線回路形成層２１の配線回路を介してデバイス領域６（機能デバイス）に電気的に接続されている。
【0025】
図１～図３を参照して、抵抗回路１０は、第１ビア電極２３および第２ビア電極２４を含む。第１ビア電極２３は、第３絶縁層１５に埋め込まれ、第３絶縁層１５の絶縁主面から露出している。第２ビア電極２４は、第１ビア電極２３から間隔を空けて第３絶縁層１５に埋め込まれ、第３絶縁層１５の絶縁主面から露出している。
第１ビア電極２３は、この形態では、平面視において円形状に形成されている。第１ビア電極２３の平面形状は任意である。第１ビア電極２３は、平面視において三角形状、四角形状もしくは六角形状等の多角形状、または、楕円形状に形成されていてもよい。
第１ビア電極２３は、この形態では、平面視において円形状に形成されている。第１ビア電極２３の平面形状は任意である。第１ビア電極２３は、平面視において三角形状、四角形状もしくは六角形状等の多角形状、または、楕円形状に形成されていてもよい。
【0026】
第１ビア電極２３は、第３絶縁層１５の絶縁主面の法線方向に関して、一方側の第１端部２３ａおよび他方側の第２端部２３ｂを含む。第１端部２３ａは、第３絶縁層１５の絶縁主面から露出している。第２端部２３ｂは、第３絶縁層１５内に位置している。第１ビア電極２３は、断面視において第１端部２３ａから第２端部２３ｂに向けて幅が狭まる先細り形状に形成されている。
【0027】
第１端部２３ａは、この形態では、第３絶縁層１５の絶縁主面から第４絶縁層１６に向けて突出した第１突出部２３ｃを含む。第１突出部２３ｃは、第１ビア電極２３の主面および側面によって形成されている。
第１ビア電極２３は、本体層２５およびバリア層２６を含む積層構造を有している。本体層２５は、第３絶縁層１５に埋め込まれている。本体層２５は、タングステン（Ｗ）または銅（Ｃｕ）を含んでいてもよい。本体層２５は、この形態では、タングステン層２７からなる単層構造を有している。
第１ビア電極２３は、本体層２５およびバリア層２６を含む積層構造を有している。本体層２５は、第３絶縁層１５に埋め込まれている。本体層２５は、タングステン（Ｗ）または銅（Ｃｕ）を含んでいてもよい。本体層２５は、この形態では、タングステン層２７からなる単層構造を有している。
【0028】
バリア層２６は、第３絶縁層１５および本体層２５の間に介在されている。バリア層２６は、この形態では、複数の電極層が積層された積層構造を有している。バリア層２６は、この形態では、第３絶縁層１５からこの順に形成されたＴｉ層２８およびＴｉＮ層２９を含む。Ｔｉ層２８は、第３絶縁層１５に接している。ＴｉＮ層２９は、本体層２５に接している。バリア層２６は、Ｔｉ層２８またはＴｉＮ層２９からなる単層構造を有していてもよい。
【0029】
第２ビア電極２４は、この形態では、平面視において円形状に形成されている。第２ビア電極２４の平面形状は任意である。第２ビア電極２４は、平面視において三角形状、四角形状もしくは六角形状等の多角形状、または、楕円形状に形成されていてもよい。
第２ビア電極２４は、第３絶縁層１５の絶縁主面の法線方向に関して、一方側の第１端部２４ａおよび他方側の第２端部２４ｂを含む。第１端部２４ａは、第３絶縁層１５の絶縁主面から露出している。第２端部２４ｂは、第３絶縁層１５内に位置している。第２ビア電極２４は、断面視において第１端部２４ａから第２端部２４ｂに向けて幅が狭まる先細り形状に形成されている。
第２ビア電極２４は、第３絶縁層１５の絶縁主面の法線方向に関して、一方側の第１端部２４ａおよび他方側の第２端部２４ｂを含む。第１端部２４ａは、第３絶縁層１５の絶縁主面から露出している。第２端部２４ｂは、第３絶縁層１５内に位置している。第２ビア電極２４は、断面視において第１端部２４ａから第２端部２４ｂに向けて幅が狭まる先細り形状に形成されている。
【0030】
第１端部２４ａは、この形態では、第３絶縁層１５の絶縁主面から第４絶縁層１６に向けて突出した第２突出部２４ｃを含む。第２突出部２４ｃは、第２ビア電極２４の主面および側面によって形成されている。
第２ビア電極２４は、本体層３０およびバリア層３１を含む積層構造を有している。本体層３０は、第３絶縁層１５に埋め込まれている。本体層３０は、タングステン（Ｗ）または銅（Ｃｕ）を含んでいてもよい。本体層３０は、この形態では、タングステン層３２からなる単層構造を有している。
第２ビア電極２４は、本体層３０およびバリア層３１を含む積層構造を有している。本体層３０は、第３絶縁層１５に埋め込まれている。本体層３０は、タングステン（Ｗ）または銅（Ｃｕ）を含んでいてもよい。本体層３０は、この形態では、タングステン層３２からなる単層構造を有している。
【0031】
バリア層３１は、第３絶縁層１５および本体層３０の間に介在されている。バリア層３１は、この形態では、複数の電極層が積層された積層構造を有している。バリア層３１は、この形態では、第３絶縁層１５からこの順に形成されたＴｉ層３３およびＴｉＮ層３４を含む。Ｔｉ層３３は、第３絶縁層１５に接している。ＴｉＮ層３４は、本体層３０に接している。バリア層３１は、Ｔｉ層３３またはＴｉＮ層３４からなる単層構造を有していてもよい。
【0032】
図２～図４を参照して、抵抗回路１０は、絶縁積層構造１２内に形成された薄膜抵抗３５を含む。薄膜抵抗３５は、抵抗回路形成層２２に形成されている。つまり、薄膜抵抗３５は、第１主面３の上に形成されている。薄膜抵抗３５は、より具体的には、第１主面３から絶縁積層構造１２の積層方向に間隔を空けて形成されている。
薄膜抵抗３５は、外側領域７に形成されている。これにより、薄膜抵抗３５がデバイス領域６に与える電気的な影響を抑制し、デバイス領域６が薄膜抵抗３５に与える電気的な影響を抑制できる。一例として、デバイス領域６および薄膜抵抗３５の間の寄生容量を抑制できる。つまり、ノイズの低減およびＱ値の向上を図ることができる。
薄膜抵抗３５は、外側領域７に形成されている。これにより、薄膜抵抗３５がデバイス領域６に与える電気的な影響を抑制し、デバイス領域６が薄膜抵抗３５に与える電気的な影響を抑制できる。一例として、デバイス領域６および薄膜抵抗３５の間の寄生容量を抑制できる。つまり、ノイズの低減およびＱ値の向上を図ることができる。
【0033】
薄膜抵抗３５は、より具体的には、第３絶縁層１５および第４絶縁層１６の間の領域に介在されている。薄膜抵抗３５は、第３絶縁層１５の絶縁主面の上に膜状に形成されている。薄膜抵抗３５は、第３絶縁層１５の絶縁主面を専有している。第３絶縁層１５の絶縁主面の上には、デバイス領域６および外側領域７において薄膜抵抗３５以外の膜状または層状の配線は形成されていない。第３絶縁層１５は、薄膜抵抗３５を形成するために設けられている。
【0034】
図５は、薄膜抵抗３５を示す平面図である。図６は、図５に示すVI-VI線に沿う断面図である。図７は、クロム凝集体３７が形成された領域を拡大して示す模式的な断面図である。図８は、トリミング痕３８が形成された領域を拡大して示す模式的な断面図である。
図５および図６を参照して、薄膜抵抗３５は、第１ビア電極２３および第２ビア電極２４に跨るように形成されている。これにより、薄膜抵抗３５は、第１ビア電極２３および第２ビア電極２４に電気的に接続されている。薄膜抵抗３５は、この形態では、平面視において四角形状（より具体的には長方形状）に形成されている。薄膜抵抗３５の平面形状は、任意であり、四角形状に限定されない。
図５および図６を参照して、薄膜抵抗３５は、第１ビア電極２３および第２ビア電極２４に跨るように形成されている。これにより、薄膜抵抗３５は、第１ビア電極２３および第２ビア電極２４に電気的に接続されている。薄膜抵抗３５は、この形態では、平面視において四角形状（より具体的には長方形状）に形成されている。薄膜抵抗３５の平面形状は、任意であり、四角形状に限定されない。
【0035】
薄膜抵抗３５は、一方側の第１端部３５ａ、他方側の第２端部３５ｂ、ならびに、第１端部３５ａおよび第２端部３５ｂを接続する接続部３５ｃを含む。第１端部３５ａは、第１ビア電極２３を被覆している。第１端部３５ａは、より具体的には、第１ビア電極２３の第１端部２３ａ（第１突出部２３ｃ）を被覆している。第１端部３５ａは、第１ビア電極２３の主面および側面に沿って膜状に形成されている。
【0036】
第２端部３５ｂは、第２ビア電極２４を被覆している。第２端部３５ｂは、より具体的には、第２ビア電極２４の第１端部２４ａ（第２突出部２４ｃ）を被覆している。第２端部３５ｂは、第２ビア電極２４の主面および側面に沿って膜状に形成されている。
接続部３５ｃは、第１端部３５ａおよび第２端部３５ｂの間の領域を帯状に延びている。接続部３５ｃは、この形態では、第１端部３５ａおよび第２端部３５ｂを結ぶ直線に沿って帯状に延びている。第１端部３５ａ、第２端部３５ｂおよび接続部３５ｃは、この形態では、一様な幅で形成されている。
接続部３５ｃは、第１端部３５ａおよび第２端部３５ｂの間の領域を帯状に延びている。接続部３５ｃは、この形態では、第１端部３５ａおよび第２端部３５ｂを結ぶ直線に沿って帯状に延びている。第１端部３５ａ、第２端部３５ｂおよび接続部３５ｃは、この形態では、一様な幅で形成されている。
【0037】
薄膜抵抗３５は、クロム珪化物を含む抵抗層３６、および、クロムの集塊からなり、抵抗層３６に形成されたクロム凝集体３７を含む。抵抗層３６は、この形態では、結晶化したクロム珪化物を含む。抵抗層３６は、いわゆる、金属珪化物薄膜抵抗である。金属珪化物薄膜抵抗からなる抵抗層３６によれば、導電性ポリシリコン等と異なり、薄膜化および平面面積の縮小を適切に図ることができる。
【0038】
これにより、平坦性を確保しながら、第３絶縁層１５および第４絶縁層１６の間の領域に抵抗層３６を適切に介在させることができる。また、抵抗層３６の平面面積を適切に縮小できるから、デザインルールを緩和できる。これにより、抵抗層３６を外側領域７に適切に配置できる。よって、抵抗層３６およびデバイス領域６の相互間における電気的影響を適切に抑制できる。
【0039】
抵抗層３６は、クロム珪化物の一例として、ＣｒＳｉ、ＣｒＳｉ２、ＣｒＳｉＮおよびＣｒＳｉＯのうちの少なくとも１種を含んでいてもよい。ＣｒＳｉＮは、クロム窒化物でもある。ＣｒＳｉＯは、クロム酸化物でもある。抵抗層３６は、この形態では、ＣｒＳｉからなる。
抵抗層３６は、１μｍ以下の厚さＴＲを有している。厚さＴＲは、５００ｎｍ以下であることが好ましい。厚さＴＲは、０．１ｎｍ以上１００ｎｍ以下であることがさらに好ましい。厚さＴＲは、０．１ｎｍ以上５ｎｍ以下、５ｎｍ以上１０ｎｍ以下、１０ｎｍ以上２０ｎｍ以下、２０ｎｍ以上４０ｎｍ以下、４０ｎｍ以上６０ｎｍ以下、６０ｎｍ以上８０ｎｍ以下、または、８０ｎｍ以上１００ｎｍ以下であってもよい。厚さＴＲは、１ｎｍ以上５ｎｍ以下であることが最も好ましい。
抵抗層３６は、１μｍ以下の厚さＴＲを有している。厚さＴＲは、５００ｎｍ以下であることが好ましい。厚さＴＲは、０．１ｎｍ以上１００ｎｍ以下であることがさらに好ましい。厚さＴＲは、０．１ｎｍ以上５ｎｍ以下、５ｎｍ以上１０ｎｍ以下、１０ｎｍ以上２０ｎｍ以下、２０ｎｍ以上４０ｎｍ以下、４０ｎｍ以上６０ｎｍ以下、６０ｎｍ以上８０ｎｍ以下、または、８０ｎｍ以上１００ｎｍ以下であってもよい。厚さＴＲは、１ｎｍ以上５ｎｍ以下であることが最も好ましい。
【0040】
抵抗層３６のシート抵抗値ＲＴは、１００Ω／□以上５００００Ω／□以下であってもよい。シート抵抗値ＲＴは、１００Ω／□以上５０００Ω／□以下、５０００Ω／□以上１００００Ω／□以下、１００００Ω／□以上１５０００Ω／□以下、１５０００Ω／□以上２００００Ω／□以下、２００００Ω／□以上２５０００Ω／□以下、２５０００Ω／□以上３００００Ω／□以下、３００００Ω／□以上３５０００Ω／□以下、３５０００Ω／□以上４００００Ω／□以下、４００００Ω／□以上４５０００Ω／□以下、または、４５０００Ω／□以上５００００Ω／□以下であってもよい。
【0041】
抵抗層３６の総重量に対するクロムの含有量は、５重量％以上５０重量％以下であってもよい。Ｃｒの含有量は、５重量％以上１０重量％以下、１０重量％以上２０重量％以下、２０重量％以上３０重量％以下、３０重量％以上４０重量％以下、または、４０重量％５０重量％以下であってもよい。
図５～図７を参照して、クロム凝集体３７は、抵抗層３６の任意の領域に不規則に複数形成されている。図５および図６では、クロム凝集体３７が形成された領域がクロスハッチングによって示されている。クロム凝集体３７は、クロムからなる。クロム凝集体３７は、微量のシリコンを含んでいてもよい。クロム凝集体３７は、抵抗層３６の比抵抗ρ１未満の比抵抗ρ２（ρ２＜ρ１）を有している。
図５～図７を参照して、クロム凝集体３７は、抵抗層３６の任意の領域に不規則に複数形成されている。図５および図６では、クロム凝集体３７が形成された領域がクロスハッチングによって示されている。クロム凝集体３７は、クロムからなる。クロム凝集体３７は、微量のシリコンを含んでいてもよい。クロム凝集体３７は、抵抗層３６の比抵抗ρ１未満の比抵抗ρ２（ρ２＜ρ１）を有している。
【0042】
クロム凝集体３７は、抵抗層３６に電気的に接続されている。クロム凝集体３７は、抵抗層３６に直列接続されていてもよいし、抵抗層３６に並列接続されていてもよい。複数のクロム凝集体３７は、互いに直接接続されていてもよいし、抵抗層３６を介して互いに電気的に接続されていてもよい。複数のクロム凝集体３７は、互いに電気的に接続されることにより、抵抗層３６内において全体として抵抗層３６の抵抗値未満の抵抗値を有する低抵抗領域３７ａを形成している。
【0043】
抵抗層３６の抵抗値は、クロム凝集体３７によって低下される。抵抗層３６の抵抗値は、抵抗層３６内に占めるクロム凝集体３７の割合が調整されることにより、減少方向に調整される。抵抗層３６内に占めるクロム凝集体３７の割合を増加させることにより、抵抗層３６の抵抗値をクロムの抵抗値に近づけることができる。これとは反対に、抵抗層３６内に占めるクロム凝集体３７の割合を減少させることにより、抵抗層３６の抵抗値を、クロム珪化物の抵抗値に近づけることができる。
【0044】
クロム凝集体３７は、クロム珪化物が溶融し、再度硬化するときにクロム珪化物に含まれるクロムが凝集することによって形成されている。クロム凝集体３７は、この形態では、レーザ光を抵抗層３６に照射し、抵抗層３６におけるレーザ光の照射部にクロムを凝集させることによって形成されている。
レーザ光の照射前後において、抵抗層３６の平面面積および厚さＴＲは殆ど変化しない。レーザ照射法によれば、抵抗層３６のサイズを維持しながら、クロム凝集体３７を形成できる。また、レーザ照射法によれば、抵抗層３６内に占めるクロム凝集体３７の割合を適切に制御できる。これにより、抵抗層３６の抵抗値を柔軟に減少方向に調整できる。
レーザ光の照射前後において、抵抗層３６の平面面積および厚さＴＲは殆ど変化しない。レーザ照射法によれば、抵抗層３６のサイズを維持しながら、クロム凝集体３７を形成できる。また、レーザ照射法によれば、抵抗層３６内に占めるクロム凝集体３７の割合を適切に制御できる。これにより、抵抗層３６の抵抗値を柔軟に減少方向に調整できる。
【0045】
複数のクロム凝集体３７は、抵抗層３６の全域に形成されていてもよいし、抵抗層３６の一部の領域に形成されていてもよい。ただし、抵抗層３６の全域に複数のクロム凝集体３７を形成する場合、抵抗層３６の全域にレーザ光を照射する必要があるため、製造時間が増加する。また、抵抗層３６の全域に複数のクロム凝集体３７を形成する場合には、クロムからなる薄膜抵抗３５を形成する方が合理的である。したがって、複数のクロム凝集体３７は、抵抗層３６の一部が残存する態様で形成されることが好ましい。
【0046】
一例として、複数のクロム凝集体３７は、抵抗層３６において０％を超えて５０％以下の領域に形成されることが好ましい。複数のクロム凝集体３７は、抵抗層３６において、０％を超えて５％以下の領域、５％以上１０％以下の領域、１０％以上１５％以下の領域、１５％以上２０％以下の領域、２０％以上３０％以下の領域、３０％以上４０％以下の領域、または、４０％以上５０％以下の領域に形成されていてもよい。これらの場合、製造遅延を抑制しながら、抵抗層３６の抵抗値を減少方向に適切に微調整できる。
【0047】
別の例として、複数のクロム凝集体３７は、抵抗層３６の抵抗値が０％を超えて５０％以下の範囲で減少するように形成されてもよい。複数のクロム凝集体３７は、抵抗層３６の抵抗値が、０％を超えて５％以下、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、２０％以上３０％以下、３０％以上４０％以下、または、４０％以上５０％以下の範囲で減少するように形成されてもよい。これらの場合、製造遅延を抑制しながら、抵抗層３６の抵抗値を減少方向に適切に微調整できる。
【0048】
薄膜抵抗３５は、粒状または層状（膜状）に形成された１つまたは複数のクロム凝集体３７を含む。薄膜抵抗３５は、複数のクロム凝集体３７が互いに連なった１つまたは複数の層状（膜状）のクロム凝集体３７を含んでいてもよい。薄膜抵抗３５は、抵抗層３６の厚さＴＲを超える幅ＷＣ（ＴＲ＜ＴＣ）を有する１つまたは複数のクロム凝集体３７を含む。
【0049】
薄膜抵抗３５は、抵抗層３６の厚さＴＲ未満の厚さＴＣ（ＴＣ＜ＴＲ）を有する１つまたは複数のクロム凝集体３７を含んでいてもよい。薄膜抵抗３５は、抵抗層３６の厚さＴＲを超える厚さＴＣ（ＴＲ＜ＴＣ）を有する１つまたは複数のクロム凝集体３７を含んでいてもよい。
薄膜抵抗３５は、抵抗層３６の下面および上面から露出する１つまたは複数のクロム凝集体３７を含んでいてもよい。薄膜抵抗３５は、抵抗層３６の下面または上面から部分的に露出する１つまたは複数のクロム凝集体３７を含んでいてもよい。薄膜抵抗３５は、抵抗層３６によって全域が被覆された１つまたは複数のクロム凝集体３７を含んでいてもよい。
薄膜抵抗３５は、抵抗層３６の下面および上面から露出する１つまたは複数のクロム凝集体３７を含んでいてもよい。薄膜抵抗３５は、抵抗層３６の下面または上面から部分的に露出する１つまたは複数のクロム凝集体３７を含んでいてもよい。薄膜抵抗３５は、抵抗層３６によって全域が被覆された１つまたは複数のクロム凝集体３７を含んでいてもよい。
【0050】
図５、図６および図８を参照して、薄膜抵抗３５は、抵抗層３６に形成されたトリミング痕３８を含む。図５および図６では、トリミング痕３８がドット状のハッチングによって示されている。
トリミング痕３８は、抵抗層３６（クロム珪化物）の一部が消失した領域である。トリミング痕３８は、より具体的には、抵抗層３６（クロム珪化物）の一部がレーザ照射法によって消失したレーザ加工痕である。
トリミング痕３８は、抵抗層３６（クロム珪化物）の一部が消失した領域である。トリミング痕３８は、より具体的には、抵抗層３６（クロム珪化物）の一部がレーザ照射法によって消失したレーザ加工痕である。
【0051】
トリミング痕３８は、この形態では、抵抗層３６（接続部３５ｃ）においてクロム凝集体３７が形成された領域（低抵抗領域３７ａ）から間隔を空けて形成されている。トリミング痕３８は、第１端部３５ａおよび第２端部３５ｂのいずれか一方または双方に形成されていてもよい。
トリミング痕３８は、抵抗層３６が延びる方向に交差する方向に延びている。トリミング痕３８は、この形態では、抵抗層３６が延びる方向に直交する方向に延びている。トリミング痕３８は、抵抗層３６が延びる方向に延びていてもよい。
トリミング痕３８は、抵抗層３６が延びる方向に交差する方向に延びている。トリミング痕３８は、この形態では、抵抗層３６が延びる方向に直交する方向に延びている。トリミング痕３８は、抵抗層３６が延びる方向に延びていてもよい。
【0052】
トリミング痕３８は、抵抗層３６から間隔を空けて不規則に形成された複数の導電性残渣物３９ａを含む。複数の導電性残渣物３９ａは、抵抗層３６から分離した部分である。複数の導電性残渣物３９ａは、より具体的には、レーザ照射法によって抵抗層３６から脱離された部分である。複数の導電性残渣物３９ａは、抵抗層３６から電気的に絶縁されている。
【0053】
トリミング痕３８は、複数の導電性残渣物３９ａを被覆する絶縁物３９ｂを含む。絶縁物３９ｂは、抵抗層３６および導電性残渣物３９ａの間に介在している。絶縁物３９ｂは、複数の導電性残渣物３９ａの間に介在している。
絶縁物３９ｂは、この形態では、酸化シリコンを含む。絶縁物３９ｂは、クロム珪化物のシリコンに起因して形成された酸化シリコンを含んでいてもよいし、後述する保護層４０の一部を含んでいてもよい。絶縁物３９ｂによって、抵抗層３６および複数の導電性残渣物３９ａの間の絶縁性が高められる。
絶縁物３９ｂは、この形態では、酸化シリコンを含む。絶縁物３９ｂは、クロム珪化物のシリコンに起因して形成された酸化シリコンを含んでいてもよいし、後述する保護層４０の一部を含んでいてもよい。絶縁物３９ｂによって、抵抗層３６および複数の導電性残渣物３９ａの間の絶縁性が高められる。
【0054】
抵抗層３６の抵抗値は、トリミング痕３８の個数、形状、長さ、配置等によって増加方向に調整される。抵抗層３６の抵抗値は、クロム凝集体３７およびトリミング痕３８の組み合わせによって、減少方向および増加方向の双方向に調整される。これにより、薄膜抵抗３５の抵抗値を適切に調整できる。トリミング痕３８は必ずしも形成されている必要はない。したがって、トリミング痕３８を有さない抵抗層３６が形成されてもよい。
【0055】
薄膜抵抗３５は、種々の形態を取り得る。以下、図９Ａ～図９Ｆを参照して、薄膜抵抗３５の他の形態例について説明する。
図９Ａは、第２形態例に係る薄膜抵抗３５を示す平面図である。以下では、図１～図８において述べた構造に対応する構造については同一の参照符号を付して説明を省略する。図９Ａを参照して、薄膜抵抗３５は、平面視において抵抗層３６においてクロム凝集体３７を含む領域（低抵抗領域３７ａ）に重なるトリミング痕３８を有していてもよい。
図９Ａは、第２形態例に係る薄膜抵抗３５を示す平面図である。以下では、図１～図８において述べた構造に対応する構造については同一の参照符号を付して説明を省略する。図９Ａを参照して、薄膜抵抗３５は、平面視において抵抗層３６においてクロム凝集体３７を含む領域（低抵抗領域３７ａ）に重なるトリミング痕３８を有していてもよい。
【0056】
この形態では、トリミング痕３８の全部が、クロム凝集体３７を含む領域（低抵抗領域３７ａ）に形成されている。トリミング痕３８の一部が、クロム凝集体３７を含む領域（低抵抗領域３７ａ）に位置していてもよい。つまり、クロム凝集体３７を含む領域（低抵抗領域３７ａ）を横切るトリミング痕３８が形成されていてもよい。
図９Ｂは、第３形態例に係る薄膜抵抗３５を示す平面図である。以下では、図１～図８において述べた構造に対応する構造については同一の参照符号を付して説明を省略する。図９Ｂを参照して、複数のトリミング痕３８を含む薄膜抵抗３５が形成されてもよい。
図９Ｂは、第３形態例に係る薄膜抵抗３５を示す平面図である。以下では、図１～図８において述べた構造に対応する構造については同一の参照符号を付して説明を省略する。図９Ｂを参照して、複数のトリミング痕３８を含む薄膜抵抗３５が形成されてもよい。
【0057】
複数のトリミング痕３８は、接続部３５ｃが延びる方向に交差する方向にそれぞれ延びている。複数のトリミング痕３８は、この形態では、接続部３５ｃが延びる方向に直交する方向にそれぞれ延びている。複数のトリミング痕３８は、この形態では、１つまたは複数（この形態では３つ）の第１トリミング痕３８Ａおよび１つまたは複数（この形態では３つ）の第２トリミング痕３８Ｂを含む。
【0058】
複数の第１トリミング痕３８Ａは、接続部３５ｃにおいて長手方向に沿って延びる一方の辺に間隔を空けて形成されている。複数の第２トリミング痕３８Ｂは、接続部３５ｃにおいて長手方向に沿って延びる他方の辺に間隔を空けて形成されている。複数の第２トリミング痕３８Ｂは、長手方向に沿って複数の第１トリミング痕３８Ａと交互に形成されている。これにより、薄膜抵抗３５は、平面視において全体として葛折り状に形成されている。
【0059】
図９Ｃは、第４形態例に係る薄膜抵抗３５を示す平面図である。以下では、図１～図８において述べた構造に対応する構造については同一の参照符号を付して説明を省略する。図９Ｃを参照して、異なる幅をそれぞれ有する第１端部３５ａ、第２端部３５ｂおよび接続部３５ｃを含む薄膜抵抗３５が形成されてもよい。
第１端部３５ａは、より具体的には、接続部３５ｃとは異なる幅で形成されている。第２端部３５ｂは、接続部３５ｃとは異なる幅で形成されている。第２端部３５ｂは、この形態では、第１端部３５ａと等しい幅で形成されている。第２端部３５ｂは、第１端部３５ａとは異なる幅で形成されていてもよい。接続部３５ｃは、第１端部３５ａの幅および第２端部３５ｂの幅よりも狭い幅を有している。
第１端部３５ａは、より具体的には、接続部３５ｃとは異なる幅で形成されている。第２端部３５ｂは、接続部３５ｃとは異なる幅で形成されている。第２端部３５ｂは、この形態では、第１端部３５ａと等しい幅で形成されている。第２端部３５ｂは、第１端部３５ａとは異なる幅で形成されていてもよい。接続部３５ｃは、第１端部３５ａの幅および第２端部３５ｂの幅よりも狭い幅を有している。
【0060】
第１端部３５ａは、この形態では、平面視において四角形状（この形態では正方形状）に形成されている。第１端部３５ａの平面形状は任意である。第１端部３５ａは、平面視において三角形状、六角形状等の多角形状に形成されていてもよい。第１端部３５ａは、平面視において円形状または楕円形状に形成されていてもよい。
第２端部３５ｂは、平面視において四角形状（この形態では正方形状）に形成されている。第２端部３５ｂの平面形状は任意である。第２端部３５ｂは、平面視において三角形状、六角形状等の多角形状に形成されていてもよい。第２端部３５ｂは、平面視において円形状または楕円形状に形成されていてもよい。
第２端部３５ｂは、平面視において四角形状（この形態では正方形状）に形成されている。第２端部３５ｂの平面形状は任意である。第２端部３５ｂは、平面視において三角形状、六角形状等の多角形状に形成されていてもよい。第２端部３５ｂは、平面視において円形状または楕円形状に形成されていてもよい。
【0061】
図９Ｄは、第５形態例に係る薄膜抵抗３５を示す平面図である。以下では、図１～図８において述べた構造に対応する構造については同一の参照符号を付して説明を省略する。図９Ｄを参照して、異なる幅をそれぞれ有する第１端部３５ａ、第２端部３５ｂおよび接続部３５ｃを含む薄膜抵抗３５が形成されてもよい。
第１端部３５ａは、接続部３５ｃとは異なる幅で形成されている。第２端部３５ｂは、接続部３５ｃとは異なる幅で形成されている。第２端部３５ｂは、この形態では、第１端部３５ａと等しい幅で形成されている。第２端部３５ｂは、第１端部３５ａとは異なる幅で形成されていてもよい。
第１端部３５ａは、接続部３５ｃとは異なる幅で形成されている。第２端部３５ｂは、接続部３５ｃとは異なる幅で形成されている。第２端部３５ｂは、この形態では、第１端部３５ａと等しい幅で形成されている。第２端部３５ｂは、第１端部３５ａとは異なる幅で形成されていてもよい。
【0062】
接続部３５ｃは、第１端部３５ａの幅および第２端部３５ｂの幅よりも狭い幅を有している。接続部３５ｃは、この形態では、平面視において第１端部３５ａおよび第２端部３５ｂの間の領域を葛折り状に延びている。
第１端部３５ａは、この形態では、平面視において四角形状（この形態では正方形状）に形成されている。第１端部３５ａの平面形状は任意である。第１端部３５ａは、平面視において三角形状、六角形状等の多角形状に形成されていてもよい。第１端部３５ａは、平面視において円形状または楕円形状に形成されていてもよい。
第１端部３５ａは、この形態では、平面視において四角形状（この形態では正方形状）に形成されている。第１端部３５ａの平面形状は任意である。第１端部３５ａは、平面視において三角形状、六角形状等の多角形状に形成されていてもよい。第１端部３５ａは、平面視において円形状または楕円形状に形成されていてもよい。
【0063】
第２端部３５ｂは、平面視において四角形状（この形態では正方形状）に形成されている。第２端部３５ｂの平面形状は任意である。第２端部３５ｂは、平面視において三角形状、六角形状等の多角形状に形成されていてもよい。第２端部３５ｂは、平面視において円形状または楕円形状に形成されていてもよい。
図９Ｅは、第６形態例に係る薄膜抵抗３５を示す平面図である。以下では、図１～図８において述べた構造に対応する構造については同一の参照符号を付して説明を省略する。図９Ｆを参照して、第１端部３５ａ、第２端部３５ｂおよび接続部３５ｃに加えて、引き出し部３５ｄをさらに含む薄膜抵抗３５が形成されてもよい。
図９Ｅは、第６形態例に係る薄膜抵抗３５を示す平面図である。以下では、図１～図８において述べた構造に対応する構造については同一の参照符号を付して説明を省略する。図９Ｆを参照して、第１端部３５ａ、第２端部３５ｂおよび接続部３５ｃに加えて、引き出し部３５ｄをさらに含む薄膜抵抗３５が形成されてもよい。
【0064】
引き出し部３５ｄは、接続部３５ｃから、接続部３５ｃが延びる方向に交差する方向に引き出されている。引き出し部３５ｄは、より具体的には、接続部３５ｃが延びる方向に直交する方向に引き出されている。引き出し部３５ｄは、この形態では、平面視において四角形状に形成されている。
引き出し部３５ｄは、トリミング痕３８が形成される領域である。この形態では、１つのトリミング痕３８が、引き出し部３５ｄに形成されている。複数のトリミング痕３８が、引き出し部３５ｄに形成されていてもよい。トリミング痕３８を有さない引き出し部３５ｄが形成されていてもよい。
引き出し部３５ｄは、トリミング痕３８が形成される領域である。この形態では、１つのトリミング痕３８が、引き出し部３５ｄに形成されている。複数のトリミング痕３８が、引き出し部３５ｄに形成されていてもよい。トリミング痕３８を有さない引き出し部３５ｄが形成されていてもよい。
【0065】
クロム凝集体３７は、接続部３５ｃおよび／または引き出し部３５ｄに形成されていてもよい。図９Ｅでは、クロム凝集体３７が接続部３５ｃおよび引き出し部３５ｄに形成された例が示されている。
図９Ｆは、第７形態例に係る薄膜抵抗３５を示す平面図である。以下では、図１～図８において述べた構造に対応する構造については同一の参照符号を付して説明を省略する。図９Ｆを参照して、複数（この形態では、２つ）の第１ビア電極２３および複数（この形態では、２つ）の第２ビア電極２４に電気的に接続された薄膜抵抗３５が形成されてもよい。つまり、抵抗回路１０は、複数の第１ビア電極２３および複数の第２ビア電極２４を含んでいてもよい。
図９Ｆは、第７形態例に係る薄膜抵抗３５を示す平面図である。以下では、図１～図８において述べた構造に対応する構造については同一の参照符号を付して説明を省略する。図９Ｆを参照して、複数（この形態では、２つ）の第１ビア電極２３および複数（この形態では、２つ）の第２ビア電極２４に電気的に接続された薄膜抵抗３５が形成されてもよい。つまり、抵抗回路１０は、複数の第１ビア電極２３および複数の第２ビア電極２４を含んでいてもよい。
【0066】
第１ビア電極２３の個数および第２ビア電極２４の個数は、任意である。第１ビア電極２３の個数および第２ビア電極２４の個数は、互いに異なっていてもよい。第１ビア電極２３の個数は、第２ビア電極２４の個数未満であってもよい。
第１ビア電極２３の個数は、第２ビア電極２４の個数を超えていてもよい。１つの第１ビア電極２３が形成されている一方で、複数の第２ビア電極２４が形成されていてもよい。複数の第１ビア電極２３が形成されている一方で、１つの第２ビア電極２４が形成されていてもよい。
第１ビア電極２３の個数は、第２ビア電極２４の個数を超えていてもよい。１つの第１ビア電極２３が形成されている一方で、複数の第２ビア電極２４が形成されていてもよい。複数の第１ビア電極２３が形成されている一方で、１つの第２ビア電極２４が形成されていてもよい。
【0067】
第１形態例、第２形態例、第３形態例、第４形態例、第５形態例、第６形態例、第７形態例に係る薄膜抵抗３５の特徴は、それらの間で任意の態様および任意の形態で組み合わされることができる。第１～第７形態例に係る薄膜抵抗３５の特徴のうちの少なくとも２つの特徴が組み合わされた形態を有する薄膜抵抗３５が採用されてもよい。たとえば、第７形態例に係る薄膜抵抗３５の特徴が、第１～第６形態例に係る薄膜抵抗３５に組み込まれてもよい。
【0068】
図２～図４を再度参照して、抵抗回路１０は、薄膜抵抗３５を被覆する保護層４０を含む。保護層４０は、第３絶縁層１５および第４絶縁層１６の間の領域に介在し、薄膜抵抗３５を被覆している。保護層４０は、より具体的には、抵抗層３６の露出面およびクロム凝集体３７の露出面に沿って膜状に形成されている。
保護層４０は、さらに、トリミング痕３８を被覆している。保護層４０は、トリミング痕３８において、導電性残渣物３９ａを被覆していてもよい。保護層４０は、トリミング痕３８において絶縁物３９ｂの一部または全部を形成していてもよい。
保護層４０は、さらに、トリミング痕３８を被覆している。保護層４０は、トリミング痕３８において、導電性残渣物３９ａを被覆していてもよい。保護層４０は、トリミング痕３８において絶縁物３９ｂの一部または全部を形成していてもよい。
【0069】
保護層４０は、抵抗層３６（薄膜抵抗３５）の平面形状に整合する平面形状を有している。保護層４０は、抵抗層３６の側面に連なる側面を有していてもよい。保護層４０の側面は、抵抗層３６の側面に面一に形成されていてもよい。
保護層４０は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。この場合、酸化シリコン層の上に窒化シリコン層が形成されていてもよいし、窒化シリコン層の上に酸化シリコン層が形成されていてもよい。保護層４０は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。保護層４０は、この形態では、酸化シリコン層からなる単層構造を有している。
保護層４０は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。この場合、酸化シリコン層の上に窒化シリコン層が形成されていてもよいし、窒化シリコン層の上に酸化シリコン層が形成されていてもよい。保護層４０は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。保護層４０は、この形態では、酸化シリコン層からなる単層構造を有している。
【0070】
保護層４０の厚さは、１ｎｍ以上５μｍ以下であってもよい。保護層４０の厚さは、１ｎｍ以上１０ｎｍ以下、１０ｎｍ以上５０ｎｍ以下、５０ｎｍ以上１００ｎｍ以下、１００ｎｍ以上２００ｎｍ以下、２００ｎｍ以上４００ｎｍ以下、４００ｎｍ以上６００ｎｍ以下、６００ｎｍ以上８００ｎｍ以下、または、８００ｎｍ以上１μｍ以下であってもよい。
【0071】
保護層４０の厚さは、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。
保護層４０の厚さは、抵抗層３６の厚さＴＲ以上であることが好ましい。抵抗層３６の厚さＴＲ以上の厚さを有する保護層４０によれば、抵抗層３６に形成された隆起を適切に埋めることができる。
保護層４０の厚さは、抵抗層３６の厚さＴＲ以上であることが好ましい。抵抗層３６の厚さＴＲ以上の厚さを有する保護層４０によれば、抵抗層３６に形成された隆起を適切に埋めることができる。
【0072】
抵抗回路１０は、第１下側配線層４１および第２下側配線層４２を含む。第１下側配線層４１は、第３絶縁層１５内に形成されている。第１下側配線層４１は、より具体的には、配線回路形成層２１（第２絶縁層１４）の上に形成され、第３絶縁層１５によって被覆されている。第１下側配線層４１は、第１ビア電極２３を介して薄膜抵抗３５に電気的に接続されている。
【0073】
第２下側配線層４２は、第３絶縁層１５内に形成されている。第２下側配線層４２は、より具体的には、配線回路形成層２１（第２絶縁層１４）の上に形成され、第３絶縁層１５によって被覆されている。第２下側配線層４２は、第１下側配線層４１から間隔を空けて形成されている。第２下側配線層４２は、第２ビア電極２４を介して薄膜抵抗３５に電気的に接続されている。
【0074】
これにより、薄膜抵抗３５は、第１下側配線層４１および第２下側配線層４２に直列接続されている。薄膜抵抗３５は、平面視において第１下側配線層４１および第２下側配線層４２を結ぶライン上に形成されている。薄膜抵抗３５は、この形態では、平面視において第１下側配線層４１および第２下側配線層４２の間の領域を直線状に延びている。
第１下側配線層４１および第２下側配線層４２は、第１厚さＴＬ１をそれぞれ有している。第１厚さＴＬ１は、１００ｎｍ以上３０００ｎｍ以下であってもよい。第１厚さＴＬ１は、それぞれ、１００ｎｍ以上５００ｎｍ以下、５００ｎｍ以上１０００ｎｍ以下、１０００ｎｍ以上１５００ｎｍ以下、１５００ｎｍ以上２０００ｎｍ以下、２０００ｎｍ以上２５００ｎｍ以下、または、２５００ｎｍ以上３０００ｎｍ以下であってもよい。
第１下側配線層４１および第２下側配線層４２は、第１厚さＴＬ１をそれぞれ有している。第１厚さＴＬ１は、１００ｎｍ以上３０００ｎｍ以下であってもよい。第１厚さＴＬ１は、それぞれ、１００ｎｍ以上５００ｎｍ以下、５００ｎｍ以上１０００ｎｍ以下、１０００ｎｍ以上１５００ｎｍ以下、１５００ｎｍ以上２０００ｎｍ以下、２０００ｎｍ以上２５００ｎｍ以下、または、２５００ｎｍ以上３０００ｎｍ以下であってもよい。
【0075】
第１厚さＴＬ１は、１００ｎｍ以上１５００ｎｍ以下であることが好ましい。第１下側配線層４１の第１厚さＴＬ１および第２下側配線層４２の第１厚さＴＬ１は、互いに異なっていてもよい。第１下側配線層４１の第１厚さＴＬ１および第２下側配線層４２の第１厚さＴＬ１は、互いに等しいことが好ましい。
図３を参照して、第１下側配線層４１は、一方側の第１端部４１ａ、他方側の第２端部４１ｂ、ならびに、第１端部４１ａおよび第２端部４１ｂを接続する接続部４１ｃを含む。第１端部４１ａは、平面視において薄膜抵抗３５の第１端部３５ａに重なっている。第１端部４１ａは、第１ビア電極２３を介して薄膜抵抗３５の第１端部３５ａに電気的に接続されている。
図３を参照して、第１下側配線層４１は、一方側の第１端部４１ａ、他方側の第２端部４１ｂ、ならびに、第１端部４１ａおよび第２端部４１ｂを接続する接続部４１ｃを含む。第１端部４１ａは、平面視において薄膜抵抗３５の第１端部３５ａに重なっている。第１端部４１ａは、第１ビア電極２３を介して薄膜抵抗３５の第１端部３５ａに電気的に接続されている。
【0076】
第２端部４１ｂは、平面視において薄膜抵抗３５外の領域に位置している。第２端部４１ｂは、この形態では、外側領域７に位置している。接続部４１ｃは、平面視において第１端部４１ａおよび第２端部４１ｂの間の領域を帯状に延びている。接続部４１ｃは、この形態では、第１端部４１ａおよび第２端部４１ｂを結ぶ直線に沿って帯状に延びている。
【0077】
第１下側配線層４１は、この形態では、複数の電極層が積層された積層構造を有している。第１下側配線層４１は、配線回路形成層２１（第２絶縁層１４）の上からこの順に積層された第１バリア層４３、本体層４４および第２バリア層４５を含む。
第１バリア層４３は、この形態では、配線回路形成層２１（第２絶縁層１４）の上からこの順に積層されたＴｉ層４６およびＴｉＮ層４７を含む積層構造を有している。第１バリア層４３は、Ｔｉ層４６またはＴｉＮ層４７からなる単層構造を有していてもよい。
第１バリア層４３は、この形態では、配線回路形成層２１（第２絶縁層１４）の上からこの順に積層されたＴｉ層４６およびＴｉＮ層４７を含む積層構造を有している。第１バリア層４３は、Ｔｉ層４６またはＴｉＮ層４７からなる単層構造を有していてもよい。
【0078】
本体層４４は、第１バリア層４３の抵抗値および第２バリア層４５の抵抗値未満の抵抗値を有している。本体層４４は、第１バリア層４３の厚さおよび第２バリア層４５の厚さを超える厚さを有している。本体層４４は、Ａｌ、Ｃｕ、ＡｌＳｉＣｕ合金、ＡｌＳｉ合金およびＡｌＣｕ合金のうちの少なくとも一種を含んでいてもよい。本体層４４は、この形態では、ＡｌＣｕ合金層４８からなる単層構造を有している。
【0079】
第２バリア層４５は、この形態では、本体層４４の上からこの順に積層されたＴｉ層４９およびＴｉＮ層５０を含む積層構造を有している。第２バリア層４５は、Ｔｉ層４９またはＴｉＮ層５０からなる単層構造を有していてもよい。
図４を参照して、第２下側配線層４２は、一方側の第１端部４２ａ、他方側の第２端部４２ｂ、ならびに、第１端部４２ａおよび第２端部４２ｂを接続する接続部４２ｃを含む。第１端部４２ａは、平面視において薄膜抵抗３５の第２端部３５ｂに重なっている。第１端部４２ａは、第２ビア電極２４を介して薄膜抵抗３５の第２端部３５ｂに電気的に接続されている。
図４を参照して、第２下側配線層４２は、一方側の第１端部４２ａ、他方側の第２端部４２ｂ、ならびに、第１端部４２ａおよび第２端部４２ｂを接続する接続部４２ｃを含む。第１端部４２ａは、平面視において薄膜抵抗３５の第２端部３５ｂに重なっている。第１端部４２ａは、第２ビア電極２４を介して薄膜抵抗３５の第２端部３５ｂに電気的に接続されている。
【0080】
第２端部４２ｂは、平面視において薄膜抵抗３５外の領域に位置している。第２端部４２ｂは、この形態では、外側領域７に位置している。接続部４２ｃは、平面視において第１端部４２ａおよび第２端部４２ｂの間の領域を帯状に延びている。接続部４２ｃは、この形態では、第１端部４２ａおよび第２端部４２ｂを結ぶ直線に沿って帯状に延びている。
【0081】
第２下側配線層４２は、この形態では、複数の電極層が積層された積層構造を有している。第２下側配線層４２は、配線回路形成層２１（第２絶縁層１４）の上からこの順に積層された第１バリア層５３、本体層５４および第２バリア層５５を含む。
第１バリア層５３は、この形態では、配線回路形成層２１（第２絶縁層１４）の上からこの順に積層されたＴｉ層５６およびＴｉＮ層５７を含む積層構造を有している。第１バリア層５３は、Ｔｉ層５６またはＴｉＮ層５７からなる単層構造を有していてもよい。
第１バリア層５３は、この形態では、配線回路形成層２１（第２絶縁層１４）の上からこの順に積層されたＴｉ層５６およびＴｉＮ層５７を含む積層構造を有している。第１バリア層５３は、Ｔｉ層５６またはＴｉＮ層５７からなる単層構造を有していてもよい。
【0082】
本体層５４は、第１バリア層５３の抵抗値および第２バリア層５５の抵抗値未満の抵抗値を有している。本体層５４は、第１バリア層５３の厚さおよび第２バリア層５５の厚さを超える厚さを有している。本体層５４は、Ａｌ、Ｃｕ、ＡｌＳｉＣｕ合金、ＡｌＳｉ合金およびＡｌＣｕ合金のうちの少なくとも一種を含んでいてもよい。本体層５４は、この形態では、ＡｌＣｕ合金層５８からなる単層構造を有している。
【0083】
第２バリア層５５は、この形態では、本体層５４の上からこの順に積層されたＴｉ層５９およびＴｉＮ層６０を含む積層構造を有している。第２バリア層５５は、Ｔｉ層５９またはＴｉＮ層６０からなる単層構造を有していてもよい。
抵抗回路１０は、第１上側配線層６１および第２上側配線層６２を含む。第１上側配線層６１は、第３絶縁層１５の上に形成されている。第１上側配線層６１は、絶縁積層構造１２の最上配線層の１つを形成している。第１上側配線層６１は、第１下側配線層４１に電気的に接続されている。
抵抗回路１０は、第１上側配線層６１および第２上側配線層６２を含む。第１上側配線層６１は、第３絶縁層１５の上に形成されている。第１上側配線層６１は、絶縁積層構造１２の最上配線層の１つを形成している。第１上側配線層６１は、第１下側配線層４１に電気的に接続されている。
【0084】
第２上側配線層６２は、第１上側配線層６１から間隔を空けて第３絶縁層１５の上に形成されている。第２上側配線層６２は、絶縁積層構造１２の最上配線層の１つを形成している。第２上側配線層６２は、第２下側配線層４２に電気的に接続されている。
これにより、薄膜抵抗３５は、第１下側配線層４１を介して第１上側配線層６１に電気的に接続されている。また、薄膜抵抗３５は、第２下側配線層４２を介して第２上側配線層６２に電気的に接続されている。薄膜抵抗３５は、第１下側配線層４１および第２下側配線層４２を介して第１上側配線層６１および第２上側配線層６２に直列接続されている。
これにより、薄膜抵抗３５は、第１下側配線層４１を介して第１上側配線層６１に電気的に接続されている。また、薄膜抵抗３５は、第２下側配線層４２を介して第２上側配線層６２に電気的に接続されている。薄膜抵抗３５は、第１下側配線層４１および第２下側配線層４２を介して第１上側配線層６１および第２上側配線層６２に直列接続されている。
【0085】
第１上側配線層６１は、平面視において薄膜抵抗３５から間隔を空けて形成されている。第１上側配線層６１は、平面視において薄膜抵抗３５に重なっていない。薄膜抵抗３５の全体は、平面視において第１上側配線層６１から露出している。
第２上側配線層６２は、平面視において薄膜抵抗３５から間隔を空けて形成されている。第２上側配線層６２は、平面視において薄膜抵抗３５に重なっていない。薄膜抵抗３５の全体は、平面視において第２上側配線層６２から露出している。
第２上側配線層６２は、平面視において薄膜抵抗３５から間隔を空けて形成されている。第２上側配線層６２は、平面視において薄膜抵抗３５に重なっていない。薄膜抵抗３５の全体は、平面視において第２上側配線層６２から露出している。
【0086】
つまり、薄膜抵抗３５は、平面視において第１上側配線層６１および第２上側配線層６２の間の領域に形成されている。これにより、薄膜抵抗３５および第１上側配線層６１の間の領域において寄生容量を抑制できる。また、薄膜抵抗３５および第２上側配線層６２の間の領域において寄生容量を抑制できる。
薄膜抵抗３５は、この形態では、平面視において第１上側配線層６１および第２上側配線層６２から間隔を空けて形成されている。これにより、薄膜抵抗３５および第１上側配線層６１の間の領域において寄生容量を適切に抑制できる。
薄膜抵抗３５は、この形態では、平面視において第１上側配線層６１および第２上側配線層６２から間隔を空けて形成されている。これにより、薄膜抵抗３５および第１上側配線層６１の間の領域において寄生容量を適切に抑制できる。
【0087】
第１上側配線層６１および第２上側配線層６２は、第２厚さＴＬ２をそれぞれ有している。第２厚さＴＬ２は、第１厚さＴＬ１以上（ＴＬ１≦ＴＬ２）である。第２厚さＴＬ２は、より具体的には、第１厚さＴＬ１を超えている（ＴＬ１＜ＴＬ２）。
第２厚さＴＬ２は、１００ｎｍ以上１５０００ｎｍ以下であってもよい。第２厚さＴＬ２は、１００ｎｍ以上１５００ｎｍ以下、１５００ｎｍ以上３０００ｎｍ以下、３０００ｎｍ以上４５００ｎｍ以下、４５００ｎｍ以上６０００ｎｍ以下、６０００ｎｍ以上７５００ｎｍ以下、７５００ｎｍ以上９０００ｎｍ以下、９０００ｎｍ以上１０５００ｎｍ以下、１０５００ｎｍ以上１２０００ｎｍ以下、１２０００ｎｍ以上１３５００ｎｍ以下、また、１３５００ｎｍ以上１５０００ｎｍ以下であってもよい。
第２厚さＴＬ２は、１００ｎｍ以上１５０００ｎｍ以下であってもよい。第２厚さＴＬ２は、１００ｎｍ以上１５００ｎｍ以下、１５００ｎｍ以上３０００ｎｍ以下、３０００ｎｍ以上４５００ｎｍ以下、４５００ｎｍ以上６０００ｎｍ以下、６０００ｎｍ以上７５００ｎｍ以下、７５００ｎｍ以上９０００ｎｍ以下、９０００ｎｍ以上１０５００ｎｍ以下、１０５００ｎｍ以上１２０００ｎｍ以下、１２０００ｎｍ以上１３５００ｎｍ以下、また、１３５００ｎｍ以上１５０００ｎｍ以下であってもよい。
【0088】
第１上側配線層６１の第２厚さＴＬ２および第２上側配線層６２の第２厚さＴＬ２は、互いに異なっていてもよい。第１上側配線層６１の第２厚さＴＬ２および第２上側配線層６２の第２厚さＴＬ２は、互いに等しいことが好ましい。
図３を参照して、第１上側配線層６１は、一方側の第１端部６１ａ、他方側の第２端部６１ｂ、ならびに、第１端部６１ａおよび第２端部６１ｂを接続する接続部６１ｃを含む。第１端部６１ａは、平面視において第１下側配線層４１の第１端部４１ａに重なる領域に位置している。
図３を参照して、第１上側配線層６１は、一方側の第１端部６１ａ、他方側の第２端部６１ｂ、ならびに、第１端部６１ａおよび第２端部６１ｂを接続する接続部６１ｃを含む。第１端部６１ａは、平面視において第１下側配線層４１の第１端部４１ａに重なる領域に位置している。
【0089】
第２端部６１ｂは、平面視において薄膜抵抗３５外の領域に位置している。第２端部６１ｂは、この形態では、平面視においてデバイス領域６に位置している。第２端部６１ｂは、外側領域７に位置していてもよい。接続部６１ｃは、平面視において第１端部６１ａおよび第２端部６１ｂの間の領域を帯状に延びている。接続部６１ｃは、この形態では、第１端部６１ａおよび第２端部６１ｂを結ぶ直線に沿って帯状に延びている。
【0090】
第１上側配線層６１は、この形態では、複数の電極層が積層された積層構造を有している。第１上側配線層６１は、配線回路形成層２１（第２絶縁層１４）の上からこの順に積層された第１バリア層６３、本体層６４および第２バリア層６５を含む。
第１バリア層６３は、この形態では、配線回路形成層２１（第２絶縁層１４）の上からこの順に積層されたＴｉ層６６およびＴｉＮ層６７を含む積層構造を有している。第１バリア層６３は、Ｔｉ層６６またはＴｉＮ層６７からなる単層構造を有していてもよい。
第１バリア層６３は、この形態では、配線回路形成層２１（第２絶縁層１４）の上からこの順に積層されたＴｉ層６６およびＴｉＮ層６７を含む積層構造を有している。第１バリア層６３は、Ｔｉ層６６またはＴｉＮ層６７からなる単層構造を有していてもよい。
【0091】
本体層６４は、第１バリア層６３の抵抗値および第２バリア層６５の抵抗値未満の抵抗値を有している。本体層６４は、第１バリア層６３の厚さおよび第２バリア層６５の厚さを超える厚さを有している。本体層６４は、Ａｌ、Ｃｕ、ＡｌＳｉＣｕ合金、ＡｌＳｉ合金およびＡｌＣｕ合金のうちの少なくとも一種を含んでいてもよい。本体層６４は、この形態では、ＡｌＣｕ合金層６８からなる単層構造を有している。
【0092】
第２バリア層６５は、この形態では、本体層６４の上からこの順に積層されたＴｉ層６９およびＴｉＮ層７０を含む積層構造を有している。第２バリア層６５は、Ｔｉ層６９またはＴｉＮ層７０からなる単層構造を有していてもよい。
図４を参照して、第２上側配線層６２は、一方側の第１端部６２ａ、他方側の第２端部６２ｂ、ならびに、第１端部６２ａおよび第２端部６２ｂを接続する接続部６２ｃを含む。第１端部６２ａは、平面視において第２下側配線層４２の第２端部４２ｂに重なる領域に位置している。
図４を参照して、第２上側配線層６２は、一方側の第１端部６２ａ、他方側の第２端部６２ｂ、ならびに、第１端部６２ａおよび第２端部６２ｂを接続する接続部６２ｃを含む。第１端部６２ａは、平面視において第２下側配線層４２の第２端部４２ｂに重なる領域に位置している。
【0093】
第２端部６２ｂは、平面視において薄膜抵抗３５外の領域に位置している。第２端部６２ｂは、この形態では、平面視においてデバイス領域６に位置している。第２端部６２ｂは、平面視において外側領域７に位置していてもよい。接続部６２ｃは、平面視において第１端部６２ａおよび第２端部６２ｂの間の領域を帯状に延びている。接続部６２ｃは、この形態では、第１端部６２ａおよび第２端部６２ｂを結ぶ直線に沿って帯状に延びている。
【0094】
第２上側配線層６２は、この形態では、複数の電極層が積層された積層構造を有している。第２上側配線層６２は、配線回路形成層２１（第２絶縁層１４）の上からこの順に積層された第１バリア層７３、本体層７４および第２バリア層７５を含む。
第１バリア層７３は、この形態では、配線回路形成層２１（第２絶縁層１４）の上からこの順に積層されたＴｉ層７６およびＴｉＮ層７７を含む積層構造を有している。第１バリア層７３は、Ｔｉ層７６またはＴｉＮ層７７からなる単層構造を有していてもよい。
第１バリア層７３は、この形態では、配線回路形成層２１（第２絶縁層１４）の上からこの順に積層されたＴｉ層７６およびＴｉＮ層７７を含む積層構造を有している。第１バリア層７３は、Ｔｉ層７６またはＴｉＮ層７７からなる単層構造を有していてもよい。
【0095】
本体層７４は、第１バリア層７３の抵抗値および第２バリア層７５の抵抗値未満の抵抗値を有している。本体層７４は、第１バリア層７３の厚さおよび第２バリア層７５の厚さを超える厚さを有している。本体層７４は、Ａｌ、Ｃｕ、ＡｌＳｉＣｕ合金、ＡｌＳｉ合金およびＡｌＣｕ合金のうちの少なくとも一種を含んでいてもよい。本体層７４は、この形態では、ＡｌＣｕ合金層７８からなる単層構造を有している。
【0096】
第２バリア層７５は、この形態では、本体層７４の上からこの順に積層されたＴｉ層７９およびＴｉＮ層８０を含む積層構造を有している。第２バリア層７５は、Ｔｉ層７９またはＴｉＮ層８０からなる単層構造を有していてもよい。
図１～図４を参照して、抵抗回路１０は、第１ロングビア電極８３および第２ロングビア電極８４を含む。第１ロングビア電極８３は、第１下側配線層４１および第１上側配線層６１に電気的に接続されている。第２ロングビア電極８４は、第２下側配線層４２および第２上側配線層６２に電気的に接続されている。
図１～図４を参照して、抵抗回路１０は、第１ロングビア電極８３および第２ロングビア電極８４を含む。第１ロングビア電極８３は、第１下側配線層４１および第１上側配線層６１に電気的に接続されている。第２ロングビア電極８４は、第２下側配線層４２および第２上側配線層６２に電気的に接続されている。
【0097】
これにより、薄膜抵抗３５は、第１ビア電極２３、第１下側配線層４１および第１ロングビア電極８３を介して第１上側配線層６１に電気的に接続されている。または、薄膜抵抗３５は、第２ビア電極２４、第２下側配線層４２および第２ロングビア電極８４を介して第２上側配線層６２に電気的に接続されている。
第１ロングビア電極８３は、薄膜抵抗３５の側方に形成されている。第１ロングビア電極８３は、この形態では、第１ビア電極２３および第２ビア電極２４を結ぶ直線上に位置している。
第１ロングビア電極８３は、薄膜抵抗３５の側方に形成されている。第１ロングビア電極８３は、この形態では、第１ビア電極２３および第２ビア電極２４を結ぶ直線上に位置している。
【0098】
第２ロングビア電極８４は、第１ロングビア電極８３から間隔を空けて薄膜抵抗３５の側方に形成されている。第２ロングビア電極８４は、この形態では、薄膜抵抗３５を挟んで第１ロングビア電極８３に対向している。第２ロングビア電極８４は、第１ビア電極２３および第２ビア電極２４を結ぶ直線上に位置している。
これにより、薄膜抵抗３５は、第１ロングビア電極８３および第２ロングビア電極８４を結ぶ直線上に位置している。薄膜抵抗３５は、第１ビア電極２３、第２ビア電極２４、第１ロングビア電極８３および第２ロングビア電極８４を結ぶ直線上に位置している。薄膜抵抗３５は、この形態では、第１ロングビア電極８３および第２ロングビア電極８４を結ぶ直線に沿って延びている。
これにより、薄膜抵抗３５は、第１ロングビア電極８３および第２ロングビア電極８４を結ぶ直線上に位置している。薄膜抵抗３５は、第１ビア電極２３、第２ビア電極２４、第１ロングビア電極８３および第２ロングビア電極８４を結ぶ直線上に位置している。薄膜抵抗３５は、この形態では、第１ロングビア電極８３および第２ロングビア電極８４を結ぶ直線に沿って延びている。
【0099】
第１ロングビア電極８３は、この形態では、平面視において円形状に形成されている。第１ロングビア電極８３の平面形状は任意である。第１ロングビア電極８３は、平面視において三角形状、四角形状もしくは六角形状等の多角形状、または、楕円形状に形成されていてもよい。
第１ロングビア電極８３は、第３絶縁層１５の絶縁主面の法線方向に薄膜抵抗３５を横切っている。第１ロングビア電極８３は、第３絶縁層１５および第４絶縁層１６を貫通して第３絶縁層１５および第４絶縁層１６に埋め込まれ、第４絶縁層１６の絶縁主面から露出している。
第１ロングビア電極８３は、第３絶縁層１５の絶縁主面の法線方向に薄膜抵抗３５を横切っている。第１ロングビア電極８３は、第３絶縁層１５および第４絶縁層１６を貫通して第３絶縁層１５および第４絶縁層１６に埋め込まれ、第４絶縁層１６の絶縁主面から露出している。
【0100】
第１ロングビア電極８３は、第３絶縁層１５の絶縁主面の法線方向に関して、一方側の第１端部８３ａおよび他方側の第２端部８３ｂを含む。第１端部８３ａは、第４絶縁層１６の絶縁主面から露出している。第１端部８３ａは、第１上側配線層６１の第１端部６１ａに電気的に接続されている。
第２端部８３ｂは、第３絶縁層１５内に位置している。第２端部８３ｂは、第１下側配線層４１の第２端部４１ｂに電気的に接続されている。第１ロングビア電極８３は、断面視において第１端部８３ａから第２端部８３ｂに向けて幅が狭まる先細り形状に形成されている。
第２端部８３ｂは、第３絶縁層１５内に位置している。第２端部８３ｂは、第１下側配線層４１の第２端部４１ｂに電気的に接続されている。第１ロングビア電極８３は、断面視において第１端部８３ａから第２端部８３ｂに向けて幅が狭まる先細り形状に形成されている。
【0101】
第１ロングビア電極８３は、薄膜抵抗３５に対して第３絶縁層１５側に位置する下側部分８３ｃ、および、薄膜抵抗３５に対して第４絶縁層１６側に位置する上側部分８３ｄを有している。第３絶縁層１５の絶縁主面の法線方向に関して、上側部分８３ｄの長さは、下側部分８３ｃの長さ以上である。上側部分８３ｄの長さは、より具体的には、下側部分８３ｃの長さを超えている。
【0102】
第１ロングビア電極８３は、本体層８５およびバリア層８６を含む積層構造を有している。本体層８５は、第３絶縁層１５および第４絶縁層１６に埋め込まれている。本体層８５は、タングステン（Ｗ）または銅（Ｃｕ）を含んでいてもよい。第１ロングビア電極８３は、この形態では、タングステン層８７からなる単層構造を有している。
バリア層８６は、本体層８５および第３絶縁層１５、ならびに、本体層８５および第４絶縁層１６の間に介在されている。バリア層８６は、この形態では、複数の電極層が積層された積層構造を有している。バリア層８６は、この形態では、第３絶縁層１５からこの順に形成されたＴｉ層８８およびＴｉＮ層８９を含む。
バリア層８６は、本体層８５および第３絶縁層１５、ならびに、本体層８５および第４絶縁層１６の間に介在されている。バリア層８６は、この形態では、複数の電極層が積層された積層構造を有している。バリア層８６は、この形態では、第３絶縁層１５からこの順に形成されたＴｉ層８８およびＴｉＮ層８９を含む。
【0103】
Ｔｉ層８８は、第３絶縁層１５および第４絶縁層１６に接している。ＴｉＮ層８９は、本体層８５に接している。バリア層８６は、Ｔｉ層８８またはＴｉＮ層８９からなる単層構造を有していてもよい。
第２ロングビア電極８４は、この形態では平面視において円形状に形成されている。第２ロングビア電極８４の平面形状は任意である。第２ロングビア電極８４は、平面視において三角形状、四角形状もしくは六角形状等の多角形状、または、楕円形状に形成されていてもよい。
第２ロングビア電極８４は、この形態では平面視において円形状に形成されている。第２ロングビア電極８４の平面形状は任意である。第２ロングビア電極８４は、平面視において三角形状、四角形状もしくは六角形状等の多角形状、または、楕円形状に形成されていてもよい。
【0104】
第２ロングビア電極８４は、第３絶縁層１５の絶縁主面の法線方向に薄膜抵抗３５を横切っている。第２ロングビア電極８４は、第３絶縁層１５および第４絶縁層１６を貫通して第３絶縁層１５および第４絶縁層１６に埋め込まれ、第４絶縁層１６の絶縁主面から露出している。
第２ロングビア電極８４は、第３絶縁層１５の絶縁主面の法線方向に関して、一方側の第１端部８４ａおよび他方側の第２端部８４ｂを含む。第１端部８４ａは、第４絶縁層１６の絶縁主面から露出している。第１端部８４ａは、第２上側配線層６２の第１端部６２ａに電気的に接続されている。
第２ロングビア電極８４は、第３絶縁層１５の絶縁主面の法線方向に関して、一方側の第１端部８４ａおよび他方側の第２端部８４ｂを含む。第１端部８４ａは、第４絶縁層１６の絶縁主面から露出している。第１端部８４ａは、第２上側配線層６２の第１端部６２ａに電気的に接続されている。
【0105】
第２端部８４ｂは、第３絶縁層１５内に位置している。第２端部８４ｂは、第２下側配線層４２の第２端部４２ｂに電気的に接続されている。第２ロングビア電極８４は、断面視において第１端部８４ａから第２端部８４ｂに向けて幅が狭まる先細り形状に形成されている。
第２ロングビア電極８４は、薄膜抵抗３５に対して第３絶縁層１５側に位置する下側部分８４ｃ、および、薄膜抵抗３５に対して第４絶縁層１６側に位置する上側部分８４ｄを有している。第３絶縁層１５の絶縁主面の法線方向に関して、上側部分８４ｄの長さは、下側部分８４ｃの長さ以上である。上側部分８４ｄの長さは、より具体的には、下側部分８４ｃの長さを超えている。
第２ロングビア電極８４は、薄膜抵抗３５に対して第３絶縁層１５側に位置する下側部分８４ｃ、および、薄膜抵抗３５に対して第４絶縁層１６側に位置する上側部分８４ｄを有している。第３絶縁層１５の絶縁主面の法線方向に関して、上側部分８４ｄの長さは、下側部分８４ｃの長さ以上である。上側部分８４ｄの長さは、より具体的には、下側部分８４ｃの長さを超えている。
【0106】
第２ロングビア電極８４は、本体層９０およびバリア層９１を含む積層構造を有している。本体層９０は、第３絶縁層１５および第４絶縁層１６に埋め込まれている。本体層９０は、タングステン（Ｗ）または銅（Ｃｕ）を含んでいてもよい。第２ロングビア電極８４は、この形態では、タングステン層９２からなる単層構造を有している。
バリア層９１は、本体層９０および第３絶縁層１５、ならびに、本体層９０および第４絶縁層１６の間に介在されている。バリア層９１は、この形態では、複数の電極層が積層された積層構造を有している。バリア層９１は、この形態では、第３絶縁層１５からこの順に形成されたＴｉ層９３およびＴｉＮ層９４を含む。
バリア層９１は、本体層９０および第３絶縁層１５、ならびに、本体層９０および第４絶縁層１６の間に介在されている。バリア層９１は、この形態では、複数の電極層が積層された積層構造を有している。バリア層９１は、この形態では、第３絶縁層１５からこの順に形成されたＴｉ層９３およびＴｉＮ層９４を含む。
【0107】
Ｔｉ層９３は、第３絶縁層１５および第４絶縁層１６に接している。ＴｉＮ層９４は、本体層９０に接している。バリア層９１は、Ｔｉ層９３またはＴｉＮ層９４からなる単層構造を有していてもよい。
図２を参照して、配線回路形成層２１は、機能デバイスおよび薄膜抵抗３５を電気的に接続する配線９５を含む。配線９５は、第１絶縁層１３および第２絶縁層１４内に選択的に形成され、デバイス領域６から外側領域７に引き回されている。
図２を参照して、配線回路形成層２１は、機能デバイスおよび薄膜抵抗３５を電気的に接続する配線９５を含む。配線９５は、第１絶縁層１３および第２絶縁層１４内に選択的に形成され、デバイス領域６から外側領域７に引き回されている。
【0108】
配線９５は、より具体的には、デバイス領域６において機能デバイスに電気的に接続された１つまたは複数の接続配線層９６を含む。１つまたは複数の接続配線層９６は、第１絶縁層１３の上および第２絶縁層１４の上のいずれか一方または双方に形成されている。図２では、２つの接続配線層９６が第１絶縁層１３の上に形成された例が示されている。
１つまたは複数の接続配線層９６は、デバイス領域６から外側領域７に選択的に引き回されている。接続配線層９６は、第１下側配線層４１（第２下側配線層４２）や第１上側配線層６１（第２上側配線層６２）と同様の積層構造を有している。接続配線層９６についての具体的に説明は省略する。
１つまたは複数の接続配線層９６は、デバイス領域６から外側領域７に選択的に引き回されている。接続配線層９６は、第１下側配線層４１（第２下側配線層４２）や第１上側配線層６１（第２上側配線層６２）と同様の積層構造を有している。接続配線層９６についての具体的に説明は省略する。
【0109】
配線９５は、１つまたは複数の接続ビア電極９７を含む。１つまたは複数の接続ビア電極９７は、１つまたは複数の接続配線層９６を任意の第１下側配線層４１（第２下側配線層４２）や任意の第１上側配線層６１（第２上側配線層６２）に接続する。
１つまたは複数の接続ビア電極９７は、第１絶縁層１３の上および第２絶縁層１４の上のいずれか一方または双方に形成されている。図２では、２つの接続ビア電極９７によって１つの接続配線層９６が第１下側配線層４１に接続された例が示されている。
１つまたは複数の接続ビア電極９７は、第１絶縁層１３の上および第２絶縁層１４の上のいずれか一方または双方に形成されている。図２では、２つの接続ビア電極９７によって１つの接続配線層９６が第１下側配線層４１に接続された例が示されている。
【0110】
接続ビア電極９７は、第１ビア電極２３（第２ビア電極２４）や第１ロングビア電極８３（第２ロングビア電極８４）と同様の積層構造を有している。接続ビア電極９７についての具体的に説明は省略する。
第１上側配線層６１の第２端部６１ｂは、接続ビア電極９７を介して任意の接続配線層９６に接続されていてもよい。第２上側配線層６２の第２端部６２ｂは、接続ビア電極９７を介して任意の接続配線層９６に接続されていてもよい。
第１上側配線層６１の第２端部６１ｂは、接続ビア電極９７を介して任意の接続配線層９６に接続されていてもよい。第２上側配線層６２の第２端部６２ｂは、接続ビア電極９７を介して任意の接続配線層９６に接続されていてもよい。
【0111】
図２を参照して、絶縁積層構造１２の上には最上絶縁層１０１が形成されている。最上絶縁層１０１は、第１上側配線層６１および第２上側配線層６２を被覆している。最上絶縁層１０１は、平面視において第１上側配線層６１および第１ロングビア電極８３の接続部を被覆している。最上絶縁層１０１は、平面視において第２上側配線層６２および第２ロングビア電極８４の接続部を被覆している。
【0112】
外側領域７において最上絶縁層１０１には、第１パッド開口１０２および第２パッド開口１０３が形成されている。第１パッド開口１０２は、第１上側配線層６１の一部の領域を第１パッド領域１０４として露出させている。第１パッド開口１０２は、より具体的には、第１上側配線層６１において第１上側配線層６１および第１ロングビア電極８３の接続部以外の領域を第１パッド領域１０４として露出させている。
【0113】
第２パッド開口１０３は、第２上側配線層６２の一部の領域を第２パッド領域１０５として露出させている。第２パッド開口１０３は、より具体的には、第２上側配線層６２において第２上側配線層６２および第２ロングビア電極８４の接続部以外の領域を第２パッド領域１０５として露出させている。
最上絶縁層１０１は、この形態では、パッシベーション層１０６および樹脂層１０７を含む積層構造を有している。図１では、明瞭化のため、樹脂層１０７がハッチングによって示されている。
最上絶縁層１０１は、この形態では、パッシベーション層１０６および樹脂層１０７を含む積層構造を有している。図１では、明瞭化のため、樹脂層１０７がハッチングによって示されている。
【0114】
パッシベーション層１０６は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。この場合、酸化シリコン層の上に窒化シリコン層が形成されていてもよいし、窒化シリコン層の上に酸化シリコン層が形成されていてもよい。
パッシベーション層１０６は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。パッシベーション層１０６は、絶縁積層構造１２とは異なる種からなる絶縁材料によって形成されていることが好ましい。パッシベーション層１０６は、この形態では、窒化シリコン層からなる単層構造を有している。
パッシベーション層１０６は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。パッシベーション層１０６は、絶縁積層構造１２とは異なる種からなる絶縁材料によって形成されていることが好ましい。パッシベーション層１０６は、この形態では、窒化シリコン層からなる単層構造を有している。
【0115】
樹脂層１０７は、感光性樹脂を含んでいてもよい。感光性樹脂は、ポジティブタイプまたはネガティブタイプであってもよい。樹脂層１０７は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。樹脂層１０７は、ポリアミドまたはポリベンゾオキサゾールからなることが好ましい。
第１ビア電極２３、第１下側配線層４１、第１ロングビア電極８３および第１上側配線層６１は、薄膜抵抗３５に接続される第１配線を形成している。第１配線の一端（第１ビア電極２３）は、絶縁積層構造１２内において薄膜抵抗３５に接続され、第１配線の他端（第１上側配線層６１）は外部に露出する外部端子となる。
第１ビア電極２３、第１下側配線層４１、第１ロングビア電極８３および第１上側配線層６１は、薄膜抵抗３５に接続される第１配線を形成している。第１配線の一端（第１ビア電極２３）は、絶縁積層構造１２内において薄膜抵抗３５に接続され、第１配線の他端（第１上側配線層６１）は外部に露出する外部端子となる。
【0116】
第２ビア電極２４、第２下側配線層４２、第２ロングビア電極８４および第２上側配線層６２は、薄膜抵抗３５に接続される第２配線を形成している。第２配線の一端（第２ビア電極２４）は、絶縁積層構造１２内において薄膜抵抗３５に接続され、第２配線の他端（第２上側配線層６２）は外部に露出する外部端子となる。第１配線に高電圧が印加され、第２配線に低電圧が印加されてもよい。第１配線に低電圧が印加され、第２配線に高電圧が印加されてもよい。
【0117】
以上、電子部品１は、薄膜抵抗３５を含む。薄膜抵抗３５は、クロム珪化物を含む抵抗層３６、および、クロムの集塊からなり、抵抗層３６に形成されたクロム凝集体３７を含む。この薄膜抵抗３５によれば、クロム珪化物の比抵抗ρ１未満の比抵抗ρ２（ρ２＜ρ１）を有するクロム凝集体３７が抵抗層３６に形成されている。これにより、クロム珪化物を含む抵抗層３６を備える一方で、当該抵抗層３６の抵抗値未満の抵抗値を有する薄膜抵抗３５、および、当該薄膜抵抗３５を備えた電子部品１を提供できる。
【0118】
抵抗層３６の抵抗値は、抵抗層３６内に占めるクロム凝集体３７の割合によって減少方向に調整できる。抵抗層３６内に占めるクロム凝集体３７の割合を増加させることにより、抵抗層３６の抵抗値をクロムの抵抗値に近づけることができる。
これとは反対に、抵抗層３６内に占めるクロム凝集体３７の割合を減少させることにより、抵抗層３６の抵抗値を、クロム珪化物の抵抗値に近づけることができる。したがって、抵抗層３６の一部の領域にクロム凝集体３７を形成することによって、抵抗層３６の抵抗値を、減少方向に調節できる。
これとは反対に、抵抗層３６内に占めるクロム凝集体３７の割合を減少させることにより、抵抗層３６の抵抗値を、クロム珪化物の抵抗値に近づけることができる。したがって、抵抗層３６の一部の領域にクロム凝集体３７を形成することによって、抵抗層３６の抵抗値を、減少方向に調節できる。
【0119】
薄膜抵抗３５において抵抗層３６は、クロム珪化物が消失したトリミング痕３８を有していてもよい。トリミング痕３８によって、抵抗層３６の抵抗値を増加方向に調整できる。したがって、クロム凝集体３７およびトリミング痕３８の双方を形成することにより、抵抗層３６の抵抗値を減少方向および増加方向に調整できる。これにより、抵抗層３６の抵抗値を適切に微調整できる。
【0120】
図１０Ａ～図１０Ｕは、図１に示す電子部品１の製造方法の一例を説明するための断面図である。図１０Ａ～図１０Ｕは、図２に対応する部分の断面図である。
図１０Ａを参照して、半導体層２が用意される。半導体層２は、デバイス領域６および外側領域７を含む。次に、半導体層２の第１主面３の上に、絶縁積層構造１２の配線回路形成層２１が形成される。配線回路形成層２１は、第１絶縁層１３、第２絶縁層１４、１つまたは複数の接続配線層９６、および、１つまたは複数の接続ビア電極９７を含む。配線回路形成層２１の形成工程についての説明は省略する。
図１０Ａを参照して、半導体層２が用意される。半導体層２は、デバイス領域６および外側領域７を含む。次に、半導体層２の第１主面３の上に、絶縁積層構造１２の配線回路形成層２１が形成される。配線回路形成層２１は、第１絶縁層１３、第２絶縁層１４、１つまたは複数の接続配線層９６、および、１つまたは複数の接続ビア電極９７を含む。配線回路形成層２１の形成工程についての説明は省略する。
【0121】
次に、図１０Ｂを参照して、第１下側配線層４１および第２下側配線層４２のベースとなる第１ベース配線層１１１が、配線回路形成層２１の上に形成される。第１ベース配線層１１１の形成工程は、配線回路形成層２１の上からこの順に第１バリア層１１２、本体層１１３および第２バリア層１１４を形成する工程を含む。
第１バリア層１１２の形成工程は、配線回路形成層２１の上からこの順にＴｉ層およびＴｉＮ層をこの順に形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。本体層１１３の形成工程は、第１バリア層１１２の上にＡｌＣｕ合金層を形成する工程を含む。ＡｌＣｕ合金層は、スパッタ法によって形成されてもよい。
第１バリア層１１２の形成工程は、配線回路形成層２１の上からこの順にＴｉ層およびＴｉＮ層をこの順に形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。本体層１１３の形成工程は、第１バリア層１１２の上にＡｌＣｕ合金層を形成する工程を含む。ＡｌＣｕ合金層は、スパッタ法によって形成されてもよい。
【0122】
第２バリア層１１４の形成工程は、本体層１１３の上からこの順にＴｉ層およびＴｉＮ層をこの順に形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。
次に、図１０Ｃを参照して、所定パターンを有するマスク１１５が、第１ベース配線層１１１の上に形成される。マスク１１５は、第１ベース配線層１１１における第１下側配線層４１および第２下側配線層４２を形成すべき領域を被覆し、それ以外の領域を露出させる開口１１６を有している。
次に、図１０Ｃを参照して、所定パターンを有するマスク１１５が、第１ベース配線層１１１の上に形成される。マスク１１５は、第１ベース配線層１１１における第１下側配線層４１および第２下側配線層４２を形成すべき領域を被覆し、それ以外の領域を露出させる開口１１６を有している。
【0123】
次に、第１ベース配線層１１１の不要な部分が、マスク１１５を介するエッチング法によって除去される。これにより、第１ベース配線層１１１が、第１下側配線層４１および第２下側配線層４２に分割される。マスク１１５は、その後、除去される。
次に、図１０Ｄを参照して、第１下側配線層４１および第２下側配線層４２を被覆する第３絶縁層１５が、配線回路形成層２１の上に形成される。第３絶縁層１５は、ＣＶＤ（Chemical Vapor Deposition）法によって形成されてもよい。
次に、図１０Ｄを参照して、第１下側配線層４１および第２下側配線層４２を被覆する第３絶縁層１５が、配線回路形成層２１の上に形成される。第３絶縁層１５は、ＣＶＤ（Chemical Vapor Deposition）法によって形成されてもよい。
【0124】
次に、図１０Ｅを参照して、第１下側配線層４１を露出させる第１ビアホール１１７および第２下側配線層４２を露出させる第２ビアホール１１８が、第３絶縁層１５に形成される。この工程では、まず、所定パターンを有するマスク１１９が、第３絶縁層１５の上に形成される。マスク１１９は、第３絶縁層１５において第１ビアホール１１７および第２ビアホール１１８を形成すべき領域を露出させる複数の開口１２０を有している。
【0125】
次に、第３絶縁層１５の不要な部分が、マスク１１９を介するエッチング法によって除去される。これにより、第１ビアホール１１７および第２ビアホール１１８が第３絶縁層１５に形成される。マスク１１９は、その後、除去される。
次に、図１０Ｆを参照して、第１ビア電極２３および第２ビア電極２４のベースとなるベース電極層１２１が、第３絶縁層１５の上に形成される。ベース電極層１２１の形成工程は、第３絶縁層１５の上からこの順にバリア層１２２および本体層１２３を形成する工程を含む。
次に、図１０Ｆを参照して、第１ビア電極２３および第２ビア電極２４のベースとなるベース電極層１２１が、第３絶縁層１５の上に形成される。ベース電極層１２１の形成工程は、第３絶縁層１５の上からこの順にバリア層１２２および本体層１２３を形成する工程を含む。
【0126】
バリア層１２２の形成工程は、第３絶縁層１５の上からこの順にＴｉ層およびＴｉＮ層を形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。本体層１２３の形成工程は、バリア層１２２の上にタングステン層を形成する工程を含む。タングステン層は、ＣＶＤ法によって形成されてもよい。
次に、図１０Ｇを参照して、ベース電極層１２１の除去工程が実施される。ベース電極層１２１は、第３絶縁層１５が露出するまで除去される。ベース電極層１２１の除去工程は、研削によってベース電極層１２１を除去する工程を含んでいてもよい。
次に、図１０Ｇを参照して、ベース電極層１２１の除去工程が実施される。ベース電極層１２１は、第３絶縁層１５が露出するまで除去される。ベース電極層１２１の除去工程は、研削によってベース電極層１２１を除去する工程を含んでいてもよい。
【0127】
ベース電極層１２１の研削工程は、この形態では、研磨剤（砥粒）を用いたＣＭＰ（Chemical Mechanical Polishing）法によって実施される。ベース電極層１２１の研削工程は、第３絶縁層１５の絶縁主面の平坦化工程を含んでいてもよい。これにより、第１ビア電極２３が、第１ビアホール１１７内に形成される。また、第２ビア電極２４が、第２ビアホール１１８内に形成される。
【0128】
次に、図１０Ｈを参照して、第３絶縁層１５の絶縁主面に付着した研磨剤（砥粒）が、薬液を用いた洗浄によって除去される。この工程では、研磨剤（砥粒）と共に第３絶縁層１５の一部が薬液によって除去される。これにより、第１ビア電極２３の一部が、第３絶縁層１５から突出する第１突出部２３ｃとして形成される。また、第２ビア電極２４の一部が、第３絶縁層１５から突出する第２突出部２４ｃとして形成される。
【0129】
次に、図１０Ｉを参照して、抵抗層３６のベースとなるベース抵抗層１２４が、第３絶縁層１５の絶縁主面の上に形成される。ベース抵抗層１２４は、クロム珪化物を含む。ベース抵抗層１２４は、クロム珪化物の一例として、ＣｒＳｉ、ＣｒＳｉ２、ＣｒＳｉＮおよびＣｒＳｉＯのうちの少なくとも１種を含んでいてもよい。ベース抵抗層１２４は、この形態では、ＣｒＳｉからなる。ベース抵抗層１２４は、スパッタ法によって形成されてもよい。
【0130】
次に、保護層４０のベースとなるベース保護層１２５が、ベース抵抗層１２４の上に形成される。ベース保護層１２５は、酸化シリコンを含む。ベース保護層１２５は、ＣＶＤ法によって形成されてもよい。
次に、ベース抵抗層１２４（ＣｒＳｉ）が結晶化される。ベース抵抗層１２４の結晶化工程は、ベース抵抗層１２４（ＣｒＳｉ）が結晶化する温度および時間でアニール処理する工程を含む。ベース抵抗層１２４は、４００°以上６００°以下の温度で、６０分以上１２０分以下の間、加熱されてもよい。ベース抵抗層１２４の結晶化工程は、ベース抵抗層１２４の形成工程後、保護層４０の形成工程に先立って実施されてもよい。
次に、ベース抵抗層１２４（ＣｒＳｉ）が結晶化される。ベース抵抗層１２４の結晶化工程は、ベース抵抗層１２４（ＣｒＳｉ）が結晶化する温度および時間でアニール処理する工程を含む。ベース抵抗層１２４は、４００°以上６００°以下の温度で、６０分以上１２０分以下の間、加熱されてもよい。ベース抵抗層１２４の結晶化工程は、ベース抵抗層１２４の形成工程後、保護層４０の形成工程に先立って実施されてもよい。
【0131】
次に、図１０Ｊを参照して、所定パターンを有するマスク１２６が、ベース保護層１２５の上に形成される。マスク１２６は、ベース保護層１２５において保護層４０を形成すべき領域を被覆し、それ以外の領域を露出させる開口１２７を有している。次に、ベース保護層１２５の不要な部分が、マスク１２６を介するエッチング法によって除去される。これにより、保護層４０が形成される。
【0132】
次に、ベース抵抗層１２４の不要な部分が、マスク１２６および保護層４０をマスクとするエッチング法によって除去される。これにより、抵抗層３６が形成される。マスク１２６は、その後、除去される。マスク１２６は、保護層４０の形成工程後、抵抗層３６の形成工程に先立って除去されてもよい。
次に、図１０Ｋを参照して、保護層４０および薄膜抵抗３５を被覆する第４絶縁層１６が、第３絶縁層１５の上に形成される。第４絶縁層１６は、ＣＶＤ法によって形成されてもよい。
次に、図１０Ｋを参照して、保護層４０および薄膜抵抗３５を被覆する第４絶縁層１６が、第３絶縁層１５の上に形成される。第４絶縁層１６は、ＣＶＤ法によって形成されてもよい。
【0133】
次に、図１０Ｌを参照して、第１下側配線層４１を露出させる第１ビアホール１２８および第２下側配線層４２を露出させる第２ビアホール１２９が、第３絶縁層１５および第４絶縁層１６に形成される。
この工程は、まず、所定パターンを有するマスク１３０が、第４絶縁層１６の上に形成される。マスク１３０は、第４絶縁層１６において第１ビアホール１２８および第２ビアホール１２９を形成すべき領域を露出させる複数の開口１３１を有している。
この工程は、まず、所定パターンを有するマスク１３０が、第４絶縁層１６の上に形成される。マスク１３０は、第４絶縁層１６において第１ビアホール１２８および第２ビアホール１２９を形成すべき領域を露出させる複数の開口１３１を有している。
【0134】
次に、第３絶縁層１５および第４絶縁層１６の不要な部分が、マスク１３０を介するエッチング法によって除去される。これにより、第１ビアホール１２８および第２ビアホール１２９が第３絶縁層１５および第４絶縁層１６に形成される。マスク１３０は、その後、除去される。
次に、図１０Ｍを参照して、第１ロングビア電極８３および第２ロングビア電極８４のベースとなるベース電極層１３２が、第４絶縁層１６の上に形成される。ベース電極層１３２の形成工程は、第４絶縁層１６の上からこの順にバリア層１３３および本体層１３４を形成する工程を含む。
次に、図１０Ｍを参照して、第１ロングビア電極８３および第２ロングビア電極８４のベースとなるベース電極層１３２が、第４絶縁層１６の上に形成される。ベース電極層１３２の形成工程は、第４絶縁層１６の上からこの順にバリア層１３３および本体層１３４を形成する工程を含む。
【0135】
バリア層１３３の形成工程は、第４絶縁層１６の上からこの順にＴｉ層およびＴｉＮ層を形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。本体層１３４の形成工程は、バリア層１３３の上にタングステン層を形成する工程を含む。タングステン層は、ＣＶＤ法によって形成されてもよい。
次に、図１０Ｎを参照して、ベース電極層１３２の除去工程が実施される。ベース電極層１３２は、第４絶縁層１６が露出するまで除去される。ベース電極層１３２の除去工程は、研削によってベース電極層１３２を除去する工程を含んでいてもよい。
次に、図１０Ｎを参照して、ベース電極層１３２の除去工程が実施される。ベース電極層１３２は、第４絶縁層１６が露出するまで除去される。ベース電極層１３２の除去工程は、研削によってベース電極層１３２を除去する工程を含んでいてもよい。
【0136】
ベース電極層１３２の研削工程は、この形態では、研磨剤（砥粒）を用いたＣＭＰ法によって実施される。ベース電極層１３２の研削工程は、第４絶縁層１６の絶縁主面の平坦化工程を含んでいてもよい。これにより、第１ロングビア電極８３および第２ロングビア電極８４が、第１ビアホール１２８内および第２ビアホール１２９内にそれぞれ形成される。
【0137】
ベース電極層１３２の研削工程の後、第４絶縁層１６の絶縁主面に付着した研磨剤（砥粒）が、薬液を用いた洗浄によって除去されてもよい。第４絶縁層１６の一部は、薬液によって研磨剤（砥粒）と共に除去されてもよい。この場合、第１ロングビア電極８３の一部は、第４絶縁層１６から突出する突出部として形成されてもよい。また、第２ロングビア電極８４の一部は、第４絶縁層１６から突出する突出部として形成されてもよい。
【0138】
次に、図１０Ｏを参照して、第１上側配線層６１および第２上側配線層６２のベースとなる第２ベース配線層１３５が、第４絶縁層１６の上に形成される。第２ベース配線層１３５の形成工程は、第４絶縁層１６の上からこの順に第１バリア層１３６、本体層１３７および第２バリア層１３８を形成する工程を含む。
第１バリア層１３６の形成工程は、第４絶縁層１６の上からこの順にＴｉ層およびＴｉＮ層をこの順に形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。本体層１３７の形成工程は、第１バリア層１３６の上にＡｌＣｕ合金層を形成する工程を含む。ＡｌＣｕ合金層は、スパッタ法によって形成されてもよい。
第１バリア層１３６の形成工程は、第４絶縁層１６の上からこの順にＴｉ層およびＴｉＮ層をこの順に形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。本体層１３７の形成工程は、第１バリア層１３６の上にＡｌＣｕ合金層を形成する工程を含む。ＡｌＣｕ合金層は、スパッタ法によって形成されてもよい。
【0139】
第２バリア層１３８の形成工程は、本体層１３７の上からこの順にＴｉ層およびＴｉＮ層をこの順に形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。
次に、図１０Ｐを参照して、所定パターンを有するマスク１３９が、第２ベース配線層１３５の上に形成される。マスク１３９は、外側領域７において第２ベース配線層１３５における第１上側配線層６１および第２上側配線層６２を形成すべき領域を被覆し、それ以外の領域を露出させる開口１４０を有している。
次に、図１０Ｐを参照して、所定パターンを有するマスク１３９が、第２ベース配線層１３５の上に形成される。マスク１３９は、外側領域７において第２ベース配線層１３５における第１上側配線層６１および第２上側配線層６２を形成すべき領域を被覆し、それ以外の領域を露出させる開口１４０を有している。
【0140】
次に、第２ベース配線層１３５の不要な部分が、マスク１３９を介するエッチング法によって除去される。これにより、第２ベース配線層１３５が、第１上側配線層６１および第２上側配線層６２に分割される。また、これにより、配線回路形成層２１および抵抗回路形成層２２を含む絶縁積層構造１２が、半導体層２の第１主面３の上に形成される。マスク１３９は、その後、除去される。
【0141】
次に、図１０Ｑを参照して、パッシベーション層１０６が、絶縁積層構造１２の上に形成される。パッシベーション層１０６は、窒化シリコンを含む。パッシベーション層１０６は、ＣＶＤ法によって形成されてもよい。
次に、図１０Ｒを参照して、トリミング痕３８が、抵抗層３６の所定の領域に形成される（図５、図６および図８参照）。この工程では、レーザ光を抵抗層３６に照射するレーザ光照射工程が実施される。この工程では、抵抗層３６を遮断可能なエネルギを有するレーザ光が、抵抗層３６に焦点を合わせて抵抗層３６に照射される。
次に、図１０Ｒを参照して、トリミング痕３８が、抵抗層３６の所定の領域に形成される（図５、図６および図８参照）。この工程では、レーザ光を抵抗層３６に照射するレーザ光照射工程が実施される。この工程では、抵抗層３６を遮断可能なエネルギを有するレーザ光が、抵抗層３６に焦点を合わせて抵抗層３６に照射される。
【0142】
レーザ光のエネルギは、レーザ光の照射部におけるクロム珪化物が消失し、抵抗層３６から脱離した複数の導電性残渣物３９ａが形成される程度に調整される。これにより、抵抗層３６にトリミング痕３８が形成される。また、この工程では、複数の導電性残渣物３９ａを被覆する絶縁物３９ｂが形成される。
絶縁物３９ｂは、抵抗層３６および導電性残渣物３９ａの間に介在している。絶縁物３９ｂは、複数の導電性残渣物３９ａの間に介在している。絶縁物３９ｂは、クロム珪化物のシリコンに起因して形成されたＳｉＯ２を含んでいてもよいし、保護層４０において溶融した部分を含んでいてもよい。絶縁物３９ｂによって、抵抗層３６および複数の導電性残渣物３９ａの間の絶縁性が高められる。
絶縁物３９ｂは、抵抗層３６および導電性残渣物３９ａの間に介在している。絶縁物３９ｂは、複数の導電性残渣物３９ａの間に介在している。絶縁物３９ｂは、クロム珪化物のシリコンに起因して形成されたＳｉＯ２を含んでいてもよいし、保護層４０において溶融した部分を含んでいてもよい。絶縁物３９ｂによって、抵抗層３６および複数の導電性残渣物３９ａの間の絶縁性が高められる。
【0143】
トリミング痕３８の形成工程は、抵抗層３６の抵抗値を増加方向に調整する工程を含む。これにより、抵抗層３６の抵抗値が所望の値に合わせ込まれる。抵抗層３６の抵抗値は、トリミング痕３８の個数、形状、長さ、配置等によって増加方向に調整される。
また、図１０Ｓを参照して、クロム凝集体３７が、抵抗層３６の所定の領域に形成される（図５～図７参照）。この工程では、レーザ光を抵抗層３６に照射するレーザ光照射工程が実施される。抵抗層３６におけるレーザ光の照射部では、クロム珪化物が溶融し、クロム珪化物に含まれるクロムが集塊状に凝集する。これにより、抵抗層３６にクロム凝集体３７が形成される。クロム凝集体３７は、微量のシリコンを含んでいてもよい。クロム凝集体３７は、レーザ光が照射された部分に複数形成される。
また、図１０Ｓを参照して、クロム凝集体３７が、抵抗層３６の所定の領域に形成される（図５～図７参照）。この工程では、レーザ光を抵抗層３６に照射するレーザ光照射工程が実施される。抵抗層３６におけるレーザ光の照射部では、クロム珪化物が溶融し、クロム珪化物に含まれるクロムが集塊状に凝集する。これにより、抵抗層３６にクロム凝集体３７が形成される。クロム凝集体３７は、微量のシリコンを含んでいてもよい。クロム凝集体３７は、レーザ光が照射された部分に複数形成される。
【0144】
レーザ光のエネルギは、レーザ光の照射部におけるクロム珪化物の全部が消失せずに、抵抗層３６（クロム珪化物）およびクロム凝集体３７が接続された状態で残存する程度に調節される。この工程では、抵抗層３６を遮断可能なエネルギを有するレーザ光が、抵抗層３６から焦点をずらして抵抗層３６に照射される。
これにより、トリミング痕３８の形成工程と同じレーザ照射装置を用いて、クロム凝集体３７を形成できる。つまり、新たなレーザ照射装置を使用せずに、クロム凝集体３７の形成工程を実施できる。
これにより、トリミング痕３８の形成工程と同じレーザ照射装置を用いて、クロム凝集体３７を形成できる。つまり、新たなレーザ照射装置を使用せずに、クロム凝集体３７の形成工程を実施できる。
【0145】
レーザ光の焦点は、抵抗層３６に対して下側（半導体層２側）にずれていてもよいし、抵抗層３６に対して上側（第４絶縁層１６側）にずれていてもよい。これにより、抵抗層３６に複数のクロム凝集体３７が形成される。
クロム凝集体３７の形成工程は、抵抗層３６の抵抗値を減少方向に調整する工程を含む。これにより、抵抗層３６の抵抗値が所望の値に合わせ込まれる。抵抗層３６の抵抗値は、抵抗層３６内に占めるクロム凝集体３７の割合によって減少方向に調整される。抵抗層３６内に占めるクロム凝集体３７の割合は、抵抗層３６に対するレーザ光の照射部を移動させることによって調整できる。
クロム凝集体３７の形成工程は、抵抗層３６の抵抗値を減少方向に調整する工程を含む。これにより、抵抗層３６の抵抗値が所望の値に合わせ込まれる。抵抗層３６の抵抗値は、抵抗層３６内に占めるクロム凝集体３７の割合によって減少方向に調整される。抵抗層３６内に占めるクロム凝集体３７の割合は、抵抗層３６に対するレーザ光の照射部を移動させることによって調整できる。
【0146】
抵抗層３６内に占めるクロム凝集体３７の割合を増加させることにより、抵抗層３６の抵抗値をクロムの抵抗値に近づけることができる。これとは反対に、抵抗層３６内に占めるクロム凝集体３７の割合を減少させることにより、抵抗層３６の抵抗値を、クロム珪化物の抵抗値に近づけることができる。
レーザ光の照射前後において、抵抗層３６の平面面積および厚さＴＲは殆ど変化しない。したがって、レーザ照射法によれば、抵抗層３６の大型化および厚膜化を抑制しながら、クロム凝集体３７を形成できる。また、レーザ照射法によれば、抵抗層３６内に占めるクロム凝集体３７の割合を適切に制御できる。これにより、抵抗層３６の抵抗値を柔軟に減少方向に調整できる。
レーザ光の照射前後において、抵抗層３６の平面面積および厚さＴＲは殆ど変化しない。したがって、レーザ照射法によれば、抵抗層３６の大型化および厚膜化を抑制しながら、クロム凝集体３７を形成できる。また、レーザ照射法によれば、抵抗層３６内に占めるクロム凝集体３７の割合を適切に制御できる。これにより、抵抗層３６の抵抗値を柔軟に減少方向に調整できる。
【0147】
複数のクロム凝集体３７は、抵抗層３６の全域に形成されてもよいし、抵抗層３６の一部の領域に形成されてもよい。ただし、抵抗層３６の全域に複数のクロム凝集体３７を形成する場合、抵抗層３６の全域にレーザ光を照射する必要があるため、製造時間が増加する。また、抵抗層３６の全域に複数のクロム凝集体３７を形成する場合には、クロムからなる薄膜抵抗３５を形成する方が合理的である。したがって、クロム凝集体３７は、抵抗層３６の一部が残存する態様で形成されることが好ましい。
【0148】
トリミング痕３８の形成工程（図１０Ｒ参照）およびクロム凝集体３７の形成工程（図１０Ｓ参照）の工程順は任意である。トリミング痕３８の形成工程の後に、クロム凝集体３７の形成工程が実施されてもよい。この場合、クロム凝集体３７の形成工程は、トリミング痕３８の形成工程において増加した抵抗値を減少方向に調整（微調整）する工程を含んでいてもよい。
【0149】
クロム凝集体３７の形成工程の後に、トリミング痕３８の形成工程が実施されてもよい。この場合、トリミング痕３８の形成工程は、クロム凝集体３７の形成工程において減少した抵抗値を増加方向に調整（微調整）する工程を含んでいてもよい。
トリミング痕３８の形成工程およびクロム凝集体３７の形成工程が任意の順序で交互に複数回実施されてもよい。トリミング痕３８の形成工程を複数回実施した後に、クロム凝集体３７の形成工程を複数回実施してもよい。クロム凝集体３７の形成工程を複数回実施した後に、トリミング痕３８の形成工程を複数回実施してもよい。
トリミング痕３８の形成工程およびクロム凝集体３７の形成工程が任意の順序で交互に複数回実施されてもよい。トリミング痕３８の形成工程を複数回実施した後に、クロム凝集体３７の形成工程を複数回実施してもよい。クロム凝集体３７の形成工程を複数回実施した後に、トリミング痕３８の形成工程を複数回実施してもよい。
【0150】
次に、図１０Ｔを参照して、樹脂層１０７となる感光性樹脂が、パッシベーション層１０６の上に塗布される。感光性樹脂は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。感光性樹脂は、ポリイミドまたはポリベンゾオキサゾールからなることが好ましい。次に、感光性樹脂が、選択的に露光された後、現像される。これにより、第１パッド開口１０２および第２パッド開口１０３のベースとなる複数の開口１４１を有する樹脂層１０７が形成される。
【0151】
次に、図１０Ｕを参照して、パッシベーション層１０６の不要な部分が、樹脂層１０７を介するエッチング法によって除去される。これにより、第１上側配線層６１および第２上側配線層６２をそれぞれ露出させる第１パッド開口１０２および第２パッド開口１０３が形成される。以上を含む工程を経て、電子部品１が製造される。
図１１は、本発明の第２実施形態に係る電子部品１５１を示す模式的な平面図であって、第１形態例に係る薄膜抵抗３５が組み込まれた形態を示す平面図である。以下では、電子部品１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図１１は、本発明の第２実施形態に係る電子部品１５１を示す模式的な平面図であって、第１形態例に係る薄膜抵抗３５が組み込まれた形態を示す平面図である。以下では、電子部品１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
【0152】
電子部品１は、外側領域７に形成された１つの抵抗回路１０（薄膜抵抗３５）を含む。これに対して、図１１を参照して、電子部品１５１は、外側領域７に形成された複数（２以上。この形態では４つ）の抵抗回路１０（薄膜抵抗３５）を含む。抵抗回路１０（薄膜抵抗３５）の個数は任意であり、機能デバイスの形態に応じて５つ以上形成されていてもよい。
【0153】
複数の抵抗回路１０（薄膜抵抗３５）は、それぞれ、配線回路形成層２１を介してデバイス領域６（機能デバイス）に電気的に接続されている。複数の抵抗回路１０（薄膜抵抗３５）は、それぞれ独立してデバイス領域６に電気的に接続されていてもよい。複数の抵抗回路１０（薄膜抵抗３５）のうちの少なくとも２つは互いに並列または直列に接続されていてもよい。
【0154】
この形態では、複数の抵抗回路１０が第１形態例に係る薄膜抵抗３５をそれぞれ含む。しかし、複数の抵抗回路１０は、第１～第７形態例に係る薄膜抵抗３５のいずれか１つをそれぞれ含んでいてもよい。
複数の抵抗回路１０のうちの少なくとも２つは、同一形態例に係る薄膜抵抗３５を含んでいてもよい。複数の抵抗回路１０は、異なる形態例に係る薄膜抵抗３５を含んでいてもよい。複数の抵抗回路１０は、第１～第７形態例に係る薄膜抵抗３５の特徴のうちの少なくとも２つの特徴が組み合わされた形態を有する薄膜抵抗３５を含んでいてもよい。
複数の抵抗回路１０のうちの少なくとも２つは、同一形態例に係る薄膜抵抗３５を含んでいてもよい。複数の抵抗回路１０は、異なる形態例に係る薄膜抵抗３５を含んでいてもよい。複数の抵抗回路１０は、第１～第７形態例に係る薄膜抵抗３５の特徴のうちの少なくとも２つの特徴が組み合わされた形態を有する薄膜抵抗３５を含んでいてもよい。
【0155】
以上、電子部品１５１によっても、電子部品１に対して述べた効果と同様の効果を奏することができる。
本発明の実施形態について説明したが、本発明の実施形態は他の形態で実施できる。
前述の各実施形態では、１つまたは複数の抵抗回路１０（薄膜抵抗３５）が、外側領域７に形成される例について説明した。しかし、前述の各実施形態において、１つまたは複数の抵抗回路１０（薄膜抵抗３５）が、デバイス領域６に形成されていてもよい。
本発明の実施形態について説明したが、本発明の実施形態は他の形態で実施できる。
前述の各実施形態では、１つまたは複数の抵抗回路１０（薄膜抵抗３５）が、外側領域７に形成される例について説明した。しかし、前述の各実施形態において、１つまたは複数の抵抗回路１０（薄膜抵抗３５）が、デバイス領域６に形成されていてもよい。
【0156】
また、前述の各実施形態において、１つまたは複数の抵抗回路１０（薄膜抵抗３５）が、デバイス領域６および外側領域７にそれぞれ形成されていてもよい。また、１つまたは複数の抵抗回路１０（薄膜抵抗３５）が、外側領域７に代えてデバイス領域６だけに形成されていてもよい。
前述の各実施形態では、第１上側配線層６１および第２上側配線層６２が、絶縁積層構造１２の最上配線層を形成している例について説明した。しかし、第１上側配線層６１および第２上側配線層６２は、絶縁積層構造１２の最上配線層でなくてもよい。この場合、第１～第４絶縁層１３～１６と同様の構造を有する絶縁層および第１下側配線層４１（第２下側配線層４２）や第１上側配線層６１（第２上側配線層６２）と同様の構造を有する配線層が、任意の態様および任意の周期で第４絶縁層１６の上に積層されていてもよい。
前述の各実施形態では、第１上側配線層６１および第２上側配線層６２が、絶縁積層構造１２の最上配線層を形成している例について説明した。しかし、第１上側配線層６１および第２上側配線層６２は、絶縁積層構造１２の最上配線層でなくてもよい。この場合、第１～第４絶縁層１３～１６と同様の構造を有する絶縁層および第１下側配線層４１（第２下側配線層４２）や第１上側配線層６１（第２上側配線層６２）と同様の構造を有する配線層が、任意の態様および任意の周期で第４絶縁層１６の上に積層されていてもよい。
【0157】
前述の各実施形態では、薄膜抵抗３５が第３絶縁層１５の絶縁主面を専有している例について説明した。しかし、前述の各実施形態において、第１下側配線層４１（第２下側配線層４２）や第１上側配線層６１（第２上側配線層６２）と同様の構造を有する配線層が、第３絶縁層１５の絶縁主面の上に形成されていてもよい。しかし、このような構造は製造工数の増加や平坦性確保の難化が懸念されるため、薄膜抵抗３５が第３絶縁層１５の絶縁主面を専有している構造が好ましい。
【0158】
第１実施形態に係る電子部品１および第２実施形態に係る電子部品１５１は、図１２に示される電気的構造を有していてもよい。図１２は、第１実施形態に係る電子部品１および第２実施形態に係る電子部品１５１の第１形態例に係る電気的構造を示す回路図である。
図１２を参照して、電子部品１，１５１は、演算増幅回路２０１を含む。演算増幅回路２０１は、正側電源端子２０２、負側電源端子２０３、非反転正側電源端子２０４、反転正側電源端子２０５、出力端子２０６、トランジスタＴｒＡ１～ＴｒＡ１４（半導体スイッチングデバイス）および抵抗ＲＡ１～ＲＡ４（受動デバイス）を含む。
図１２を参照して、電子部品１，１５１は、演算増幅回路２０１を含む。演算増幅回路２０１は、正側電源端子２０２、負側電源端子２０３、非反転正側電源端子２０４、反転正側電源端子２０５、出力端子２０６、トランジスタＴｒＡ１～ＴｒＡ１４（半導体スイッチングデバイス）および抵抗ＲＡ１～ＲＡ４（受動デバイス）を含む。
【0159】
正側電源端子２０２には、電源電圧ＶＤＤが入力される。負側電源端子２０３には、基準電圧ＶＳＳが入力される。基準電圧ＶＳＳは、グランド電圧であってもよい。非反転正側電源端子２０４には、非反転電圧ＶＩＮ＋が入力される。反転正側電源端子２０５には、反転電圧ＶＩＮ－が入力される。演算増幅回路２０１は、非反転電圧ＶＩＮ＋および反転電圧ＶＩＮ－の差電圧を増幅し、出力端子２０６から出力する。つまり、演算増幅回路２０１は、差動演算増幅回路である。
【0160】
トランジスタＴｒＡ１～ＴｒＡ１４は、半導体層２においてデバイス領域６にそれぞれ形成されている。つまり、デバイス領域６に形成された機能デバイスは、トランジスタＴｒＡ１～ＴｒＡ１４によって形成された回路網を含む。トランジスタＴｒＡ１～ＴｒＡ３，ＴｒＡ７～ＴｒＡ１０は、それぞれｐ型ＭＩＳＦＥＴからなる。トランジスタＴｒＡ４～ＴｒＡ６，ＴｒＡ１１～ＴｒＡ１４は、それぞれｎ型ＭＩＳＦＥＴからなる。
【0161】
一方、抵抗ＲＡ１～ＲＡ４は、半導体層２において外側領域７に形成されている。抵抗ＲＡ１～ＲＡ４のうちの少なくとも１つまたは全部は、薄膜抵抗３５によって形成されている。抵抗ＲＡ１～ＲＡ４は、電流値設定抵抗を形成し、電流増幅率を決定する。抵抗ＲＡ１～ＲＡ４は、配線回路形成層２１（接続配線層９６および接続ビア電極９７）を介してトランジスタＴｒＡ１～ＴｒＡ１４によって形成された回路網に選択的に接続される。
【0162】
トランジスタＴｒＡ１のゲートには、バイアス電圧Ｖｂ１が入力される。トランジスタＴｒＡ１のドレインは、正側電源端子２０２に接続されている。トランジスタＴｒＡ１のソースは、トランジスタＴｒＡ２のソースおよびトランジスタＴｒＡ３のソースに接続されている。トランジスタＴｒＡ２のゲートは、非反転正側電源端子２０４に接続されている。トランジスタＴｒＡ３のゲートは、反転正側電源端子２０５に接続されている。
【0163】
トランジスタＴｒＡ４のゲートには、バイアス電圧Ｖｂ２が入力される。トランジスタＴｒＡ４のドレインは、トランジスタＴｒＡ５のソースおよびトランジスタＴｒＡ６のソースに接続されている。
トランジスタＴｒＡ４のソースは、負側電源端子２０３に接続されている。トランジスタＴｒＡ５のゲートは、非反転正側電源端子２０４に接続されている。トランジスタＴｒＡ６のゲートは、反転正側電源端子２０５に接続されている。
トランジスタＴｒＡ４のソースは、負側電源端子２０３に接続されている。トランジスタＴｒＡ５のゲートは、非反転正側電源端子２０４に接続されている。トランジスタＴｒＡ６のゲートは、反転正側電源端子２０５に接続されている。
【0164】
トランジスタＴｒＡ７のゲートは、トランジスタＴｒＡ８のゲートに接続されている。トランジスタＴｒＡ７のゲートおよびトランジスタＴｒＡ８のゲートには、バイアス電圧Ｖｂ３が入力される。トランジスタＴｒＡ７のソースは、抵抗ＲＡ１を介して正側電源端子２０２に接続されている。
トランジスタＴｒＡ７のドレインは、トランジスタＴｒＡ９のソースに接続されている。トランジスタＴｒＡ８のソースは、抵抗ＲＡ２を介して正側電源端子２０２に接続されている。トランジスタＴｒＡ８のドレインは、トランジスタＴｒＡ１０のソースに接続されている。
トランジスタＴｒＡ７のドレインは、トランジスタＴｒＡ９のソースに接続されている。トランジスタＴｒＡ８のソースは、抵抗ＲＡ２を介して正側電源端子２０２に接続されている。トランジスタＴｒＡ８のドレインは、トランジスタＴｒＡ１０のソースに接続されている。
【0165】
トランジスタＴｒＡ９のゲートは、トランジスタＴｒＡ１０のゲートに接続されている。トランジスタＴｒＡ９のゲートおよびトランジスタＴｒＡ１０のゲートには、バイアス電圧Ｖｂ４が入力される。
トランジスタＴｒＡ９のドレインは、トランジスタＴｒＡ１１のドレインに接続されている。トランジスタＴｒＡ１０のドレインは、トランジスタＴｒＡ１２のドレインに接続されている。
トランジスタＴｒＡ９のドレインは、トランジスタＴｒＡ１１のドレインに接続されている。トランジスタＴｒＡ１０のドレインは、トランジスタＴｒＡ１２のドレインに接続されている。
【0166】
トランジスタＴｒＡ７のドレインおよびトランジスタＴｒＡ９のソースの接続部には、トランジスタＴｒＡ６のドレインが接続されている。トランジスタＴｒＡ８のドレインおよびトランジスタＴｒＡ１０のソースの接続部には、トランジスタＴｒＡ５のドレインが接続されている。
トランジスタＴｒＡ１１のゲートは、トランジスタＴｒＡ１２のゲートに接続されている。トランジスタＴｒＡ１１のゲートおよびトランジスタＴｒＡ１２のゲートには、バイアス電圧Ｖｂ５が入力される。
トランジスタＴｒＡ１１のゲートは、トランジスタＴｒＡ１２のゲートに接続されている。トランジスタＴｒＡ１１のゲートおよびトランジスタＴｒＡ１２のゲートには、バイアス電圧Ｖｂ５が入力される。
【0167】
トランジスタＴｒＡ１１のソースは、トランジスタＴｒＡ１３のドレインに接続されている。トランジスタＴｒＡ１２のソースは、トランジスタＴｒＡ１４のドレインに接続されている。
トランジスタＴｒＡ１３のゲートは、トランジスタＴｒＡ１４のゲートに接続されている。トランジスタＴｒＡ１３のゲートおよびトランジスタＴｒＡ１４のゲートは、トランジスタＴｒＡ１１のドレインに接続されている。
トランジスタＴｒＡ１３のゲートは、トランジスタＴｒＡ１４のゲートに接続されている。トランジスタＴｒＡ１３のゲートおよびトランジスタＴｒＡ１４のゲートは、トランジスタＴｒＡ１１のドレインに接続されている。
【0168】
トランジスタＴｒＡ１３のソースは、抵抗ＲＡ３を介して負側電源端子２０３に接続されている。トランジスタＴｒＡ１４のソースは、抵抗ＲＡ４を介して負側電源端子２０３に接続されている。
この形態では、演算増幅回路２０１がトランジスタＴｒＡ１～ＴｒＡ６を含む例について説明した。しかし、トランジスタＴｒＡ１～ＴｒＡ３を備えない演算増幅回路２０１が採用されてもよいし、トランジスタＴｒＡ４～ＴｒＡ６を備えない演算増幅回路２０１が採用されてもよい。
この形態では、演算増幅回路２０１がトランジスタＴｒＡ１～ＴｒＡ６を含む例について説明した。しかし、トランジスタＴｒＡ１～ＴｒＡ３を備えない演算増幅回路２０１が採用されてもよいし、トランジスタＴｒＡ４～ＴｒＡ６を備えない演算増幅回路２０１が採用されてもよい。
【0169】
第１実施形態に係る電子部品１および第２実施形態に係る電子部品１５１は、図１３に示される電気的構造を有していてもよい。図１３は、第１実施形態に係る電子部品１および第２実施形態に係る電子部品１５１の第２形態例に係る電気的構造を示す回路図である。
図１３を参照して、電子部品１，１５１は、電流増幅型の定電流レギュレータ２１１を含む。定電流レギュレータ２１１は、正側電源端子２１２、負側電源端子２１３、出力端子２１４、トランジスタＴｒＢ１～ＴｒＢ１２（半導体スイッチングデバイス）、抵抗ＲＢ１～ＲＢ３（受動デバイス）およびコンデンサＣ（受動デバイス）を含む。
図１３を参照して、電子部品１，１５１は、電流増幅型の定電流レギュレータ２１１を含む。定電流レギュレータ２１１は、正側電源端子２１２、負側電源端子２１３、出力端子２１４、トランジスタＴｒＢ１～ＴｒＢ１２（半導体スイッチングデバイス）、抵抗ＲＢ１～ＲＢ３（受動デバイス）およびコンデンサＣ（受動デバイス）を含む。
【0170】
正側電源端子２１２には、電源電圧ＶＤＤが入力される。負側電源端子２１３には、基準電圧ＶＳＳが入力される。基準電圧ＶＳＳは、グランド電圧であってもよい。定電流レギュレータ２１１は、電源電圧ＶＤＤおよび基準電圧ＶＳＳの電位差に応じた定電流を出力端子２１４から出力する。
トランジスタＴｒＢ１～ＴｒＢ１２、抵抗ＲＢ１，ＲＢ３およびコンデンサＣは、半導体層２においてデバイス領域６にそれぞれ形成されている。つまり、デバイス領域６に形成された機能デバイスは、トランジスタＴｒＢ１～ＴｒＢ１２、抵抗ＲＢ１，ＲＢ３およびコンデンサＣによって形成された回路網を含む。
トランジスタＴｒＢ１～ＴｒＢ１２、抵抗ＲＢ１，ＲＢ３およびコンデンサＣは、半導体層２においてデバイス領域６にそれぞれ形成されている。つまり、デバイス領域６に形成された機能デバイスは、トランジスタＴｒＢ１～ＴｒＢ１２、抵抗ＲＢ１，ＲＢ３およびコンデンサＣによって形成された回路網を含む。
【0171】
トランジスタＴｒＢ１～ＴｒＢ４，ＴｒＢ７は、それぞれｎ型ＭＩＳＦＥＴからなる。トランジスタＴｒＢ５，ＴｒＢ６は、それぞれｎｐｎ型ＢＪＴからなる。トランジスタＴｒＢ８～ＴｒＢ１２は、それぞれｐ型ＭＩＳＦＥＴからなる。抵抗ＲＢ１，ＲＢ３は、それぞれポリシリコン抵抗によって形成されていてもよい。
抵抗ＲＢ２は、半導体層２において外側領域７に形成される。抵抗ＲＢ２は、薄膜抵抗３５によって形成されている。抵抗ＲＢ２は、電流値設定抵抗を形成し、電流増幅率を決定する。抵抗ＲＢ２は、配線回路形成層２１（接続配線層９６および接続ビア電極９７）を介してトランジスタＴｒＢ１～ＴｒＢ１２、抵抗ＲＢ１，ＲＢ３およびコンデンサＣによって形成された回路網に選択的に接続される。
抵抗ＲＢ２は、半導体層２において外側領域７に形成される。抵抗ＲＢ２は、薄膜抵抗３５によって形成されている。抵抗ＲＢ２は、電流値設定抵抗を形成し、電流増幅率を決定する。抵抗ＲＢ２は、配線回路形成層２１（接続配線層９６および接続ビア電極９７）を介してトランジスタＴｒＢ１～ＴｒＢ１２、抵抗ＲＢ１，ＲＢ３およびコンデンサＣによって形成された回路網に選択的に接続される。
【0172】
トランジスタＴｒＢ１のゲートは、トランジスタＴｒＢ２のゲートに接続されている。トランジスタＴｒＢ１のゲートおよびトランジスタＴｒＢ２のゲートは、トランジスタＴｒＢ１のドレインに接続されている。
トランジスタＴｒＢ１のドレインは、抵抗ＲＢ１を介して正側電源端子２１２に接続されている。トランジスタＴｒＢ１のソースは、負側電源端子２１３に接続されている。トランジスタＴｒＢ２のソースは、トランジスタＴｒＢ１のソースに接続されている。
トランジスタＴｒＢ１のドレインは、抵抗ＲＢ１を介して正側電源端子２１２に接続されている。トランジスタＴｒＢ１のソースは、負側電源端子２１３に接続されている。トランジスタＴｒＢ２のソースは、トランジスタＴｒＢ１のソースに接続されている。
【0173】
トランジスタＴｒＢ３のゲートは、トランジスタＴｒＢ４のゲートに接続されている。トランジスタＴｒＢ３のゲートおよびトランジスタＴｒＢ４のゲートは、トランジスタＴｒＢ３のドレインに接続されている。
トランジスタＴｒＢ３のソースは、負側電源端子２１３に接続されている。トランジスタＴｒＢ２のドレインは、トランジスタＴｒＢ１のゲートおよびトランジスタＴｒＢ２のゲートに接続されている。トランジスタＴｒＢ４のソースは、負側電源端子２１３に接続されている。
トランジスタＴｒＢ３のソースは、負側電源端子２１３に接続されている。トランジスタＴｒＢ２のドレインは、トランジスタＴｒＢ１のゲートおよびトランジスタＴｒＢ２のゲートに接続されている。トランジスタＴｒＢ４のソースは、負側電源端子２１３に接続されている。
【0174】
トランジスタＴｒＢ５のベースは、トランジスタＴｒＢ６のベースに接続されている。トランジスタＴｒＢ５のベースおよびトランジスタＴｒＢ６のベースは、トランジスタＴｒＢ５のコレクタに接続されている。トランジスタＴｒＢ５のエミッタは、抵抗ＲＢ２を介して負側電源端子２１３に接続されている。トランジスタＴｒＢ６のエミッタは、負側電源端子２１３に接続されている。
【0175】
トランジスタＴｒＢ７のゲートは、トランジスタＴｒＢ６のコレクタに接続されている。トランジスタＴｒＢ７のドレインは、トランジスタＴｒＢ２のドレインに接続されている。トランジスタＴｒＢ７のソースは、負側電源端子２１３に接続されている。
抵抗ＲＢ３は、コンデンサＣとの間でＲＣ直列回路２１５を形成している。ＲＣ直列回路２１５は、トランジスタＴｒＢ７のゲートおよび負側電源端子２１３の間に接続されている。
抵抗ＲＢ３は、コンデンサＣとの間でＲＣ直列回路２１５を形成している。ＲＣ直列回路２１５は、トランジスタＴｒＢ７のゲートおよび負側電源端子２１３の間に接続されている。
【0176】
トランジスタＴｒＢ８～ＴｒＢ１２のゲートは、互いに接続されている。トランジスタＴｒＢ８～ＴｒＢ１２のゲートは、それぞれトランジスタＴｒＢ７のゲートに接続されている。トランジスタＴｒＢ８～ＴｒＢ１２のドレインは、それぞれ正側電源端子２１２に接続されている。
トランジスタＴｒＢ８のソースは、トランジスタＴｒＢ３のドレインに接続されている。トランジスタＴｒＢ９のソースは、トランジスタＴｒＢ５のコレクタに接続されている。トランジスタＴｒＢ１０のソースは、トランジスタＴｒＢ６のコレクタに接続されている。
トランジスタＴｒＢ８のソースは、トランジスタＴｒＢ３のドレインに接続されている。トランジスタＴｒＢ９のソースは、トランジスタＴｒＢ５のコレクタに接続されている。トランジスタＴｒＢ１０のソースは、トランジスタＴｒＢ６のコレクタに接続されている。
【0177】
トランジスタＴｒＢ１１のソースは、トランジスタＴｒＢ８，ＴｒＢ９，ＴｒＢ１０，ＴｒＢ１２のゲートおよびトランジスタＴｒＢ７のドレインに接続されている。トランジスタＴｒＢ１２のソースは、出力端子２１４に接続されている。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【0178】
１ 電子部品
２ 半導体層
３ 第１主面
６ デバイス領域
７ 外側領域
１２ 絶縁積層構造
１５ 第３絶縁層
３５ 薄膜抵抗
３６ 抵抗層
３７ クロム凝集体
３８ トリミング痕
１５１ 電子部品
ＴＲ 厚さ
ＷＣ 幅
２ 半導体層
３ 第１主面
６ デバイス領域
７ 外側領域
１２ 絶縁積層構造
１５ 第３絶縁層
３５ 薄膜抵抗
３６ 抵抗層
３７ クロム凝集体
３８ トリミング痕
１５１ 電子部品
ＴＲ 厚さ
ＷＣ 幅
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図9F】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図10F】
【図10G】
【図10H】
【図10I】
【図10J】
【図10K】
【図10L】
【図10M】
【図10N】
【図10O】
【図10P】
【図10Q】
【図10R】
【図10S】
【図10T】
【図10U】
【図11】
【図12】
【図13】