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特許7441927駆動回路に適用される伝導損失およびスイッチング損失を低減する方法並びにそれを用いる駆動回路
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-02-21
(45)【発行日】2024-03-01
(54)【発明の名称】駆動回路に適用される伝導損失およびスイッチング損失を低減する方法並びにそれを用いる駆動回路
(51)【国際特許分類】
H02M 3/155 20060101AFI20240222BHJP
【ＦＩ】
H02M3/155 P
【請求項の数】
21
(21)【出願番号】P 2022182666
(22)【出願日】2022-11-15
(65)【公開番号】P2023075059
(43)【公開日】2023-05-30
【審査請求日】2022-11-15
(31)【優先権主張番号】63/280,962
(32)【優先日】2021-11-18
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】63/269,041
(32)【優先日】2022-03-08
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】18/051,015
(32)【優先日】2022-10-31
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】521287935
【氏名又は名称】エクスメムス ラブズ，インコーポレイテッド
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】ジェム ユエ リヤーン
(72)【発明者】
【氏名】ジーン‐ムオン リウ
(72)【発明者】
【氏名】シイ‐シュヨン チェン
【審査官】柳下 勝幸
(56)【参考文献】
【文献】特開２００６－２９５８０２（ＪＰ，Ａ）
【文献】特開２００６－０８７１９４（ＪＰ，Ａ）
【文献】特開２０２１－０６４９８２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ ３／１５５
(57)【特許請求の範囲】
【請求項1】
アナログ－デジタルコンバータ（ＡＤＣ）と、インダクタを含み負荷に結合されたスイッチング回路とを含む駆動回路に適用される方法であって、前記方法は：第１のレートで前記負荷の負荷電圧にアナログ－デジタル変換を実行するステップと；
第２のレートで前記インダクタを流れる少なくとも１つの電流パルスを生成するステップと；を含み、
前記少なくとも１つの電流パルスのうちの各電流パルスが、前記第２のレートに対応する第２のサイクル内で達成され；
前記少なくとも１つの電流パルスのすべてが、前記第１のレートに対応する第１のサイクル内で達成され；
前記第１のサイクルの第１の長さは、前記第２のサイクルの第２の長さの２倍より長く、
前記方法は、
入力信号を受信するステップおよび前記ＡＤＣからのフィードバック信号を受信するステップと；
前記入力信号と前記フィードバック信号との間の差が第１の閾値より大きい場合に電流パルス数を増加させるステップと；
前記第１のサイクル内で前記第２のレートにおいて増加した前記電流パルス数の前記電流パルスを生成するステップと；をさらに含む、
方法。
【請求項2】
アナログ－デジタルコンバータ（ＡＤＣ）と、インダクタを含み負荷に結合されたスイッチング回路とを含む駆動回路に適用される方法であって、前記方法は：
第１のレートで前記負荷の負荷電圧にアナログ－デジタル変換を実行するステップと；
第２のレートで前記インダクタを流れる少なくとも１つの電流パルスを生成するステップと；を含み、
前記少なくとも１つの電流パルスのうちの各電流パルスが、前記第２のレートに対応する第２のサイクル内で達成され；
前記少なくとも１つの電流パルスのすべてが、前記第１のレートに対応する第１のサイクル内で達成され；
前記第１のサイクルの第１の長さは、前記第２のサイクルの第２の長さの２倍より長く、
前記方法は、
入力信号を受信するステップおよび前記ＡＤＣからのフィードバック信号を受信するステップと；
前記入力信号と前記フィードバック信号との間の差が第２の閾値未満である場合に電流パルス数を減少させるステップと；
前記第１のサイクル内で前記第２のレートにおいて減少した前記電流パルス数の前記少なくとも１つの電流パルスを生成するステップと；をさらに含む、
方法。
【請求項3】
アナログ－デジタルコンバータ（ＡＤＣ）と、インダクタを含み負荷に結合されたスイッチング回路とを含む駆動回路に適用される方法であって、前記方法は：
第１のレートで前記負荷の負荷電圧にアナログ－デジタル変換を実行するステップと；
第２のレートで前記インダクタを流れる少なくとも１つの電流パルスを生成するステップと；を含み、
前記少なくとも１つの電流パルスのうちの各電流パルスが、前記第２のレートに対応する第２のサイクル内で達成され；
前記少なくとも１つの電流パルスのすべてが、前記第１のレートに対応する第１のサイクル内で達成され；
前記第１のサイクルの第１の長さは、前記第２のサイクルの第２の長さの２倍より長く、
前記方法は、
入力信号を受信するステップおよび前記ＡＤＣからのフィードバック信号を受信するステップと；
メモリに格納されたテーブルから前記フィードバック信号および前記入力信号に従って実効パルス幅制御コード（ＥＰＷＣＣ）を取得するステップであって、前記ＥＰＷＣＣはパルス幅制御コード（ＰＷＣＣ）および数制御コード（ＮＣＣ）を含む、ステップと；
前記ＥＰＷＣＣに従って前記少なくとも１つの電流パルスを生成するステップと；
前記第１のサイクルの始まりに対応する第１のフィードバック信号および前記第１のサイクルの終了に対応する第２のフィードバック信号を受信するステップと；
前記第１のフィードバック信号および前記第２のフィードバック信号に従って前記ＥＰＷＣＣを更新するステップと；
前記メモリ内の前記テーブルに更新された前記ＥＰＷＣＣを保存するステップと；をさらに含み、
前記ＥＰＷＣＣを更新する前記ステップは：
前記ＰＷＣＣが第１の値以上に増加したときに前記ＮＣＣを増加させるステップと；
前記ＮＣＣが増加したときに増加した前記ＰＷＣＣを減少したＰＷＣＣに置き換えるステップであって、前記減少したＰＷＣＣは前記第１の値よりも小さい第２の値を有する、ステップと；を含み、
前記メモリ内の前記テーブルに前記更新されたＥＰＷＣＣを保存する前記ステップは：
増加した前記ＮＣＣおよび前記減少したＰＷＣＣを前記メモリ内の前記テーブルに保存するステップを含む、
方法。
【請求項4】
アナログ－デジタルコンバータ（ＡＤＣ）と、インダクタを含み負荷に結合されたスイッチング回路とを含む駆動回路に適用される方法であって、前記方法は：
第１のレートで前記負荷の負荷電圧にアナログ－デジタル変換を実行するステップと；
第２のレートで前記インダクタを流れる少なくとも１つの電流パルスを生成するステップと；を含み、
前記少なくとも１つの電流パルスのうちの各電流パルスが、前記第２のレートに対応する第２のサイクル内で達成され；
前記少なくとも１つの電流パルスのすべてが、前記第１のレートに対応する第１のサイクル内で達成され；
前記第１のサイクルの第１の長さは、前記第２のサイクルの第２の長さの２倍より長く、
前記方法は、
入力信号を受信するステップおよび前記ＡＤＣからのフィードバック信号を受信するステップと；
メモリに格納されたテーブルから前記フィードバック信号および前記入力信号に従って実効パルス幅制御コード（ＥＰＷＣＣ）を取得するステップであって、前記ＥＰＷＣＣはパルス幅制御コード（ＰＷＣＣ）および数制御コード（ＮＣＣ）を含む、ステップと；
前記ＥＰＷＣＣに従って前記少なくとも１つの電流パルスを生成するステップと；
前記第１のサイクルの始まりに対応する第１のフィードバック信号および前記第１のサイクルの終了に対応する第２のフィードバック信号を受信するステップと；
前記第１のフィードバック信号および前記第２のフィードバック信号に従って前記ＥＰＷＣＣを更新するステップと；
前記メモリ内の前記テーブルに更新された前記ＥＰＷＣＣを保存するステップと；をさらに含み、
前記ＥＰＷＣＣを更新する前記ステップは：
前記ＰＷＣＣが第３の値以下に減少したときに前記ＮＣＣを減少させるステップと；
前記ＮＣＣが減少したときに、減少した前記ＰＷＣＣを増加したＰＷＣＣに置き換えるステップであって、前記増加したＰＷＣＣは前記第３の値よりも大きい第４の値を有する、ステップと；をさらに含み、
前記メモリ内の前記テーブルに更新された前記ＥＰＷＣＣを保存する前記ステップは：
減少した前記ＮＣＣおよび前記増加したＰＷＣＣを前記メモリ内の前記テーブルに保存するステップを含む、
方法。
【請求項5】
前記ＥＰＷＣＣに従って少なくとも１つの電流パルスを生成する前記ステップは：立ち上がり間隔を伴って前記少なくとも１つの電流パルスの中から電流パルスを生成するステップであって、前記立ち上がり間隔は、前記ＥＰＷＣＣ内の前記ＰＷＣＣに従って決定される、ステップと；
電流パルス数の前記少なくとも１つの電流パルスを生成するステップであって、前記電流パルス数は、前記ＥＰＷＣＣ内の前記ＮＣＣに従って決定される、ステップと；を含む、
請求項３又は４に記載の方法。
【請求項6】
前記電流パルスを生成する前記ステップは：前記スイッチング回路へのパルス幅を持つパルス幅変調（ＰＷＭ）信号を発生させるステップを含み、
前記ＰＷＭ信号の前記パルス幅は前記ＰＷＣＣに従って決定される、
請求項３又は４に記載の方法。
【請求項7】
前記第１のレートに対応する前記第１のサイクル内に少なくとも第１の電流パルスおよび少なくとも第２の電流パルスを生成するステップ；をさらに含み、前記少なくとも第１の電流パルスの第１の立ち上がり間隔は、前記少なくとも第２の電流パルスの第２の立ち上がり間隔よりも大きい、
請求項１乃至４のいずれか１項に記載の方法。
【請求項8】
放電動作に対応する前記第１のサイクル内で遅延を伴う前記少なくとも１つの電流パルスを生成するステップをさらに含む、請求項１乃至４のいずれか１項に記載の方法。
【請求項9】
負荷を駆動するように構成された駆動回路であって、前記駆動回路は：第１のレートで前記負荷の負荷電圧にアナログ－デジタル変換を実行するように構成されたアナログ－デジタルコンバータ（ＡＤＣ）と；
インダクタを含み、前記負荷に結合され、第２のレートで前記インダクタを流れる少なくとも１つの電流パルスを生成するように構成されたスイッチング回路と；
入力信号を受信するとともに前記ＡＤＣからのフィードバック信号を受信する、パルス幅変調（ＰＷＭ）コントローラと；を有し、
前記少なくとも１つの電流パルスのうちの各電流パルスが、前記第２のレートに対応する第２のサイクル内で達成され；
前記少なくとも１つの電流パルスのすべてが、前記第１のレートに対応する第１のサイクル内で達成され；
前記第１のサイクルの第１の長さは、前記第２のサイクルの第２の長さの２倍より長く、
前記ＰＷＭコントローラは、前記入力信号と前記フィードバック信号との間の差が第１の閾値より大きい場合に電流パルス数を増加させ；
前記ＰＷＭコントローラは、前記第１のサイクル内で前記第２のレートにおいて増加した前記電流パルス数の電流パルスを生成するように前記スイッチング回路を制御する、
駆動回路。
【請求項10】
負荷を駆動するように構成された駆動回路であって、前記駆動回路は：
第１のレートで前記負荷の負荷電圧にアナログ－デジタル変換を実行するように構成されたアナログ－デジタルコンバータ（ＡＤＣ）と；
インダクタを含み、前記負荷に結合され、第２のレートで前記インダクタを流れる少なくとも１つの電流パルスを生成するように構成されたスイッチング回路と；
入力信号を受信するとともに前記ＡＤＣからのフィードバック信号を受信する、パルス幅変調（ＰＷＭ）コントローラと；を有し、
前記少なくとも１つの電流パルスのうちの各電流パルスが、前記第２のレートに対応する第２のサイクル内で達成され；
前記少なくとも１つの電流パルスのすべてが、前記第１のレートに対応する第１のサイクル内で達成され；
前記第１のサイクルの第１の長さは、前記第２のサイクルの第２の長さの２倍より長く、
前記ＰＷＭコントローラは、前記入力信号と前記フィードバック信号との間の差が第２の閾値未満の場合に電流パルス数を減少させ、
前記ＰＷＭコントローラは、前記第１のサイクル内で前記第２のレートにおいて減少した前記電流パルス数の前記少なくとも１つの電流パルスを生成するように前記スイッチング回路を制御する、
駆動回路。
【請求項11】
負荷を駆動するように構成された駆動回路であって、前記駆動回路は：
第１のレートで前記負荷の負荷電圧にアナログ－デジタル変換を実行するように構成されたアナログ－デジタルコンバータ（ＡＤＣ）と；
インダクタを含み、前記負荷に結合され、第２のレートで前記インダクタを流れる少なくとも１つの電流パルスを生成するように構成されたスイッチング回路と；
入力信号を受信するとともに前記ＡＤＣからのフィードバック信号を受信する、パルス幅変調（ＰＷＭ）コントローラと；を有し、
前記少なくとも１つの電流パルスのうちの各電流パルスが、前記第２のレートに対応する第２のサイクル内で達成され；
前記少なくとも１つの電流パルスのすべてが、前記第１のレートに対応する第１のサイクル内で達成され；
前記第１のサイクルの第１の長さは、前記第２のサイクルの第２の長さの２倍より長く、
前記ＰＷＭコントローラは、テーブルを格納するように構成されたメモリを有し；
前記ＰＷＭコントローラは、前記メモリに格納された前記テーブルから前記フィードバック信号および前記入力信号に従って実効パルス幅制御コード（ＥＰＷＣＣ）を取得し；
前記ＥＰＷＣＣは、パルス幅制御コード（ＰＷＣＣ）および数制御コード（ＮＣＣ）を含み、
前記スイッチング回路は、前記ＥＰＷＣＣに従って前記少なくとも１つの電流パルスを生成する、
前記ＰＷＭコントローラは、前記第１のサイクルの始まりに対応する第１のフィードバック信号および前記第１のサイクルの終了に対応する第２のフィードバック信号を受信し；
前記ＰＷＭコントローラは、前記第１のフィードバック信号および前記第２のフィードバック信号に従って前記ＥＰＷＣＣを更新し；
前記ＰＷＭコントローラは、更新された前記ＥＰＷＣＣを前記メモリ内の前記テーブルに保存し、
前記ＰＷＭコントローラが前記ＥＰＷＣＣを更新する間、前記ＰＷＣＣが第１の値以上に増加したときに前記ＰＷＭコントローラは前記ＮＣＣを増加させ、前記ＮＣＣが増加したときに増加した前記ＰＷＣＣを減少したＰＷＣＣに置き換え；
前記減少したＰＷＣＣは、前記第１の値よりも小さい第２の値を有し；
前記ＰＷＭコントローラは、増加した前記ＮＣＣおよび前記減少したＰＷＣＣを前記メモリ内の前記テーブルに保存する、
駆動回路。
【請求項12】
負荷を駆動するように構成された駆動回路であって、前記駆動回路は：
第１のレートで前記負荷の負荷電圧にアナログ－デジタル変換を実行するように構成されたアナログ－デジタルコンバータ（ＡＤＣ）と；
インダクタを含み、前記負荷に結合され、第２のレートで前記インダクタを流れる少なくとも１つの電流パルスを生成するように構成されたスイッチング回路と；
入力信号を受信するとともに前記ＡＤＣからのフィードバック信号を受信する、パルス幅変調（ＰＷＭ）コントローラと；を有し、
前記少なくとも１つの電流パルスのうちの各電流パルスが、前記第２のレートに対応する第２のサイクル内で達成され；
前記少なくとも１つの電流パルスのすべてが、前記第１のレートに対応する第１のサイクル内で達成され；
前記第１のサイクルの第１の長さは、前記第２のサイクルの第２の長さの２倍より長く、
前記ＰＷＭコントローラは、テーブルを格納するように構成されたメモリを有し；
前記ＰＷＭコントローラは、前記メモリに格納された前記テーブルから前記フィードバック信号および前記入力信号に従って実効パルス幅制御コード（ＥＰＷＣＣ）を取得し；
前記ＥＰＷＣＣは、パルス幅制御コード（ＰＷＣＣ）および数制御コード（ＮＣＣ）を含み、
前記スイッチング回路は、前記ＥＰＷＣＣに従って前記少なくとも１つの電流パルスを生成する、
前記ＰＷＭコントローラは、前記第１のサイクルの始まりに対応する第１のフィードバック信号および前記第１のサイクルの終了に対応する第２のフィードバック信号を受信し；
前記ＰＷＭコントローラは、前記第１のフィードバック信号および前記第２のフィードバック信号に従って前記ＥＰＷＣＣを更新し；
前記ＰＷＭコントローラは、更新された前記ＥＰＷＣＣを前記メモリ内の前記テーブルに保存し、
前記ＰＷＭコントローラが前記ＥＰＷＣＣを更新する間、前記ＰＷＣＣが第３の値以下に減少したときに前記ＰＷＭコントローラは前記ＮＣＣを減少させ、前記ＮＣＣが減少したときに減少した前記ＰＷＣＣを増加したＰＷＣＣに置き換え；
前記増加したＰＷＣＣは前記第３の値よりも大きい第４の値を有し；
前記ＰＷＭコントローラは、減少した前記ＮＣＣおよび前記増加したＰＷＣＣを前記メモリ内の前記テーブルに保存する、
駆動回路。
【請求項13】
前記ＰＷＭコントローラは、前記ＰＷＣＣに従って立ち上がり間隔をおよび前記ＮＣＣに従って前記少なくとも１つの電流パルスの電流パルス数を決定し前記スイッチング回路は、前記立ち上がり間隔を伴って前記少なくとも１つの電流パルスの中から電流パルスを生成し、前記電流パルス数の前記少なくとも１つの電流パルスを生成する、
請求項１１又は１２に記載の駆動回路。
【請求項14】
前記ＰＷＭコントローラは、前記スイッチング回路への前記ＰＷＣＣに対応するパルス幅を持つＰＷＭ信号を生成する、請求項１１又は１２に記載の駆動回路。
【請求項15】
前記スイッチング回路は、前記第１のレートに対応する前記第１のサイクル内で、少なくとも第１の電流パルスおよび少なくとも第２の電流パルスを生成し；前記少なくとも第１の電流パルスの第１の立ち上がり間隔は、前記少なくとも第２の電流パルスの第２の立ち上がり間隔よりも大きい、
請求項９乃至１２のいずれか１項に記載の駆動回路。
【請求項16】
前記ＰＷＭコントローラは：前記ＰＷＣＣをアナログ電圧に変換するように構成されたデジタル－アナログコンバータ（ＤＡＣ）と；
鋸歯状の信号を発生させるように構成された波形発生器と；
前記鋸歯状の信号を前記アナログ電圧と比較し、前記ＰＷＣＣに対応するパルス幅を有するＰＷＭ信号として比較結果を生成するように構成された比較器と；を有する、
請求項１１又は１２に記載の駆動回路。
【請求項17】
前記スイッチング回路は：電圧源と前記インダクタの第１の端子との間に結合された第１のスイッチと；
前記インダクタの前記第１の端子に結合された第２のスイッチと；
前記負荷と前記インダクタの第２の端子との間に結合された第３のスイッチと；
前記インダクタの前記第２の端子に結合された第４のスイッチと；を有する、
請求項９乃至１２のいずれか１項に記載の駆動回路。
【請求項18】
前記スイッチング回路は、前記負荷と電圧源との間に結合され；放電動作中、前記スイッチング回路は前記電圧源に向かう電流を形成する、
請求項９乃至１２のいずれか１項に記載の駆動回路。
【請求項19】
前記第２のレートは前記第１のレートの倍数である、請求項９乃至１２のいずれか１項に記載の駆動回路。
【請求項20】
前記負荷は容量性スピーカ負荷であり、前記入力信号は、可聴帯域内の元の音声信号に従って生成され、前記容量性スピーカ負荷の出力は、前記入力信号に実質的に比例する、請求項９乃至１２のいずれか１項に記載の駆動回路。
【請求項21】
前記ＰＷＭコントローラは、放電動作に対応する前記第１のサイクル内に遅延を伴う前記少なくとも１つの電流パルスを生成するように前記スイッチング回路を制御する、請求項９乃至１２のいずれか１項に記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、駆動回路に適用される方法、より具体的には、特にオーディオシステムのための、伝導損失（conduction loss）およびスイッチング損失を低減することができる駆動回路に適用される方法に関する。
【背景技術】
【0002】
最近、圧電作動スピーカ（ピエゾスピーカ）が登場した。薄膜圧電アクチュエータの容量性により、これらのピエゾスピーカはアンプに高い容量性負荷を与える。しかし、ＡＢ級、Ｄ級、Ｇ級、Ｈ級アンプなどの従来の駆動回路はすべて、負荷（loading）（非常に微細な金属ワイヤでできたコイル）がほとんど抵抗性でありかつわずかに誘導性であることを前提に進化しており、これらの従来のアンプはピエゾスピーカなどの高容量負荷を駆動するのには適していない。
【0003】
電力消費を最小限に抑えるために、双方向直流－直流（ＤＣ－ＤＣ）コンバータが、ピエゾスピーカに電力供給を供給するおよびピエゾスピーカから電力をリサイクルする両方を行うために開発されており、その電力損失を可能な限り低くする必要がある。ＤＣ－ＤＣコンバータが持つ電力損失には主に２種類：伝導損失とスイッチング損失がある。ＤＣ－ＤＣコンバータのトランジスタ（スイッチ素子として動作する）のオン抵抗に電流が流れるとき、伝導損失が発生する。そのため、より高い電流値の下では伝導損失はより大きい。スイッチング損失は、ＤＣ－ＤＣコンバータのスイッチ素子の（例えば、ＭＯＳＦＥＴのゲートをＶＯＮまたはＶＯＦＦに駆動する）スイッチングから発生し、スイッチ素子を通過する電流の大きさに関係なく、スイッチング動作ごとに一定量の電力損失が発生する。
【0004】
ＤＣ－ＤＣコンバータのスイッチング動作の間、伝導損失およびスイッチング損失の両方は避けられない。したがって、伝導損失とスイッチング損失のバランスを取ることによって、全体的な電力消費を最小に抑える必要がある。
【発明の概要】
【0005】
従って、本発明の目的は、ＤＣ－ＤＣコンバータを駆動するための駆動回路に適用される方法を提供することであり、ＤＣ－ＤＣコンバータを制御するためのＰＷＭ信号は、音響システムの電力消費を最小にするように、伝導損失とスイッチング損失との間のバランスを達成するようにうまく構成され得る。
【0006】
本発明の一実施形態は、アナログ－デジタルコンバータ（ＡＤＣ）と、インダクタを含み負荷に結合されたスイッチング回路とを有する駆動回路に適用される方法を開示する。本方法は：第１のレート（rate）で負荷の負荷電圧にアナログ－デジタル変換を実行するステップと；第２のレートでインダクタを流れる少なくとも１つの電流パルスを生成するステップと；を含む。ここで、少なくとも１つの電流パルスのうちの各電流パルスは、第２のレートに対応する第２のサイクル内で達成され、少なくとも１つの電流パルスのすべては、第１のレートに対応する第１のサイクル内で達成され、第１のサイクルの第１の長さは、第２のサイクルの第２の長さの２倍より長い。
【0007】
本発明の別の実施形態は、負荷を駆動するように構成された駆動回路を開示する。駆動回路は、アナログ－デジタルコンバータ（ＡＤＣ）およびスイッチング回路を有する。ＡＤＣは、第１のレートで負荷の負荷電圧にアナログ－デジタル変換を実行するように構成される。インダクタを有し、負荷に結合されたスイッチング回路は、第２のレートでインダクタを流れる少なくとも１つの電流パルスを生成するように構成される。ここで、少なくとも１つの電流パルスのうちの各電流パルスは、第２のレートに対応する第２のサイクル内で達成され、少なくとも１つの電流パルスのすべては、第１のレートに対応する第１のサイクル内で達成され、第１のサイクルの第１の長さは、第２のサイクルの第２の長さの２倍より長い。
【0008】
本発明のこれらおよび他の目的は、種々の図および図面に示されている好ましい実施形態の以下の詳細な説明を読んだ後に、当業者には明らかになるであろう。
【図面の簡単な説明】
【0009】
【図1】本発明の一実施形態による駆動回路の概略図である。
【0010】
【図2】ＡＤＣ周波数およびＤＣ－ＤＣ動作周波数で動作する駆動回路の具体的な動作を示す。
【0011】
【図3】ＡＤＣ周波数およびＤＣ－ＤＣ動作周波数で動作する駆動回路の具体的な動作を示す。
【0012】
【図4】本発明の実施形態（複数可）によるＡＤＣサイクルにおけるパルス制御の概略図である。
【0013】
【図5】本発明の一実施形態によるプロセスのフローチャートである。
【0014】
【図6】本発明の一実施形態によるプロセスのフローチャートである。
【0015】
【図7】本発明の一実施形態によるＥＰＷＣＣの例示的なデータフィールドを示す。
【0016】
【図8】本発明の実施形態（複数可）による（E）ＰＷＣＣ制御方式を示す。
【0017】
【図9】本発明の一実施形態によるＥＰＷＣＣの別の例示的なデータフィールドを示す。
【0018】
【図10】本発明の一実施形態によるＰＷＭコントローラの概略図である。
【発明を実施するための形態】
【0019】
米国特許第１１，２９０，０１５号および第１１，３３６，１８２号は、特にピエゾスピーカ内の容量性スピーカ負荷を駆動するために適用される、容量性負荷を駆動するためのスイッチング回路としてＤＣ－ＤＣコンバータを含む駆動回路を開示している。ＤＣ－ＤＣコンバータは、伝導損失およびスイッチング損失を消費する。本発明の駆動回路は、伝導損失およびスイッチング損失を最小にしようとする。
【0020】
図１は、本発明の一実施形態による駆動回路１０の概略図である。駆動回路１０は、入力信号ＩＮに従って負荷ＣＬを駆動するように構成され、パルス幅変調（ＰＷＭ）コントローラ１１０、スイッチング回路１２０およびアナログ－デジタルコンバータ（ＡＤＣ）１３０を含む。スイッチング回路１２０は、電圧源（または電源と呼ばれ、バッテリである可能性がある）１１と負荷ＣＬとの間に結合され、インダクタＬ１とスイッチＴ１～Ｔ４を含む。スイッチング回路１２０は、負荷ＣＬ全体の電圧を制御するために、電圧源１１と負荷ＣＬとの間で直流－直流（ＤＣ－ＤＣ）動作を行うように、ＰＷＭコントローラ１１０によって生成されるＰＷＭ信号ＳＰ１～ＳＰ４によって制御される。ここで、ＤＣ－ＤＣ動作は、負荷ＣＬに向かって流れる電流を形成する充電動作、または負荷ＣＬから流れる別の電流を形成する放電動作を指し得る。ここでの負荷ＣＬは主に容量性負荷であり得る。一般に、負荷に対して実行される充電動作は、負荷の負荷電圧の増加をもたらす。一方、負荷に対して実行される放電動作は、負荷の負荷電圧の低下をもたらす。
【0021】
ＡＤＣ１３０は、１／ＴＡＤＣのレートで負荷の負荷電圧にアナログ－デジタル変換を実行するように構成され、ここでＴＡＤＣは、２つの連続した（サンプリングの瞬間の）アナログ－デジタル変換の間の間隔／サイクルを示す。負荷の負荷電圧は、図１に示すＶＬｏａｄが参照され得る。レート１／ＴＡＤＣは、１秒あたりのサンプル数または単にＨｚの観点からＡＤＣのサンプリング周波数として知られることがあり、またはＡＤＣ周波数／レートと呼ばれることもある。
【0022】
スイッチング回路１２０は、ＰＷＭコントローラ１１０によって生成されたＰＷＭ信号ＳＰ１～ＳＰ４によって制御され、１／ＴＤＣ－ＤＣのレートでインダクタＬ１を流れる電流パルス（複数可）を生成することによってＤＣ－ＤＣ動作（複数可）を実行するように構成される。レート１／ＴＤＣ－ＤＣは、ＤＣ－ＤＣ動作周波数/レートと呼ばれることがあり、ＴＤＣ－ＤＣはＤＣ－ＤＣサイクルまたはＤＣ－ＤＣサイクルの長さを示す。本発明では、１つのＤＣ－ＤＣ動作を実行することは、インダクタＬ１を流れる１つの電流パルスを生成することを意味し、ＤＣ－ＤＣ動作レート１／ＴＤＣ－ＤＣで電流パルス（複数可）を生成することは、各電流パルスが１つのＤＣ－ＤＣサイクルＴＤＣ－ＤＣ内で達成されることを意味する。
【0023】
本発明では、インダクタのコンパクト化とＡＤＣの電力消費の理由から、スイッチング回路（例えば、１２０）のＤＣ－ＤＣ動作レートは、ＡＤＣのＡＤＣレートよりも高いが、その詳細は以下のとおりである。
【0024】
インダクタのコンパクト化のため、回路のコンパクト化のためにインダクタＬ１のサイズを小さくし、ピーク電流を減らして伝導損失を低くするために、一般にＤＣ－ＤＣ動作レートを大きくすることが望ましい。例えば、主流の半導体ファウンドリ製造プロセスに基づくスイッチング回路１２０では、３ＭＨｚ前後のＤＣ－ＤＣ動作レートで効率的に設計および動作させることが実現可能である。したがって、駆動回路１０の電力効率およびコンパクトさの観点から、スイッチング回路１２０を３．０７２ＭＨｚのような高いＤＣ－ＤＣ動作レートで動作するように構成することは、実現可能かつ望ましいことであるが、これに限定されるものではない。
【0025】
一方、ＡＤＣの電力消費の理由から、ＡＤＣによって消費される電力は、その分解能と変換率に関係している：分解能が高いほどより多くの電力が消費され、変換率が高いほどより多くの電力が消費される。音響発生用途（sound producing application）では、元の音声入力信号は、典型的には、１６．５Ｈｚから２２ＫＨｚの間の人間の可聴周波数に帯域制限される。このような帯域制限された入力について、ＡＤＣのサンプリング／変換レート（すなわち、ＡＤＣレート）を３ＭＨｚの領域またはＤＣ－ＤＣ動作レートと同じくらい高くすることにまれに利点がある。すなわち、ＡＤＣ電力を削減する観点から、ＡＤＣレートは、ＤＣ－ＤＣ動作レートより（例えば、数倍（a few times））低くなるように抑えられることができる。
【0026】
一実施形態では、スイッチング回路１２０は、３．０７２ＭＨｚまたは１．５３６ＭＨｚのようなＤＣ－ＤＣ動作レートで動作し得、一方、ＡＤＣ１３０は３８４ｋＨｚまたは７６８ｋＨｚのようなより低い／ＡＤＣレートで動作し得る。このような状況では、１つのＡＤＣサイクルは、スイッチング回路１２０の複数（例えば、４または８）のＤＣ－ＤＣサイクルを含み得る。本出願では、ＡＤＣサイクルＴＡＤＣ（の第１の長さ）は、ＤＣ－ＤＣサイクルＴＤＣ－ＤＣの（第２の長さの）少なくとも２倍より長くなければならない。
【0027】
例えば、図２は、ＡＤＣ周波数を１／ＴＡＤＣ、ＤＣ－ＤＣ動作周波数を１／ＴＤＣ－ＤＣとして動作する駆動回路１０の具体的な動作を示している。ＡＤＣ周波数が３８４ｋＨｚでＤＣ－ＤＣ動作周波数が１．５３６ＭＨｚである場合、ＡＤＣサイクルＴＡＤＣはＴＡＤＣ＝４・ＴＤＣ－ＤＣである。すなわち、ＡＤＣサイクルＴＡＤＣは４つのタイムスロットに分けることができる。４つのタイムスロットのうち３つはＤＣ－ＤＣ動作（複数可）に使用することができ、タイムスロットの１つまたは最終タイムスロットはアナログ－デジタル変換を実行するために使用することができ、これは図２において「ＡＤＣ ｓｌｏｔ」と注釈が付けられている。
【0028】
図２では、１つのＤＣ－ＤＣ動作を実行するためのインダクタ／伝導電流ＩＬ、ＰＷＭ信号ＳＰＩｎＦｌｕｘおよびＳＰＤｅＦｌｕｘの波形が示される。電流ＩＬは、電流の方向に関係なく、インダクタＬ１を流れる電流の大きさを表す。すなわち、ＩＬは、充電動作のためにインダクタＬ１の第１の端子（スイッチＴ１－Ｔ２に接続される）からインダクタＬ１の第２の端子（スイッチＴ３－Ｔ４に接続される）に流れる、または放電動作のために第２の端子から第１の端子に流れるいずれかのインダクタ／伝導電流を表し得る。
【0029】
図２に示すように、電流パルスＣＰは、ＩＬ＝０の時点から開始し、電流ＩＬが増加する間の上昇（立ち上がり）セグメント／間隔ＴＲを経験し、ＩＬ＝Ｉｐｅａｋのピーク電流に達し、電流ＩＬが減少する間の下降（立ち下り）セグメント／間隔ＴＦを経験し、ＩＬ＝０の時点で終了する。上昇セグメント／間隔ＴＲはＤＣ－ＤＣ動作のＩｎＦｌｕｘ（磁束増加）フェーズに対応し、下降セグメント／間隔ＴＦはＤＣ－ＤＣ動作のＤｅＦｌｕｘ（磁束減少）フェーズに対応する。なお、図２に示すように、電流パルスＣＰは、ＴＤＣ－ＤＣの時間ウインドウにわたるＤＣ－ＤＣサイクルの１つの中で達成され、スイッチング回路１２０が、ＤＣ－ＤＣ動作レート１／ＴＤＣ－ＤＣで電流パルスＣＰを生成すると呼ばれるものとする。
【0030】
説明のため、図２の電流パルスＣＰは三角形で示されている。実際には、ＩＬ＝０とＩＬ＝Ｉｐｅａｋとの間の電流ＩＬの波形（複数可）は、直線（複数可）からわずかにずれてもよいが、特に間隔ＴＲ／ＴＦ（またはＰＷＭ信号ＳＰＩｎＦｌｕｘ／ＳＰＤｅＦｌｕｘのパルス幅）が十分に小さい場合には、リニアまたは直線（複数可）として近似することができる。
【0031】
ＰＷＭ信号ＳＰＩｎＦｌｕｘはＩｎＦｌｕｘフェーズ用ＰＷＭ信号ＳＰ１～ＳＰ４のうちの２つとして適用することができ、ＰＷＭ信号ＳＰＤｅＦｌｕｘはＤｅＦｌｕｘフェーズ用ＰＷＭ信号ＳＰ１～ＳＰ４のうちの他の２つとして適用することができる。例えば、米国特許第11,336,182号で教示されるスイッチング回路１０のＤＣ－ＤＣ動作は、以下のように簡単に説明できる。充電動作のためのＡＤＣサイクルＴＡＤＣ内では、ＰＷＭ信号ＳＰＩｎＦｌｕｘがスイッチ、例えばＴ１およびＴ４に適用されて（すなわち、ＳＰ１＝ＳＰ４＝ＳＰＩｎＦｌｕｘ）、電圧源１１に蓄えられた電気エネルギを、ＩｎＦｌｕｘフェーズ中にインダクタＬ１の磁束エネルギに転換し得、ＰＷＭ信号ＳＰＤｅＦｌｕｘがスイッチ、例えばＴ２およびＴ３に適用されて（すなわち、ＳＰ２＝ＳＰ３＝ＳＰＤｅＦｌｕｘ）、ＤｅＦｌｕｘフェーズ中にインダクタＬ１に蓄えられた磁束エネルギを負荷ＣＬの電気エネルギに転換し得る。放電動作のためのＡＤＣサイクルＴＡＤＣ内では、ＰＷＭ信号ＳＰＩｎＦｌｕｘがスイッチ、例えばＴ２およびＴ３に適用されて（すなわち、ＳＰ２＝ＳＰ３＝ＳＰＩｎＦｌｕｘ）、負荷ＣＬに蓄積された電気エネルギを、ＩｎＦｌｕｘフェーズ中にインダクタＬ１の磁束エネルギに転換し得、ＰＷＭ信号ＳＰＤｅＦｌｕｘがスイッチ、例えばＴ１およびＴ４に適用されて（すなわち、ＳＰ１＝ＳＰ４＝ＳＰＤｅＦｌｕｘ）、ＤｅＦｌｕｘフェーズ中にインダクタＬ１に蓄積された磁束エネルギを電圧源１１の電気エネルギに転換し得る。ＤＣ－ＤＣ動作のその他の詳細については、米国特許第11,336,182号が参照され得る。
【0032】
充電動作がスイッチング回路１０によって実行されるとき、その面積がΔＱＦとして示される、図２の電流パルスＣＰの下降セグメント下の網掛け領域（すなわち、電流パルスＣＰの波形内の網掛けの右半分三角形の領域）は、充電動作中に容量性負荷ＣＬに注入／移動される（ことになる）電荷の量を表す。放電動作がスイッチング回路１０によって実行されるとき、その面積がΔＱＲとして示される、図２の電流パルスＣＰの立ち上がりセグメントの下の空白領域（すなわち、電流パルスＣＰの波形内の空白の左半分の三角形の領域）は、放電動作中に容量性負荷ＣＬから回収／移動される（ことになる）電荷の量を表す。
【0033】
容量性負荷ＣＬから／容量性負荷ＣＬに移動される電荷の量は、概してΔＱとして表され、ΔＶＬｏａｄとして表される電圧変化／差をもたらす。電荷ΔＱが大きいほど電圧変化／差ΔＶＬｏａｄは大きくなり、その関係はΔＱ／ＣＬ＝ΔＶＬｏａｄと表すことができる。電荷の量ΔＱはＰＷＭ信号ＳＰＩｎＦｌｕｘ／ＳＰＤｅＦｌｕｘのパルス幅を介して間隔ＴＲ／ＴＦによって制御される。ＡＤＣサイクルＴＡＤＣ内に１つの単一の電流パルスＣＰしかなく、大量の電荷を必要とする場合、高いピーク電流Ｉｐｅａｋが発生する。
【0034】
しかし、Ｐ∝Ｉ２Ｒであるので、より高いピーク電流は、急速な上昇（立ち上がり）伝導損失、ターンオン抵抗ＲＯＮを伴う、ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）によって実現され得る、スイッチに流れる電流によって消費される電力をもたらす。
【0035】
代替的には、高い伝導損失を最小限に抑えるために、複数のパルスＣＰが、必要な量の電荷を移動するために１つのＡＤＣサイクルＴＡＤＣ内で生成され得る。例えば、図３では、３つの（代替）電流パルスＣＰ’が、１つのＡＤＣサイクルＴＡＤＣ内で生成され、各電流パルスＣＰ’は、１つのＤＣ－ＤＣサイクルＴＤＣ－ＤＣ内でも達成される。図３の電流生成スキームが、図２と（実質的に）同じΔＶＬｏａｄまたは同じΔＱを達成するように設計されている場合（例えば、ΔＱＲ＝３・ΔＱＲ’および／またはΔＱＦ＝３・ΔＱＦ’）、図３のスキームのピーク電流Ｉｐｅａｋ’は、図２のスキームのそれよりも小さくなる可能性があり、それにより、伝導損失は図２のスキームと比較して減少する。具体的には、図３のスキームにおけるピーク電流Ｉｐｅａｋ’は図２のスキームの１／３となり、これにより伝導損失を図２のスキームの３・（１／３）２＝１／３に減少する。
【0036】
伝導損失に加えて、スイッチング損失は、スイッチング回路１２０などのＤＣ－ＤＣスイッチング回路によって消費される（または消散する）別のタイプのエネルギである。スイッチとしてのＭＯＳＦＥＴのターンオン抵抗ＲＯＮに関連する伝導損失とは異なり、ＭＯＳＦＥＴのゲート容量（ＣＧ＝ＣＧＳ＋ＣＧＤ）の充電／放電に関連するスイッチング損失は、スイッチがＯＮ／ＯＦＦされるたびに本質的に一定である。ゲート容量ＣＧはＭＯＳＦＥＴのサイズ／面積に比例するため、より低いＲＯＮを伴う大きいＭＯＳＦＥＴは、伝導損失は少なくなり得るがスイッチング損失は大きくなることに留意されたい。
【0037】
具体的には、ＤＣ－ＤＣ動作の半分（ＩｎＦｌｕｘフェーズまたはＤｅＦｌｕｘフェーズのいずれかに対応）について、半分のＤＣ－ＤＣ動作の伝導損失は、
として表され得、ここでｔＰＷＭはＴＲ（ＩｎＦｌｕｘフェーズの場合）またはＴＦ（ＤｅＦｌｕｘフェーズの場合）を表し得る。ＤＣ－ＤＣ／スイッチング回路１２０の所与の実装について、伝導損失ＷＣＮＤはＷＣＮＤ∝ｔＰＷＭ
３として表すことができる。したがって、各ＤＣ－ＤＣサイクル動作ＷＣＮＤの伝導損失はｔＰＷＭ
３に関連し、一方、スイッチング損失ＷＳＷはｔＰＷＭに無関係である。
【数1】
【0038】
ＷＣＮＤとＷＳＷとの間のトレードオフにより、ＰＷＭコントローラ１１０は、スイッチング回路を制御して、ＡＤＣサイクル内で適切な数の電流パルス（複数可）を生成して、伝導損失およびスイッチング損失の総電力消費を最小限に抑え得る。一般に、高い電荷が容量性負荷ＣＬに注入または容量性負荷ＣＬから回収される場合は、より多くの電流パルスが必要とされ、低い電荷が容量性負荷ＣＬに注入または容量性負荷ＣＬから回収されることになる場合は、より少ない電流パルスが望ましい。したがって、ＰＷＭコントローラ１１０は、スイッチング回路１２０を介して容量性負荷ＣＬに／容量性負荷ＣＬから移動されるのに必要な電荷の量に基づいて、ＡＤＣサイクルの電流パルス数を決定し得る。
【0039】
要するに、ＴＡＤＣ＝（Ｎ＋１）・ＴＤＣ－ＤＣ、またはＤＣ－ＤＣ動作レートがＡＤＣレートの（Ｎ＋１）倍のスキームの下で、１つのＡＤＣ ＴＡＤＣにわたって移動されることになる一定量の電荷ΔＱについて、１つのＡＤＣサイクルＴＡＤＣ内でＫ電流パルスを生成する伝導損失およびスイッチング損失が最小になるように、電流パルス数Ｋは決定／最適化され得、ここでＫ≦Ｎ、Ｋ，Ｎは整数である。
【0040】
図４は、本発明のＡＤＣサイクルＴＡＤＣ内のパルス制御スキームである。図４に示すように、電流パルスの数は、スイッチング回路１２０に流れる電流に対応する電荷の量に従って調整され得る。一実施形態では、ＡＤＣは７６８ｋＨｚで動作し得、したがって、ＡＤＣサイクルＴＡＤＣの長さは１／７６８ｋＨｚ≒１．３０２μｓである。スイッチング回路１２０は、１／（４・７６８ｋＨｚ）＝１／３，０７２ＫＨｚ≒３２５．５２ｎｓのＤＣ－ＤＣサイクルＴＤＣ－ＤＣの長さで動作し得る。このような状況では、１つのＡＤＣサイクルＴＡＤＣは４つのＤＣ－ＤＣサイクルＴＤＣ－ＤＣを含む。
【0041】
図４は、動作周波数の構成の下で可能な３つの実装／実施形態を示している。第１の実装（図４の左端に示す）では、１つの電流パルスのみが１つのＡＤＣサイクルＴＡＤＣ内に生成される。必要な電荷量が増加すると、ＰＷＭコントローラ１１０によって生成されるＰＷＭパルスの幅が広がり、その結果、伝導電力損失ＷＣＮＤがｔＰＷＭ
３のレート（rate）で急激に上昇する。従って、伝導損失を低減するためには、必要な電荷量が第１の量閾値よりも大きい場合、ＡＤＣサイクルＴＡＤＣ内で１より多い電流パルスを介して電荷ΔＱの移動を達成することが望ましい場合がある。例えば、第２の実装（図４の中央に示す）では、低いピーク電流を持つ２つの電流パルスがＡＤＣサイクルＴＡＤＣ内に生成される。なお、第２の実装において２つの電流パルスによって消費される総伝導損失ＷＣＮＤは、スイッチング損失ＷＳＷを２倍にすることを犠牲にして、減少する可能性があることに留意されたい。第２の実装は、２つの電流パルスを生成することによる伝導損失ＷＣＮＤの削減が、追加の電流パルスによって引き起こされる増分スイッチング損失ＷＳＷよりも大きい場合に、第１の実装に比べて好ましい。
【0042】
同様に、必要な電荷量がさらに増加して第２の量閾値よりも大きくなった場合、図４の右端に示す第３の実装のように、１つのＡＤＣサイクルＴＡＤＣ内に３つの電流パルスを生成することが望ましい場合があり、これはスイッチング損失ＷＳＷを３倍にすることを犠牲にして伝導損失のさらなる削減につながる。
【0043】
逆に、必要な電荷量ΔＱが前述の第２または第１の量閾値を下回る場合、電流パルスの数（複数可）は下げられて、ＤＣ－ＤＣスイッチング回路１２０の全体的なエネルギ損失、ＷＣＮＤ+ＷＳＷが減らされ得るように、スイッチング損失ＷＳＷを減らし得る。
【0044】
したがって、全体の電荷量ΔＱ（容量性負荷ＣＬの所望の／意図された電圧差に基づいて決定され得る）に従って、駆動回路１０は、スイッチング損失および伝導損失によって引き起こされる総電力消費を最小限に抑えるように、ＡＤＣサイクルＴＡＤＣ内に含まれる電流パルスの数を決定し得る。
【0045】
加えて、全体の電荷量は、１つのＡＤＣサイクル内の意図された電圧差によって決定することができる。Ｑ＝ＣＶ（式１）のよく知られた公式に従って、必要な電荷量ΔＱ（ｒ）、１つのＡＤＣサイクルＴＡＤＣ内で容量性負荷ＣＬに／容量性負荷ＣＬから移動するために必要な電荷の量は、ＡＤＣサイクルＴＡＤＣ内の容量性負荷ＣＬに対する意図された電圧差ΔＶ（ｉｎｔ）に依存する。意図された電圧差ΔＶ（ｉｎｔ）は、ＰＷＭコントローラ１１０によって受信される入力信号ＩＮおよびフィードバック信号ＦＢから取得され得る。具体的には、意図されたる電圧差ΔＶ（ｉｎｔ）は、サイクルＴＡＤＣに対応する入力信号ＩＮとフィードバック信号ＦＢとの間の差に従って決定され得る。具体的には、ΔＱ（ｒ）＝ＣＣＬ・ΔＶ（ｉｎｔ）であり、ここでＣＣＬは図１に示す負荷ＣＬの静電容量を示す。
【0046】
すなわち、１つのＡＤＣサイクルＴＡＤＣ内で、ＰＷＭコントローラ１１０は、入力信号ＩＮとフィードバック信号ＦＢとの間の差が閾値ＴＨより大きい場合に、１より多い電流パルスＣＰを生成するようにスイッチング回路１２０を制御し得る。さらに、ＰＷＭコントローラ１１０は、入力信号ＩＮとフィードバック信号ＦＢとの間の差が第１の閾値ＴＨ１より大きい場合に電流パルス数Ｋを増加させることを決定し得、増加した電流パルス数Ｋ＋（ここでＫ＋＞Ｋ）で、ＤＣ－ＤＣ動作レート１／ＴＤＣ－ＤＣでインダクタＬ１を流れる電流パルスＣＰを生成するようにスイッチング回路１２０を制御し得る。一方、ＰＷＭコントローラ１１０は、入力信号ＩＮとフィードバック信号ＦＢとの間の差が第２の閾値ＴＨ２未満の場合に電流パルス数Ｋを減少させることを決定し得、減少した電流パルス数Ｋ－（ここでＫ－＜Ｋ）で、ＤＣ－ＤＣ動作レート１／ＴＤＣ－ＤＣでインダクタＬ１を流れる電流パルスＣＰを生成するようにスイッチング回路１２０を制御し得る。
【0047】
一実施形態では、ここでの負荷ＣＬは、容量性スピーカ負荷、例えば圧電作動スピーカであり得る。駆動回路１０は、可聴帯域内（例えば、１６．５Ｈｚから２２ｋＨｚの間）の元の音声信号に従って生成された入力信号ＩＮを受信し得る。駆動回路は、入力信号ＩＮに従って、容量性スピーカ負荷ＶＬｏａｄを駆動する駆動回路１０の出力電圧が入力信号ＩＮにほぼ比例するように、容量性スピーカ負荷を駆動する。信号ａが信号ｂに実質的に比例していることは、｜｜ａ（ｔ）－ｃ・ｂ（ｔ）｜｜２≦εが満たされているということを意味し得、ここで｜｜ｓ（ｔ）｜｜２は任意の信号ｓ（ｔ）のエネルギを表し得、ａ（ｔ）およびｂ（ｔ）はそれぞれ信号ａおよび信号ｂの時変関数を表し、Ｃは正または負のいずれかであることができる定数を表し、εは例えば１０－１、１０－２、１０－３などであり得る正の小さい数を表す。
【0048】
上記の閾値ＴＨ、ＴＨ１、ＴＨ２は実際の動作条件に応じて決定される。状況によっては、容量性負荷ＣＬの容量ＣＣＬが負荷電圧ＶＬｏａｄに対して変化し得る。例えば、ピエゾ材料の性質により、ピエゾスピーカの誘電率または静電容量（ＣＣＬ）は、そこに印加される電圧（ＶＬｏａｄ）が増加するにつれて減少する。一般に、特定の所与の負荷電圧ＶＬｏａｄについて、意図された電圧差ΔＶ（ｉｎｔ）が大きいほど、電流パルス数Ｋは大きくなる。逆に、特定の所与の負荷電圧ＶＬｏａｄについては、意図された電圧差ΔＶ（ｉｎｔ）が小さいほど、電流パルス数Ｋは小さくなる。
【0049】
一実施形態では、入力信号ＩＮはデジタル信号であり得、ＡＤＣレート１／ＴＡＤＣと同じサンプリングレートに対応する。例えば、一実施形態では、３８４ｋＨｚまたは７６８ｋＨｚのＡＤＣレートについて、入力信号ＩＮは、４８ＫＨｚのサンプルレートの入力デジタル音声信号に従って、アップサンプリング処理を介して生成され得る。
【0050】
駆動回路１０の動作は、図５に示すプロセス５０として要約され得る。プロセス５０は以下のステップを含む。
【0051】
ステップ５０２：ＡＤＣレートで負荷の負荷電圧ＶＬｏａｄにアナログ－デジタル変換を実行する。
【0052】
ステップ５０４：ＤＣ－ＤＣ動作レートでインダクタＬ１を流れる少なくとも電流パルスＣＰを生成する。
【0053】
プロセス５０では、ＤＣ－ＤＣ動作レートは一般的にＡＤＣレートよりも大きい。ＤＣ－ＤＣ動作レートのＡＤＣレートに対する比（ratio）は限定されない。伝導損失を減らす目的で、必要な充電量をオフロードする（offload）ために、１つのＡＤＣサイクル内の１より多いＤＣ－ＤＣサイクルを予約することが推奨される。すなわち、本発明では、ＡＤＣサイクルＴＡＤＣは、ＤＣ－ＤＣサイクルＴＤＣ－ＤＣの少なくとも２倍より長いことが示唆されている。
【0054】
出願人が出願した米国特許第11,271,480号および出願番号第18/048,852号は、ＰＷＭコントローラが入力信号ＩＮおよびフィードバック信号ＦＢを受信し、入力信号ＩＮおよびフィードバック信号ＦＢに従ってアドレスを取得し、そのアドレスに従ってメモリに格納されたルックアップテーブル（ＬＵＴ）からパルス幅制御コード（ＰＷＣＣ）を取り出し、ＰＷＣＣに対応したＰＷＭ信号を使用してスイッチング回路（または両出願の文脈における双方向回路）の動作を制御するために、ＰＷＣＣに対応したパルス幅を持つＰＷＭ信号（例えば、図２に示すＳＰＩｎＦｌｕｘまたはＳＰＤｅＦｌｕｘ）を生成することを教示している。
【0055】
一般に、ＰＷＭコントローラは、ＩｎＦｌｕｘフェーズのためのＰＷＭ信号ＳＰＩｎＦｌｕｘを生成する第１のＰＷＣＣをよびＤｅＦｌｕｘフェーズのためのＰＷＭ信号ＳＰＤｅＦｌｕｘを生成する第２のＰＷＣＣを取得し得る。ＩｎＦｌｕｘフェーズとＤｅＦｌｕｘフェーズの異なる電流経路のため、ＩｎＦｌｕｘのための第１のＰＷＣＣは通常、ＤｅＦｌｕｘのための第２のＰＷＣＣとは異なる。
【0056】
一実施形態では、ＰＷＭコントローラは、第１のＬＵＴにアクセスして、充電動作のためのＰＷＭ信号ＳＰＩｎＦｌｕｘを生成するためにＩｎＦｌｕｘ充電ＰＷＣＣを取得し、第２のＬＵＴにアクセスして放電動作のためのＰＷＭ信号ＳＰＩｎＦｌｕｘを生成するためにＩｎＦｌｕｘ放電ＰＷＣＣを取得し得る。一実施形態では、ＩｎＦｌｕｘ－充電電流およびＤｅＦｌｕｘ－放電電流は、同じ電流経路（例えば、図１に示すスイッチＴ１およびＴ４を通る）を有するが反対の電流方向であり得、ＤｅＦｌｕｘ－充電電流およびＩｎＦｌｕｘ－放電電流は、同じ電流経路（例えば、図１に示すスイッチＴ２およびＴ３を通る）を有するが反対の電流方向であり得る。この場合、一実施形態では、ＰＷＭコントローラは、第２のＬＵＴにアクセスして、充電動作のためのＰＷＭ信号ＳＰＤｅＦｌｕｘを生成するためにＤｅＦｌｕｘ－充電ＰＷＣＣを取得し、第１のＬＵＴにアクセスして、放電動作のためのＰＷＭ信号ＳＰＤｅＦｌｕｘを生成するためにＤｅＦｌｕｘ－放電ＰＷＣＣを取得し得る。
【0057】
米国出願第18/048,852号はさらに、駆動回路が動作している間にＰＷＣＣが取得および／または更新できることを教示している。制御コードを使用して電流パルス数Ｋを指定するという概念を本発明に組み込むことができる。
【0058】
【0059】
ステップ６０２：入力信号およびＡＤＣからのフィードバック信号を受信する。
【0060】
ステップ６０４：入力信号およびフィードバック信号に従って実効パルス幅制御コード（effective pulse width control code）（ＥＰＷＣＣ）を取得し、ＥＰＷＣＣは、パルス幅制御コード（ＰＷＣＣ）および数制御コード（ＮＣＣ）を含む。
【0061】
ステップ６０６：ＥＰＷＣＣに従って少なくとも電流パルスを生成する。
【0062】
プロセス６０に従って、ＰＷＭコントローラ１１０は、入力信号ＩＮおよびＡＤＣからのフィードバック信号ＦＢを受信し得る。米国特許第11,271,480号および米国特許出願第18/048,852号と同様に、ＰＷＭコントローラ１１０は、入力信号ＩＮおよびフィードバック信号ＦＢに従ってテーブルアドレスを決定し、ＰＷＭコントローラ１１０は、テーブルアドレスに従ってルックアップテーブル（ＬＵＴ）を参照することによってＥＰＷＣＣを取得する。ＰＷＣＣに加えて、本発明のＥＰＷＣＣは、ＮＣＣをさらに含み、これは、１つのＡＤＣサイクルＴＡＤＣ内の電流パルス数Ｋを指定するために使用される。したがって、ＰＷＭコントローラ１１０は、ＥＰＷＣＣに従ってＰＷＭ信号（例えば、図２または図３に示すＳＰＩｎＦｌｕｘまたはＳＰＤｅＦｌｕｘ）を生成し得、１つのＡＤＣサイクルのＰＷＭ信号はＫパルス（複数可）（ＫはＮＣＣに基づいて決定される）を含み、各パルスはパルス幅（パルス幅はＰＷＣＣに基づいて決定される）を有する。
【0063】
図７は、本発明の一実施形態によるＥＰＷＣＣの例示的なデータフィールドを示す。一実施形態では、ＥＰＷＣＣは９ビットのデータであり得、そのうち７ビットはＰＷＣＣの値を格納するために使用され、２ビットはＮＣＣの値を格納するために使用される。２ビットＮＣＣは、１つのＡＤＣサイクルで生成される（電流）パルスの数を示す。ＴＡＤＣ＝４・ＴＤＣ－ＤＣと仮定すると、１つのＡＤＣサイクルは、ＤＣ－ＤＣ動作のための最大３つのＤＣ－ＤＣサイクルおよび１つのＡＤＣスロットを含み得る。図７の表のように、ＮＣＣの１０進値が０であることは、ＡＤＣサイクルに１パルスしかないことを示し、ＮＣＣの１０進値が１であることはＡＤＣサイクルに２パルスがあることを示し、ＮＣＣの１０進値が２であることはＡＤＣサイクルに３パルスがあることを示す。
【0064】
伝導損失を減らすために、ＰＷＣＣが第１の値以上である場合にＮＣＣは増加し得る。ＮＣＣが増加すると、元のＰＷＣＣを第２の（小さい）値に減らすことができる。一実施形態では、ＰＷＣＣが第１の値（例：十進数で１０７）以上の場合、伝導損失を低減するために、元の電流パルス（十進数でＰＷＣＣ＝１０７に対応する）を、図８の左部分および／または図４の左端から中央への遷移として示されるように、第２の（小さい）値（例えば、十進数で８５）に等しいＰＷＣＣに対応する２つの小さな電流パルスに置き換えることができる。
【0065】
一方、複数の電流パルスが生成される条件では、スイッチング損失を抑える（spare）ために、複数の電流パルスのＰＷＣＣが第３の値以下の場合にＮＣＣを減少させることがある。ＮＣＣが減少すると、元のＰＷＣＣ（複数の電流パルスの、またはそれに対応する）を、より少ない増加した（enhanced）電流パルス（複数可）に対して第４の値に増加することができる。一実施形態では、ＰＷＣＣが第３の値（例えば、十進数で８１）以下で、かつ、２つの電流パルスが生成される状況下で、スイッチング損失を抑えるために、元の２つの弱い電流パルス（十進数のＰＷＣＣ＝８１に対応する）を、図８の右側部分および／または図４の中央から左側への遷移として示される、第４の大きい値（例えば、十進数で１０３）に等しいＰＷＣＣに対応する１つの単一の増加した／より強い電流パルスに置き換えることができる。
【0066】
米国出願第18/048,852号では、駆動回路が動作している間にＰＷＣＣを更新することができる。本発明では、ＮＣＣをＰＷＣＣ更新と共に更新することができる、すなわち、駆動回路が動作している間にＥＰＷＣＣを更新することができる。言い換えれば、ＰＷＭコントローラ１１０は、ＡＤＣサイクル（または現在のＡＤＣサイクル）の開始に対応する第１のフィードバック信号ＦＢ１を受信し、入力信号ＩＮおよび第１のフィードバック信号ＦＢ１に従ってアドレスを取得し、アドレスに従ってメモリに格納されたルックアップテーブル（ＬＵＴ）からＥＰＷＣＣを取り出し、ＤＣ－ＤＣ動作を実行するためにスイッチング回路のＥＰＷＣＣに対応するパルス幅を持つＰＷＭ信号（例えば、ＳＰＩｎＦｌｕｘまたはＳＰＤｅＦｌｕｘ）を生成し、ＡＤＣサイクル（または現在のＡＤＣサイクル）の終了に対応する第２のフィードバック信号ＦＢ２を受信し、第１のフィードバック信号ＦＢ１および第２のフィードバック信号ＦＢ２に従ってＥＰＷＣＣを更新し、更新されたＥＰＷＣＣをメモリ内のＬＵＴに保存し得る。ここで、第１のフィードバック信号ＦＢ１は、現在のＡＤＣサイクルに対応するＤＣ－ＤＣ動作（複数可）が実行される前の負荷電圧ＶＬｏａｄを表し、第２のフィードバック信号ＦＢ２は、現在のＡＤＣサイクルに対応するＤＣ－ＤＣ動作（複数可）が実行された後の負荷電圧ＶＬｏａｄを表す。
【0067】
増加傾向にある（Ｅ）ＰＷＣＣ更新動作中に、図８の左部分に示すように、元のＰＷＣＣ（例えば、図４の左端に示す単一の電流パルスに対応し、ＮＣＣ＝０）が第１の値（例えば、十進数で１０７）まで増加されるとき、ＰＷＣＣは第２の値（例えば、十進数で８５）まで減少され得、ＮＣＣは１だけ増加する（例えば、ＮＣＣ＝１）。このような状況では、伝導損失を減らすために、図８の左部分にまたは図４の左端から中央への遷移として示すように、ＰＷＣＣ＝８５に対応するパルス幅を持つ２つの代替電流パルスが生成される。更新されたＥＰＷＣＣ（例えば、増加したＮＣＣ＝１および減少したＰＷＣＣ＝８５）は、メモリ内のＬＵＴに保存される。
【0068】
図８の右側に示すように、減少傾向にある（Ｅ）ＰＷＣＣ更新動作中に、元のＰＷＣＣ（例えば、図４の中央に示されている２つの電流パルスに対応し、ＮＣＣ＝１）が、減少して第３の値（例：十進数で８１）に到達するとき、ＰＷＣＣは第４の値（例えば、十進数で１０３）に増加され得、ＮＣＣは１だけ減少する（例えば、ＮＣＣ＝０）。このような状況では、スイッチング損失を抑えるために、図８の右部分または図４の中央から左端への遷移として示すように、ＰＷＣＣ＝１０３に対応するパルス幅を持つ単一の代替電流パルスが生成される。更新されたＥＰＷＣＣ（例えば、減少したＮＣＣ＝０および増加されたＰＷＣＣ＝１０３を持つ）は、メモリ内のＬＵＴに保存される。
【0069】
なお、上記の第１、第２、第３および第４の値は、実際の状況に応じて決定されることがあり、特定の値に限定されるものではない。例えば、第２の値と第３の値との間のヒステリシスまたは第１の値と第４の値との間のヒステリシスが組み込まれ得るが、これに限定されるものではない。
【0070】
複数の電流パルスが１つのＡＤＣサイクルＴＡＤＣ内で生成されることを考慮すると、伝導損失とスイッチング損失との間のバランスを達成するために、複数の電流パルスによって運ばれる電荷は、電流パルスの極性にわたって均等に分布され得る。（更新された）ＰＷＣＣは、ＡＤＣサイクルＴＡＤＣ内の複数の電流パルスのすべてに適用され得、これは、複数の電流パルスが、同じＰＷＣＣ（例えば、ＳＰＩｎＦｌｕｘに対して）に対応することを意味するが、これに限定されるものではない。
【0071】
一実施形態では、ＰＷＭコントローラは、１つのＡＤＣサイクルＴＡＤＣ内で、少なくとも第１の電流パルスＣＰ１と少なくとも第２の電流パルスＣＰ２を生成するようにスイッチング回路を制御し得、第１の電流パルス（複数可）ＣＰ１はＰＷＣＣ１に対応し、第２の電流パルスＣＰ２はＰＷＣＣ２に対応し、ＰＷＣＣ２≠ＰＷＣＣ１である。可能な限り均等に電荷を分散させるために、一実施形態では、ＰＷＣＣ１はＰＷＣＣ１＝ＰＷＣＣ２＋１であり得る。ここで、ＰＷＣＣ１／ＰＷＣＣ２は、電流パルス（複数可）ＣＰ１／ＣＰ２のためのＰＷＭ信号ＳＰＩｎＦｌｕｘのパルス幅を決定し、これは電流パルス（複数可）ＣＰ１／ＣＰ２の立ち上がり間隔を制御する。この場合、第１の電流パルス（複数可）ＣＰ１の立ち上がり間隔は、ＰＷＣＣコード分解能の１単位だけ第２の電流パルス（複数可）ＣＰ２の立ち上がり間隔と異なる。さらに、第１の電流パルス（複数可）ＣＰ１の数は、ＥＰＷＣＣとともにディザ（dither）制御コード（ＤＣＣ）として記録され得る。
【0072】
図９は、本発明の一実施形態によるＥＰＷＣＣの別の例示的なデータフィールドを示す。この実施例では、ＥＰＷＣＣはさらにＤＣＣを含む。ＤＣＣは第１の電流パルス（複数可）ＣＰ１の数を示す。
【0073】
例えば、ＰＷＣＣが８７に等しく、ＮＣＣ値が４つのパルスがあることを示し、ＤＣＣが増分幅を持つパルスの数を示していると仮定すると、ＤＣＣが０に等しい場合、ＰＷＭ信号のすべてのパルスは値８７に対応する同じ幅を有し得る。ＤＣＣが１に等しい場合、４つのパルスのうちの１つが値８８に対応する幅を有し得る；すなわち、これら４つのパルスのＰＷＣＣ値が｛８７、８７、８７、８８｝になり得る。ＤＣＣが２に等しい場合、これら４つのパルスのＰＷＣＣ値は｛８７、８７、８８、８８｝になり得る；ＤＣＣが３に等しい場合、これら４つのパルスのＰＷＣＣ値は｛８７、８８、８８、８８｝になり得る。次のレベルは｛８８、８８、８８、８８}であり、これはＰＷＣＣを８８に修正し、ＤＣＣを０に設定することによって実現され得る。上記の動作は、１つのＡＤＣサイクル内でより細かい電圧差の分解能を達成するために、ＤＣＣをＰＷＣＣの二進小数（binary fractions）とみなすことによって容易に実装され得る。
【0074】
米国特許第11,271,480号および出願第18/048,852号の教示と同様に、ＰＷＭコントローラ１１０は、図１０に示すように、メモリＡ０４、デジタル－アナログコンバータ（ＤＡＣ）Ａ０６、波形発生器Ａ０８およびコンパレータＡ１０を有し得る。波形発生器Ａ０８は、鋸歯状信号（平坦な先端を持つまたは持たない）Ｓｓａｗを発生するように構成される。メモリＡ０４は、第１のＬＵＴ Ａ０４＿１および第２のＬＵＴ Ａ０４＿２を格納するように構成される。第１のＬＵＴ Ａ０４＿１は充電動作のために使用され得し、第２のＬＵＴ Ａ０４＿２は放電動作のために使用され得る。メモリＡ０４から（Ｅ）ＰＷＣＣが取り出され得、ＰＷＣＣはＤＡＣ Ａ０６に出力され得る。ＤＡＣ Ａ０６は、ＰＷＣＣをアナログ電圧ＶＡに変換するように構成される。コンパレータＡ１０は、鋸歯状信号Ｓｓａｗをアナログ電圧ＶＡと比較し、ＰＷＣＣに対応するパルス幅を有するＰＷＭ信号（ＳＰＩｎＦｌｕｘまたはＳＰＤｅＦｌｕｘのいずれか）として比較結果を生成するように構成される。
【0075】
図２または図３に戻って参照すると、充電動作／サイクル中に、負荷ＣＬ全体の電圧変化は、第２の（ＤｅＦｌｕｘ）フェーズまたは下降（立ち下り）間隔ＴＦ中に発生する；しかし、放電動作／サイクル中には、負荷ＣＬ全体の電圧変化は第１の（ＩｎＦｌｕｘ）フェーズ中に発生することに留意されたい。言い換えれば、負荷ＣＬの端子間電圧に影響を与える電流パルスのタイミングは、充電サイクルと放電サイクルで異なる。駆動回路１０が、信号レベルだけでなく、レベルが維持されるタイミングにも敏感な密度符号化システム（例えば、信号密度変調（ＳＤＭ）またはパルス密度変調（ＰＤＭ）システム）に適用されるとき、電流パルスタイミングにおけるこのようなタイミング差（充電電流パルスと放電電流パルスとの間の）は、ＳＤＭにおいてエラーを引き起こし、ＳＱＮＲ（Signal-to-Quantization-Noise Ratio、信号対量子化ノイズ比）の性能を低下させる可能性がある。
【0076】
このようなタイミングエラーを最小化するために、一実施形態では、放電サイクルのタイミングは、充電サイクルのタイミングに対して遅延され得る、またはその逆にされ得る。言い換えれば、充電動作のための電流パルス（複数可）と放電動作のための電流パルス（複数可）との間にタイミング差が課されることがある。一実施形態では、このような遅延（またはタイミング差）は、波形発生器Ａ０８の開始時間に遅延を加えることによって実装され得るが、これに限定されるものではない。一実施形態では、このような遅延は、充電動作に対して放電動作のための電流パルスの開始時間にタイミングシフト（遅延）を課すことによって実装され得る。遅延の量は固定されている場合もあれば、ＰＷＣＣコードに関連／比例している場合もあり、さらにタイミングエラーパターンを分解する（breakup）ために乱数を含む場合もある。
【0077】
言い換えれば、時間エラーを最小化するために、ＰＷＭコントローラは、放電動作に対応する包絡された変化しないＡＤＣサイクルに対して、遅延を伴う電流パルス（複数可）ＣＰを生成するようにスイッチング回路を制御し得、充電動作に対応するＡＤＣサイクル内にそのような遅延はなく、またはその逆を行い得る。一実施形態では、遅延量はクロックサイクルの０．５ｎ倍であり、クロックサイクルはＴＤＣ－ＤＣ／Ｍの長さを有し得る。ここで、ｎおよびＭはともに整数を表す（例えば、ｎ＝１、２または３、Ｍ＝１２、１８または３２、しかしこれに限定されるものではない）。
【0078】
ＳＤＭの詳細は米国出願第17/452,403号を参照することができ、ＰＤＭの詳細は当該技術分野で知られており、ここでは簡潔さのために説明しない。
【0079】
要約すると、本発明は、１つのＡＤＣサイクル内の電流パルス数が、伝導損失およびスイッチング損失を考慮することによって電力消費を最小化するように調整可能であるように、ＡＤＣレートよりも高いＤＣ－ＤＣ動作レートの特徴を利用して、より多くのタイムスロット（複数可）を予約する。
【0080】
当業者は、本発明の教示を保持しながら、装置および方法の多数の修正および変更が行われ得ることを容易に観察するであろう。したがって、上記の開示は、添付の請求項の範囲によってのみ限定されるものと解釈されるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
