特許 7441979 集積デバイスパッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-21

(45)【発行日】2024-03-01

(54)【発明の名称】集積デバイスパッケージ

(51)【国際特許分類】

   H01L 25/04 20230101AFI20240222BHJP

   H01L 25/18 20230101ALI20240222BHJP

   H01L 23/29 20060101ALI20240222BHJP

   H01L 23/31 20060101ALI20240222BHJP

【ＦＩ】

H01L25/04 Z

H01L23/30 R

【請求項の数】 30

(21)【出願番号】P 2022581735

(86)(22)【出願日】2021-06-23

(65)【公表番号】

(43)【公表日】2023-06-15

(86)【国際出願番号】 US2021038696

(87)【国際公開番号】W WO2022005846

(87)【国際公開日】2022-01-06

【審査請求日】2023-02-27

(31)【優先権主張番号】16/917,686

(32)【優先日】2020-06-30

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】518065991

【氏名又は名称】アデイア セミコンダクター ボンディング テクノロジーズ インコーポレイテッド

(74)【代理人】

【識別番号】100094569

【弁理士】

【氏名又は名称】田中 伸一郎

(74)【代理人】

【識別番号】100103610

【弁理士】

【氏名又は名称】▲吉▼田 和彦

(74)【代理人】

【識別番号】100109070

【弁理士】

【氏名又は名称】須田 洋之

(74)【代理人】

【識別番号】100098475

【弁理士】

【氏名又は名称】倉澤 伊知郎

(74)【代理人】

【識別番号】100130937

【弁理士】

【氏名又は名称】山本 泰史

(74)【代理人】

【識別番号】100144451

【弁理士】

【氏名又は名称】鈴木 博子

(74)【代理人】

【識別番号】100168871

【弁理士】

【氏名又は名称】岩上 健

(72)【発明者】

【氏名】ハーバ ベルガセム

【審査官】河合 俊英

(56)【参考文献】

【文献】米国特許出願公開第２０１５／０２６２８４５（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１６／０１２６６３４（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１８／０１３８１０１（ＵＳ，Ａ１）

【文献】特開２００７－２９４７２４（ＪＰ，Ａ）

【文献】特開２０１０－３４２９４（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／０３２２３３０（ＵＳ，Ａ１）

【文献】国際公開第２０１９／０５４３６４（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２５／０４

Ｈ０１Ｌ ２３／２９

(57)【特許請求の範囲】

【請求項1】

プロセッサダイと、
前記プロセッサダイの上に配置された第１のメモリダイであって、前記プロセッサダイ上に形成された接合層の導電性コンタクトに直接接合された導電性コンタクトを有し、介在する接着剤なしで前記プロセッサダイ上の前記接合層の非導電性領域に直接接合された非導電性領域を有する、前記第１のメモリダイと、
介在する接着剤なしで前記プロセッサダイ上の前記接合層に直接接合された第１のダミー素子と、
介在する接着剤なしで前記プロセッサダイ上の前記接合層に直接接合された第２のダミー素子と、を備え、
前記第１のメモリダイは、前記第１のダミー素子と前記第２のダミー素子との間に横方向に配置され、
前記プロセッサダイのフットプリントは、前記第１のメモリダイのフットプリントよりも大きい、
電子部品。

【請求項2】

前記プロセッサダイ上に配置された第２のメモリダイをさらに備え、前記第２のメモリダイの導電性コンタクトが、介在する接着剤なしで前記プロセッサダイ上の前記接合層の導電性コンタクトに直接接合されている、請求項１に記載の電子部品。

【請求項3】

前記第１のダミー素子及び前記第２のダミー素子は、前記プロセッサダイに直接接合される導電性コンタクトを含まない、請求項１に記載の電子部品。

【請求項4】

前記第１のダミー素子及び前記第２のダミー素子は、シリコンを含む、請求項１に記載の電子部品。

【請求項5】

前記第１のダミー素子及び前記第２のダミー素子の熱膨張係数（ＣＴＥ）は、７ｐｐｍ／℃未満である、請求項１に記載の電子部品。

【請求項6】

前記第１のダミー素子及び前記第２のダミー素子は、介在する接着剤なしで前記プロセッサダイ上の前記接合層の対応する非導電性フィールド領域に直接接合された、各々の第１の非導電性接合層及び第２の非導電性接合層を有する、請求項１に記載の電子部品。

【請求項7】

前記第１のダミー素子及び前記第２のダミー素子は、前記プロセッサダイ及び前記第１のメモリダイの少なくとも１つに付与される応力を低減するための応力補償素子を含む、請求項１に記載の電子部品。

【請求項8】

さらに、前記プロセッサダイを少なくとも部分的に貫通して延びる複数のビアを備える、請求項１に記載の電子部品。

【請求項9】

さらに絶縁封入材を備え、前記第１のメモリダイ、前記第１のダミー素子及び前記第２のダミー素子が少なくとも部分的に前記絶縁封入材に埋め込まれている、請求項１に記載の電子部品。

【請求項10】

前記第１のダミー素子及び前記第２のダミー素子の少なくとも一方は、アクティブ回路を有していない、請求項１に記載の電子部品。

【請求項11】

電子部品であって、
第１の集積デバイスダイと、
前記第１の集積デバイスダイの上に取り付けられた第２の集積デバイスダイであって、回路を有する前記第２の集積デバイスダイと、
前記第１の集積デバイスダイの上に取り付けられ、前記電子部品の外側側縁に対して横方向に挿入されるダミー素子と、を備え、
前記ダミー素子及び前記第２の集積デバイスダイは、接着剤なしで前記第１の集積デバイスダイ上の接合層に直接接合され、前記ダミー素子の非導電性領域は、前記第１の集積デバイスダイ上の前記接合層の非導電性領域に直接接合され、
前記第１の集積デバイスダイは、前記第２の集積デバイスダイよりも大きなフットプリントを有する、
電子部品。

【請求項12】

前記第１の集積デバイスダイはプロセッサダイを含み、前記第２の集積デバイスダイはメモリダイを含む、請求項１１に記載の電子部品。

【請求項13】

前記第１の集積デバイスダイに取り付けられた第２のダミー素子をさらに備え、前記ダミー素子及び前記第２のダミー素子はアクティブ回路を有していない、請求項１２に記載の電子部品。

【請求項14】

前記第１の集積デバイスダイに取り付けられた第３の集積デバイスダイをさらに備える、請求項１３に記載の電子部品。

【請求項15】

前記第３の集積デバイスダイは、第２のメモリダイを含み、前記メモリダイ及び前記第２のメモリダイは、前記ダミー素子と前記第２のダミー素子との間に横方向に配置されている、請求項１４に記載の電子部品。

【請求項16】

前記第２の集積デバイスダイの複数の導電性コンタクトが、介在する接着剤なしで前記第１の集積デバイスダイ上の前記接合層の複数の導電性コンタクトに直接接合されている、請求項１１に記載の電子部品。

【請求項17】

前記第２の集積デバイスダイの非導電性領域が、接着剤なしで前記第１の集積デバイスダイ上の前記接合層の前記非導電性領域に直接接合されている、請求項１６に記載の電子部品。

【請求項18】

前記ダミー素子の非導電性領域だけが、介在する接着剤なしで、前記第１の集積デバイスダイ上の前記接合層の前記非導電性領域に直接接合されている、請求項１１に記載の電子部品。

【請求項19】

前記第１の集積デバイスダイを貫通して延びる複数のビアをさらに備える、請求項１１に記載の電子部品。

【請求項20】

さらに絶縁封入材を備え、前記第２の集積デバイスダイ及び前記ダミー素子は、前記絶縁封入材に少なくとも部分的に埋め込まれ、前記絶縁封入材の一部が、前記ダミー素子と前記電子部品の外側側縁との間に配置されている、請求項１１に記載の電子部品。

【請求項21】

前記ダミー素子はシリコンを含む、請求項１１に記載の電子部品。

【請求項22】

前記ダミー素子は、前記第１の集積デバイスダイ及び／又は前記第２の集積デバイスダイに付与される応力を低減するための応力補償素子を含む、請求項１１に記載の電子部品。

【請求項23】

第１の非導電性フィールド領域と第１の導電性コンタクトとを有するキャリアと、
前記キャリアに接合された第１の素子であって、前記第１の素子の第２の導電性コンタクトが、接着剤なしで前記キャリアの前記第１の導電性コンタクトに直接接合された、前記第１の素子と、
第２の非導電性フィールド領域を有する第２の素子であって、前記第２の非導電性フィールド領域は、前記第２の非導電性フィールド領域が前記第１の非導電性フィールド領域に接触するように、介在する接着剤なしで前記キャリアの前記第１の非導電性フィールド領域に直接接合され、前記第２の素子は、アクティブ回路を有しないダミー素子を含み、前記第２の素子は、前記キャリアに直接接合された前記第２の素子と前記キャリアとの間の導電性コンタクトを含まない、前記第２の素子と、を備え、
前記キャリアは、前記第１の素子よりも大きなフットプリントを有する、
電子部品。

【請求項24】

前記第１の素子はメモリダイを含み、前記キャリアはプロセッサダイを含む、請求項２３に記載の電子部品。

【請求項25】

さらに絶縁封入材を備え、前記第１の素子及び前記第２の素子は、前記絶縁封入材に少なくとも部分的に埋め込まれている、請求項２３に記載の電子部品。

【請求項26】

前記前記第１の素子は、接着剤なしで前記キャリアに直接ハイブリッド接合されており、前記第１の素子の第３の非導電性フィールド領域が、接着剤なしで前記キャリアの前記第１の非導電性フィールド領域に直接接合されている、請求項２３に記載の電子部品。

【請求項27】

前記第１のダミー素子は、前記電子部品の外側側縁に対して横方向に挿入されている、請求項１に記載の電子部品。

【請求項28】

前記第１のメモリダイの前記フットプリントは、前記プロセッサダイの前記フットプリントを超えて延びない、請求項１に記載の電子部品。

【請求項29】

前記絶縁封入材の一部が、前記第１のダミー素子と前記電子部品の外側側縁との間に配置されている、請求項９に記載の電子部品。

【請求項30】

前記第１のメモリダイの少なくとも１つの横方向側縁が、前記第１のダミー素子と交差する平面内にある、請求項１に記載の電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願に対する優先権及び相互参照）
本出願は，２０２０年６月３０日に出願された、米国非仮出願特許出願第１６／９１７，６８６号に対する優先権を主張し、その全内容は，参照により本明細書に組み込まれる。

【0002】

（技術分野）
本分野は、集積デバイスパッケージ及びこれを形成するための方法に関する。

【背景技術】

【0003】

様々なパッケージング配置において、パッケージ、例えば、システムインパッケージ（ＳＩＰ）内に複数の集積デバイスダイを配置することが有利であり得る。例えば、幾つかのパッケージは、パッケージ基板に沿って互いに離間して配置された異なるタイプのアクティブチップ又は集積デバイスダイを含む。また、３次元（３Ｄ）集積技術では、２又は３以上の集積デバイスダイを積層して互いに電気的に接続したパッケージを使用することが多い。

【発明の概要】

【発明が解決しようとする課題】

【0004】

集積デバイスダイの上にモールド化合物又は封入材料を設けることができ、これによりパッケージ内に応力が発生する可能性がある。従って、改良された集積デバイスパッケージに対する継続的な必要性が存在する。

【0005】

これらの態様及び他の態様は、好ましい実施形態の以下の説明及び添付図面から明らかになるであろうが、この図面は、本発明を説明するためのものであり、限定するためのものではない。

【図面の簡単な説明】

【0006】

【図1A】様々な直接接合プロセスにおける犠牲キャリアの使用を概略的に示す図である。

【図1B】様々な直接接合プロセスにおける犠牲キャリアの使用を概略的に示す図である。

【図1C】様々な直接接合プロセスにおける犠牲キャリアの使用を概略的に示す図である。

【図2】キャリアに直接接合された複数の素子を示す図である。

【図3A】接着剤を用いずに素子がキャリアに直接接合される種々の例を示す図である。

【図3B】接着剤を用いずに素子がキャリアに直接接合される種々の例を示す図である。

【図3C】接着剤を用いずに素子がキャリアに直接接合される種々の例を示す図である。

【図4A】キャリアに直接接合され、素子の上及び素子間のギャップ内に保護材料が施工された複数の素子の概略側面図である。

【図4B】キャリアに直接接合された１又は２以上のダミー素子を含む複数の素子の概略側面図である。

【図5A】再構成ウェーハを形成するための一連のプロセスステップを示す図である。

【図5B】再構成ウェーハを形成するための一連のプロセスステップを示す図である。

【図5C】再構成ウェーハを形成するための一連のプロセスステップを示す図である。

【図6】別の再構成ウェーハ又は基板に直接接合するように構成された接合層を有する再構成ウェーハの概略側断面図である。

【図7A】直接接合する前の２つの対向する再構成ウェーハを示す図である。

【図7B】互いに直接接合された後の２つの対向する再構成ウェーハを示す図である。

【図8A-B】種々の実施形態による、３以上の再構成ウェーハを積層するための方法及び構造を示す図である。

【図9A】種々の実施形態による、様々なフェースアップ接合構造を示す図である。

【図9B】種々の実施形態による、様々なフェースアップ接合構造を示す図である。

【図9C】種々の実施形態による、様々なフェースアップ接合構造を示す図である。

【図9D】種々の実施形態による、様々なフェースアップ接合構造を示す図である。

【図9E】種々の実施形態による、様々なフェースアップ接合構造を示す図である。

【図9F】種々の実施形態による、様々なフェースアップ接合構造を示す図である。

【図10A】種々の実施形態による、様々なフェースダウン接合構造を示す図である。

【図10B】種々の実施形態による、様々なフェースダウン接合構造を示す図である。

【図10C】種々の実施形態による、様々なフェースダウン接合構造を示す図である。

【図10D】種々の実施形態による、様々なフェースダウン接合構造を示す図である。

【図10E】種々の実施形態による、様々なフェースダウン接合構造を示す図である。

【図11】追加の充填材料が第２の保護材料として機能することができ、隣接する素子間のギャップにおいて共形保護材料上に提供できる、別の実施形態を示す図である。

【図12A】種々の実施形態による再構成ウェーハを形成するための方法を示す図である。

【図12B】種々の実施形態による再構成ウェーハを形成するための方法を示す図である。

【図12C】種々の実施形態による再構成ウェーハを形成するための方法を示す図である。

【図13A】種々の実施形態による再構成ウェーハを形成するための方法を示す図である。

【図13B】種々の実施形態による再構成ウェーハを形成するための方法を示す図である。

【図14A】キャリアに直接接合された隣接する素子間にモールド化合物を設けることができ、モールド化合物上に金属を設けることができる、別の実施形態を示す図である。

【図14B】キャリアに直接接合された隣接する素子間にモールド化合物を設けることができ、モールド化合物上に金属を設けることができる、別の実施形態を示す図である。

【図14C】キャリアに直接接合された隣接する素子間にモールド化合物を設けることができ、モールド化合物上に金属を設けることができる、別の実施形態を示す図である。

【図15A】キャリアに直接接合された隣接する素子間にモールド化合物を設けることができ、モールド化合物の両面に金属を設けることができる他の実施形態を示す図である。

【図15B】キャリアに直接接合された隣接する素子間にモールド化合物を設けることができ、モールド化合物の両面に金属を設けることができる他の実施形態を示す図である。

【図15C】キャリアに直接接合された隣接する素子間にモールド化合物を設けることができ、モールド化合物の両面に金属を設けることができる他の実施形態を示す図である。

【図16A】モールド化合物とキャリアとの間に保護コーティング又は層を設けることができる別の実施形態を示す図である。

【図16B】モールド化合物とキャリアとの間に保護コーティング又は層を設けることができる別の実施形態を示す図である。

【図16C】モールド化合物とキャリアとの間に保護コーティング又は層を設けることができる別の実施形態を示す図である。

【図17A】本明細書に開示される方法で提供することができる追加の接合構造を示す図である。

【図17B】本明細書に開示される方法で提供することができる追加の接合構造を示す図である。

【図17C】本明細書に開示される方法で提供することができる追加の接合構造を示す図である。

【図17D】本明細書に開示される方法で提供することができる追加の接合構造を示す図である。

【図18A】別の実施形態による集積デバイスパッケージの概略側断面図である。

【図18B】説明を容易にするためにモールド化合物が隠された、図１８Ａの集積デバイスパッケージの概略上面図である。

【図18C】応力補償素子間の増加した横方向の重なりを含む集積デバイスパッケージの概略上面図である。

【図19】種々の実施形態による、１又は２以上の接合構造を組み込んだシステムの概略図である。

【発明を実施するための形態】

【0007】

本明細書に開示される種々の実施形態は、第１の側面と第１の側面の反対側にある第２の側面とを有する第１の素子（例えば、第１の集積デバイスダイ）を含む接合構造に関する。この接合構造は、第１の側面と、第１の側面の反対側にある第２の側面を有する第２の素子（例えば、第２の集積デバイスダイ）を含むことができる。第２の集積デバイスダイの第１の側面は、接合界面に沿って接着剤を介在させることなく、第１の集積デバイスダイの第１の側面に直接接合することができる。第１及び第２の集積回路ダイの周縁部（例えば、それぞれの側壁）の周りには、保護材料を配置することができる。保護材料は、第１の集積デバイスダイの第２の側面から第２の集積デバイスダイの第２の側面まで延びることができる。種々の実施形態において、保護材料の一部は、隣接する第１の集積デバイスダイ又は素子間のギャップ内に配置することができる。幾つかの実施形態では、保護材料は、二酸化ケイ素、窒化ケイ素、ポリシリコン、アモルファスシリコンなどの無機誘電体を含むことができる。

【0008】

本明細書に開示された実施形態は、キャリアとして機能するウェーハ又は基板が、複数の集積デバイスダイと集積デバイスダイ上の保護材料（１又は複数の保護層を含むことができる）とを備えたウェーハレベルプロセスを含むことができる。ダイ及び保護材料は、再構成ウェーハの少なくとも一部を形成することができ、再構成ウェーハは、別の再構成ウェーハに接合（例えば、接着剤なしで直接接合）することができる。接合された再構成ウェーハは、例えば、キャリアを除去した後、複数の接合構造を形成するためにシンギュレーションすることができる。接合構造は、幾つかの実施形態において、パッケージング構造を含むことができる。本明細書で使用されるように、直接接合相互接続（ＤＢＩ（登録商標））は、高密度に分散した導電性コンタクトが接着剤を介さずに互いに接合された接合構造を含むことができる。様々な実施形態において、周囲の誘電体又は非導電性材料もまた、接着剤を介さずに直接接合することができる。ＺｉＢｏｎｄ（登録商標）プロセスは、接着剤を介さずに非導電性材料間の直接接合を含むことができる。ＤＢＩとＺｉＢｏｎｄのプロセス及び構造の例は、少なくとも米国特許第９，３９１，１４３号、第１０，１４１，２１８号、第１０，１４７，６４１号、第９，４３１，３６８号、及び第７，１２６，２１２号に記載されており、これらの各々の内容全体は、あらゆる目的で引用により全体が本明細書に組み込まれる。キャリア上に取り付けられた各シンギュレーションダイは、取り付け前にテストすることができ、再構成ウェーハ内の全てのダイを保証済みの良品ダイ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅｓ（ＫＧＤ））にすることができる。

【0009】

図１Ａ－１Ｃは、様々な直接接合プロセスにおける犠牲キャリア３の使用を概略的に示している。図示のように、幾つかの実施形態において、素子２は、接着剤なしでキャリア３に直接接合することができる。本願において、素子２（又は本明細書に記載される他の任意の素子）は、半導体素子（例えば、集積デバイスダイ）、光学素子など、何れかの好適なタイプの素子を含むことができる。キャリア３は、１又は２以上のロジック又は処理デバイスを有するキャリア、及び／又は処理中のある時点で除去される犠牲キャリア（例えば、アクティブな処理回路を有しないキャリア）など、何れかの好適なタイプのキャリアを含むことができる。

【0010】

素子２は、前面９と、前面９に対向する背面１０とを含むことができる。種々の実施形態において、前面９は、素子２内に形成されたアクティブ回路又はデバイスに最も近い表面を含むことができる。第１の前面接合層４は、素子２の前面９に設けることができる。接合層４は、素子２の前面９に示されているが、接合層は、接合のために背面１０にも又は代替的に設けることができる。接合層４は、非導電性フィールド領域５内に配置された又は非導電性フィールド領域５によって囲まれた１又は複数のコンタクトパッド６を含むことができる。幾つかの実施形態では、コンタクトパッドは、銅を含むことができるが、他の導電性材料が適している。幾つかの実施形態では、非導電性フィールド領域は、酸化シリコン、窒化シリコンなどの誘電体を含むことができる。背面１０は、アクティブ回路又はデバイス含んでもよいし、含まなくてもよい。種々の実施形態において、素子２は、側面８を有する単結晶素子（単結晶デバイスダイのような）を含むことができる。側面８は、例えば、ソウマーキング（Ｓａｗ Ｍａｒｋｉｎｇ）、エッチングパターンなど、シンギュレーションプロセスを示すマーキングを含むことができる。

【0011】

上記で説明し、図１Ａに示すように、素子２（例えば、ダイ）は、接合界面１２に沿って接着剤を介在させることなく、キャリア３に直接接合することができる。前面接合層４は、上記で説明したように、接合のために調製することができる。例えば、前面接合層４は、極めて低い表面粗さに研磨され、誘電体対誘電体の直接接合を強化するように処理することができる。幾つかの実施形態では、接合される表面は、接合前に、適切な種で終端処理されて活性化することができる。例えば、幾つかの実施形態において、接合される表面は、活性化のために極めて軽くエッチングされて、窒素含有溶液に曝露され、窒素含有種で終端することができる。一例として、接合される表面は、極めて軽いエッチングの後にアンモニア浸漬及び／又は窒素含有プラズマ（別個のエッチングを伴うか又は伴わない）に曝されてもよい。

【0012】

表面が調製されると、素子２の非導電性フィールド領域５をキャリア３の対応する非導電性領域と接触させることができる。活性化された表面の相互作用により、素子２の非導電性領域５は、接着剤を介在させることなく、外部圧力を加えることなく、電圧を加えることなく、室温でキャリア３の対応する非導電性領域と直接接合させることができる。種々の実施形態において、非導電性領域の接合力は、ファンデルワールス接合よりも大きい共有結合とすることができる。幾つかの実施形態では、素子２の非導電性フィールド領域のみが、キャリア３の対応する非導電性領域に直接接合される。しかしながら、他の実施形態では、素子２のコンタクトパッド６をキャリア３の対応する導電性コンタクトに直接接合することができ、非導電性領域５もまたキャリア３の非導電性領域に直接接合することができる。このような実施形態において、コンタクトの直接接合は、キャリア３に対する素子２のアライメントを改善することができる。本明細書に開示される実施形態では、直接接合の使用は、介在する接着剤を利用する実施構成と比較して、組立中の動きを低減することができる。

【0013】

図１Ｂに示すように、保護材料７は、素子２の少なくとも周縁部又は側面８の周りを含む、素子２の少なくとも一部の上に施工することができる。幾つかの実施形態では、保護材料７は、側面８に沿って及びキャリア３の上面の上に堆積させることができる。保護材料７は、酸化シリコン、窒化シリコン、ポリシリコン、アモルファスシリコン、金属などの１又は２以上の無機層を含む１又は２以上の保護層を含むことができる。

【0014】

図１Ｃに示すように、キャリア３は、何れかの好適な方法で素子２及び保護材料７から除去することができる。図示された実施形態では、キャリア３は、ナノ酸化物層１１を有するシリコン基板又は素子を含むことができ、これは、本明細書で使用する場合、ネイティブシリコン酸化物層及び熱シリコン酸化物層のうちの少なくとも１つを含むことができる。本明細書で開示される実施形態の各々は、ナノ酸化物層１１を有するこのようなキャリアを利用することができる。幾つかの実施形態では、キャリア除去プロセスにおいて、キャリア３は、シリコンナノ酸化物層１１をエッチストップとして用いて選択的にエッチングすることができる。幾つかの実施形態では、キャリア３のシリコン基材を除去した後に、ナノ酸化物層１１の少なくとも一部を残存させることができる。他の実施形態では、キャリア３の全体（例えば、シリコン基材及びナノ酸化物層１１）を除去することができる。ナノ酸化物層１１を利用する実施形態では、素子２は、接合のために平坦化することができるが、キャリア３は直接接合の前に平坦化されなくてもよい。他の実施形態では、素子２とキャリア３の両方を直接接合のために平坦化することができる。本明細書に記載の直接接合及びその後のキャリア３の除去は、有利には、追加の直接接合工程を含む所望の更なる処理のために再構成ウェーハに平坦面を残すことができる。これに対し、犠牲接着層や一時接着層（テープやフィルムなど）上に形成された再構成ウェーハは、平坦な表面を確実に提供せず、例えば、その後の積層用のダイの直接接合において、その後のアライメントの問題を引き起こす可能性がある。このような直接接合による積層は、第１の再構成ウェーハ上の個々の第２のダイを直接接合する方法、又は第２の再構成ウェーハ内の複数の第２のダイを同時に接合する方法によることができる。

【0015】

有利なことに、図１Ａ－１Ｃの実施形態は、改善されたアライメント精度で直接接合するためのウェーハの再構成を可能にすることができる。例えば、図１Ａ－１Ｃには１つの素子２又はダイのみが示されているが、複数のダイのアレイを提供することができることを理解すべきであり、以下に示される。接着剤を用いて素子２（例えば、ダイ）をキャリア３に接合する他の用途では、例えば、加熱中又は加熱後、或いは接合のための配置中に接着剤が移動又は移行することに起因して素子２又はダイがキャリア３に対してずれることがある。このような位置ずれは、その後で接合される構造に対して位置ずれを生じさせ、接合された構造体の性能に悪影響を与える可能性がある。本明細書に開示される実施形態は、キャリア３との直接的な接合相互接続を提供することによって位置ずれを有利に低減することができ、これは、素子２又はダイを、その後の処理、例えば、素子２の上に保護材料７（無機又は有機）を設けること、又は他の任意の好適な処理のためにキャリア３に対して有効に固定する役割を果たすことができる。

【0016】

図２は、ウェーハなどのキャリア３に直接接合された複数の素子２を示す図である。特に断らない限り、図２中の参照数字は、図１Ａ－１Ｃの同番号の構成要素と同一又はほぼ類似する構成要素を表すことができる。図２において、各素子２は、対応するコンタクトパッド６の背面に接続された１又は２以上の導電性ビア１３を含むことができる。図２に示すように、導電性ビアは、当初、コンタクトパッドから上方に延び、素子２の本体内で終端することができる。直接接合後、ダイ又は素子２は、複数のダイシングされた又はシンギュレーションされた素子２にダイシング又はシンギュレーションすることができる。本明細書で説明したように、ナノ酸化物層１１を用いたシリコン基板の除去は、その後の直接接合のために実質的に平滑な表面を残すことができる。

【0017】

図３Ａ－３Ｃは、接着剤を介さずに素子２（例えば、集積デバイスのダイ）をキャリア３（ナノ酸化膜１１付きシリコン基板など）に直接接合した様々な例を示している。図３Ａは、素子２間の比較的広い離隔距離又はギャップＧを示し、図３Ｂは、素子２間の比較的狭いギャップＧを示している。図３Ｃは、比較的狭いギャップＧを間に有して、アクティブ素子２又はダイの間に配置された追加のダミー素子２’又はダイを示している。図３Ｂ及び図３Ｃの狭いギャップＧを設けることで、その後のステップでギャップＧを充填するのに使用される保護材料７の量を有益に減らすことができ、ギャップＧを共形（ｃｏｎｆｏｒｍａｌ）に充填することが可能になる。更に、図３Ａ及び図３Ｂに示すように、キャリア３の上面には１又は２以上のアライメント特徴部１４を設けることができる。アライメント特徴部１４は、キャリア３上に選択的に配置されて、素子２の正確な配置を支援することができる。

【0018】

図４Ａは、キャリア３に直接接合され、素子２の上及び素子２間のギャップＧ内に保護材料７が施工された複数の素子２の概略側面図である。図４Ａでは、素子２は全てアクティブ集積デバイスダイであるように図示されている。図４Ｂでは、一部の素子は、半導体材料（例えば、シリコン）の不活性ブロックなどのダミー素子２’を含む。図４Ａ及び図４Ｂでは、ギャップＧ内及び素子２の上面（図４Ａ－４Ｂでは背面１０である）上の周縁部（例えば、側面８）の一部の周りを含む、素子２の一部上に保護層７（無機保護層など）を設けることができる。保護材料７には、ボイド又は不連続部などの継ぎ目１５が存在してもよい。

【0019】

保護層７は、例えば、無機又は有機保護層を含む、１又は複数の保護層を含むことができる。図示の実施形態では、例えば、保護層７は、酸化シリコン、窒化シリコン、ポリシリコン、アモルファスシリコン、又は金属などの無機層を含むことができる。他の実施形態では、保護材料７の少なくとも一部は、モールド化合物又はエポキシなどの有機材料を含むことができる。幾つかの実施形態では、保護材料７は、共形層及びギャップ充填層の両方を含む。有益には、保護材料７は、その後の直接接合プロセス中に素子２がシフトしないように、素子２をキャリア３に取り付けるのを支援することができる。また、保護材料７は、研磨及び他の処理時に素子２を保護し、ダイの損傷（例えば、チッピング）を防止することができる。接合後の薄肉化及び／又はシンギュレーション工程と組み合わせて使用するために、キャリア上に直接接合された隣接するダイの上及び間に保護材料７を設ける構造及び工程の例は、米国特許第１０，２０４，８９３号に開示されており、その全内容は、引用により全体が本明細書に組み込まれる。

【0020】

図５Ａ－５Ｃは、再構成ウェーハ２０を形成するための一連の処理ステップを示す。再構成ウェーハ２０は、後続のステップにおいて別の再構成ウェーハに又は他の基板に接合（例えば、直接接合）することができる。図５Ａにおいて、共形保護材料７の上面は、例えば、エッチング、ラッピング、研削、研磨等によって除去することができる。幾つかの実施形態では、保護材料７の除去は、素子２の背面１０の一部も除去することができる。他の実施形態では、除去ステップは、素子２の背面１０で終端させることができる。

【0021】

図５Ｂを見ると、背面１０からの素子２の一部は、エッチング、ラッピング、化学機械研磨（ＣＭＰ）、又は他の何れかの好適な方法によって除去され、素子２の薄化背面１０’を形成することができる。図５Ａに示すように、この除去ステップにより、素子内に形成された導電性貫通基板ビア（ＴＳＶ）１３又は他の電気的相互接続を露出させることができる。また、この除去ステップにより、素子２の薄化背面１０’と保護材料７の側壁とによって少なくとも部分的に定められるキャビティ１６を形成することができる。図５Ｃでは、非導電性層１８（例えば、第２の酸化物層）を素子２の薄化背面１０’上と露出したビア１３の周りに設けることができる。幾つかの実施形態では、設けられた非導電性層１８（例えば、酸化シリコン）は、ラッピング又は研磨されて、平坦面を生成し、非導電性層１８がビア１３及び保護材料の露出した端部に対して略平面的であることを保証することができる。

【0022】

図５Ｃにおいて、再構成ウェーハ２０は、他の再構成ウェーハに接合（例えば、直接接合）されるように構成された前面２２を含むことができる。再構成ウェーハ２０はまた、背面２３を含むことができる。図５Ｃの再構成ウェーハ２０では、保護材料７は、隣接する素子２の間に配置することができ、再構成ウェーハ２０の前面２２からキャリア３の上面まで延びることができる。垂直界面１９は、素子２上の非導電性層１８と保護材料７との間に定めることができる。同様に、垂直界面２１は、接合層４と保護材料７との間に定めることができる。

【0023】

図６は、別の再構成ウェーハ又は基板に直接接合するように構成された第２の接合層４ｂを有する再構成ウェーハの概略側断面図である。図６において、図１Ａ－５の第１の接合層４、コンタクト６、及び非導電性フィールド領域５は、それぞれ参照数字４ａ，６ａ，５ａとして番号が付け直されている。図６に示すように、幾つかの実施形態において、第２の接合層４ｂ、例えば、交互する導電性コンタクト６ｂ及び非導電性接合部分（例えば。フィールド領域５ｂ）を有するＤＢＩ層を非導電性層１８（例えば、第２の酸化物層）上に設けて、必要に応じて追加の接合接続を容易にし、ＤＢＩアライメントを助長する接合パッドを提供することができる。従って、図６において、第２の接合層４ｂは、再構成ウェーハ２０の複数（例えば、全て）の素子２にわたって延びることができる。第２の接合層４ｂと非導電性層１８との間、及び第２の接合層４ｂとその下の保護材料７との間に水平界面１９を形成することができる。

【0024】

図７Ａ－７Ｂにおいて、２つの対向する再構成ウェーハ２０ａ，２０ｂを設けることができ、直接接合して接合された再構成ウェーハ１’のペアを形成することができる。参照数字には、再構成ウェーハ２０ａ又は２０ｂとのそれぞれの関連性を示すために、「ａ」又は「ｂ」が付されている。図７Ａは、直接接合する前の２つの対向する再構成ウェーハ２０ａ，２０ｂを示す。図７Ｂは、互いに直接接合した後の対向する２枚の再構成ウェーハ２０ａ，２０ｂを示している。キャリア３ａ，３ｂに直接接合を用いることで、導電面と非導電面のダイ間直接接合に必要なダイ接合面の平坦性が得られる。しかしながら、他の実施形態では、キャリアを使用しなくてもよく、代わりに再構成ウェーハは、キャリアの使用なしでモールド化合物又は封入材料に少なくとも部分的に埋め込まれた素子（例えば、ダイ）を含むことができる。図７Ｂでは、非導電性保護層は、接合界面１２に沿って接着剤なしで互いに直接接合することができる。再構成ウェーハ２０ａ，２０ｂの他の非導電性フィールド領域（接合層４ａ，４ｂ、非導電層８などの非導電性フィールド領域５ａ，５ｂなど）は、接着剤で互いに接合することもできる。更に、導電性コンタクト６ａ，６ｂは、接着剤なしで直接接合することができる。幾つかの実施形態では、導電性コンタクト６ａ，６ｂの一部又は全部は、最初は、接合面に対して凹状にすることができる。接合されたウェーハ２０ａ、２０ｂを加熱して、コンタクト６ａ，６ｂを拡張させ、電気接触を形成させることができる。加熱後、コンタクト６ａ，６ｂ間の界面は、接合界面１２と同じ平面上にない場合がある。

【0025】

図８Ａ－８Ｂに示すように、追加の再構成ウェーハ２０ａ，２０ｂを設けて、任意の数の積層再構成ウェーハＩ’を提供することができる。積層再構成ウェーハＩ’は、シンギュレーションストリートＳに沿ってシンギュレーションして、複数の接合構造１を提供することができる。何れかの好適な数の再構成ウェーハ２０ａ、２０ｂを提供して、積層再構成ウェーハＩ’を形成することができ、これらもまた、何れかの好適な数の接合構造１を形成するためにシンギュレーションすることができる。シンギュレーションは、図示のようにキャリア３を除去する前（犠牲の場合）、又はシンギュレーションの後とすることができる。幾つかの実施形態では、図８Ａに示すように、キャリア３ａ，３ｂの両方は、シンギュレーションの前に除去されなくてもよい。幾つかの実施形態では、図８Ｂに示されるように、一方のキャリア３ａは、シンギュレーションの前に除去することができる。他の実施形態では、両方のキャリア３ａ，３ｂは、シンギュレーションの前に除去することができる。本明細書で説明するように、例えばエッチングプロセスを用いてキャリア３ａ及び／又は３ｂを除去すると、追加の直接接合を促進するためにナノ酸化物層１１を残すことができる。

【0026】

図９Ａ－９Ｆ及び１０Ａ－１０Ｅは、本明細書に記載の方法から生じ得る様々なフェースアップ又はフェースダウン接合構造Ｉを示す。図９Ａ－９Ｆ及び１０Ａ－１０Ｅに示される接合構造Ｉは、シンギュレーション再構成された集積デバイスダイなどのシンギュレーション再構成素子２４を含むことができる。シンギュレーション再構成素子２４は、種々の実施形態によるシンギュレーション再構成ウェーハ２０からどのような構造が得られるかを示すために、例示の目的で図９Ａ、９Ｅ、及び９Ｆに示されている。図９Ａ－９Ｆ及び１０Ａ－１０Ｅに示すように、アクティブ回路又はデバイスに最も近い表面は、接合構造１の前面２２とすることができ、前面２２と反対側の表面は、背面２３とすることができる。個別にピックアップして配置されたダイ又は素子とは異なり、図示の実施形態の直接接合再構成素子２４は、共平面側面を有すると共に、接着剤を介さずに、導電性（例えば金属）面と非導電性（例えば、直接接合を助けるために窒素及び／又はフッ素含有物を含む酸化物のような無機誘電体）面との間の直接接合界面１２を有することができる。

【0027】

図９Ａ－９Ｆは、フェースダウン接合構造の例を示している。図９Ａを見ると、シンギュレーションされた再構成素子２４は、素子２と、素子２の薄肉化された背面１０’に配置された非導電性層１８と、前面２２及び背面２３にそれぞれある接合層４ａ，４ｂと、を含むことができる。図９Ａに示すように、保護材料７は、再構成素子２４の背面２３から前面２２まで延びることができる。従って、図９Ａの実施形態では、シンギュレーションされた再構成素子２４は、保護材料の外側露出表面によって定められた側壁２５を有することができる。保護材料７及び素子２と、非導電性層８と、第１及び第２の接合層４ａ，４ｂとの間に垂直界面２６を定めることができる。図９Ａの配置では、保護材料７は、これに応じて、保護材料７が提供される前に施工することができる接合層４ａ，４ｂに当接している。他の実施形態では、図６に関連して説明したように、接合層４ａ，４ｂの１又は２以上は、側壁２５が保護材料７と接合層４ａ及び／又は４ｂの側縁とを含むように保護材料７の上に延びることができる。

【0028】

図９Ｂは、再構成素子２４ａの前面２２ａが接着剤を介在させずに再構成素子２４ｂの背面２３ｂに直接接合されて接合構造１を形成する前面－背面接合配置を示す。図９Ｂにおいて、保護材料の第１の部分７ａは、再構成素子２４ａの背面２３ａから接合界面１２まで延びることができる。保護材料の第２の部分７ｂは、接合界面１２から再構成素子２４ｂの前面２２ｂまで延びることができる。

【0029】

図９Ｃは、再構成素子２４ａの前面２２ａが接着剤を介在させずに再構成素子２４ｂの前面２３ａに直接接合されて接合構造１を形成する、前面－前面接合配置を示す。図９Ｃにおいて、保護材料の第１の部分７ａは、再構成素子２４ａの背面２３ａから接合界面１２まで延びることができる。保護材料の第２の部分７ｂは、接合界面１２から再構成素子２４ｂの背面２３ｂまで延びることができる。

【0030】

図９Ｄは、再構成素子２４ａの背面２３ａが接着剤を介在させずに再構成素子２４ｂの背面２３ｂに直接接合されて接合構造１を形成する、背面－背面接合配置を示す図である。図９Ｄにおいて、保護材料の第１の部分７ａは、再構成素子２４ａの前面２２ａから接合界面１２まで延びることができる。保護材料の第２の部分７ｂは、接合界面１２から再構成素子２４ｂの前面２２ｂまで延びることができる。

【0031】

図９Ｅ及び９Ｆは、第２の保護層４０を利用するシンギュレーションされた再構成素子２４の追加の例を示している。図９Ｅ及び９Ｆの再構成素子２４を形成する方法に関する追加の詳細は、例えば、図１１－図１２Ｃにおいて以下に見出すことができる。図９Ｅの実施形態では、例えば、第２の保護材料４０は、保護材料７の上に施工することができる。図９Ｅにおいて、第２の保護材料４０は、接合層４ｂに隣接する再構成素子２４の背面２３で露出することができる。更に、保護材料７は、接合層４ａに隣接し且つ第２の保護層４０の下にある前面２２において露出することができる。従って、図９Ｅにおいて、側壁２５は、第１及び第２の保護材料７，２５の間の水平界面４２を含むことができる。更に、背面２３において、第１及び第２の保護材料７，２５の間に垂直界面４１を設けることができる。

【0032】

図９Ｆの実施形態では、第２の保護材料４０も保護材料７の上に施工することができる。しかしながら、図９Ｅの実施形態とは異なり、図９Ｆでは、第３の保護層４３を第２の保護材料４０の上に設けることができる。第３の保護層４３は、再構成素子２４の背面２３で露出していてもよい。従って、図９Ｆでは、保護材料７と第３の保護材料４３との間に垂直界面４５を設けることができる。水平界面４６は、第２の保護材料４０と第３の保護材料４３との間に設けることができる。

【0033】

図１０Ａ－１０Ｅは、フェースアップ接合構造１の例を示す図である。特に断らない限り、図１０Ａ－１０Ｅの参照数字は、図９Ａ－９Ｆの参照数字と同じ又はほぼ類似した構成要素を指すことができる。図１０Ａを参照すると、シンギュレーションされた再構成素子２４は、フェースアップ方向で示されている。図１０Ｂ－１０Ｄにおいて、それぞれの再構成素子２４ａ，２４ｂは、互いに直接接合されて接合構造を形成している。

【0034】

図９Ｂと同様に、図１０Ｂは、再構成素子２４ａの前面２２ａが接着剤を介さずに再構成素子２４ｂの背面２３ｂに直接接合されて接合構造１を形成する、前面－背面接合配置を示す。図１０Ｂにおいて、保護材料の第１の部分７ａは、再構成素子２４ａの背面２３ａから接合界面１２まで延びることができる。保護材料の第２の部分７ｂは、接合界面１２から再構成素子２４ｂの前面２２ｂまで延びることができる。

【0035】

図１０Ｃは、再構成素子２４ａの背面２３ａが接着剤を介在させずに再構成素子２４ｂの背面２３ｂに直接接合されて接合構造１を形成する、背面－背面接合配置を示す。図１０Ｃにおいて、保護材料の第１の部分７ａは、再構成素子２４ａの前面２２ａから接合界面１２まで延びることができる。保護材料の第２の部分７ｂは、接合界面１２から再構成素子２４ｂの前面２２ｂまで延びることができる。

【0036】

図１０Ｄは、再構成素子２４ａの前面２２ａが接着剤を介在させずに再構成素子２４ｂの前面２２ｂに直接接合されて接合構造１を形成する、前面－前面接合配置を示す。図１０Ｄにおいて、保護材料の第１の部分７ａは、再構成素子２４ａの背面２３ａから接合界面１２まで延びることができる。保護材料の第２の部分７ｂは、接合界面１２から再構成素子２４ｂの背面２３ｂまで延びることができる。図１０Ｄにおいて、接合層４ａは、保護材料７ａ，７ｂの上に延び、側壁２５上に露出させることができる。図６に関連して上記で説明したように、幾つかの実施形態では、接合層４ａは、再構成ウェーハがシンギュレーションされるときに、接合層４ａが側壁で露出して側壁２５で保護材料７と同一平面になるように、保護材料７の上にウェーハを横断して設けることができる。

【0037】

図１０Ｅは、保護材料７の側面及び上面上に配置された第２の保護材料４０を有する、シンギュレーションされた再構成素子２４を示す図である。図９Ｅ及び９Ｆの実施形態とは異なり、図１０Ｅでは、第１の前面接合層４ａは、第２の保護材料４０と共平面又は同一平面とすることができる。第２の背面接合層４ｂは、保護材料７と共平面であるか又は同一平面上にあることができる。

【0038】

図１１は、追加の充填材料が第２の保護材料４０として機能することができ、隣接する素子２間のギャップＧにおいて共形保護材料７上に設けられ得ることを除いて、上述のものと同様の別の実施形態を例示している。保護材料７は、素子２の背面１０及び側面８上、並びにキャリア３の上面上に共形に堆積させることができる。共形保護材料７は、素子２の側面８上に配置された保護材料７の部分間にギャップＧを有することができる。第２の保護材料４０は、ギャップＧを充填する役割を果たすことができる。第２の充填保護材料４０は、有機材料又は無機材料を含む何れかの好適な材料を含むことができる。

【0039】

図１２Ａ－１２Ｃは、種々の実施形態による、再構成ウェーハ２０を形成するための方法を示す図である。図１２Ａは、第２の保護材料４０の追加の部分が外側素子２の端部に設けられることを除いて、図１１と概ね同様である。図１２Ｂでは、保護材料７の一部及び第２のフィラー保護材料４０の一部を除去して、略平面的な面を提供することができる。種々の実施形態において、例えば、フィラー保護材料及び共形保護材料４０，７のそれぞれの部分は、エッチング、ラッピング、研削、化学機械研磨（ＣＭＰ）等によって除去することができる。図１２Ｃでは，例えばエッチング、ラッピング、ＣＭＰ等によって素子２又はダイのバルク半導体材料（例えば，シリコン）の一部を除去して、キャビティ１６を形成し、導電性ビア１３を露出させることができる。共形保護材料及び／又はギャップ充填保護材料は、素子２（例えば、集積デバイスダイ）の熱膨張係数が５ｐｐｍ／℃内である熱膨張係数を有することができる。

【0040】

図１３Ａにおいて、図１２Ｃに示す構造から第２のフィラー保護材料４０を除去することができ、素子２及び露出したビア１３の上に追加の保護材料４８を設けることができる。図１３Ｂにおいて、設けられた追加の保護材料４８及び保護材料７の一部を除去又は平坦化して、上面に露出したビアを有する接合面４９を形成することができる。

【0041】

図１４Ａ－１４Ｃは、接着剤なしでキャリア３に直接接合された隣接する素子２の間にモールド化合物５０を設けることができる別の実施形態を示している。図１４Ａでは、ビア１３が背面に露出されているように示されているが、他の実施形態では、上記に例示したように、ビア１３を埋設することができる。図１４Ｂに示すように、モールド化合物５１の上に金属５１（例えば、銅）は、モールド化合物５１の上に設けることができる。例えば、種々の実施形態において、金属５１は、無電解メッキプロセス、スパッタリングプロセス、又は任意の他の適切な方法を用いて提供することができる。図１４Ｃに示すように、金属５１は、例えば、化学機械研磨（ＣＭＰ）、又は任意の他の適切な方法によって平坦化することができる。一部の実施形態では、モールド化合物に有機材料を用いる構造では、ＣＭＰによる十分な平滑性（例えば、５ｎｍ未満など）の平坦化が困難な場合がある。金属５１（銅など）をモールド化合物の上に設けることにより、ＣＭＰ又は他の平坦化プロセスを用いて、直接接合に充分な滑らかさまで平坦化することができる。

【0042】

図１５Ａ－１５Ｃにおいてキャリア３とモールド化合物５０との間のキャリア３の上に第２の金属５２を設けることができることを除いて、図１５Ａ－１５Ｃは、図１４Ａ－１４Ｃと概ね同様である。図１６Ａ－１６Ｃは、モールド化合物５０とキャリア３の間に保護コーティング５３又は層（例えば、酸化ケイ素）を設けることができる別の実施形態を示す。保護コーティングはまた、種々の実施形態において、ダイ配置の後で金属堆積の前に設けることができる。図１６Ａでは、保護コーティング５３は、キャリア３の上面、及び素子３の上面及び側面を共形にコーティングすることができる。モールド化合物５０は、保護コーティング５３の上及び素子２の間に設けることができる。図１６Ｂにおいて、金属５１は、上記で説明したように、モールド化合物５０の上に設けることができる。図１６Ｃにおいて、素子２の上にある保護コーティング５３の部分は、ビア１３を露出させるために、研磨、研削、又はラッピングプロセスを使用して除去することができる。金属５１及び素子２を平坦化して、接合のための滑らかな表面を形成することができる。

【0043】

図１７Ａ－１７Ｄは、本明細書に開示される方法によって提供され得る追加の接合構造１を示す図である。図１７Ａにおいて、接合構造１は、複数の素子２を含むことができ、この素子２は、集積デバイスダイ及びインターポーザの組み合わせを含むことができる。従って、本明細書に開示される方法は、アクティブ及び／又はインアクティブデバイスに使用することができる。更に、図１７Ａに示すように、上部再構成素子において隣接する素子２を分離するために、絶縁コラム５５を設けることができる。図１７Ｂにおいて、接合構造１は、信号を横方向内側又は外側に伝達するための横方向導電性配線トレースを含むことができる１又は２以上の再配線層（ＲＤＬ）５７を含むことができる。ＲＤＬ５７は、外部パッケージ基板に接続するためのファンイン又はファンアウト配置を可能にすることができる。図１７Ｃでは、下部素子２から接合構造１の上面に信号を運ぶために、導電性ビア５６を絶縁コラム５６に設けることができる。図１７Ｄでは、接合構造１は、絶縁コラム５６のビア５６とＲＤＬ５７の両方を含むことができる。当業者であれば、更なる組み合わせが適切であることを理解するであろう。

【0044】

集積デバイスパッケージの追加例
集積デバイスパッケージは、トランジスタ及び他のタイプのアクティブデバイスなどのアクティブ回路を有する１又は複数の集積デバイスダイ（例えば、チップ）を含むことができる。集積デバイスダイは、半導体インターポーザ、半導体又は誘電体（例えば、ガラス）基板、別の集積デバイスダイ、再構成ウェーハ又は素子などのキャリアに取り付けることができる。様々な配置において、集積デバイスダイ及びパッケージ基板の露出面の上にモールド化合物又は封入材料を設けることができる。モールド化合物は、エポキシ又はポッティングコンパウンドなどのポリマー材料を含むことができる。モールド化合物の材料は、キャリア及び／又は集積デバイスのダイの熱膨張係数（ＣＴＥ）とは異なる熱膨張係数（ＣＴＥ）を有することができる。高温でのプロセスステップでは、モールド化合物とキャリア（及び／又は集積デバイスダイ）間のＣＴＥ不整合により、キャリア及び／又は集積デバイスダイに応力が誘起されることがある。例えば、ＣＴＥ不整合により誘起される応力は、キャリア及び／又は集積デバイスダイにクラック及び／又は反りを生じさせる可能性があり、パッケージの歩留まりを低下させ、及び／又はシステム性能に影響を及ぼす可能性がある。従って、モールド化合物とキャリア（及び／又は集積デバイスダイ）間のＣＴＥ不整合に起因する応力を低減する改良されたパッケージに対する継続的な要求が依然としてある。

【0045】

図１８Ａは、種々の実施形態による集積デバイスパッケージ８２の概略側断面図である。図１８Ｂは、図１８Ａの集積デバイスパッケージ８２の概略的な上面図である。図１８Ａ－１８Ｂに示すように、パッケージ８２は、キャリア１０３と、キャリア１０３の上面に取り付けられた複数の集積デバイスダイ１０２とを含むことができる。集積デバイスダイ１０２は、アクティブ回路を含むことができる。例えば、集積デバイスダイ１０２は、プロセッサダイ、メモリダイ、センサダイ、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）ダイ、又はアクティブ回路（トランジスタ又は他のアクティブデバイスなど）を含む他の何れかの好適なデバイスを含むことができる。図１８Ｂの上面図には３つの集積デバイスダイ１０２が示されているが、何れかの好適な数のデバイスダイ１０２を提供することができることを理解されたい。例えば、１又は２の集積デバイスダイ１０２をキャリア１０３に取り付けることができ、或いは、３よりも多い集積デバイスダイ１０２をキャリアに取り付けることができる。更に、図１８Ａ－１８Ｂにおいて、集積デバイスダイ１０２は、キャリア１０３に沿って横方向に離間して配置されている。代替的又は追加的に、パッケージのフットプリントを小さくするために、集積デバイスダイ１０２を垂直方向に積み重ねることができる。

【0046】

キャリア１０３は、集積デバイスダイ１０２のための何れかの好適な支持構造を含むことができる。例えば、幾つかの実施形態では、キャリア１０３は、インターポーザ（半導体インターポーザなど）、半導体又は誘電体（例えば、ガラス）基板、別の集積デバイスダイ（例えば、ガラス）基板、別の集積デバイスダイ（例えば、アクティブ電子回路を有するアクティブチップ）、再構成ウェーハ又は素子等を含むことができる。キャリア１０３は、第１のＣＴＥを有する材料（例えば、半導体材料、誘電体材料等）を含むことができる。種々の実施形態において、集積デバイスダイ１０２は、キャリア１０３の第１のＣＴＥに実質的に類似するＣＴＥを有することができる。幾つかの実施形態では、ダイ１０２の１又は２以上のバルク材料は、キャリア１０３の対応するバルク材料と同じ材料であってよい。種々の実施形態において、キャリア１０３は、シリコン、ガラス、又は任意の他の適切な材料を含むことができる。幾つかの実施形態では、キャリア１０３は、ダイ１０２よりも大きな横方向のフットプリントを有する集積デバイスダイ（プロセッサダイなど）を含むことができる。集積デバイスダイ１０２は、何れかの好適な方法でキャリア１０３に取り付けることができる。例えば、ダイ１０２は、本明細書で説明するように、接着剤なしでキャリア１０３に直接ハイブリッド接合することができる。このような実施形態では、ダイ１０２の非導電性フィールド領域は、接着剤なしでキャリア１０３の対応する非導電性フィールド領域に直接接合することができる。更に、ダイ１０２の導電性コンタクトは、接着剤なしでキャリア１０３の対応する導電性コンタクトに直接接合することができる。しかしながら、他の実施形態では、ダイ１０２は、接着剤でキャリア１０３に取り付けることができる。幾つかの実施形態では、キャリア１０３は、キャリア１０３がより大きな電子システム内に存在し続けるように、ダイ１０２に接合されたままであることができる。他の実施形態では、キャリア１０３は、一時的な構造（取り付けテープ又は犠牲基板など）を含むことができ、取り外すことができる。キャリア１０３は、除去される（例えば、剥離され、又はエッチング除去される）一時的な構造体（マウンティングテープや犠牲基板など）を含むことができ、最終的な電子パッケージ又はシステムには存在しない。

【0047】

図１８Ａに示すように、集積デバイスダイ１０２の上及びキャリア１０３の露出した上面の上にモールド化合物１０８を提供することができる。モールド化合物１０８は、説明を容易にするために、図１８Ｂの上面図では隠されている。集積デバイスダイ１０２は、モールド化合物１０８内に少なくとも部分的に埋め込むことができる（例えば、完全に埋め込むか、又は埋める）。上記で説明したように、モールド化合物１０８は、キャリア１０３（及び／又はダイ１０２）の第１のＣＴＥとは異なる第２のＣＴＥを有するポリマー材料（エポキシ又はポッティング化合物など）を含むことができる。例えば、モールド化合物１０８の第２のＣＴＥは、キャリア１０３及び／又はダイ１０２にＣＴＥ誘起応力を生じさせるのに十分な量（例えば、ＣＴＥ不整合は、幾つかの場合、最大約１２ｐｐｍであり得る）だけキャリア１０３（及び／又はダイ１０２）の第１のＣＴＥと異なることができる。上記で説明したように、高温でのプロセスステップでは、モールド化合物１０８とキャリア１０３（及び／又はダイ１０２）との間のＣＴＥ不整合が、パッケージ８２の構成部品に反り、クラック、その他の損傷を引き起こす応力を発生させることがある。

【0048】

モールド化合物１０８とキャリア１０３（及び／又はダイ１０２）との間のＣＴＥ不整合の影響を低減するために、パッケージ８２は、キャリア１０３の上面に取り付けられた１又は２以上の応力補償素子１０４ａ－１０４ｄを含むことができる。図示のように、パッケージ８２は、応力補償素子１０４ａ－１０４ｄは、集積デバイスダイ１０２の周りに配置することができ、集積デバイスダイ１０２が、応力補償素子１０４ａ－１０４ｄによって囲まれたパッケージ８２の内部領域内に配置されるようになる。モールド化合物１０８はまた、応力補償素子１０４ａ－１０４ｄの上に設けられるか又は施工することができ、応力補償素子１０４ａ－１０４ｄがモールド化合物１０８に少なくとも部分的に埋め込まれるようになる。応力補償素子１０４ａ－１０４ｄは、モールド化合物１０８の介在部分によって互いから及びダイ１０２から離間して配置することができる。応力補償素子１０４ａ－１０４ｄは、半導体材料（例えば、シリコン）、絶縁材料（例えば、ガラス）、又はキャリア１０３及び／又はダイ１０２の第２のＣＴＥに実質的に一致する（又は近い）ＣＴＥを有する他の適切な材料タイプを含むことができる。幾つかの実施形態では、応力補償素子１０４ａ－１０４ｄは、キャリア１０３及び／又はダイ１０２と同じ材料を含むことができる。他の実施形態では、応力補償素子１０４ａ－１０４ｄは、キャリア１０３及び／又はダイ１０２の材料とは異なる材料を含むことができる。各応力補償素子１０４ａ－１０４ｄは、同じ材料を含むことができ、又は一部（又は全て）が異なる材料を含むことができる。種々の実施形態において、応力補償素子１０４ａ－１０４ｄのＣＴＥは、キャリア１０３及び／又は集積デバイスダイ１０２の第２のＣＴＥの１０％以内、第２のＣＴＥの５％以内、又は第２のＣＴＥの１％以内とすることができる。種々の実施形態において、応力補償素子１０４ａ－１０４ｄのＣＴＥは、１０ｐｐｍ未満、８ｐｐｍ未満、又は７ｐｐｍ未満とすることができる。例えば、応力補償素子１０４ａ－１０４ｄのＣＴＥは、３ｐｐｍ－７ｐｐｍの範囲にすることができる。

【0049】

有益なことに、応力補償素子１０４ａ－１０４ｄの材料組成は、キャリア１０３及び／又はダイ１０２のものと実質的に一致するＣＴＥを有するように選択されるので、応力補償素子１０４ａ－１０４ｄは、キャリア１０３及び／又はダイ１０２に付与される応力を低減させることができる。ＣＴＥが一致した応力補償素子１０４ａ－１０４ｄは、キャリア１０３の大面積にわたって提供され、モールド化合物１０８とキャリア１０３及び／又はダイ１０２との間のＣＴＥ不整合によって誘発されるあらゆる応力を補償又は低減する応力整合充填材料として機能するようにすることができる。例えば、幾つかの実施形態では、応力補償素子１０４ａ－１０４ｄは、キャリア１０３の占有されていない領域の大部分、例えば、少なくとも２０％、少なくとも５０％。キャリア１０３の非占有領域の少なくとも２０％、少なくとも５０％、少なくとも７５％、少なくとも８５％、又は少なくとも９０％を覆うように取り付けることができる（例えば、ダイ１０２又は他の電子部品又はデバイスをサポートしないキャリア１０３の領域）。幾つかの実施形態では、応力補償素子１０４ａ－１０４ｄは、キャリア１０３の占有されていない領域の２０％－９０％の範囲、キャリア１０３の占有されていない領域の３５％－９０％の範囲、又はキャリア１０３の占有されていない領域の５０％－９０％の範囲をカバーするように取り付けることができる。幾つかの実施形態では、図１８Ｂの上面図に示されるように、応力補償素子１０４ａ－１０４ｄは、対向する側縁１０５ａ、１０５ｂに垂直な全ての線が少なくとも１つの応力補償素子１０４ａ－１０４ｄを通過するか、又は交差することができるように、横方向に重なり合うことができる。このような配置では、応力補償素子１０４ａ－１０４ｄは、キャリア１０３を通って亀裂が伝播するのを防止又は阻止するように機能することができる。

【0050】

更に、図１８Ｂの上面図に示されるように、応力補償素子１０４ａ－１０４ｄは、パッケージ８２の外側側縁１０５ａ－１０５ｄと集積デバイスダイ１０２との間で、各集積デバイスダイ１０２の少なくとも１つの横方向側縁１０９が少なくとも１つの応力補償素子１０４ａ－１０４ｄと交差する対応する平面に存在するように配置することができる。幾つかの実施形態では、ダイ１０２の側縁１０９の大部分（又は全て）は、少なくとも１つの応力補償素子１０４ａ－１０４ｄと交差するそれぞれの平面に存在することができる。

【0051】

図１８Ｃは、応力補償素子１０４ａ－１０４ｄの間の増加した横方向の重なりを含む、集積デバイスパッケージ８２の概略上面図である。特に断らない限り、図１８Ｃの構成要素は、図１８Ａ－１８Ｂの同じ番号の構成要素と同じで、又はほぼ類似したものとすることができる。図１８Ｃでは、応力補償素子１０４ｂは、垂直方向に（上面図に示すように）短縮され、応力補償素子１０４ａ～１０４ｄは、図１８Ｂと比較して、水平方向（上面図に示す）に長くなっている。従って、図１８Ｃでは、応力補償素子１０４ｄは、側縁１０５ｂまで延び、側縁１０５ｂに沿って露出することができる。図１８Ｃにおいて、各側縁１０５ａ－１０５ｄに垂直な全ての線は、少なくとも１つの応力補償素子１０４ａ－１０４ｄを通過するか、又はこれと交差することができ、これにより、亀裂伝播を防止又は阻止することができる。

【0052】

幾つかの実施形態では、応力補償素子１０４ａ－１０４ｄは、アクティブ回路がないダミー応力補償素子を備えることができ、例えば、ダミー応力補償素子にアクティブデバイスが存在しない。このような実施形態では、ダミー応力補償素子は、アクティブ回路を持たない半導体材料（例えば、シリコン）又は誘電体材料（ガラスなど）のダミーピース又はブロックを含むことができる。ダミー素子を使用すると、素子１０４ａ－１０４ｄに回路又はデバイスをパターン化又は形成する必要がないので、処理コスト及び複雑さを低減することができ、更なる利点を提供することができる。しかしながら、他の実施形態では、応力補償素子１０４ａ－１０４ｄのうちの１又は２以上が、アクティブ回路又はデバイスを有するアクティブ集積デバイスダイを含むことができる。複数の応力補償素子１０４ａ－１０４ｄの使用により、パッケージ組立業者が所望の場所、例えば、クラックが発生しやすい場所及び／又はキャリア１０３上の標的空間にて素子１０４ａ－１０４ｄをピックアップして配置することを有利に可能にすることができる。

【0053】

集積デバイスダイ１０２と同様に、応力補償素子１０４ａ－１０４ｄは、何れかの好適な方法でキャリア１０３に取り付けることができる。例えば、応力補償素子１０４ａ－１０４ｄは、接着剤なしでキャリア１０３に直接接合することができる。上記で説明したように、応力補償素子１０４ａ－１０４ｄは、アクティブ回路を有しないダミー応力補償素子を含むことができる。このような実施形態では、応力補償素子１０４ａ－１０４ｄは、接着剤なしで接合界面に沿ってキャリア１０３の対応する非導電性電界領域に直接接合される非導電性電界領域を備えることができる。更に、幾つかの実施形態において、応力補償素子１０４ａ－０４ｄは、素子１０４ａ－１０４ｄとキャリア１０３との間の接合界面が非導電性－非導電性直接接合（例えば、接合界面が導体－導体又は金属－金属直接接合がない）のみを含むように、直接接合することができる。例えば、アクティブ回路及び／又はコンタクトパッドを有しないダミー応力補償素子を利用する実施形態では、応力補償素子１０４ａ－１０４ｄは、非導電性－非導電性直接接合のみを利用してキャリア１０３に直接接合することができ、例えば、素子１０４ａ－１０４ｄの非導電性又は誘電性接合層は、接着剤なしでキャリア１０３の対応する非導電性又は誘電性接合層に直接接合することができる。このような実施形態では、非導電性－非導電性直接接合は、接合界面に沿って１つのタイプ又は複数の異なるタイプの非導電性材料を含むことができる。このように、本書で開示される種々の実施形態では、１又は２以上の素子（ダイ１０２など）は、接着剤なしで接合界面に沿ってキャリア１０３にハイブリッド直接接合することができ、１又は２以上の素子（例えば、ダイ１０２）は、キャリア１０３の対応する非導電性フィールド領域及び導電性コンタクトに直接接合されるようになる。他の１又は２以上の素子（応力補償素子１０４ａ－１０４ｄなど）は、接合界面に沿って接着剤なしでキャリア１０３に直接接合することができ、応力補償素子１０４ａ～１０４ｄとキャリア１０３の間の接合界面が、非導電性－非導電性接接合のみを含む（例えば、素子１０４ａ－１０４ｄとキャリア１０３の直接接合された誘電体接合層１０４ａ～１０４ｄ及びキャリア１０３）。例えば、一部の素子１０４ａ－１０４ｄは、キャリア１０３に直接接合される導電性コンタクトを含まない場合がある。ダイ１０２、応力補償素子１０４ａ－１０４ｄ、及び／又はキャリア１０３の非導電性フィールド領域は、無機誘電体材料（例えば、酸化シリコン）を含むことができる。非導電性フィールド領域は、ダイ１０２、応力補償素子１０４ａ－１０４ｄ、及び／又はキャリア１０３のパターン化されていない部分を備えることができる。接合界面は、窒素終端表面、接合界面及び素子の誘電体接合層の上部及び／又は下部界面におけるフッ素ピークなど、直接的な非導電性接合を示すシグネチャを含むことができる。

【0054】

応力補償素子１０４ａ－１０４ｄが回路及びコンタクトパッドを含むような他の実施形態では、応力補償素子１０４ａ－１０４ｄの非導電性フィールド領域及びコンタクトパッドの両方は、キャリア１０３の対応する非導電性フィールド領域及びコンタクトパッドに直接接合することができる。更に他の実施形態では、応力補償素子１０４ａ－１０４ｄは、接着剤でキャリア１０３に接合することができる。幾つかの実施形態では、キャリア１０３は、システムマザーボードなどの外部デバイス又は別の構造に取り付けることができる。他の実施形態では、キャリア１０３は、モールド化合物１０８が施工された後に取り外すことができる一時的なサポート構造を備えることができる。図１８Ｂには、４つの応力補償素子１０４ａ－１０４ｄが示されているが、４つよりも少ない又は４つよりも多い応力補償素子１０４ａ－１０４ｄを設けてもよいことは理解されたい。

【0055】

図１８Ａ－１８Ｂに示すように、パッケージ８２は、外側側縁１０５ａ－１０５ｄを備えることができる。パッケージ８２は、より大きなウェーハ又は再構成ウェーハがシンギュレーションストリートＳに沿ってシンギュレーションされて、複数のシンギュレーションパッケージ８２をもたらすシンギュレーションプロセスから形成することができる。幾つかの実施形態において、シンギュレーションは、ソーイングプロセス、エッチングプロセス、又はパッケージ８２がより大きなウェーハ又は再構成ウェーハから形成することができる任意の他の適切なプロセスを含むことができる。シンギュレーション後、外側側縁１０５ａ－１０５ｄ（例えば、図１８Ｂに示すように、応力補償素子１０４ａ、１０４ｃ、キャリア１０３、及び／又はモールド化合物１０８の外側側縁を含む）は、シンギュレーションプロセスを示すシンギュレーションマーキングを含むことができる。例えば、ソーシンギュレーションプロセスの場合、シンギュレーションマーキングは、シンギュレーションされた表面の筋のようなソウマーキングを含むことができる。エッチングシンギュレーションプロセスの場合、シンギュレーションマーキングは、エッチング経路を示すマーキング又は微細構造を含むことができる。図１８Ｃの実施形態では、外側側縁１０５ｂは、応力補償素子１０４ｄの外縁部、キャリア１０３の縁部、及びモールド化合物を含むことができ、これらの各々は、シンギュレーションプロセスを示すマーキングを含むことができる。応力補償素子１０４ａ－１０４ｄは、キャリア１０３に沿った任意の場所に配置することができることを理解されたい。例えば、他の実施形態において、応力補償素子１０４ａ－１０４ｄの一部又は全部は、パッケージ８２の外側側縁１０５ａ－１０５ｄに対して横方向に挿入されて位置決めすることができ、応力補償素子１０４ａ－１０４ｄはモールド化合物１０８に埋め込まれるようになる。

【0056】

種々の実施形態において、シンギュレーションストリートＳは、シンギュレーション時に、モールド化合物１０８及び１又は２以上の応力補償素子１０４ａ－１０４ｄをパッケージ８２の１又は２以上の外側側縁１０５ａ－１０５ｄに沿って露出することができるように、応力補償素子１０４ａ－１０４ｄのうちの１又は２以上を通過させることができる。例えば、図１８Ａ－１８Ｂに示すように、応力補償素子１０４ａ，１０４ｃは、パッケージ８２の対応する外側側縁１０５ａ，１０５ｃで露出される側縁１０６ａ，１０６ｃを含むことができる。更に、モールド化合物１０８の側縁１０７は、パッケージ８２の外側側縁１０５ａ－１０５ｄに沿って露出させることができる。図示のように、応力補償素子１０４ａ，１０４ｃの露出した側縁１０６ａ，１０６ｃは、応力補償素子１０４ａ、１０４ｃの上にあるモールド化合物１０８の部分及び応力補償素子１０４ａ、１０４ｃに横方向に隣接するモールド化合物１０８の部分を含む、モールド化合物１０８の側縁１０７と同一平面にすることができる。種々の実施形態において、幾つかの応力補償素子１０４ｂ，１０４ｄは、パッケージ８２の外側側縁１０５ｂ、１０５ｄに対して横方向に挿入することができ、素子１０４ｂ，１０４ｄはモールド化合物１０８に完全に埋め込むことができるようになる。幾つかの実施形態では、応力補償素子１０４ａ－１０４ｄの全てが、外側側縁１０５ａ－１０５ｄに対して横方向に挿入することができる。

【0057】

図１９は、種々の実施形態による、１又は２以上の集積デバイスパッケージ８２を組み込んだシステム８０の概略図である。システム８０は、例えば、モバイル電子デバイス（例えば、スマートフォン、タブレットコンピューティングデバイス、ラップトップコンピュータなど）、デスクトップコンピュータ、自動車又はその部品、ステレオシステム、医療機器、カメラ、又は任意の他の適切なタイプのシステムなど、任意の好適なタイプの電子デバイスを含むことができる。幾つかの実施形態では、電子デバイスは、マイクロプロセッサ、グラフィックプロセッサ、電子記録装置、又はデジタルメモリを含むことができる。システム８０は、例えば１又は２以上のマザーボードによって、システム８０に機械的及び電気的に接続されている１又は２以上のデバイスパッケージ８２を含むことができる。各パッケージ８２は、１又は２以上の集積デバイスダイ及び／又は接合構造１を含むことができる。集積デバイスダイ及び／又は接合構造は、図１Ａ－１８Ｂに関連して上記に示され説明された集積デバイスパッケージ及び／又は接合構造の何れかを備えることができる。

【0058】

一実施形態では、集積デバイスパッケージが開示される。集積デバイスパッケージは、キャリアと、キャリアの上面の一部を覆うモールド化合物と、を備えることができる。集積デバイスパッケージは、キャリアに取り付けられ且つモールド化合物に少なくとも部分的に埋め込まれた集積デバイスダイを備えることができ、集積デバイスダイは、アクティブ回路を備える。集積デバイスパッケージは、キャリアに取り付けられ且つモールド化合物に少なくとも部分的に埋め込まれた応力補償素子を備え、応力補償素子は集積デバイスダイから離間して配置され、応力補償素子は、アクティブ回路を有していないダミー応力補償素子を含むことができる。応力補償素子及び集積デバイスダイの少なくとも一方は、接着剤なしでキャリアに直接接合することができる。

【0059】

別の実施形態では、集積デバイスパッケージが開示される。集積デバイスパッケージは、モールド化合物と、モールド化合物に少なくとも部分的に埋め込まれた集積デバイスダイとを含むことができ、集積デバイスダイはアクティブ回路を含む。集積デバイスパッケージは、モールド化合物に少なくとも部分的に埋め込まれた複数のダミー応力補償素子を含むことができ、複数のダミー応力補償素子はアクティブ回路を含まず、複数のダミー応力補償素子はモールド化合物によって互いに離間して配置される。

【0060】

別の実施形態では、集積デバイスパッケージを形成する方法が開示される。本方法は、集積デバイスダイ及び複数のダミー応力補償素子上にモールド化合物を設けるステップを含むことができ、複数のダミー応力補償素子は、モールド化合物によって互いに離間して配置される。集積デバイスダイは、アクティブ回路を含むことができる。複数のダミー応力補償素子は、アクティブ回路を有していない。

【0061】

別の実施形態では、集積デバイスパッケージが開示される。集積デバイスパッケージは、モールド化合物と、モールド化合物に少なくとも部分的に埋め込まれた集積デバイスダイとを備えることができ、集積デバイスダイは、アクティブ回路を含む。集積デバイスパッケージは、モールド化合物に少なくとも部分的に埋め込まれ、集積デバイスダイから離間して配置された応力補償素子を含むことができる。モールド化合物及び応力補償素子は、集積デバイスパッケージの外側の側縁で露出させることができる。

【0062】

別の実施形態では、電子部品が開示される。電子部品は、第１の非導電性フィールド領域及び第１の導電性コンタクトを有するキャリアを備えることができる。電子部品は、接着剤なしでキャリアに直接ハイブリッド接合された第１の素子と、接着剤なしでキャリアの第１の非導電性フィールド領域に直接接合された第１の素子の第２の非導電性フィールド領域と、キャリアの第１の導電性コンタクトに直接接合された第１の素子の第２の導電性コンタクトとを含むことができる。電子部品は、第２の素子の第３の非導電性フィールド領域のみがキャリアの第１の非導電性フィールド領域に直接接合されるように、接着剤を用いずにキャリアに直接接合された第２の素子を含むことができる。

【0063】

別の実施形態では、電子部品が開示される。電子部品は、第１の非導電性フィールド領域及び第１の導電性コンタクトを有するキャリアを備えることができる。電子部品は、接着剤なしでキャリアに直接ハイブリッド接合された第１の素子と、接着剤なしでキャリアの第１の非導電性フィールド領域に直接接合された第１の素子の第２の非導電性フィールド領域と、キャリアの第１の導電性コンタクトに直接接合された第１の素子の第２の導電性コンタクトとを含むことができる。電子部品は、接着剤なしでキャリアに直接接合された第２の素子を含むことができ、第２の素子は、キャリアに直接接合される導電性コンタクトを含まない。

【0064】

一実施形態では、接合構造が開示される。接合構造は、第１の素子を含み、第１の接合面を含む第１の側面と、第１の側面と反対側の第２の側面とを有する第１の再構成された素子を含むことができる。第１の再構成素子は、第１の素子の第１の側壁表面の周りに配置された第１の保護材料を含むことができる。接合構造は、第２の素子を含み、第２の接合面を含む第１の側面と第１の側面と反対側の第２の側面とを有する第２の再構成素子を含むことができる。第１の再構成素子は、第２の素子の第２の側壁表面について配置された第２の保護材料を含むことができる。第２の再構成素子の第１の側面の第２の接合面は、接合界面に沿って接着剤を介在させることなく、第１の再構成素子の第１の側面の第１の接合面に直接接合することができる。第１の保護材料は、第１の接合面と面一であることができ、第２の保護材料は、第２の接合面と面一であることができる。

【0065】

別の実施形態では、接合構造が開示される。接合構造は、第１の素子を含み、第１の側面と第１の側面と反対側の第２の側面とを有する第１の再構成素子を備えることができる。接合構造は、第２の素子を含み、第１の側面と第１の側面とは反対側の第２の側面を有する第２の再構成素子を含むことができ、第２の再構成素子の第１の側面は、接合界面に沿って接着剤を介在させずに第１の再構成素子の第１の側面に直接接合される。接合構造は、第１及び第２の素子のそれぞれの第１及び第２の側面の周りに配置された保護材料を含むことができる。接合構造は、第１及び第２の素子の間に配置された非導電層を含むことができ、非導電層は、保護材料と非導電層との間に界面が設けられるように第１及び第２の素子の第１及び第２の側面の少なくとも１つと同一平面上にある。

【0066】

別の実施形態では、接合構造が開示される。接合構造は、複数の第１素子を含む第１再構成ウェーハを含むことができる。接合構造は、複数の第２の素子を含む第２の再構成ウェーハを含むことができる。第１再構成ウェーハ及び第２再構成ウェーハは、接着剤なしで互いに直接接合することができる。

【0067】

別の実施形態では、接合方法が開示される。接合方法は、第１の再構成ウェーハを形成するために、複数の第１の素子上に第１の保護材料を施工するステップを含むことができる。接合方法は、第２の再構成ウェーハを形成するために、複数の第２の素子上に第２の保護材料を施工するステップを含むことができる。接合方法は、接着剤を用いずに、第１の再構成ウェーハを第２の再構成ウェーハに直接接合するステップを含むことができる。

【0068】

別の実施形態では、接合方法が開示される。接合方法は、接着剤なしで第１の素子をキャリアに直接接合するステップを含むことができる。キャリアは、シリコンキャリアの表面上に直接配置されたシリコン酸化物層を有するシリコンキャリアを含むことができる。酸化ケイ素層は、第１の素子に直接接合することができる。シリコン酸化物層は、ネイティブ酸化物層又は熱酸化物層を含むことができる。

【0069】

これらの実施形態は全て、本開示の範囲内にあることが意図されている。これらの実施形態及び他の実施形態は、添付図を参照した以下の実施形態の詳細な説明から当業者には容易に明らかになるであろうが、特許請求の範囲は、開示されたあらゆる特定の実施形態にも限定されるものではない。この特定の実施形態及び実施例が本明細書で開示されているが、開示された実施構成は、具体的に開示された実施形態を逸脱して、他の代替の実施形態及び／又は使用並びにこれらの明らかな修正形態及び等価物にまで拡大されることは、当業者には理解されるであろう。更に、幾つかの変形例が図示されて詳細に説明されてきたが、他の修正形態は、本開示に基づいて当業者には容易に明らかであろう。また、実施形態の特定の特徴及び態様の様々な組み合わせ又は部分的組み合わせがなされ、それでもなお範囲内にあることが企図される。開示された実施形態の様々な特徴及び態様は、開示された実施形態の様々な態様を形成するために、互いに組み合わせることができ、又は置換することができることを理解されたい。従って、本明細書に開示された主題の範囲は、上述の特定の開示された実施形態によって限定されるべきではなく、以下の請求項を適正に読むことによってのみ決定されるべきであることが意図される。

【図1A-1C】

【図2】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図5A】

【図5B】

【図5C】

【図6】

【図7A-7B】

【図8A-B】

【図9A】

【図9B】

【図9C】

【図9D】

【図9E】

【図9F】

【図10A】

【図10B】

【図10C】

【図10D】

【図10E】

【図11】

【図12A】

【図12B】

【図12C】

【図13A】

【図13B】

【図14A】

【図14B】

【図14C】

【図15A】

【図15B】

【図15C】

【図16A】

【図16B】

【図16C】

【図17A】

【図17B】

【図17C】

【図17D】

【図18A】

【図18B】

【図18C】

【図19】