(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-02-26
(45)【発行日】2024-03-05
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G06F 12/06 20060101AFI20240227BHJP
G06K 19/077 20060101ALI20240227BHJP
G11C 5/02 20060101ALI20240227BHJP
G11C 5/04 20060101ALI20240227BHJP
G11C 5/14 20060101ALI20240227BHJP
【FI】
G06F12/06 524
G06K19/077 140
G11C5/02 100
G11C5/04 220
G11C5/14 300
(21)【出願番号】P 2020126444
(22)【出願日】2020-07-27
【審査請求日】2023-03-09
(31)【優先権主張番号】P 2020033519
(32)【優先日】2020-02-28
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】近藤 敦志
(72)【発明者】
【氏名】米澤 遼
【審査官】後藤 彰
(56)【参考文献】
【文献】特開2016-12693(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
G06F 12/06
G06K 19/077
G11C 5/02
G11C 5/04
G11C 5/14
(57)【特許請求の範囲】
【請求項1】
第1の面と、前記第1の面の反対側に位置する第2の面と、第1の方向に延びた第1の端縁と、前記第1の端縁の反対側に位置して前記第1の方向に延びた第2の端縁と、前記第1の方向と交差する第2の方向に延びた第1の側縁と、前記第1の側縁の反対側に位置して前記第2の方向に延びた第2の側縁と、を有する本体と、
前記本体の内部に設けられたメモリと、
前記本体の内部に設けられ、前記メモリを制御するコントローラと、
信号の伝送に用いられる複数の信号端子を含み、前記第1の面で露出した、複数の端子と、
を具備する半導体記憶装置であって、
前記複数の端子は、少なくとも第1の列と第2の列とを形成し、
前記第1の列は、前記第2の端縁よりも前記第1の端縁に近い位置で互いに間隔を介して前記第1の方向に並べられた複数の端子を含み、
前記第2の列は、前記第1の端縁よりも前記第2の端縁に近い位置で互いに間隔を介して前記第1の方向に並べられた複数の端子を含み、
前記第1の面の前記第1の列と前記第2の列との間の領域は、前記半導体記憶装置と電気的に接続されるホスト機器の基板上に配置される、熱伝導部材と接触する接触領域を含む、
半導体記憶装置。
【請求項2】
前記第2の方向における前記第1の列と前記第2の列との間の距離は、前記第2の方向における前記第1の列と前記第1の端縁との間の距離よりも長く、且つ、前記第2の方向における前記第2の列と前記第2の端縁との間の距離よりも長い、
請求項1に記載の半導体記憶装置。
【請求項3】
前記第1の列を形成する前記複数の端子は、差動データ信号が割り当てられた少なくとも一対の差動データ信号端子を含み、
前記第2の列を形成する前記複数の端子は、前記ホスト機器からの電源電圧を供給するために割り当てられた電源端子を含む、
請求項1または請求項2に記載の半導体記憶装置。
【請求項4】
前記差動データ信号は、PCIe規格に準拠し、
前記第1の列を形成する前記複数の端子は、前記差動データ信号の複数のレーンに割り当てられた複数対の前記差動データ信号端子を含む、
請求項3に記載の半導体記憶装置。
【請求項5】
前記複数の端子は、第3の列をさらに形成し、
前記第3の列は、前記第1の列と前記第2の列との間の位置で互いに間隔を介して前記第1の方向に並べられた複数の端子を含み、前記第3の列を形成する端子の数は、前記第1の列もしくは前記第2の列を形成する端子の数よりも少なく、
前記接触領域は、前記第3の列を形成する端子の数が前記第1の列を形成する端子の数よりも少ない分だけ空いた領域を含む、
請求項1~請求項4のいずれか1項に記載の半導体記憶装置。
【請求項6】
前記第3の列は、前記第1の端縁よりも前記第2の端縁の近くに位置し、且つ、前記第2の列よりも前記第2の端縁から遠くに位置する、
請求項5に記載の半導体記憶装置。
【請求項7】
前記第3の列は、前記第2の端縁よりも前記第1の端縁の近くに位置し、且つ、前記第1の列よりも前記第1の端縁から遠くに位置する、
請求項5に記載の半導体記憶装置。
【請求項8】
前記第3の列は、前記第1の方向における前記本体の中心線と前記第1の側縁との間と、前記中心線と前記第2の側縁との間とで、同数の端子を含む、
請求項6または請求項7に記載の半導体記憶装置。
【請求項9】
前記第3の列は、前記第1の方向における前記本体の中心線と前記第1の側縁との間と、前記中心線と前記第2の側縁との間とで、異なる数の端子を含む、
請求項6または請求項7に記載の半導体記憶装置。
【請求項10】
前記第3の列は、前記中心線および前記第1の側縁の間と、前記中心線および前記第2の側縁の間とのうちの一方において、前記複数の端子を含む、
請求項9に記載の半導体記憶装置。
【請求項11】
前記第3の列を形成する前記複数の端子は、グランドに割り当てられた少なくとも一つのグランド端子と、PCIe規格のサイドバンド信号に割り当てられた少なくとも一つのサイドバンド信号端子と、を含む、
請求項5~請求項10のいずれか1項に記載の半導体記憶装置。
【請求項12】
前記第2の列を形成する前記複数の端子は、前記サイドバンド信号の構成を選択するための選択信号が割り当てられた第1の端子を含み、
前記少なくとも一つのサイドバンド信号端子は、前記第1の端子にHighレベルの前記選択信号が入力された場合、第1のサイドバンド信号に割り当てられ、前記第1の端子にLowレベルの前記選択信号が入力された場合、前記第1のサイドバンド信号とは異なる第2のサイドバンド信号に割り当てられる、
請求項11に記載の半導体記憶装置。
【請求項13】
前記第2の列を形成する前記複数の端子は、前記ホスト機器が前記半導体記憶装置の電源構成を検出するための検出信号が割り当てられた第2の端子を含み、
前記コントローラは、前記半導体記憶装置の電源構成が複数種類の電源電圧で動作するように構成されている場合、前記第2の端子を介して前記ホスト機器にHighレベルの前記検出信号を出力し、前記半導体記憶装置の電源構成が1種類の電源電圧で動作するように構成されている場合、前記第2の端子を介して前記ホスト機器にLowレベルの前記検出信号を出力する、
請求項11または請求項12に記載の半導体記憶装置。
【請求項14】
前記第1の列を形成する前記複数の端子は、受信差動データ信号が割り当てられた一対の受信差動データ信号端子と、送信差動データ信号が割り当てられた一対の送信差動データ信号端子と、を複数組含み、
前記第1の方向における前記本体の中心線と一方の側縁との間には、前記一対の受信差動データ信号端子が複数組位置し、前記中心線と他方の側縁との間には、前記一対の送信差動データ信号端子が複数組位置する、
請求項1に記載の半導体記憶装置。
【請求項15】
前記一対の受信差動データ信号端子および前記一対の送信差動データ信号端子は、ノイズガード用のグランド端子の間に配置される、
請求項14に記載の半導体記憶装置。
【請求項16】
前記複数の端子は、第3の列をさらに形成し、
前記第3の列は、前記第1の列と前記第2の列との間の位置で互いに間隔を介して前記第1の方向に並べられた複数の端子を含み、
前記第3の列を形成する前記複数の端子は、前記中心線と前記第1の側縁との間に配置されるリターン電流用の複数のグランド端子を含み、且つ、前記中心線と前記第2の側縁との間に配置される前記リターン電流用の複数のグランド端子を含む、
請求項14に記載の半導体記憶装置。
【請求項17】
前記第2の列を形成する前記複数の端子は、少なくとも一つの前記リターン電流用のグランド端子を含む、
請求項16に記載の半導体記憶装置。
【請求項18】
前記本体の内部に、ノイズガード用のグランド端子と接続される第1のグランドプレーンと、前記リターン電流用のグランド端子と接続される第2のグランドプレーンとをさらに具備し、
前記第1のグランドプレーンと前記第2のグランドプレーンとは電気的に接続されていない、
請求項17に記載の半導体記憶装置。
【請求項19】
前記第3の列を形成する前記複数の端子は、サイドバンド信号が割り当てられる少なくとも二つの信号端子を含み、
前記半導体記憶装置の起動前、前記一方の信号端子には、前記サイドバンド信号の構成を選択するための選択信号が入力され、前記他方の信号端子からは、前記ホスト機器が前記半導体記憶装置の電源構成を検出するための検出信号が出力され、
前記半導体記憶装置の起動後、前記二つの信号端子には、前記サイドバンド信号が入力される、
請求項16に記載の半導体記憶装置。
【請求項20】
前記第2の列を形成する前記複数の端子は、リセット信号が割り当てられた信号端子を含み、
前記リセット信号がアクティブの場合、前記一方の信号端子には前記選択信号が入力され、前記他方の信号端子からは前記検出信号が出力され、
前記リセット信号が解除された場合、前記二つの信号端子には前記サイドバンド信号が入力される、
請求項19に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
近年、NAND型フラッシュメモリのような不揮発性メモリの技術改良に伴い、不揮発性メモリの記憶容量は増大している。これに伴い、リムーバブルメモリデバイスのような半導体記憶装置の開発が進められている。
【0003】
ところで、リムーバブルメモリデバイスのような半導体記憶装置においては、放熱効率を向上させるための仕組みの実現が求められている。
【先行技術文献】
【特許文献】
【0004】
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明が解決しようとする課題は、放熱効率を向上させることができる半導体記憶装置を提供することである。
【課題を解決するための手段】
【0006】
実施形態によれば、半導体記憶装置は、本体と、メモリと、コントローラと、複数の端子と、を具備する。前記本体は、第1の面と、前記第1の面の反対側に位置する第2の面と、第1の方向に延びた第1の端縁と、前記第1の端縁の反対側に位置して前記第1の方向に延びた第2の端縁と、前記第1の方向と交差する第2の方向に延びた第1の側縁と、前記第1の側縁の反対側に位置して前記第2の方向に延びた第2の側縁と、を有する。前記メモリは、前記本体の内部に設けられる。前記コントローラは、前記本体の内部に設けられ、前記メモリを制御する。前記複数の端子は、信号の伝送に用いられる複数の信号端子を含み、前記第1の面で露出する。前記複数の端子は、少なくとも第1の列と第2の列とを形成する。前記第1の列は、前記第2の端縁よりも前記第1の端縁に近い位置で互いに間隔を介して前記第1の方向に並べられた複数の端子を含む。前記第2の列は、前記第1の端縁よりも前記第2の端縁に近い位置で互いに間隔を介して前記第1の方向に並べられた複数の端子を含む。前記第1の面の前記第1の列と前記第2の列との間の領域は、前記半導体記憶装置と電気的に接続されるホスト機器の基板上に配置される、熱伝導部材と接触する接触領域を含む。
【図面の簡単な説明】
【0007】
【
図1】第1実施形態に係るメモリデバイスの外形形状を示す例示的な図。
【
図2】同実施形態に係るメモリデバイスの構成例を示す図。
【
図3】同実施形態に係るメモリデバイスの外形形状と複数の端子の配置例とを示す平面図。
【
図4】同実施形態に係るメモリデバイスの外形形状と、当該メモリデバイスが装着されるコネクタの外形形状と、TIMが貼付された領域の配置例とを示す平面図。
【
図5】同実施形態に係るメモリデバイスがコネクタに装着された状態を示す側面図。
【
図6】同実施形態に係るメモリデバイスの端子をSCS端子として利用する場合を説明するための図。
【
図7】同実施形態に係るメモリデバイスを使用するホスト機器の基板上に配置されるホスト制御部とスイッチを示す図。
【
図8】同実施形態に係るメモリデバイスであって、2電源メモリデバイスおよび1電源メモリデバイスの外形形状を示す平面図。
【
図9】同実施形態に係るメモリデバイスの端子をPCD端子として利用する場合を説明するための図。
【
図10】同実施形態に係るメモリデバイスであって、2電源メモリデバイスおよび1電源メモリデバイスの内部回路を示す図。
【
図11】同実施形態に係るメモリデバイスの端子の一つをSCS端子としても、PCD端子としても利用する場合を説明するための図。
【
図12】同実施形態に係るメモリデバイスの端子の一つをSCS端子としても、PCD端子としても利用する場合の動作の一例を示すタイミングチャート。
【
図13】第1変形例に係るメモリデバイスの外形形状と、当該メモリデバイスが装着されるコネクタの外形形状と、TIMが貼付された領域の配置例とを示す平面図。
【
図14】第2変形例に係るメモリデバイスの外形形状と、当該メモリデバイスが装着されるコネクタの外形形状と、TIMが貼付された領域の配置例とを示す平面図。
【
図15】第3変形例に係るメモリデバイスの外形形状と、当該メモリデバイスが装着されるコネクタの外形形状と、TIMが貼付された領域の配置例とを示す平面図。
【
図16】第4変形例に係るメモリデバイスの外形形状と、当該メモリデバイスが装着されるコネクタの外形形状と、TIMが貼付された領域の配置例とを示す平面図。
【
図17】第2実施形態に係るメモリデバイスのピンアサインの一例を示す図。
【
図18】
図17の構成に対する比較例のピンアサインを示す図。
【
図19】同実施形態に係るメモリデバイスのピンアサインの別の例を示す図。
【
図20】同実施形態に係るメモリデバイスのピンアサインの一例を示す図。
【
図21】
図20の構成に対する比較例のピンアサインを示す図。
【
図22】同実施形態に係るメモリデバイスの外層および内層を示す斜視図。
【
図23】第3実施形態に係るメモリデバイスの端子に関し、サイドバンド信号を伝達するための信号端子と、SCS端子およびPCD端子とが共用される場合を説明するための図。
【
図24】同実施形態に係るメモリデバイスの端子に関し、サイドバンド信号を伝達するための信号端子と、SCS端子およびPCD端子とが共用される場合の動作の一例を示すタイミングチャート。
【発明を実施するための形態】
【0008】
以下、図面を参照して、実施形態を説明する。
半導体記憶装置は、不揮発性メモリとこの不揮発性メモリを制御するコントローラとを含む。半導体記憶装置は、不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成されたストレージデバイスである。半導体記憶装置は、例えば、ソリッドステートドライブ(SSD)として実現されてもよい。この場合、このSSDは、パーソナルコンピュータ、モバイルデバイス、ビデオレコーダ、車載機器といった、ホスト機器として機能する様々な情報処理装置のストレージとして使用される。
【0009】
(第1実施形態)
第1実施形態に係る半導体記憶装置はカード形状を有しており、ホスト機器内のコネクタに装着可能なリムーバブルSSDとして機能し得る。本実施形態に係る半導体記憶装置が装着されるコネクタは、プッシュ・プッシュタイプコネクタであってもよいし、プッシュ・プルタイプコネクタであってもよいし、ヒンジタイプコネクタであってもよい。本実施形態では、半導体記憶装置が装着されるコネクタが、ヒンジタイプコネクタである場合を想定している。
【0010】
半導体記憶装置のリムーバブルという特徴により、容量アップグレードおよび容易なメインテナンスを可能にする。以下では、半導体記憶装置はメモリデバイス(またはリムーバブルメモリデバイス)として参照される。
【0011】
図1は第1実施形態に係るメモリデバイス10の外形形状を示す例示的な図である。
図1(A)はメモリデバイス10の一表面を示す平面図である。
図1(B)はメモリデバイス10の側面を示す側面図である。
図1(C)はメモリデバイス10の一表面を示す平面図であって、
図1(A)に示す一表面の反対側に位置する別の一表面を示す平面図である。
【0012】
図1(A)~
図1(C)に示されるように、本明細書において、X軸、Y軸およびZ軸が定義される。X軸とY軸とZ軸とは、互いに直交する。X軸は、メモリデバイス10の幅に沿う。Y軸は、メモリデバイス10の長さ(高さ)に沿う。Z軸は、メモリデバイス10の厚さに沿う。本明細書において、メモリデバイス10および当該メモリデバイス10が装着されるコネクタをZ軸の負方向から見ることを平面視と称する。
【0013】
メモリデバイス10は、外部から供給される電源電圧で動作するように構成された半導体記憶装置である。
【0014】
図1に示すように、メモリデバイス10は薄い板状の半導体パッケージ形状を有する本体(筐体)11を備える。メモリデバイス10および本体11は、例えば、Y軸方向に延びた略矩形の板状に形成される。Y軸方向は、メモリデバイス10および本体11の長手方向である。
【0015】
図1に示すように、本体11は、板状であって、第1の面21と、第2の面22と、外縁23とを有する。第1の面21および第2の面22は、Y軸方向に延びた略四角形(矩形)状に形成される。すなわち、Y軸方向は、第1の面21および第2の面22の長手方向でもある。
【0016】
第1の面21は、Z軸の正方向に向く略平坦な面である。第2の面22は、第1の面21の反対側に位置し、Z軸の負方向に向く略平坦な面である。
【0017】
外縁23は、第1の面21と第2の面22との間に設けられ、第1の面21の縁と第2の面22の縁とに接続される。
図1に示すように、外縁23は、第1の縁31と、第2の縁32と、第3の縁33と、第4の縁34と、第1の角部35と、第2の角部36と、第3の角部37と、第4の角部38とを有する。
【0018】
第1の縁31は、X軸方向に延び、Y軸の正方向に向く。X軸方向は、本体11、第1の面21、および第2の面22の短手方向であって、X軸の正方向と、X軸の負方向とを含む。
【0019】
第2の縁32は、Y軸方向に延び、X軸の負方向に向く。第3の縁33は、第2の縁32の反対側に位置してY軸方向に延び、X軸の正方向に向く。第4の縁34は、第1の縁31の反対側に位置してX軸方向に延び、Y軸の負方向に向く。
【0020】
第2の縁32および第3の縁33のそれぞれの長さは、第1の縁31および第4の縁34のそれぞれの長さよりも長い。第1の縁31および第4の縁34は、略矩形のメモリデバイス10の短辺を形成し、第2の縁32および第3の縁33は、略矩形のメモリデバイス10の長辺(側辺)を形成する。
【0021】
第1の角部35は、第1の縁31と第2の縁32との間の角部分であり、第1の縁31のX軸の負方向における端と、第2の縁32のY軸の正方向における端とを接続する。
【0022】
第1の角部35は、第1の縁31のX軸の負方向における端と、第2の縁32のY軸の正方向における端との間で直線状に延びる。第1の縁31と第2の縁32との角が、いわゆるC1.1の角面取り(C面取りともいう)に設定されることで、第1の角部35が設けられる。別の表現によれば、第1の角部35は、第1の縁31と第2の縁32との間に形成された角面取り部Cである。
【0023】
第2の角部36は、第1の縁31と第3の縁33との間の角部分であり、第1の縁31のX軸の正方向における端と、第3の縁33のY軸の正方向における端とを接続する。第2の角部36は、第1の縁31のX軸の正方向における端と、第3の縁33のY軸の正方向における端との間で円弧状に延びる。第1の縁31と第3の縁33との角が、いわゆるR0.2の丸面取り(R面取りともいう)に設定されることで、第2の角部36が設けられる。このように、第1の角部35の形状と第2の角部36の形状とは、互いに異なる。
【0024】
第3の角部37は、第2の縁32のY軸の負方向における端と、第4の縁34のX軸の負方向における端とを接続する。第4の角部38は、第3の縁33のY軸の負方向における端と、第4の縁34のX軸の正方向における端とを接続する。第3の角部37および第4の角部38はそれぞれ、第2の角部36と同様に円弧状に延びる。
【0025】
本体11、第1の面21、および第2の面22は、Y軸方向における長さが約18±0.10mmに設定され、X軸方向における長さが約14±0.10mmに設定される。すなわち、Y軸方向における第1の縁31と第4の縁34との間の距離が約18±0.1mmに設定され、X軸方向における第2の縁32と第3の縁33との間の距離が約14±0.10mmに設定される。なお、本体11、第1の面21、および第2の面22のX軸方向およびY軸方向の長さは、この例に限られない。
【0026】
本体11および外縁23は、Z軸方向における厚さが約1.4mm±0.10mmに設定される。すなわち、Z軸方向における第1の面21と第2の面22との間の距離が約1.4mm±0.10mmに設定される。なお、傾斜部39を形成する場合や面取りを行う場合などがあるため、外縁23のZ軸方向の長さは、この例に限られない。コネクタとの嵌合を確実にするため、Z軸方向は平面公差で規定され、全面において厚さが公差内にある必要がある。
【0027】
図1(B)に示すように、本体11は、傾斜部39をさらに有する。傾斜部39は、第1の面21と第1の縁31との間の角部分であり、第1の面21のY軸の正方向における端と、第1の縁31のZ軸の正方向における端との間で直線状に延びる。
【0028】
図1(A)に示すように、メモリデバイス10の第1の面21には、複数の端子が列R1、列R2、列R3の3列に配置されていてもよい。列R1には、例えば、PCI Express(登録商標)(PCIe)のような高速シリアルインタフェース用の2レーン分の信号端子が配置されている。一つのレーンに対応する信号端子は、受信差動信号ペア2端子と、送信差動信号ペア2端子とを含む。また差動2端子はグランド端子で囲まれている。図示はしていないが、列R1と列R2との間にPCIeレーンを追加することもできる。
【0029】
列R2には、製品毎に異なる任意のオプション信号用の信号端子を配置できる。オプション信号用の信号端子としては、例えば、PCIe規格に準拠したサイドバンド信号(SMBus信号、WAKE#信号およびPRSNT#信号用の信号端子)や、グランド端子などが一例として挙げられる。列R3には、製品共通の制御信号、および電源用の端子が配置される。PCIe規格に準拠したサイドバンド信号としては、例えば、CLKREF信号ペア、CLKREQ#信号、PERST#信号等が一例として挙げられる。列R3には、ホスト機器からの電源電圧が供給される複数の電源端子とグランド端子が配置されている。
【0030】
なお、列R1は、第1の列と称される場合もある。また、列R3は、第2の列と称される場合もある。さらに、列R2は、第3の列と称される場合もある。
【0031】
図2は、メモリデバイス10の構成例を示す。
図2に示すように、メモリデバイス10の本体11の内部には、プリント回路基板12、NAND型フラッシュメモリ13、およびコントローラ14が設けられている。プリント回路基板12、NAND型フラッシュメモリ13、およびコントローラ14は、箱型の本体11に収容されてもよいし、本体11に埋め込まれてもよい。NAND型フラッシュメモリ13およびコントローラ14は、プリント回路基板12の表面上に実装される。
【0032】
なお、プリント回路基板12の裏面が露出されるようにプリント回路基板12が本体11の一部を構成してもよい。この場合、プリント回路基板12の裏面が第1の面21として機能することができる。
【0033】
NAND型フラッシュメモリ13は、積層された複数のNAND型フラッシュメモリチップを含んでいてもよい。通常、これら複数のNAND型フラッシュメモリチップはインタリーブ動作する。コントローラ14はLSIである。コントローラ14は、NAND型フラッシュメモリ13、および当該NAND型フラッシュメモリ13を含むメモリデバイス10の全体を制御する。例えば、コントローラ14は、NAND型フラッシュメモリ13へのリード/ライト制御および外部との通信制御を行うことができる。また、メモリデバイス10はシステムインタフェースとしてPCIeインタフェースを持ち、メモリデバイス10ではPCIe規格に準拠したプロトコルで通信制御が行われる。
【0034】
メモリデバイス10はカード形状を有するパッケージ(メモリパッケージ)として実現されており、NAND型フラッシュメモリ13とコントローラ14は、メモリデバイス10のボディ(本体11)を形成するように成形されたモールド樹脂40によって覆われ且つ封止されている。
【0035】
図3は、メモリデバイス10の外形形状と複数の端子Pの配置例とを示す平面図である。
図3に示すように、メモリデバイス10は、複数の端子Pを有する。端子Pはピンまたはパッドと称される場合もある。
図3では、メモリデバイス10が32個の端子Pを有している場合を例示しているが、端子Pの数はあくまで一例であって、この例に限られない。すなわち、端子Pの数は32個より少なくてもよいし、32個より多くてもよい。複数の端子Pは、例えば、プリント回路基板12の裏面に設けられる。複数の端子Pはプリント回路基板12上に構成され、第1の面21で露出される。本実施形態において、第2の面22には、端子Pは設けられず、例えば印刷面に利用され得る。
【0036】
複数の端子Pは3列に並べられ、列R1、列R2および列R3を形成する。列R1に属する端子群は、PCIe規格に準拠した2レーン分の差動信号ペアを伝達するための信号端子として利用される。列R2に属する端子群には、製品毎に異なる任意のオプション信号用の信号端子を配置できる。この信号端子は、メモリデバイス10にとって必須の信号端子でないため(換言すると、メモリデバイス10にとってオプションの信号端子であるため)、当該列R2に属する端子の数は、他の列に属する端子の数よりも少なくても構わない。列R3に属する端子群には、製品毎に共通な制御信号、および電源用の端子が配置される。この端子は、主に、差動クロック信号用の信号端子、共通のPCIeサイドバンド信号用の信号端子、電源端子および他の信号端子として利用される。
【0037】
図3に示すように、列R1は、第4の縁34よりも第1の縁31に近い位置で互いに間隔を介してX軸方向に並べられた13個の端子P101~端子P113を含む。端子P101~端子P113は、第1の縁31の近傍で、当該第1の縁31に沿ってX軸方向に並べられる。
【0038】
列R2は、第1の縁31よりも第4の縁34に近い位置で互いに間隔を介してX軸方向に並べられた6個の端子P114~端子P119を含む。端子P114~端子P116は、第3の縁33よりも第2の縁32に近い位置で、第4の縁34に沿ってX軸方向に並べられる。端子P117~端子P119は、第2の縁32よりも第3の縁33に近い位置で、第4の縁34に沿ってX軸方向に並べられる。別の表現によれば、端子P114~端子P116は、X軸方向におけるメモリデバイス10および本体11の中心線(一点鎖線で示される)と第2の縁32との間に配置され、端子P117~端子P119は、X軸方向におけるメモリデバイス10および本体11の中心線と第3の縁33との間に配置される。列R2に属する端子P116と端子P117との間の間隔は、列R2に属し、X軸方向において隣接する他の端子間の間隔(具体的には、端子P114と端子P115との間隔、端子P115と端子P116との間隔、端子P117と端子P118との間隔、端子P118と端子P119との間隔)よりも広い。
【0039】
列R3は、第1の縁31よりも第4の縁34に近い位置で互いに間隔を介してX軸方向に並べられた13個の端子P120~端子P132を含む。列R3に属する端子P120~端子P132は、列R2に属する端子P114~端子P119よりも第4の縁34に近い位置で並べられる。
【0040】
X軸方向において隣接する端子Pの間の距離は、第2の縁32と第3の縁33との間の長さが一定の場合、例えば、端子Pの数に応じて決められる。さらに、X軸方向において隣接する端子Pの幅と、隣接する端子Pの間の最小の距離とにより、X軸方向に並べられる端子Pの最大数が決められる。コネクタコンタクトとの接触部の偏差を考慮に入れて確実に接触可能なパッド幅と隣接パッド間距離を決めている。X軸方向における複数の端子Pの間の距離は、均等であってもよいし、異なってもよい。本実施形態においては、列R1および列R3に属する端子Pの数は同一であり、列R2に属する端子Pの数は他の列より少ないので、列R2の端子間隔は列R1および列R3の端子間隔と異なってもよい。
【0041】
図3に示すように、Y軸方向における列R1と列R3との間の距離D1は、Y軸方向における列R1と第1の縁31との間の距離D2、および、Y軸方向における列R3と第4の縁34との間の距離D3よりも長い。
【0042】
図3の例では、列R1、列R2および列R3それぞれの端子PのY軸方向における長さは、同一に設定される。つまり、列R1、列R2および列R3それぞれの端子Pは、当該端子PのY軸の負方向およびY軸の正方向における端が共に揃うように並べられている。
【0043】
図4は、メモリデバイス10の外形形状と、当該メモリデバイス10が装着されるホスト機器内のコネクタ100の外形形状と、熱伝導部材(TIM:Thermal Interface Material)107が貼付された領域の配置例とを示す平面図である。
図4(A)はメモリデバイス10の外形形状とTIM107が貼付される領域に接触する領域(以下、接触領域と称する)A1とを示す平面図であり、
図4(B)はコネクタ100の外形形状とTIM107が貼付された領域(以下、貼付領域と称する)A2とを示す平面図である。メモリデバイス10は、
図4(A)に示す端子面を下にして、
図4(B)に示すコネクタ100の上から装着される。
図5は、メモリデバイス10がコネクタ100に装着された状態を示す側面図である。
【0044】
図4(A)に示すメモリデバイス10が装着されるコネクタ100には、
図4(B)に示すように、メモリデバイス10の列R1、列R2および列R3に対応するように、複数のリードフレームが列r1、列r2および列r3の3列に配置されている。リードフレームはバネリードと称される場合もある。列r1には、メモリデバイス10の列R1に並ぶ13個の端子P101~端子P113に対応する13個のリードフレーム101が配置されている。同様に、列r2には、メモリデバイス10の列R2に並ぶ6個の端子P114~端子P119に対応する6個のリードフレーム102が配置され、列r3には、メモリデバイス10の列R3に並ぶ13個の端子P120~端子P132に対応する13個のリードフレーム103が配置されている。
【0045】
図4(B)において、列r1、列r2および列r3を形成するリードフレーム101~リードフレーム103のY軸方向の長さは同一である。但し、リードフレーム101~リードフレーム103のY軸方向の長さはこの例に限られない。例えば、リードフレーム101~リードフレーム103のY軸方向の長さはそれぞれ異なってもよい。
【0046】
図4(B)に示すように、リードフレーム101~リードフレーム103はそれぞれ、リードフレーム端子104と実装部105とを有する。リードフレーム端子104は、メモリデバイス10の列R1、列R2および列R3を形成する複数の端子Pのそれぞれと接触(点接触)する部分である。実装部105は、リードフレーム101~リードフレーム103がホスト機器内のプリント回路基板上に実装された際に、当該プリント回路基板と接する部分である。別の表現によれば、実装部105は、リードフレーム101~リードフレーム103がホスト機器内のプリント回路基板上に実装された際に、当該プリント回路基板上に固定される部分である。
【0047】
メモリデバイス10がコネクタ100に装着されると、コネクタ100のリードフレーム101~リードフレーム103のリードフレーム端子104は、列R1、列R2および列R3を形成する複数の端子Pのそれぞれに接触する。
【0048】
リードフレーム101~リードフレーム103のリードフレーム端子104が端子Pに接触すると、ホスト機器のシステム基板上に配置されたホスト制御部と、メモリデバイス10のコントローラ14とが電気的に接続される。
【0049】
なお、
図4(B)においては、列r1を形成するリードフレーム101のリードフレーム端子104はY軸の負方向を向いている。列r2を形成するリードフレーム102のリードフレーム端子104はY軸の負方向を向いている。列r3を形成するリードフレーム103のリードフレーム端子104はY軸の正方向を向いている。また、列r1および列r2、列r3を形成するリードフレーム端子104は逆側を向いていても構わない。
【0050】
図4(B)に示すように、コネクタ100は、メモリデバイス10が装着された際に当該メモリデバイス10を支持するコネクタフレーム106を備える。別の表現によれば、コネクタ100は、メモリデバイス10が装着された際に当該メモリデバイス10を収容するコネクタフレーム106を備える。
図4(B)に示すように、コネクタフレーム106は、第1の縁111と、第2の縁112と、第3の縁113と、第4の縁114と、接続部115と、切欠き116とを有する。
【0051】
第1の縁111は、X軸方向に延び、Y軸の負方向に向く。第1の縁111は、メモリデバイス10が装着された際に当該メモリデバイス10の第1の縁31と接する。第1の縁111は、列r1を形成するリードフレーム101の実装部105と平面視において重畳し、当該実装部105と接続(接着)されている。
【0052】
第2の縁112は、Y軸方向に延び、X軸の負方向に向く。第2の縁112は、メモリデバイス10が装着された際に当該メモリデバイス10の第3の縁33と接する。第3の縁113は、Y軸方向に延び、X軸の正方向に向く。第3の縁113は、メモリデバイス10が装着された際に当該メモリデバイス10の第2の縁32と接する。
【0053】
第4の縁114は、X軸方向に延び、Y軸の正方向に向く。第4の縁114は、メモリデバイス10が装着された際に当該メモリデバイス10の第4の縁34と接する。第4の縁114は、列r3を形成するリードフレーム103の実装部105と平面視において重畳し、当該実装部105と接続(接着)されている。
【0054】
接続部115は、X軸方向に延び、第1の縁111と第4の縁114との間に位置し、第2の縁112と第3の縁113とを接続する。接続部115は、列r2を形成するリードフレーム102の実装部105と平面視において重畳し、当該実装部105と接続(接着)されている。
【0055】
切欠き116は、第2の縁112および第3の縁113にそれぞれ形成される。切欠き116には、
図5に示すように、メモリデバイス10がコネクタ100に装着された際に当該メモリデバイス10を固定するためのカバー120のツメが引っ掛けられる。
【0056】
図4(B)において斜線で示される貼付領域A2には、TIM107が貼付されている。より具体的には、
図4(B)に示すように、コネクタ100において、列r1と列r2との間の領域、および、列r2を形成するリードフレーム102のうち、メモリデバイス10の端子P116に対応するリードフレーム102と、メモリデバイス10の端子P117に対応するリードフレーム102との間の領域には、TIM107が貼付されている。TIM107はホスト機器内のプリント回路基板上に貼付される。
【0057】
図4(A)において破線で囲まれる接触領域A1と、
図4(B)において斜線で示されるTIM107が貼付された貼付領域A2とは、メモリデバイス10がコネクタ100に装着された際に、平面視において重畳する。別の表現によれば、メモリデバイス10がコネクタ100に装着された際に、当該メモリデバイス10は接触領域A1において、当該コネクタ100の貼付領域A2に貼付されたTIM107と対向し且つ接触する。
【0058】
メモリデバイス10の端子Pを
図4(A)に示すように配置することで、当該メモリデバイス10が装着されるコネクタ100には、
図4(B)に示すようにTIM107を貼付する貼付領域A2を設けることが可能である。一般に、リムーバブルメモリデバイスにおいては、配置されている端子を放熱用端子としても利用することで、ホスト機器内のプリント回路基板への放熱経路を確保し、放熱を行っていた。しかしながら、メモリデバイスに配置されている端子と、リードフレームのリードフレーム端子とは点接触しかしないため、放熱面積が小さく、放熱効率が悪い。また、リードフレームのリードフレーム端子は、ホスト機器内のプリント回路基板に半田付けされないため、リードフレームのリードフレーム端子からリードフレームの実装部までの長さ分の熱抵抗の影響を受け、放熱効率が悪い。
【0059】
これに対し、本実施形態に係るメモリデバイス10は、列R2を形成する端子Pの数を、列R1やR3を形成する端子Pの数より減らし、
図4(A)に示す接触領域A1を設ける端子配置を実現するため、コネクタ100にTIM107が貼付される貼付領域A2を設けることを可能にする。これによれば、
図5に示すように、メモリデバイス10がコネクタ100に装着された際に当該メモリデバイス10は接触領域A1においてTIM107と面接触するため、上記した点接触の場合に比べて放熱面積を拡張することができ、放熱効率を向上させることが可能である。
【0060】
ここで、
図6を参照して、本実施形態に係るメモリデバイス10の列R3を形成する端子Pの少なくとも一つがSCS(Sideband signal Configuration Select)端子として利用される場合について説明する。
【0061】
図6は、メモリデバイス10の端子PをSCS端子として利用する場合を説明するための図である。
図6(A)では、メモリデバイス10の列R3に属する端子P132がSCS端子として利用される場合を想定している。なお、
図6(A)では、メモリデバイス10の列R3に属する端子P132がSCS端子として利用される場合を想定しているが、この例に限られず、メモリデバイス10の列R3に属する端子P132とは異なる端子P(端子P120~端子P131)がSCS端子として利用されてもよい。また、
図6(A)では、SCS端子が1個である場合を想定しているが、この例に限られず、SCS端子は複数設けられてもよい。
【0062】
また、
図6(A)では、メモリデバイス10の列R2に属する6個の端子P114~端子P119のうち、4個の端子P115~端子P118がPCIe規格のサイドバンド信号用の信号端子として利用され、2個の端子P114および端子P119がGND用の信号端子(グランド端子)として利用される場合を想定している。但し、メモリデバイス10の列R2に属する6個の端子P114~端子P119の割り当てはこの例に限られず、メモリデバイス10の列R2に属する6個の端子P114~端子P119のうちの任意の端子Pがサイドバンド信号用の信号端子として利用され、任意の端子PがGND用の信号端子として利用されて構わない。
【0063】
SCS端子は、サイドバンド信号の構成をホスト機器から変更(選択)するための信号(以下、選択信号と称する)を伝達するための信号端子である。SCS端子には、Highレベルの選択信号またはLowレベルの選択信号がホスト機器より入力される。
【0064】
図6(B)に示すように、SCS端子にHighレベルの選択信号が入力された場合、メモリデバイス10の列R2に属する、端子P115は第1のサイドバンド信号SB1を伝達するための信号端子として利用され、端子P116は第2のサイドバンド信号SB2を伝達するための信号端子として利用され、端子P117は第3のサイドバンド信号SB3を伝達するための信号端子として利用され、端子P118は第4のサイドバンド信号SB4を伝達するための信号端子として利用される。別の表現によれば、SCS端子にHighレベルの選択信号が入力された場合、メモリデバイス10の列R2に属する端子P115~端子P118は、第1の構成のサイドバンド信号SB1~サイドバンド信号SB4を伝達するための信号端子として利用される。
【0065】
一方で、
図6(B)に示すように、SCS端子にLowレベルの選択信号が入力された場合、メモリデバイス10の列R2に属する、端子P115は第5のサイドバンド信号SB5を伝達するための信号端子として利用され、端子P116は第6のサイドバンド信号SB6を伝達するための信号端子として利用され、端子P117は第7のサイドバンド信号SB7を伝達するための信号端子として利用され、端子P118は第8のサイドバンド信号SB8を伝達するための信号端子として利用される。別の表現によれば、SCS端子にLowレベルの選択信号が入力された場合、メモリデバイス10の列R2に属する端子P115~端子P118は、第2の構成のサイドバンド信号SB5~サイドバンド信号SB8を伝達するための信号端子として利用される。
【0066】
なお、
図6では、第1の構成と第2の構成とで互いに異なるサイドバンド信号が伝達される場合を例示しているが、この例に限られず、第1の構成と第2の構成とで一部共通するサイドバンド信号が伝達されてもよい。例えば、端子P115および端子P116は、SCS端子にHighレベルの選択信号が入力された場合であっても、Lowレベルの選択信号が入力された場合であっても、第1のサイドバンド信号SB1および第2のサイドバンド信号SB2を伝達するために利用され、端子P117および端子P118は、SCS端子にHighレベルの選択信号が入力された場合、第3のサイドバンド信号SB3および第4のサイドバンド信号SB4を伝達するために利用され、SCS端子にLowレベルの選択信号が入力された場合、第5のサイドバンド信号SB5および第6のサイドバンド信号SB6を伝達するために利用されるとしてもよい。
【0067】
図7は、ホスト機器の基板上に配置されるホスト制御部201とスイッチ202を示す。
ホスト機器の基板上のスイッチ202は、プルアップ抵抗202Aを介してコネクタ100内の端子103に接続され、さらにメモリデバイス10のSCS端子P132に接続されている。スイッチ202のオンもしくはオフに固定することで、SCS端子のレベルを選択することができる。
【0068】
図示していない方法として、ホスト制御部201のGPIO出力をコネクタ100内の端子103に直接接続することで、ホスト制御部201からSCS端子のレベルを選択することも可能である。さらに、SCS端子のレベルを選択しない場合は、プルアップ抵抗またはプルダウン抵抗でレベルを固定することもできる。
【0069】
図7に示すように、スイッチ202の一端は接地され、他端はプルアップ抵抗202AおよびSCS端子に接触するリードフレーム103に接続されている。スイッチ202をオフにすると、メモリデバイス10のSCS端子には、リードフレーム103を介して、Highレベルの選択信号が入力される。SCS端子にHighレベルの選択信号が入力されると、
図6(B)に示したように、列R2に属する端子P115~端子P118は、第1の構成の第1のサイドバンド信号SB1~第4のサイドバンド信号SB4を伝達するための信号端子として機能する。一方で、スイッチ202をオンにすると、メモリデバイス10のSCS端子には、リードフレーム103を介して、Lowレベルの選択信号が入力される。SCS端子にLowレベルの選択信号が入力されると、
図6(B)に示したように、列R2に属する端子P115~端子P118は、第5のサイドバンド信号SB5~第8のサイドバンド信号SB8を伝達するための信号端子として機能する。
【0070】
次に、
図8を参照して、本実施形態に係るメモリデバイス10に供給される電源電圧について説明する。
図8は、第1世代のメモリデバイス10aと第2世代のメモリデバイス10bとの外形形状を示す平面図である。第1世代のメモリデバイス10aは、外部から供給されるn種類(但し、n≧2)の電源電圧で動作するように構成されている。一方で、第2世代のメモリデバイス10bは、外部から供給されるm種類(但し、n>m≧1、nおよびmは自然数)の電源電圧で動作するように構成されている。このため、市場には、第1世代のメモリデバイス10aと、第2世代のメモリデバイス10bとが混在して出回る可能性がある。以下では、第1世代のメモリデバイス10aが2種類の電源電圧で動作するように構成されたメモリデバイスである場合を想定し、当該メモリデバイス10aを2電源メモリデバイスと称する。一方で、メモリデバイス10bを1電源メモリデバイスと称する。
【0071】
2電源メモリデバイス10aのような第1世代のメモリデバイスの製造および出荷が開始されてから暫くの時間が経過した後に、1電源メモリデバイス10bのような第2世代のメモリデバイスの製造および出荷が開始された場合、上記したように、互いに仕様の異なる第1世代のメモリデバイスと第2世代のメモリデバイスとが混在する環境となる。
【0072】
このため、例えば、情報処理装置のようなホスト機器を製造する製品製造ラインにおいては、2種類の電源電圧を供給するように構成された第1タイプホストの製造および動作テストと、1種類の電源電圧を供給するように構成された第2タイプホストの製造および動作テストとが行われる場合がある。
【0073】
第1タイプホストは、ホスト機器内のコネクタに装着された2電源メモリデバイス10aに2種類の電源電圧を供給するように構成された情報処理装置である。一方で、第2タイプホストは、ホスト機器内のコネクタに装着された1電源メモリデバイス10bに1種類の電源電圧を供給するように構成された情報処理装置である。
【0074】
2電源メモリデバイス10aと1電源メモリデバイス10bとが同じメモリデバイス形状を有している場合、製品製造ラインにおいては、第1タイプホストのコネクタに1電源メモリデバイス10bが誤って装着された状態で第1タイプホストの動作テストが行われるといったケース、あるいは、第2タイプホストのコネクタに2電源メモリデバイス10aが誤って装着された状態で第2タイプホストの動作テストが行われるといったケースが起こり得る。
【0075】
ホスト機器の動作テストでは、ホスト機器が電源オンされ、これによってホスト機器はそのホスト機器のタイプに対応する幾つかの種類の電源電圧をメモリデバイスに供給する。もし、ホスト機器から供給される電源電圧がそのメモリデバイスの電源構成にマッチしていない状態で、ホスト機器の動作テストが実行されたならば、メモリデバイスの動作保証外の電圧がかかり壊れる、大電流が流れて発火する、といった不具合が生じるおそれがある。
【0076】
そこで、このような不具合の発生を抑制するために、2電源メモリデバイス10aと1電源メモリデバイス10bとのメモリデバイス形状を異なる形状にすることで、2電源メモリデバイス10aと1電源メモリデバイス10bとを区別可能にすることが考案されている。例えば、
図8(A)に示すように、2電源メモリデバイス10aにおいては、第1の角部35を角面取り部Cのように形成するのに対し、1電源メモリデバイス10bにおいては、
図8(B)に示すように、第2の角部36を角面取り部Cのように形成することが考案されている。これによれば、第1タイプホストのコネクタに1電源メモリデバイス10bを装着することができなくなる、および、第2タイプホストのコネクタに2電源メモリデバイス10aを装着することができなくなるため、上記した不具合の発生を抑制することが可能となる。
【0077】
図8では、2電源メモリデバイス10aと1電源メモリデバイス10bとのメモリデバイス形状を互いに異なる形状にすることで、第1タイプホストのコネクタに1電源メモリデバイス10bが誤って装着されてしまうこと、および、第2タイプホストのコネクタに2電源メモリデバイス10aが誤って装着されてしまうこと、を抑制する場合について説明した。一方で、メモリデバイス10の列R3を形成する端子Pの少なくとも一つをPCD(Power Configuration Detect)端子として利用することで、上記した不具合の発生を抑制することが考えられている。以下では、
図9を参照して、本実施形態に係るメモリデバイス10の列R3を形成する端子Pの少なくとも一つがPCD端子として利用される場合について説明する。
【0078】
図9は、メモリデバイス10の端子PをPCD端子として利用する場合を説明するための図である。
図9(A)では、メモリデバイス10の列R3に属する端子P131がPCD端子として利用される場合を想定している。また、
図9(A)では、メモリデバイス10の列R3に属する端子P132が、
図6(A)の場合と同様に、SCS端子として利用される場合を想定している。なお、
図9(A)では、メモリデバイス10の列R3に属する端子P131がPCD端子として利用される場合を想定しているが、この例に限られず、メモリデバイス10の列R3に属する端子P131および端子P132とは異なる端子P(端子P120~端子P130)がPCD端子として利用されてもよい。また、
図9(A)では、PCD端子が1個である場合を想定しているが、この例に限られず、PCD端子は複数設けられてもよい。
【0079】
PCD端子は、メモリデバイス10の電源構成を検出するための信号(以下、検出信号と称する)を伝達するための信号端子である。PCD端子からは、Highレベルの検出信号またはLowレベルの検出信号がホスト機器に出力される。
【0080】
図9(B)に示すように、PCD端子からHighレベルの検出信号が出力された場合、ホスト機器は、メモリデバイス10の電源構成が2電源であることを認識する。別の表現によれば、PCD端子からHighレベルの検出信号が出力された場合、ホスト機器は、コネクタ100に装着されたメモリデバイスが2電源メモリデバイス10aであることを認識する。一方で、PCD端子からLowレベルの検出信号が出力された場合、ホスト機器は、メモリデバイス10の電源構成が1電源であることを認識する。別の表現によれば、PCD端子からLowレベルの検出信号が出力された場合、ホスト機器は、コネクタ100に装着されたメモリデバイスが1電源メモリデバイス10bであることを認識する。
【0081】
図10は、1電源メモリデバイス10bのPCD端子に接続される内部回路と、2電源メモリデバイス10aに接続される内部回路とを示す。
図10(A)に示すように、1電源メモリデバイス10bのPCD端子はデバイス10b内でGNDに接続されている。このため、ホスト制御部201の制御の下、第1電源電圧が1電源メモリデバイス10bに供給されると、GND接地となり、当該1電源メモリデバイス10bのPCD端子からはLowレベルの検出信号が出力される。
【0082】
一方で、
図10(B)に示すように、2電源メモリデバイス10aのPCD端子はオープンになっている。このため、ホスト機器の基板上のプルアップ抵抗を介してホスト機器にHighが入力される。
【0083】
図10に示す構成によれば、ホスト機器(ホスト制御部201)は、第1電源電圧を供給した時点で出力されて来る検出信号のレベルに応じて、メモリデバイス10の電源構成を認識することが可能であり、第2電源電圧の供給の有無を決定することができるため、上記した不具合の発生を抑制することが可能となる。
【0084】
ここで、
図11を参照して、本実施形態に係るメモリデバイス10の端子Pの一つがSCS端子としても、PCD端子としても利用される場合について説明する。
図11は、メモリデバイス10の端子Pの一つをSCS端子としても、PCD端子としても利用する場合を説明するための図である。
【0085】
上記したように、SCS端子は選択信号の入力のために利用される信号端子であり、PCD端子は検出信号の出力のために利用される信号端子である。このため、選択信号が入力されるタイミングと、検出信号が出力されるタイミングとが被りさえしなければ、一つの端子PにSCS端子とPCD端子との両方の機能を持たせることが可能である。
【0086】
一つの端子PにSCS端子とPCD端子との両方の機能を持たせるためには、
図11(A)に示すように、例えば、ホスト機器のホスト制御部201と、SCS端子およびPCD端子として機能する一つの端子Pに接触するリードフレーム103との間に、スリーステートバッファ203が設けられる。スリーステートバッファ203はホスト制御部201に内包されていてもよい。
【0087】
図11(B)に示すように、一つの端子PをSCS端子として機能させる場合、スリーステートバッファ203には、ホスト制御部201よりLowレベルの切替信号が入力される。この場合、スリーステートバッファ203は、ホスト制御部201より出力される選択信号をメモリデバイス10に向けてそのまま出力するため、一つの端子PをSCS端子として機能させることが可能である。
【0088】
なお、ホスト制御部201の制御の下、第2電源電圧が2電源メモリデバイス10aに供給されると、スイッチ15がオフになって、第1電源電圧を供給するための配線と、プルアップ抵抗との接続が切り離されるとしてもよい。あるいは、図示しない切り離し回路が設けられており、第2電源電圧が2電源メモリデバイス10aに供給され、初期化シーケンスが実行されると、当該切り離し回路により、第1電源電圧を供給するための配線と、プルアップ抵抗との接続が切り離されるとしてもよい。これによれば、PCD端子から検出信号が出力された後の、プルアップ抵抗による余計な電力消費を抑制することが可能である。
【0089】
一方で、一つの端子PをPCD端子として機能させる場合、
図11(B)に示すように、スリーステートバッファ203には、ホスト制御部201よりHighレベルの切替信号が入力される。ホスト制御部201よりHighレベルの切替信号が入力されると、スリーステートバッファ203は、ハイインピーダンス状態になり、電気的に切り離された状態になるため、スリーステートバッファ203からメモリデバイス10に向けて信号が出力されることがなくなり、一つの端子PをPCD端子として機能させることが可能である。
【0090】
図12は、本実施形態に係るメモリデバイス10の端子Pの一つをSCS端子としても、PCD端子としても利用する場合の動作の一例を示すタイミングチャートである。
【0091】
図12に示すように、第1のタイミングT1において、ホスト制御部201はスリーステートバッファ203に対するHighレベルの切替信号の出力を開始する。これによれば、メモリデバイス10の所定の端子PはPCD端子として機能する。続いて、第2のタイミングT2において、ホスト制御部201の制御の下、第1電源電圧がメモリデバイス10に供給され始める。第1電源電圧がメモリデバイス10に供給され始めると、第3のタイミングT3において、ホスト制御部201にはメモリデバイス10のPCD端子より出力された検出信号が入力される。これによれば、ホスト制御部201は、メモリデバイス10の電源構成を認識し、第2電源電圧の供給の有無を決定することが可能である。
【0092】
メモリデバイス10の電源構成が認識された後の第4のタイミングT4において、ホスト制御部201はスリーステートバッファ203に対して出力する切替信号のレベルをHighレベルからLowレベルに切り替える。これによれば、メモリデバイス10の上記した所定の端子PはSCS端子として機能する。以降、HighレベルまたはLowレベルの選択信号がホスト制御部201からメモリデバイス10に出力され、メモリデバイス10に配置されたサイドバンド信号用の端子は、Highレベルの選択信号に対応する第1の構成のサイドバンド信号を伝達するための信号端子、または、Lowレベルの選択信号に対応する第2の構成のサイドバンド信号を伝達するための信号端子として利用される。
【0093】
以下、メモリデバイス10に設けられる複数の端子Pの配置の変形例について説明する。なお、以下では、基本的に
図4に示した端子配置と異なる部分についてのみ言及し、
図4と同様な部分についての説明は省略する。なお、いずれの端子配置であっても、Y軸方向における列R1と列R3との間の距離は、Y軸方向における列R1と第1の縁31との間の距離、および、Y軸方向における列R3と第4の縁34との間の距離よりも長い。
(第1変形例)
図13は、第1変形例に係るメモリデバイス10Aの外形形状と、当該メモリデバイス10Aが装着されるホスト機器内のコネクタ100Aの外形形状と、TIM107が貼付された領域の配置例とを示す平面図である。
図13(A)はメモリデバイス10Aの外形形状とTIM107に接触する接触領域A11とを示す平面図であり、
図13(B)はコネクタ100Aの外形形状とTIM107が貼付された貼付領域A21とを示す平面図である。
【0094】
図13(A)に示す端子配置は、列R2を形成する6個の端子P114~端子P119の位置が、第4の縁34よりも第1の縁31に近い点で、
図4(A)に示した端子配置と相違している。
【0095】
このため、
図13(A)に示すメモリデバイス10Aが装着されるコネクタ100Aにおいては、
図13(B)に示すように、列r1を形成するリードフレーム101のリードフレーム端子104はY軸の負方向を向き、列r2を形成するリードフレーム102のリードフレーム端子104はY軸の正方向を向き、列r3を形成するリードフレーム103のリードフレーム端子104はY軸の正方向を向いている。
【0096】
図13(B)に示すように、コネクタ100Aにおいて、列r1と列r2との間の領域、および、列r2を形成するリードフレーム102のうち、メモリデバイス10Aの端子P116に対応するリードフレーム102と、メモリデバイス10Aの端子P117に対応するリードフレーム102との間の領域には、TIM107が貼付されている。
図13(B)において斜線で示される貼付領域A21には、TIM107が貼付されている。
【0097】
図13(A)において破線で囲まれる接触領域A11と、
図13(B)において斜線で示されるTIM107が貼付された貼付領域A21とは、メモリデバイス10Aがコネクタ100Aに装着された際に、平面視において重畳する。別の表現によれば、メモリデバイス10Aがコネクタ100Aに装着された際に、当該メモリデバイス10Aの接触領域A11は、当該コネクタ100Aの貼付領域A21に貼付されたTIM107と対向し且つ接触する。
【0098】
以上説明したように、メモリデバイス10Aの端子Pを
図13(A)に示すように配置することで、当該メモリデバイス10Aが装着されるコネクタ100Aには、
図13(B)に示すようにTIM107を貼付する貼付領域A21を設けることが可能である。別の表現によれば、メモリデバイス10Aは、列R2を形成する端子Pの数を、列R1や列R3を形成する端子Pの数より減らし、
図13(A)に示す接触領域A11を設ける端子配置を実現するため、コネクタ100AにTIM107が貼付される貼付領域A21を設けることを可能にする。これによれば、メモリデバイス10Aがコネクタ100Aに装着された際に当該メモリデバイス10Aは接触領域A11においてTIM107と面接触するため、
図4に示した端子配置の場合と同様に、放熱効率を向上させることが可能である。
【0099】
(第2変形例)
図14は、第2変形例に係るメモリデバイス10Bの外形形状と、当該メモリデバイス10Bが装着されるホスト機器内のコネクタ100Bの外形形状と、TIM107が貼付された領域の配置例とを示す平面図である。
図14(A)はメモリデバイス10Bの外形形状とTIM107に接触する接触領域A12とを示す平面図であり、
図14(B)はコネクタ100Bの外形形状とTIM107が貼付された貼付領域A22とを示す平面図である。
【0100】
図14(A)に示す端子配置は、列R2を形成する端子Pの数が6個から3個に減っている点で、
図4(A)に示した端子配置と相違している。具体的には、
図14(A)に示す端子配置は、
図4に示した端子P114~端子P116が列R2を形成する端子Pとして配置されていない点で、
図4(A)に示した端子配置と相違している。
【0101】
図14(A)に示す列R2を形成する3個の端子P117~端子P119のうち、2個の端子P117および端子P118はPCIe規格のサイドバンド信号用の信号端子として利用され、1個の端子P119がGND用の信号端子として利用される。但し、メモリデバイス10Bの列R2に属する3個の端子P117~端子P119の割り当てはこの例に限られず、メモリデバイス10Bの列R2に属する3個の端子P117~端子P119のうちの任意の端子Pがサイドバンド信号用の信号端子として利用され、任意の端子PがGND用の信号端子として利用されても構わない。
【0102】
図14(B)に示すように、コネクタ100Bにおいて、列r1と列r2との間の領域、および、メモリデバイス10Bの端子P117に対応するリードフレーム102とコネクタフレーム106の第3の縁113との間の領域には、TIM107が貼付されている。
図14(B)において斜線で示される貼付領域A22には、TIM107が貼付されている。
【0103】
図14(A)において破線で囲まれる接触領域A12と、
図14(B)において斜線で示されるTIM107が貼付された貼付領域A22とは、メモリデバイス10Bがコネクタ100Bに装着された際に、平面視において重畳する。別の表現によれば、メモリデバイス10Bがコネクタ100Bに装着された際に、当該メモリデバイス10Bは接触領域A12において、当該コネクタ100Bの貼付領域A22に貼付されたTIM107と対向し且つ接触する。
【0104】
以上説明したように、メモリデバイス10Bの端子Pを
図14(A)に示すように配置することで、当該メモリデバイス10Bが装着されるコネクタ100Bには、
図14(B)に示すようにTIM107を貼付する貼付領域A22を設けることが可能である。別の表現によれば、メモリデバイス10Bは、列R2を形成する端子Pの数を、列R1やR3を形成する端子Pの数より減らし、
図14(A)に示す接触領域A12を設ける端子配置を実現するため、コネクタ100BにTIM107が貼付される貼付領域A22を設けることを可能にする。なお、
図14に示す端子配置により設けられる接触領域A12は、
図4および
図13に示した端子配置により設けられる接触領域A1および接触領域A11よりも、列R2を形成する端子の数を6個から3個に減らした分だけ広い。このため、
図14に示す端子配置は、
図4および
図13に示した端子配置に比べて、TIM107と面接触する面積を拡張することができ、放熱効率をさらに向上させることが可能である。
【0105】
なお、
図14では、
図4に示した端子P114~端子P116が列R2を形成する端子Pとして配置されず、端子P117~端子P119が列R2を形成する端子Pとして配置される端子配置を示したが、端子の配置はこれに限定されない。例えば、
図4に示した端子P117~端子P119が列R2を形成する端子Pとして配置されず、端子P114~端子116が列R2を形成する端子Pとして配置される端子配置であっても構わない。この端子配置であっても、
図14に示す端子配置と同様の効果を得ることが可能である。
【0106】
また、
図14では、列R2を形成する端子P117~端子P119がメモリデバイス10Bの第1の縁31より第4の縁34に近い位置に設けられる場合を示したが、これに限定されず、例えば、列R2を形成する端子P117~端子P119がメモリデバイス10Bの第4の縁34より第1の縁31に近い位置に設けられる端子配置であっても構わない。この端子配置であっても、
図14に示す端子配置と同様の効果を得ることが可能である。
【0107】
さらに、
図4(A)のメモリデバイス10を
図14(B)のコネクタ100Bに装着することも可能である。この場合、列R2の端子P114~端子P116はTIM107と接触することになるが、ショートしないように絶縁性のTIMを用いるか、接続されない端子P114~端子P116はデフォルト状態でオープンにできるようになっていて、出力モードにならず、入力も貫通電流防止型のI/Oセルになっている。
【0108】
(第3変形例)
図15は、第3変形例に係るメモリデバイス10Cの外形形状と、当該メモリデバイス10Cが装着されるホスト機器内のコネクタ100Cの外形形状と、TIM107が貼付された領域の配置例とを示す平面図である。
図15(A)はメモリデバイス10Cの外形形状とTIM107に接触する接触領域A13とを示す平面図であり、
図15(B)はコネクタ100Cの外形形状とTIM107が貼付された貼付領域A23とを示す平面図である。
【0109】
図15(A)に示す端子配置は、列R2を形成する端子Pが設けられていない点で、
図4(A)に示した端子配置と相違している。つまり、
図15(A)に示す端子配置は、PCIe規格のサイドバンド信号用の信号端子が設けられていない端子配置である。
【0110】
この場合、
図15(B)に示すように、コネクタ100Cにおいて、列r1と列r3との間の領域に、TIM107が貼付されている。別の表現によれば、
図14(B)において斜線で示される貼付領域A23には、TIM107が貼付されている。
【0111】
図15(A)において破線で囲まれる接触領域A13と、
図15(B)において斜線で示されるTIM107が貼付された貼付領域A23とは、メモリデバイス10Cがコネクタ100Cに装着された際に、平面視において重畳する。別の表現によれば、メモリデバイス10Cがコネクタ100Cに装着された際に、当該メモリデバイス10Cは接触領域A13において、当該コネクタ100Cの貼付領域A23に貼付されたTIM107と対向し且つ接触する。
【0112】
以上説明したように、メモリデバイス10Cの端子Pを
図15(A)に示すように配置することで、当該メモリデバイス10Cが装着されるコネクタ100Cには、
図15(B)に示すようにTIM107を貼付する貼付領域A23を設けることが可能である。別の表現によれば、メモリデバイス10Cは、列R2を形成する端子Pを設けないことで、
図15(A)に示す接触領域A13を設ける端子配置を実現するため、コネクタ100CにTIM107が貼付される貼付領域A23を設けることを可能にする。なお、
図15に示す端子配置により設けられる接触領域A13は、
図4および
図13に示した接触領域A1および接触領域A11や、
図14に示した接触領域A12よりも、列R2を形成する端子Pがない分だけ広い。このため、
図15に示す端子配置は、
図4、
図13および
図14に示した端子配置に比べて、TIM107と面接触する面積を拡張することができ、放熱効率をさらに向上させることが可能である。
【0113】
さらに、
図4(A)や
図13(A)のメモリデバイス10およびメモリデバイス10Aを
図15(B)のコネクタ100Cに装着することも可能である。この場合、列R2の端子P114~端子P116および端子P117~端子P119はTIM107と接触することになるが、ショートしないように絶縁性のTIMを用いるか、接続されない端子P114~端子P116および端子P117~端子P119はデフォルト状態でオープンにできるようになっていて、出力モードにならず、入力も貫通電流防止型のI/Oセルになっている。
【0114】
(第4変形例)
図16は、第4変形例に係るメモリデバイス10Dの外形形状と、当該メモリデバイス10Dが装着されるホスト機器内のコネクタ100Dの外形形状と、TIM107が貼付された領域の配置例とを示す平面図である。
図16(A)はメモリデバイス10Dの外形形状とTIM107に接触する接触領域A14とを示す平面図であり、
図16(B)はコネクタ100Dの外形形状とTIM107が貼付された貼付領域A24とを示す平面図である。
【0115】
図16(A)に示す端子配置は、
図16(B)に示すコネクタ100のリードフレーム103のY軸方向の長さが、
図4(B)に示すリードフレーム103のY軸方向の長さよりも長いことに起因して、列R3のY軸方向における位置が第1の縁31に近くなっている点で、
図4(A)に示した端子配置と相違している。具体的には、
図16(A)に示す端子配置の場合、列R3のY軸方向における位置は、
図4(A)に示した端子配置に比べて、およそ1列分(端子PのY軸方向の長さ分)だけ第1の縁31に近くなっている。
【0116】
この場合、
図16(B)に示すように、コネクタ100Dにおいて、列r1と列r3との間の領域に、TIM107が貼付されている。
図16(B)において斜線で示される貼付領域A24には、TIM107が貼付されている。
【0117】
図16(A)において破線で囲まれる接触領域A14と、
図16(B)において斜線で示されるTIM107が貼付された貼付領域A24とは、メモリデバイス10Dがコネクタ100Dに装着された際に、平面視において重畳する。別の表現によれば、メモリデバイス10Dがコネクタ100Dに装着された際に、当該メモリデバイス10Dは接触領域A14において、当該コネクタ100Dの貼付領域A24に貼付されたTIM107と対向し且つ接触する。
【0118】
以上説明したように、リードフレーム103のY軸方向の長さが
図4(B)に示した場合よりも長かったとしても、メモリデバイス10Dの端子Pを
図16(A)に示すように配置することで、当該メモリデバイス10Dが装着されるコネクタ100Dには、
図16(B)に示すようにTIM107を貼付する貼付領域A24を設けることが可能である。
図16に示す端子配置であっても、上記した点接触の場合に比べて、放熱効率を向上させることが可能である。
【0119】
第4変形例において一例を示したように、本実施形態に係るメモリデバイス10は、コネクタ100のリードフレーム103のY軸方向の長さに関係なく、複数の端子Pの端子配置を工夫することで、TIM107と接触する接触領域A1を設けることが可能であり、当該メモリデバイス10の放熱効率を向上させることが可能である。
【0120】
なお、本実施形態においては、メモリデバイス10に設けられる接触領域A1には端子Pが配置されないとしたが、この例に限らず、メモリデバイス10に設けられる接触領域A1内に端子Pが配置されていても構わない。但し、接触領域A1内に配置された端子Pは、メモリデバイス10がコネクタ100に装着された際に、貼付領域A2に貼付されたTIM107と接触してしまうため、当該端子Pをサイドバンド信号用の信号端子あるいはGND用の信号端子として利用することはできないことになる。しかしながら、この場合であっても、メモリデバイス10はTIM107と面接触することができるため、当該メモリデバイス10の放熱効率を向上させることが可能である。
また本実施形態におけるサイドバンド信号はオプショナル信号と称されてもよい。
【0121】
以上説明した第1実施形態によれば、メモリデバイス10(10C)は、信号の伝送に用いられる複数の信号端子を含み、本体11の第1の面21で露出される複数の端子Pを備えている。複数の端子Pは、少なくとも列R1と列R3とを形成する。列R1は、本体11の第4の縁34よりも第1の縁31に近い位置で互いに間隔を介してX軸方向に並べられた複数の信号端子Pを含む。列R3は、本体11の第1の縁31よりも第4の縁34に近い位置で互いに間隔を介してX軸方向に並べられた複数の信号端子Pを含む。本体11の第1の面21の列R1と列R3との間の領域は、電気的に接続されるホスト機器のプリント回路基板上に配置されるTIM107と接触する接触領域A1(A13)を含む。したがって、メモリデバイス10(10C)は、コネクタ100(100C)に装着された際に、接触領域A1(A13)においてTIM107と面接触することができるため、当該メモリデバイス10(10C)の放熱効率を向上させることが可能である。
【0122】
(第2実施形態)
次に、第2実施形態について説明する。なお、上記した第1実施形態において既に説明した事項の詳細な説明は省略し、以下では主に、上記した第1実施形態と異なる事項について説明する。
【0123】
図17は、メモリデバイス10の列R1に属する端子群P101~P113のピンアサインの一例を示す図である。列R1に属する端子群P101~P113は、PCIe規格に準拠した2レーン分の差動信号ペアを伝達するための信号端子、および、ノイズガード用のグランド端子として利用される。
【0124】
図17に示すように、列R1に属する端子P101,P104,P107,P110,P113はノイズガード用のグランド端子(GND端子)として利用され、グランド電位が割り当てられる。列R1に属する端子P102およびP103,P105およびP106,P108およびP109,P111およびP112は、PCIe規格に準拠した差動信号ペアを伝達するための信号端子として利用される。
【0125】
端子P102およびP103には、ホスト機器から出力される受信差動信号Rx0が割り当てられる。より詳しくは、端子P102には正側の受信差動信号Rx0+が割り当てられ、端子P103には負側の受信差動信号Rx0-が割り当てられる。端子P105およびP106には、ホスト機器から出力される受信差動信号Rx1が割り当てられる。より詳しくは、端子P105には正側の受信差動信号Rx1+が割り当てられ、端子P106には負側の受信差動信号Rx1-が割り当てられる。
以上のように、PCIe規格に準拠した差動信号ペアを伝達するための信号端子として利用される端子であって、X軸方向におけるメモリデバイス10および本体11の中心線と第2の縁32との間に配置される端子P102,P103,P105,P106には、受信側の差動信号ペアが割り当てられる。
【0126】
端子P108およびP109には、メモリデバイス10から出力される送信差動信号Tx0が割り当てられる。より詳しくは、端子P108には正側の送信差動信号Tx0+が割り当てられ、端子P109には負側の送信差動信号Tx0-が割り当てられる。端子P111および端子P112には、メモリデバイス10から出力される送信差動信号Tx1が割り当てられる。より詳しくは、端子P111には正側の送信差動信号Tx1+が割り当てられ、端子P112には負側の送信差動信号Tx1-が割り当てられる。
以上のように、PCIe規格に準拠した差動信号ペアを伝達するための信号端子として利用される端子であって、X軸方向におけるメモリデバイス10および本体11の中心線と第3の縁33との間に配置される端子P108,P109,P111,P112には、送信側の差動信号ペアが割り当てられる。
【0127】
PCIe規格においては、受信側の差動信号ペアと送信側の差動信号ペアとによって、1レーンが構成される。
図17においては、受信差動信号ペアRx0+およびRx0-と、送信差動信号ペアTx0+およびTx0-とにより1レーンが構成され、受信差動信号ペアRx1+およびRx1-と、送信差動信号ペアTx1+およびTx1-とによりもう1レーンが構成されている。これによれば、上記したように、PCIe規格に準拠した2レーン分の差動信号ペアを伝達することが可能である。
【0128】
図17に示すように、受信差動信号ペアRx0+およびRx0-が割り当てられた端子P102およびP103は、グランド端子として利用される端子P101およびP104の間に位置している。また、
図17に示すように、受信差動信号ペアRx1+およびRx1-が割り当てられた端子P105およびP106は、グランド端子として利用される端子P104およびP107の間に位置している。さらに、
図17に示すように、送信差動信号ペアTx0+およびTx0-が割り当てられた端子P108およびP109は、グランド端子として利用される端子P107およびP110の間に位置している。また、
図17に示すように、送信差動信号ペアTx1+およびTx1-が割り当てられた端子P111およびP112は、グランド端子として利用される端子P110およびP113の間に位置している。
【0129】
図17に示すピンアサインによれば、クロストークの影響を少なくすることが可能である。クロストークとは、隣接する信号配線に影響を与える、あるいは、隣接する信号配線から影響を受けることで、これら信号配線における信号品質が劣化してしまう現象である。本実施形態においては、信号強度の強い送信差動信号ペアが、信号強度の弱い受信差動信号ペアに影響し、受信差動信号ペアの信号品質を劣化させる影響を考慮している。
【0130】
以下では、
図18に示すピンアサインを比較例にして、本実施形態に係るピンアサインの効果についてより詳しく説明する。なお、比較例は、本実施形態に係るピンアサインが奏し得る効果の一部を説明するためのものであって、比較例と本実施形態とで共通する効果を除外するものではない。
【0131】
図18は、比較例に係るピンアサインの一例を示す図である。
図18に示すように、比較例に係るピンアサインは、端子P105およびP106に、送信差動信号ペアTx0+およびTx0-が割り当てられ、端子P108およびP109に、受信差動信号ペアRx1+およびRx1-が割り当てられている点で、本実施形態に係るピンアサインと相違している。
【0132】
図18に示すピンアサインによれば、端子P102およびP103に割り当てられた受信差動信号ペアRx0+およびRx0-は、端子P105およびP106に割り当てられた送信差動信号ペアTx0+およびTx0-の影響を受け、信号品質が劣化することがある。また、端子P108およびP109に割り当てられた受信差動信号ペアRx1+およびRx1-は、端子P105およびP106に割り当てられた送信差動信号ペアTx0+およびTx0-と、端子P111およびP112に割り当てられた送信差動信号ペアTx1+およびTx1-との影響を受け、信号品質が劣化することがある。
【0133】
これに対し、本実施形態に係るピンアサインによれば、
図17に示すように、受信差動信号ペアRx0+およびRx0-が割り当てられた端子P102およびP103の近くには、送信差動信号ペアが割り当てられた端子がないため、受信差動信号ペアRx0+およびRx0-はクロストークの影響を殆ど受けず、信号品質の劣化が抑制され得る。また、
図17に示すように、受信差動信号ペアRx1+およびRx1-が割り当てられた端子P105およびP106の近くには、送信差動信号ペアが割り当てられた端子として、送信差動信号ペアTx0+およびTx0-が割り当てられた端子P108およびP109があるものの、比較例のように、受信差動信号ペアRx1+およびRx1-は、送信差動信号ペアTx0+およびTx0-と、送信差動信号ペアTx1+およびTx1-との両方からの影響を受ける訳ではないため、比較例の場合よりも信号品質の劣化は抑制され得る。
【0134】
なお、
図17では、端子P102およびP103に受信差動信号ペアRx0+およびRx0-が割り当てられ、端子P105およびP106に受信差動信号ペアRx1+およびRx1-が割り当てられ、端子P108およびP109に送信差動信号ペアTx0+およびTx0-が割り当てられ、端子P111およびP112に送信差動信号ペアTx1+およびTx1-が割り当てられたピンアサインについて説明したが、クロストークに起因した信号品質の劣化を抑制し得るピンアサインはこれに限定されない。例えば、端子P102およびP103に送信差動信号ペアTx1+およびTx1-が割り当てられ、端子P105およびP106に送信差動信号ペアTx0+およびTx0-が割り当てられ、端子P108およびP109に受信差動信号ペアRx1+およびRx1-が割り当てられ、端子P111およびP112に受信差動信号ペアRx0+およびRx0-が割り当てられてもよい。この場合においても、
図17の場合と同様に、クロストークに起因した信号品質の劣化を抑制することが可能である。
つまり、左右一方の側の端子に受信側の差動信号ペアが割り当てられ、左右他方の側の端子に送信側の差動信号ペアが割り当てられるピンアサインであれば、
図17の場合と同様に、クロストークに起因した信号品質の劣化を抑制することが可能である。
【0135】
また、
図17では、列R1に属する端子の数が13である場合について説明したが、列R1に属する端子の数はこれに限定されず、列R1には13端子よりも多くの端子が配置されても構わない。列R1に属する端子の数が14端子以上になる場合、
図19に示すように、受信差動信号ペアRx1+およびRx1-が割り当てられた端子P105およびP106と、送信差動信号ペアTx0+およびTx0-が割り当てられた端子P109およびP110との間に(換言すると、受信差動信号ペアが割り当てられた端子と、送信差動信号ペアが割り当てられた端子との間の距離のうち、最も距離が近い端子間に)、二つ以上のグランド端子P107およびP108が配置されることにより、受信差動信号ペアRx1+およびRx1-が送信差動信号ペアTx0+およびTx0-から受ける影響を少なくし、信号品質の劣化を抑制することが可能である。
【0136】
図20は、メモリデバイス10の列R2に属する端子群P114~P119と、列R3に属する端子群P120~P132とのピンアサインの一例を示す図である。列R2に属する端子群P114~P119は、製品毎に異なる任意のオプション信号用の信号端子として利用される。列R3に属する端子群P120~P132は、製品共通の制御信号用の信号端子および電源端子として利用される。
【0137】
図20に示すように、列R2に属する端子P114,P115,P118,P119はリターン電流用のグランド端子(GND端子)として利用される。別の表現によれば、列R2に属する端子群P114~P119のうち、X軸方向におけるメモリデバイス10および本体11の中心線と第2の縁32との間に配置される複数の端子P114およびP115がリターン電流用のグランド端子として利用され、且つ、X軸方向におけるメモリデバイス10および本体11の中心線と第3の縁33との間に配置される複数の端子P118およびP119がリターン電流用のグランド端子として利用される。
列R2に属する端子P116およびP117はリザーブ端子(RSVD端子)として利用され、例えば、サイドバンド信号が割り当てられる。
【0138】
また、
図20に示すように、列R3に属する端子P121,P122,P125,P129には例えばPCIe規格の信号が割り当てられる。より詳しくは、端子P121およびP122には差動信号ペアREFCLK+およびREFCLK-が割り当てられる。端子P125にはPERST#信号(リセット信号)が割り当てられる。端子P129にはCLKREQ#信号が割り当てられる。
【0139】
さらに、
図20に示すように、列R3に属する端子P120およびP123はノイズガード用のグランド端子として利用される。差動信号ペアREFCLK+およびREFCLK-が割り当てられた端子P121およびP122は、ノイズガード用のグランド端子として利用される端子P120およびP123の間に位置している。
【0140】
また、
図20に示すように、列R3に属する端子P124はリターン電流用のグランド端子として利用される。列R3に属する端子P126~P128は第2電源電圧(例えば1.2V)を供給するための電源端子として利用される。列R3に属する端子P130~P132は第1電源電圧(例えば2.5V)を供給するための電源端子として利用される。
【0141】
図20に示すピンアサインによれば、メモリデバイス10のパフォーマンス向上に伴う電流量の増加に対応することが可能である。例えば、PCIe3.0に準拠したデバイスとPCIe4.0に準拠したデバイスとを比較した場合、PCIe4.0準拠のデバイスは、PCIe3.0準拠のデバイスのおよそ2倍程度のパフォーマンスを発揮する一方で、消費電流は増加する。本実施形態に係るピンアサインによれば、このような消費電流の増加に対応することが可能である。
【0142】
以下では、
図21に示すピンアサインを比較例にして、本実施形態に係るピンアサインの効果についてより詳しく説明する。なお、比較例は、本実施形態に係るピンアサインが奏し得る効果の一部を説明するためのものであって、比較例と本実施形態とで共通する効果を除外するものではない。
【0143】
図21は、比較例に係るピンアサインの一例を示す図である。
図21に示すように、比較例に係るピンアサインは、列R2の端子P115およびP118がリターン電流用のグランド端子ではなくリザーブ端子として利用されている点で、本実施形態に係るピンアサインと相違している。また、比較例に係るピンアサインは、列R3の端子P132がNC端子として利用され、リターン電流用のグランド端子が列R3に配置されていない点で、本実施形態に係るピンアサインと相違している。さらに、比較例に係るピンアサインは、列R3において、ノイズガード用のグランド端子として利用される端子P123に隣接する端子P124が、電源端子として利用されている点で、本実施形態に係るピンアサインと相違している。
【0144】
図21に示すピンアサインによれば、メモリデバイス10のパフォーマンス向上に伴い消費電流が増加した場合、端子P114およびP119以外にリターン電流用のグランド端子がないため、増加分のリターン電流を、ノイズガード用のグランド端子として利用されている端子P120およびP123に流して、消費電流の増加に対応する必要がある。ノイズガード用のグランド端子として利用されている端子P120およびP123にリターン電流が流れると、これら端子の間に位置している端子P121およびP122に割り当てられた差動信号ペアREFCLK+およびREFCLK-の信号品質が劣化することがある。
【0145】
これに対し、本実施形態に係るピンアサインによれば、
図20に示すように、列R2に属する端子P115およびP118と、列R3に属する端子P124とが、リターン電流用のグランド端子として利用されるため、増加分のリターン電流を、これら端子P115,118,124に流すことが可能であり、メモリデバイス10のパフォーマンス向上に伴う消費電流の増加に対応することが可能である。また、本実施形態に係るピンアサインによれば、上記したように、増加分のリターン電流を流す経路を確保することができるため、差動信号ペアREFCLK+およびREFCLK-の信号品質が劣化することを抑制することが可能である。さらに、本実施形態に係るピンアサインによれば、比較例のように、グランド端子と電源端子とが隣接して配置されないため、例えば振動などにより、コネクタ100のグランド端子に対応するリードフレームが誤って電源端子に接触してしまうことなどを抑制することが可能である。
【0146】
図22は、メモリデバイス10の外層および内層を示す斜視図である。
図22に示すように、メモリデバイス10の外層には、列R1に属する端子群P101~P113と、列R2に属する端子群P114~P119と、列R3に属する端子群P120~P132と、グランド端子として利用される端子P101,P104,P107,P110,P113,P114,P115,P118,P119,P120,P123,P124と内層とを接続するためのビアVA1~VA12とが設けられている。
【0147】
図22に示すように、メモリデバイス10の内層には、列R1においてノイズガード用のグランド端子として利用される端子P101,P104,P107,P110,P113と電気的かつ熱的に接続されるグランドプレーンGP1が設けられている。メモリデバイス10の内層には、列R2においてリターン電流用のグランド端子として利用される端子P114,P115,P118,P119と、列R3においてリターン電流用のグランド端子として利用される端子P124と電気的かつ熱的に接続されるグランドプレーンGP2が設けられている。メモリデバイス10の内層には、列R3においてノイズガード用のグランド端子として利用される端子P120およびP123と電気的かつ熱的に接続されるグランドプレーンGP3が設けられている。グランドプレーンGP1~GP3は例えば銅箔で形成されている。グランドプレーンGP1~GP3は、互いに電気的に接続されていない。また、メモリデバイス10の内層には、外層に設けられたビアVA1~VA12に対応するビアVB1~VB12が設けられている。
【0148】
メモリデバイス10の外層に設けられ、グランド端子として利用される端子P101,P104,P107,P110,P113は、ビアVA1~VA5およびビアVB1~VB5を介して、グランドプレーンGP1に電気的かつ熱的に接続されている。メモリデバイス10の外層に設けられ、リターン電流用のグランド端子として利用される端子P114,P115,P118,P119,P124は、ビアVA6~VA9およびVA12とビアVB6~VB9およびVB12を介して、グランドプレーンGP2に電気的かつ熱的に接続されている。メモリデバイス10の外層に設けられ、ノイズガード用のグランド端子として利用される端子P120およびP123は、ビアVA10およびVA11とビアVB10およびVB11とを介して、グランドプレーンGP3に電気的かつ熱的に接続されている。
なお、
図22では、グランドプレーンGP1~GP3が同一の層に形成されている場合を例示したが、これに限定されず、グランドプレーンGP1~GP3のそれぞれは異なる層に形成されていても構わない。
【0149】
図22に示す構成(換言すると、
図20に示したピンアサイン)によれば、
図21に示した比較例の構成に比べて、放熱効果を向上させることが可能である。より詳しくは、
図22に示す構成は、
図21に示した比較例の構成に比べて、グランド端子として利用される端子数が多く、より多くの端子をグランドプレーンGP2に電気的かつ熱的に接続することが可能なため、比較例の構成よりも放熱効果を向上させることが可能である。
【0150】
以上説明した第2実施形態によれば、メモリデバイス10は、受信差動信号ペアが割り当てられた一対の端子(例えば端子P102およびP103,P105およびP106)と、送信差動信号ペアが割り当てられた一対の端子(例えば端子P108およびP109,P111およびP112)と、を複数組含み、X軸方向における本体11の中心線と一方の側縁(第2の縁32)との間には、受信差動信号ペアが割り当てられた一対の端子が複数組位置し、X軸方向における本体11の中心線と他方の側縁(第3の縁33)との間には、送信差動信号ペアが割り当てられた一対の端子が複数組位置している。これによれば、クロストークを抑制し、信号品質が劣化することを抑制することが可能である。
【0151】
また、以上説明した第2実施形態によれば、メモリデバイス10は、X軸方向における本体11の中心線と第2の縁32との間に配置されるリターン電流用の複数のグランド端子(例えば端子P114およびP115)を含み、且つ、X軸方向における本体11の中心線と第3の縁33との間に配置されるリターン電流用の複数のグランド端子(例えば端子P118およびP119)を含む。これによれば、列R2に属する端子のうちの多くをグランドプレーンGP2に電気的かつ熱的に接続することが可能なため、放熱効果を向上させることが可能である。
【0152】
(第3実施形態)
次に、第3実施形態について説明する。なお、上記した第1実施形態および第2実施形態において既に説明した事項の詳細な説明は省略し、以下では主に、上記した第1実施形態および第2実施形態と異なる事項について説明する。
【0153】
図23は、メモリデバイス10の列R2に属する端子P116およびP117を、サイドバンド信号を伝達するための信号端子として利用し、且つ、端子P116およびP117をSCS端子およびPCD端子としても利用する場合(つまり、サイドバンド信号を伝達するための信号端子と、SCS端子およびPCD端子とを共用化する場合)について説明するための図である。
【0154】
上記したように、SCS端子は、メモリデバイス10の起動前に選択信号の入力のために利用される信号端子であり、PCD端子は、メモリデバイス10の起動前に検出信号の出力のために利用される信号端子である。これに対し、サイドバンド信号は、メモリデバイス10の起動後に入力される信号であるため、サイドバンド信号を伝達するための信号端子と、SCS端子およびPCD端子とは共用化することが可能である。なお、メモリデバイス10の起動前とはリセット信号がアクティブである場合に相当し、メモリデバイス10の起動後とはリセット信号が解除された場合に相当する。
【0155】
図23(A)では、メモリデバイス10の列R2に属する端子P116が、サイドバンド信号を伝達するための信号端子とSCS端子とで共用される場合を想定している。より詳しくは、端子P116が、メモリデバイス10の起動前はSCS端子として利用され、メモリデバイス10の起動後はサイドバンド信号を伝達するための信号端子として利用される場合を想定している。また、
図23(A)では、メモリデバイス10の列R2に属する端子P117が、サイドバンド信号を伝達するための信号端子とPCD端子とで共用される場合を想定している。より詳しくは、端子P117が、メモリデバイス10の起動前はPCD端子として利用され、メモリデバイス10の起動後はサイドバンド信号を伝達するための信号端子として利用される場合を想定している。
【0156】
図23(B)に示すように、デバイス起動前にSCS端子として利用される端子P116にHighレベルの選択信号が入力された場合、デバイス起動後は、端子P116は第1のサイドバンド信号SB1を伝達するための信号端子として利用され、端子P117は第2のサイドバンド信号SB2を伝達するための信号端子として利用される。別の表現によれば、デバイス起動前にSCS端子として利用される端子P116にHighレベルの選択信号が入力された場合、デバイス起動後においては、端子P116およびP117は、第1の構成のサイドバンド信号SB1およびSB2を伝達するための信号端子として利用される。
【0157】
一方で、
図23(B)に示すように、デバイス起動前にSCS端子として利用される端子P116にLowレベルの選択信号が入力された場合、デバイス起動後は、端子P116は第3のサイドバンド信号SB3を伝達するための信号端子として利用され、端子P117は第4のサイドバンド信号SB4を伝達するための信号端子として利用される。別の表現によれば、デバイス起動前にSCS端子として利用される端子P116にLowレベルの選択信号が入力された場合、デバイス起動後においては、端子P116およびP117は、第2の構成のサイドバンド信号SB3およびSB4を伝達するための信号端子として利用される。
【0158】
図23(C)に示すように、デバイス起動前にPCD端子として利用される端子P117からHighレベルの検出信号が出力された場合、ホスト機器は、メモリデバイス10の電源構成が2電源であることを認識する。一方で、
図23(C)に示すように、デバイス起動前にPCD端子として利用される端子P117からLowレベルの検出信号が出力された場合、ホスト機器は、メモリデバイス10の電源構成が1電源であることを認識する。
【0159】
ここで、
図24のタイミングチャートを参照して、
図23に示す構成のメモリデバイス10の動作の一例であって、サイドバンド信号を伝達するための信号端子と、SCS端子およびPCD端子とが共用化される場合の動作の一例を説明する。
図24に示すように、第1のタイミングT1において、ホスト機器(のホスト制御部201)の制御の下、第1電源電圧がメモリデバイス10に供給され始める。第1電源電圧がメモリデバイス10に供給され始めると、第2のタイミングT2において、メモリデバイス10のPCD端子(つまり、デバイス起動前の端子P117)からホスト機器に向けて、検出信号が出力される。第3のタイミングT3において、ホスト機器は、メモリデバイス10から出力された検出信号を読み取り、メモリデバイス10の電源構成を認識して、第2電源電圧の供給の有無を決定する。また、第3のタイミングT3において、ホスト機器は、SCS端子として利用される端子P116をアサートし、その後、メモリデバイス10に向けて選択信号を出力する。
【0160】
メモリデバイス10の電源構成が認識された後の第4のタイミングT4において、Lowアクティブのリセット信号がデアサートされる。これによれば、PCD端子として利用されていた端子P117は、以降の期間、SCS端子に入力された選択信号のレベルに応じた構成のサイドバンド信号を伝達するための信号端子として利用される。しかる後、第5のタイミングT5において、ホスト機器は、SCS端子として利用される端子P116をデアサートし、端子P116は、以降の期間、SCS端子に入力された選択信号のレベルに応じた構成のサイドバンド信号を伝達するための信号端子として利用される。
【0161】
図23および
図24に示す構成によれば、サイドバンド信号を伝達するための信号端子と、SCS端子およびPCD端子とを共用化することが可能であるため、メモリデバイス10のピンアサインの設計自由度を向上させることが可能である。例えば、
図20および
図22に示したように、リターン電流用のグランド端子として利用される端子の数を増やすことなどが可能である。
【0162】
以上説明した第3実施形態によれば、メモリデバイス10は、サイドバンド信号が割り当てられる少なくとも二つの信号端子(例えば端子P116およびP117)を含み、メモリデバイス10の起動前、一方の信号端子(例えば端子P116)には選択信号が入力され、他方の信号端子(例えば端子P117)からは検出信号が出力され、メモリデバイス10の起動後、これら二つの信号端子にはサイドバンド信号が入力される。これによれば、サイドバンド信号を伝達するための信号端子と、SCS端子およびPCD端子とを共用化することが可能であり、メモリデバイス10のピンアサインの設計自由度を向上させることが可能である。
【0163】
以上説明した少なくとも一つの実施形態によれば、放熱効率を向上させることができるメモリデバイス10を提供することが可能である。
【0164】
なお、本実施形態では、不揮発性メモリとしてNAND型フラッシュメモリを例示した。しかし、本実施形態の機能は、例えば、MRAM(Magnetoresistive Random Access Memory)、PRAM(Phase change Random Access Memory)、ReRAM(Resistive Random Access Memory)、または、FeRAM(Ferroelectric Random Access Memory)のような他の様々な不揮発性メモリにも適用できる。
【0165】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0166】
10 メモリデバイス
11 本体
100 コネクタ
101~103 リードフレーム
104 リードフレーム端子
105 実装部
106 コネクタフレーム
107 TIM
P101~P132 端子
A1 接触領域
A2 貼付領域