特許 7443735 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-27

(45)【発行日】2024-03-06

(54)【発明の名称】炭化珪素半導体装置および炭化珪素半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240228BHJP

   H01L 29/78 20060101ALI20240228BHJP

   H01L 29/12 20060101ALI20240228BHJP

   H01L 21/322 20060101ALI20240228BHJP

【ＦＩ】

H01L29/78 658H

H01L29/78 652T

H01L29/78 652H

H01L29/78 653A

H01L29/78 658E

H01L21/322 L

【請求項の数】 5

(21)【出願番号】P 2019217349

(22)【出願日】2019-11-29

(65)【公開番号】P2021086995

(43)【公開日】2021-06-03

【審査請求日】2022-10-14

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】藤本 卓巳

【審査官】杉山 芳弘

(56)【参考文献】

【文献】特開２０１９－０８００３５（ＪＰ，Ａ）

【文献】特開２０１９－１４０２４２（ＪＰ，Ａ）

【文献】特開２０１７－１６８５０６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３２２

(57)【特許請求の範囲】

【請求項1】

順方向に電流が流れるｐｎ接合を有する炭化珪素半導体装置であって、
炭化珪素からなる第１導電型の出発基板と、
前記出発基板の第１主面上に設けられた、前記出発基板よりも不純物濃度の低い炭化珪素からなる第１導電型の第１エピタキシャル層と、
前記出発基板の第１主面上に、前記第１エピタキシャル層を介して設けられた、前記第１エピタキシャル層よりも不純物濃度の低い炭化珪素からなる第１導電型の第２エピタキシャル層と、
前記出発基板の第１主面上に、前記第１エピタキシャル層および前記第２エピタキシャル層を介して設けられ、前記第２エピタキシャル層との間に前記ｐｎ接合を形成する、炭化珪素からなる第２導電型の第３エピタキシャル層と、
前記第３エピタキシャル層の内部に選択的に設けられた第１導電型の第１半導体領域と、
前記第３エピタキシャル層の、前記第１半導体領域を除く部分である第２導電型の第２半導体領域と、
前記第１半導体領域および前記第２半導体領域を貫通して前記第２エピタキシャル層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体領域および前記第２半導体領域にオーミック接触する金属膜と、
前記金属膜を介して前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極と、
前記出発基板の第２主面に設けられた第２電極と、
を備え、
前記出発基板、前記第１エピタキシャル層、前記第２エピタキシャル層および前記第３エピタキシャル層の全体に正孔トラップが導入されており、
前記第２エピタキシャル層の少数キャリアライフタイムは７０ｎｓ以下であり、
前記第１エピタキシャル層と前記出発基板との界面のホール密度は１×１０ ¹⁵ ／ｃｍ ³ 以下であることを特徴とする炭化珪素半導体装置。

【請求項2】

前記ｐｎ接合で形成される寄生ダイオードに順方向に流れるホール電流のホール密度は、前記第２エピタキシャル層の内部を、前記ｐｎ接合から、前記第１エピタキシャル層と前記出発基板との界面へ向かうにしたがって低くなっていることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項3】

順方向に電流が流れるｐｎ接合を有する炭化珪素半導体装置の製造方法であって、
炭化珪素からなる第１導電型の出発基板の第１主面上に、前記出発基板よりも不純物濃度の低い炭化珪素からなる第１導電型の第１エピタキシャル層を形成する第１工程と、
前記第１エピタキシャル層の上に、前記第１エピタキシャル層よりも不純物濃度の低い炭化珪素からなる第１導電型の第２エピタキシャル層を形成する第２工程と、
前記第２エピタキシャル層の上に、前記第２エピタキシャル層との間に前記ｐｎ接合を形成する炭化珪素からなる第２導電型の第３エピタキシャル層を形成する第３工程と、
前記第３エピタキシャル層にオーミック接触する金属膜を形成する第４工程と、
前記出発基板、前記第１エピタキシャル層、前記第２エピタキシャル層および前記第３エピタキシャル層の全体に、２００ｋＧｙ以上８００ｋＧｙ以下の照射量で電子線を照射する第５工程と、
前記第５工程の後、前記金属膜を介して前記第３エピタキシャル層に電気的に接続された第１電極を形成する第６工程と、
４６０℃以下の温度の熱処理により前記第１電極をシンタリングする第７工程と、
前記出発基板の第２主面上に第２電極を形成する第８工程と、
を含むことを特徴とする炭化珪素半導体装置の製造方法。

【請求項4】

前記第５工程では、５００ｋＧｙ以下の照射量で電子線を照射することを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。

【請求項5】

前記第３工程の後、前記第４工程の前に、
前記第３エピタキシャル層の表面領域に第１導電型の第１半導体領域を選択的に形成して、前記第３エピタキシャル層の、前記第１半導体領域を除く部分を第２導電型の第２半導体領域として残す第９工程と、
前記第１半導体領域および前記第２半導体領域を貫通して前記第２エピタキシャル層に達するトレンチを形成する第１０工程と、
前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第１１工程と、を行い、
前記第４工程では、前記第１半導体領域および前記第２半導体領域にオーミック接触する前記金属膜を形成し、
前記第６工程では、前記金属膜を介して前記第１半導体領域および前記第２半導体領域に電気的に接続された前記第１電極を形成し、
前記第５工程の後、前記第６工程の前に、４６０℃以下の温度環境下で、前記第３エピタキシャル層の表面から、前記トレンチの側壁の前記ゲート絶縁膜に３９０ｎｍ以下の波長の紫外線を照射する第１２工程を行うことを特徴とする請求項３または４に記載の炭化珪素半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。

【背景技術】

【0002】

従来、炭化珪素（ＳｉＣ）を半導体材料として用いた縦型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）では、ｐ型ベース領域とｎ^-型ドリフト領域とのｐｎ接合で形成される寄生ダイオード（ボディダイオード）に順方向電流が流れると、ｎ⁺型出発基板（バルク結晶基板）の基底面転位(ＢＰＤ：Ｂａｓａｌ Ｐｌａｎｅ Ｄｉｓｌｏｃａｔｉｏｎ）が当該ｎ⁺型出発基板上のｎ^-型ドリフト領域となるｎ^-型エピタキシャル層内に拡張して積層欠陥が発生することが知られている。

【0003】

そこで、ＭＯＳＦＥＴと、当該ＭＯＳＦＥＴに逆並列接続されたショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）と、を同一の半導体基板（半導体チップ）に内蔵し、寄生ダイオードの順方向バイアス時にＳＢＤに順方向電流が流れ、寄生ダイオードに順方向電流が流れない構成とした装置が提案されている。また、ｎ⁺型ドレイン領域となるｎ⁺型出発基板と、ｎ^-型ドリフト領域となるｎ^-型エピタキシャル層と、の間に、少数キャリア（ホール（正孔））のライフタイム（寿命）の短い再結合促進層としてｎ型エピタキシャル層（ｎ型バッファ領域）を配置することで、寄生ダイオードのホール密度が低減され、ｎ⁺型出発基板からの積層欠陥成長を抑制可能である。

【0004】

従来の炭化珪素半導体装置の構造について説明する。図８は、従来の炭化珪素半導体装置の構造を示す断面図である。図８には、図９の活性領域１４１に配置された単位セル（素子の構成単位）の構造を示す。また、図９は、従来の炭化珪素半導体装置を半導体基板のおもて面側から見た状態を示す平面図である。図９には、従来の炭化珪素半導体装置１１０の寄生ダイオード１３０に順方向電流を流して測定した積層欠陥１３２のＰＬ（Ｐｈｏｔｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：フォトルミネッセンス）像を模式的に示す。図１０は、図８の切断線ＡＡ－ＡＡ’におけるネットドーピング濃度分布およびキャリア（ホールおよび電子）密度分布を示す特性図である。

【0005】

図８，９に示す従来の炭化珪素半導体装置１１０は、炭化珪素を半導体材料として用いた半導体基板（半導体チップ）１２０のおもて面側にトレンチゲート構造を備えた縦型ＭＯＳＦＥＴである。半導体基板１２０は、ｎ⁺型出発基板１２１（ｎ⁺型ドレイン領域１０１）のおもて面上にｎ型バッファ領域１０２、ｎ^-型ドリフト領域１０３およびｐ型ベース領域１０４となる各エピタキシャル層１２２～１２４を順に積層したエピタキシャル基板である。ｐ型エピタキシャル層１２４の内部において半導体基板１２０のおもて面（ｐ型エピタキシャル層１２４側の主面）の表面領域に、ｎ⁺型ソース領域１０５およびｐ⁺型コンタクト領域１０６がそれぞれ選択的に設けられている。

【0006】

この従来の炭化珪素半導体装置１１０について、図１０の（ａ）～（ｃ）の横軸に、それぞれ半導体基板１２０内のネットドーピング濃度分布、寄生ダイオード１３０に順方向に流れるホール電流のホール密度分布、および寄生ダイオード１３０に流れる電子電流の電子密度分布を示す。図１０の縦軸の符号ｄ１０１～ｄ１０４は半導体基板１２０のおもて面（深さｄ１００）からの深さであり、それぞれｎ⁺型ソース領域１０５とｐ型ベース領域１０４との界面までの深さ、ｐ型ベース領域１０４とｎ^-型ドリフト領域１０３とのｐｎ接合面１２６までの深さ、ｎ^-型ドリフト領域１０３とｎ型バッファ領域１０２との界面までの深さ、および後述するＥｐｉ／Ｓｕｂ界面１２５までの深さである。

【0007】

ｐ型ベース領域１０４とｎ^-型ドリフト領域１０３とのｐｎ接合（ｐｎ接合面１２６）で形成される寄生ダイオード１３０に順方向電流が流れると、ｎ⁺型出発基板１２１とエピタキシャル層１２２～１２４との界面（以下、Ｅｐｉ／Ｓｕｂ界面とする）１２５のＢＰＤ１３１やｎ⁺型出発基板１２１内のＢＰＤ１３１がエピタキシャル層１２２～１２４内に拡張して積層欠陥１３２（三角形状積層欠陥１３２ａ、帯状積層欠陥１３２ｂ）が発生することが確認されている（図８，９）。寄生ダイオード１３０のホール電流のホール密度および電子電流の電子密度ともに、ｎ^-型ドリフト領域１０３からｎ型バッファ領域１０２にわたって一定である（図１０（ｂ），１０（ｃ））。

【0008】

ｎ^-型ドリフト領域１０３のネットドーピング濃度は、ｐ型ベース領域１０４とｎ^-型ドリフト領域１０３とのｐｎ接合面１２６（深さｄ１０２）から、ｎ^-型ドリフト領域１０３とｎ型バッファ領域１０２との界面（深さｄ１０３）にわたって均一である（図１０（ａ））。ネットドーピング濃度が均一とは、プロセスのばらつきによって許容される誤差を含む範囲（例えば±５％以内）で同じネットドーピング濃度であることを意味する。符号１０７～１０９，１１１，１１３～１１５，１４２は、それぞれゲートトレンチ、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極、ドレイン電極、ゲートパッドおよびエッジ終端領域である。符号１１２は、半導体基板１２０にオーミック接触する金属シリサイド膜（以下、オーミック電極とする）である。

【0009】

従来の炭化珪素半導体装置として、電子線照射によりドリフト領域に１×１０¹³／ｃｍ³以上１×１０¹⁵／ｃｍ³以下の濃度でＺ_1/2センターを導入し、ドリフト領域の少数キャリアライフタイムを０．１μｓにした装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、ベース領域からドリフト領域に注入されるホールをＺ_1/2センターにおいてドリフト領域内に存在する電子と再結合させることにより、ベース領域からドリフト領域に注入されるホールと、ドレイン電極からドリフト領域に注入される電子と、の再結合を抑制して、ドリフト領域内でのホールと電子との再結合に起因した積層欠陥の発生を抑制している。

【先行技術文献】

【特許文献】

【0010】

【文献】特許第６１８３０８０号公報

【発明の概要】

【発明が解決しようとする課題】

【0011】

従来の炭化珪素半導体装置１１０（図８～１０参照）において、ｎ型バッファ領域１０２となるｎ型エピタキシャル層１２２を、ｐ型ベース領域１０４から注入されるホール（少数キャリア）のライフタイムの短い再結合促進層として機能させるには、ｎ型エピタキシャル層１２２の厚さを５μｍ～１０μｍ程度とし、不純物濃度を２×１０¹⁸ａｔｏｍｓ／ｃｍ³以上とする必要がある。しかし、ｎ型エピタキシャル層１２２を厚さおよび不純物濃度を正確に制御して良好な膜質で成長させることが難しい。また、エピタキシャル層が高価であるため、半導体基板１２０の単価が増加する。

【0012】

また、上記特許文献１に記載の方法では、Ｚ_1/2センターをドリフト領域に導入するための電子線照射の照射量は多いが、この電子線照射後に、オーミック電極を形成するための高温（例えば９５０℃程度）熱処理がある。この高温熱処理によりドリフト領域内において少数キャリアライフタイムキラーとなるＺ_1/2センターの一部が消滅し、少数キャリアライフタイムが回復されて長くなってしまう。上記特許文献１に記載の方法では、ドリフト領域の少数キャリアライフタイムは０．１μｓと長く、寄生ダイオードのホール密度を低減する効果がないため、積層欠陥の発生を抑制する効果は小さい。

【0013】

この発明は、上述した従来技術による課題を解消するため、製造が容易であって、積層欠陥の発生を抑制することができるとともに、電気的特性の変動を抑制することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0014】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、順方向に電流が流れるｐｎ接合を有する炭化珪素半導体装置であって、次の特徴を有する。炭化珪素からなる第１導電型の出発基板の第１主面上に、前記出発基板よりも不純物濃度の低い炭化珪素からなる第１導電型の第１エピタキシャル層が設けられている。前記出発基板の第１主面上に、前記第１エピタキシャル層を介して、前記第１エピタキシャル層よりも不純物濃度の低い炭化珪素からなる第１導電型の第２エピタキシャル層が設けられている。

【0015】

前記出発基板の第１主面上に、前記第１エピタキシャル層および前記第２エピタキシャル層を介して、炭化珪素からなる第２導電型の第３エピタキシャル層が設けられている。前記第３エピタキシャル層は、前記第２エピタキシャル層との間に前記ｐｎ接合を形成する。前記第３エピタキシャル層の内部に、第１導電型の第１半導体領域が選択的に設けられている。第２導電型の第２半導体領域は、前記第３エピタキシャル層の、前記第１半導体領域を除く部分である。トレンチは、前記第１半導体領域および前記第２半導体領域を貫通して前記第２エピタキシャル層に達する。

【0016】

ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。金属膜は、前記第１半導体領域および前記第２半導体領域にオーミック接触する。第１電極は、前記金属膜を介して前記第１半導体領域および前記第２半導体領域に電気的に接続されている。第２電極は、前記出発基板の第２主面に設けられている。前記出発基板、前記第１エピタキシャル層、前記第２エピタキシャル層および前記第３エピタキシャル層の全体に正孔トラップが導入されている。前記第２エピタキシャル層の少数キャリアライフタイムは７０ｎｓ以下である。前記第１エピタキシャル層と前記出発基板との界面のホール密度は１×１０ ¹⁵ ／ｃｍ ³ 以下である。

【0017】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ｐｎ接合で形成される寄生ダイオードに順方向に流れるホール電流のホール密度は、前記第２エピタキシャル層の内部を、前記ｐｎ接合から、前記第１エピタキシャル層と前記出発基板との界面へ向かうにしたがって低くなっていることを特徴とする。

【0019】

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、順方向に電流が流れるｐｎ接合を有する炭化珪素半導体装置の製造方法であって、次の特徴を有する。炭化珪素からなる第１導電型の出発基板の第１主面上に、前記出発基板よりも不純物濃度の低い炭化珪素からなる第１導電型の第１エピタキシャル層を形成する第１工程を行う。前記第１エピタキシャル層の上に、前記第１エピタキシャル層よりも不純物濃度の低い炭化珪素からなる第１導電型の第２エピタキシャル層を形成する第２工程を行う。前記第２エピタキシャル層の上に、前記第２エピタキシャル層との間に前記ｐｎ接合を形成する炭化珪素からなる第２導電型の第３エピタキシャル層を形成する第３工程を行う。

【0020】

前記第３エピタキシャル層にオーミック接触する金属膜を形成する第４工程を行う。前記出発基板、前記第１エピタキシャル層、前記第２エピタキシャル層および前記第３エピタキシャル層の全体に、２００ｋＧｙ以上８００ｋＧｙ以下の照射量で電子線を照射する第５工程を行う。前記第５工程の後、前記金属膜を介して前記第３エピタキシャル層に電気的に接続された第１電極を形成する第６工程を行う。４６０℃以下の温度の熱処理により前記第１電極をシンタリングする第７工程を行う。前記出発基板の第２主面上に第２電極を形成する第８工程を行う。

【0021】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第５工程では、５００ｋＧｙ以下の照射量で電子線を照射することを特徴とする。

【0022】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程の後、前記第４工程の前に、第９～１１工程を行う。前記第９工程では、前記第３エピタキシャル層の表面領域に第１導電型の第１半導体領域を選択的に形成して、前記第３エピタキシャル層の、前記第１半導体領域を除く部分を第２導電型の第２半導体領域として残す。前記第１０工程では、前記第１半導体領域および前記第２半導体領域を貫通して前記第２エピタキシャル層に達するトレンチを形成する。前記第１１工程では、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する。

【0023】

前記第４工程では、前記第１半導体領域および前記第２半導体領域にオーミック接触する前記金属膜を形成する。前記第６工程では、前記金属膜を介して前記第１半導体領域および前記第２半導体領域に電気的に接続された前記第１電極を形成する。前記第５工程の後、前記第６工程の前に、４６０℃以下の温度環境下で、前記第３エピタキシャル層の表面から、前記トレンチの側壁の前記ゲート絶縁膜に３９０ｎｍ以下の波長の紫外線を照射する第１２工程を行うことを特徴とする。

【0024】

上述した発明によれば、半導体基板の全体に電子線照射することで、ドリフト領域（第２エピタキシャル層）に正孔トラップが導入され、ドリフト領域の少数キャリアライフタイムを７０ｎｓ以下に短くすることができる。これにより、第３エピタキシャル層と第２エピタキシャル層とのｐｎ接合が順方向バイアスされたときに、当該ｐｎ接合で形成される寄生ダイオードに順方向に流れるホール電流のホール密度を低減させることができる。

【0025】

また、上述した発明によれば、ドリフト領域に導入された正孔トラップが電子線照射後の熱処理で消滅しないため、完成後の製品に、電子線照射により導入したままの欠陥濃度で正孔トラップが残る。このため、ドリフト領域の少数キャリアライフタイムを、電子線照射により導入された正孔トラップの欠陥濃度に基づいて実現可能な最短の少数キャリアライフタイムとすることができる。

【0026】

また、上述した発明によれば、電子線照射の照射量を規定することで、オン抵抗の増加を抑制することができる。また、上述した発明によれば、電子線照射により半導体基板の全体に正孔トラップを導入して、ドリフト領域に正孔トラップを導入するため、エピタキシャル層の厚さや不純物濃度を制御して少数キャリアライフタイムを短くする場合と比べて、少数キャリアライフタイムを制御性よく安定して短くすることができる。

【発明の効果】

【0027】

本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、製造が容易であって、積層欠陥の発生を抑制することができるとともに、電気的特性の変動を抑制することができるという効果を奏する。

【図面の簡単な説明】

【0028】

【図1】実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。

【図2】図１の切断線Ａ－Ａ’におけるネットドーピング濃度分布およびホール密度分布を示す特性図である。

【図3】実施の形態１にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。

【図4】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。

【図5】実施の形態２にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。

【図6】実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。

【図7】実験例の順方向電流と積層欠陥の成長幅との関係を示す特性図である。

【図8】従来の炭化珪素半導体装置の構造を示す断面図である。

【図9】従来の炭化珪素半導体装置を半導体基板のおもて面側から見た状態を示す平面図である。

【図10】図８の切断線ＡＡ－ＡＡ’におけるネットドーピング濃度分布およびキャリア密度分布を示す特性図である。

【発明を実施するための形態】

【0029】

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0030】

（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図２は、図１の切断線Ａ－Ａ’におけるネットドーピング濃度分布およびホール密度分布を示す特性図である。図１に示す実施の形態１にかかる炭化珪素半導体装置１０は、炭化珪素（ＳｉＣ）を半導体材料として用いた半導体基板（半導体チップ）２０のおもて面側に一般的なトレンチゲート構造を備えた縦型ＭＯＳＦＥＴである。

【0031】

半導体基板２０は、炭化珪素を半導体材料として用いたｎ⁺型出発基板２１のおもて面上に、ｎ型バッファ領域２、ｎ^-型ドリフト領域３およびｐ型ベース領域（第２半導体領域）４となる各エピタキシャル層（第１～３エピタキシャル層）２２～２４が順に積層されたエピタキシャル基板である。半導体基板２０のｐ型エピタキシャル層２４側の主面をおもて面とし、ｎ⁺型出発基板２１側の主面（ｎ⁺型出発基板２１の裏面）を裏面とする。半導体基板２０の全体に、Ｚ_1/2センター（正孔トラップ）が例えば５×１０¹¹／ｃｍ³以上２×１０¹³／ｃｍ³以下程度の欠陥濃度で導入されている。

【0032】

ｎ⁺型出発基板２１は、ｎ⁺型ドレイン領域１である。ｎ型エピタキシャル層２２は、ｎ型バッファ領域２である。ｎ型バッファ領域２は、少数キャリア（ホール（正孔））のライフタイム（寿命）の短い再結合促進層として機能する。ｎ型バッファ領域２の厚さは、例えば０．１μｍ以上１．０μｍ以下程度である。ｎ型バッファ領域２の不純物濃度は、例えば１×１０¹⁷ａｔｏｍｓ／ｃｍ³以上１×１０¹⁸ａｔｏｍｓ／ｃｍ³以下程度である。ｎ型バッファ領域２の少数キャリアライフタイムは、ｎ^-型ドリフト領域３の少数キャリアライフタイムよりも低く、例えば１００ｎｓ以下である。

【0033】

ｎ^-型エピタキシャル層２３はｎ^-型ドリフト領域３であり、深さ方向にｎ型バッファ領域２に接する。ｎ^-型ドリフト領域３の不純物濃度は、例えば１×１０¹⁵ａｔｏｍｓ／ｃｍ³以上１×１０¹⁷ａｔｏｍｓ／ｃｍ³以下程度である。ｎ^-型ドリフト領域３の少数キャリアライフタイムは、例えば７０ｎｓ以下程度である。ｎ型バッファ領域２内およびｎ^-型ドリフト領域３内で、Ｚ_1/2センターは少数キャリア（ホール（正孔））ライフタイムキラーとなる。ｐ型エピタキシャル層２４の、後述するｎ⁺型ソース領域（第１半導体領域）５およびｐ⁺型コンタクト領域６を除く部分がｐ型ベース領域４である。

【0034】

ｐ型ベース領域４は、半導体基板２０のおもて面とｎ^-型ドリフト領域３との間に設けられ、ｎ^-型ドリフト領域３に接する。ｐ型ベース領域４とｎ^-型ドリフト領域３とのｐｎ接合（ｐｎ接合面２６）で形成される寄生ダイオード３０の順方向バイアス時、ｐ型ベース領域４からｎ^-型ドリフト領域３およびｎ型バッファ領域２にそれぞれ注入されるホールがそれぞれｎ^-型ドリフト領域３内およびｎ型バッファ領域２内のＺ_1/2センターに存在する電子と再結合される。このため、ｎ^-型ドリフト領域３およびｎ型バッファ領域２の少数キャリアライフタイムは上記範囲内まで短くなっている。

【0035】

半導体基板２０内のネットドーピング濃度、および、寄生ダイオード３０に順方向に流れるホール電流（順方向電流）のホール密度をそれぞれ図２の（ａ），（ｂ）の横軸に対数（ｌｏｇ）で示す。図２の縦軸の符号ｄ１～ｄ４は半導体基板２０のおもて面（ｄ０＝０μｍ）からの深さであり、それぞれｎ⁺型ソース領域５とｐ型ベース領域４との界面までの深さ、ｐ型ベース領域４とｎ^-型ドリフト領域３とのｐｎ接合面２６までの深さ、ｎ^-型ドリフト領域３とｎ型バッファ領域２との界面までの深さ、および後述するＥｐｉ／Ｓｕｂ界面２５までの深さである。

【0036】

寄生ダイオード３０のホール電流のホール密度は、半導体基板２０のおもて面（深さｄ０）から、ｐ型ベース領域４とｎ^-型ドリフト領域３とのｐｎ接合面２６（深さｄ２）まで一定であり、かつ最大値を示す。また、寄生ダイオード３０のホール電流のホール密度は、ｎ^-型ドリフト領域３の少数キャリアライフタイムが短くなっていることで、ｐ型ベース領域４とｎ^-型ドリフト領域３とのｐｎ接合面２６から、ｎ⁺型出発基板２１とエピタキシャル層２２～２４との界面（Ｅｐｉ／Ｓｕｂ界面）２５（深さｄ４）へ向かうにしたがって所定の減少率で直線的に低くなっている。

【0037】

上述した寄生ダイオード３０のホール電流のホール密度分布となることで、Ｅｐｉ／Ｓｕｂ界面２５でのホール密度が従来構造（図１０（ｂ）参照）のＥｐｉ／Ｓｕｂ界面１２５（深さｄ１０４）でのホール密度と比べて２桁以上低減される。このため、Ｅｐｉ／Ｓｕｂ界面２５でのホール密度を、積層欠陥が発生しないホール密度とすることができる。例えば、半導体基板２０への電子線照射４１（図４参照）の照射量を３００ｋＧｙとすると、寄生ダイオード３０に順方向に流れるホール電流密度が１５００Ａ／ｃｍ²となり、Ｅｐｉ／Ｓｕｂ界面２５からドレイン側でのホール密度が１×１０¹⁵／ｃｍ³以下程度となる。

【0038】

半導体基板２０のおもて面とｐ型ベース領域４との間には、ｐ型ベース領域４に接して、半導体基板２０のおもて面に露出されるように、ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６がそれぞれ選択的に設けられている。ｐ⁺型コンタクト領域６を設けずに、半導体基板２０のおもて面にｐ型ベース領域４が露出されてもよい。トレンチ７は、半導体基板２０のおもて面から深さ方向にｎ⁺型ソース領域５およびｐ型ベース領域４を貫通してｎ^-型ドリフト領域３に達する。トレンチ７の内部に、ゲート絶縁膜８を介してゲート電極９が設けられている。

【0039】

これらｐ型ベース領域４、ｎ⁺型ソース領域５、ｐ⁺型コンタクト領域６、トレンチ７、ゲート絶縁膜８およびゲート電極９により、半導体基板２０のおもて面側のおもて面素子構造としてトレンチゲート構造が構成される。層間絶縁膜１１は、半導体基板２０のおもて面の全面に設けられ、ゲート電極９を覆う。層間絶縁膜１１を深さ方向に貫通して半導体基板２０に達するコンタクトホール１１ａが設けられている。コンタクトホール１１ａにおいて半導体基板２０のおもて面（ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６）にオーミック接触する金属シリサイド膜（オーミック電極）１２が設けられている。

【0040】

オーミック電極１２は、ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６にオーミック接触して、ｐ型ベース領域４、ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６に電気的に接続されている。ｐ⁺型コンタクト領域６が設けられていない場合、オーミック電極１２は、ｐ⁺型コンタクト領域６に代えてｐ型ベース領域４にオーミック接触する。ソース電極１３は、オーミック電極１２に接し、オーミック電極１２に電気的に接続されている。ドレイン電極１４は、半導体基板２０の裏面（ｎ⁺型出発基板２１の裏面）の全面に設けられ、ｎ⁺型ドレイン領域１に電気的に接続されている。

【0041】

次に、実施の形態１にかかる炭化珪素半導体装置１０の製造方法について説明する。図３は、実施の形態１にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。図４は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、図４に示すように、炭化珪素を半導体材料として用いたｎ⁺型ドレイン領域１となるｎ⁺型出発基板（半導体ウエハ）２１のおもて面上に、ｎ型バッファ領域２、ｎ^-型ドリフト領域３およびｐ型ベース領域４となる各エピタキシャル層２２～２４を順にエピタキシャル成長させて半導体基板（半導体ウエハ）２０を作製する。

【0042】

次に、半導体基板２０のおもて面側に、一般的な方法により、おもて面素子構造として、ｐ型ベース領域４、ｎ⁺型ソース領域５、ｐ⁺型コンタクト領域６、トレンチ７、ゲート絶縁膜８およびゲート電極９からなるトレンチゲート構造を形成する（ステップＳ１）。次に、ゲート電極９を覆うように、半導体基板２０のおもて面上に層間絶縁膜１１を形成する（ステップＳ２）。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜１１を選択的に除去して、ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６を露出するコンタクトホール１１ａを形成する。

【0043】

次に、半導体基板２０のおもて面の、コンタクトホール１１ａに露出する部分の表面、および層間絶縁膜１１の表面に沿って、オーミック電極１２の材料となる金属膜を形成する。オーミック電極１２の材料となる金属膜は、半導体基板２０中の珪素（Ｓｉ）原子と反応してシリサイド化する例えばニッケル（Ｎｉ）膜やチタン（Ｔｉ）膜である。次に、例えば９５０℃以上の高温熱処理により、当該金属膜をシリサイド化して、コンタクトホール１１ａにおいて半導体基板２０にオーミック接触するオーミック電極１２（金属シリサイド膜）を形成する（ステップＳ３）。

【0044】

次に、大気中において、例えば半導体基板２０のおもて面から半導体基板２０の全体に電子線照射４１する（ステップＳ４）。ステップＳ４の電子線照射４１においては、電子線が半導体基板２０をおもて面から深さ方向に突き抜けて裏面へ抜けるため、半導体基板２０の全体にＺ_1/2センターが導入される。半導体基板２０の全体に電子線照射４１されればよく、電子線照射４１を半導体基板２０の側面や裏面から行ってもよい。電子線照射４１の照射量は、例えば２００ｋＧｙ（＝３．２×１０¹⁴／ｃｍ²）以上８００ｋＧｙ（＝１．２８×１０¹⁵／ｃｍ²）以下程度とする。

【0045】

電子線照射４１の照射量が上記下限値以上であれば、ｎ^-型ドリフト領域３の少数キャリアライフタイムを７０ｎｓ以下まで短くすることができ、寄生ダイオード３０に順方向に流れるホール電流のホール密度が低減される。電子線照射４１の照射量が上記上限値を超えると、半導体基板２０内にＺ_1/2センターが増えすぎて、電子線照射４１を行わない場合の２倍程度にオン抵抗が増加してしまう。好ましくは、電子線照射４１の照射量を例えば５００ｋＧｙ以下程度にすることで、低オン抵抗を実現可能である。例えば、電子線照射４１の照射量を４００ｋＧｙとした場合、オン抵抗の増加を、電子線照射４１を行わない場合の１０％増加程度に抑えることができる。

【0046】

次に、半導体基板２０のおもて面にソース電極１３となる金属電極を形成する（ステップＳ５）。このとき、さらに、半導体基板２０を裏面研削して製品厚さにした後、もしくは裏面研削せずに製造工程投入時のままの厚さで、半導体基板２０の裏面にドレイン電極１４となる金属電極を形成してもよい。次に、金属電極を焼結するための熱処理（シンタリング）を４６０℃以下程度の温度で行う（ステップＳ６）。電子線照射４１の後に４００℃を超える温度での熱処理を行わないため、半導体基板２０内のＺ_1/2センターが消滅しない。これにより、ｎ型バッファ領域２およびｎ^-型ドリフト領域３に電子線照射４１により導入したままの欠陥濃度でＺ_1/2センターが残る。したがって、ステップＳ４の電子線照射４１で得られたｎ^-型ドリフト領域３の少数キャリアライフタイムが維持される。その後、半導体基板２０（半導体ウエハ）をダイシング（切断）して個々のチップ状に個片化することで、図１の炭化珪素半導体装置１０が完成する。

【0047】

以上、説明したように、実施の形態１によれば、オーミック電極の形成後、ソース電極の形成前に、半導体基板（ｎ⁺型出発基板およびエピタキシャル層）の全体に電子線照射する。これにより、半導体基板の全体にＺ_1/2センターが導入され、ｎ^-型ドリフト領域に導入された少数キャリアライフタイムキラーとなるＺ_1/2センターにより、ｎ^-型ドリフト領域の少数キャリアライフタイムを短くすることができる。これによって、ｐ型ベース領域とｎ^-型ドリフト領域とのｐｎ接合が順バイアスされたときに、当該ｐｎ接合で形成される寄生ダイオードに順方向に流れるホール電流のホール密度が低減されるため、ｎ⁺型出発基板からエピタキシャル層内への積層欠陥の発生を抑制することができる。

【0048】

また、実施の形態１によれば、オーミック電極を形成するための高温熱処理後に、電子線照射を行い、当該電子線照射後に４６０℃を超える温度での熱処理を行わない。このため、ｎ^-型ドリフト領域に導入されたＺ_1/2センターが、オーミック電極を形成するための高温熱処理や電子線照射後の熱処理によって消滅しない。これにより、完成後の炭化珪素半導体装置（製品）に、電子線照射により導入したままの欠陥濃度でＺ_1/2センターが残る。したがって、例えば上記特許文献１のように電子線照射後にオーミック電極を形成するための高温熱処理を行う場合と比べて、ｎ^-型ドリフト領域の少数キャリアライフタイムを短くすることができる。

【0049】

また、実施の形態１によれば、半導体基板への電子線照射を上記範囲内の照射量で行うことで、オン抵抗の増加を抑制することができるため、電子線照射による電気的特性の変動を抑制することができる。また、実施の形態１によれば、ｎ^-型ドリフト領域の少数キャリアライフタイムを短くすることで、ＭＯＳＦＥＴの寄生ダイオードの順方向バイアス時にｎ^-型ドリフト領域に蓄積される少数キャリア（ホール）の電荷量を低減させることができる。これによって、ＭＯＳＦＥＴの寄生ダイオードの逆回復時に、ｎ^-型ドリフト領域からソース電極へ吐き出されるホールの電荷量を低下させることができ、ＭＯＳＦＥＴのスイッチング損失を低減させることができる。

【0050】

また、実施の形態１によれば、電子線照射により半導体基板の全体にＺ_1/2センターを導入することで、ｎ^-型ドリフト領域にＺ_1/2センターを導入して、ｎ^-型ドリフト領域の少数キャリアライフタイムを短くする。これにより、エピタキシャル層の厚さや不純物濃度を制御して少数キャリアライフタイムを短くする場合と比べて、ｎ^-型ドリフト領域の少数キャリアライフタイムを制御性よく安定して短くすることができ、かつコストを低減することができる。また、実施の形態１によれば、電子線照射により半導体基板の全体にＺ_1/2センターが導入されるため、ｎ型バッファ領域においても、ｎ型バッファ領域に導入されたＺ_1/2センターにより少数キャリアライフタイムを短くすることができる。

【0051】

（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。図５は、実施の形態２にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。図６は、実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。実施の形態２にかかる炭化珪素半導体装置の構造は、実施の形態１にかかる炭化珪素半導体装置１０（図１，２参照）の構造と同じである。

【0052】

図５に示す実施の形態２にかかる炭化珪素半導体装置の製造方法が図３に示す実施の形態１にかかる炭化珪素半導体装置１０の製造方法と異なる点は、電子線照射４１（図５のステップＳ１４）してｎ^-型ドリフト領域の少数キャリアライフタイムを短くした後、金属電極を形成する（図５のステップＳ１６）前に、半導体基板２０に紫外線（ＵＶ：Ｕｌｔｒａ Ｖｉｏｌｅｔ）照射４２（図５のステップＳ１５、図６）する点である。

【0053】

具体的には、実施の形態２においては、図６に示すように、実施の形態１と同様に、おもて面素子構造の形成（ステップＳ１１）、層間絶縁膜１１の形成（ステップＳ１２）、オーミック電極１２の形成（ステップＳ１３）および電子線照射４１（ステップＳ１４）を順に行う。次に、半導体基板２０のおもて面から紫外線照射４２することで、ステップＳ１４の電子線照射４１によってゲート絶縁膜８に生じたダメージを回復させる（ステップＳ１５）。

【0054】

ステップＳ１５の紫外線照射４２においては、例えば、紫外線ランプを用いて、４６０℃以下程度（例えば３００℃程度）の温度環境下で、半導体基板２０のおもて面から例えば３９０ｎｍ以下程度の波長の紫外線を照射する。３９０ｎｍ以下の波長の紫外線は、炭化珪素のバンドギャップ（光学吸収端：３．２６ｅＶ）のエネルギーに相当する波長よりも波長の短い光（電磁波）であり、炭化珪素を透過する。

【0055】

例えば、電子線照射４１のみを行う場合、ＭＯＳＦＥＴのゲートしきい値電圧Ｖｔｈは、設計値から－０．６Ｖ程度低下する。一方、電子線照射４１の後に、例えば２５４ｎｍの波長の紫外線を用いて半導体基板２０のおもて面から紫外線照射４２を６０分間行った場合、ＭＯＳＦＥＴのゲートしきい値電圧Ｖｔｈの設計値からの低下を－０．１Ｖ程度まで抑制することができる。

【0056】

例えば２５４ｎｍの波長の紫外線の炭化珪素への侵入長は１．０μｍであり、半導体基板２０のおもて面からチャネル（ＭＯＳＦＥＴのオン時にｐ型ベース領域４の、ｎ^-型ドリフト領域３とｎ⁺型ソース領域５とに挟まれた部分に形成されるｎ型の反転層）４ａのソース側端部までの深さは１．０μｍ未満であるため、トレンチ７の側壁のゲート絶縁膜８の、チャネルに隣接する部分への紫外線の侵入は可能である。

【0057】

好ましくは、ステップＳ１５の紫外線照射４２においては、例えば２５０ｎｍ以上の波長の紫外線を半導体基板２０に照射することがよい。紫外線照射４２の紫外線の波長の好適な下限値を上記範囲とすることで、紫外線の炭化珪素への侵入長を１．０μｍとすることができる。紫外線照射４２に代えて、半導体基板２０のおもて面からヘリウム（Ｈｅ）照射やプロトン（Ｈ⁺）照射を行った場合においても、紫外線照射４２と同様の効果を得ることができる。

【0058】

紫外線照射４２は、ソース電極１３となる金属電極の形成（後述するステップＳ１６）前に行う。その後、金属電極を形成し（ステップＳ１６）、シンタリング（ステップＳ１７）以降の工程を実施の形態１と同様に順に行うことで、図１に示す炭化珪素半導体装置１０が完成する。実施の形態２のステップＳ１１～Ｓ１４，Ｓ１６，Ｓ１７の処理は、それぞれ実施の形態１のステップＳ１～Ｓ６（図３参照）の処理と同じ方法および条件で行えばよい。

【0059】

以上、説明したように、実施の形態２によれば、電子線照射により実施の形態１と同様の効果を得るとともに、電子線照射後、ソース電極の形成前に、半導体基板のおもて面から紫外線照射を行うことで、ＭＯＳＦＥＴのゲートしきい値電圧の低下を抑制することができる。

【0060】

（実験例）
次に、ＭＯＳＦＥＴの寄生ダイオード３０（図１参照）に順方向に流れるホール電流（順方向電流）と、積層欠陥の成長幅と、の関係について検証した。図７は、実験例の順方向電流と積層欠陥の成長幅との関係を示す特性図である。ここで、積層欠陥の成長幅とは、帯状積層欠陥（図９の符号１３２ｂを参照）がｎ型のエピタキシャル層２２，２３内を半導体基板２０のおもて面に平行な方向に成長する長さとした。

【0061】

図７の横軸には、ＭＯＳＦＥＴの寄生ダイオード３０の順方向電流の電流値［Ａ／ｃｍ²］を示す。図７の縦軸には、積層欠陥の成長幅（ｎエピ中の積層欠陥成長幅）として、帯状積層欠陥の、寄生ダイオード３０に所定の順方向電流を流したときに成長した部分のみの長さを、寄生ダイオード３０に所定の順方向電流を流す前の帯状積層欠陥の長さを基準とした百分率［％］で示す。

【0062】

上述した実施の形態１にかかる炭化珪素半導体装置の製造方法にしたがって、それぞれ異なる照射量（１２０ｋＧｙ～７００ｋＧｙの範囲）で電子線照射４１を行った複数の試料を用意した（以下、実験例とする）。これら実験例の複数の試料について、１００℃の温度環境下で、ＭＯＳＦＥＴの寄生ダイオード３０に流れる順方向電流の電流値と、ｎ型のエピタキシャル層２２，２３内の積層欠陥の成長幅と、を測定した結果を図７に示す。

【0063】

また、図示省略するが、ＤＬＴＳ（Ｄｅｅｐ Ｌｅｖｅｌ Ｔｒａｎｓｉｅｎｔ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法により、実験例のすべての試料について、半導体基板２０中の正孔トラップを検出した。その結果、半導体基板２０内にヘリウムやプロトンは検出されず、電子線照射４１で導入されたＺ_1/2センターによりｎ^-型エピタキシャル層２３（ｎ^-型ドリフト領域３）の少数キャリアライフタイムが短くなっていることが確認された。

【0064】

図７に示す結果から、実験例について、電子線照射４１の照射量が多い試料ほど、積層欠陥の成長幅が小さくなることが確認された。また、実験例の複数の試料のうち、寄生ダイオード３０の順方向電流の電流値に対して、積層欠陥の成長幅（成長度合い）が低減されている試料は、電子線照射４１の照射量を２００ｋＧｙ以上とした試料であることが確認された。

【0065】

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、本発明は、トレンチゲート構造を備えていればよく、ＭＯＳＦＥＴに限らず、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等の他のＭＯＳ型半導体装置にも適用可能である。

【産業上の利用可能性】

【0066】

以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、トレンチゲート型半導体装置に有用であり、特にトレンチゲート型ＭＯＳＦＥＴに適している。

【符号の説明】

【0067】

１ ｎ⁺型ドレイン領域
２ ｎ型バッファ領域
３ ｎ^-型ドリフト領域
４ ｐ型ベース領域
５ ｎ⁺型ソース領域
６ ｐ⁺型コンタクト領域
７ トレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 炭化珪素半導体装置
１１ 層間絶縁膜
１１ａ コンタクトホール
１２ オーミック電極
１３ ソース電極
１４ ドレイン電極
２０ 半導体基板
２１ ｎ⁺型出発基板
２２ ｎ型エピタキシャル層
２３ ｎ^-型エピタキシャル層
２４ ｐ型エピタキシャル層
２５ Ｅｐｉ／Ｓｕｂ界面
３０ 寄生ダイオード
４１ 電子線照射
４２ 紫外線照射

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】